JP2022524535A - 不揮発性メモリ機構の動作のための方法および装置 - Google Patents

Abstract

とりわけ自動車用の、データを不揮発記憶するための、複数のメモリセルを有するメモリ機構の動作のための方法であって、以下のステップ、すなわち設定可能な数のメモリセルを検査し、その際に検査結果を得るステップと、検査結果に依存して、場合によっては、設定可能な数のメモリセルの少なくとも１つのメモリセルをプログラミングするステップとを有しており、この検査および場合によってはプログラミングのステップがメモリ機構の動作中に実行され、とりわけ、メモリ機構の動作中に少なくとも１つのさらなるユニットがメモリ機構にアクセスし得る方法。

Description

本開示は、データを不揮発記憶するための、複数のメモリセルを有するメモリ機構（「不揮発性メモリ機構」）の動作のための方法に関する。
本開示はさらに、データを不揮発記憶するための、複数のメモリセルを有するメモリ機構の動作のための装置に関する。

好ましい実施形態は、とりわけ自動車用の、データを不揮発記憶するための、複数のメモリセルを有するメモリ機構の動作のための方法であって、以下のステップ、すなわち設定可能な数のメモリセルを検査し、その際に検査結果を得るステップと、検査結果に依存して、場合によっては、設定可能な数のメモリセルの少なくとも１つのメモリセルをプログラミングするステップとを有しており、この検査および場合によってはプログラミングのステップがメモリ機構の動作中に実行される方法に関する。これにより、メモリ機構のメモリセルの内容が効率的に検査され得ることが有利である。とりわけ、誤りが、または兆候のでているもしくは将来的に発生するかもしれない誤りが、早期に検出および場合によっては除去され得る。

さらなる好ましい実施形態では、設定可能な数のメモリセルは、１つまたは複数のメモリセルを含んでいることが企図される。つまり、さらなる好ましい実施形態では、検査および／または場合によってはプログラミングのステップが、例えば１つだけのメモリセルに適用され得る。さらなる好ましい実施形態では、検査および／または場合によってはプログラミングのステップが、比較的少ないメモリセル、とりわけ２～８つのメモリセルに適用され得る。

さらなる好ましい実施形態では、検査および／または場合によってはプログラミングのステップが検査サイクルで実行され、これに関し１つの検査サイクルは、例えば少なくとも１つだけのメモリセルの検査および／または場合によってはプログラミングを含んでいることが企図される。例えば、さらなる好ましい実施形態では、１つの検査サイクル中に１つだけのメモリセルが検査され得る。これにより、とりわけ単一のメモリセルのプログラミングまたは再プログラミングも、意図したとおりに可能であり、それによりメモリ機構の信頼性が高められ、かつほかのさらなるメモリセルのそれ自体としては不必要なプログラミングまたは再プログラミングが省略されるのでメモリセルが全体として過負荷にならない。

例えば、さらなる好ましい実施形態では、１つの検査サイクル中に比較的小さな設定可能な数のメモリセル、例えば２～８つのメモリセルが検査され得る。
さらなる好ましい実施形態では、複数の検査サイクルが、とりわけ時間的に次々と（例えば直接連続しておよび／または２つの連続する検査サイクルの間に（一定もしくは可変の）待ち時間あけて）実行され、これらの検査サイクルはそれぞれ、例えばメモリ機構の１つだけのメモリセルまたは比較的小さな設定可能な数のメモリセルまたはさらにより大きな数（例えば８つ超）のメモリセルを対象とすることが企図される。

さらなる好ましい実施形態では、少なくとも２つの異なる検査サイクルが、それぞれ異なる数のメモリセルを対象とすることも考えられる。
さらなる好ましい実施形態では、とりわけメモリ機構の１つの動作段階（その間は非アクティブ化しない動作）中に、メモリ機構の各メモリセルが、検査サイクルを少なくとも１回、好ましくは複数回受けることが企図される。

さらなる好ましい実施形態では、メモリ全体が、数分、数時間、数日、数週間、数か月にわたってテストされ、かつ必要の際には誤りのあるビットセルが訂正されることが企図される。

さらなる好ましい実施形態では、メモリ機構の動作中に少なくとも１つのさらなるユニット、例えば計算機構、例えばマイクロコントローラの計算コアまたはその類似物が、メモリ機構にアクセスし得ることが企図される。

さらなる好ましい実施形態では、検査のステップが、とりわけマイクロコントローラに依存せずに、チェックサム検査のための回路、とりわけハードウェア回路によって、例えばバスマスター、例えばシステム内のほかの計算コアまたはＤＭＡ（ｄｉｒｅｋｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ、ダイレクトメモリアクセス）拡張部によって実施されることが企図される。

さらなる好ましい実施形態では、検査が、設定可能な数のメモリセルの少なくとも１つのメモリセルのデータ保持を特徴づける少なくとも１つの第１の量の確定を含んでいることが企図される。これにより、例えば検査の際に誤りまたは兆候のでているもしくは将来的に発生するかもしれない誤りが検出されたという理由で検査のステップの後に場合によってはプログラミングまたは再プログラミングが実行されるべきかどうかが判断され得る。

さらなる好ましい実施形態では、第１の量が、以下の要素、すなわちａ）少なくとも１つのメモリセルと関連付けられた誤り訂正符号のチェックサム、ｂ）少なくとも１つのメモリセルと関連付けられた電荷および／または電荷を特徴づけている量のうちの少なくとも１つを有することが企図される。さらなる好ましい実施形態では、措置ａ）、ｂ）を相互に組み合わせてもよく、つまり、例えば誤り訂正符号と、電荷を特徴づけている量とが評価され得る。

さらなる好ましい実施形態では、本方法が、第１の量と第１の閾値を比較するステップと、第１の量が第１の閾値を下回る場合に少なくとも１つのメモリセルをプログラミング、とりわけ再プログラミングするステップとをさらに有しており、とりわけ、第１の量が第１の閾値を下回らないかまたは第１の閾値と同じである場合には、少なくとも１つのメモリセルのプログラミング、とりわけ再プログラミングは実行されないことが企図される。さらなる好ましい実施形態では、比較が、例えば誤り訂正符号によって少なくとも１つの誤りの存在が表示されるかどうかの確定を含み得る。

さらなる好ましい実施形態では、プログラミング、とりわけ再プログラミングのステップが、設定可能な数のメモリセルのうち、第１の量が第１の閾値を下回る１つまたは複数のメモリセルにのみ実行されることが企図される。

さらなる好ましい実施形態では、プログラミング、とりわけ再プログラミングのステップが、設定可能な数のメモリセルの１つだけのメモリセルに、とりわけ設定可能な数のメモリセルの少なくとも１つのメモリセルに実行されることが企図される。

さらなる好ましい実施形態では、検査および／または場合によってはプログラミングのステップが、メモリ機構のそれ以外の動作と、とりわけメモリ機構へのさらなるユニットのあり得るアクセスと同調、とりわけ同期され、特に、検査および／または場合によってはプログラミングに関してさらなるユニットのあり得るアクセスとのアクセス競合が発生しないように同調、とりわけ同期されることが企図される。

さらなる好ましい実施形態では、メモリ機構への、とりわけ少なくとも設定可能な数のメモリセルへのさらなるユニットのアクセスが実行されず、かつ／またはメモリ機構への、とりわけ少なくとも設定可能な数のメモリセルへのさらなるユニットのアクセスが計画されていない時間窓が確定され、とりわけ、検査および／または場合によってはプログラミングのステップがこの時間窓内で実行されることが企図される。

さらなる好ましい実施形態では、プログラミング、とりわけ再プログラミングのステップが、設定可能な数のメモリセルの１つだけのメモリセルに、とりわけ設定可能な数のメモリセルの少なくとも１つのメモリセルに実行されることが企図される。

さらなる好ましい実施形態は、とりわけ自動車用の、データを不揮発記憶するための、複数のメモリセルを有するメモリ機構の動作のための装置に関し、この装置は、以下のステップ、すなわち設定可能な数のメモリセルを検査し、その際に検査結果を得るステップと、検査結果に依存して、場合によっては、設定可能な数のメモリセルの少なくとも１つのメモリセルをプログラミングするステップとを実行するために形成されており、この検査および場合によってはプログラミングのステップはメモリ機構の動作中に実行され、とりわけ、メモリ機構の動作中に少なくとも１つのさらなるユニットがメモリ機構にアクセスし得る。

さらなる好ましい実施形態では、この装置が、実施形態による方法を実行するために形成されていることが企図される。
さらなる好ましい実施形態では、この装置が、少なくとも部分的に、好ましくは完全にメモリ機構に組み込まれており、例えばメモリ機構と同じ半導体基板上に配置されていることが企図される。

さらなる好ましい実施形態では、メモリ機構がフラッシュメモリ、とりわけフラッシュＥＥＰＲＯＭであり、または相変化メモリＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＣＢＲＡＭ（ｃｏｎｄｕｃｔｉｖｅ－ｂｒｉｄｇｉｎｇ ＲＡＭ）、もしくはＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅｒ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であることが企図される。

さらなる好ましい実施形態では、内在的なデータ安全性が（例えば設定可能な使用目的にとって）不十分なすべてのメモリまたはメモリタイプで、実施形態による方法が適用され得ることが有利である。

実施形態による方法のさらなる利点は、ａ）訂正可能な誤りが訂正されること、ｂ）システムの視点からの内在的な誤り率が明らかに下がること、したがってｃ）安全要求による安全性を確保するためのより良い基盤が提供され得ることにある。

さらなる好ましい実施形態では、少なくとも１つのメモリセルが１ビットのメモリ容量を有し、つまり例えば２つの相違する状態をとり得ることが企図される。本方法は、さらなる好ましい実施形態では、セルあたり３ビット以上にも適用でき、かつ比較的高い内在的な誤り率を生じさせる原理を有するマルチレベルセルメモリにも適応可能であることが有利である。

さらなる好ましい実施形態では、少なくとも１つのメモリセルが、１ビット超、例えば２ビットのメモリ容量を有し、つまり例えば４つの相違する状態をとり得ることが企図される。

さらなる好ましい実施形態は、複数のメモリセルを有する少なくとも１つのメモリ機構と、実施形態による少なくとも１つの装置とを有するシステムに関する。
さらなる好ましい実施形態では、システムが自動車用の制御機器であることが企図される。

さらなる好ましい実施形態は、或るまたは上記のメモリ機構の少なくとも１つのメモリセルの、少なくとも一時的な検査および／またはプログラミング、とりわけ再プログラミングおよび／または再リフレッシュのための、実施形態による方法および／または実施形態による装置および／または実施形態によるシステムの使用に関する。

本発明のさらなる特徴、適用可能性、および利点は、図面の図に示した本発明の例示的実施形態の以下の説明から明らかである。これに関し、すべての説明したまたは図示した特徴は、特許請求項またはその従属請求項での特徴のまとめに関わらず、および明細書または図面での特徴の表現または表示に関わらず、単独でまたは任意の組合せで本発明の対象である。

好ましい実施形態によるメモリ機構の概略的なブロック図である。 さらなる好ましい実施形態による方法の概略的で簡略化されたフロー図である。 さらなる好ましい実施形態による方法の概略的で簡略化されたフロー図である。 さらなる好ましい実施形態による方法の概略的で簡略化されたフロー図である。 さらなる好ましい実施形態による方法の概略的で簡略化されたフロー図である。 さらなる好ましい実施形態による概略的なタイミング図である。 さらなる好ましい実施形態による概略的なブロック図である。

図１は、好ましい実施形態によるメモリ機構１００のブロック図を概略的に示している。メモリ機構１００は、共通で符号１０２で表した複数のメモリセルを有している。ある程度の数のメモリセル１０２は、それぞれ個別に符号１０２ａ、１０２ｂ、．．、１０２ｈで表してもいる。メモリ機構１００は、データの不揮発記憶のために提供されている。例えば、メモリ機構１００はさらなる好ましい実施形態では、自動車内で使用するために、例えば自動車用の制御機器に割り当てられて提供され得る。

さらなる好ましい実施形態では、メモリ機構１００の動作中に、少なくとも１つのさらなるユニット３００、例えば挙げた制御機器の例えば計算機構、例えばマイクロコントローラの計算コアまたはその類似物が、メモリ機構１００にアクセスでき、とりわけデータＤをメモリ機構１００に書き込むおよび／またはメモリ機構１００から読み出すことができることが企図される。

さらなる好ましい実施形態では、メモリ機構１００が半導体メモリであり、とりわけフラッシュメモリ、特にフラッシュＥＥＰＲＯＭまたは相変化メモリ、ＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）またはＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であることが企図される。さらなる好ましい実施形態では、情報の不揮発記憶のためのメモリセル１０２を提供するためのさらなる技術も利用可能である。

さらなる好ましい実施形態では、少なくとも１つのメモリセル、とりわけすべてのメモリセル１０２が、１ビットのメモリ容量を有し、つまり例えば２つの相違する状態をとり得ることが企図される。さらなる好ましい実施形態では、少なくとも１つのメモリセル、とりわけすべてのメモリセル１０２が、１ビット超、例えば２ビットのメモリ容量を有し、つまり例えば４つの相違する状態をとり得ることが企図される。

好ましい実施形態は、メモリ機構１００の動作のための方法であって、以下のステップ（図２のフロー図を参照）、すなわち設定可能な数Ａ１（図１）のメモリセルを検査２００し、その際に検査結果ＰＥ（図２）を得るステップと、検査結果ＰＥに依存して、場合によっては、設定可能な数Ａ１のメモリセルの少なくとも１つのメモリセル１０２ａ、１０２ｂ、１０２ｃ、１０２ｄをプログラミング２０２するステップとを有する方法に関する。つまり、プログラミング２０２は任意選択で、とりわけ検査結果ＰＥに依存して行われる。

さらなる好ましい実施形態では、検査２００および（場合によっては）プログラミング２０２のステップが、メモリ機構１００の動作中に、つまり例えばメモリ機構１００が、データをさらなるユニット３００（図１）から受信および記憶するために、ならびに／またはメモリセル１０２の少なくともある程度の数へのさらなるユニットのリードアクセスを処理するために適応されているその間に実行される。これにより、メモリ機構１００のメモリセル１０２の内容が効率的に、とりわけさらなるユニット３００とのデータ交換Ｄに関係するメモリ機構１００の動作が制限されることなく、検査され得ることが有利である。

さらなる好ましい実施形態では、設定可能な数Ａ１のメモリセルは、１つまたは複数のメモリセルを含んでいることが企図される。ここで、図１では例示的に４つのメモリセル１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの群が、設定可能な数Ａ１へとまとめられている。したがってここでは例示的に、検査２００および／または場合によってはプログラミング２０２のステップが、つまり例えば４つのメモリセル１０２ａ、１０２ｂ、１０２ｃ、１０２ｄに適用され得る。これにより、さらなる好ましい実施形態では、メモリ機構１００のそのほかのメモリセル１０２ｅ、１０２ｆ、．．へのさらなるユニット３００（図１）のアクセス（読み出しおよび／または書き込み）が制限されない。

さらなる好ましい実施形態では、検査２００および／または場合によってはプログラミング２０２のステップを、例えば１つだけのメモリセル１０２ａに適用することもできる。さらなる好ましい実施形態では、検査および／または場合によってはプログラミングのステップが、比較的少ないメモリセル、とりわけ２～８つのメモリセルに適用され得る。

さらなる好ましい実施形態では、検査２００および／または場合によってはプログラミング２０２のステップが検査サイクルで実行され、これに関し１つの検査サイクルは、例えば少なくとも１つだけのメモリセル１０２ａの検査２００および／または場合によってはプログラミング２０２を含んでいることが企図される。例えば、さらなる好ましい実施形態では、１つの検査サイクル中に１つだけのメモリセル１０２ａが検査され得る。これにより、とりわけ単一のメモリセル１０２ａのプログラミングまたは再プログラミングも、意図したとおりに可能であり、それによりメモリ機構１００の信頼性が高められ、メモリセル１０２が全体として過負荷にならない。なぜならば、（たとえ当該ブロックのすべてのメモリセルはまたはある程度の数のメモリセルしかまたは１つだけのメモリセルしかプログラミングしなくてよくても）強制的に例えば多数のメモリセルのブロックごとのプログラミングを必要とする従来のメモリ機構によって知られているような、それ自体としては不必要な、ほかのさらなるメモリセル１０２ｂ、１０２ｃ、１０２ｄのプログラミングまたは再プログラミングなどが省略されるからである。

例えば、さらなる好ましい実施形態では、１つの検査サイクル中に比較的小さな設定可能な数のメモリセル、例えば２～８つのメモリセルが検査され得る。
さらなる好ましい実施形態では、複数の検査サイクルが、とりわけ時間的に次々と（例えば直接連続しておよび／または２つの連続する検査サイクルの間に（一定もしくは可変の）待ち時間あけて）実行され、これらの検査サイクルはそれぞれ、例えばメモリ機構の１つだけのメモリセル１０２ａまたは比較的小さな設定可能な数のメモリセルまたはさらにより大きな数（例えば８つ超）のメモリセルを対象とすることが企図される。

さらなる好ましい実施形態では、少なくとも２つの異なる検査サイクルが、それぞれ異なる数のメモリセルを対象とすることも考えられる。
さらなる好ましい実施形態では、とりわけメモリ機構１００の１つの動作段階（その間は非アクティブ化しない動作）中に、メモリ機構１００（図１）の各メモリセル１０２が、検査サイクル（例えば検査２００（図２）および場合によってはその後のプログラミング２０２を含む）を少なくとも１回、好ましくは複数回受けることが企図される。

さらなる好ましい実施形態（図３のフロー図を参照）では、検査２００が、設定可能な数Ａ１のメモリセルの少なくとも１つのメモリセル１０２ａのデータ保持を特徴づける少なくとも１つの第１の量Ｇ１の確定を含んでいることが企図される。これにより、検査２００のステップの後に、場合によってはプログラミング２０２または再プログラミング（すなわち、例えば誤り訂正符号、例えばＥＣＣの適用後に確定されたのと同じ内容、つまり新たな訂正された内容による新たなプログラミング）が実行されるべきかどうかが特に正確に判断され得る。

さらなる好ましい実施形態では、第１の量Ｇ１が、以下の要素、すなわちａ）少なくとも１つのメモリセル１０２ａと関連付けられた誤り訂正符号のチェックサム、ｂ）少なくとも１つのメモリセル１０２ａと関連付けられた電荷および／または電荷を特徴づけている量のうちの少なくとも１つを有することが企図される。

さらなる好ましい実施形態では、例えばチェックサムが、設定可能な数Ａ１のメモリセル、例えばメモリセル１０２ａの領域に誤りが存在していることを明らかにする場合に限り、当該メモリセル１０２ａの正しい内容が、例えば誤り訂正符号を使って確定され、かつメモリセル１０２ａを本来のデータ内容によってリフレッシュするために（再）プログラミング２０２のステップが実行され得る。第１の量Ｇ１はこの場合、例えば、誤りが存在するか否かを提示する２値の量であってもよい。これに相応して比較２０１が単純になり得る。

さらなる好ましい実施形態では、例えば、半導体部品（例えばフラッシュメモリセルのフローティングゲート電極）の電荷が、第１の量Ｇ１として評価され得る。
さらなる好ましい実施形態では、本方法が、第１の量と第１の閾値Ｔ１を比較２０１（図３）するステップと、第１の量Ｇ１が第１の閾値Ｔ１を下回る場合に少なくとも１つのメモリセル１０２ａをプログラミング２０２、とりわけ再プログラミングするステップとをさらに有していることが企図される。これにより、場合によっては既に誤りのあるメモリセル１０２ａの信頼できる訂正が可能であり、または（例えばフラッシュメモリセルのフローティングゲート電極での電荷の減少により）場合によっては将来的に誤りが発生する危険が迫っており、これにより将来のリードアクセスが、例えば誤って読み出されたデータ値（例えば「１」の代わりに「０」）を生じさせ得るメモリセル１０２ａのリフレッシュが可能である。

さらなる好ましい実施形態では、第１の量Ｇ１が第１の閾値Ｔ１を下回らないかまたは第１の閾値と同じである場合には、少なくとも１つのメモリセル１０２ａのプログラミング２０２、とりわけ再プログラミングは実行されないことが企図される。この場合には、少なくとも１つのメモリセル１０２ａは本来通りと見なされ、かつ図３によれば例えばその時々の検査サイクル２００、２０１の終了を表すステップ２０４に分岐する。ステップ２０４の後、さらなる好ましい実施形態では、例えばさらなる検査サイクルが、例えばさらなる設定可能な数の（好ましくはほかの）メモリセル１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈ（図１）のために行われ得る。

さらなる好ましい実施形態では、プログラミング２０２、とりわけ再プログラミングのステップが、設定可能な数Ａ１のメモリセルのうち、第１の量Ｇ１が第１の閾値Ｔ１を下回る１つまたは複数のメモリセルにのみ実行されることが企画される。これにより、リソースが必要となり、かつ当該メモリセルに場合によっては負荷をかける書き込みが、例えばリフレッシュの意味でのプログラミングまたは再プログラミングを必要とするメモリセルにのみ実行され、しかしこのステップ２０２が（既に）必要ないメモリセルには実行されない。これにより、メモリセルの傷み（例えば、フラッシュメモリセルの書き込みまたはプログラミングの場合の、フローティングゲート電極を絶縁している酸化物層の損傷）が軽減されることがさらに有利である。

さらなる好ましい実施形態では、検査２００および／または場合によってはプログラミング２０２のステップが、メモリ機構１００のそれ以外の動作と、とりわけメモリ機構１００へのさらなるユニット３００（図１）のあり得るアクセスＤと同調、とりわけ同期され、特に、検査２００および／または（場合によっては）プログラミング２０２に関してさらなるユニット３００のあり得るアクセスＤとのアクセス競合が発生しないように同調、とりわけ同期されることが企図される。図４はこれについて、さらなる好ましい実施形態によるフロー図を例示的に示している。ステップ２１０では上述の同調または同期が行われ、このステップ２１０では、ここでは例示的に、メモリ機構１００がその時にさらなるユニット３００によって作用されていないこと、詳しくは、例えば設定可能な数Ａ１のメモリセルがさらなるユニット３００によって利用されていないことが確定される。したがってステップ２１２では、検査２００および場合によってはプログラミング２０２のステップ、つまり設定可能な数Ａ１のメモリセルのための１つの検査サイクルが実行され得る。この検査サイクルの終了後には再び、さらなるユニット３００の側からの設定可能な数Ａ１のメモリセルへのアクセスが実行され得る（図４の任意選択のステップ２１４を参照）。

さらなる好ましい実施形態（図５を参照）では、メモリ機構１００への、とりわけ少なくとも設定可能な数Ａ１のメモリセルへのさらなるユニット３００（図１）のアクセスが実行されず、かつ／またはメモリ機構１００への、とりわけ少なくとも設定可能な数Ａ１のメモリセルへのさらなるユニット３００のアクセスが計画されていない時間窓が確定され（ステップ２２０を参照）、とりわけ、検査２００および／または場合によってはプログラミング２０２のステップがこの時間窓内で実行される（図５のステップ２２２を参照）ことが企図される。

図６はこれについてタイミング図を示している。メモリ機構１００の１つの動作段階が符号Ｂで表されている。動作段階Ｂ全体にわたって、さらなるユニット３００はメモリ機構１００にアクセスし得る。時点ｔ０以降、さらなるユニット３００のメモリ機構１００への、例えばメモリセル１０２ａ、．．、１０２ｄへの２つのアクセス２１４ａ、２１４ｂが示されており、これらのアクセスは時点ｔ３まで続いている。時点ｔ４から、さらなるユニット３００のメモリ機構１００への、例えば再びメモリセル１０２ａ、．．、１０２ｄへのさらなるアクセス２１４ｃが行われている。さらなる好ましい実施形態では、実施形態による方法（例えば図２を参照）または１つもしくは複数の相応の検査サイクルがとりわけメモリセル１０２ａ、．．、１０２ｄに対して実行できる時点ｔ１、ｔ２（ここでｔ１＞ｔ３およびｔ２＜ｔ４）の間の時間窓ＺＦが確定され、これにより、アクセス２１４ａ、２１４ｂ、２１４ｃが妨げられない。

さらなる好ましい実施形態は、とりわけ自動車用の、データを不揮発記憶するためのメモリ機構１００の動作のための装置に関し、この装置は、実施形態による方法を実行するために形成されている。さらなる好ましい実施形態では、この装置が、少なくとも部分的に、好ましくは完全にメモリ機構１００に組み込まれている（図１の要素４００を参照）ことが企図される。例えば装置４００の機能は、メモリ機構１００の既存のメモリコントローラ（不図示）によっても実現でき、メモリコントローラは、このために相応のやり方で拡張され得る。

さらなる好ましい実施形態は、複数のメモリセル１０２を有する少なくとも１つのメモリ機構１００と、実施形態による少なくとも１つの装置４００とを有するシステム１０００（図１）に関する。さらなる好ましい実施形態では、システム１０００が自動車用の制御機器であることが企図される。例えば、さらなるユニット３００は制御機器１０００の計算機構の計算コアであり得る。

さらなる好ましい実施形態は、或るまたは上記のメモリ機構１００の少なくとも１つのメモリセル１０２ａの、少なくとも一時的な検査および／またはプログラミング、とりわけ再プログラミングおよび／または（再）リフレッシュのための、実施形態による方法および／または実施形態による装置４００および／または実施形態によるシステム１０００の使用に関する。

以下に、さらなる有利な態様および実施形態を説明するが、これらの態様および実施形態は、またさらなる好ましい実施形態によれば、それぞれ個々に単独でまたは組合せで、上述の実施形態のすべての任意の実施形態と相互に組合せ可能である。

さらなる好ましい実施形態は、システム１０００の動作中の個々のメモリセル１０２ａ、１０２ｂ、．．．のリフレッシュを、とりわけ、メモリブロック、特に追加的なメモリブロックを設けなくても可能にする。

さらなる好ましい実施形態では、電荷を失ったメモリセルだけがプログラミングまたは再プログラミングされることが好ましく、それにより、メモリ機構のほかの／隣接するセルへのストレスが最小限に抑えられる。ほかのセルのストレス、したがって故障率が、とりわけ追加的なブロックを用いるブロックベースのプログラミングに基づく従来の方法に比べて減少される。

さらなる好ましい実施形態では、本方法（例えば図２を参照）が、システム１０００の動作中に、とりわけ（追加的な）ブロックなしで実施され、有利なのは、これが、例えば図２によるフローと、動作中のシステム１０００またはさらなるユニット３００のアクセスとを結び付けることで可能にされ得ることである。

さらなる好ましい実施形態では、実施形態による方法（例えば図２によるステップ２００、２０２を参照）が、ＤＥＣＴＥＤ－ＥＣＣ（ｄｏｕｂｌｅ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｔｒｉｐｌｅ ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ）との関連では例えば第３の訂正できない誤りが発生する前に確実に、誤り訂正符号、例えばＥＣＣによって安全性を確保された領域のための誤りカウンターを１から０に戻すために用いられ得ることが有利である。したがって、さらなる好ましい実施形態では、検査２００のステップが、ＤＥＣＴＥＤ－ＥＣＣ法の適用を含み得る。

少なくともある程度の数の好ましい実施形態による方法が、メモリ機構１００またはシステム１０００の動作中に実施され得ることにより、－ ビット誤り観察（Bitfehlerbetrachtung）に関する初期誤り率がかなり低いので、比較的簡単にＳａｆｅｔｙ ＡＳＩＬ Ｄ（Ａｕｔｏｍｏｔｉｖｅ Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ Ｌｅｖｅｌ Ｄ）のシステムを搭載でき、－ リフレッシュ（再プログラミング）するために、制御機器１０００が事後点検またはスタート段階になる（例えば車が数時間走る）まで、これ以上待たなくてよくなるので、故障リスクが比較的低く、－ さらなる好ましい実施形態によるメモリ機構１００では、比較的高い温度および比較的長いランタイムでの内在的なデータ保持期間が、ｐｐｍ単位の若干のセルに関して比較的少なく、したがってこれらのセルが故障する前にリフレッシュさせることができ、－ 例えばデータ保持期間が比較的短い新たな不揮発メモリ技術を用いることができる。

さらなる好ましい実施形態では、３ビット誤り検出および２ビット誤り訂正（ＤＥＣＴＥＤ－ＥＣＣ）による誤り訂正符号、ＥＣＣが用いられる。
さらなる好ましい実施形態では、その代わりにまたはそれを補充して、例えばメモリセルのその時々の電荷を決定するための、例えば当業者に知られているＭａｒｇｉｎ－Ｒｅａｄ法のようなほかの方法も使用され得る。

さらなる好ましい実施形態は、例えばシステム１０００の動作中に、ビットの電荷もしくはメモリセル１０２のメモリ内容をとりわけ動作中に検査すること、および／または誤り訂正符号、ＥＣＣをとりわけ動作中に検査することを可能にし、例えば１つの誤りが明白になると、および／またはメモリセルのもう十分でないデータ保持が確認できる（例えば電荷が低すぎる）と、そのような誤りまたは当該メモリセルが、その後すぐに再び正しいデータ値でプログラミングまたは再プログラミングされ得る。とりわけＤＥＣＴＥＤ－ＥＣＣ法の場合、第２の誤りもまだ訂正され得るので、これにより、システム１０００の故障確率はかなり低い。

さらなる好ましい実施形態では、動作中のシステム１０００において、設定可能な時間（例えばＰＣＭメモリセルの場合は３０μｓ（マイクロ秒））にわたって（例えばさらなるユニット３００の側から）メモリにアクセスしなくてよいことが保証されている状態（例示的に図６に示した時間窓ＺＦも参照）が検索される。この時間窓は、さらなる好ましい実施形態では、誤りのあるメモリセルを、またはその推定された残りのデータ保持の少なさ（例えば低い電荷）の故に目立っているメモリセルを、新たにプログラミングするために利用される。

さらなる好ましい実施形態では、誤りがあるとして検出されたまたは目立っているメモリセルの訂正が、同じ領域内の、例えばＥＣＣ、とりわけＤＥＣＴＥＤ－ＥＣＣによって安全性を確保されている領域Ａ１（図１）内の第２または第３のセルが誤りをもつ前に行われる。

さらなる好ましい実施形態では、時間の経過と共に、メモリ機構１００の全メモリ領域、とりわけすべてのメモリセル１０２が、例えばそれぞれ１つまたは少しのメモリセルしか観察しない検査サイクルの形態で検査されることが好ましく、それにより、（例えば高い温度に起因するおよび／または例えばフラッシュメモリより低い内在的なデータ保持をもつメモリセル技術に起因する）比較的短いデータ保持期間が補われ得ることが有利である。例えば、さらなる好ましい実施形態では、実施形態による方法（例えば図２のステップ２００、２０２を参照）が、１秒あたり１２０バイトのレートで実行でき、この場合、例えば８ＭＢ（メガバイト）のメモリ領域が１日に少なくとも１回は検査および場合によっては（再）プログラミングまたはリフレッシュ（再リフレッシュ）され得る。

さらなる好ましい実施形態では、例えば検査２００（図２）のステップのために、誤り訂正符号とＭａｒｇｉｎ－Ｒｅａｄ技術を一緒に使用することもできる。
さらなる好ましい実施形態では、検査２００（図２）のステップのために、Ｍａｒｇｉｎ－Ｒｅａｄ技術（だけ）を使用することもできる。この変形形態では、誤り訂正符号の評価または提供は必要ない。

さらなる好ましい実施形態では、１つの誤りを訂正でき、かつ２つの誤りを検出できるＳＥＣＤＥＤ（Ｓｉｎｇｌｅ Ｅｒｒｏｒ ＣｏｒｒｅｃｔｉｏｎおよびＤｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）技術を使用してもよい。

さらなる好ましい実施形態では、２ビット超の訂正を可能にする誤り訂正符号を、なかでも検査２００（図２）のために使用することもできる。
さらなる好ましい実施形態では、図２による方法が、例えば、システムまたは制御機器１０００のスタートまたは起動時に実行され得る。

図７は、さらなる好ましい実施形態によるブロック図を概略的に示している。主要な実行ユニット５００および主要な実行ユニット５００に割り当てられたメモリ機構５０２が示されている。主要な実行ユニット５００は、例えばマイクロコントローラの例えば第１の計算コアである。さらなる好ましい実施形態では、ＤＭＡ（ダイレクトメモリアクセス）ユニット５０４が設けられており、このＤＭＡユニット５０４は、既知のやり方で、とりわけ実行ユニット５００（による補助）なしで、データをメモリ機構５０２から読み出しおよび／またはメモリ機構５０２に書き込み得る。さらなる好ましい実施形態では、チェックサムユニット（「ＣＲＣユニット」）５０６が設けられており、このチェックサムユニット５０６は、場合によってはＤＭＡユニット５０４と接続して、データに、とりわけメモリ機構５０２の設定可能な数Ａ１（図１）のメモリセルにアクセスでき、かつとりわけ検査２００（図２）および／またはプログラミング２０２のステップを実行し得る。任意選択で、少なくとも１つの補助的な実行ユニット５０８（例えばさらなる計算コア）が設けられ、この補助的な実行ユニット５０８は、さらなる好ましい実施形態によれば、主要な実行ユニットと同様に、プログラムコードおよび／またはデータをメモリ機構からロード（例えばＤＭＡユニット５０４の利用下でも）および／または実行できる。さらなる好ましい実施形態によれば、実行ユニット５００、５０８の少なくとも１つが、実施形態による方法（例えば図２を参照）を実行するために形成されている。さらなる好ましい実施形態によれば、チェックサムユニット５０６および／またはＤＭＡユニット５０４が、実施形態による方法（例えば図２を参照）を実行するために形成されている。

Claims (15)

1. とりわけ自動車用の、データを不揮発記憶するための、複数のメモリセル（１０２）を有するメモリ機構（１００）の動作のための方法であって、以下のステップ、すなわち設定可能な数（Ａ１）のメモリセル（１０２）を検査（２００）し、その際に検査結果（ＰＥ）を得るステップと、前記検査結果（ＰＥ）に依存して、場合によっては、前記設定可能な数（Ａ１）のメモリセルの少なくとも１つのメモリセル（１０２ａ）をプログラミング（２０２）するステップとを有しており、前記検査（２００）および前記プログラミング（２０２）のステップが前記メモリ機構（１００）の動作（Ｂ）中に実行され、とりわけ、前記メモリ機構（１００）の前記動作（Ｂ）中に少なくとも１つのさらなるユニット（３００）が前記メモリ機構（１００）にアクセスし得る方法。
2. 前記検査（２００）が、前記設定可能な数（Ａ１）のメモリセルの少なくとも１つのメモリセル（１０２ａ）のデータ保持を特徴づける少なくとも１つの第１の量（Ｇ１）の確定を含んでいる、請求項１に記載の方法。
3. 前記第１の量（Ｇ１）が、以下の要素、すなわちａ）前記少なくとも１つのメモリセル（１０２ａ）と関連付けられた誤り訂正符号のチェックサム、ｂ）前記少なくとも１つのメモリセル（１０２ａ）と関連付けられた電荷および／または前記電荷を特徴づけている量のうちの少なくとも１つを有する、請求項２に記載の方法。
4. 前記第１の量（Ｇ１）と第１の閾値（Ｔ１）を比較（２０１）するステップと、前記第１の量（Ｇ１）が前記第１の閾値（Ｔ１）を下回る場合に前記少なくとも１つのメモリセル（１０２ａ）を前記プログラミング（２０２）、とりわけ再プログラミング（２０２）するステップとをさらに有しており、とりわけ、前記第１の量（Ｇ１）が前記第１の閾値（Ｔ１）を下回らないかまたは前記第１の閾値（Ｔ１）と同じである場合には、前記少なくとも１つのメモリセル（１０２ａ）の前記プログラミング（２０２）、とりわけ再プログラミング（２０２）が実行されない（２０４）、請求項２または３に記載の方法。
5. 前記プログラミング（２０２）、とりわけ再プログラミングのステップが、前記設定可能な数（Ａ１）のメモリセル（１０２）のうち、前記第１の量（Ｇ１）が前記第１の閾値（Ｔ１）を下回る１つ（１０２ａ）または複数のメモリセルにのみ実行される、請求項４に記載の方法。
6. 前記プログラミング（２０２）、とりわけ再プログラミングのステップが、前記設定可能な数（Ａ１）のメモリセル（１０２）の１つだけのメモリセルに、とりわけ前記設定可能な数（Ａ１）のメモリセル（１０２）の前記少なくとも１つのメモリセル（１０２ａ）に実行される、請求項１から５のいずれか一項に記載の方法。
7. 前記検査（２００）および／または前記プログラミング（２０２）のステップが、前記メモリ機構（１００）のそれ以外の動作（Ｂ）と、とりわけ前記メモリ機構（１００）への前記さらなるユニット（３００）のあり得るアクセス（２１４；２１４ａ、２１４ｂ、２１４ｃ）と同調（２１０）、とりわけ同期され、特に、前記検査（２００）および／または前記プログラミング（２０２）に関して前記さらなるユニット（３００）の前記あり得るアクセス（２１４；２１４ａ、１２４ｂ、２１４ｃ）とのアクセス競合が発生しないように同調（２１０）、とりわけ同期される、請求項１から６のいずれか一項に記載の方法。
8. 前記メモリ機構（１００）への、とりわけ少なくとも前記設定可能な数（Ａ１）のメモリセル（１０２）への前記さらなるユニット（３００）の前記アクセス（２１４；２１４ａ、１２４ｂ、２１４ｃ）が実行されず、かつ／または前記メモリ機構（１００）への、とりわけ少なくとも前記設定可能な数（Ａ１）のメモリセル（１０２）への前記さらなるユニット（３００）の前記アクセス（２１４；２１４ａ、１２４ｂ、２１４ｃ）が計画されていない時間窓（ＺＦ）が確定（２２０）され、とりわけ、前記検査（２００）および／または前記プログラミング（２０２）のステップが前記時間窓（ＺＦ）内で実行（２２２）される、請求項１から７のいずれか一項に記載の方法。
9. 前記プログラミング（２０２）、とりわけ再プログラミングのステップが、前記設定可能な数（Ａ１）のメモリセル（１０２）の１つだけのメモリセルに、とりわけ前記設定可能な数（Ａ１）のメモリセル（１０２）の前記少なくとも１つのメモリセル（１０２ａ）に実行される、請求項１から８のいずれか一項に記載の方法。
10. とりわけ自動車用の、データを不揮発記憶するための、複数のメモリセル（１０２）を有するメモリ機構（１００）の動作のための装置（４００）であって、前記装置（４００）が、以下のステップ、すなわち設定可能な数（Ａ１）のメモリセル（１０２）を検査（２００）し、その際に検査結果（ＰＥ）を得るステップと、前記検査結果（ＰＥ）に依存して、場合によっては、前記設定可能な数（Ａ１）のメモリセルの少なくとも１つのメモリセルをプログラミング（２０２）するステップとを実行するために形成されており、前記検査（２００）および場合によっては前記プログラミング（２０２）のステップが前記メモリ機構（１００）の動作中に実行され、とりわけ、前記メモリ機構（１００）の前記動作中に少なくとも１つのさらなるユニット（３００）が前記メモリ機構（１００）にアクセスし得る装置（４００）。
11. 前記装置（４００）が、請求項１から９のいずれか一項に記載の方法を実行するために形成されている、請求項１０に記載の装置（４００）。
12. 前記装置（４００）が、少なくとも部分的に、好ましくは完全に前記メモリ機構（１００）に組み込まれている、請求項１０または１１に記載の装置（４００）。
13. 複数のメモリセル（１０２）を有する少なくとも１つのメモリ機構（１００）と、請求項１０から１２のいずれか一項に記載の少なくとも１つの装置（４００）とを有するシステム（１０００）。
14. 前記システム（１０００）が自動車用の制御機器である、請求項１３に記載のシステム（１０００）。
15. 或るまたは前記メモリ機構（１００）の少なくとも１つのメモリセル（１０２ａ）の、少なくとも一時的な検査および／またはプログラミング、とりわけ再プログラミングおよび／または再リフレッシュのための、請求項１から９のいずれか一項に記載の方法および／または請求項１０から１２のいずれか一項に記載の装置（４００）および／または請求項１３もしくは１４に記載のシステム（１０００）の使用。
    

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