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KR100697776B1 - 반도체 테스트 장치 - Google Patents

반도체 테스트 장치 Download PDF

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KR100697776B1
KR100697776B1 KR1020050048200A KR20050048200A KR100697776B1 KR 100697776 B1 KR100697776 B1 KR 100697776B1 KR 1020050048200 A KR1020050048200 A KR 1020050048200A KR 20050048200 A KR20050048200 A KR 20050048200A KR 100697776 B1 KR100697776 B1 KR 100697776B1
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test
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semiconductor
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김선환
이상식
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주식회사 유니테스트
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Abstract

본 발명은 제어 신호를 생성하는 제어부와, 상기 제어 신호를 전송받아 비교 기준이 되는 기준 결과 신호를 출력하는 기준 반도체 소자와, 불량 여부를 판단하기 위해서 상기 제어 신호를 각각 전송받아 비교될 결과 신호를 각각 출력하는 다수의 테스트 대상 반도체 소자와, 상기 제어신호를 병렬적으로 상기 다수의 테스트 대상 반도체 소자 각각에 인가하고 상기 다수의 테스트 대상 반도체 소자 각각에서 출력되는 상기 비교될 결과 신호와 상기 기준 결과 신호를 비교하여 상기 테스트 대상 반도체 소자 각각의 불량 여부를 테스트하는 테스트 로직을 포함하는 반도체 테스트 장치에 관한 것이다.
본 발명에 따르면, 기존에 존재하는 고속 동작 시스템에서 사용되는 반도체 칩 또는 반도체 모듈을 테스트하기 위해서 종래의 반도체 테스트 장치로 테스트를 수행하는 경우 고속 동기 신호에 대응하지 못하여 테스트 오류가 발생할 가능성이 높던 단점을 개선하여, 고속 동기 신호에 대응하여 실장 시스템에서 사용이 가능하고 또한 제조 비용과 관리 및 유지 비용을 절감할 수 있고 확장성이 높으며 다수의 반도체 칩 또는 반도체 모듈을 동시에 테스트할 수 있다. 또한 별도의 저속 신호로 변환하여 반도체 칩 또는 반도체 모듈을 테스트하는 것이 아니라 고속 동기 신호를 실시간 그대로 다수의 반도체 칩에 적용하여 테스트를 할 수 있다.
반도체 칩, 모듈, 테스트 장치, 테스터 로직, 실장 시스템, 테스트 확장 로직, 제어신호, 명령어

Description

반도체 테스트 장치{SEMICONDUCTOR TEST APPARATUS}
도 1a 내지 도 1b는 종래 기술에 따른 반도체 테스트 장치의 구성도.
도 2는 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 구성도.
도 3은 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 테스트 로직의 구성도.
도 4는 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 반도체 테스트 장치의 구성도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 테스트 장치에 있어서 테스트 확장 로직의 구성도.
<도면의 주요부분에 대한 부호의 설명>
20b: 릴레이 60: 반도체 테스트 장치
60b: 데이터 비교 처리단 70: 반도체 칩
80: 신호 발생기 110: 신호 생성부
120: 양품 반도체 칩 130: 반도체 칩
140: 버퍼 150: 릴레이
160: 비교기 210: 제어부
220: 기준 반도체 소자 230: 테스트 대상 반도체 소자
240: 테스트 로직 250: 테스트 확장 로직
310: PLL 320: 클럭 동기 전송부
330: 명령 판독부 340: 주소 레지스터
350: CA 동기 전송부 360: 데이터 레지스터 어레이
365: 데이터 레지스터 370: 데이터 동기 송수신부
380: 데이터 비교부 390: 통신 인터페이스
395: 외부 서버 610: PLL
620: 클럭 동기 전송부 630: CA 레지스터
640: CA 동기 전송부 650: 데이터 레지스터
660: 데이터 동기 전송부
본 발명은 반도체 테스트 장치에 관한 것으로, 더욱 구체적으로는 기존에 존재하는 고속 동작 시스템에서 사용되는 반도체 칩 또는 반도체 모듈을 테스트하기 위해서 고속 동기 신호에 대응하여 실장 시스템에서 사용이 가능하고 또한 제조 비용과 관리 및 유지 비용을 절감할 수 있고 확장성이 높으며 다수의 반도체 칩 또는 반도체 모듈을 동시에 테스트할 수 있는 반도체 테스트 장치에 관한 것이다.
일반적으로, 반도체 칩의 테스트는 제품완성 후 양품을 판별하는 최종적인 과정으로서, 다량의 제품을 효율적으로 테스트할 수 있는 반도체 테스트 장치가 개 발되어 사용되고 있다.
도 1a는 종래 기술에 따른 반도체 테스트 장치의 일 예를 나타내는 도면으로서, 주식회사 메모리앤테스팅에 의해서 2000년 11월 18일자로 출원되고 2002년 10월 16일자로 등록된 "마스터-슬레이브 방식을 이용한 반도체 칩 검사장치"라는 명칭의 특허등록번호 제10-0358919호에 개시되어 있는 도면이다.
도시되듯이, 상기 특허등록번호 제10-0358919호는 버퍼(90a 또는 90b)를 사용하여 신호를 구동하는 구성을 개시하고 있다.
즉 버퍼(90a, 90b)를 사용함으로써 신호 발생기(80)에서 관측되는 반도체 테스트 장치(60) 전체의 커패시턴스 값을 감소시켜서 시간의 지연과 관련없이 다수의 반도체 칩 또는 모듈의 고속 데이터 비교가 가능하도록 하는 구성을 개시하고 있다.
그러나 상기 특허등록번호 제10-0358919호의 구성은, 테스트 대상 반도체 칩(70b-1 내지 70b-n) 각각에 대해서 별도의 데이터 비교 처리단(60b-1 내지 60b-n)과 릴레이(relay, 20b-1 내지 20b-n)를 포함하고 있어서 테스트 장치 구성에 있어서 공간적인 낭비가 있으며 또한 이러한 별도의 데이터 비교 처리단(60b-1 내지 60b-n)과 릴레이(20b-1 내지 20b-n) 중 어느 하나가 고장나는 경우마다 해당 데이터 비교 처리단 또는 릴레이를 교체하여야 하므로 반도체 테스트 장치의 관리 및 유지 비용이 증가하게 되는 단점도 있다. 또한 각각의 테스트 대상 반도체 칩(70b-1 내지 70b-n)에 대해서 데이터 비교 처리단(60b-1 내지 60b-n)과 릴레이(20b-1 내지 20b-n)라는 비동기식 소자가 추가됨으로써 예컨대 수백 MHz 내지 수 GHz에 이르 는 최근의 실장 시스템에서 사용되는 고속 동기 신호를 이용한 반도체 칩 테스트는 현실적으로 구현이 불가능하게 된다.
도 1b는 종래 기술에 따른 반도체 테스트 장치의 다른 예를 나타내는 도면이다. 도시되듯이, 종래의 반도체 테스트 장치는 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK) 등의 신호를 생성하는 신호 생성부(110)와, 비교를 위한 양품 반도체 칩(120)과, 테스트 대상인 다수의 반도체 칩(130a 내지 130x)과, 다수의 반도체 칩(130a 내지 130x)에 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK) 등을 전송하기 위한 버퍼(140)와, 다수의 반도체 칩(130a 내지 130x) 각각에 데이터 신호(D)를 전송하거나 또는 다수의 반도체 칩(130a 내지 130x) 각각에서 전송되는 칩 출력 데이터 신호를 중계하는 다수의 릴레이(relay, 150a 내지 150x)와, 상기 릴레이(150a 내지 150x)에서 중계된 칩 출력 데이터를 양품 반도체 칩(120)에서 출력된 칩 출력 데이터와 비교하는 다수의 비교기(160a 내지 160x)를 포함한다. 비교기(160a 내지 160x)에서 테스트된 결과(R/x)는 이후 신호 발생기(110) 또는 반도체 테스트 결과를 처리하는 구성에 연결되어 다수의 반도체 칩(130a 내지 130x) 각각의 불량 여부를 확인할 수 있도록 구성된다. 도면 부호(R/x)는 다수의 반도체 칩(130a 내지 130x)에서 전송되는 x개의 결과 신호(R)를 의미한다.
도 1b에 개시된 구성은 버퍼를 사용하지 않는 종래 반도체 테스트 장치의 경우 다수의 반도체 칩을 연결하는 경우 동작 속도가 저하되는 문제점을 해결하기 위해서 버퍼(140)를 사용하여 신호 생성부(110)에서 생성된 신호를 테스트할 반도체 칩으로 인가할 때 부하(load)의 전체 커패시턴스 값을 낮추어서 반도체 테스트 장치의 전체적인 동작 속도를 향상시킬 수 있도록 하는 구성이다. 그러나 이러한 구성에 있어서 도시되듯이 버퍼(140)와 테스트될 반도체 칩(130a 내지 130x)은 데이지 체인(daisy chain) 형태로 연결이 되어 있으며, 따라서 이러한 도 1b에 개시된 종래의 반도체 테스트 장치의 구성은 반도체 칩의 동작 속도가 고속화되면서 인가되는 신호 역시 고속 신호가 인가되는 경우 신호의 반사가 심하여 에러가 발생하며 이로 인하여 반도체 테스트시 오류 발생의 가능성이 높아진다는 단점이 있다. 특히 실장 시스템을 사용하여 반도체 테스트를 수행하는 경우에는 이러한 오류의 가능성이 높아지게 된다.
또한 각각의 테스트될 반도체 칩(130a 내지 130x)에 대해서 릴레이(150a 내지 150x)와 비교기(160a 내지 160x)라는 비동기식 소자가 추가됨으로써 예컨대 수백 MHz 내지 수 GHz에 이르는 최근의 실장 시스템에서 사용되는 고속 동기 신호를 이용한 반도체 칩 테스트는 현실적으로 구현이 불가능하게 된다. 또한 이러한 릴레이(150a 내지 150x)와 비교기(160a 내지 160x)를 각각의 테스트될 반도체 칩(130a 내지 130x)에 대해서 하나씩 구비하여야 하므로 제조 과정이 복잡하고 비용이 많이 들며 또한 하나의 릴레이 또는 비교기가 고장나는 경우마다 해당 릴레이 또는 비교기를 교체하여야 하므로 반도체 테스트 장치의 관리 및 유지 비용이 증가하게 되는 단점도 있다.
또한 하나의 반도체 테스트 장치에서 다수의 반도체 칩을 테스트하려고 하는 경우에는 이러한 도 1b에 개시된 구성의 경우 고속 동기 신호의 사용이 현실적으로 불가능하므로 그 확장성(scalability)이 떨어지는 단점도 있다.
따라서 고속 동기 신호에 대응하여 실장 시스템에서 사용이 가능하고 또한 제조 비용과 관리 및 유지 비용을 절감할 수 있으며 확장성이 높은 반도체 테스트 장치에 대한 필요성이 커지고 있다.
본 발명의 목적은 기존에 존재하는 고속 동작 시스템에서 사용되는 반도체 칩 또는 반도체 모듈을 테스트하기 위해서 종래의 반도체 테스트 장치로 테스트를 수행하는 경우 고속 동기 신호에 대응하지 못하여 테스트 오류가 발생할 가능성이 높던 단점을 개선하여, 고속 동기 신호에 대응하여 실장 시스템에서 사용이 가능하고 또한 제조 비용과 관리 및 유지 비용을 절감할 수 있고 확장성이 높으며 다수의 반도체 칩 또는 반도체 모듈을 동시에 테스트할 수 있으며 별도의 저속 신호로 변환하여 반도체 칩 또는 반도체 모듈을 테스트하는 것이 아니라 고속 동기 신호를 실시간 그대로 다수의 반도체 칩에 적용하여 테스트를 할 수 있는 반도체 테스트 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제어 신호를 생성하는 제어부와, 상기 제어부로부터 상기 제어 신호를 전송받아 비교 기준이 되는 기준 결과 신호를 출력하는 기준 반도체 소자와, 불량 여부를 판단하기 위해서 상기 제어 신호를 각각 전송받아 비교될 결과 신호를 각각 출력하는 다수의 테스트 대상 반도체 소자와, 상기 제어부로부터 수신한 상기 제어신호를 병렬적으로 상기 다수의 테스트 대상 반도체 소자 각각에 인가하고 상기 다수의 테스트 대상 반도체 소자 각각에서 출력되는 상기 비교될 결과 신호와 상기 기준 결과 신호를 비교하여 상기 테스트 대상 반도체 소자 각각의 불량 여부를 테스트하는 테스트 로직을 포함하되, 상기 테스트 로직은, 상기 제어 신호를 해석하여 상기 명령어가 읽기 명령어인 경우에는 상기 기준 반도체 소자에서 출력되는 상기 기준 결과 신호를 저장하고 상기 테스트 대상 반도체 소자에는 명령어 또는 주소(C/A) 신호를 전송하며, 상기 다수의 테스트 대상 반도체 소자에서 출력되는 다수의 상기 비교될 결과 신호를 수신하여 상기 기준 결과 신호와 비교하는 것을 특징으로 하는 반도체 테스트 장치를 제공한다.
본 발명에 따른 반도체 테스트 장치에 있어서, 상기 제어 신호는 명령어 또는 주소(C/A) 신호와, 데이터(D) 신호와 클럭(CLK)을 포함하는 것이 바람직하다.
삭제
또한 본 발명에 따른 반도체 테스트 장치에 있어서, 상기 테스트 로직은, 상기 제어부로부터 전송되는 상기 클럭(CLK) 신호를 기초로 기준 클럭을 제공하는 PLL과, 상기 PLL의 상기 기준 클럭을 동기적으로 복제하여 상기 다수의 테스트 대상 반도체 소자에 병렬적으로 전송하는 클럭 동기 전송부와, 상기 제어부로부터 전송되는 상기 명령어 신호를 분석하여 MRS(Mode Register Set)인 경우 주소 신호에서 CL(Clock Latency)와 BL(Burst Length)를 포함하는 파라미터를 추출하며, 명령어가 읽기 명령어인 경우 해당 명령어 또는 주소(C/A) 신호를 한 클럭 뒤에 상기 다수의 테스트 대상 반도체 소자로 전송하고 상기 제어부에서 전송되는 데이터(D) 신호를 상기 CL 이후에 상기 BL 만큼 차단하며, 기타 명령어인 경우 한 클럭 뒤에 해당 명령어를 상기 다수의 반도체 소자로 전송하는 명령 판독부와, 상기 제어부로부터 전송되는 주소 신호를 저장하는 주소 레지스터와, 상기 명령 판독부 또는 상기 주소 레지스터에서 전송되는 상기 명령어 또는 주소 신호(C/A)를 동기적으로 복제하여 상기 다수의 테스트 대상 반도체 소자에 병렬적으로 전송하는 CA 동기 전송부와, 상기 기준 반도체 소자로부터 전송되는 상기 기준 결과 신호와 상기 제어부로부터 전송되는 데이터(D) 신호를 저장하는 데이터 레지스터 어레이와, 상기 명령 판독부의 명령어를 기초로 상기 데이터 레지스터 어레이에서 전송되는 데이터(D) 신호를 동기적으로 복제하여 상기 다수의 테스트 대상 반도체 소자에 병렬적으로 전송하며, 상기 다수의 테스트 대상 반도체 소자에서 전송되는 상기 다수의 비교될 결과 신호를 수신하는 데이터 동기 송수신부와, 상기 데이터 레지스터 어레이로부터 전송되는 상기 기준 결과 신호와 상기 다수의 비교될 결과 신호를 비교하여 상기 테스트 대상 반도체 소자의 불량 여부를 판단하는 데이터 비교부를 포함하는 것이 바람직하다.
또한 본 발명에 따른 반도체 테스트 장치에 있어서, 상기 테스트 로직은, 상기 데이터 비교부와 외부에 연결된 서버와의 통신 인터페이스를 제공하여 상기 데이터 비교부의 불량 여부 판단 결과를 상기 외부 서버에 송신하는 통신 인터페이스를 더 포함하는 것이 바람직하다.
또한 본 발명에 따른 반도체 테스트 장치에 있어서, 상기 데이터 레지스터 어레이는 CL + 2 CLK 이상의 시간에 대응되는 데이터를 저장하도록 다수의 데이터 레지스터를 포함하는 것이 바람직하다.
본 발명은 제어 신호를 생성하는 제어부와, 상기 제어부로부터 상기 제어 신호를 전송받아 비교 기준이 되는 기준 결과 신호를 출력하는 기준 반도체 소자와, 불량 여부를 판단하기 위해서 상기 제어 신호를 각각 전송받아 비교될 결과 신호를 각각 출력하는 다수의 테스트 대상 반도체 소자와, 상기 제어부로부터 수신한 상기 제어신호를 병렬적으로 상기 다수의 테스트 대상 반도체 소자 각각에 인가하고 상기 다수의 테스트 대상 반도체 소자 각각에서 출력되는 상기 비교될 결과 신호와 상기 기준 결과 신호를 비교하여 상기 테스트 대상 반도체 소자 각각의 불량 여부를 테스트하는 하나 이상의 테스트 로직과, 상기 제어 신호를 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 하나 이상의 테스트 확장 로직을 포함하는 반도체 테스트 장치를 제공한다.
본 발명에 따른 반도체 테스트 장치에 있어서, 상기 제어 신호는 명령어 또는 주소(C/A) 신호와, 데이터(D) 신호와 클럭(CLK)을 포함하는 것이고, 상기 하나 이상의 테스트 확장 로직 각각은, 상기 제어부로부터 전송되는 상기 클럭(CLK) 신호를 기초로 기준 클럭을 제공하는 PLL과, 상기 PLL의 상기 기준 클럭을 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 클럭 동기 전송부와, 상기 제어부로부터 전송되는 상기 명령어 또는 주소(C/A) 신호를 저장하는 CA 레지스터와, 상기 CA 레지스터에 저장되는 상기 명령어 또는 주소(C/A) 신호를 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 CA 동기 전송부와, 상기 제어부로부터 전송되는 상기 데이터(D) 신호를 저장하는 데이터 레지스터와, 상기 데이터 레지스터에 저장되는 상기 데이터(D) 신호를 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 CA 동기 전송부를 포함하는 것이 바람직하다.
이하, 본 발명의 반도체 테스트 장치를 도면을 참조로 하여 보다 구체적으로 설명한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 구성도이다.
도시되듯이 본 발명의 제1 실시예에 따른 반도체 테스트 장치는 제어부(210)와, 기준 반도체 소자(220)와, 테스트 로직(240)과, 다수의 테스트 대상 반도체 소자(230a 내지 230x)를 포함한다.
제어부(210)는 제어 신호를 전송한다. 제어 신호는 예컨대 ATE(automatic test equipment)와 같이 반도체 테스트를 전용으로 수행하는 장치에서 발생되는 테스트 신호일 수도 있지만, 고속 실장 시스템을 사용하여 실장 환경에서 고속으로 반도체 소자의 테스트를 수행하도록 구성된 실장 테스트 장치의 제어부에서 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK)을 포함하는 형태의 실제 사용되는 제어 신호인 것이 바람직하다. 이러한 실장 테스트 장치는 고속 동기 신호를 이용한 테스트가 가능하다는 장점이 있다.
기준 반도체 소자(220)는 제어부(210)에서 생성되는 제어 신호, 예컨대 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK)을 전송받아 내부에서 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)에 따른 처리를 수행하여 결과를 출력한다. 이러한 기준 반도체 소자(220)에서 출력된 결과는 이후 테스트 대상 반도체 소자(230a 내지 230x)에서 출력되는 결과와 비교가 되어 테스트 대상 반도체 소자 (230a 내지 230x)의 불량 여부를 판단하는 기준이 되므로, 이하 기준 반도체 소자(220)에서 출력되는 결과를 "기준 결과 신호"라 한다.
다수의 테스트 대상 반도체 소자(230a 내지 230x)는 불량 여부를 판단하기 위해 테스트되는 것으로서, 마찬가지로 제어부(210)와 테스트 로직(240)을 통하여 제어 신호, 예컨대 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK)을 전송받아 내부에서 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)에 따른 처리를 수행하여 결과를 출력한다. 이러한 다수의 테스트 대상 반도체 소자(230a 내지 230x) 각각에서 출력되는 결과는 기준 결과 신호와 비교가 되므로, 다수의 테스트 대상 반도체 소자(230a 내지 230x) 각각에서 출력되는 결과를 이후 "비교될 결과 신호"라 한다.
이러한 반도체 소자(220) 또는 테스트 대상 반도체 소자(230a 내지 230x)는 예컨대 반도체 칩이나 반도체 컴포넌트인 것이 바람직하지만, 예컨대 다수의 메모리 컴포넌트로 구성된 메모리 모듈과 같은 반도체 모듈일 수도 있다. 따라서 본 발명에서 "반도체 소자"라는 용어는 이러한 반도체 칩, 컴포넌트 또는 모듈을 포괄적으로 지칭하는 용어로 해석되어야 한다.
테스트 로직(240)은 제어 신호, 예컨대 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK)을 병렬적으로 다수의 테스트 대상 반도체 소자(230a 내지 230x) 각각에 인가하고 다수의 테스트 대상 반도체 소자(230a 내지 230x) 각각에서 출력되는 비교될 결과 신호와 기준 결과 신호를 비교하여 다수의 테스트 대상 반도체 소자(230a 내지 230x) 각각의 불량 여부를 테스트한다.
테스트 로직(240)은 입력 커패시턴스가 작도록 설계된다. 따라서 고속 실장 시스템을 사용하여 실장 환경에서 고속으로 반도체 소자의 테스트를 수행하도록 구성된 실장 테스트 장치의 경우 제어부(210) 또는 기준 반도체 소자(220)의 측면에서 보았을 때 입력 커패시턴스가 미미하므로 제어부(210) 또는 반도체 소자(220)의 동작에 영향을 최소화할 수 있다. 따라서 실장 시스템을 이용한 테스트 장치의 경우 제어부(210) 또는 반도체 소자(220)는 테스트 로직(240)이 원래 실장 구성에 추가되더라도 정상적인 동작이 가능하게 된다.
또한 테스트 로직(240)은 병렬적으로 다수의 테스트 대상 반도체 소자(230a 내지 230x) 각각에 제어 신호를 인가한다. 즉 종래의 도 1 또는 상기 특허등록번호 제10-0358919호에 개시된 구성의 경우 버퍼(140 또는 90b)에서 데이지 체인 형태로 각 테스트 대상 반도체 칩(130a 내지 130x 또는 70b-1 내지 70b-n)에 명령어 또는 주소 신호가 인가되도록 구성하여 고속 동작이 불가능하고 하나의 버퍼에서 테스트 대상 반도체 칩의 개수를 확장하는 것이 현실적으로 불가능한 단점을 개선하여 다수의 테스트 대상 반도체 소자에 병렬적으로 신호를 인가한다.
좀 더 상세히 설명하면, 테스트 로직(240)은 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK)을 포함하는 제어 신호를 해석하여, 제어부(210)에서 전송되는 명령어가 읽기(read) 동작이 아닌 경우에는 한 클럭 뒤에 테스트 대상 반도체 소자(230a 내지 230x)에 모든 신호를 전달하고, 읽기 동작인 경우 기준 반도체 소자(220)에서 출력되는 기준 결과 신호를 저장하며 이 경우 테스트 대상 반도체 소자(230a 내지 230x)에는 명령어 또는 주소(C/A)를 전송한다. 이후 테스트 대 상 반도체 소자(230a 내지 230x)에서 비교될 결과 신호가 출력되면 이를 저장된 기준 결과 신호와 비교하여 테스트 대상 반도체 소자(230a 내지 230x) 각각의 불량 여부를 판단한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 테스트 로직의 구성도이다.
도시되듯이 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 테스트 로직은, PLL(310)과, 클럭 동기 전송부(320)와, 명령 판독부(330)와, 주소 레지스터(340)와, CA 동기 전송부(350)와, 데이터 레지스터 어레이(360)와, 데이터 동기 송수신부(370)와, 데이터 비교부(380)를 포함한다.
또한 통신 인터페이스(390)를 더 포함하여 외부 서버(395)에 테스트 결과를 송신하도록 구성될 수도 있다.
PLL(phase locked loop, 310)은 제어부(310)로부터 전송되는 클럭(CLK) 신호를 입력받아 이를 기준으로 동기되어 동작하는 기준 클럭을 제공한다. 이러한 PLL(310)은 종래 공지된 소자이므로 상세한 설명을 생략한다.
클럭 동기 전송부(320)는 PLL(310)에서 제공되는 기준 클럭을 동기적으로 복제하여 다수의 테스트 대상 반도체 소자(230a 내지 230x)에 병렬적으로 전송한다. 예컨대 동기식 버퍼와 같은 동기식 구성을 사용하여 다수의 테스트 대상 반도체 소자(230a 내지 230x)에 병렬적으로 신호를 전송할 수 있다. 즉 다수의 동기식 버퍼를 사용하여 클럭을 복제하여 다수의 테스트 대상 반도체 소자(230a 내지 230x)에 병렬적으로 전송한다.
명령 판독부(330)는 입력되는 명령어를 분석하여 MRS(Mode Register Set) 명령어인 경우 들어오는 주소 신호에서 CL(Clock Latency)와 BL(Burst Length) 등을 포함하는 파라미터 정보를 추출해낸다. 또한 이러한 파라미터 정보는 이후 반도체 소자의 동작과 관련된 다른 정보를 포함하도록 구성할 수도 있다.
또한 초기 시스템 세팅 명령어가 아닌 정상적인 명령어가 전송되는 경우라면, 명령어는 예컨대 읽기(Read) 명령어인 경우와 쓰기(Write) 명령어를 포함하는 기타 명령어인 경우로 구분할 수 있다. 기타 명령어인 경우에는 이를 해석하여 한 클럭 뒤에 테스트 대상 반도체 소자(230a 내지 230b)로 해당 명령어를 전송하며, 읽기 명령어일 경우에는 해당 주소와 명령어(C/A) 신호를 한 클럭 뒤에 테스트 대상 반도체 소자(230a 내지 230b)로 전송하지만 제어부(310)에서 전송되는 데이터(D) 신호는 명령 판독부(330)에 의해서 CL 이후에 BL의 시간 동안 차단한다.
주소 레지스터(340)는 제어부(210)로부터 전송되는 주소(Address) 신호를 저장하며, 이후 동기 전송부(350)를 통하여 테스트 대상 반도체 소자(230a 내지 230x)로 전송한다.
CA 동기 전송부(350)는 명령 판독부(330) 또는 주소 레지스터(340)에서 전송되는 명령어 또는 주소(C/A) 신호를 동기적으로 복제하여 다수의 테스트 대상 반도체 소자(230a 내지 230x)에 병렬적으로 전송한다. 이러한 CA 동기 전송부(350)는 클럭 동기 전송부(320)와 그 구성이 동일하게 다수의 동기식 버퍼를 사용하여 구성될 수 있다.
데이터 레지스터 어레이(360)는 기준 반도체 소자(220)로부터 전송되는 기준 결과 신호를 포함하는 데이터(D) 신호를 내부의 데이터 레지스터(365a 내지 365n)에 저장하며, 이러한 데이터 레지스터(365a 내지 365n)의 수는 CL+2CLK 이상의 시간에 대응되는 데이터를 저장하도록 구비된다. 즉 도 2와 같은 구성에서, 읽기 명령어가 테스트 로직(240)에서 테스트 대상 반도체 소자(230a 내지 230x)로 전송된 후 CL 만큼 후에 테스트 대상 반도체 소자(230a 내지 230x)에서 비교될 결과 신호가 전송되게 되므로, 테스트 대상 반도체 소자(230a 내지 230x)의 결과는 CL+2CLK만큼 후에 비교가 가능하기 때문이다.
데이터 동기 송수신부(370)는 명령 판독부(330)의 명령어를 기초로 데이터 레지스터 어레이(360)의 데이터(D) 신호를 동기적으로 복제하여 테스트 대상 반도체 소자(230a 내지 230x)에 병렬적으로 전송하며, 또한 테스트 대상 반도체 소자(230a 내지 230x)에서 전송되는 신호, 즉 복수의 비교될 결과 신호를 수신한다. 즉 데이터 동기 송수신부(370)는 양방향으로 데이터를 송수신할 수 있는 인터페이스이다.
데이터 비교부(380)는 데이터 레지스터 어레이(360)에 저장되는 기준 결과 신호와 각 테스트 대상 반도체 소자(230a 내지 230x)로부터 데이터 동기 송수신부(370)를 통하여 전송되는 복수의 비교될 결과 신호를 비교하여 테스트 대상 반도체 소자(230a 내지 230x)의 정상 또는 불량 여부를 테스트하게 된다.
또한 통신 인터페이스(390)는 데이터 비교부(380)와 외부 서버(395) 간의 통신 인터페이스를 제공하며, 정상 또는 불량 등의 테스트 결과를 외부 서버(395)에 송신한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 타이밍도를 도시한다. 도 4의 타이밍도는 CL = 1 CLK, BL = 2 CLK인 경우를 가정하며, 각각의 기호, 예컨대 CA@220은 220 즉 기준 반도체 소자(220)에서의 신호 파형을 나타내며, D in 240은 240 즉 테스트 로직(240) 내부에서의 신호 파형을 나타낸다.
도시되듯이, 읽기를 제외한 명령어, 예컨대 쓰기 명령어(Write)인 경우, 명령어 또는 주소(C/A) 신호가 제어부(210)에서 기준 반도체 소자(220)로 전송되면, 한 클럭 뒤에 기준 반도체 소자(220)에 데이터 쓰기(DW1 내지 DW2)가 실행되고, 테스트 로직(240)에 신호(Write)가 전송되며, 한 클럭 뒤에 각 테스트 대상 반도체 소자(230a 내지 230c)에 쓰기가 실행된다(DW1 내지 DW2). 즉 기준 반도체 소자(220)에는 제어부(210)에서 쓰기(Write) 명령어가 인가된 후 한 클럭 뒤에 쓰기 즉 기록이 실행되고, 테스트 대상 반도체 소자(230a 내지 230c)에는 두 클럭 뒤에 쓰기가 실행된다.
또한 읽기 명령어일 경우, 읽기 명령어(Read)가 제어부(210)에서 기준 반도체 소자(220)로 전송되면, 한 클럭 뒤에 기준 반도체 소자(220)에서 데이터 읽기가 실행되고(DR1 내지 DR2), 테스트 로직(240)에서 신호(Read)가 전송되며, 이후 한 클럭 후에는 테스트 로직(240) 내부에 기준 반도체 소자(220)에서 읽은 데이터, 즉 기준 결과 신호(DR1 내지 DR2)가 전송되어 저장되며, 테스트 대상 반도체 소자(230a 내지 230c)에서 데이터(D1 내지 D2) 읽기가 실행된다. 다시 한 클럭 후에는 우선 기준 결과 신호(DR1 내지 DR2)는 비교를 위해서 판독되며 또한 테스트 대상 반도체 소자(230a 내지 230c)에서 비교될 결과 신호(D1 내지 D2)가 전송되어 비교 를 하게 된다. 즉 읽기 명령어이후 2 CLK+ CL 이후에 기준 결과 신호(DR1 내지 DR2)와 비교될 결과 신호(D1 내지 D2)의 비교가 수행된다. 도 4는 BL= 2CLK이므로, 각 데이터는 2 CLK만큼 전송되지만, BL 또는 CL의 값에 따라서 도 4의 타이밍도는 차이가 있을 수 있다.
본 발명의 제1 실시예에 따른 반도체 테스트 장치는 종래의 고속 시스템에서 사용되는 특정한 예컨대 메모리 컴포넌트와 같은 반도체 소자를 테스트하기 위해서 해당 시스템을 개조하여 해당 반도체 소자를 대량으로 테스트하도록 구성되는 테스트 장치인 것이 바람직하다. 이를 위하여 고속 시스템에서 특정 반도체 소자, 즉 기준 반도체 소자(220)를 제어하는 제어부(210)에 부하로서 작용하는 기준 반도체 소자(220) 이외에 테스트 로직(240)을 추가적으로 부하로서 연결한 것이며, 제어부(210)의 입장에서는 약간의 부하의 증가 이외에는 영향이 없으므로 원래의 시스템 상의 동작은 정상적으로 수행이 된다.
테스터 로직(240)은 제어부(210)와 기준 반도체 소자(220) 사이에 송수신되는 제어 신호를 해석하여 이를 다수의 테스트 대상 반도체 소자(230a 내지 230x)에 전송해 주고 테스트 대상 반도체 소자(230a 내지 230x)에서 출력되는 신호를 비교하여 불량 여부를 판단하도록 구성되는 것이다.
유의할 점은 테스트를 위한 신호가 실제 시스템에서 발생되는 고속 동기 제어 신호를 그대로 사용하고 있다는 것이며 테스트 로직(240)에서는 이러한 고속 동기 제어 신호를 복제하여 테스트 대상 반도체 소자(230a 내지 230x)에 병렬적으로 전송하는 구성이다.
따라서 본 발명의 제1 실시예에 따른 반도체 테스트 장치는 종래의 비동기적 구성인 버퍼, 릴레이, 비교기 등을 제거하고 이를 시스템 동기에 맞추어 테스트 로직(240)에서 테스트 대상 반도체 소자(230a 내지 230x)와 1 대 1 구조(point-to-point)로 만들어 다수의 고속 반도체 소자 테스트, 예컨대 고속 메모리 테스트를 수행할 수 있게 된다.
또한 본 발명의 제1 실시예에 따른 반도체 테스트 장치의 테스트 로직(240)은 바람직하게는 테스트 대상 반도체 소자(230a 내지 230x)와 1 대 1 구조로 연결되지만 테스트 장치 시스템 동작에 영향을 주지 않는 범위 내에서 명령어 또는 주소 신호(C/A) 출력을 다수의 테스트 대상 반도체 소자가 공유하도록 구성할 수도 있다. 이러한 구성은 테스트 로직(240)에서 테스트 가능한 반도체 소자의 수를 늘려줄 수 있다.
또한 본 발명에 따른 반도체 테스트 장치의 테스트 로직(240)과 테스트 대상 반도체 소자(230a 내지 230x)와 1 대 1 구조가 종래의 반도체 테스트 장치의 버퍼를 사용하는 구조와의 중요한 차이점 중 하나는 데이터(D) 신호 라인이 양방향이라는 것이다. 즉 테스트 대상 반도체 소자(230a 내지 230x)의 입장에서는 제어부(210)에 자신이 연결된 것으로 보인다는 것이다.
또한 테스트될 반도체 소자의 수를 늘리기 위해서 도 2에 도시된 본 발명의 제1 실시예에서 테스트 확장 로직을 추가할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 테스트 장치의 구성도이다.
도시되듯이 본 발명의 제2 실시예에 따른 반도체 테스트 장치는 제어부(210) 와, 기준 반도체 소자(220)와, 테스트 로직(240 내지 240')과, 다수의 테스트 대상 반도체 소자(230a 내지 230x 또는 230'a 내지 230'x)와, 테스트 확장 로직(250)을 포함한다. 제어부(210)와, 기준 반도체 소자(220)와, 테스트 로직(240 내지 240')과, 다수의 테스트 대상 반도체 소자(230a 내지 230x 또는 230'a 내지 230'x)는 본 발명의 제1 실시예에 따른 반도체 테스트 장치에서와 동일하므로 상세한 설명은 생략한다.
테스트 확장 로직(250)은 제어부(210)에서 전송되는 제어 신호, 예컨대 명령어 또는 주소 신호(C/A)와, 데이터 신호(D)와, 클럭(CLK)을 포함하는 형태의 실제 사용되는 제어 신호를 다수의 테스트 로직(240 또는 240')에 병렬적으로 전송한다.
즉 테스트 확장 로직(250)을 사용하여 하나 이상의 테스트 로직(240 또는 240')에 제어신호를 인가하도록 구성됨으로써 테스트 대상 반도체 소자(230a 내지 230x 또는 230'a 내지 230'x)의 개수를 테스트 확장 로직(250)에서 구동하는 테스트 로직(240 또는 240')의 수에 비례하여 확장시킬 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 테스트 장치에 있어서 테스트 확장 로직의 구성도이다.
도시되듯이 테스트 확장 로직(250)은 PLL(610)과, 클럭 동기 전송부(620)와, CA 레지스터(630)와, CA 동기 전송부(640)와, 데이터 레지스터(650)와, 데이터 동기 전송부(660)를 포함한다.
PLL(610)은 제어부(310)로부터 전송되는 클럭(CLK) 신호를 입력받아 이를 기준으로 동기되어 동작하는 기준 클럭을 제공한다.
클럭 동기 전송부(620)는 PLL(610)에서 제공되는 기준 클럭을 동기적으로 복제하여 다수의 테스트 로직(240 또는 240')에 병렬적으로 전송한다.
CA 레지스터(630)는 제어부(210)로부터 전송되는 명령어 또는 주소(C/A) 신호를 PLL(610)에서 제공되는 기준 클럭을 기초로 저장한다.
CA 동기 전송부(640)는 CA 레지스터(630)에 저장되는 명령어 또는 주소(C/A) 신호를 동기적으로 복제하여 다수의 테스트 로직(240 또는 240')에 병렬적으로 전송한다.
데이터 레지스터(650)는 제어부(210)로부터 전송되는 데이터(D) 신호를 PLL(610)에서 제공되는 기준 클럭을 기초로 저장한다.
데이터 동기 전송부(660)는 데이터 레지스터(650)에 저장되는 데이터(D) 신호를 동기적으로 복제하여 다수의 테스트 로직(240 또는 240')에 병렬적으로 전송한다.
즉 테스트 확장 로직(250)은 테스트 로직(240 또는 240')과는 달리 데이터의 비교 등의 기능이나 명령어를 해석하는 기능이 필요가 없으며 단지 제어부(210)의 신호를 테스트 로직(240 또는 240')에 전송하는 인터페이스의 역할을 한다.
본 발명의 제2 실시예에 따른 반도체 테스트 장치의 타이밍도는 제어부(210)와, 테스트 로직(240) 사이에 테스트 확장 로직(250)이 삽입되었으므로 결과적으로 테스트 시스템 전반에서 볼 때는 테스트 로직(240)으로 인가되는 신호가 한 클럭 뒤에 들어오는 것으로 간주할 수 있다. 즉 도 4의 타이밍도에서는 읽기 명령어 이후 2 CLK+ CL 후에 기준 결과 신호(DR1 내지 DR2)와 비교될 결과 신호(D1 내지 D2) 의 비교가 수행되지만, 본 발명의 제2 실시예에 따른 반도체 테스트 장치의 타이밍도는 읽기 명령어 이후 3 CLK+ CL 후에 기준 결과 신호(DR1 내지 DR2)와 비교될 결과 신호(D1 내지 D2)의 비교가 수행되는 점만이 차이가 있으므로 도시를 생략한다.
또한 본 발명의 제2 실시예에서, 제어부(210)와 테스트 확장 로직(250)에 테스트 확장 로직(도시되지 않음)을 배치할 수 있다. 이러한 경우 제어부(210)에서 동시에 테스트 가능한 반도체 소자의 수는 더욱 기하급수적으로 늘어날 수 있을 것이다.
비록 본 발명이 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.
이상 설명한 바와 같이, 본 발명에 따르면 기존에 존재하는 고속 동작 시스템에서 사용되는 반도체 칩 또는 반도체 모듈을 테스트하기 위해서 종래의 반도체 테스트 장치로 테스트를 수행하는 경우 고속 동기 신호에 대응하지 못하여 테스트 오류가 발생할 가능성이 높던 단점을 개선하여, 고속 동기 신호에 대응하여 실장 시스템에서 사용이 가능하고 또한 제조 비용과 관리 및 유지 비용을 절감할 수 있고 확장성이 높으며 반도체 칩 또는 반도체 모듈을 동시에 테스트할 수 있다. 또한 별도의 저속 신호로 변환하여 반도체 칩 또는 반도체 모듈을 테스트하는 것이 아니라 고속 동기 신호를 실시간 그대로 다수의 반도체 칩에 적용하여 테스트를 할 수 있다.

Claims (8)

  1. 제어 신호를 생성하는 제어부와,
    상기 제어부로부터 상기 제어 신호를 전송받아 비교 기준이 되는 기준 결과 신호를 출력하는 기준 반도체 소자와,
    불량 여부를 판단하기 위해서 상기 제어 신호를 각각 전송받아 비교될 결과 신호를 각각 출력하는 다수의 테스트 대상 반도체 소자와,
    상기 제어부로부터 수신한 상기 제어신호를 병렬적으로 상기 다수의 테스트 대상 반도체 소자 각각에 인가하고 상기 다수의 테스트 대상 반도체 소자 각각에서 출력되는 상기 비교될 결과 신호와 상기 기준 결과 신호를 비교하여 상기 테스트 대상 반도체 소자 각각의 불량 여부를 테스트하는 테스트 로직
    을 포함하되, 상기 테스트 로직은,
    상기 제어 신호를 해석하여 상기 명령어가 읽기 명령어인 경우에는 상기 기준 반도체 소자에서 출력되는 상기 기준 결과 신호를 저장하고 상기 테스트 대상 반도체 소자에는 명령어 또는 주소(C/A) 신호를 전송하며, 상기 다수의 테스트 대상 반도체 소자에서 출력되는 다수의 상기 비교될 결과 신호를 수신하여 상기 기준 결과 신호와 비교하는 것을 특징으로 하는 반도체 테스트 장치.
  2. 제1항에 있어서,
    상기 제어 신호는 명령어 또는 주소(C/A) 신호와, 데이터(D) 신호와 클럭(CLK)을 포함하는 것인 반도체 테스트 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 테스트 로직은,
    상기 제어부로부터 전송되는 상기 클럭(CLK) 신호를 기초로 기준 클럭을 제공하는 PLL과,
    상기 PLL의 상기 기준 클럭을 동기적으로 복제하여 상기 다수의 테스트 대상 반도체 소자에 병렬적으로 전송하는 클럭 동기 전송부와,
    상기 제어부로부터 전송되는 상기 명령어 신호를 분석하여 MRS(Mode Register Set)인 경우 주소 신호에서 CL(Clock Latency)와 BL(Burst Length)를 포함하는 파라미터를 추출하며, 명령어가 읽기 명령어인 경우 해당 명령어 또는 주소(C/A) 신호를 한 클럭 뒤에 상기 다수의 테스트 대상 반도체 소자로 전송하고 상기 제어부에서 전송되는 데이터(D) 신호를 상기 CL 이후에 상기 BL 만큼 차단하며, 기타 명령어인 경우 한 클럭 뒤에 해당 명령어를 상기 다수의 반도체 소자로 전송하는 명령 판독부와,
    상기 제어부로부터 전송되는 주소 신호를 저장하는 주소 레지스터와,
    상기 명령 판독부 또는 상기 주소 레지스터에서 전송되는 상기 명령어 또는 주소 신호(C/A)를 동기적으로 복제하여 상기 다수의 테스트 대상 반도체 소자에 병렬적으로 전송하는 CA 동기 전송부와,
    상기 기준 반도체 소자로부터 전송되는 상기 기준 결과 신호와 상기 제어부로부터 전송되는 데이터(D) 신호를 저장하는 데이터 레지스터 어레이와,
    상기 명령 판독부의 명령어를 기초로 상기 데이터 레지스터 어레이에서 전송되는 데이터(D) 신호를 동기적으로 복제하여 상기 다수의 테스트 대상 반도체 소자에 병렬적으로 전송하며, 상기 다수의 테스트 대상 반도체 소자에서 전송되는 상기 다수의 비교될 결과 신호를 수신하는 데이터 동기 송수신부와,
    상기 데이터 레지스터 어레이로부터 전송되는 상기 기준 결과 신호와 상기 다수의 비교될 결과 신호를 비교하여 상기 테스트 대상 반도체 소자의 불량 여부를 판단하는 데이터 비교부
    를 포함하는 것인 반도체 테스트 장치.
  5. 제4항에 있어서,
    상기 테스트 로직은,
    상기 데이터 비교부와 외부에 연결된 서버와의 통신 인터페이스를 제공하여 상기 데이터 비교부의 불량 여부 판단 결과를 상기 외부 서버에 송신하는 통신 인터페이스를 더 포함하는 것인 반도체 테스트 장치.
  6. 제4항에 있어서,
    상기 데이터 레지스터 어레이는 CL+2 CLK 이상의 시간에 대응되는 데이터를 저장하도록 다수의 데이터 레지스터를 포함하는 것인 반도체 테스트 장치.
  7. 제어 신호를 생성하는 제어부와,
    상기 제어부로부터 상기 제어 신호를 전송받아 비교 기준이 되는 기준 결과 신호를 출력하는 기준 반도체 소자와,
    불량 여부를 판단하기 위해서 상기 제어 신호를 각각 전송받아 비교될 결과 신호를 각각 출력하는 다수의 테스트 대상 반도체 소자와,
    상기 제어부로부터 수신한 상기 제어신호를 병렬적으로 상기 다수의 테스트 대상 반도체 소자 각각에 인가하고 상기 다수의 테스트 대상 반도체 소자 각각에서 출력되는 상기 비교될 결과 신호와 상기 기준 결과 신호를 비교하여 상기 테스트 대상 반도체 소자 각각의 불량 여부를 테스트하는 하나 이상의 테스트 로직과,
    상기 제어 신호를 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 하나 이상의 테스트 확장 로직
    을 포함하는 반도체 테스트 장치.
  8. 제7항에 있어서,
    상기 제어 신호는 명령어 또는 주소(C/A) 신호와, 데이터(D) 신호와 클럭(CLK)을 포함하는 것이고,
    상기 하나 이상의 테스트 확장 로직 각각은,
    상기 제어부로부터 전송되는 상기 클럭(CLK) 신호를 기초로 기준 클럭을 제공하는 PLL과,
    상기 PLL의 상기 기준 클럭을 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 클럭 동기 전송부와,
    상기 제어부로부터 전송되는 상기 명령어 또는 주소(C/A) 신호를 저장하는 CA 레지스터와,
    상기 CA 레지스터에 저장되는 상기 명령어 또는 주소(C/A) 신호를 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 CA 동기 전송부와,
    상기 제어부로부터 전송되는 상기 데이터(D) 신호를 저장하는 데이터 레지스터와,
    상기 데이터 레지스터에 저장되는 상기 데이터(D) 신호를 동기적으로 복제하여 상기 하나 이상의 테스트 로직에 병렬적으로 전송하는 CA 동기 전송부
    를 포함하는 것인 반도체 테스트 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170007585A (ko) * 2015-07-08 2017-01-19 삼성전자주식회사 보조 테스트 장치, 그것을 포함하는 테스트 보드 및 그것의 테스트 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850208B1 (ko) * 2007-01-09 2008-08-04 삼성전자주식회사 Ｐｂｔ 장치 및 그 방법
KR20100125917A (ko) 2009-05-22 2010-12-01 삼성전자주식회사 독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러, 및 이를 구비한 메모리 시스템
KR101515212B1 (ko) * 2013-11-28 2015-04-24 김규석 회로 시료 시험기 및 그의 시험 방법
KR102329802B1 (ko) * 2015-07-23 2021-11-22 삼성전자주식회사 테스트 인터페이스 보드, 테스트 장비, 테스트 시스템 및 테스트 방법
JP7255296B2 (ja) * 2019-03-29 2023-04-11 新東工業株式会社 テストシステム及び通信方法
KR102152090B1 (ko) * 2019-04-25 2020-09-04 주식회사 엑시콘 시스템 온 칩(SoC) 테스트 시스템 및 그의 테스트 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960024424A (ko) * 1994-12-14 1996-07-20 김주용 롬(rom) 소자 테스트 방법 및 시스템
JPH10290144A (ja) 1997-04-16 1998-10-27 Matsushita Electron Corp 半導体装置
JP2002074999A (ja) 2000-08-23 2002-03-15 Sharp Corp 不揮発性半導体記憶装置
KR20030046801A (ko) * 2001-12-06 2003-06-18 주식회사 메모리앤테스팅 다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리ｉｃ수선장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960024424A (ko) * 1994-12-14 1996-07-20 김주용 롬(rom) 소자 테스트 방법 및 시스템
JPH10290144A (ja) 1997-04-16 1998-10-27 Matsushita Electron Corp 半導体装置
JP2002074999A (ja) 2000-08-23 2002-03-15 Sharp Corp 不揮発性半導体記憶装置
KR20030046801A (ko) * 2001-12-06 2003-06-18 주식회사 메모리앤테스팅 다수의 로직회로를 실시간으로 테스트하기 위한 병렬로직회로 테스트 장치 및 병렬 메모리ｉｃ수선장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170007585A (ko) * 2015-07-08 2017-01-19 삼성전자주식회사 보조 테스트 장치, 그것을 포함하는 테스트 보드 및 그것의 테스트 방법
KR102377362B1 (ko) * 2015-07-08 2022-03-23 삼성전자주식회사 보조 테스트 장치, 그것을 포함하는 테스트 보드 및 그것의 테스트 방법

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