JP2001267389A - 半導体メモリ生産システム及び半導体メモリ生産方法 - Google Patents
半導体メモリ生産システム及び半導体メモリ生産方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 時系列にロット毎のプロセス解析に必要なデ
ータを少ない情報量で保持でき、かつ、新たに測定を行
わずにすでに蓄積されているデータに基づき生産管理可
能な半導体メモリ生産システムを提供する。 【解決手段】 半導体メモリ生産システムは、半導体メ
モリの試験を行い、各チップのメモリセルのアドレス
と、このアドレスに対応するパス/フェイルのビットマ
ップを出力するLSIテスタ1と、ビットマップからフェイ
ルビットのビットアドレスを抽出し、冗長メモリ部にお
ける冗長ワード線,冗長ビット線と置換するワード線,ビ
ット線の置換アドレスを決定し、各チップ毎の置換され
たワード線，ビット線の置換数，各ウエハ毎の各チップ
の分布状態の統計解析からプロセス不具合を推定する不
具合工程推定装置34とから構成されている。この推定結
果により、製造ライン/プロセス工程へフィードバック
し、不具合品の多発を未然に防止する。
ータを少ない情報量で保持でき、かつ、新たに測定を行
わずにすでに蓄積されているデータに基づき生産管理可
能な半導体メモリ生産システムを提供する。 【解決手段】 半導体メモリ生産システムは、半導体メ
モリの試験を行い、各チップのメモリセルのアドレス
と、このアドレスに対応するパス/フェイルのビットマ
ップを出力するLSIテスタ1と、ビットマップからフェイ
ルビットのビットアドレスを抽出し、冗長メモリ部にお
ける冗長ワード線,冗長ビット線と置換するワード線,ビ
ット線の置換アドレスを決定し、各チップ毎の置換され
たワード線，ビット線の置換数，各ウエハ毎の各チップ
の分布状態の統計解析からプロセス不具合を推定する不
具合工程推定装置34とから構成されている。この推定結
果により、製造ライン/プロセス工程へフィードバック
し、不具合品の多発を未然に防止する。
Description
【０００１】
【発明の属する技術分野】本願発明は、ウエハ工程にお
いて半導体メモリセルが欠陥となった原因のプロセスを
推定する半導体メモリ生産システムおよびその生産方法
に関するものである。
いて半導体メモリセルが欠陥となった原因のプロセスを
推定する半導体メモリ生産システムおよびその生産方法
に関するものである。
【０００２】
【従来の技術】近年、半導体メモリの記憶容量を向上さ
せるため、チップ上に形成されるメモリセルの微細化が
精力的に行われている。そして、この微細化された半導
体メモリの製造に必要な複数のプロセス工程（ウエハ工
程）の開発及びこのプロセス工程の安定化を高速に行わ
なければ、必要とされる半導体メモリの効果的なタイミ
ングにおける出荷が困難となる。このため、半導体メモ
リの製造に必要な各プロセス工程の開発及び安定化に
は、半導体メモリの不良解析を行い、この不良解析の結
果得られる不良原因となる、プロセス工程の不具合を直
していくことが不可欠である。
せるため、チップ上に形成されるメモリセルの微細化が
精力的に行われている。そして、この微細化された半導
体メモリの製造に必要な複数のプロセス工程（ウエハ工
程）の開発及びこのプロセス工程の安定化を高速に行わ
なければ、必要とされる半導体メモリの効果的なタイミ
ングにおける出荷が困難となる。このため、半導体メモ
リの製造に必要な各プロセス工程の開発及び安定化に
は、半導体メモリの不良解析を行い、この不良解析の結
果得られる不良原因となる、プロセス工程の不具合を直
していくことが不可欠である。
【０００３】一般に、半導体メモリのメモリセルの良否
判定は、ＬＳＩテスタからメモリセルの各ビットに所定
のデータ（「０」，「１」）を書き込み、次いで、この
メモリセルからデータを読み出して両者が一致している
か否かで行われる。一致している場合を「パスビッ
ト」、不ー致の場合を「フェイルビット」と呼ぶ。１つ
の半導体メモリに着目し、発生したフェイルビットの分
布状態をメモリセルアレイの配置に対応させて表示し、
種々の不良解析が行われている。この配置を、フェイル
・ビットマップ、又は単にビットマップという。
判定は、ＬＳＩテスタからメモリセルの各ビットに所定
のデータ（「０」，「１」）を書き込み、次いで、この
メモリセルからデータを読み出して両者が一致している
か否かで行われる。一致している場合を「パスビッ
ト」、不ー致の場合を「フェイルビット」と呼ぶ。１つ
の半導体メモリに着目し、発生したフェイルビットの分
布状態をメモリセルアレイの配置に対応させて表示し、
種々の不良解析が行われている。この配置を、フェイル
・ビットマップ、又は単にビットマップという。
【０００４】特公平６−１８２３０号公報（以下、第１
従来技術という）には、１ウエハ内の全てのチップにつ
いて自動的にファンクションテストを行い、テストした
結果をフェイル・ビットメモリに保存したり、画面やプ
リント用紙に表示させることが開示されている。このと
き、限られた領域に表示させるために、フェイル・ビッ
トメモリをｎ×ｎ個のブロックに分割して、各ブロック
単位にフェイルビットの有無を表示させる。また、フェ
イル・ビットメモリの内容を外部記憶装置に格納すると
き、記憶容量を節約するため、１語（バイト）中の１ビ
ットをメモリの１ビットに対応させていた。
従来技術という）には、１ウエハ内の全てのチップにつ
いて自動的にファンクションテストを行い、テストした
結果をフェイル・ビットメモリに保存したり、画面やプ
リント用紙に表示させることが開示されている。このと
き、限られた領域に表示させるために、フェイル・ビッ
トメモリをｎ×ｎ個のブロックに分割して、各ブロック
単位にフェイルビットの有無を表示させる。また、フェ
イル・ビットメモリの内容を外部記憶装置に格納すると
き、記憶容量を節約するため、１語（バイト）中の１ビ
ットをメモリの１ビットに対応させていた。
【０００５】例えば、１２８Ｍビットの半導体メモリで
は、１チップ当たり１６Ｍバイトのビットマップにな
る。１ウエハ（２００チップ）では、３．２Ｇバイト、
１ロット（５０ウエハ）では、１６０Ｇバイトの記憶容
量が必要になる。また、８×８個のブロックに分割した
場合には、１ロット当たり２．５Ｇバイトの記憶容量に
なり、記憶容量が６４分の１に節約できる。
は、１チップ当たり１６Ｍバイトのビットマップにな
る。１ウエハ（２００チップ）では、３．２Ｇバイト、
１ロット（５０ウエハ）では、１６０Ｇバイトの記憶容
量が必要になる。また、８×８個のブロックに分割した
場合には、１ロット当たり２．５Ｇバイトの記憶容量に
なり、記憶容量が６４分の１に節約できる。
【０００６】特開平７−８５６９７号公報（以下、第２
従来技術という）には、不良解析を迅速に行う方法が開
示されている。従前の半導体メモリのメモリマットに
は、種々の不具合発生原因によって生じた不良モードの
異なるフェイルビットが混在している。このことによっ
て、上記「フェイル・ビットマップ」には不良原因の異
なるフェイルビットが混在されたまま、そのアドレスが
表示されてしまい、設計者がこの「フェイル・ビットマ
ップ」に基づいて発生している「不良モード」を特定
し、さらにその不良原因を推定することが困難となる。
従来技術という）には、不良解析を迅速に行う方法が開
示されている。従前の半導体メモリのメモリマットに
は、種々の不具合発生原因によって生じた不良モードの
異なるフェイルビットが混在している。このことによっ
て、上記「フェイル・ビットマップ」には不良原因の異
なるフェイルビットが混在されたまま、そのアドレスが
表示されてしまい、設計者がこの「フェイル・ビットマ
ップ」に基づいて発生している「不良モード」を特定
し、さらにその不良原因を推定することが困難となる。
【０００７】ここで、「不良モード」とは、欠陥等特定
の不良を有する半導体メモリを所定の条件で試験した場
合に現れるフェイルビット固有の分布状態のことを示
し、経験的に不良原因によって異なる分布状態を示すこ
とが知られている。例えば、着目しているフェイルビッ
トの前後にフェイルビットが存在しない単独ビット不
良、フェイルビットが連続２ビット存在するペアビット
不良、フェイルビットが３ビット以上連続しているライ
ン性不良（データ線不良、もしぐはワード線不良）等が
含まれる。また、前述の「フェイル・ビットマップ」
は、フェイルビットの分布状態を識別するのに適した手
段の１つとして知られているものである。
の不良を有する半導体メモリを所定の条件で試験した場
合に現れるフェイルビット固有の分布状態のことを示
し、経験的に不良原因によって異なる分布状態を示すこ
とが知られている。例えば、着目しているフェイルビッ
トの前後にフェイルビットが存在しない単独ビット不
良、フェイルビットが連続２ビット存在するペアビット
不良、フェイルビットが３ビット以上連続しているライ
ン性不良（データ線不良、もしぐはワード線不良）等が
含まれる。また、前述の「フェイル・ビットマップ」
は、フェイルビットの分布状態を識別するのに適した手
段の１つとして知られているものである。
【０００８】また、近年の半導体メモリは、大容量化が
進み、このフェイル・ビットマップも膨大なデータ量に
なる。従って、第１従来技術を適用したとしても、半導
体メモリ全体をフェイル・ビットマップに一度に出力
（印刷，ＣＲＴによる表示）することは困難であり、不
良モードを特定する作業が煩雑となる。さらに不良モー
ドの原因を解析する際には、個々のフェイルビットにつ
いて発生状態を解析しなければならず、この解析作業に
おいても上記「フェイル・ビットマップ」が大きくなる
につれ、ビットマップ処理時間の大幅な増加や解析効率
が低下するという問題点があった。
進み、このフェイル・ビットマップも膨大なデータ量に
なる。従って、第１従来技術を適用したとしても、半導
体メモリ全体をフェイル・ビットマップに一度に出力
（印刷，ＣＲＴによる表示）することは困難であり、不
良モードを特定する作業が煩雑となる。さらに不良モー
ドの原因を解析する際には、個々のフェイルビットにつ
いて発生状態を解析しなければならず、この解析作業に
おいても上記「フェイル・ビットマップ」が大きくなる
につれ、ビットマップ処理時間の大幅な増加や解析効率
が低下するという問題点があった。
【０００９】一方、メモリ全件を簡易に表示する方法と
しては、フェイル・ビットマップを縮約した、所謂「縮
約ビット・マップ」による表示方法が、第１従来技術に
提案されている。この縮約ビット・マップは、メモリ上
の複数ビットを、１単位の縮約ビットに置き換えて、当
該フェイル・ビットマップを所定の比率で縮約したもの
である。この縮約ビット・マップを用いた表示方法は、
当該メモリマップ全体のフェイルビットの分布状態を簡
易に表わすことができるものの、その詳細な発生状態を
検知することができず（例えば、縮約ビットが、１ビッ
ト不良、複数ビット不良のいずれかを表しているがを判
断できない）。従って、不良原因の解析を行なうには、
１対１の「フェイル・ビットマップ」による表示をしな
ければならず、設計者による不良モードの解祈作業自体
は煩雑のままであった。
しては、フェイル・ビットマップを縮約した、所謂「縮
約ビット・マップ」による表示方法が、第１従来技術に
提案されている。この縮約ビット・マップは、メモリ上
の複数ビットを、１単位の縮約ビットに置き換えて、当
該フェイル・ビットマップを所定の比率で縮約したもの
である。この縮約ビット・マップを用いた表示方法は、
当該メモリマップ全体のフェイルビットの分布状態を簡
易に表わすことができるものの、その詳細な発生状態を
検知することができず（例えば、縮約ビットが、１ビッ
ト不良、複数ビット不良のいずれかを表しているがを判
断できない）。従って、不良原因の解析を行なうには、
１対１の「フェイル・ビットマップ」による表示をしな
ければならず、設計者による不良モードの解祈作業自体
は煩雑のままであった。
【００１０】このような問題を解決するため、第２従来
技術では、先ず、所定の測定条件下で試験を行い、不良
と判断された場合、そのフェイルビットデータを取得す
る。ここで、得られたフェイルビットデータは多くの場
合、複数の不良原因が混在した複合不良モードのフェイ
ルビットデータとなっている。そこで、着目する特定の
「不良モード」を検出するアルゴリズムをアドレス論理
の組合せ等で生成し、それを使って特定の不良モードデ
ータの抽出を行い、初期に得られたフェイルビットデー
タから特定の不良モードに該当するフェイルビットデー
タを取得する。
技術では、先ず、所定の測定条件下で試験を行い、不良
と判断された場合、そのフェイルビットデータを取得す
る。ここで、得られたフェイルビットデータは多くの場
合、複数の不良原因が混在した複合不良モードのフェイ
ルビットデータとなっている。そこで、着目する特定の
「不良モード」を検出するアルゴリズムをアドレス論理
の組合せ等で生成し、それを使って特定の不良モードデ
ータの抽出を行い、初期に得られたフェイルビットデー
タから特定の不良モードに該当するフェイルビットデー
タを取得する。
【００１１】各種不良モードが混在した、フェイルビッ
トデータの中から、まずペアのビット不良モードを抽出
し、これをさらに不良アドレスの偶数−奇数のぺア、ま
たは奇数−偶数のぺアに分類する。次に、ぺアのビット
不良がなければ、不良は単独ビットの不良アドレスと分
類される。不良ビットが連続して存在していれば、ライ
ン性の不良モードに分類される。このように分類するこ
とで、特定の不良モードに該当する不良を抽出すること
ができるので特定の不良の発生状況の把握が容易にな
る。また、ウエハ規模でフェイル・ビットマップを不良
モードに分類して表示させることもできる。
トデータの中から、まずペアのビット不良モードを抽出
し、これをさらに不良アドレスの偶数−奇数のぺア、ま
たは奇数−偶数のぺアに分類する。次に、ぺアのビット
不良がなければ、不良は単独ビットの不良アドレスと分
類される。不良ビットが連続して存在していれば、ライ
ン性の不良モードに分類される。このように分類するこ
とで、特定の不良モードに該当する不良を抽出すること
ができるので特定の不良の発生状況の把握が容易にな
る。また、ウエハ規模でフェイル・ビットマップを不良
モードに分類して表示させることもできる。
【００１２】第２従来技術によれば、ビットマップに比
べて記憶容量を低減できるものの、不良モードによって
その記憶容量は大きく変わる。例えば、１２８Ｍビット
の半導体メモリでは、１ビットのアドレスを表すために
は２７ビット必要になる。仮に、１チップに１ｋビット
のフェイルビットが離散して存在した場合、２７ｋビッ
トの記憶容量が必要になる。１ウエハ（２６０チップ）
では、６７５ｋバイト、１ロット（５０ウエハ）では、
３３Ｍバイトの記憶容量が必要になる。また、フェイル
ビットが全てぺア性の欠陥であった場合には、この半分
の記憶容量になり、１７Ｍバイトの記憶容量が必要にな
る。さらに、第２従来技術によれば、不良モードを抽出
するのに膨大な時間を要する。例えば、１ｋビットのフ
ェイルビットが存在した場合、同公報の図に示されるア
ルゴリズムを数千回繰り返さなければならない。
べて記憶容量を低減できるものの、不良モードによって
その記憶容量は大きく変わる。例えば、１２８Ｍビット
の半導体メモリでは、１ビットのアドレスを表すために
は２７ビット必要になる。仮に、１チップに１ｋビット
のフェイルビットが離散して存在した場合、２７ｋビッ
トの記憶容量が必要になる。１ウエハ（２６０チップ）
では、６７５ｋバイト、１ロット（５０ウエハ）では、
３３Ｍバイトの記憶容量が必要になる。また、フェイル
ビットが全てぺア性の欠陥であった場合には、この半分
の記憶容量になり、１７Ｍバイトの記憶容量が必要にな
る。さらに、第２従来技術によれば、不良モードを抽出
するのに膨大な時間を要する。例えば、１ｋビットのフ
ェイルビットが存在した場合、同公報の図に示されるア
ルゴリズムを数千回繰り返さなければならない。
【００１３】以上のような方法で検出された欠陥情報等
を利用して、製造段階における不良プロセス工程を推定
する方法が以下の公報に記載されている。特開平１１−
４５９１９号広報（以下、第３従来技術という）には、
複数の製造装置から構成される製造ラインおよび所望の
製造工程（プロセス工程）で半導体基盤（ウエハ）を製
造するとき、製造された複数の半導体基盤について各半
導体基盤上に発生した不良の位置を検査装置で検査する
検査工程と、該検査工程で検査された各半導体基盤上の
不良の位置データを半導体基盤上に対して設定された格
子状の画素からなる画像データ上に座標指定し、該画像
データ上において格子状の画素毎に不良の個数を複数の
半導体基盤について加算して不良分布画像データを作成
する不良分布画像データ作成工程と、該不良分布画像デ
ータ作成工程で作成された不良分布画像データを、複数
用意された不良の発生原因が推定可能な事例データベー
スと照合解析して不良の発生原因を究明する不良解析工
程とに基づいて行うことが開示されている。
を利用して、製造段階における不良プロセス工程を推定
する方法が以下の公報に記載されている。特開平１１−
４５９１９号広報（以下、第３従来技術という）には、
複数の製造装置から構成される製造ラインおよび所望の
製造工程（プロセス工程）で半導体基盤（ウエハ）を製
造するとき、製造された複数の半導体基盤について各半
導体基盤上に発生した不良の位置を検査装置で検査する
検査工程と、該検査工程で検査された各半導体基盤上の
不良の位置データを半導体基盤上に対して設定された格
子状の画素からなる画像データ上に座標指定し、該画像
データ上において格子状の画素毎に不良の個数を複数の
半導体基盤について加算して不良分布画像データを作成
する不良分布画像データ作成工程と、該不良分布画像デ
ータ作成工程で作成された不良分布画像データを、複数
用意された不良の発生原因が推定可能な事例データベー
スと照合解析して不良の発生原因を究明する不良解析工
程とに基づいて行うことが開示されている。
【００１４】例えば、図２３に示すように、ウエハ１０
０上の不良分布がパターン３１１であれば、過去に作成
した事例データベースと照合解析することにより、工程
Ａに原因があり、パターン３１３であれば工程Ｃに原因
があると推定できる。また、１つのロットを複数の同一
種類の製造装置で枚葉式に処理する工程があった場合、
図２４に示すように、製造号機によって不良分布がパタ
ーン３１４よリパターン３１５の方が多いと、製造号機
Ｂ原因があると推定できる。このように、欠陥セルのウ
エハ上における分布，及びこのウエハのロットにおける
分布を知ることで、メモリセルが欠陥となったプロセス
工程を推定することが可能となる。
０上の不良分布がパターン３１１であれば、過去に作成
した事例データベースと照合解析することにより、工程
Ａに原因があり、パターン３１３であれば工程Ｃに原因
があると推定できる。また、１つのロットを複数の同一
種類の製造装置で枚葉式に処理する工程があった場合、
図２４に示すように、製造号機によって不良分布がパタ
ーン３１４よリパターン３１５の方が多いと、製造号機
Ｂ原因があると推定できる。このように、欠陥セルのウ
エハ上における分布，及びこのウエハのロットにおける
分布を知ることで、メモリセルが欠陥となったプロセス
工程を推定することが可能となる。
【００１５】特開平１０−３３９９４３号公報（以下、
第４の従来技術という）には、マスクまたはレチクルを
用いてステッパ型投影露光を行う工程を有する半導体メ
モリの製造方法において、被露光半導体ウエハ上のチッ
プ位置特定のためにチップ座標を用い、被露光半導体ウ
エハ上に分布している不良チップのチップ座標データか
ら、当該不良がマスクまたはレチクルに起因するものか
否かを判断し、マスクまたはレチクルの欠陥の位置検出
を短時間で容易に行えるようにしたことが開示されてい
る。ステッパ型露光装置は、レチクル１０１上のパター
ンをウエハ１００に焼き付けて現像を行う。このとき、
図２５に示すように、露光回数を低減するため、複数チ
ップ分（図では４チップ分）を同時に縮小露光する。レ
チクル１０１を順次ウエハ１００に露光することで、ウ
エハ全体にパターンが形成される。
第４の従来技術という）には、マスクまたはレチクルを
用いてステッパ型投影露光を行う工程を有する半導体メ
モリの製造方法において、被露光半導体ウエハ上のチッ
プ位置特定のためにチップ座標を用い、被露光半導体ウ
エハ上に分布している不良チップのチップ座標データか
ら、当該不良がマスクまたはレチクルに起因するものか
否かを判断し、マスクまたはレチクルの欠陥の位置検出
を短時間で容易に行えるようにしたことが開示されてい
る。ステッパ型露光装置は、レチクル１０１上のパター
ンをウエハ１００に焼き付けて現像を行う。このとき、
図２５に示すように、露光回数を低減するため、複数チ
ップ分（図では４チップ分）を同時に縮小露光する。レ
チクル１０１を順次ウエハ１００に露光することで、ウ
エハ全体にパターンが形成される。
【００１６】例えば、図２５に示すように、ウエハ１０
０上の半導体メモリが周期的に不良と判定される場合、
マスクまたはレチクル１０１に起因することが推定され
る。いま、４つの半導体メモリ用パターン（露光単位）
が１つのレチクル１０１に形成され、特定の領域１０１
ａに欠陥があるとする。このレチクル１０１を用いてス
テッパによリウエハ上のレジストに焼き付けると、図２
５に示すように、ウエハ上で露光単位内の特定の位置が
周期的に不良となる。なお、図２５で「×」印の付いて
いるチップが不良チップを示している。
０上の半導体メモリが周期的に不良と判定される場合、
マスクまたはレチクル１０１に起因することが推定され
る。いま、４つの半導体メモリ用パターン（露光単位）
が１つのレチクル１０１に形成され、特定の領域１０１
ａに欠陥があるとする。このレチクル１０１を用いてス
テッパによリウエハ上のレジストに焼き付けると、図２
５に示すように、ウエハ上で露光単位内の特定の位置が
周期的に不良となる。なお、図２５で「×」印の付いて
いるチップが不良チップを示している。
【００１７】また、同じ時に処理されたロットにおい
て、このロットに含まれる全てのウエハで、図２６に示
すように、ウエハ１００の下部領域１０２に、不良とな
る半導体メモリが集中して存在する場合、ウエハを垂直
に立てた浸漬型のウェットエッチング工程が原因と推定
される。その理由は、以下のことが考えられる。レジス
ト除去や酸化膜除去におけるウェットエッチにおいて、
エッチング液にウエハを浸す際、ウエハの下部１０２か
ら液に浸り、上部は最後に水没するため、上部より下部
の半導体メモリのチップの方がエッチング液に浸ってい
る時間が長く、エッチング液によりエッチングされる時
間も長い。従って、ウエハの下部１０２のパターンや薄
膜が余計にエッチングされることになる。
て、このロットに含まれる全てのウエハで、図２６に示
すように、ウエハ１００の下部領域１０２に、不良とな
る半導体メモリが集中して存在する場合、ウエハを垂直
に立てた浸漬型のウェットエッチング工程が原因と推定
される。その理由は、以下のことが考えられる。レジス
ト除去や酸化膜除去におけるウェットエッチにおいて、
エッチング液にウエハを浸す際、ウエハの下部１０２か
ら液に浸り、上部は最後に水没するため、上部より下部
の半導体メモリのチップの方がエッチング液に浸ってい
る時間が長く、エッチング液によりエッチングされる時
間も長い。従って、ウエハの下部１０２のパターンや薄
膜が余計にエッチングされることになる。
【００１８】さらに、ウエハＷ１において不良と判定さ
れた半導体メモリの数が、同一ロットの他のウエハＷ２
〜Ｗ２５に比較して大幅に多くなった場合、図２７に示
すように、ウエハＷ１〜Ｗ２５がボート１０３に面方向
に一列に並べられ（このとき、ウエハＷ１〜Ｗ２５は矢
印Ａの方向が表面となっている）、ウェットエッチング
が行われたことが原因と推定される。この原因として
は、ウエハＷ１の半導体メモリの回路が有る表面に対し
て、他のウエハの表面と比較して、空間が閉じているわ
けでは無いので、多くの活性化されたエッチング液が供
給されることによる。加えて、ウエハＷ１以外では、ウ
エハ表面に別のウエハがあるので、ウエハＷ１に比べて
エッチング液の供給が制限される。また、エッチング液
の水没や別の洗浄工程などの後の乾燥工程においても、
ウエハの処理面が前面解放か否かの差が出ることがあ
る。
れた半導体メモリの数が、同一ロットの他のウエハＷ２
〜Ｗ２５に比較して大幅に多くなった場合、図２７に示
すように、ウエハＷ１〜Ｗ２５がボート１０３に面方向
に一列に並べられ（このとき、ウエハＷ１〜Ｗ２５は矢
印Ａの方向が表面となっている）、ウェットエッチング
が行われたことが原因と推定される。この原因として
は、ウエハＷ１の半導体メモリの回路が有る表面に対し
て、他のウエハの表面と比較して、空間が閉じているわ
けでは無いので、多くの活性化されたエッチング液が供
給されることによる。加えて、ウエハＷ１以外では、ウ
エハ表面に別のウエハがあるので、ウエハＷ１に比べて
エッチング液の供給が制限される。また、エッチング液
の水没や別の洗浄工程などの後の乾燥工程においても、
ウエハの処理面が前面解放か否かの差が出ることがあ
る。
【００１９】上述したように、ウエハにおける不良と判
定された半導体メモリのチップ位置依存、及びロットに
おけるウエハの位置依存に基づき、不良原因となったプ
ロセス工程を推定することができる。現在、プロセス工
程に対する不良解析は、半導体メモリが不良となった原
因のプロセス工程の推定を、ウエハ状態における試験の
結果に基づき行っている。また、従来の不良解析システ
ムにおいては、半導体試験装置が出力する、半導体メモ
リのチップの不良ビットを全て示すビットマップの情報
に基づき、ウエハ上の不良の半導体メモリのチップの位
置を検出している。
定された半導体メモリのチップ位置依存、及びロットに
おけるウエハの位置依存に基づき、不良原因となったプ
ロセス工程を推定することができる。現在、プロセス工
程に対する不良解析は、半導体メモリが不良となった原
因のプロセス工程の推定を、ウエハ状態における試験の
結果に基づき行っている。また、従来の不良解析システ
ムにおいては、半導体試験装置が出力する、半導体メモ
リのチップの不良ビットを全て示すビットマップの情報
に基づき、ウエハ上の不良の半導体メモリのチップの位
置を検出している。
【００２０】
【発明が解決しようとする課題】しかしながら、第３、
４従来技術に示される不良解析方法を大容量の半導体メ
モリに適用しようとした場合、非常に大量の情報を扱わ
なければならないという問題が生ずる。上述したよう
に、１２８Ｍビットの半導体メモリのビットマップ情報
を１ロット分記憶しようとした場合、第１従来技術で
は、情報量は２〜３Ｇバイトにもなる。このように大量
の情報を長期間に渡って時系列的に蓄積して解析するに
は、安価なパーソナールコンピュータで処理することは
困難であり、高価な情報処理システムを導入しなければ
ならない。
４従来技術に示される不良解析方法を大容量の半導体メ
モリに適用しようとした場合、非常に大量の情報を扱わ
なければならないという問題が生ずる。上述したよう
に、１２８Ｍビットの半導体メモリのビットマップ情報
を１ロット分記憶しようとした場合、第１従来技術で
は、情報量は２〜３Ｇバイトにもなる。このように大量
の情報を長期間に渡って時系列的に蓄積して解析するに
は、安価なパーソナールコンピュータで処理することは
困難であり、高価な情報処理システムを導入しなければ
ならない。
【００２１】また、第２従来技術では、フェイルビット
の配置、即ち不良モードによって情報量は大きく異なる
が、１チップ当たり１５Ｋバイト程度になると推定さ
れ、１ロットでは１４Ｏ〜１５ＯＭバイトになると推定
される。第２従来技術は、第１従来技術より情報量を低
減できるものの、不良モードを分析して情報を圧縮する
のに、高価な情報処理システムを導入して長時間の演算
処理作業を行わなければならない。さらに、第２従来技
術では、分析された不良モート゛結果を見ただけでは、冗
長回路によって救済できる不良なのか救済できない不良
なのかが判断できない。
の配置、即ち不良モードによって情報量は大きく異なる
が、１チップ当たり１５Ｋバイト程度になると推定さ
れ、１ロットでは１４Ｏ〜１５ＯＭバイトになると推定
される。第２従来技術は、第１従来技術より情報量を低
減できるものの、不良モードを分析して情報を圧縮する
のに、高価な情報処理システムを導入して長時間の演算
処理作業を行わなければならない。さらに、第２従来技
術では、分析された不良モート゛結果を見ただけでは、冗
長回路によって救済できる不良なのか救済できない不良
なのかが判断できない。
【００２２】また、ロット当たりのデータの蓄積量を減
少させるため、各ウエハにおける歩留まりのみのデータ
を時系列に蓄積し、ロットの歩留まり管理を行うことが
考えられる。上述したウエハごとの歩留まりのみの管理
においては、時系列に蓄積されているロットの歩留まり
の変化により、ウエハ工程全体の異常及び製造装置の劣
化等による歩留まりの低下傾向を検出することができ、
ウエハ工程の不良解析を行うことが出来る。
少させるため、各ウエハにおける歩留まりのみのデータ
を時系列に蓄積し、ロットの歩留まり管理を行うことが
考えられる。上述したウエハごとの歩留まりのみの管理
においては、時系列に蓄積されているロットの歩留まり
の変化により、ウエハ工程全体の異常及び製造装置の劣
化等による歩留まりの低下傾向を検出することができ、
ウエハ工程の不良解析を行うことが出来る。
【００２３】しかしながら、プロセス解析不良解析に際
して、異常となったプロセスを検出するため、不良とな
った、ウエハ上の各チップを半導体生産ラインとは別の
場所に設置された不良解析装置で検査するので、解析の
工数が多くなる。さらに、従来の不良解析は、テスタの
試験で不良と判定された半導体メモリを選別し、不良解
析用のテスタで再度テストして不良原因を解析してい
た。このため、ウエハ製造ラインで歩留まりが悪化した
り、不良品が大量に発生するまで気づくことがなかっ
た。このため、不良品が大量に発生した場合には、半導
体メモリがユーザーに供給することができないといった
事態を招いていた。
して、異常となったプロセスを検出するため、不良とな
った、ウエハ上の各チップを半導体生産ラインとは別の
場所に設置された不良解析装置で検査するので、解析の
工数が多くなる。さらに、従来の不良解析は、テスタの
試験で不良と判定された半導体メモリを選別し、不良解
析用のテスタで再度テストして不良原因を解析してい
た。このため、ウエハ製造ラインで歩留まりが悪化した
り、不良品が大量に発生するまで気づくことがなかっ
た。このため、不良品が大量に発生した場合には、半導
体メモリがユーザーに供給することができないといった
事態を招いていた。
【００２４】本発明はこのような背景の下になされたも
ので、時系列にロット毎のプロセス解析に必要なデータ
を少ない情報量で保持でき、かつ、新たに測定を行わず
にすでに蓄積されているデータに基づき不良解析可能な
半導体メモリ生産システムを提供する事にある。
ので、時系列にロット毎のプロセス解析に必要なデータ
を少ない情報量で保持でき、かつ、新たに測定を行わず
にすでに蓄積されているデータに基づき不良解析可能な
半導体メモリ生産システムを提供する事にある。
【００２５】
【課題を解決するための手段】請求項１記載の発明は、
半導体メモリ生産試験システムにおいて、複数種類のウ
エハ製造装置を使用してウエハに複数の半導体メモリの
チップを製造するウエハ製造ラインと、前記チップの電
気的特性を検査するウエハ用テスタと、前記ウエハ用テ
スタの検査結果に基づき、前記半導体メモリに設けられ
た冗長メモリ部への置換アドレスを決定する置換アドレ
ス決定装置と、前記置換アドレスを統計処理した結果を
基に不具合要因を推定する推定部とを備え、前記ウエハ
製造ラインの中から不具合を起因するウエハ製造装置を
特定して不具合要因を排除するようにしたことを特微と
する。
半導体メモリ生産試験システムにおいて、複数種類のウ
エハ製造装置を使用してウエハに複数の半導体メモリの
チップを製造するウエハ製造ラインと、前記チップの電
気的特性を検査するウエハ用テスタと、前記ウエハ用テ
スタの検査結果に基づき、前記半導体メモリに設けられ
た冗長メモリ部への置換アドレスを決定する置換アドレ
ス決定装置と、前記置換アドレスを統計処理した結果を
基に不具合要因を推定する推定部とを備え、前記ウエハ
製造ラインの中から不具合を起因するウエハ製造装置を
特定して不具合要因を排除するようにしたことを特微と
する。
【００２６】請求項２記載の発明は、請求項１記載の半
導体メモリ生産システムにおいて、前記推定部は、前記
置換アドレスに基づき置換アドレス分布を生成する欠陥
分布解析装置と、前記置換アドレス分布と予め記憶され
ている欠陥分布パターンとを比較して不具合工程を推定
する不具合工程推定装置とを具備したことを特微とす
る。
導体メモリ生産システムにおいて、前記推定部は、前記
置換アドレスに基づき置換アドレス分布を生成する欠陥
分布解析装置と、前記置換アドレス分布と予め記憶され
ている欠陥分布パターンとを比較して不具合工程を推定
する不具合工程推定装置とを具備したことを特微とす
る。
【００２７】請求項３記載の発明は、請求項１または請
求項２記載の半導体メモリ生産システムにおいて、前記
ウエハ内の特定の置換アドレスの置換数を生成する欠陥
分布解析装置を具備したことを特微とする。
求項２記載の半導体メモリ生産システムにおいて、前記
ウエハ内の特定の置換アドレスの置換数を生成する欠陥
分布解析装置を具備したことを特微とする。
【００２８】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体メモリ生産試験システ
ムにおいて、前記置換数の経時変化を生成する欠陥分布
解析装置を具備したことを特微とする。
求項３のいずれかに記載の半導体メモリ生産試験システ
ムにおいて、前記置換数の経時変化を生成する欠陥分布
解析装置を具備したことを特微とする。
【００２９】請求項５記載の発明は、ウエハ上に製造さ
れた半導体メモリを試験して、試験結果を統計処理する
ことで不具合要因を推定し、前記ウエハの製造装置から
不具合要因を排除するようにした半導体メモリ生産シス
テムであって、前記半導体メモリの試験を行い、各半導
体メモリのメモリセルのアドレスに対応させて、フェイ
ル及びパスを判定した結果を示すビットマップを出カす
る半導体試験部と、前記ビットマップからフェイルビッ
トのビットアドレスを抽出し、このビットアドレスに基
づき、前記半導体メモリに設けられた冗長メモリ部にお
ける冗長ワード線及び／又は冗長ビット線と置換するワ
ード線及び／又はビット線の置換アドレスを決定する置
換アドレス決定部と、前記置換アドレスに基づいて得ら
れる、各半導体メモリ毎の置換されたワード線及び／又
はビット線の置換数、あるいは各ウエハ毎の各半導体メ
モリの分布状態に基づく統計解析によりプロセス不良を
推定する推定部とを具備することを特徴とする。
れた半導体メモリを試験して、試験結果を統計処理する
ことで不具合要因を推定し、前記ウエハの製造装置から
不具合要因を排除するようにした半導体メモリ生産シス
テムであって、前記半導体メモリの試験を行い、各半導
体メモリのメモリセルのアドレスに対応させて、フェイ
ル及びパスを判定した結果を示すビットマップを出カす
る半導体試験部と、前記ビットマップからフェイルビッ
トのビットアドレスを抽出し、このビットアドレスに基
づき、前記半導体メモリに設けられた冗長メモリ部にお
ける冗長ワード線及び／又は冗長ビット線と置換するワ
ード線及び／又はビット線の置換アドレスを決定する置
換アドレス決定部と、前記置換アドレスに基づいて得ら
れる、各半導体メモリ毎の置換されたワード線及び／又
はビット線の置換数、あるいは各ウエハ毎の各半導体メ
モリの分布状態に基づく統計解析によりプロセス不良を
推定する推定部とを具備することを特徴とする。
【００３０】請求項６記載の発明は、請求項１ないし請
求項５のいずれかに記載の半導体メモリ生産システムに
おいて、前記推定部が、冗長ビット線及び／又は冗長ビ
ット線のアドレスを、前記置換アドレスに設定させるヒ
ューズの切断箇所を示すヒューズアドレスを生成するヒ
ューズアドレス設定部と、前記ヒューズアドレスから、
各半導体メモリ毎の置換されたワード線及び／又はビッ
ト線の置換数、あるいは各ウエハ毎の各半導体メモリの
チップの分布状態を抽出する抽出部とを具備することを
特徴する。
求項５のいずれかに記載の半導体メモリ生産システムに
おいて、前記推定部が、冗長ビット線及び／又は冗長ビ
ット線のアドレスを、前記置換アドレスに設定させるヒ
ューズの切断箇所を示すヒューズアドレスを生成するヒ
ューズアドレス設定部と、前記ヒューズアドレスから、
各半導体メモリ毎の置換されたワード線及び／又はビッ
ト線の置換数、あるいは各ウエハ毎の各半導体メモリの
チップの分布状態を抽出する抽出部とを具備することを
特徴する。
【００３１】請求項７記載の発明は、請求項１ないし請
求項６のいずれかに記載の半導体メモリ生産システムに
おいて、前記推定部が前記分布状態に基づき、前記ウエ
ハ上の各半導体メモリのチップを、前記置換数に対応す
る色または階調で示し、ウエハの図形上において、これ
らのチップによる置換数パターンを生成するパターン形
成部を具備することを特徴とする。
求項６のいずれかに記載の半導体メモリ生産システムに
おいて、前記推定部が前記分布状態に基づき、前記ウエ
ハ上の各半導体メモリのチップを、前記置換数に対応す
る色または階調で示し、ウエハの図形上において、これ
らのチップによる置換数パターンを生成するパターン形
成部を具備することを特徴とする。
【００３２】請求項８記載の発明は、請求項１ないし請
求項７のいずれかに記載の半導体メモリ生産システムに
おいて、前記推定部が、前記置換数パターンと、各プロ
セス異常により発生する予め記憶されている置換数パタ
ーンとを比較し、この比較結果に基づき特定のプロセス
異常を推定することを特徴とする。
求項７のいずれかに記載の半導体メモリ生産システムに
おいて、前記推定部が、前記置換数パターンと、各プロ
セス異常により発生する予め記憶されている置換数パタ
ーンとを比較し、この比較結果に基づき特定のプロセス
異常を推定することを特徴とする。
【００３３】請求項９記載の発明は、半導体メモリ生産
方法において、複数のプロセス工程を経て、ウエハ上に
半導体メモリを形成するウエハ工程と、ウエハ状態にお
いて前記ウエハの検査を行い、良品の選別を行うウエハ
テスト工程と、前記試験の結果として、各半導体メモリ
のメモリセルのアドレスと、パス及びフェイルの判定を
示すビットマップを出力するビットマップ出力工程と、
前記ビットマップからフェイルビットのヒットアドレス
を抽出し、このビットアドレスに基づき、前記半導体メ
モリに設けられた冗長メモリ部における冗長ワード線及
び／又は冗長ビット線と置換するワード線及び／又はビ
ット線の置換アドレスを決定する置換アドレス決定工程
と、前記置換アドレスに基づいて得られる、各半導体メ
モリ毎の置換されたワード線及び／又はビット線の置換
数、あるいは各ウエハ毎の各半導体メモリの分布状態に
基づく統計解析によりプロセス不良を推定するプロセス
不良推定工程とを有することを特徴とする。
方法において、複数のプロセス工程を経て、ウエハ上に
半導体メモリを形成するウエハ工程と、ウエハ状態にお
いて前記ウエハの検査を行い、良品の選別を行うウエハ
テスト工程と、前記試験の結果として、各半導体メモリ
のメモリセルのアドレスと、パス及びフェイルの判定を
示すビットマップを出力するビットマップ出力工程と、
前記ビットマップからフェイルビットのヒットアドレス
を抽出し、このビットアドレスに基づき、前記半導体メ
モリに設けられた冗長メモリ部における冗長ワード線及
び／又は冗長ビット線と置換するワード線及び／又はビ
ット線の置換アドレスを決定する置換アドレス決定工程
と、前記置換アドレスに基づいて得られる、各半導体メ
モリ毎の置換されたワード線及び／又はビット線の置換
数、あるいは各ウエハ毎の各半導体メモリの分布状態に
基づく統計解析によりプロセス不良を推定するプロセス
不良推定工程とを有することを特徴とする。
【００３４】請求項１０記載の発明は、請求項９記載の
半導体メモリ生産方法において、前記プロセス不良推定
工程が、冗長ワード線及び冗長ビット線のアドレスを、
前記置換アドレスに設定させるヒューズの切断箇所を示
すヒューズアドレスを生成するヒューズアドレス設定工
程と、前記ヒューズアドレスから、各半導体メモリ毎の
置換されたワード線及びビット線の置換数，あるいは各
ウエハ毎の各半導体メモリのチップの分布状態を抽出す
る抽出工程とを具備することを特徴とする。
半導体メモリ生産方法において、前記プロセス不良推定
工程が、冗長ワード線及び冗長ビット線のアドレスを、
前記置換アドレスに設定させるヒューズの切断箇所を示
すヒューズアドレスを生成するヒューズアドレス設定工
程と、前記ヒューズアドレスから、各半導体メモリ毎の
置換されたワード線及びビット線の置換数，あるいは各
ウエハ毎の各半導体メモリのチップの分布状態を抽出す
る抽出工程とを具備することを特徴とする。
【００３５】請求項１１記載の発明は、請求項９または
請求項１０記載の半導体メモリ生産方法において、前記
プロセス不良推定工程が前記分布状態に基づき、前記ウ
エハ上の各半導体メモリのチップを、前記置換数に対応
する色または階調で示し、ウエハの図形上において、こ
れらのチップによる置換数パターンを生成するパターン
形成部を具備することを特徴とする。
請求項１０記載の半導体メモリ生産方法において、前記
プロセス不良推定工程が前記分布状態に基づき、前記ウ
エハ上の各半導体メモリのチップを、前記置換数に対応
する色または階調で示し、ウエハの図形上において、こ
れらのチップによる置換数パターンを生成するパターン
形成部を具備することを特徴とする。
【００３６】請求項１２記載の発明は、請求項９ないし
請求項１１のいずれかに記載の半導体メモリ生産方法に
おいて、前記プロセス不良推定工程が、前記置換数パタ
ーンと、各プロセス異常により発生する予め記憶されて
いる置換数パターンとを比較し、この比較結果に基づき
特定のプロセス異常を推定することを特徴とする。
請求項１１のいずれかに記載の半導体メモリ生産方法に
おいて、前記プロセス不良推定工程が、前記置換数パタ
ーンと、各プロセス異常により発生する予め記憶されて
いる置換数パターンとを比較し、この比較結果に基づき
特定のプロセス異常を推定することを特徴とする。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態の概要について説明する。図１は本発明の第１
実施形態による半導体メモリ生産システムの構成図、図
２は半導体メモリ生産システムの流れ図を示す。図１に
おいて、ウエハ製造ライン２０は、露光装置、成膜装
置、エッチング装置、拡散装置など様々な製造装置から
構成され、ウエハ１００に対して各種半導体プロセスを
施す。
実施形態の概要について説明する。図１は本発明の第１
実施形態による半導体メモリ生産システムの構成図、図
２は半導体メモリ生産システムの流れ図を示す。図１に
おいて、ウエハ製造ライン２０は、露光装置、成膜装
置、エッチング装置、拡散装置など様々な製造装置から
構成され、ウエハ１００に対して各種半導体プロセスを
施す。
【００３８】図２のプロセス工程ＳＡ１において、ウエ
ハ１００の表面にトランジスタ素子や配線が形成され、
半導体メモリが格子状に配置されたウエハが製造され
る。通常、２０〜５０枚のウエハ１００が１つのキャリ
アに収納され、これを１つの処理単位（以下、ロットと
いう）としてウエハ製造ライン２０に投入され、所定の
製造装置で各々所定のプロセス工程が施される。各ロッ
トには、所定のウエハ工程ロット番号（以下、特に指定
しない限りロット番号と記す）が付与される。
ハ１００の表面にトランジスタ素子や配線が形成され、
半導体メモリが格子状に配置されたウエハが製造され
る。通常、２０〜５０枚のウエハ１００が１つのキャリ
アに収納され、これを１つの処理単位（以下、ロットと
いう）としてウエハ製造ライン２０に投入され、所定の
製造装置で各々所定のプロセス工程が施される。各ロッ
トには、所定のウエハ工程ロット番号（以下、特に指定
しない限りロット番号と記す）が付与される。
【００３９】付与されたロット番号は、キャリアに表示
されるとともに、製造履歴情報ファイル２１に記録され
る。製造履歴情報ファイル２１には、図３に示すよう
に、製造対象の半導体メモリの製品名、ロット番号、処
理対象のウエハ番号、このウエハに対して処理したプロ
セス工程の工程名、処理した日時（製造日時）、プロセ
ス工程に使用した装置の番号（製造号機）、プロセス工
程の製造条件やその仕様書番号などが保存される。ここ
で、製造履歴情報ファイル２１、及び後述のウエハ検査
情報ファイル２３において、１行分の情報をレコードと
呼ぶ。
されるとともに、製造履歴情報ファイル２１に記録され
る。製造履歴情報ファイル２１には、図３に示すよう
に、製造対象の半導体メモリの製品名、ロット番号、処
理対象のウエハ番号、このウエハに対して処理したプロ
セス工程の工程名、処理した日時（製造日時）、プロセ
ス工程に使用した装置の番号（製造号機）、プロセス工
程の製造条件やその仕様書番号などが保存される。ここ
で、製造履歴情報ファイル２１、及び後述のウエハ検査
情報ファイル２３において、１行分の情報をレコードと
呼ぶ。
【００４０】図４は、ウエハ製造ライン２０の具体的な
構成例を示す。ウエハ製造ライン２０は、レジスト塗布
装置２０ａ、露光装置２０ｂ、現像装置２０ｃ、エッチ
ング装置２０ｄ、イオン注入装置２０ｅ、成膜装置２０
ｆ、ＣＭＰ装置２０ｇ、洗浄装置２０ｈなどから構成さ
れる。各製造装置２０ａ〜２０ｈは、半導体メモリの生
産性を向上させるため、複数台の同一機種が設置される
ことが多く、各製造装置には号機番号（１号機、２号
機、…）が付与される。移送装置２０ｊは、あるプロセ
ス工程が終了した場合、ある製造装置２０ａ〜２０ｈか
ら次工程の製造装置２０ａ〜２０ｈヘウエハを移動させ
る。投入されたウエハ１００は、搬送装置２０ｊによっ
て各製造装置２０ａ〜２０ｈ間を移動して、所定の順序
で所定のプロセス工程ＳＡ１が施される。その製造履歴
は、通信ライン２０ｋを介して製造履歴情報ファイル２
１に保存される。
構成例を示す。ウエハ製造ライン２０は、レジスト塗布
装置２０ａ、露光装置２０ｂ、現像装置２０ｃ、エッチ
ング装置２０ｄ、イオン注入装置２０ｅ、成膜装置２０
ｆ、ＣＭＰ装置２０ｇ、洗浄装置２０ｈなどから構成さ
れる。各製造装置２０ａ〜２０ｈは、半導体メモリの生
産性を向上させるため、複数台の同一機種が設置される
ことが多く、各製造装置には号機番号（１号機、２号
機、…）が付与される。移送装置２０ｊは、あるプロセ
ス工程が終了した場合、ある製造装置２０ａ〜２０ｈか
ら次工程の製造装置２０ａ〜２０ｈヘウエハを移動させ
る。投入されたウエハ１００は、搬送装置２０ｊによっ
て各製造装置２０ａ〜２０ｈ間を移動して、所定の順序
で所定のプロセス工程ＳＡ１が施される。その製造履歴
は、通信ライン２０ｋを介して製造履歴情報ファイル２
１に保存される。
【００４１】図１に戻り、ウエハ製造ライン２０で製造
されたウエハ１００の表面には、複数の半導体メモリが
格子状に配置されている。以下、パッケージに組み立て
る前の半導体メモリを半導体チップまたは単にチップと
呼ぶ。半導体チップの形成が完了したウエハは、ウエハ
用テスタ２２で電気的特性が検査される。検査方法は半
導体チップに形成された入出力パッドにプローブを接触
させて、所定の検査信号を供給し、その出力が所定の規
格内（PASS）か規格外（FAIL）かを判定する。
されたウエハ１００の表面には、複数の半導体メモリが
格子状に配置されている。以下、パッケージに組み立て
る前の半導体メモリを半導体チップまたは単にチップと
呼ぶ。半導体チップの形成が完了したウエハは、ウエハ
用テスタ２２で電気的特性が検査される。検査方法は半
導体チップに形成された入出力パッドにプローブを接触
させて、所定の検査信号を供給し、その出力が所定の規
格内（PASS）か規格外（FAIL）かを判定する。
【００４２】各半導体チップにはウエハ上の座標または
シリアル番号が付与されており、これをチップ番号と呼
ぶ。ウエハ検査工程ＳＡ２（図２）において、ウエハ用
テスタ２２で検査された結果は、チップ番号とともにウ
エハ検査情報ファイル２３に保存される。ウエハ検査情
報ファイル２３には、図５に示すように、ウエハチップ
情報とウエハ検査情報とからなり、ウエハチップ情報
は、製品名、ロット番号、ウエハ番号、チップ番号、ウ
エハ検査情報は、検査項目、検査日時、検査に使用した
ウエハ用テスタ２２の番号（検査号機）、検査条件やそ
の仕様書番号、検査結果、総合的なPASS/FAIL判定結果
などが保存される。また、ＬＳＩテスタ１は、各メモリ
セルがパスビットであるか、フェイルビットであるかを
判定した結果、即ち、フェイルビットマップ情報を欠陥
セル検査情報ファイル４に書き込む。
シリアル番号が付与されており、これをチップ番号と呼
ぶ。ウエハ検査工程ＳＡ２（図２）において、ウエハ用
テスタ２２で検査された結果は、チップ番号とともにウ
エハ検査情報ファイル２３に保存される。ウエハ検査情
報ファイル２３には、図５に示すように、ウエハチップ
情報とウエハ検査情報とからなり、ウエハチップ情報
は、製品名、ロット番号、ウエハ番号、チップ番号、ウ
エハ検査情報は、検査項目、検査日時、検査に使用した
ウエハ用テスタ２２の番号（検査号機）、検査条件やそ
の仕様書番号、検査結果、総合的なPASS/FAIL判定結果
などが保存される。また、ＬＳＩテスタ１は、各メモリ
セルがパスビットであるか、フェイルビットであるかを
判定した結果、即ち、フェイルビットマップ情報を欠陥
セル検査情報ファイル４に書き込む。
【００４３】工程ＳＡ３において、ウエハ用テスタ２２
でFAILと判定されたチップには、選別機２４でマークな
どが印されて、後の工程で廃棄される。また、全てのウ
エハ１００の検査が終了した時点で、欠陥分布生成工程
ＳＡ１１、不良原因推定工程ＳＡ１２、不良原因除去工
程ＳＡ１３に移る。工程ＳＡ４において、置換アドレス
決定装置２は、欠陥セル検査情報ファイル４をもとに冗
長回路へ置き換えすべき置換アドレスを決定する。置換
アドレス決定装置２は、置換アドレスデータをトリミン
グ装置３に出力するとともに、ヒューズアドレスデータ
フアイル５に書き込む。トリミング装置３は、置換アド
レスデータに基づき所定のヒューズを切断する。
でFAILと判定されたチップには、選別機２４でマークな
どが印されて、後の工程で廃棄される。また、全てのウ
エハ１００の検査が終了した時点で、欠陥分布生成工程
ＳＡ１１、不良原因推定工程ＳＡ１２、不良原因除去工
程ＳＡ１３に移る。工程ＳＡ４において、置換アドレス
決定装置２は、欠陥セル検査情報ファイル４をもとに冗
長回路へ置き換えすべき置換アドレスを決定する。置換
アドレス決定装置２は、置換アドレスデータをトリミン
グ装置３に出力するとともに、ヒューズアドレスデータ
フアイル５に書き込む。トリミング装置３は、置換アド
レスデータに基づき所定のヒューズを切断する。
【００４４】以上の処理が終了したウエハ１００は、パ
ッケージ組立装置２６内のダイシング装置で複数のチッ
プに分割される。ウエハ用テスタ２２でPASSと判定され
たチップは、パッケージ組立装置２６でリードフレーム
にマウントされ、樹脂などで封入される（図２ 工程Ｓ
Ａ５）。以下、樹脂封入された半導体メモリを組立品と
いう。組立品には、組立工程の処理単位毎に組立ロット
番号が付与される。工程ＳＡ７において、図示しない組
立品用テスタで、再度、組立品を検査し、検査規格を満
たす組立品３０は良品として出荷され（工程ＳＡ８）、
検査規格を外れた組立品は不良品として廃棄される。
ッケージ組立装置２６内のダイシング装置で複数のチッ
プに分割される。ウエハ用テスタ２２でPASSと判定され
たチップは、パッケージ組立装置２６でリードフレーム
にマウントされ、樹脂などで封入される（図２ 工程Ｓ
Ａ５）。以下、樹脂封入された半導体メモリを組立品と
いう。組立品には、組立工程の処理単位毎に組立ロット
番号が付与される。工程ＳＡ７において、図示しない組
立品用テスタで、再度、組立品を検査し、検査規格を満
たす組立品３０は良品として出荷され（工程ＳＡ８）、
検査規格を外れた組立品は不良品として廃棄される。
【００４５】以上の工程ＳＡ１からＳＡ８の半導体メモ
リの製造と並行して、製造ラインや製造プロセスの不具
合低減を行うための工程ＳＡ１１〜ＳＡ１３が行われ
る。工程ＳＡ１１において、置換アドレス解析装置４２
は、トリミング装置３のデータフォーマットであるヒュ
ーズアドレスデータファイル５を読み出して、半導体メ
モリのアドレス形式にフォーマット変換する。置換アド
レス解析装置４２は、フォーマット変換された結果を置
換アドレス情報ファイル３１に保存する。
リの製造と並行して、製造ラインや製造プロセスの不具
合低減を行うための工程ＳＡ１１〜ＳＡ１３が行われ
る。工程ＳＡ１１において、置換アドレス解析装置４２
は、トリミング装置３のデータフォーマットであるヒュ
ーズアドレスデータファイル５を読み出して、半導体メ
モリのアドレス形式にフォーマット変換する。置換アド
レス解析装置４２は、フォーマット変換された結果を置
換アドレス情報ファイル３１に保存する。
【００４６】欠陥分布解析装置３２は、置換アドレス情
報ファイル３１を読み出し、所望の処理を施して、１つ
のウエハ上のチップ番号位置に対応させて不良の分布を
表示装置３３に表示させたり、この分布を１ロット分累
積して表示させたり、ウエハ番号別に不良の分布を表示
させたり、ロット番号別の不具合発生率の推移を表示さ
せたりする（図２ 工程ＳＡ１１）。
報ファイル３１を読み出し、所望の処理を施して、１つ
のウエハ上のチップ番号位置に対応させて不良の分布を
表示装置３３に表示させたり、この分布を１ロット分累
積して表示させたり、ウエハ番号別に不良の分布を表示
させたり、ロット番号別の不具合発生率の推移を表示さ
せたりする（図２ 工程ＳＡ１１）。
【００４７】欠陥分布データベース３５には、欠陥分布
のパターンと、これに対応した不良原因、不良を発生さ
せる製造装置やプロセス工程が予め保存されている。不
具合工程推定装置３４は、欠陥分布解析装置３２によっ
て得られた欠陥分布と欠陥分布データベース３５に保存
されている欠陥分布とを比較して、最も近い不良原因を
抽出する（図２ 工程ＳＡ１２）。ウエハ製造ライン２
０の操作者は、この抽出結果をもとに不良原因と推定さ
れた製造装置やプロセス工程を調べる。ウエハ製造ライ
ン２０やプロセス工程ＳＡ１の不良個所を突き止めて、
欠陥原因を除去する（図２ 工程ＳＡ１３）。ここで、
操作者は、欠陥解析装置を単に操作するだけでなく、製
造装置の操作やその不具合を改善する者であって、同一
の者でも複数の者であっても良い。
のパターンと、これに対応した不良原因、不良を発生さ
せる製造装置やプロセス工程が予め保存されている。不
具合工程推定装置３４は、欠陥分布解析装置３２によっ
て得られた欠陥分布と欠陥分布データベース３５に保存
されている欠陥分布とを比較して、最も近い不良原因を
抽出する（図２ 工程ＳＡ１２）。ウエハ製造ライン２
０の操作者は、この抽出結果をもとに不良原因と推定さ
れた製造装置やプロセス工程を調べる。ウエハ製造ライ
ン２０やプロセス工程ＳＡ１の不良個所を突き止めて、
欠陥原因を除去する（図２ 工程ＳＡ１３）。ここで、
操作者は、欠陥解析装置を単に操作するだけでなく、製
造装置の操作やその不具合を改善する者であって、同一
の者でも複数の者であっても良い。
【００４８】次に、図６をもとに図２における欠陥分布
生成工程ＳＡ１１と欠陥原因推定工程ＳＡ１２の詳細な
流れ図を説明する。図６は、図２における欠陥分布生成
工程ＳＡ１１と欠陥原因推定工程ＳＡ１２の処理の流れ
を示すフローチャートである。工程ＳＡ２４ａにおい
て、欠陥分布解析装置３２は、置換アドレス情報ファイ
ル３１より置換アドレス情報を取得する。工程ＳＡ２４
ｂにおいて、欠陥分布解析装置３２は、置換アドレス情
報をロット番号別、ウエハ番号別に分類する。所定の検
査項目について、ウエハ番号と不具合発生数との関係を
求めると、図８のパターンＫ、Ｌ（不具合パターン）に
示すようなグラフを表示させることができる。このグラ
フは特定のロット番号だけを表示させることもできる
し、各ロットの不具合発生数を累積した結果を表示させ
ることもできる。この結果によって、所定のロットにお
ける不具合発生がウエハの位置、又は処理順番に依存性
を有するか否かを分析することができる。
生成工程ＳＡ１１と欠陥原因推定工程ＳＡ１２の詳細な
流れ図を説明する。図６は、図２における欠陥分布生成
工程ＳＡ１１と欠陥原因推定工程ＳＡ１２の処理の流れ
を示すフローチャートである。工程ＳＡ２４ａにおい
て、欠陥分布解析装置３２は、置換アドレス情報ファイ
ル３１より置換アドレス情報を取得する。工程ＳＡ２４
ｂにおいて、欠陥分布解析装置３２は、置換アドレス情
報をロット番号別、ウエハ番号別に分類する。所定の検
査項目について、ウエハ番号と不具合発生数との関係を
求めると、図８のパターンＫ、Ｌ（不具合パターン）に
示すようなグラフを表示させることができる。このグラ
フは特定のロット番号だけを表示させることもできる
し、各ロットの不具合発生数を累積した結果を表示させ
ることもできる。この結果によって、所定のロットにお
ける不具合発生がウエハの位置、又は処理順番に依存性
を有するか否かを分析することができる。
【００４９】工程ＳＡ２４ｃにおいて、欠陥分布解析装
置３２は、所定ロットの１つのウエハ番号内で不良（FA
IL）となった検査項目を検査項目毎にウエハ番号毎にチ
ップ番号順に配列しなおす。欠陥分布解析装置３２は、
同時に置換アドレスについても、ウエハ番号毎にチップ
順に配列しなおす。所定の検査項目について、チップ番
号と不具合発生数との関係を求めると、図７のパターン
Ａ〜Ｄ（不具合パターンまたは不具合分布パターン）に
示すようなウエハに対応させた不具合位置を表示させる
ことができる。この不具合位置は特定のウエハ番号だけ
を表示させることもできるし、各ウエハや各ロットの不
具合発生数を累積した結果を表示させることもできる。
この結果によって、所定のウエハ又は所定のロットにお
ける不具合発生がチップ位置に依存するか否かを分析す
ることができる。
置３２は、所定ロットの１つのウエハ番号内で不良（FA
IL）となった検査項目を検査項目毎にウエハ番号毎にチ
ップ番号順に配列しなおす。欠陥分布解析装置３２は、
同時に置換アドレスについても、ウエハ番号毎にチップ
順に配列しなおす。所定の検査項目について、チップ番
号と不具合発生数との関係を求めると、図７のパターン
Ａ〜Ｄ（不具合パターンまたは不具合分布パターン）に
示すようなウエハに対応させた不具合位置を表示させる
ことができる。この不具合位置は特定のウエハ番号だけ
を表示させることもできるし、各ウエハや各ロットの不
具合発生数を累積した結果を表示させることもできる。
この結果によって、所定のウエハ又は所定のロットにお
ける不具合発生がチップ位置に依存するか否かを分析す
ることができる。
【００５０】工程ＳＡ２４ｄにおいて、欠陥分布解析装
置３２は置換されたワード線及び／又はビット線の数量
（以下、置換数という）をロット毎に、ウエハ番号毎
に、又はチップ番号毎に分類する。置換数の時系列的変
化を求めると、図８のパターンＰに示すような製造日時
などに対応させた不具合発生数の推移を表示させること
ができる。この不具合発生数は特定のロット番号、ウエ
ハ番号、チップ番号だけを表示させることもできるし、
各チップ、各ウエハや各ロットの不具合発生数を累積し
た結果を表示させることもできる。この分析によって、
不具合発生数の時系列的変化を把握することで、装置の
消耗品が故障したり、処理液の処理能力が無くなる前に
ウエハ製造ライン２０やウエハプロセス工程ＳＡ１を保
守することができる。このため、大量の不具合発生を未
然に防止でき、半導体メモリの安定供給が可能になる。
置３２は置換されたワード線及び／又はビット線の数量
（以下、置換数という）をロット毎に、ウエハ番号毎
に、又はチップ番号毎に分類する。置換数の時系列的変
化を求めると、図８のパターンＰに示すような製造日時
などに対応させた不具合発生数の推移を表示させること
ができる。この不具合発生数は特定のロット番号、ウエ
ハ番号、チップ番号だけを表示させることもできるし、
各チップ、各ウエハや各ロットの不具合発生数を累積し
た結果を表示させることもできる。この分析によって、
不具合発生数の時系列的変化を把握することで、装置の
消耗品が故障したり、処理液の処理能力が無くなる前に
ウエハ製造ライン２０やウエハプロセス工程ＳＡ１を保
守することができる。このため、大量の不具合発生を未
然に防止でき、半導体メモリの安定供給が可能になる。
【００５１】工程ＳＡ２５ａにおいて、不具合工程推定
装置３４は、欠陥分布解析装置３２によって得られた欠
陥分布と欠陥分布データベース３５に保存されている欠
陥分布パターンＡ、Ｂ、…、Ｐ、…とを比較して、最も
近い欠陥分布パターンを抽出する。欠陥分布データベー
ス３５には、図７と図８とに示すように、欠陥分布のパ
ターンＡ、Ｂ、…、Ｐ、…と、これに対応した不良原
因、改善すべき製造装置やプロセス工程などが予め保存
されている。
装置３４は、欠陥分布解析装置３２によって得られた欠
陥分布と欠陥分布データベース３５に保存されている欠
陥分布パターンＡ、Ｂ、…、Ｐ、…とを比較して、最も
近い欠陥分布パターンを抽出する。欠陥分布データベー
ス３５には、図７と図８とに示すように、欠陥分布のパ
ターンＡ、Ｂ、…、Ｐ、…と、これに対応した不良原
因、改善すべき製造装置やプロセス工程などが予め保存
されている。
【００５２】例えば、レチクルやマスクに起因する不具
合であった場合には、その欠陥等は、個々のフェイルビ
ット、即ち、置換アドレスまでが等しくなる。本発明に
よれば、このような欠陥分布であった場合、ステッパ露
光装置もしくはレチクルの異常であることを容易に検出
できる。
合であった場合には、その欠陥等は、個々のフェイルビ
ット、即ち、置換アドレスまでが等しくなる。本発明に
よれば、このような欠陥分布であった場合、ステッパ露
光装置もしくはレチクルの異常であることを容易に検出
できる。
【００５３】例えば、図２２（ａ）に示すように、メモ
リセルアレイ領域１１１の特定のコーナにフェイルビッ
ト１１３が集中している場合、露光装置をウエハ上の起
点１１２に位置合わせしたときのレチクル１１１の回転
誤差が推定される。この場合、３個のワード線１１８と
２個のビット線１１９が冗長メモリに置き換えられるこ
とになる。１２８Ｍバイトの半導体メモリの場合、行ア
ドレスは１３ビット、列アドレスは１４ビットであるの
で、記憶容量は６７ビットで済む。この不良パターンを
第２従来技術で縮約した場合、２７ビット（アドレスの
ビット数）×約１０（不良パターン数）＝２７０ビット
の記憶容量が必要になる。
リセルアレイ領域１１１の特定のコーナにフェイルビッ
ト１１３が集中している場合、露光装置をウエハ上の起
点１１２に位置合わせしたときのレチクル１１１の回転
誤差が推定される。この場合、３個のワード線１１８と
２個のビット線１１９が冗長メモリに置き換えられるこ
とになる。１２８Ｍバイトの半導体メモリの場合、行ア
ドレスは１３ビット、列アドレスは１４ビットであるの
で、記憶容量は６７ビットで済む。この不良パターンを
第２従来技術で縮約した場合、２７ビット（アドレスの
ビット数）×約１０（不良パターン数）＝２７０ビット
の記憶容量が必要になる。
【００５４】別の例として、図２２（ｂ）に示すよう
に、複数のメモリセルブロック１１６の外局部にフェイ
ルビット１１３が集中している場合、露光装置の焦点深
度や近接パターン効果による不具合が推定される。この
場合、４個のワード線１１８と４個のビット線１１９が
冗長メモリに置き換えられることになる。１２８Ｍバイ
トの半導体メモリの場合、行アドレスは１３ビット、列
アドレスは１４ビットであるので、記憶容量は１３×４
＋１４×４＝１０８ビットで済む。この不良パターンを
第２従来技術で縮約した場合、２７ビット（アドレスの
ビット数）×約５０（不良パターン数）＝約１．４ｋビ
ットの記憶容量が必要になる。このように本発明によれ
ば、フェイル・ビットマップの記憶容量を大幅に削減で
きる。
に、複数のメモリセルブロック１１６の外局部にフェイ
ルビット１１３が集中している場合、露光装置の焦点深
度や近接パターン効果による不具合が推定される。この
場合、４個のワード線１１８と４個のビット線１１９が
冗長メモリに置き換えられることになる。１２８Ｍバイ
トの半導体メモリの場合、行アドレスは１３ビット、列
アドレスは１４ビットであるので、記憶容量は１３×４
＋１４×４＝１０８ビットで済む。この不良パターンを
第２従来技術で縮約した場合、２７ビット（アドレスの
ビット数）×約５０（不良パターン数）＝約１．４ｋビ
ットの記憶容量が必要になる。このように本発明によれ
ば、フェイル・ビットマップの記憶容量を大幅に削減で
きる。
【００５５】また、置換アドレスによってフェイル・ビ
ットマップを記憶させるようにしたので、冗長メモリに
置き換え可能な範囲内の欠陥数か否かが即座に判断でき
る。また、置換アドレスヘの置換数の推移を管理するこ
とで、半導体メモリが有する置換可能総数に対する置換
比率を把握することができる。置換比率が所定のしきい
値になったときに警告を発するようにしておけば、不良
の半導体メモリが多量に生産される前に不具合要因とな
ったプロセス工程を見出すことができる。この結果、製
造した半導体メモリの不良率が悪化して製品が供給でき
なくなることを未然に防止でき、半導体メモリの安定供
給が可能になる。
ットマップを記憶させるようにしたので、冗長メモリに
置き換え可能な範囲内の欠陥数か否かが即座に判断でき
る。また、置換アドレスヘの置換数の推移を管理するこ
とで、半導体メモリが有する置換可能総数に対する置換
比率を把握することができる。置換比率が所定のしきい
値になったときに警告を発するようにしておけば、不良
の半導体メモリが多量に生産される前に不具合要因とな
ったプロセス工程を見出すことができる。この結果、製
造した半導体メモリの不良率が悪化して製品が供給でき
なくなることを未然に防止でき、半導体メモリの安定供
給が可能になる。
【００５６】次に、図面を参照して本発明の一実施形態
の各構成要素について詳細に説明する。図１は本発明の
一実施形態による半導体メモリ生産システムの構成例を
示すブロック図である。この図において、ＬＳＩテスタ
１は、ＣＰＵ，メモリ及びハードディスクなどの記憶部
から構成され、この記憶部に記憶された試験プログラム
に従い、ウエハ状態（ウエハ工程後）のチップとしての
半導体メモリに対して動作試験（ＡＣテスト）及び直流
特性試験（ＤＣテスト）を行う。
の各構成要素について詳細に説明する。図１は本発明の
一実施形態による半導体メモリ生産システムの構成例を
示すブロック図である。この図において、ＬＳＩテスタ
１は、ＣＰＵ，メモリ及びハードディスクなどの記憶部
から構成され、この記憶部に記憶された試験プログラム
に従い、ウエハ状態（ウエハ工程後）のチップとしての
半導体メモリに対して動作試験（ＡＣテスト）及び直流
特性試験（ＤＣテスト）を行う。
【００５７】ここで、ウエハ工程後とは、ウエハのバッ
クグラインドのプロセス工程が終わった段階を指す。す
なわち、ウエハ工程とは、イオンインプランテーション
工程（不純物注入工程），拡散工程，薄膜堆積工程，パ
ターンニング工程、エッチング工程，及びバックグライ
ンド工程等の、ウエハ表面にトランジスタを形成するウ
エハの加工工程におけるプロセス工程の全てを含むもの
とする。
クグラインドのプロセス工程が終わった段階を指す。す
なわち、ウエハ工程とは、イオンインプランテーション
工程（不純物注入工程），拡散工程，薄膜堆積工程，パ
ターンニング工程、エッチング工程，及びバックグライ
ンド工程等の、ウエハ表面にトランジスタを形成するウ
エハの加工工程におけるプロセス工程の全てを含むもの
とする。
【００５８】以下、解析される半導体メモリ（以下、チ
ップと示す箇所もある）を、フェイルしたメモリセルと
置き換え可能なメモリセルからなる冗長回路を有するメ
モリ、例えばＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）として説明していく。また、ＬＳＩテス
タ１は、ウエハ状態における半導体メモリの試験におい
て、半導体メモリ・チップにおいて欠陥を有するメモリ
セル（以下フェイルビットとする）のアドレスデータ
（以下ビットマップデータとする）のビットマップファ
イル（欠陥セル検査情報）４を、チップ単位で、置換ア
ドレス決定装置２へ出力する。
ップと示す箇所もある）を、フェイルしたメモリセルと
置き換え可能なメモリセルからなる冗長回路を有するメ
モリ、例えばＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）として説明していく。また、ＬＳＩテス
タ１は、ウエハ状態における半導体メモリの試験におい
て、半導体メモリ・チップにおいて欠陥を有するメモリ
セル（以下フェイルビットとする）のアドレスデータ
（以下ビットマップデータとする）のビットマップファ
イル（欠陥セル検査情報）４を、チップ単位で、置換ア
ドレス決定装置２へ出力する。
【００５９】置換アドレス決定装置２は、ＬＳＩテスタ
１から入力されるビットマップデータに基づき、ワード
線と冗長回路の冗長ワード線との置き換え，またはビッ
ト線と冗長回路の冗長ビット線との置き換えのいずれ
が、不良ビットの救済を効率的に（冗長ビット線及び冗
長ワード線への置き換え本数を少なく）行えるかの解析
を、順次入力されるチップ毎に行う。その後、ウエハ全
体のチップ、そしてロットのウエハ全体に対して、上述
の不良ビットの救済の解析処理を行う。ここで、置き換
え可能なメモリセルは、冗長ワード線に接続され、ワー
ド線方向に配設された冗長メモリセル領域と、冗長ビッ
ト線に接続されて、ビット線方向に配設された冗長メモ
リセル領域とで構成されている。これらの冗長メモリセ
ル領域は、各々複数の冗長ワード線と複数の冗長ビット
線とからなる。
１から入力されるビットマップデータに基づき、ワード
線と冗長回路の冗長ワード線との置き換え，またはビッ
ト線と冗長回路の冗長ビット線との置き換えのいずれ
が、不良ビットの救済を効率的に（冗長ビット線及び冗
長ワード線への置き換え本数を少なく）行えるかの解析
を、順次入力されるチップ毎に行う。その後、ウエハ全
体のチップ、そしてロットのウエハ全体に対して、上述
の不良ビットの救済の解析処理を行う。ここで、置き換
え可能なメモリセルは、冗長ワード線に接続され、ワー
ド線方向に配設された冗長メモリセル領域と、冗長ビッ
ト線に接続されて、ビット線方向に配設された冗長メモ
リセル領域とで構成されている。これらの冗長メモリセ
ル領域は、各々複数の冗長ワード線と複数の冗長ビット
線とからなる。
【００６０】すなわち、複数のメモりセル内に欠陥を有
するメモリセル（以下、フェイルビットとする）３個が
１本のワード線上に存在している場合、ワード線を冗長
ワード線へ置換すれば、１本の置き換えで済むが、ビッ
ト線を冗長ビット線へ置換した場合、３本必要になるた
め、ワード線を冗長ワード線と置換した方が使用本数の
効率が良くなる。不良解析装置２は、上述したように、
ビットマップの複数のフェイルビットを、冗長メモリセ
ルのメモリセルと置換する場合、フェイルビットを効率
的に置換する冗長ワード線と冗長ビット線との組み合わ
せの解析を行う。
するメモリセル（以下、フェイルビットとする）３個が
１本のワード線上に存在している場合、ワード線を冗長
ワード線へ置換すれば、１本の置き換えで済むが、ビッ
ト線を冗長ビット線へ置換した場合、３本必要になるた
め、ワード線を冗長ワード線と置換した方が使用本数の
効率が良くなる。不良解析装置２は、上述したように、
ビットマップの複数のフェイルビットを、冗長メモリセ
ルのメモリセルと置換する場合、フェイルビットを効率
的に置換する冗長ワード線と冗長ビット線との組み合わ
せの解析を行う。
【００６１】さらに、不良解析装置２は、上記解析結果
として選択されたビット線及びワード線の各々と置き換
えられる冗長ビット線及び冗長ワード線を、対応するワ
ード線及びビット線のアドレスと同一のアドレスとする
ヒューズアドレスデータを生成する。
として選択されたビット線及びワード線の各々と置き換
えられる冗長ビット線及び冗長ワード線を、対応するワ
ード線及びビット線のアドレスと同一のアドレスとする
ヒューズアドレスデータを生成する。
【００６２】すなわち、冗長ワード線及び冗長ビット線
は、後に詳細に説明するが、各々アドレスを設定するた
めの複数のヒューズからなるアドレス設定回路を有して
おり、このヒューズのなかから所望のアドレスに対応し
た所定のヒューズを切断することで、アドレスを任意に
設定することが出来る。置換アドレス決定装置２は、上
記置き換えるワード線及びビット線のアドレスのデータ
に基づき、置き換えるワード線及びビット線のアドレス
にするために、どのヒューズを切断するかを指定するヒ
ューズアドレスデータを生成し、生成したヒューズアド
レスデータをトリミング装置３へ出力する。
は、後に詳細に説明するが、各々アドレスを設定するた
めの複数のヒューズからなるアドレス設定回路を有して
おり、このヒューズのなかから所望のアドレスに対応し
た所定のヒューズを切断することで、アドレスを任意に
設定することが出来る。置換アドレス決定装置２は、上
記置き換えるワード線及びビット線のアドレスのデータ
に基づき、置き換えるワード線及びビット線のアドレス
にするために、どのヒューズを切断するかを指定するヒ
ューズアドレスデータを生成し、生成したヒューズアド
レスデータをトリミング装置３へ出力する。
【００６３】このとき、置換アドレス決定装置２がトリ
ミング装置３へ出力するヒューズアドレスデータのフォ
ーマットは、例えば、図９に示す形式をしている。すな
わち、領域Ｒ１には「製品名」の文字データが記述さ
れ、領域Ｒ２には、"LOT NO",LOT NAMEの文字データと
して、識別子LOT NO及びロット番号LOT NAMEの文字デー
タとが記述されている。
ミング装置３へ出力するヒューズアドレスデータのフォ
ーマットは、例えば、図９に示す形式をしている。すな
わち、領域Ｒ１には「製品名」の文字データが記述さ
れ、領域Ｒ２には、"LOT NO",LOT NAMEの文字データと
して、識別子LOT NO及びロット番号LOT NAMEの文字デー
タとが記述されている。
【００６４】そして、領域Ｒ３には、"WXX01"の文字デ
ータとして、ウエハ識別子"W"とウエハ番号"XX01"とが
記述されている。続いて、領域Ｒ４，領域Ｒ５，・・・・・・
の行には、上記ウエハ番号のウエハにおけるチップの順
番に、それぞれ"FY101"，"FY102"，・・・・・・の文字データ
として、Vref FUSE番号が記述されている。
ータとして、ウエハ識別子"W"とウエハ番号"XX01"とが
記述されている。続いて、領域Ｒ４，領域Ｒ５，・・・・・・
の行には、上記ウエハ番号のウエハにおけるチップの順
番に、それぞれ"FY101"，"FY102"，・・・・・・の文字データ
として、Vref FUSE番号が記述されている。
【００６５】ここで、Vref FUSE番号で示されるヒュー
ズは、イオンインプランテーションのプロセス工程にお
いて、しきい値ＶTの変動による、内部電源電圧などの
リファレンス電圧Vrefのずれを補正するために用いられ
る。すなわち、リファレンス電圧Vrefは、テスタにより
測定されたトランジスタのしきい値ＶTに応じて、置換
アドレス決定装置２において選択されたVref FUSE番号
で示されるヒューズを切断することにより、所定の電圧
値、例えば、しきい値電圧ＶTの２倍の電圧値に調整す
ることができる。
ズは、イオンインプランテーションのプロセス工程にお
いて、しきい値ＶTの変動による、内部電源電圧などの
リファレンス電圧Vrefのずれを補正するために用いられ
る。すなわち、リファレンス電圧Vrefは、テスタにより
測定されたトランジスタのしきい値ＶTに応じて、置換
アドレス決定装置２において選択されたVref FUSE番号
で示されるヒューズを切断することにより、所定の電圧
値、例えば、しきい値電圧ＶTの２倍の電圧値に調整す
ることができる。
【００６６】また、領域Ｒ６には、「("CA001")」の文
字データとして、チップ識別子"C"とチップ番号"A001"
とが記述されている。続いて、領域Ｒ７，領域Ｒ８，・・
・・・・の行には、それぞれ"FB101"，"FB102"，・・・・・・の文
字データとして、ヒューズ識別子"Ｆ"と、切断されるヒ
ューズの番号を示すRow FUSE番号"B101"とが番号順に記
述されている（Row FUSE番号のヒューズアドレス列）。
ここで、各文字データは「；」により区切られている。
字データとして、チップ識別子"C"とチップ番号"A001"
とが記述されている。続いて、領域Ｒ７，領域Ｒ８，・・
・・・・の行には、それぞれ"FB101"，"FB102"，・・・・・・の文
字データとして、ヒューズ識別子"Ｆ"と、切断されるヒ
ューズの番号を示すRow FUSE番号"B101"とが番号順に記
述されている（Row FUSE番号のヒューズアドレス列）。
ここで、各文字データは「；」により区切られている。
【００６７】同様に、領域Ｒ９，領域Ｒ１０，・・・・・・の
行には、それぞれ"FC101"，"FC102"，・・・・・・の文字デー
タとして、ヒューズ識別子"Ｆ"と、切断されるヒューズ
の番号を示すCol FUSE番号"C101"とが番号順に記述され
ている（Col FUSE番号のヒューズアドレス列）。そし
て、領域Ｒ１１には、"CA002"の文字データとして、次
のチップの番号を示すチップ番号が記述されている。
行には、それぞれ"FC101"，"FC102"，・・・・・・の文字デー
タとして、ヒューズ識別子"Ｆ"と、切断されるヒューズ
の番号を示すCol FUSE番号"C101"とが番号順に記述され
ている（Col FUSE番号のヒューズアドレス列）。そし
て、領域Ｒ１１には、"CA002"の文字データとして、次
のチップの番号を示すチップ番号が記述されている。
【００６８】以下、上述した順に、領域Ｒ１２〜領域Ｒ
１５には、各々チップ番号，Row FUSE番号及びCol FUSE
番号が記述されている。次に、領域Ｒ１６には、１枚目
のウエハのチップ番号，Row FUSE番号及びColFUSE番号
の終了識別子を示す"/E"の文字データが、ウエハ情報の
終了記号として記述されている。
１５には、各々チップ番号，Row FUSE番号及びCol FUSE
番号が記述されている。次に、領域Ｒ１６には、１枚目
のウエハのチップ番号，Row FUSE番号及びColFUSE番号
の終了識別子を示す"/E"の文字データが、ウエハ情報の
終了記号として記述されている。
【００６９】そして、領域Ｒ１７には、次のウエハ番号
を示す"WXX02"の文字データが記述されている。以下、
１枚目のウエハ"WXX01"の場合と同様に、領域Ｒ２５に
示されるウエハ情報の終了記号"/E"の文字データの部分
まで、すなわち、領域Ｒ１８〜Ｒ２４までに、２枚目の
ウエハ"WXX02"のVref FUSE番号，各チップに対応したRo
w FUSE番号及びCol FUSE番号が各々記述されている。さ
らに、以下同様に、領域Ｒ２に記述されているロット番
号"LOT N0"のロットのウエハにおける各FUSE番号が順次
記述されている。
を示す"WXX02"の文字データが記述されている。以下、
１枚目のウエハ"WXX01"の場合と同様に、領域Ｒ２５に
示されるウエハ情報の終了記号"/E"の文字データの部分
まで、すなわち、領域Ｒ１８〜Ｒ２４までに、２枚目の
ウエハ"WXX02"のVref FUSE番号，各チップに対応したRo
w FUSE番号及びCol FUSE番号が各々記述されている。さ
らに、以下同様に、領域Ｒ２に記述されているロット番
号"LOT N0"のロットのウエハにおける各FUSE番号が順次
記述されている。
【００７０】また、上記説明で用いた各FUSE番号は、図
１０に示すヒューズの番号を示している。図１０は、１
本の冗長ワード線のアドレスを設定するヒューズ回路の
構成例を示す概念図である。通常、冗長ワード線は複数
準備されている。簡単化のため、ワード線に対するアド
レス信号を、アドレス信号Ａ０〜アドレス信号Ａ３の４
本として構成している。このアドレス信号の実際の本数
は、メモリ容量及びメモリの配列の構成により異なる。
冗長ビット線及びＶref調整におけるヒューズ回路も図
１０と同様な構成をしている。
１０に示すヒューズの番号を示している。図１０は、１
本の冗長ワード線のアドレスを設定するヒューズ回路の
構成例を示す概念図である。通常、冗長ワード線は複数
準備されている。簡単化のため、ワード線に対するアド
レス信号を、アドレス信号Ａ０〜アドレス信号Ａ３の４
本として構成している。このアドレス信号の実際の本数
は、メモリ容量及びメモリの配列の構成により異なる。
冗長ビット線及びＶref調整におけるヒューズ回路も図
１０と同様な構成をしている。
【００７１】この図１０において、図９におけるRow FU
SE番号は、例えば、ヒューズＦ１０１〜ヒューズＦ１０
８に相当している。すなわち、外部から入力されるアド
レス信号Ａ０は図示しないデコーダにより、同一信号の
アドレス信号Ａ０と反転信号のアドレス信号Ａ０Ｂとす
る相補的な信号として、ｎチャネル型ＭＯＳ（金属-酸
化膜-半導体）トランジスタのトランジスタＴＲ１〜ト
ランジスタＴＲ８の対応するトランジスタのゲートに各
々入力される。例えば、アドレス信号Ａ０はトランジス
タＴＲ１のゲートに入力され、アドレス信号Ａ０Ｂはト
ランジスタＴＲ２のゲートに入力されている。
SE番号は、例えば、ヒューズＦ１０１〜ヒューズＦ１０
８に相当している。すなわち、外部から入力されるアド
レス信号Ａ０は図示しないデコーダにより、同一信号の
アドレス信号Ａ０と反転信号のアドレス信号Ａ０Ｂとす
る相補的な信号として、ｎチャネル型ＭＯＳ（金属-酸
化膜-半導体）トランジスタのトランジスタＴＲ１〜ト
ランジスタＴＲ８の対応するトランジスタのゲートに各
々入力される。例えば、アドレス信号Ａ０はトランジス
タＴＲ１のゲートに入力され、アドレス信号Ａ０Ｂはト
ランジスタＴＲ２のゲートに入力されている。
【００７２】また、ヒューズＦ１０１の一端はトランジ
スタＴＲ１のドレインへ接続され、ヒューズＦ１０１の
他端は抵抗ＲＲを介して所定の電圧の電源へ接続されて
いる。同様に、ヒューズＦ１０２〜ヒューズＦ１０８の
一端は各々トランジスタＴＲ２，…，トランジスタＴＲ
８のドレインへ接続され、ヒューズＦ１０２〜ヒューズ
Ｆ１０８の他端は抵抗ＲＲを介して所定の電圧の電源へ
接続されている。そして、トランジスタＴＲ１〜トラン
ジスタＴＲ８のソースは、設置されている。また、各ヒ
ューズＦ１０１〜ヒューズＦ１０８の他端と抵抗ＲＲと
の接続点は、インバータＭ１の入力端子へ接続されてい
る。インバータＭ１及びインバータＭ２は、ワード信号
ＷＤのレベル調整及び波形整形を行う。
スタＴＲ１のドレインへ接続され、ヒューズＦ１０１の
他端は抵抗ＲＲを介して所定の電圧の電源へ接続されて
いる。同様に、ヒューズＦ１０２〜ヒューズＦ１０８の
一端は各々トランジスタＴＲ２，…，トランジスタＴＲ
８のドレインへ接続され、ヒューズＦ１０２〜ヒューズ
Ｆ１０８の他端は抵抗ＲＲを介して所定の電圧の電源へ
接続されている。そして、トランジスタＴＲ１〜トラン
ジスタＴＲ８のソースは、設置されている。また、各ヒ
ューズＦ１０１〜ヒューズＦ１０８の他端と抵抗ＲＲと
の接続点は、インバータＭ１の入力端子へ接続されてい
る。インバータＭ１及びインバータＭ２は、ワード信号
ＷＤのレベル調整及び波形整形を行う。
【００７３】例えば、ＬＳＩテスタ１から入力されるウ
エハ番号"W0001"で、チップ番号"A001"のビットマップ
において、置換アドレス決定装置２は、アドレス信号
｛A3,A2,A1,A0｝＝｛0,0,1,1｝のワード線を、冗長ワー
ド線へ置換することを決定した場合、このアドレス信号
｛0,0,1,1｝からヒューズアドレスを生成する。すなわ
ち、アドレス信号｛0,0,1,1｝が入力された場合、置換
アドレス決定装置２は、ワード信号ＷＤが「Ｈ」レベル
となるように、ヒューズＦ１０１〜ヒューズＦ１０８の
中から切断するヒューズを検出する。
エハ番号"W0001"で、チップ番号"A001"のビットマップ
において、置換アドレス決定装置２は、アドレス信号
｛A3,A2,A1,A0｝＝｛0,0,1,1｝のワード線を、冗長ワー
ド線へ置換することを決定した場合、このアドレス信号
｛0,0,1,1｝からヒューズアドレスを生成する。すなわ
ち、アドレス信号｛0,0,1,1｝が入力された場合、置換
アドレス決定装置２は、ワード信号ＷＤが「Ｈ」レベル
となるように、ヒューズＦ１０１〜ヒューズＦ１０８の
中から切断するヒューズを検出する。
【００７４】アドレス信号｛0,0,1,1｝が入力された場
合、「Ｈ」レベルとなるアドレス信号のアドレス列は、
アドレス列｛A3B,A2B,A1，A0｝である。このとき、アド
レス列「｛A3B,A2B,A1，A0｝」と相補の関係にあるアド
レス列｛A3,A2,A1B，A0B｝が「Ｌ」レベルであるため、
トランジスタＴＲ２，トランジスタＴＲ４，トランジス
タＴＲ５及びトランジスタＴＲ７は、オフ状態で電流は
流れない。
合、「Ｈ」レベルとなるアドレス信号のアドレス列は、
アドレス列｛A3B,A2B,A1，A0｝である。このとき、アド
レス列「｛A3B,A2B,A1，A0｝」と相補の関係にあるアド
レス列｛A3,A2,A1B，A0B｝が「Ｌ」レベルであるため、
トランジスタＴＲ２，トランジスタＴＲ４，トランジス
タＴＲ５及びトランジスタＴＲ７は、オフ状態で電流は
流れない。
【００７５】このため、このアドレス列｛A3B,A2B,A1，
A0｝がゲートに入力されるトランジスタに接続されてい
るヒューズを切断することで電流経路が無くなり、トラ
ンジスタＴＲ１，トランジスタＴＲ４，トランジスタＴ
Ｒ５及びトランジスタＴＲ８がオン状態となっても、電
流が流れないため、ワード信号ＷＤは「Ｈ」レベルとな
る。
A0｝がゲートに入力されるトランジスタに接続されてい
るヒューズを切断することで電流経路が無くなり、トラ
ンジスタＴＲ１，トランジスタＴＲ４，トランジスタＴ
Ｒ５及びトランジスタＴＲ８がオン状態となっても、電
流が流れないため、ワード信号ＷＤは「Ｈ」レベルとな
る。
【００７６】したがって、置換アドレス決定装置２は、
アドレス信号｛0,0,1,1｝に対応するワード線を、冗長
ワード線に置換するためのヒューズアドレスを、ヒュー
ズ番号の番号列｛Ｆ１０８，Ｆ１０６，Ｆ１０３，Ｆ１
０１｝とする。また、他の置換対象となったワード線の
アドレス信号がアドレス信号｛1,1,0,0｝である場合、
置換アドレス決定装置２は、冗長ワード線に置換するた
めのヒューズアドレスを、ヒューズ番号の番号列｛Ｆ１
１５，Ｆ１１３，Ｆ１１２，Ｆ１１０｝とする。
アドレス信号｛0,0,1,1｝に対応するワード線を、冗長
ワード線に置換するためのヒューズアドレスを、ヒュー
ズ番号の番号列｛Ｆ１０８，Ｆ１０６，Ｆ１０３，Ｆ１
０１｝とする。また、他の置換対象となったワード線の
アドレス信号がアドレス信号｛1,1,0,0｝である場合、
置換アドレス決定装置２は、冗長ワード線に置換するた
めのヒューズアドレスを、ヒューズ番号の番号列｛Ｆ１
１５，Ｆ１１３，Ｆ１１２，Ｆ１１０｝とする。
【００７７】同様に、置換アドレス決定装置２は、上記
ビットマップに基づき、ビット線を冗長ビット線と置換
するための、冗長ビット線を置換するビット線のアドレ
スに対応させるための、ヒューズ番号の番号列｛FC101,
FC102,FC103,FC104｝を決定する。
ビットマップに基づき、ビット線を冗長ビット線と置換
するための、冗長ビット線を置換するビット線のアドレ
スに対応させるための、ヒューズ番号の番号列｛FC101,
FC102,FC103,FC104｝を決定する。
【００７８】また、内部電源電圧のリファレンス電圧Vr
efの電圧レベルを調整する必要がある。この調整も所定
の電圧に調整するためのヒューズを切断することで調整
する。すなわち、置換アドレス決定装置２は、ＬＳＩテ
スタ１から入力される、半導体メモリのチップ毎に測定
されたしきい値ＶTの電圧に基づき、所定の電圧レベル
へ調整するために、切断するVref FUSE番号の番号列、
例えばチップ番号"CA001"の番号列｛FY101,FY102,FY10
3,FY104,…｝のように、Vref FUSE番号の番号列を対応
するチップ毎に決定する。
efの電圧レベルを調整する必要がある。この調整も所定
の電圧に調整するためのヒューズを切断することで調整
する。すなわち、置換アドレス決定装置２は、ＬＳＩテ
スタ１から入力される、半導体メモリのチップ毎に測定
されたしきい値ＶTの電圧に基づき、所定の電圧レベル
へ調整するために、切断するVref FUSE番号の番号列、
例えばチップ番号"CA001"の番号列｛FY101,FY102,FY10
3,FY104,…｝のように、Vref FUSE番号の番号列を対応
するチップ毎に決定する。
【００７９】そして、置換アドレス決定装置２は、上述
のように、ＬＳＩテスタ１から入力された作成されたビ
ットマップファイル４に基づき作成された、所定のロッ
トの図９に示すヒューズアドレスデータを、図１に示す
トリミング装置３へ出力し、かつ、このヒューズアドレ
スデータをヒューズアドレスデータファイル５へ記憶さ
せる。トリミング装置３は、入力されたヒューズアドレ
スデータに基づき、チップ毎に対応するヒューズをレー
ザにより切断する。
のように、ＬＳＩテスタ１から入力された作成されたビ
ットマップファイル４に基づき作成された、所定のロッ
トの図９に示すヒューズアドレスデータを、図１に示す
トリミング装置３へ出力し、かつ、このヒューズアドレ
スデータをヒューズアドレスデータファイル５へ記憶さ
せる。トリミング装置３は、入力されたヒューズアドレ
スデータに基づき、チップ毎に対応するヒューズをレー
ザにより切断する。
【００８０】また、置換アドレス解析装置４２は、上記
ヒューズアドレスデータを、ヒューズ番号の番号列を連
続的に出力するため、例えば、Row FUSE番号の番号列と
すると、図９において示すように、「...;Row FUSE番号
(Ｆ１０１);Row FUSE番号(Ｆ１０３);Row FUSE番号(Ｆ
１０６);Row FUSE番号(Ｆ１０８);Row FUSE番号(Ｆ１１
０);Row FUSE番号(Ｆ１１２);Row FUSE番号(Ｆ１１３);
Row FUSE番号(Ｆ１１５);...」のヒューズアドレス列と
して記述する。
ヒューズアドレスデータを、ヒューズ番号の番号列を連
続的に出力するため、例えば、Row FUSE番号の番号列と
すると、図９において示すように、「...;Row FUSE番号
(Ｆ１０１);Row FUSE番号(Ｆ１０３);Row FUSE番号(Ｆ
１０６);Row FUSE番号(Ｆ１０８);Row FUSE番号(Ｆ１１
０);Row FUSE番号(Ｆ１１２);Row FUSE番号(Ｆ１１３);
Row FUSE番号(Ｆ１１５);...」のヒューズアドレス列と
して記述する。
【００８１】さらに、置換アドレス解析装置４２は、上
記ヒューズアドレス列において、例えば、冗長ワード線
を置換するワード線に対応させるRow FUSE番号及びCol
FUSE番号の番号列の区切りを示す、番号列の開始される
ヒューズ番号を、使用された冗長ワード線順にヒューズ
開始番号が記述された図１１に示すテーブルフォーマッ
トファイルを生成し、このテーブルフォーマットファイ
ルを記憶装置６（図１参照）へ記憶させる。
記ヒューズアドレス列において、例えば、冗長ワード線
を置換するワード線に対応させるRow FUSE番号及びCol
FUSE番号の番号列の区切りを示す、番号列の開始される
ヒューズ番号を、使用された冗長ワード線順にヒューズ
開始番号が記述された図１１に示すテーブルフォーマッ
トファイルを生成し、このテーブルフォーマットファイ
ルを記憶装置６（図１参照）へ記憶させる。
【００８２】このとき、Col FUSE番号の構成がＦ５１１
から始まり、Row FUSE番号と同様の構成のアドレス信号
とする。そして、ヒューズ番号Ｆ１０１〜ヒューズ番号
Ｆ１０８をグループＧＲ１とし、ヒューズ番号Ｆ１０９
〜ヒューズ番号Ｆ１１０をグループＧＲ２とし、…、ヒ
ューズ番号Ｆ５０１〜ヒューズ番号Ｆ５０８をグループ
ＧＬ１とし、ヒューズ番号Ｆ５０９〜ヒューズ番号Ｆ５
１０をグループＧＬ２とし、…とする。ここで、Ｆ５０
１，Ｆ５０２，Ｆ５０３，Ｆ５０４，…は、FY101,FY10
2,FY103,FY104,…に対応する。
から始まり、Row FUSE番号と同様の構成のアドレス信号
とする。そして、ヒューズ番号Ｆ１０１〜ヒューズ番号
Ｆ１０８をグループＧＲ１とし、ヒューズ番号Ｆ１０９
〜ヒューズ番号Ｆ１１０をグループＧＲ２とし、…、ヒ
ューズ番号Ｆ５０１〜ヒューズ番号Ｆ５０８をグループ
ＧＬ１とし、ヒューズ番号Ｆ５０９〜ヒューズ番号Ｆ５
１０をグループＧＬ２とし、…とする。ここで、Ｆ５０
１，Ｆ５０２，Ｆ５０３，Ｆ５０４，…は、FY101,FY10
2,FY103,FY104,…に対応する。
【００８３】したがって、図１１において、領域Ｒ５１
にはグループＧＲ１の先頭のヒューズ番号がヒューズＦ
１０１であることを示すRow Fuse先頭番号"Ｆ１０１",
ＧＲ１の文字データが記述され、領域Ｒ５２にはグルー
プＧＲ２の先頭のヒューズ番号がヒューズＦ１０９であ
ることを示す「Row Fuse先頭番号"Ｆ１０９",ＧＲ２の
文字データが記述されている。以下、同様に、冗長ワー
ド線の置換のためのヒューズに対応する、各グループを
構成するヒューズの先頭番号が記述されている。
にはグループＧＲ１の先頭のヒューズ番号がヒューズＦ
１０１であることを示すRow Fuse先頭番号"Ｆ１０１",
ＧＲ１の文字データが記述され、領域Ｒ５２にはグルー
プＧＲ２の先頭のヒューズ番号がヒューズＦ１０９であ
ることを示す「Row Fuse先頭番号"Ｆ１０９",ＧＲ２の
文字データが記述されている。以下、同様に、冗長ワー
ド線の置換のためのヒューズに対応する、各グループを
構成するヒューズの先頭番号が記述されている。
【００８４】また、図１１において、領域６１にはグル
ープＧＬ１の先頭のヒューズ番号がヒューズＦ５０１で
あることを示すCol Fuse先頭番号"Ｆ５０１",ＧＬ１の
文字データが記述され、領域６２にはグループＧＬ２の
先頭のヒューズ番号がヒューズＦ５０９であることを示
すCol Fuse先頭番号"Ｆ５０９",ＧＬ２の文字データが
記述されている。以下、同様に、冗長ビットの置換のた
めのヒューズに対応する、各グループを構成するヒュー
ズの先頭番号が記述されている。
ープＧＬ１の先頭のヒューズ番号がヒューズＦ５０１で
あることを示すCol Fuse先頭番号"Ｆ５０１",ＧＬ１の
文字データが記述され、領域６２にはグループＧＬ２の
先頭のヒューズ番号がヒューズＦ５０９であることを示
すCol Fuse先頭番号"Ｆ５０９",ＧＬ２の文字データが
記述されている。以下、同様に、冗長ビットの置換のた
めのヒューズに対応する、各グループを構成するヒュー
ズの先頭番号が記述されている。
【００８５】そして、置換アドレス解析装置４２は、図
１１のテーブルフォーマットファイルに記述された先頭
のヒューズ番号により、図９におけるRow Fuse番号のヒ
ューズアドレス列及びCol Fuse番号のヒューズアドレス
列を、各々切断されるRow Fuse番号，または切断される
Col Fuse番号で構成されるヒューズアドレスのグループ
に分割するのに用いる。
１１のテーブルフォーマットファイルに記述された先頭
のヒューズ番号により、図９におけるRow Fuse番号のヒ
ューズアドレス列及びCol Fuse番号のヒューズアドレス
列を、各々切断されるRow Fuse番号，または切断される
Col Fuse番号で構成されるヒューズアドレスのグループ
に分割するのに用いる。
【００８６】また、置換アドレス解析装置４２は、図９
に示すヒューズファイルを加工し、図１２に示す中間フ
ァイルを生成する。この図１２に示すように、この中間
ファイルは、図９のヒューズファイルの「；」で区切ら
れた文字データを、１行に記述されるように変換された
ファイルである。ここで、Row Fuse番号またはCol Fuse
番号は、各々上述したヒューズＦ１０１〜ヒューズＦ１
０８及びヒューズＦ５０１〜ヒューズＦ５０８を用いて
いる。
に示すヒューズファイルを加工し、図１２に示す中間フ
ァイルを生成する。この図１２に示すように、この中間
ファイルは、図９のヒューズファイルの「；」で区切ら
れた文字データを、１行に記述されるように変換された
ファイルである。ここで、Row Fuse番号またはCol Fuse
番号は、各々上述したヒューズＦ１０１〜ヒューズＦ１
０８及びヒューズＦ５０１〜ヒューズＦ５０８を用いて
いる。
【００８７】さらに、置換アドレス解析装置４２は、上
記中間ファイルから冗長アドレスを生成する。ここで、
冗長アドレスは、冗長ワード線及び冗長ビット線へ置換
されたワード線，ビット線のアドレスを示す。置換アド
レス解析装置４２は、図１１に示すテーブルフォーマッ
トに基づき、図１２に示す中間ファイルにおけるヒュー
ズアドレス列を、各々切断されるRowFuse番号，または
切断されるCol Fuse番号で構成されるヒューズアドレス
のグループに分割する。例えば、置換アドレス解析装置
４２は、切断されるRow Fuse番号で構成されるヒューズ
アドレスを、グループＧＲ１｛Ｆ１０８，Ｆ１０５，Ｆ
１０４，Ｆ１０１｝，グループＧＲ２｛Ｆ１１５，Ｆ１
１３，Ｆ１１２，Ｆ１１０｝，…に分割する。
記中間ファイルから冗長アドレスを生成する。ここで、
冗長アドレスは、冗長ワード線及び冗長ビット線へ置換
されたワード線，ビット線のアドレスを示す。置換アド
レス解析装置４２は、図１１に示すテーブルフォーマッ
トに基づき、図１２に示す中間ファイルにおけるヒュー
ズアドレス列を、各々切断されるRowFuse番号，または
切断されるCol Fuse番号で構成されるヒューズアドレス
のグループに分割する。例えば、置換アドレス解析装置
４２は、切断されるRow Fuse番号で構成されるヒューズ
アドレスを、グループＧＲ１｛Ｆ１０８，Ｆ１０５，Ｆ
１０４，Ｆ１０１｝，グループＧＲ２｛Ｆ１１５，Ｆ１
１３，Ｆ１１２，Ｆ１１０｝，…に分割する。
【００８８】そして、置換アドレス解析装置４２は、分
割されたヒューズアドレスのグループを冗長アドレスへ
の変換処理を行う。例えば、置換アドレス解析装置４２
は、グループＧＲ１のRow Fuse番号のグループＧＲ１
｛Ｆ１０８，Ｆ１０５，Ｆ１０４，Ｆ１０１｝におい
て、ヒューズ番号が奇数の場合「１」に変換し、ヒュー
ズ番号が偶数の場合「０」に変換する。同様に、置換ア
ドレス解析装置４２は、他のグループの分割されたヒュ
ーズアドレスを「０」または「１」のデータに変換す
る。
割されたヒューズアドレスのグループを冗長アドレスへ
の変換処理を行う。例えば、置換アドレス解析装置４２
は、グループＧＲ１のRow Fuse番号のグループＧＲ１
｛Ｆ１０８，Ｆ１０５，Ｆ１０４，Ｆ１０１｝におい
て、ヒューズ番号が奇数の場合「１」に変換し、ヒュー
ズ番号が偶数の場合「０」に変換する。同様に、置換ア
ドレス解析装置４２は、他のグループの分割されたヒュ
ーズアドレスを「０」または「１」のデータに変換す
る。
【００８９】そして、置換アドレス解析装置４２は、変
換されたグループＧＲ１｛０，１，０，１｝，グループ
ＧＲ２｛１，１，０，０｝，…を、１６進数の表示に変
換し、各々グループＧＲ１{３}，グループＧＲ２{Ａ}と
して冗長アドレスとする。同様に、置換アドレス解析装
置４２は、変換されたグループＧＬ１{１，１，０，
０｝，グループＧＬ２｛０、０、０、１｝，…を、１６
進数の表示に変換し、各々グループＧＬ１{Ａ}，グルー
プＧＬ２{１}として冗長アドレスとする。
換されたグループＧＲ１｛０，１，０，１｝，グループ
ＧＲ２｛１，１，０，０｝，…を、１６進数の表示に変
換し、各々グループＧＲ１{３}，グループＧＲ２{Ａ}と
して冗長アドレスとする。同様に、置換アドレス解析装
置４２は、変換されたグループＧＬ１{１，１，０，
０｝，グループＧＬ２｛０、０、０、１｝，…を、１６
進数の表示に変換し、各々グループＧＬ１{Ａ}，グルー
プＧＬ２{１}として冗長アドレスとする。
【００９０】そして、置換アドレス解析装置４２は、例
えば、ロットにおけるウエハの毎に、図１３に示すフォ
ーマットのチップ毎のチップ番号，置換されたワード線
及びビット線のアドレス，置換されたワード線及びビッ
ト線の数，各ウエハにおけるチップの分布状態の各デー
タを、記憶装置６へ記憶させる。ここで、この図１３に
示す解析データファイルのフォーマットを説明する。領
域Ｒ１００は、ロット番号"CB-10"の文字データが記述
され、このロットのロット番号がロット番号"CB-10"で
あることを示している。
えば、ロットにおけるウエハの毎に、図１３に示すフォ
ーマットのチップ毎のチップ番号，置換されたワード線
及びビット線のアドレス，置換されたワード線及びビッ
ト線の数，各ウエハにおけるチップの分布状態の各デー
タを、記憶装置６へ記憶させる。ここで、この図１３に
示す解析データファイルのフォーマットを説明する。領
域Ｒ１００は、ロット番号"CB-10"の文字データが記述
され、このロットのロット番号がロット番号"CB-10"で
あることを示している。
【００９１】そして、領域Ｒ１０１には、ウエハ番号"W
01"のウエハ番号を示す文字データが記述され、上記ロ
ット番号"CB-10"のロットでのウエハ番号がウエハ番号
「W01」であることを示している。また、領域Ｒ１０２
には、チップ番号"C5,20"のチップ番号を示す文字デー
タが記述され、上記ウエハ番号"W01"でのチップ番号が
チップ番号"C5,20"であることを示している。
01"のウエハ番号を示す文字データが記述され、上記ロ
ット番号"CB-10"のロットでのウエハ番号がウエハ番号
「W01」であることを示している。また、領域Ｒ１０２
には、チップ番号"C5,20"のチップ番号を示す文字デー
タが記述され、上記ウエハ番号"W01"でのチップ番号が
チップ番号"C5,20"であることを示している。
【００９２】領域Ｒ１０３には、Vref FUSE番号基づ
く、Vrefアドレス｛"FY101"，"FY103"，・・・・・・｝のVref
アドレスを示す文字データが記述され、上記チップ番
号"C5,20"でのVrefアドレスがVrefアドレス｛"FY10
1"，"FY103"，・・・・・・｝であることを示している。ま
た、領域１０４には、Vrefアドレスの個数、すなわち何
本のヒューズを切断したのかを示すデータ、例えば３本
のヒューズを切断したとして「"3"」の文字データが記
述されている。
く、Vrefアドレス｛"FY101"，"FY103"，・・・・・・｝のVref
アドレスを示す文字データが記述され、上記チップ番
号"C5,20"でのVrefアドレスがVrefアドレス｛"FY10
1"，"FY103"，・・・・・・｝であることを示している。ま
た、領域１０４には、Vrefアドレスの個数、すなわち何
本のヒューズを切断したのかを示すデータ、例えば３本
のヒューズを切断したとして「"3"」の文字データが記
述されている。
【００９３】領域Ｒ１０５には、ワード線アドレス番号
｛"21","1A","3A",・・・｝の文字データが記述され、チッ
プ番号「C5,20」における冗長ワード線に置換されたワ
ード線のアドレス番号が「21,1A,3A,・・・」であることが
示されている。領域Ｒ１０６には、アドレス個数"４"の
文字データが記述され、冗長ワード線に置換されたワー
ド線の置換数が「４」であることを示している。
｛"21","1A","3A",・・・｝の文字データが記述され、チッ
プ番号「C5,20」における冗長ワード線に置換されたワ
ード線のアドレス番号が「21,1A,3A,・・・」であることが
示されている。領域Ｒ１０６には、アドレス個数"４"の
文字データが記述され、冗長ワード線に置換されたワー
ド線の置換数が「４」であることを示している。
【００９４】領域Ｒ１０７には、ビット線アドレス番号
｛"5A","CB","D2",・・・｝の文字データが記述され、チッ
プ番号「C5,20」における冗長ビット線に置換されたビ
ット線のアドレス番号が｛5A,CB,D2,・・・｝であることが
示されている。領域Ｒ１０８には、アドレス個数"10"の
文字データが記述され、冗長ビット線に置換されたビッ
ト線の置換数が「10」であることを示している。
｛"5A","CB","D2",・・・｝の文字データが記述され、チッ
プ番号「C5,20」における冗長ビット線に置換されたビ
ット線のアドレス番号が｛5A,CB,D2,・・・｝であることが
示されている。領域Ｒ１０８には、アドレス個数"10"の
文字データが記述され、冗長ビット線に置換されたビッ
ト線の置換数が「10」であることを示している。
【００９５】領域Ｒ１０９には、チップ番号"C5,21"の
チップ番号を示す文字データが記述され、上記ウエハ番
号「W01」でのチップ番号がチップ番号"C5,21"であるこ
とを示している。以下、上述したように、チップ番号"C
5,21"のVrefアドレス，Vrefアドレス個数，ワード線ア
ドレス番号，ワード線のアドレス個数，ビット線アドレ
ス番号，ビット線のアドレス個数が文字データで記述さ
れている。
チップ番号を示す文字データが記述され、上記ウエハ番
号「W01」でのチップ番号がチップ番号"C5,21"であるこ
とを示している。以下、上述したように、チップ番号"C
5,21"のVrefアドレス，Vrefアドレス個数，ワード線ア
ドレス番号，ワード線のアドレス個数，ビット線アドレ
ス番号，ビット線のアドレス個数が文字データで記述さ
れている。
【００９６】そして、ウエハ番号「W01」のウエハ上の
半導体メモリの全てのチップのチップ番号，Vrefアドレ
ス，Vrefアドレス個数，ワード線アドレス番号，ワード
線のアドレス個数，ビット線アドレス番号，ビット線の
アドレス個数が文字データが終了すると、領域１１０に
は、各チップのワード線のアドレス個数とビット線のア
ドレス個数との合計値を、ウエハ上のチップ全てにおい
て加算した総置換数「243」を示す文字データの「総置
換数"243"」の文字データが記述される。このとき、欠
陥分布解析装置３２は、上述した、各チップのワード線
のアドレス個数とビット線のアドレス個数との合計値を
計算し、ウエハ上のチップ全てにおいて加算する加算演
算を行う。
半導体メモリの全てのチップのチップ番号，Vrefアドレ
ス，Vrefアドレス個数，ワード線アドレス番号，ワード
線のアドレス個数，ビット線アドレス番号，ビット線の
アドレス個数が文字データが終了すると、領域１１０に
は、各チップのワード線のアドレス個数とビット線のア
ドレス個数との合計値を、ウエハ上のチップ全てにおい
て加算した総置換数「243」を示す文字データの「総置
換数"243"」の文字データが記述される。このとき、欠
陥分布解析装置３２は、上述した、各チップのワード線
のアドレス個数とビット線のアドレス個数との合計値を
計算し、ウエハ上のチップ全てにおいて加算する加算演
算を行う。
【００９７】そして、領域Ｒ１１１には、ウエハ番号"W
01"のウエハにおける半導体メモリのチップのチップ番
号，Vrefアドレス，Vrefアドレス個数，ワード線アドレ
ス番号，ワード線のアドレス個数，ビット線アドレス番
号，ビット線のアドレス個数の文字データの記述が全て
のチップについて行われ、総置換数の文字データが記述
されると、ウエハ番号"W01"のウエハのデータの終了を
示す識別子"/E"が記述される。
01"のウエハにおける半導体メモリのチップのチップ番
号，Vrefアドレス，Vrefアドレス個数，ワード線アドレ
ス番号，ワード線のアドレス個数，ビット線アドレス番
号，ビット線のアドレス個数の文字データの記述が全て
のチップについて行われ、総置換数の文字データが記述
されると、ウエハ番号"W01"のウエハのデータの終了を
示す識別子"/E"が記述される。
【００９８】次に、領域１１２には、領域Ｒ１０１の記
述と同様に、ウエハ番号"W02"のウエハ番号を示す文字
データが記述され、上記ロット番号"CB-10"のロットで
のウエハ番号がウエハ番号"W02"であることを示してい
る。また、領域Ｒ１１３には、領域Ｒ１０２の記述と同
様に、チップ番号"C5,20"のチップ番号を示す文字デー
タが記述され、上記ウエハ番号"W02"でのチップ番号が
チップ番号"C5,20"であることを示している。
述と同様に、ウエハ番号"W02"のウエハ番号を示す文字
データが記述され、上記ロット番号"CB-10"のロットで
のウエハ番号がウエハ番号"W02"であることを示してい
る。また、領域Ｒ１１３には、領域Ｒ１０２の記述と同
様に、チップ番号"C5,20"のチップ番号を示す文字デー
タが記述され、上記ウエハ番号"W02"でのチップ番号が
チップ番号"C5,20"であることを示している。
【００９９】以下同様に、ウエハ番号"W02"上の各々の
半導体メモリのチップのチップ番号，Vrefアドレス，Vr
efアドレス個数，ワード線アドレス番号，ワード線のア
ドレス個数，ビット線アドレス番号，ビット線のアドレ
ス個数の文字データの記述が全てのチップについて行わ
れ、領域Ｒ１１３には、総置換数を示す「総置換数"52
1"」の文字データが記述される。また、領域Ｒ１１４に
は、ウエハ番号"W02"のウエハのデータの終了を示す文
字データ"/E"が記述される。
半導体メモリのチップのチップ番号，Vrefアドレス，Vr
efアドレス個数，ワード線アドレス番号，ワード線のア
ドレス個数，ビット線アドレス番号，ビット線のアドレ
ス個数の文字データの記述が全てのチップについて行わ
れ、領域Ｒ１１３には、総置換数を示す「総置換数"52
1"」の文字データが記述される。また、領域Ｒ１１４に
は、ウエハ番号"W02"のウエハのデータの終了を示す文
字データ"/E"が記述される。
【０１００】そして、ロット番号"CB-10"のロットにお
ける全てのウエハのデータが終了すると、領域Ｒ１１５
には、ロット番号"CB-10"のロットの解析データファイ
ルの終了を示す識別子として、"EOF"が記述される。上
述した図１３に示される解析データファイルの各文字デ
ータは、「；」により区切られている。
ける全てのウエハのデータが終了すると、領域Ｒ１１５
には、ロット番号"CB-10"のロットの解析データファイ
ルの終了を示す識別子として、"EOF"が記述される。上
述した図１３に示される解析データファイルの各文字デ
ータは、「；」により区切られている。
【０１０１】また、欠陥分布解析装置３２は、時系列に
記憶装置６に記憶されているデータ解析ファイルを順次
読み出し、表示装置３３（例えば、ＣＲＴやプリンタ）
へ出力する。例えば、欠陥分布解析装置３２は、記憶装
置６に記憶されている解析プログラムを起動し、入力さ
れた範囲の解析データファイルに基づき、図１４に示す
様に、ロットの処理順に時系列に、各ロットの使用され
た総置換数を表示装置３３に、折れ線Ａを表示する。
記憶装置６に記憶されているデータ解析ファイルを順次
読み出し、表示装置３３（例えば、ＣＲＴやプリンタ）
へ出力する。例えば、欠陥分布解析装置３２は、記憶装
置６に記憶されている解析プログラムを起動し、入力さ
れた範囲の解析データファイルに基づき、図１４に示す
様に、ロットの処理順に時系列に、各ロットの使用され
た総置換数を表示装置３３に、折れ線Ａを表示する。
【０１０２】すなわち、図１４に示すグラフは、横軸が
ロット番号が左から右へ、順次新しい番号順に並べら
れ、縦軸が各ロット毎の総置換数を示している。例え
ば、不具合工程推定装置３４は、総置換数が５０個以上
となった場合に不良解析を行う様に、総置換数が設定さ
れている。
ロット番号が左から右へ、順次新しい番号順に並べら
れ、縦軸が各ロット毎の総置換数を示している。例え
ば、不具合工程推定装置３４は、総置換数が５０個以上
となった場合に不良解析を行う様に、総置換数が設定さ
れている。
【０１０３】このとき、不具合工程推定装置３４は、図
１４におけるロット番号「CB-15」及びロット番号「CB-
26」において、総置換数が５０個以上となっているた
め、図１４の各ロットのドットの色を他のロットの色と
変化させて表示し、操作者へ設定値を超えていることを
通知する。ここで、総置換数が５０個未満の場合にはド
ットの色を「青」で表示し、総置換数が５０個以上の場
合にはドットの色を「赤」で表示する。これにより、不
具合工程推定装置３４は、操作者へ不具合プロセスの解
析が必要なタイミングであることを通知したこととな
る。
１４におけるロット番号「CB-15」及びロット番号「CB-
26」において、総置換数が５０個以上となっているた
め、図１４の各ロットのドットの色を他のロットの色と
変化させて表示し、操作者へ設定値を超えていることを
通知する。ここで、総置換数が５０個未満の場合にはド
ットの色を「青」で表示し、総置換数が５０個以上の場
合にはドットの色を「赤」で表示する。これにより、不
具合工程推定装置３４は、操作者へ不具合プロセスの解
析が必要なタイミングであることを通知したこととな
る。
【０１０４】また、図１４において、横軸をロット番号
とし、縦軸をワード線の冗長ワード線への置換数とビッ
ト線の冗長ビット線への置換数との各々の折れ線を示
し、不良解析を行う設定数を、変更可能なメモリセル領
域における各冗長ワード線数及び冗長ビット線数の各々
の例えば７０％（この数は品種等により、冗長ワード線
及び冗長ビット線各々において決定される）の数に設定
しておく。
とし、縦軸をワード線の冗長ワード線への置換数とビッ
ト線の冗長ビット線への置換数との各々の折れ線を示
し、不良解析を行う設定数を、変更可能なメモリセル領
域における各冗長ワード線数及び冗長ビット線数の各々
の例えば７０％（この数は品種等により、冗長ワード線
及び冗長ビット線各々において決定される）の数に設定
しておく。
【０１０５】これにより、不具合工程推定装置３４は、
ワード線の冗長ワード線への置換数またはビット線の冗
長ビット線への置換数のいずれかが、設定数以上となっ
た場合に対応するロット番号における、設定数以上とな
った折れ線のドットを「青」色でなく「赤」色で表示
し、不具合プロセスの解析が必要なタイミングであるこ
とを操作者に通知する。
ワード線の冗長ワード線への置換数またはビット線の冗
長ビット線への置換数のいずれかが、設定数以上となっ
た場合に対応するロット番号における、設定数以上とな
った折れ線のドットを「青」色でなく「赤」色で表示
し、不具合プロセスの解析が必要なタイミングであるこ
とを操作者に通知する。
【０１０６】上述したような、不具合プロセスの解析が
必要なタイミングであることを通知されると、操作者
は、不具合工程推定装置３４において、記憶装置６へ記
憶されている不良解析プログラムを起動する。不具合工
程推定装置３４は、この起動された不良解析プログラム
に従い動作を行う。
必要なタイミングであることを通知されると、操作者
は、不具合工程推定装置３４において、記憶装置６へ記
憶されている不良解析プログラムを起動する。不具合工
程推定装置３４は、この起動された不良解析プログラム
に従い動作を行う。
【０１０７】不具合工程推定装置３４は、図１５に示す
ように、記憶装置６へ記憶されているデータ解析ファイ
ルから、あるロットのウエハの各チップにおけるワード
線アドレスとこのワード線の冗長ワード線との置換数と
の関係、及びロットのウエハの各チップにおけるビット
線アドレスとこのビット線の冗長ビット線との置換数と
の関係の棒グラフを、表示装置３３へ表示する。
ように、記憶装置６へ記憶されているデータ解析ファイ
ルから、あるロットのウエハの各チップにおけるワード
線アドレスとこのワード線の冗長ワード線との置換数と
の関係、及びロットのウエハの各チップにおけるビット
線アドレスとこのビット線の冗長ビット線との置換数と
の関係の棒グラフを、表示装置３３へ表示する。
【０１０８】すなわち、図１５（ａ）は、横軸にチップ
におけるメモリセルの各ワード線のアドレスと、縦軸に
このアドレス毎の、ロットにおける全てのワード線の冗
長ワード線への置換数との関係を示している。同様に、
図１５（ｂ）は、横軸にチップにおけるメモリセルの各
ビット線のアドレスと、縦軸にこのアドレス毎の、ロッ
トにおける全てのビット線の冗長ビット線への置換数と
の関係を示している。
におけるメモリセルの各ワード線のアドレスと、縦軸に
このアドレス毎の、ロットにおける全てのワード線の冗
長ワード線への置換数との関係を示している。同様に、
図１５（ｂ）は、横軸にチップにおけるメモリセルの各
ビット線のアドレスと、縦軸にこのアドレス毎の、ロッ
トにおける全てのビット線の冗長ビット線への置換数と
の関係を示している。
【０１０９】この図１５により、ビット線またはワード
線各々における、どのアドレスが特に置換数が多いかが
検出される（アドレスに対応した置換数の解析パター
ン）。例えば、図１５（ａ）に示すように、アドレス
「０」のビット線が冗長ビット線への置換数が多いとす
ると、この欠陥分布に対応したプロセスに、不具合の原
因があることが推定される。
線各々における、どのアドレスが特に置換数が多いかが
検出される（アドレスに対応した置換数の解析パター
ン）。例えば、図１５（ａ）に示すように、アドレス
「０」のビット線が冗長ビット線への置換数が多いとす
ると、この欠陥分布に対応したプロセスに、不具合の原
因があることが推定される。
【０１１０】このアドレスのビット線が不具合となる原
因が、予め欠陥分布データベース３５に、欠陥分布パタ
ーン（図１５に示す形状のグラフのパターン）と、この
欠陥分布パターンに対応した不具合プロセスとの対応表
（対応テーブル）として記憶されており、不具合工程推
定装置３４は、この欠陥分布データベース３５の対応テ
ーブルに基づき、欠陥分布パターンと近似する不具合パ
ターンに対応する不具合プロセスを、不具合推定データ
として表示装置３３に表示する。
因が、予め欠陥分布データベース３５に、欠陥分布パタ
ーン（図１５に示す形状のグラフのパターン）と、この
欠陥分布パターンに対応した不具合プロセスとの対応表
（対応テーブル）として記憶されており、不具合工程推
定装置３４は、この欠陥分布データベース３５の対応テ
ーブルに基づき、欠陥分布パターンと近似する不具合パ
ターンに対応する不具合プロセスを、不具合推定データ
として表示装置３３に表示する。
【０１１１】このとき、不具合工程推定装置３４は、上
記欠陥分布パターンから、ステッパによるレジスト露光
において、他のパターンとの回折光が少なくパターンの
幅が広くなることから起こる不具合プロセスの不具合パ
ターンに近いと判定し、このステッパーによる露光プロ
セスの何れかにビット線の不具合の原因があることを推
定し、この推定結果を表示装置３３へ表示する。一般
に、半導体チップはメモリセルが形成されたメモリセル
ブロックと、外部と記憶情報のやりとりを制御する周辺
回路とで構成されている。メモリセルブロックは複数の
ブロックから構成されることもある。
記欠陥分布パターンから、ステッパによるレジスト露光
において、他のパターンとの回折光が少なくパターンの
幅が広くなることから起こる不具合プロセスの不具合パ
ターンに近いと判定し、このステッパーによる露光プロ
セスの何れかにビット線の不具合の原因があることを推
定し、この推定結果を表示装置３３へ表示する。一般
に、半導体チップはメモリセルが形成されたメモリセル
ブロックと、外部と記憶情報のやりとりを制御する周辺
回路とで構成されている。メモリセルブロックは複数の
ブロックから構成されることもある。
【０１１２】また、メモリセルブロックと周辺回路とで
はマスクまたはレチクル上に形成されたパターンの密度
が異なる。このため、ブロックの周辺部に位置するメモ
リセルは、回折光の影響でブロック中央部のメモリセル
に比べてサイズが異なる。また、メモリセルブロックと
周辺回路とでは高さが異なる場合があり、この上にＳＯ
Ｇ（spin on glass）などの流動的な絶縁膜を形成する
場合、膜厚がブロックの周辺部と中央部とで差が生じや
すい。このような理由により、特定のアドレスにフェイ
ルビットが集中しやすく、これに対応した置換アドレス
の分布も不具合原因特定のパターンとなる。
はマスクまたはレチクル上に形成されたパターンの密度
が異なる。このため、ブロックの周辺部に位置するメモ
リセルは、回折光の影響でブロック中央部のメモリセル
に比べてサイズが異なる。また、メモリセルブロックと
周辺回路とでは高さが異なる場合があり、この上にＳＯ
Ｇ（spin on glass）などの流動的な絶縁膜を形成する
場合、膜厚がブロックの周辺部と中央部とで差が生じや
すい。このような理由により、特定のアドレスにフェイ
ルビットが集中しやすく、これに対応した置換アドレス
の分布も不具合原因特定のパターンとなる。
【０１１３】そして、操作者は、表示装置３３に表示さ
れた推定結果に基づき、露光プロセスの検討を行い、不
具合発生要因を排除する。また、欠陥分布解析装置３２
は、選択したロットにおいて、上記置換アドレス情報フ
ァイル３１から、ウエハの対応するチップ位置にあるチ
ップ毎に、ワード線の置換数のアドレス個数とビット線
の置換数のアドレス個数との合計値を全ウエハにわたっ
て加算した総合計値を計算する。また、このとき、欠陥
分布解析装置３２は、ウエハのイメージ画像２００にお
いて、ウエハ上の対応する各チップ位置各々において計
算する。そして、欠陥分布解析装置３２は、この計算さ
れた総合計値を記述した図１６に示す面内傾向図（ウエ
ハ内における上記総合計値の分布を示す解析パターン）
を、表示装置３３に表示する。
れた推定結果に基づき、露光プロセスの検討を行い、不
具合発生要因を排除する。また、欠陥分布解析装置３２
は、選択したロットにおいて、上記置換アドレス情報フ
ァイル３１から、ウエハの対応するチップ位置にあるチ
ップ毎に、ワード線の置換数のアドレス個数とビット線
の置換数のアドレス個数との合計値を全ウエハにわたっ
て加算した総合計値を計算する。また、このとき、欠陥
分布解析装置３２は、ウエハのイメージ画像２００にお
いて、ウエハ上の対応する各チップ位置各々において計
算する。そして、欠陥分布解析装置３２は、この計算さ
れた総合計値を記述した図１６に示す面内傾向図（ウエ
ハ内における上記総合計値の分布を示す解析パターン）
を、表示装置３３に表示する。
【０１１４】例えば、図１６には、イメージ画像２００
の中央部分の拡大図を領域Ｒ２０１に示し、下部分の拡
大図を領域２０２に示してある。この拡大図にあるよう
に、チップ一に対応させて上記総合計値が記述されてい
る。領域Ｒ２０１においては、９このチップ位置を示す
チップ表示枠が示され、「６１」，「７３」，「４
９」，「５８」，「８９」，「５０」，「４０」，「７
７」及び「７８」の文字データがチップ表示枠内に示さ
れている。この図において、チップ番号「C5,20」のチ
ップ位置が示されている。
の中央部分の拡大図を領域Ｒ２０１に示し、下部分の拡
大図を領域２０２に示してある。この拡大図にあるよう
に、チップ一に対応させて上記総合計値が記述されてい
る。領域Ｒ２０１においては、９このチップ位置を示す
チップ表示枠が示され、「６１」，「７３」，「４
９」，「５８」，「８９」，「５０」，「４０」，「７
７」及び「７８」の文字データがチップ表示枠内に示さ
れている。この図において、チップ番号「C5,20」のチ
ップ位置が示されている。
【０１１５】すなわち、図１６は、イメージとして１ロ
ット分のウエハ全部を重ね合わたとき、重ね合わさった
位置毎の全てのチップのワード線の置換数のアドレス個
数とビット線の置換数のアドレス個数との合計値を加算
した総合計値を、対応するチップの位置に記述した分布
図であり、ウエハにおけるどの領域のチップの上記総合
計値が異常に多いかの判定が行えるようになっている。
ここで、上記総合計値は、各々の解析ファイルから抽出
されるチップのワード線の置換数のアドレス個数とビッ
ト線の置換数のアドレス個数とから、不良解析装置２に
より演算される。
ット分のウエハ全部を重ね合わたとき、重ね合わさった
位置毎の全てのチップのワード線の置換数のアドレス個
数とビット線の置換数のアドレス個数との合計値を加算
した総合計値を、対応するチップの位置に記述した分布
図であり、ウエハにおけるどの領域のチップの上記総合
計値が異常に多いかの判定が行えるようになっている。
ここで、上記総合計値は、各々の解析ファイルから抽出
されるチップのワード線の置換数のアドレス個数とビッ
ト線の置換数のアドレス個数とから、不良解析装置２に
より演算される。
【０１１６】このとき、欠陥分布解析装置３２が、チッ
プ位置に数値を記入するのではなく、所定の数値の範囲
毎に、ウエハにおけるチップ位置の表示色に階調を持た
せたり、チップ位置の表示色を変更することにより（例
えば、置換数の総合計値が０〜１０のとき青色、１１〜
２０のとき黄色、２１以上のとき赤色など）、解析パタ
ーンが所定の数値毎に分類されることで明確となり、予
め欠陥分布データベース（データベース：ＤＢ）３５に
記憶されている不具合パターン（上記合計値が所定の数
値毎に分類されている解析パターンと同様な形状の欠陥
分布パターン）との比較処理が容易となる。
プ位置に数値を記入するのではなく、所定の数値の範囲
毎に、ウエハにおけるチップ位置の表示色に階調を持た
せたり、チップ位置の表示色を変更することにより（例
えば、置換数の総合計値が０〜１０のとき青色、１１〜
２０のとき黄色、２１以上のとき赤色など）、解析パタ
ーンが所定の数値毎に分類されることで明確となり、予
め欠陥分布データベース（データベース：ＤＢ）３５に
記憶されている不具合パターン（上記合計値が所定の数
値毎に分類されている解析パターンと同様な形状の欠陥
分布パターン）との比較処理が容易となる。
【０１１７】不具合工程推定装置３４は、欠陥分布デー
タベース３５に記憶されている不具合パターンと不具合
プロセスとの対応テーブルに基づき、図１６に示す解析
パターンと近似する不具合パターンに対応する不具合プ
ロセスを検索し、上記解析パターンに近似するとして検
索された不具合パターンに対応する不具合プロセスを、
対応テーブルから抽出して推定データとして表示装置３
３に表示する。
タベース３５に記憶されている不具合パターンと不具合
プロセスとの対応テーブルに基づき、図１６に示す解析
パターンと近似する不具合パターンに対応する不具合プ
ロセスを検索し、上記解析パターンに近似するとして検
索された不具合パターンに対応する不具合プロセスを、
対応テーブルから抽出して推定データとして表示装置３
３に表示する。
【０１１８】また、不具合工程推定装置３４は、図１７
に示す様に、置換情報アドレスファイル３１から、ロッ
ト内における偶数番号ウエハ及び奇数番号ウエハ毎に、
図１６と同様に、ウエハにおけるチップ位置毎に、ワー
ド線の置換数のアドレス個数とビット線の置換数のアド
レス個数との合計値を、偶数番号ウエハ全てと奇数番号
ウエハ全てとで、対応するチップ位置の総合計値を計算
し、表示装置３３に表示されたウエハ上の各チップ位置
に、求められた総合計値を記述した面内傾向図を表示す
る。
に示す様に、置換情報アドレスファイル３１から、ロッ
ト内における偶数番号ウエハ及び奇数番号ウエハ毎に、
図１６と同様に、ウエハにおけるチップ位置毎に、ワー
ド線の置換数のアドレス個数とビット線の置換数のアド
レス個数との合計値を、偶数番号ウエハ全てと奇数番号
ウエハ全てとで、対応するチップ位置の総合計値を計算
し、表示装置３３に表示されたウエハ上の各チップ位置
に、求められた総合計値を記述した面内傾向図を表示す
る。
【０１１９】すなわち、図１７は、図１６に示すロット
における全ウエハの各チップ位置ごとのチップの置換数
の総合計値を、ロット内における偶数番号ウエハ及び奇
数番号ウエハ毎に分離させて、表示した置換数の分布パ
ターンを示す図である。図１７において、図１７（ａ）
は表示装置３３に表示されたウエハのイメージ画像２０
１上に示された偶数ウエハにおける置換数の総合計値の
分布パターンを示し、図１７（ｂ）は表示装置３３に表
示されたウエハのイメージ画像２０２上に示された奇数
ウエハにおける置換数の総合計値の分布パターンを示し
ている。
における全ウエハの各チップ位置ごとのチップの置換数
の総合計値を、ロット内における偶数番号ウエハ及び奇
数番号ウエハ毎に分離させて、表示した置換数の分布パ
ターンを示す図である。図１７において、図１７（ａ）
は表示装置３３に表示されたウエハのイメージ画像２０
１上に示された偶数ウエハにおける置換数の総合計値の
分布パターンを示し、図１７（ｂ）は表示装置３３に表
示されたウエハのイメージ画像２０２上に示された奇数
ウエハにおける置換数の総合計値の分布パターンを示し
ている。
【０１２０】そして、図１７（ｃ）は、図１７（ａ）及
び図１７（ｂ）におけるパターンの数の区分を示してい
る。ここで、例えば、図１７（ｃ）は、図１７（ａ）の
イメージ画像２０１及び図１７（ｂ）のイメージ画像２
０２において、各チップ位置におけるチップの置換数の
総合計値が０〜１０の範囲のとき領域Ｐに示す青色で塗
りつぶし、１１〜２０の範囲とき領域Ｑに示す黄色で塗
りつぶし、２１以上の範囲のとき領域Ｒに示す赤色で塗
りつぶすことを表している。
び図１７（ｂ）におけるパターンの数の区分を示してい
る。ここで、例えば、図１７（ｃ）は、図１７（ａ）の
イメージ画像２０１及び図１７（ｂ）のイメージ画像２
０２において、各チップ位置におけるチップの置換数の
総合計値が０〜１０の範囲のとき領域Ｐに示す青色で塗
りつぶし、１１〜２０の範囲とき領域Ｑに示す黄色で塗
りつぶし、２１以上の範囲のとき領域Ｒに示す赤色で塗
りつぶすことを表している。
【０１２１】また、図１６も、図１７と同様に、図１７
（ｃ）の色の関係において、所定の置換数の総合計値の
範囲単位で分布パターンが生成される。さらに、図１６
及び図１７において、出力装置５に表示されたウエハの
イメージ画像における各チップ枠内は、総合計値に対応
する色で塗りつぶすだけでも良いが、塗りつぶされた色
の上に総合計値を記述してもかまわない。
（ｃ）の色の関係において、所定の置換数の総合計値の
範囲単位で分布パターンが生成される。さらに、図１６
及び図１７において、出力装置５に表示されたウエハの
イメージ画像における各チップ枠内は、総合計値に対応
する色で塗りつぶすだけでも良いが、塗りつぶされた色
の上に総合計値を記述してもかまわない。
【０１２２】また、不具合工程推定装置３４は、欠陥分
布データベース３５に記憶されている不具合パターンと
不具合プロセスとの対応テーブルに基づき、図１７に示
す解析パターンと近似する不具合パターンに対応する不
具合プロセスを検索し、上記解析パターンに近似すると
して検索された不具合パターンに対応する不具合プロセ
スを、対応テーブルから抽出して推定データとして表示
装置３３に表示する。このとき、不具合工程推定装置３
４は、図１７（ａ）及び図１７（ｂ）に示す、イメージ
画２０１における偶数番号ウエハとイメージ画像２０２
における奇数番号ウエハとの双方の分布パターンを、欠
陥分布データベース３５に記憶されている不具合パター
ンと同時に比較する。そして、不具合工程推定装置３４
は、パターン差があるとき、２台の枚葉式プラズマ製造
装置のうち、一方に不具合があると推定する。
布データベース３５に記憶されている不具合パターンと
不具合プロセスとの対応テーブルに基づき、図１７に示
す解析パターンと近似する不具合パターンに対応する不
具合プロセスを検索し、上記解析パターンに近似すると
して検索された不具合パターンに対応する不具合プロセ
スを、対応テーブルから抽出して推定データとして表示
装置３３に表示する。このとき、不具合工程推定装置３
４は、図１７（ａ）及び図１７（ｂ）に示す、イメージ
画２０１における偶数番号ウエハとイメージ画像２０２
における奇数番号ウエハとの双方の分布パターンを、欠
陥分布データベース３５に記憶されている不具合パター
ンと同時に比較する。そして、不具合工程推定装置３４
は、パターン差があるとき、２台の枚葉式プラズマ製造
装置のうち、一方に不具合があると推定する。
【０１２３】また、欠陥分布解析装置３２は、図１８に
示す様に、ヒューズアドレスデータファイル５のウエハ
のチップの切断されたヒューズに対応するVref FUSE番
号に基づき、補正前のリファレンス電圧Vrefの電圧値を
求め、ロット内における全チップのこの補正前のリファ
レンス電圧Vrefの電圧値を棒グラフとして表示する。図
１８の図において、横軸は補正前のレファレンス電圧Vr
efであり、縦軸はＬＳＩテスタ１により対応するレファ
レンス電圧が測定されたチップ数である。ここで、図１
８における棒グラフのリファレンス電圧値を示す横軸に
おいて、最も右端にある「Nouse」の文字は、使用され
ていないチップを示す。
示す様に、ヒューズアドレスデータファイル５のウエハ
のチップの切断されたヒューズに対応するVref FUSE番
号に基づき、補正前のリファレンス電圧Vrefの電圧値を
求め、ロット内における全チップのこの補正前のリファ
レンス電圧Vrefの電圧値を棒グラフとして表示する。図
１８の図において、横軸は補正前のレファレンス電圧Vr
efであり、縦軸はＬＳＩテスタ１により対応するレファ
レンス電圧が測定されたチップ数である。ここで、図１
８における棒グラフのリファレンス電圧値を示す横軸に
おいて、最も右端にある「Nouse」の文字は、使用され
ていないチップを示す。
【０１２４】これにより、不具合工程推定装置３４は、
図１８に示す棒グラフのリファレンス電圧Vrefの解析パ
ターンに基づき、トランジスタのしきい値ＶTのずれを
解析し、しきい値ＶTのずれに関連するプロセス工程
（イオンインプランテーション工程，ゲート酸化膜形成
工程など）を、推定結果として表示装置３３へ表示す
る。
図１８に示す棒グラフのリファレンス電圧Vrefの解析パ
ターンに基づき、トランジスタのしきい値ＶTのずれを
解析し、しきい値ＶTのずれに関連するプロセス工程
（イオンインプランテーション工程，ゲート酸化膜形成
工程など）を、推定結果として表示装置３３へ表示す
る。
【０１２５】また、欠陥分布解析装置３２は、図１３に
示さないが、ウエハ検査情報ファイル２３に記載されて
いるセルフリフレッシュのヒューズの切断の有無のデー
タから、ウエハの対応するチップ位置にある全ウエハの
セルフリフレッシュタイマの周期の積算値を、ウエハ上
の対応する各チップ位置に記述した図１９に示す面内傾
向（解析パターン）図を、表示装置３３に表示する。
示さないが、ウエハ検査情報ファイル２３に記載されて
いるセルフリフレッシュのヒューズの切断の有無のデー
タから、ウエハの対応するチップ位置にある全ウエハの
セルフリフレッシュタイマの周期の積算値を、ウエハ上
の対応する各チップ位置に記述した図１９に示す面内傾
向（解析パターン）図を、表示装置３３に表示する。
【０１２６】すなわち、図１９（ａ）は、ウエハ全体を
重ね合わせたとき、各チップ位置のチップの中から、セ
ルフリフレッシュタイマの周期の積算値を求め、表示装
置３３に表示されたウエハのイメージ画像２０３上の対
応するチップの位置に記述した分布図であり、ウエハに
おけるどの領域のチップの上記積算値が異常に短いかの
判定が行えるようになっている（ウエハ内における上記
積算値の分布を示す解析パターン）。
重ね合わせたとき、各チップ位置のチップの中から、セ
ルフリフレッシュタイマの周期の積算値を求め、表示装
置３３に表示されたウエハのイメージ画像２０３上の対
応するチップの位置に記述した分布図であり、ウエハに
おけるどの領域のチップの上記積算値が異常に短いかの
判定が行えるようになっている（ウエハ内における上記
積算値の分布を示す解析パターン）。
【０１２７】上述した、イメージ画像２０３上の各々の
チップ位置毎のチップ枠内に記述される積算値は、例え
ば、ウエハの図１３及び図１６におけるチップ番号「C
5,20」の位置にあるチップで、セルフリフレッシュタイ
マの周期が短いと判定されたチップを、ロットの全ウエ
ハで合計した数値である。ここで、上記積算値は、ウエ
ハ検査情報ファイル２３から抽出される、各ウエハ毎の
セルフリフレッシュタイマの周期の修正情報から、置換
アドレス決定装置２により積算される。
チップ位置毎のチップ枠内に記述される積算値は、例え
ば、ウエハの図１３及び図１６におけるチップ番号「C
5,20」の位置にあるチップで、セルフリフレッシュタイ
マの周期が短いと判定されたチップを、ロットの全ウエ
ハで合計した数値である。ここで、上記積算値は、ウエ
ハ検査情報ファイル２３から抽出される、各ウエハ毎の
セルフリフレッシュタイマの周期の修正情報から、置換
アドレス決定装置２により積算される。
【０１２８】このとき、欠陥分布解析装置３２が、チッ
プ位置に数値を記入するのではなく、所定の数値の範囲
毎に、ウエハにおけるチップ位置の表示色に階調を持た
せたり、チップ位置の表示色を変更することにより、解
析パターンが所定の数値毎に分類されることで明確とな
り、予め欠陥分布データベース３５に記憶されている不
具合パターン（上記合計値が所定の数値毎に分類されて
いる解析パターンと同様な形状の分布パターン）との比
較処理が容易となる。
プ位置に数値を記入するのではなく、所定の数値の範囲
毎に、ウエハにおけるチップ位置の表示色に階調を持た
せたり、チップ位置の表示色を変更することにより、解
析パターンが所定の数値毎に分類されることで明確とな
り、予め欠陥分布データベース３５に記憶されている不
具合パターン（上記合計値が所定の数値毎に分類されて
いる解析パターンと同様な形状の分布パターン）との比
較処理が容易となる。
【０１２９】図１９においては、例えば、図１９（ａ）
のイメージ画像２０３上の分布パターン（解析パター
ン）がセルフリフレッシュのセルフリフレッシュタイマ
の周期の調整が必要なチップ位置ごとのチップの積算値
が０〜２のとき図１９（ｂ）に示される領域Ｈの青色で
塗りつぶされ、３〜５のとき領域Ｉの黄色で塗りつぶさ
れ、６〜８のとき領域Ｊの赤色で塗りつぶされ、９以上
のとき領域Ｋの黒で塗りつぶされている。
のイメージ画像２０３上の分布パターン（解析パター
ン）がセルフリフレッシュのセルフリフレッシュタイマ
の周期の調整が必要なチップ位置ごとのチップの積算値
が０〜２のとき図１９（ｂ）に示される領域Ｈの青色で
塗りつぶされ、３〜５のとき領域Ｉの黄色で塗りつぶさ
れ、６〜８のとき領域Ｊの赤色で塗りつぶされ、９以上
のとき領域Ｋの黒で塗りつぶされている。
【０１３０】ここで、セルフリフレッシュタイマの周期
は、メモりセルのデータ保持時間よりも短くする必要が
ある。データ保持時間とは、電荷を蓄積するコンデンサ
が、センスアンプにより０／１を判別できるデータとし
て有効な電荷を保持できる時間のことである。また、１
チップ内の全てのメモリで最も短いデータ保持時間をホ
ールドタイムとすると、リフレッシュタイマの周期は、
ホールドタイムより短くする必要がある。
は、メモりセルのデータ保持時間よりも短くする必要が
ある。データ保持時間とは、電荷を蓄積するコンデンサ
が、センスアンプにより０／１を判別できるデータとし
て有効な電荷を保持できる時間のことである。また、１
チップ内の全てのメモリで最も短いデータ保持時間をホ
ールドタイムとすると、リフレッシュタイマの周期は、
ホールドタイムより短くする必要がある。
【０１３１】このため、不具合工程推定装置３４は、ウ
エハにおけるセルフリフレッシュタイマの周期の修正が
必要なチップの分布が大きい場合、不具合のある工程と
して上記コンデンサを形成するプロセス工程を推定結果
として、表示装置３３へ表示する。また、図１７及び図
１９の各々のイメージ画像において、チップ位置を示す
チップ枠の描画は、所定の数値範囲を色で区別するか、
または色の階調度を変るかする記述を説明する目的で、
解析パターンを分かり易く描画するために省略した。
エハにおけるセルフリフレッシュタイマの周期の修正が
必要なチップの分布が大きい場合、不具合のある工程と
して上記コンデンサを形成するプロセス工程を推定結果
として、表示装置３３へ表示する。また、図１７及び図
１９の各々のイメージ画像において、チップ位置を示す
チップ枠の描画は、所定の数値範囲を色で区別するか、
または色の階調度を変るかする記述を説明する目的で、
解析パターンを分かり易く描画するために省略した。
【０１３２】また、トリミング装置３は、ヒューズファ
イルに基づき、各ウエハ毎に、ウエハにおける半導体メ
モリのチップのヒューズをレーザにより切断し、ワード
線及びビット線を冗長ワード線，冗長ビット線への置換
を行う。各ウエハは、上記ワード線及びビット線を冗長
ワード線，冗長ビット線への置換が終了したのち、ウエ
ハ用テスタ２２で再度テストを行う。このとき、フェイ
ルしたチップは、破棄される。一方、ＰＡＳＳ（良品と
判定された）したチップは、パッケージ組立装置２６に
より、チップ単位にカッターにより切断／分離され、チ
ップ単位でプラスチック樹脂などによりパッケージング
され、組み立てられる。その後、再度テストを行い、良
品と判定されたものが出荷される。
イルに基づき、各ウエハ毎に、ウエハにおける半導体メ
モリのチップのヒューズをレーザにより切断し、ワード
線及びビット線を冗長ワード線，冗長ビット線への置換
を行う。各ウエハは、上記ワード線及びビット線を冗長
ワード線，冗長ビット線への置換が終了したのち、ウエ
ハ用テスタ２２で再度テストを行う。このとき、フェイ
ルしたチップは、破棄される。一方、ＰＡＳＳ（良品と
判定された）したチップは、パッケージ組立装置２６に
より、チップ単位にカッターにより切断／分離され、チ
ップ単位でプラスチック樹脂などによりパッケージング
され、組み立てられる。その後、再度テストを行い、良
品と判定されたものが出荷される。
【０１３３】また、欠陥分布データベース３５には、図
１５，図１６，図１７及び図１９に示すグラフまたは図
に示す解析パターンと同様な形態（パターン形式）の不
具合パターンが、それぞれの不具合パターンに依存する
不具合プロセスのプロセス工程と対応付けられて、対応
テーブルの形式により記憶されている。
１５，図１６，図１７及び図１９に示すグラフまたは図
に示す解析パターンと同様な形態（パターン形式）の不
具合パターンが、それぞれの不具合パターンに依存する
不具合プロセスのプロセス工程と対応付けられて、対応
テーブルの形式により記憶されている。
【０１３４】上述したように、本願発明によれば、冗長
アドレス情報ファイル３１に時系列なデータとして、上
長回路により置換されたビット線及びワード線のアドレ
スが記載された解析データを記憶するため、従来のロッ
ト単位のビットマップのデータの蓄積のように多くの記
憶容量が必要なく、長期間にわたって時系列に、ロット
単位でウエハにおける各チップの情報を蓄積することが
可能となる。
アドレス情報ファイル３１に時系列なデータとして、上
長回路により置換されたビット線及びワード線のアドレ
スが記載された解析データを記憶するため、従来のロッ
ト単位のビットマップのデータの蓄積のように多くの記
憶容量が必要なく、長期間にわたって時系列に、ロット
単位でウエハにおける各チップの情報を蓄積することが
可能となる。
【０１３５】さらに、本願発明によれば、置換アドレス
情報を長期間に渡って保存できるので対象ロットのプロ
セス解析に際して、ＦＡＩＬと判定された各チップの各
種テストを、再度ＬＳＩテスタ１により行う必要が無
く、解析の工数を低減させることが可能となる。また、
従来ではヒューズを一旦切断してしまうと切断前の状態
をテスト出来なくなるという問題があったが、本発明の
場合には切断前のテスト状態が記憶されているため、再
テストを行う必要がない。
情報を長期間に渡って保存できるので対象ロットのプロ
セス解析に際して、ＦＡＩＬと判定された各チップの各
種テストを、再度ＬＳＩテスタ１により行う必要が無
く、解析の工数を低減させることが可能となる。また、
従来ではヒューズを一旦切断してしまうと切断前の状態
をテスト出来なくなるという問題があったが、本発明の
場合には切断前のテスト状態が記憶されているため、再
テストを行う必要がない。
【０１３６】上述したように、本発明によれば、ロット
毎のチップのデータの容量を少なく出来るので、長期間
にわたり時系列にロットの情報を記録することが可能と
なる。例えば、１２８Ｍビットのメモリの場合には、１
ロット（ウエハ２５枚，１ウエハに２００チップ）で約
５Ｍバイトの記憶容量となり、１Ｇバイトのハードディ
スクにおいて２００ロットのデータが記憶可能である。
毎のチップのデータの容量を少なく出来るので、長期間
にわたり時系列にロットの情報を記録することが可能と
なる。例えば、１２８Ｍビットのメモリの場合には、１
ロット（ウエハ２５枚，１ウエハに２００チップ）で約
５Ｍバイトの記憶容量となり、１Ｇバイトのハードディ
スクにおいて２００ロットのデータが記憶可能である。
【０１３７】次に、図１，図１３及び図２０を参照し、
一実施形態の動作例を説明する。図２０は、本発明にお
ける半導体メモリの製造方法を説明するフローチャート
である。ここで、説明に用いる半導体メモリを、冗長回
路を有するメモリ、例えばＤＲＡＭとする。以下、図２
０のフローチャートの処理の順番に従い説明する。
一実施形態の動作例を説明する。図２０は、本発明にお
ける半導体メモリの製造方法を説明するフローチャート
である。ここで、説明に用いる半導体メモリを、冗長回
路を有するメモリ、例えばＤＲＡＭとする。以下、図２
０のフローチャートの処理の順番に従い説明する。
【０１３８】イオンインプランテーション工程（不純物
注入工程），拡散工程，薄膜堆積工程，パターンニング
工程、エッチング工程，及びバックグラインド工程等の
ウエハ工程が終了し、ステップＳ１において、ＬＳＩテ
スタ１により、ロットのウエハ毎に、ウエハに複数形成
されている各チップの動作確認程度の簡単な電気特性及
び動作特性の試験が行われる。そして、ＬＳＩテスタ１
は、メモリのメモリセルアレイにおけるフェイルしたビ
ット（メモリセル）のアドレスを示すビットマップのデ
ータを、チップ単位で置換アドレス決定装置２へ出力す
る。
注入工程），拡散工程，薄膜堆積工程，パターンニング
工程、エッチング工程，及びバックグラインド工程等の
ウエハ工程が終了し、ステップＳ１において、ＬＳＩテ
スタ１により、ロットのウエハ毎に、ウエハに複数形成
されている各チップの動作確認程度の簡単な電気特性及
び動作特性の試験が行われる。そして、ＬＳＩテスタ１
は、メモリのメモリセルアレイにおけるフェイルしたビ
ット（メモリセル）のアドレスを示すビットマップのデ
ータを、チップ単位で置換アドレス決定装置２へ出力す
る。
【０１３９】次に、ステップＳ２において、置換アドレ
ス決定装置２は、ウエハ毎に入力されるビットマップの
データに基づき、ウエハの各チップ毎にフェイルとなっ
たビットを、効率的に救済するため、ワード線及びビッ
ト線の組み合わせを解析し、切断すべきヒューズの場所
を指定するためのヒューズアドレスを、図９に示すヒュ
ーズアドレスデータファイル５へ書き込む。これと同時
にヒューズアドレスをトリミング装置３に出力して、各
チップのヒューズを切断する。
ス決定装置２は、ウエハ毎に入力されるビットマップの
データに基づき、ウエハの各チップ毎にフェイルとなっ
たビットを、効率的に救済するため、ワード線及びビッ
ト線の組み合わせを解析し、切断すべきヒューズの場所
を指定するためのヒューズアドレスを、図９に示すヒュ
ーズアドレスデータファイル５へ書き込む。これと同時
にヒューズアドレスをトリミング装置３に出力して、各
チップのヒューズを切断する。
【０１４０】また、置換アドレス決定装置２は、同様
に、各ウエハのチップ毎に、入力されるリファレンス電
圧Vrefの電圧値に基づき、切断するVref FUSE番号を選
択し、ヒューズアドレスデータファイル５へ書き込む。
さらに、置換アドレス決定装置２は、ＬＳＩテスタ１の
試験結果から、セルフリフレッシュタイマの周期の修正
が必要か否かを判定し、セルフリフレッシュタイマの周
期の修正が必要なチップに対して、セルフリフレッシュ
タイマの周期を修正するヒューズを切断する情報を、ヒ
ューズアドレスデータファイル５へ書き込む。これらも
同様にヒューズアドレスをトリミング装置３に出力し
て、各チップのヒューズを切断する。
に、各ウエハのチップ毎に、入力されるリファレンス電
圧Vrefの電圧値に基づき、切断するVref FUSE番号を選
択し、ヒューズアドレスデータファイル５へ書き込む。
さらに、置換アドレス決定装置２は、ＬＳＩテスタ１の
試験結果から、セルフリフレッシュタイマの周期の修正
が必要か否かを判定し、セルフリフレッシュタイマの周
期の修正が必要なチップに対して、セルフリフレッシュ
タイマの周期を修正するヒューズを切断する情報を、ヒ
ューズアドレスデータファイル５へ書き込む。これらも
同様にヒューズアドレスをトリミング装置３に出力し
て、各チップのヒューズを切断する。
【０１４１】次に、ステップＳ３において、置換アドレ
ス解析装置４２は、ヒューズアドレスデータファイル５
から、図１１のテーブルフォーマットファイルに基づ
き、図１２の中間ファイルを作成する。さらに、置換ア
ドレス解析装置４２は、この中間ファイルに基づき、置
換されたワード線及びビット線のアドレスを、各チップ
／各ウエハ毎に順次、置換アドレス情報ファイル３１に
保存する。
ス解析装置４２は、ヒューズアドレスデータファイル５
から、図１１のテーブルフォーマットファイルに基づ
き、図１２の中間ファイルを作成する。さらに、置換ア
ドレス解析装置４２は、この中間ファイルに基づき、置
換されたワード線及びビット線のアドレスを、各チップ
／各ウエハ毎に順次、置換アドレス情報ファイル３１に
保存する。
【０１４２】そして、欠陥分布解析装置３２は、新たな
ロットの置換アドレス情報ファイル３１（ロット毎に作
成されている）が生成されると、このアドレス情報ファ
イル３１から総置換数を形成する。
ロットの置換アドレス情報ファイル３１（ロット毎に作
成されている）が生成されると、このアドレス情報ファ
イル３１から総置換数を形成する。
【０１４３】次に、ステップＳ４において、欠陥分布解
析装置３２は、この求められた総置換数が、例えば不具
合解析を行う基準として、予め記憶装置に設定されてい
る数値「５０」以上であるか否かの判定を行う。このと
き、欠陥分布解析装置３２は、ロット番号"CB-14"のロ
ットの総置換数が「３０」であると、不具合解析を行う
必要がないことを検出し、処理をステップＳ７へ進め
る。
析装置３２は、この求められた総置換数が、例えば不具
合解析を行う基準として、予め記憶装置に設定されてい
る数値「５０」以上であるか否かの判定を行う。このと
き、欠陥分布解析装置３２は、ロット番号"CB-14"のロ
ットの総置換数が「３０」であると、不具合解析を行う
必要がないことを検出し、処理をステップＳ７へ進め
る。
【０１４４】次に、ステップＳ７において、欠陥分布解
析装置３２は、図１４に示す折れ線グラフに対応するロ
ット番号"CB-14"の場所へ、不具合解析を行う基準以上
の総置換数でないことを示す「青色」のドットを書き込
み、このロット番号「CB-14」のロットに対する処理を
終了する。
析装置３２は、図１４に示す折れ線グラフに対応するロ
ット番号"CB-14"の場所へ、不具合解析を行う基準以上
の総置換数でないことを示す「青色」のドットを書き込
み、このロット番号「CB-14」のロットに対する処理を
終了する。
【０１４５】一方、ステップＳ４において、例えば、欠
陥分布解析装置３２は、次に処理されたロット番号"CB-
15"のロットの総置換数が「５１」であると、不具合解
析を行う必要があること検出し、処理をステップＳ５へ
進める。このように、欠陥分布解析装置３２が総置換数
の数を、時系列に順次判定していくことにより、リアル
タイムに不具合プロセスの発生を検出することが可能と
なる。
陥分布解析装置３２は、次に処理されたロット番号"CB-
15"のロットの総置換数が「５１」であると、不具合解
析を行う必要があること検出し、処理をステップＳ５へ
進める。このように、欠陥分布解析装置３２が総置換数
の数を、時系列に順次判定していくことにより、リアル
タイムに不具合プロセスの発生を検出することが可能と
なる。
【０１４６】また、置換アドレス情報ファイル３１にお
いて、解析データとして、長期間のロットの総置換数の
履歴が記憶されているため、不具合プロセスが発生する
周期を、プロセス総置換数の変動の傾向により推定すれ
ば、不具合プロセスの発生により総置換数が大幅に増加
する前に、対応するプロセスのメンテナンスを行うこと
が可能となる。このとき、上記メンテナンスを行うプロ
セスは、不具合工程推定装置３４において、不具合プロ
セスを推定する不具合解析と同様な処理を行うことによ
り検出することが出来る。
いて、解析データとして、長期間のロットの総置換数の
履歴が記憶されているため、不具合プロセスが発生する
周期を、プロセス総置換数の変動の傾向により推定すれ
ば、不具合プロセスの発生により総置換数が大幅に増加
する前に、対応するプロセスのメンテナンスを行うこと
が可能となる。このとき、上記メンテナンスを行うプロ
セスは、不具合工程推定装置３４において、不具合プロ
セスを推定する不具合解析と同様な処理を行うことによ
り検出することが出来る。
【０１４７】次に、ステップＳ５において、不具合工程
推定装置３４は、不具合解析が必要と検出されたロット
番号"CB-15"のロットに対する不具合解析を行う。この
ステップＳ５において、欠陥分布解析装置３２は、冗長
アドレス情報ファイル３１のロット番号，ウエハ番号，
チップ番号，各チップ毎の置換されたワード線，ビット
線，Vref FUSE番号及びセルフリフレッシュタイマの周
期の修正を行うか否かのヒューズの切断情報等に基づ
き、欠陥の存在する場所の分布を作成する。例えば、図
１５，図１６，図１７及び図１９に示すグラフまたは図
に示す解析パターンを用いた統計解析処理を行う。この
結果をもとに、不具合工程推定装置３４は、各解析パタ
ーンと不具合パターンとの近似度を判定することによ
り、各解析パターンに対応する不具合プロセスの不具合
が生ずる工程の推定を順次進めていく。
推定装置３４は、不具合解析が必要と検出されたロット
番号"CB-15"のロットに対する不具合解析を行う。この
ステップＳ５において、欠陥分布解析装置３２は、冗長
アドレス情報ファイル３１のロット番号，ウエハ番号，
チップ番号，各チップ毎の置換されたワード線，ビット
線，Vref FUSE番号及びセルフリフレッシュタイマの周
期の修正を行うか否かのヒューズの切断情報等に基づ
き、欠陥の存在する場所の分布を作成する。例えば、図
１５，図１６，図１７及び図１９に示すグラフまたは図
に示す解析パターンを用いた統計解析処理を行う。この
結果をもとに、不具合工程推定装置３４は、各解析パタ
ーンと不具合パターンとの近似度を判定することによ
り、各解析パターンに対応する不具合プロセスの不具合
が生ずる工程の推定を順次進めていく。
【０１４８】この不具合解析の処理を、図２１のフロー
チャートを用いて説明する。この図２１は、本発明にお
ける半導体メモリの不具合解析の処理を説明するフロー
チャートである。ステップＳ５１において、不具合工程
推定装置３４は、置換アドレス情報ファイル３１から図
１５に示すワード線のアドレス及びビット線の各々のア
ドレスに対応する冗長メモリ領域における置換数を示す
グラフを生成する。そして、不具合工程推定装置３４
は、欠陥分布データベース３５に記憶されている図１５
の形態の不具合パターンと、このロット番号「CB-15」
の図１５の解析パターンとの近似を判定する。これによ
り、不具合工程推定装置３４は、近似の度合いが高けれ
ば、欠陥分布データベース３５におけるこの不具合パタ
ーンに対応する不具合プロセスを推定結果として、この
不具合プロセスを示す文字データを表示装置３３へ出力
する。
チャートを用いて説明する。この図２１は、本発明にお
ける半導体メモリの不具合解析の処理を説明するフロー
チャートである。ステップＳ５１において、不具合工程
推定装置３４は、置換アドレス情報ファイル３１から図
１５に示すワード線のアドレス及びビット線の各々のア
ドレスに対応する冗長メモリ領域における置換数を示す
グラフを生成する。そして、不具合工程推定装置３４
は、欠陥分布データベース３５に記憶されている図１５
の形態の不具合パターンと、このロット番号「CB-15」
の図１５の解析パターンとの近似を判定する。これによ
り、不具合工程推定装置３４は、近似の度合いが高けれ
ば、欠陥分布データベース３５におけるこの不具合パタ
ーンに対応する不具合プロセスを推定結果として、この
不具合プロセスを示す文字データを表示装置３３へ出力
する。
【０１４９】次に、ステップＳ５２において、欠陥分布
解析装置３２は、置換アドレス情報ファイル３１から図
１６に示す、ウエハにおける各チップ位置毎の、全ウエ
ハの対応するチップの置換数の合計値を加算した総合計
値を、ウエハのイメージ上の各チップ位置に対応する位
置に記述した面内傾向図（または、総合計値の数値範囲
毎に設定された色で、各チップが塗りつぶされた分布
図）の解析パターンを生成する。
解析装置３２は、置換アドレス情報ファイル３１から図
１６に示す、ウエハにおける各チップ位置毎の、全ウエ
ハの対応するチップの置換数の合計値を加算した総合計
値を、ウエハのイメージ上の各チップ位置に対応する位
置に記述した面内傾向図（または、総合計値の数値範囲
毎に設定された色で、各チップが塗りつぶされた分布
図）の解析パターンを生成する。
【０１５０】そして、不具合工程推定装置３４は、欠陥
分布データベース３５に記憶されている図１６の形態の
不具合パターンと、このロット番号"CB-15"の図１６の
解析パターンとの近似を判定する。これにより、不具合
工程推定装置３４は、近似の度合いが高ければ、対応テ
ーブルにおけるこの不具合パターンに対応する不具合プ
ロセスを推定結果として、この不具合プロセスを示す文
字データを表示装置３３へ出力する。
分布データベース３５に記憶されている図１６の形態の
不具合パターンと、このロット番号"CB-15"の図１６の
解析パターンとの近似を判定する。これにより、不具合
工程推定装置３４は、近似の度合いが高ければ、対応テ
ーブルにおけるこの不具合パターンに対応する不具合プ
ロセスを推定結果として、この不具合プロセスを示す文
字データを表示装置３３へ出力する。
【０１５１】次に、欠陥分布解析装置３２は、置換アド
レス情報ファイル３１から、ウエハの各チップ位置毎の
置換数の合計値を加算した総合計値を、ロットにおける
全偶数番号ウエハ及び全奇数番号ウエハ毎に、各々求め
る。そして、欠陥分布解析装置３２は、偶数番号ウエハ
に対して図１７（ａ），及び奇数番号ウエハに対して図
１７（ｂ）として、ウエハのイメージ上の各チップ位置
に対応する位置に記述した面内傾向図（または、総合計
値の数値範囲毎に設定された色で、各チップが塗りつぶ
された分布図）の解析パターンを生成する。
レス情報ファイル３１から、ウエハの各チップ位置毎の
置換数の合計値を加算した総合計値を、ロットにおける
全偶数番号ウエハ及び全奇数番号ウエハ毎に、各々求め
る。そして、欠陥分布解析装置３２は、偶数番号ウエハ
に対して図１７（ａ），及び奇数番号ウエハに対して図
１７（ｂ）として、ウエハのイメージ上の各チップ位置
に対応する位置に記述した面内傾向図（または、総合計
値の数値範囲毎に設定された色で、各チップが塗りつぶ
された分布図）の解析パターンを生成する。
【０１５２】そして、不具合工程推定装置３４は、欠陥
分布データベース３５に記憶されている図１７（ａ）及
び図１７（ｂ）のペア（一対）とした形態の不具合パタ
ーンと、このロット番号"CB-15"の図１７（ａ）及び図
１７（ｂ）をペア（一対）とした解析パターンとの近似
を判定する。これにより、不具合工程推定装置３４は、
図１７（ａ）及び図１７（ｂ）共に、不具合パターンと
解析パターンとの近似の度合いが高ければ、対応テーブ
ルにおけるこの不具合パターンに対応する不具合プロセ
スを推定結果として、この不具合プロセスを示す文字デ
ータを表示装置３３へ出力する。
分布データベース３５に記憶されている図１７（ａ）及
び図１７（ｂ）のペア（一対）とした形態の不具合パタ
ーンと、このロット番号"CB-15"の図１７（ａ）及び図
１７（ｂ）をペア（一対）とした解析パターンとの近似
を判定する。これにより、不具合工程推定装置３４は、
図１７（ａ）及び図１７（ｂ）共に、不具合パターンと
解析パターンとの近似の度合いが高ければ、対応テーブ
ルにおけるこの不具合パターンに対応する不具合プロセ
スを推定結果として、この不具合プロセスを示す文字デ
ータを表示装置３３へ出力する。
【０１５３】次に、ステップＳ５３において、欠陥分布
解析装置３２は、各チップ毎に、解析データファイルの
Vref FUSE番号から、補正前のリファレンス電圧を求
め、図１８に示すリファレンス電圧と、ロットにおける
このリファレンス電圧に対応するチップ数との関係を示
す棒グラフを生成する。そして、不具合工程推定装置３
４は、棒グラフのレファレンス電圧Vrefの解析パターン
に基づき、しきい値のずれを解析し、しきい値のずれに
関連するプロセス工程（イオンインプランテーション工
程，ゲート酸化膜形成工程など）を示す文字データを、
推定結果として表示装置３３へ表示する。
解析装置３２は、各チップ毎に、解析データファイルの
Vref FUSE番号から、補正前のリファレンス電圧を求
め、図１８に示すリファレンス電圧と、ロットにおける
このリファレンス電圧に対応するチップ数との関係を示
す棒グラフを生成する。そして、不具合工程推定装置３
４は、棒グラフのレファレンス電圧Vrefの解析パターン
に基づき、しきい値のずれを解析し、しきい値のずれに
関連するプロセス工程（イオンインプランテーション工
程，ゲート酸化膜形成工程など）を示す文字データを、
推定結果として表示装置３３へ表示する。
【０１５４】次に、ステップＳ５４において、欠陥分布
解析装置３２は、置換アドレス情報ファイル３１のセル
フリフレッシュタイマのヒューズの切断の有無のデータ
から、セルフリフレッシュタイマの周期の修正が必要な
チップを検索し、このチップを全ウエハにわたりウエハ
のチップ位置毎に加算し、ウエハのイメージ上の各チッ
プ位置に対応する位置に記述した図１９に示すセルフリ
フレッシュタイマの周期の修正ぼ必要なチップの積算値
の分布を示す解析パターンを生成する。
解析装置３２は、置換アドレス情報ファイル３１のセル
フリフレッシュタイマのヒューズの切断の有無のデータ
から、セルフリフレッシュタイマの周期の修正が必要な
チップを検索し、このチップを全ウエハにわたりウエハ
のチップ位置毎に加算し、ウエハのイメージ上の各チッ
プ位置に対応する位置に記述した図１９に示すセルフリ
フレッシュタイマの周期の修正ぼ必要なチップの積算値
の分布を示す解析パターンを生成する。
【０１５５】そして、不具合工程推定装置３４は、欠陥
分布データベース３５に記憶されている図１９の形態の
不具合パターンと、このロット番号"CB-15"の図１９の
解析パターンとの近似を判定する。これにより、不具合
工程推定装置３４は、近似の度合いが高ければ、対応テ
ーブルにおけるこの不具合パターンに対応する不具合プ
ロセスを推定結果として、この不具合プロセスを示す文
字データを表示装置３３へ出力する。次に、ステップＳ
５５で、欠陥分布解析装置３２は、図１４に示すように
欠陥の時系列的変化をグラフ化する。そして、不具合工
程推定装置３４は、欠陥の時系列的変化により不具合工
程の推定を行う。次に、ステップＳ５６で、欠陥分布解
析装置３２は、図８のパターンＫ、Ｌ（不具合パター
ン）に示すようなグラフを表示させる。そして、不具合
工程推定装置３４は、このロットにおける不具合発生が
ウエハの位置、又は処理順番に依存性を有するか否かを
分析することができ、欠陥の時系列的変化により不具合
工程の推定を行う。そして、不具合工程推定装置３４
は、図２１に示すステップＳ５の不具合解析の処理を終
了し、処理を図２０のステップＳ６へ進める。
分布データベース３５に記憶されている図１９の形態の
不具合パターンと、このロット番号"CB-15"の図１９の
解析パターンとの近似を判定する。これにより、不具合
工程推定装置３４は、近似の度合いが高ければ、対応テ
ーブルにおけるこの不具合パターンに対応する不具合プ
ロセスを推定結果として、この不具合プロセスを示す文
字データを表示装置３３へ出力する。次に、ステップＳ
５５で、欠陥分布解析装置３２は、図１４に示すように
欠陥の時系列的変化をグラフ化する。そして、不具合工
程推定装置３４は、欠陥の時系列的変化により不具合工
程の推定を行う。次に、ステップＳ５６で、欠陥分布解
析装置３２は、図８のパターンＫ、Ｌ（不具合パター
ン）に示すようなグラフを表示させる。そして、不具合
工程推定装置３４は、このロットにおける不具合発生が
ウエハの位置、又は処理順番に依存性を有するか否かを
分析することができ、欠陥の時系列的変化により不具合
工程の推定を行う。そして、不具合工程推定装置３４
は、図２１に示すステップＳ５の不具合解析の処理を終
了し、処理を図２０のステップＳ６へ進める。
【０１５６】図２０に戻り、次に、ステップＳ６におい
て、不具合工程推定装置３４が表示装置３３へ出力し
た、推定結果の不具合プロセスに対して、関連するプロ
セス工程も含めて実際の不具合解析が、操作者により行
われる。そして、操作者は、判明した不具合プロセスの
工程に係わる装置のメンテナンスを行う。
て、不具合工程推定装置３４が表示装置３３へ出力し
た、推定結果の不具合プロセスに対して、関連するプロ
セス工程も含めて実際の不具合解析が、操作者により行
われる。そして、操作者は、判明した不具合プロセスの
工程に係わる装置のメンテナンスを行う。
【０１５７】これにより、本発明によれば、時系列的に
複数のロットのデータを図１４の折れ線グラフにより取
得しているため、不具合プロセスの工程の推定をリアル
タイムで行うことができる。解析対象のロットの前に処
理されたロットの解析が必要となった場合、新たにチッ
プのデータ収集しなくても、不具合プロセスの推定が早
く行え、プロセスに対するフィードバックがタイムリー
に行える。このため、半導体メモリのチップのウエハ工
程全体の安定性を高めることができ、生産性が向上する
効果がある。
複数のロットのデータを図１４の折れ線グラフにより取
得しているため、不具合プロセスの工程の推定をリアル
タイムで行うことができる。解析対象のロットの前に処
理されたロットの解析が必要となった場合、新たにチッ
プのデータ収集しなくても、不具合プロセスの推定が早
く行え、プロセスに対するフィードバックがタイムリー
に行える。このため、半導体メモリのチップのウエハ工
程全体の安定性を高めることができ、生産性が向上する
効果がある。
【０１５８】次に、ステップＳ７において、欠陥分布解
析装置３２は、図１４に示す折れ線グラフに対応するロ
ット番号"CB-15"の場所へ、不具合解析を行う基準以上
の総置換数であり、不具合解析を行ったことを示す「赤
色」のドットを書き込み、このロット番号"CB-15"のロ
ットに対する処理を終了する。
析装置３２は、図１４に示す折れ線グラフに対応するロ
ット番号"CB-15"の場所へ、不具合解析を行う基準以上
の総置換数であり、不具合解析を行ったことを示す「赤
色」のドットを書き込み、このロット番号"CB-15"のロ
ットに対する処理を終了する。
【０１５９】これにより、操作者は、図１４の折れ線グ
ラフを確認することにより、いつの時点で不具合解析を
行ったかを確認することができ、この不具合解析の周期
から次に起こる不具合プロセスを、ある程度予想して
（または不具合工程推定装置３４に推定させて）、不具
合プロセスの不具合が軽微な段階に、早めに装置などの
メンテナンスを行うことが可能となる。
ラフを確認することにより、いつの時点で不具合解析を
行ったかを確認することができ、この不具合解析の周期
から次に起こる不具合プロセスを、ある程度予想して
（または不具合工程推定装置３４に推定させて）、不具
合プロセスの不具合が軽微な段階に、早めに装置などの
メンテナンスを行うことが可能となる。
【０１６０】また、本発明によれば、組立後に不良解析
の必要性が発生したとしても、時系列に長期に渡り解析
データファイルを蓄積しているため、ウエハ工程におけ
る不具合発生の原因を解析するデータを、再度、ＬＳＩ
テスタ１によりパッケージに組み立てた後の半導体メモ
リから得るなくても良い場合があり、不具合解析の効率
化が向上する。
の必要性が発生したとしても、時系列に長期に渡り解析
データファイルを蓄積しているため、ウエハ工程におけ
る不具合発生の原因を解析するデータを、再度、ＬＳＩ
テスタ１によりパッケージに組み立てた後の半導体メモ
リから得るなくても良い場合があり、不具合解析の効率
化が向上する。
【０１６１】また、本発明によれば、不良品となった半
導体メモリだけでなく良品も含めて不具合工程を推定す
るようにしたので、不良品が大量に発生する前にその兆
候を把握することが可能となった。また、第１、第２従
来技術の不良解析でフェイルビットマップを見ただけで
は、フェイルビットを冗長回路に置き換えることができ
る範囲、言い換えれば冗長回路で救済が可能な半導体メ
モリか否かは判断できなかった。これに対して、本発明
では、置換数をもとに不具合原因を推定するようにした
ので、欠陥セルの位置とともに、置き換え可能な範囲内
か否か、即ち、良品として出荷可能か否かも含めて不具
合原因が解析できる。また、総置換可能数に対する置換
数の比率（以下、置換比率という）が把握できるので、
プロセス余裕度や安定度を常に把握して生産ラインを管
理することができる。即ち、置換比率が１００％に近け
れば、ちょっとしたプロセス変動で歩留まりが低下する
ことが予測できる。
導体メモリだけでなく良品も含めて不具合工程を推定す
るようにしたので、不良品が大量に発生する前にその兆
候を把握することが可能となった。また、第１、第２従
来技術の不良解析でフェイルビットマップを見ただけで
は、フェイルビットを冗長回路に置き換えることができ
る範囲、言い換えれば冗長回路で救済が可能な半導体メ
モリか否かは判断できなかった。これに対して、本発明
では、置換数をもとに不具合原因を推定するようにした
ので、欠陥セルの位置とともに、置き換え可能な範囲内
か否か、即ち、良品として出荷可能か否かも含めて不具
合原因が解析できる。また、総置換可能数に対する置換
数の比率（以下、置換比率という）が把握できるので、
プロセス余裕度や安定度を常に把握して生産ラインを管
理することができる。即ち、置換比率が１００％に近け
れば、ちょっとしたプロセス変動で歩留まりが低下する
ことが予測できる。
【０１６２】上記不具合解析から得られた異常のあるプ
ロセス工程の情報をウエハ工程にフィードバックするこ
とにより、ウエハ工程における異常なプロセス工程の修
正への対応が高速化する事ができ、新たなプロセスの立
ち上げ（開発）や現在用いられているプロセスのプロセ
ス管理に用いることで、異常なプロセス工程の早期発見
が行え、プロセスの安定化に効果がある。
ロセス工程の情報をウエハ工程にフィードバックするこ
とにより、ウエハ工程における異常なプロセス工程の修
正への対応が高速化する事ができ、新たなプロセスの立
ち上げ（開発）や現在用いられているプロセスのプロセ
ス管理に用いることで、異常なプロセス工程の早期発見
が行え、プロセスの安定化に効果がある。
【０１６３】また、置換アドレス決定装置２は、半導体
メモリの冗長回路のヒューズ設定に既に導入されている
ものである。既存の置換アドレス決定装置２を利用して
フェイルビットマップ情報から置換アドレス情報への変
換を行うことができるので、第２従来技術のように高価
な情報処理装置を導入することなく、欠陥セル情報を圧
縮して保存・解析することができ、これを基に不具合工
程を推定することができる。
メモリの冗長回路のヒューズ設定に既に導入されている
ものである。既存の置換アドレス決定装置２を利用して
フェイルビットマップ情報から置換アドレス情報への変
換を行うことができるので、第２従来技術のように高価
な情報処理装置を導入することなく、欠陥セル情報を圧
縮して保存・解析することができ、これを基に不具合工
程を推定することができる。
【０１６４】また、本発明によれば、各ロットに対する
解析データファイルを時系列に長期に渡り蓄積できるた
め、ウエハ工程における各プロセス工程の品質管理にお
いて、ロット番号からロットの各プロセス工程の処理の
日時が特定でき、不具合原因となったプロセス工程の異
常の究明に、周囲の環境などのプロセス自体の要因を解
析することも可能となる。
解析データファイルを時系列に長期に渡り蓄積できるた
め、ウエハ工程における各プロセス工程の品質管理にお
いて、ロット番号からロットの各プロセス工程の処理の
日時が特定でき、不具合原因となったプロセス工程の異
常の究明に、周囲の環境などのプロセス自体の要因を解
析することも可能となる。
【０１６５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。また、以上の説
明では、トリミング装置３に出力するヒューズアドレス
データのフォーマットを置換アドレス解析装置４２で半
導体メモリの置換アドレス形式にフォーマット変換する
例を示したが、置換アドレス決定装置２内で決定された
置換アドレスを置換アドレス惰報ファイル３１に直接出
力するようにしてもよい。このような構成とすること
で、図１１〜図１３に示す中間的なファイルを作成する
工程が不要となる。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。また、以上の説
明では、トリミング装置３に出力するヒューズアドレス
データのフォーマットを置換アドレス解析装置４２で半
導体メモリの置換アドレス形式にフォーマット変換する
例を示したが、置換アドレス決定装置２内で決定された
置換アドレスを置換アドレス惰報ファイル３１に直接出
力するようにしてもよい。このような構成とすること
で、図１１〜図１３に示す中間的なファイルを作成する
工程が不要となる。
【０１６６】
【発明の効果】本発明によれば、半導体メモリの試験を
行い、各半導体メモリのメモリセルのアドレスに対応し
て、パス（ＰＡＳＳ）及びフェイル（ＦＡＩＬ）の判定
結果を示すビットマップから、フェイルビットのビット
アドレスを抽出し、このビットアドレスに基づき、前記
半導体メモリに設けられた冗長メモリ部における冗長ワ
ード線及び冗長ビット線と置換するワード線及びビット
線の置換アドレスを決定し、この置換アドレスに基づい
て得られる、各半導体メモリ毎の置換されたワード線及
びビット線の置換数、置換位置、又は、各ウエハ毎の各
半導体メモリの分布状態に基づく統計解析によりプロセ
ス不具合を推定する様にした。このため、本発明によれ
ば、各チップのビットマップデータを記憶する場合に比
較して、ウエハ単位やロット単位の記憶データ量が削減
できる。
行い、各半導体メモリのメモリセルのアドレスに対応し
て、パス（ＰＡＳＳ）及びフェイル（ＦＡＩＬ）の判定
結果を示すビットマップから、フェイルビットのビット
アドレスを抽出し、このビットアドレスに基づき、前記
半導体メモリに設けられた冗長メモリ部における冗長ワ
ード線及び冗長ビット線と置換するワード線及びビット
線の置換アドレスを決定し、この置換アドレスに基づい
て得られる、各半導体メモリ毎の置換されたワード線及
びビット線の置換数、置換位置、又は、各ウエハ毎の各
半導体メモリの分布状態に基づく統計解析によりプロセ
ス不具合を推定する様にした。このため、本発明によれ
ば、各チップのビットマップデータを記憶する場合に比
較して、ウエハ単位やロット単位の記憶データ量が削減
できる。
【０１６７】すなわち、本発明によれば、時系列にロッ
ト毎のプロセス解析に必要なデータを少ない情報量で保
持でき、長期間に渡り、複数のロットの各チップの解析
データ（ロット番号，ウエハ番号，チップ番号，各チッ
プ毎の置換されたワード線，ビット線，Vref FUSE番号
及びセルフリフレッシュタイマの周期の修正が必要か否
かのヒューズの切断情報等）が時系列にロット処理の履
歴として記憶できる。また、本発明によれば、上記履歴
を用いることで、不具合プロセスの発生の検出、及びプ
ロセスの不具合となる発生の傾向の推定等が行える。
ト毎のプロセス解析に必要なデータを少ない情報量で保
持でき、長期間に渡り、複数のロットの各チップの解析
データ（ロット番号，ウエハ番号，チップ番号，各チッ
プ毎の置換されたワード線，ビット線，Vref FUSE番号
及びセルフリフレッシュタイマの周期の修正が必要か否
かのヒューズの切断情報等）が時系列にロット処理の履
歴として記憶できる。また、本発明によれば、上記履歴
を用いることで、不具合プロセスの発生の検出、及びプ
ロセスの不具合となる発生の傾向の推定等が行える。
【０１６８】さらに、本発明によれば、新たに半導体メ
モリからデータを取得する必要が無く、短時間に大量の
半導体メモリのチップを解析に用いて行うことができ、
ウエハ工程の品質安定の管理が効率よく行える効果があ
る。
モリからデータを取得する必要が無く、短時間に大量の
半導体メモリのチップを解析に用いて行うことができ、
ウエハ工程の品質安定の管理が効率よく行える効果があ
る。
【図１】 本発明の一実施形態による半導体メモリ生産
システムの構成例を示すブロック図である。
システムの構成例を示すブロック図である。
【図２】 半導体メモリ生産システムの流れを示すフロ
ーチャートである。
ーチャートである。
【図３】 本願発明における製造履歴情報ファイル２１
の構成を示す図である。
の構成を示す図である。
【図４】 図１におけるウエハ製造ライン２０の具体的
な構成例を示す図である。
な構成例を示す図である。
【図５】 本願発明におけるウエハ検査情報ファイル２
３の構成を示す図である。
３の構成を示す図である。
【図６】 欠陥分布生成工程ＳＡ２４と欠陥原因推定工
程ＳＡ２５の処理の流れを示すフローチャートである。
程ＳＡ２５の処理の流れを示すフローチャートである。
【図７】 図１における不具合分布データベース３５に
記憶されている不具合分布のパターンを示す図である。
記憶されている不具合分布のパターンを示す図である。
【図８】 図１における不具合分布データベース３５に
記憶されている不具合分布のパターンを示す図である。
記憶されている不具合分布のパターンを示す図である。
【図９】 本発明における冗長アドレス解析装置２がヒ
ューズの切断箇所を示すヒューズアドレスのフォーマッ
ト構成を示す図である。
ューズの切断箇所を示すヒューズアドレスのフォーマッ
ト構成を示す図である。
【図１０】 １本の冗長ワード線のアドレスを設定する
ヒューズ回路の構成例を示す概念図である。
ヒューズ回路の構成例を示す概念図である。
【図１１】 冗長ワード線順にヒューズ開始番号が記述
されたテーブルフォーマットファイルの構成を示す図で
ある。
されたテーブルフォーマットファイルの構成を示す図で
ある。
【図１２】 冗長アドレス解析装置２の出力する中間フ
ァイルの構成を示す図である。
ァイルの構成を示す図である。
【図１３】 冗長アドレス解析装置２の出力する解析デ
ータファイルのフォーマットを示す図である。
ータファイルのフォーマットを示す図である。
【図１４】 横軸が時系列に処理されたロット番号を示
し、縦軸が各ロット毎の総置換数を示す折れ線グラフで
ある。
し、縦軸が各ロット毎の総置換数を示す折れ線グラフで
ある。
【図１５】 ロットのウエハの各チップにおけるワード
線アドレスとこのワード線の冗長ワード線との置換数と
の関係、及びロットのウエハの各チップにおけるビット
線アドレスとこのビット線の冗長ビット線との置換数と
の関係の棒グラフである。
線アドレスとこのワード線の冗長ワード線との置換数と
の関係、及びロットのウエハの各チップにおけるビット
線アドレスとこのビット線の冗長ビット線との置換数と
の関係の棒グラフである。
【図１６】 ウエハの対応するチップ位置にあるチップ
毎の、ワード線の置換数のアドレス個数とビット線の置
換数のアドレス個数との合計値を全ウエハにおいて加算
した綜合計値を、ウエハ上の対応する各チップ位置に各
々記述した面内傾向図である。
毎の、ワード線の置換数のアドレス個数とビット線の置
換数のアドレス個数との合計値を全ウエハにおいて加算
した綜合計値を、ウエハ上の対応する各チップ位置に各
々記述した面内傾向図である。
【図１７】 偶数番号ウエハ及び奇数番号ウエハ毎に、
ウエハにおけるチップ位置毎に、ワード線の置換数のア
ドレス個数とビット線の置換数のアドレス個数との合計
値を、偶数番号ウエハ全てと奇数番号ウエハ全てとで、
対応するチップ位置の総合計値を、ウエハ上の対応する
各チップ位置に各々記述した面内傾向図である。
ウエハにおけるチップ位置毎に、ワード線の置換数のア
ドレス個数とビット線の置換数のアドレス個数との合計
値を、偶数番号ウエハ全てと奇数番号ウエハ全てとで、
対応するチップ位置の総合計値を、ウエハ上の対応する
各チップ位置に各々記述した面内傾向図である。
【図１８】 ロット内における全チップの補正前のリフ
ァレンス電圧Vrefの電圧値の分布傾向を示す棒グラフで
ある。
ァレンス電圧Vrefの電圧値の分布傾向を示す棒グラフで
ある。
【図１９】 ウエハの対応するチップ位置にある全ウエ
ハのセルフリフレッシュが必要なチップの数の積算値
を、ウエハ上の対応する各チップ位置に記述した面内傾
向図である。
ハのセルフリフレッシュが必要なチップの数の積算値
を、ウエハ上の対応する各チップ位置に記述した面内傾
向図である。
【図２０】 本発明における半導体メモリの製造方法を
説明するフローチャートである。
説明するフローチャートである。
【図２１】 本発明における解析データファイルに基づ
いた統計解析の処理の流れを示すフローチャートであ
る。
いた統計解析の処理の流れを示すフローチャートであ
る。
【図２２】 不具合パターンと推定されるプロセスの不
具合との関係を示す概念図である。
具合との関係を示す概念図である。
【図２３】 第３の従来例による不具合工程の判定の概
要を示す図である。
要を示す図である。
【図２４】 第３の従来例による不具合工程の判定の概
要を示す図である。
要を示す図である。
【図２５】 不良と判定された半導体メモリのチップの
配置個所を示すウエハの表面の概念図である。
配置個所を示すウエハの表面の概念図である。
【図２６】 不良と判定された半導体メモリのチップの
配置個所を示すウエハの表面の概念図である。
配置個所を示すウエハの表面の概念図である。
【図２７】 側面から見た、ボート（ウエハを複数固定
する器具）におけるウエハ位置を示す概念図である。
する器具）におけるウエハ位置を示す概念図である。
１ ＬＳＩテスタ ２ 置換アドレス決定装置 ３ トリミング装置 ４ 記憶装置 ２２ ウエハ用テスタ ２６ パッケージ組立装置 ３２ 欠陥分布解析装置 ３３ 表示装置 ３４ 不具合工程推定装置 ３５ 欠陥分布データベース ４２ 置換アドレス解析装置 Ｆ１０１，Ｆ１０２，Ｆ１０３，Ｆ１０４ ヒューズ Ｆ１０５，Ｆ１０６，Ｆ１０７，Ｆ１０８ ヒューズ Ｍ１，Ｍ２ インバータ ＲＲ 抵抗 ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ ＭＯＳトランジスタ ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M106 AA01 AB07 AC13 AD13 AD23 BA01 BA14 DA14 DD01 DJ18 DJ20 DJ21 DJ23 DJ38 5B049 BB07 CC23 CC31 DD05 EE01 EE05 EE07 EE12 EE56 EE59 FF03 FF04 FF09 5L106 DD25 DD26 9A001 BB03 JJ44 JJ46 KK54 LL05
Claims (12)
- 【請求項１】 複数種類のウエハ製造装置を使用してウ
エハに複数の半導体メモリのチップを製造するウエハ製
造ラインと、 前記チップの電気的特性を検査するウエハ用テスタと、 前記ウエハ用テスタの検査結果に基づき、前記半導体メ
モリに設けられた冗長メモリ部への置換アドレスを決定
する置換アドレス決定装置と、 前記置換アドレスを統計処理した結果を基に不具合要因
を推定する推定部とを備え、 前記ウエハ製造ラインの中から不具合を起因するウエハ
製造装置を特定して不具合要因を排除するようにしたこ
とを特微とする半導体メモリ生産システム。 - 【請求項２】 前記推定部は、 前記置換アドレスに基づき置換アドレス分布を生成する
欠陥分布解析装置と、 前記置換アドレス分布と予め記憶されている欠陥分布パ
ターンとを比較して不具合工程を推定する不具合工程推
定装置とを具備したことを特微とする請求項１に記載の
半導体メモリ生産システム。 - 【請求項３】 前記ウエハ内の特定の置換アドレスの置
換数を生成する欠陥分布解析装置を具備したことを特微
とする請求項２または請求項３に記載の半導体メモリ生
産システム。 - 【請求項４】 前記置換数の経時変化を生成する欠陥分
布解析装置を具備したことを特微とする請求項１ないし
請求項３のいずれかに記載の半導体メモリ生産システ
ム。 - 【請求項５】 ウエハ上に製造された半導体メモリを試
験して、試験結果を統計処理することで不具合要因を推
定し、前記ウエハの製造装置から不具合要因を排除する
ようにした半導体メモリ生産システムであって、 前記半導体メモリの試験を行い、各半導体メモリのメモ
リセルのアドレスに対応させて、フェイル及びパスを判
定した結果を示すビットマップを出カする半導体試験部
と、 前記ビットマップからフェイルビットのビットアドレス
を抽出し、このビットアドレスに基づき、前記半導体メ
モリに設けられた冗長メモリ部における冗長ワード線及
び／又は冗長ビット線と置換するワード線及び／又はビ
ット線の置換アドレスを決定する置換アドレス決定部
と、 前記置換アドレスに基づいて得られる、各半導体メモリ
毎の置換されたワード線及び／又はビット線の置換数、
あるいは各ウエハ毎の各半導体メモリの分布状態に基づ
く統計解析によりプロセス不良を推定する推定部とを具
備することを特徴とする半導体メモリ生産システム。 - 【請求項６】 前記推定部が、 冗長ビット線及び／又は冗長ビット線のアドレスを、前
記置換アドレスに設定させるヒューズの切断箇所を示す
ヒューズアドレスを生成するヒューズアドレス設定部
と、 前記ヒューズアドレスから、各半導体メモリ毎の置換さ
れたワード線及び／又はビット線の置換数、あるいは各
ウエハ毎の各半導体メモリのチップの分布状態を抽出す
る抽出部とを具備することを特徴する請求項１ないし請
求項５のいずれかに記載の半導体メモリ生産システム。 - 【請求項７】 前記推定部が前記分布状態に基づき、
前記ウエハ上の各半導体メモリのチップを、前記置換数
に対応する色または階調で示し、ウエハの図形上におい
て、これらのチップによる置換数パターンを生成するパ
ターン形成部を具備することを特徴とする請求項１ない
し請求項６のいずれかに記載の半導体メモリ生産システ
ム。 - 【請求項８】 前記推定部が、前記置換数パターンと、
各プロセス異常により発生する予め記憶されている置換
数パターンとを比較し、この比較結果に基づき特定のプ
ロセス異常を推定することを特徴とする請求項１ないし
請求項７のいずれかに記載の半導体メモリ生産システ
ム。 - 【請求項９】 複数のプロセス工程を経て、ウエハ上に
半導体メモリを形成するウエハ工程と、 ウエハ状態において前記ウエハの検査を行い、良品の選
別を行うウエハテスト工程と、 前記試験の結果として、各半導体メモリのメモリセルの
アドレスと、パス及びフェイルの判定を示すビットマッ
プを出力するビットマップ出力工程と、 前記ビットマップからフェイルビットのビットアドレス
を抽出し、このビットアドレスに基づき、前記半導体メ
モリに設けられた冗長メモリ部における冗長ワード線及
び／又は冗長ビット線と置換するワード線及び／又はビ
ット線の置換アドレスを決定する置換アドレス決定工程
と、 前記置換アドレスに基づいて得られる、各半導体メモリ
毎の置換されたワード線及び／又はビット線の置換数、
あるいは各ウエハ毎の各半導体メモリの分布状態に基づ
く統計解析によりプロセス不良を推定するプロセス不良
推定工程とを有することを特徴とする半導体メモリ生産
方法。 - 【請求項１０】 前記プロセス不良推定工程が、 冗長ワード線及び冗長ビット線のアドレスを、前記置換
アドレスに設定させるヒューズの切断箇所を示すヒュー
ズアドレスを生成するヒューズアドレス設定工程と、 前記ヒューズアドレスから、各半導体メモリ毎の置換さ
れたワード線及びビット線の置換数，あるいは各ウエハ
毎の各半導体メモリのチップの分布状態を抽出する抽出
工程とを具備することを特徴とする請求項９記載の半導
体メモリ生産方法。 - 【請求項１１】 前記プロセス不良推定工程が前記分布
状態に基づき、前記ウエハ上の各半導体メモリのチップ
を、前記置換数に対応する色または階調で示し、ウエハ
の図形上において、これらのチップによる置換数パター
ンを生成するパターン形成部を具備することを特徴とす
る請求項９または請求項１０記載の半導体メモリ生産方
法。 - 【請求項１２】 前記プロセス不良推定工程が、前記置
換数パターンと、各プロセス異常により発生する予め記
憶されている置換数パターンとを比較し、この比較結果
に基づき特定のプロセス異常を推定することを特徴とす
る請求項９ないし請求項１１のいずれかに記載の半導体
メモリ生産方法。
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| DE60105873T DE60105873T2 (de) | 2000-03-21 | 2001-03-16 | Halbleiterspeicher-Herstellungssystem und Halbleiterspeicher-Herstellungsverfahren |
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