JP2001250958A - アクティブマトリックス基板およびその製造方法 - Google Patents
アクティブマトリックス基板およびその製造方法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】
【課題】 ４回のフォトリソグラフィ操作で歩留が高
く、特性の優れたアクティブマトリックス基板を得る。 【解決手段】 第１工程でガラス基板１上に走査線１１
と走査線から延びるゲート電極１２とを形成し、第２工
程でゲート絶縁層２と、アモルファスシリコン層２１お
よびアモルファスシリコン層２２からなる半導体層２０
とを積層し、ＴＦＴ部Tfの半導体層２０を形成し、第３
工程で透明導電層４０と金属層３０とを積層し、信号線
３１と信号線から延びるドレイン電極３２と画素電極４
１と画素電極から延びるソース電極３３とを形成し、次
いでチャネルギャップ２３のｎ+アモルファスシリコン
層２２をエッチング除去し、第４工程で保護絶縁層３を
形成し、画素電極４１上の保護絶縁層３と金属層３０と
をエッチング除去する。
く、特性の優れたアクティブマトリックス基板を得る。 【解決手段】 第１工程でガラス基板１上に走査線１１
と走査線から延びるゲート電極１２とを形成し、第２工
程でゲート絶縁層２と、アモルファスシリコン層２１お
よびアモルファスシリコン層２２からなる半導体層２０
とを積層し、ＴＦＴ部Tfの半導体層２０を形成し、第３
工程で透明導電層４０と金属層３０とを積層し、信号線
３１と信号線から延びるドレイン電極３２と画素電極４
１と画素電極から延びるソース電極３３とを形成し、次
いでチャネルギャップ２３のｎ+アモルファスシリコン
層２２をエッチング除去し、第４工程で保護絶縁層３を
形成し、画素電極４１上の保護絶縁層３と金属層３０と
をエッチング除去する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に用い
るアクティブマトリックス基板およびその製造方法に係
わり、特に製造工程が簡略化されしかも特性に優れたア
クティブマトリックス基板および歩留が改善されたその
製造方法に関する。
るアクティブマトリックス基板およびその製造方法に係
わり、特に製造工程が簡略化されしかも特性に優れたア
クティブマトリックス基板および歩留が改善されたその
製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下「ＴＦＴ」と記
す）をスイッチング素子として用いるアクティブマトリ
ックス型液晶表示装置は、それぞれ独立したＴＦＴおよ
び画素電極を有する画素領域がマトリックス状に配置さ
れたアクティブマトリックス基板とカラーフィルタ基板
とが液晶を介して対向配置されて構成されている。また
各画素領域のＴＦＴ部および境界領域にはカラーフィル
タ基板またはアクティブマトリックス基板に遮光層が形
成されている。
す）をスイッチング素子として用いるアクティブマトリ
ックス型液晶表示装置は、それぞれ独立したＴＦＴおよ
び画素電極を有する画素領域がマトリックス状に配置さ
れたアクティブマトリックス基板とカラーフィルタ基板
とが液晶を介して対向配置されて構成されている。また
各画素領域のＴＦＴ部および境界領域にはカラーフィル
タ基板またはアクティブマトリックス基板に遮光層が形
成されている。
【０００３】アクティブマトリックス基板の回路構成の
配置を模した一例を図１８２に示す。図１８２において
このアクティブマトリックス基板は、透明絶縁性基板上
に複数の走査線１０１１が形成され、前記透明絶縁性基
板上に図示しないゲート絶縁層を挟んで前記走査線と交
差するように複数の並列する信号線１０３１が形成さ
れ、この走査線と信号線との交点付近に、ゲート電極１
０１２と、このゲ−ト電極にゲート絶縁層を介して対向
する島状の半導体層と、この半導体層上にチャネルギャ
ップを隔てて形成された一対のドレイン電極１０３２お
よびソース電極１０３３とからなる逆スタガ型のＴＦＴ
１０６０が形成されている。また走査線１０１１と信号
線１０３１とに囲まれた窓部Wdに、画素電極１０４１と
蓄積容量部１０７０とが形成され、ゲート電極１０１２
は走査線１０１１に、ドレイン電極１０３２は信号線１
０３１に、ソース電極１０３３は画素電極１０４１にそ
れぞれ接続されている。
配置を模した一例を図１８２に示す。図１８２において
このアクティブマトリックス基板は、透明絶縁性基板上
に複数の走査線１０１１が形成され、前記透明絶縁性基
板上に図示しないゲート絶縁層を挟んで前記走査線と交
差するように複数の並列する信号線１０３１が形成さ
れ、この走査線と信号線との交点付近に、ゲート電極１
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１０６０が形成されている。また走査線１０１１と信号
線１０３１とに囲まれた窓部Wdに、画素電極１０４１と
蓄積容量部１０７０とが形成され、ゲート電極１０１２
は走査線１０１１に、ドレイン電極１０３２は信号線１
０３１に、ソース電極１０３３は画素電極１０４１にそ
れぞれ接続されている。
【０００４】窓部Wdとこれを囲む走査線１０１１および
信号線１０３１と、ＴＦＴ１０６０とを含む領域を以下
「画素領域Px」という。そしてこれら複数の画素領域Px
がマトリックス状に縦横に隣接して配列され、液晶表示
装置の表示面Dpを構成している。
信号線１０３１と、ＴＦＴ１０６０とを含む領域を以下
「画素領域Px」という。そしてこれら複数の画素領域Px
がマトリックス状に縦横に隣接して配列され、液晶表示
装置の表示面Dpを構成している。
【０００５】それぞれの走査線１０１１は表示面Dpの外
側に延長され、その先端の始端部にはアクティブマトリ
ックス基板の表面に露出した走査線端子１０１５が形成
されている。またそれぞれの信号線１０３１は表示面Dp
の外側に延長され、その先端の始端部にはアクティブマ
トリックス基板の表面に露出した信号線端子１０３５が
形成されている。表示面Dpの外側には、過電流発生時に
各走査線、信号線に接続されるＴＦＴを保護する保護ト
ランジスタ１０８０が付属している場合もある。また隣
合う信号線１０３１は不用意な電撃を分散させ画素領域
のＴＦＴを保護する目的で、表示面Dpの外側で互いに高
抵抗線によって電気的に接続されている場合もある。
側に延長され、その先端の始端部にはアクティブマトリ
ックス基板の表面に露出した走査線端子１０１５が形成
されている。またそれぞれの信号線１０３１は表示面Dp
の外側に延長され、その先端の始端部にはアクティブマ
トリックス基板の表面に露出した信号線端子１０３５が
形成されている。表示面Dpの外側には、過電流発生時に
各走査線、信号線に接続されるＴＦＴを保護する保護ト
ランジスタ１０８０が付属している場合もある。また隣
合う信号線１０３１は不用意な電撃を分散させ画素領域
のＴＦＴを保護する目的で、表示面Dpの外側で互いに高
抵抗線によって電気的に接続されている場合もある。
【０００６】表示面Dpの外周部には、製造中にアクティ
ブマトリックス基板に発生する不用意な電撃を全配線に
分散させ層間ショートなどの不具合を防止したり、回路
欠陥を検査するなどの目的で、各走査線１０１１を連結
するゲートシャントバス線１０９１、各信号線１０３１
を連結するドレインシャントバス線１０９２、ゲートシ
ャントバス線とドレインシャントバス線とを接続する接
続部、走査線と信号線の検査パッドそれぞれ１０９４、
１０９５など各種周辺回路が設けられ、製造終了時には
検査パッド以外の上記周辺回路は基板周辺と共に切除さ
れる。
ブマトリックス基板に発生する不用意な電撃を全配線に
分散させ層間ショートなどの不具合を防止したり、回路
欠陥を検査するなどの目的で、各走査線１０１１を連結
するゲートシャントバス線１０９１、各信号線１０３１
を連結するドレインシャントバス線１０９２、ゲートシ
ャントバス線とドレインシャントバス線とを接続する接
続部、走査線と信号線の検査パッドそれぞれ１０９４、
１０９５など各種周辺回路が設けられ、製造終了時には
検査パッド以外の上記周辺回路は基板周辺と共に切除さ
れる。
【０００７】検査パッド以外の上記周辺回路を切除して
得られたアクティブマトリックス基板は、それぞれの走
査線端子１０１５が図示しない走査線ドライバに接続さ
れ、信号線端子１０３５が図示しない信号線ドライバに
接続され、それぞれのドライバからの信号によって画素
領域の各ＴＦＴ１０６０を介して画素電極１０４１には
各々特定の画素信号が書き込まれる。
得られたアクティブマトリックス基板は、それぞれの走
査線端子１０１５が図示しない走査線ドライバに接続さ
れ、信号線端子１０３５が図示しない信号線ドライバに
接続され、それぞれのドライバからの信号によって画素
領域の各ＴＦＴ１０６０を介して画素電極１０４１には
各々特定の画素信号が書き込まれる。
【０００８】画素電極１０４１は共通電極１０１４と対
向して配置され、この双方の電極間に電位差が印加され
ることによって当該画素領域の液晶が駆動される。この
画素電極と共通電極との配置形態には２種類ある。その
一つは図１８３（ａ）に示すように、アクティブマトリ
ックス基板に形成された画素電極１０４１とカラーフィ
ルタ基板に表示領域全体にわたって形成された共通電極
１０１４とが液晶Lcを挟んで対向配置される形態であ
り、この形態は一般に「ねじれネマティック型（以下
「ＴＮ型」という）」と呼ばれている。もう一つは、図
１８３（ｂ）に示すように、アクティブマトリックス基
板上で櫛歯状に形成された画素電極１０４１と櫛歯状に
形成された共通電極１０１４とが互いに非接触に対向配
置される形態であり、この形態は一般に「In Plane Swi
tching方式（以下「ＩＰＳ型」という）」と呼ばれてい
る。
向して配置され、この双方の電極間に電位差が印加され
ることによって当該画素領域の液晶が駆動される。この
画素電極と共通電極との配置形態には２種類ある。その
一つは図１８３（ａ）に示すように、アクティブマトリ
ックス基板に形成された画素電極１０４１とカラーフィ
ルタ基板に表示領域全体にわたって形成された共通電極
１０１４とが液晶Lcを挟んで対向配置される形態であ
り、この形態は一般に「ねじれネマティック型（以下
「ＴＮ型」という）」と呼ばれている。もう一つは、図
１８３（ｂ）に示すように、アクティブマトリックス基
板上で櫛歯状に形成された画素電極１０４１と櫛歯状に
形成された共通電極１０１４とが互いに非接触に対向配
置される形態であり、この形態は一般に「In Plane Swi
tching方式（以下「ＩＰＳ型」という）」と呼ばれてい
る。
【０００９】ＴＦＴ１０６０は各画素領域Pxにおいて走
査線１０１１から延びるゲート電極１０１２と、信号線
１０３１から延びる電極（以下本明細書では「ドレイン
電極」という）１０３２と、画素電極１０４１に接続さ
れた電極（以下本明細書では「ソース電極」という）１
０３３とを有し、ゲート電極１０１２に伝達される走査
線信号によりドレイン電極１０３２とソース電極１０３
３とが選択的に導通し、信号線１０３１からもたらされ
る画像信号が画素電極１０４１に伝達され、画素電極１
０４１と共通電極１０１４との間に生じる電位差によっ
て液晶が駆動される。
査線１０１１から延びるゲート電極１０１２と、信号線
１０３１から延びる電極（以下本明細書では「ドレイン
電極」という）１０３２と、画素電極１０４１に接続さ
れた電極（以下本明細書では「ソース電極」という）１
０３３とを有し、ゲート電極１０１２に伝達される走査
線信号によりドレイン電極１０３２とソース電極１０３
３とが選択的に導通し、信号線１０３１からもたらされ
る画像信号が画素電極１０４１に伝達され、画素電極１
０４１と共通電極１０１４との間に生じる電位差によっ
て液晶が駆動される。
【００１０】蓄積容量部１０７０は、蓄積容量電極１０
７１と蓄積共通電極１０７２とからなり、走査線１０１
１が非選択となったときに画素電極１０４１に印加され
ていた液晶駆動電位が、ＴＦＴ１０６０などを通じてリ
ークすることによる電位変動を防止するために、ゲート
電極１０１２に次回の選択信号が印加されるまで液晶駆
動電位を保持するために設けられている。図１８２では
蓄積共通電極１０７２が前段走査線に接続されるゲート
ストレージ方式の蓄積容量が形成されているが、蓄積共
通電極１０７２が共通配線１０１３に接続されるコモン
ストレージ方式の蓄積容量が形成されることもある。
７１と蓄積共通電極１０７２とからなり、走査線１０１
１が非選択となったときに画素電極１０４１に印加され
ていた液晶駆動電位が、ＴＦＴ１０６０などを通じてリ
ークすることによる電位変動を防止するために、ゲート
電極１０１２に次回の選択信号が印加されるまで液晶駆
動電位を保持するために設けられている。図１８２では
蓄積共通電極１０７２が前段走査線に接続されるゲート
ストレージ方式の蓄積容量が形成されているが、蓄積共
通電極１０７２が共通配線１０１３に接続されるコモン
ストレージ方式の蓄積容量が形成されることもある。
【００１１】前記回路構成を有する従来のＴＮ型液晶表
示装置におけるアクティブマトリックス基板の製造方法
の一例（例えば特開平９−１２００８３号公報）を、図
１８４（ａ）〜図１８４（ｅ）を参照して説明する。こ
こでは成膜操作とフォトリソグラフィ技術を用いたパタ
ーニング、エッチング操作（以下単に「エッチング」と
いう）との組合せを１工程として示す。なお、以下の説
明においてアクティブマトリックス基板の画素電極１０
４１が形成される部位を窓部Wd、ＴＦＴ１０６０が形成
される部位をＴＦＴ部Tf、蓄積容量電極１０７１が形成
される部位を蓄積容量部Cp、端子などの周辺回路が形成
される表示面Dpの外周を外周部Ssと表記する。
示装置におけるアクティブマトリックス基板の製造方法
の一例（例えば特開平９−１２００８３号公報）を、図
１８４（ａ）〜図１８４（ｅ）を参照して説明する。こ
こでは成膜操作とフォトリソグラフィ技術を用いたパタ
ーニング、エッチング操作（以下単に「エッチング」と
いう）との組合せを１工程として示す。なお、以下の説
明においてアクティブマトリックス基板の画素電極１０
４１が形成される部位を窓部Wd、ＴＦＴ１０６０が形成
される部位をＴＦＴ部Tf、蓄積容量電極１０７１が形成
される部位を蓄積容量部Cp、端子などの周辺回路が形成
される表示面Dpの外周を外周部Ssと表記する。
【００１２】（第１工程） 図１８４（ａ）に示すよう
に、ガラス基板１００１上に金属層１０１０を形成し、
次いで図示しない走査線１０１１と、この走査線からＴ
ＦＴ部Tfに延びるゲート電極１０１２と、外周部Ssに延
びる走査線端子１０１５と、蓄積容量部Cpの蓄積共通電
極１０７２とを残して、金属層１０１０をエッチング除
去する。 （第２工程） 図１８４（ｂ）に示すように、前記透明
絶縁性基板上に順次ゲート絶縁層１００２と、アモルフ
ァスシリコン層１０２１およびｎ+アモルファスシリコ
ン層１０２２からなる半導体層１０２０とを積層し、Ｔ
ＦＴ部Tfを残して半導体層１０２０をエッチング除去す
る。 （第３工程） 図１８４（ｃ）に示すように、前記透明
絶縁性基板上に金属層１０３０を形成し、信号線１０３
１と、信号線から外周部Ssに延びる信号線端子１０３５
と、ドレイン電極１０３２と、ソース電極１０３３とを
残して、金属層１０３０をエッチング除去する。次に残
された金属層をマスクとしてＴＦＴ部のチャネルギャッ
プ１０２３に露出したｎ+アモルファスシリコン層１０
２２を除去する。 （第４工程） 図１８４（ｄ）に示すように、前記透明
絶縁性基板上に保護絶縁層１００３を形成し、外周部Ss
において保護絶縁層１００３を貫通して信号線端子１０
３５に達する第１開口１０６１と、ＴＦＴ部Tfにおいて
保護絶縁層１００３を貫通してソース電極１０３３に達
する第２開口１０６２と、外周部Ssにおいて保護絶縁層
１００３およびゲート絶縁層１００２を貫通して走査線
端子１０１５に達する第３開口１０６３とをエッチング
して形成する。 （第５工程） 図１８４（ｅ）に示すように、前記透明
絶縁性基板上に透明導電層１０４０を形成し、ＴＦＴ部
Tfにおいて第２開口１０６２を通してソース電極１０３
３に接続され窓部Wdに広がる画素電極１０４１と、蓄積
容量部Cpにおいて蓄積共通電極１０７２の上に画素電極
から延びる蓄積容量電極１０７１と、外周部Ssにおいて
第１開口１０６１を通して信号線端子１０３５上および
第３開口１０６３を通して走査線端子１０１５上の表面
に露出する端子パッド１０９５とを残して、透明導電層
１０４０をエッチング除去し、工程を完了する。
に、ガラス基板１００１上に金属層１０１０を形成し、
次いで図示しない走査線１０１１と、この走査線からＴ
ＦＴ部Tfに延びるゲート電極１０１２と、外周部Ssに延
びる走査線端子１０１５と、蓄積容量部Cpの蓄積共通電
極１０７２とを残して、金属層１０１０をエッチング除
去する。 （第２工程） 図１８４（ｂ）に示すように、前記透明
絶縁性基板上に順次ゲート絶縁層１００２と、アモルフ
ァスシリコン層１０２１およびｎ+アモルファスシリコ
ン層１０２２からなる半導体層１０２０とを積層し、Ｔ
ＦＴ部Tfを残して半導体層１０２０をエッチング除去す
る。 （第３工程） 図１８４（ｃ）に示すように、前記透明
絶縁性基板上に金属層１０３０を形成し、信号線１０３
１と、信号線から外周部Ssに延びる信号線端子１０３５
と、ドレイン電極１０３２と、ソース電極１０３３とを
残して、金属層１０３０をエッチング除去する。次に残
された金属層をマスクとしてＴＦＴ部のチャネルギャッ
プ１０２３に露出したｎ+アモルファスシリコン層１０
２２を除去する。 （第４工程） 図１８４（ｄ）に示すように、前記透明
絶縁性基板上に保護絶縁層１００３を形成し、外周部Ss
において保護絶縁層１００３を貫通して信号線端子１０
３５に達する第１開口１０６１と、ＴＦＴ部Tfにおいて
保護絶縁層１００３を貫通してソース電極１０３３に達
する第２開口１０６２と、外周部Ssにおいて保護絶縁層
１００３およびゲート絶縁層１００２を貫通して走査線
端子１０１５に達する第３開口１０６３とをエッチング
して形成する。 （第５工程） 図１８４（ｅ）に示すように、前記透明
絶縁性基板上に透明導電層１０４０を形成し、ＴＦＴ部
Tfにおいて第２開口１０６２を通してソース電極１０３
３に接続され窓部Wdに広がる画素電極１０４１と、蓄積
容量部Cpにおいて蓄積共通電極１０７２の上に画素電極
から延びる蓄積容量電極１０７１と、外周部Ssにおいて
第１開口１０６１を通して信号線端子１０３５上および
第３開口１０６３を通して走査線端子１０１５上の表面
に露出する端子パッド１０９５とを残して、透明導電層
１０４０をエッチング除去し、工程を完了する。
【００１３】
【発明が解決しようとする課題】アクティブマトリック
ス基板の製造方法については上記以外にも多くの方法が
提案されているが、従来の方法は成膜操作とパターニン
グ、エッチングとの組み合わせを１工程とするとき、い
ずれも５工程以上を要するものであった。しかし、最近
パーソナルコンピュータやモニターなどの表示装置とし
て陰極線管に代わって液晶表示装置が多用されるように
なり、これに伴って大型画面の液晶表示装置の低価格化
が強く要求されるようになってきた。液晶表示装置の低
価格化には総合的なコストダウンが必要であるが、その
一手段として製造工程の簡略化が挙げられる。特にフォ
トリソグラフィーの増加による工程数の増加は多大の設
備投資と歩留の低下を伴うことから、エッチング回数を
削減する方法が探索された。さらに従来の製造方法で
は、保護トランジスタなどの周辺回路を形成するため、
さらに余分の工程を必要とする場合もあり、またエッチ
ング操作によって下層の残すべき膜が侵食され歩留を低
下させる場合もあった。
ス基板の製造方法については上記以外にも多くの方法が
提案されているが、従来の方法は成膜操作とパターニン
グ、エッチングとの組み合わせを１工程とするとき、い
ずれも５工程以上を要するものであった。しかし、最近
パーソナルコンピュータやモニターなどの表示装置とし
て陰極線管に代わって液晶表示装置が多用されるように
なり、これに伴って大型画面の液晶表示装置の低価格化
が強く要求されるようになってきた。液晶表示装置の低
価格化には総合的なコストダウンが必要であるが、その
一手段として製造工程の簡略化が挙げられる。特にフォ
トリソグラフィーの増加による工程数の増加は多大の設
備投資と歩留の低下を伴うことから、エッチング回数を
削減する方法が探索された。さらに従来の製造方法で
は、保護トランジスタなどの周辺回路を形成するため、
さらに余分の工程を必要とする場合もあり、またエッチ
ング操作によって下層の残すべき膜が侵食され歩留を低
下させる場合もあった。
【００１４】エッチング回数を削減する方法については
従来からも各種提案されている。例えば、特許第２５７
０２５５号公報や特開昭６３−１５４７２号公報は、第
１工程で走査線とゲート電極を形成し、第２工程でゲー
ト絶縁層と半導体層と金属層とを成膜後、信号線とドレ
イン電極とソース電極とが連続した部分を残して金属層
および半導体層をエッチング除去し、第３工程で透明導
電層を成膜後信号線とドレイン電極とソース電極とこの
ソース電極から延びる画素電極とを残して透明導電層お
よびチャネルギャップの金属層をエッチング除去し、次
いで残された透明導電層をマスクとしてｎ+アモルファ
スシリコン層を除去し、第４工程で保護絶縁層を形成
後、画素電極上の保護絶縁層をエッチング除去する４工
程法を提案している。しかし、この方法では一般にゲー
ト金属層とドレイン金属層の電気的な変換ができないた
め、保護トランジスタが形成できず、歩留に問題があ
る。
従来からも各種提案されている。例えば、特許第２５７
０２５５号公報や特開昭６３−１５４７２号公報は、第
１工程で走査線とゲート電極を形成し、第２工程でゲー
ト絶縁層と半導体層と金属層とを成膜後、信号線とドレ
イン電極とソース電極とが連続した部分を残して金属層
および半導体層をエッチング除去し、第３工程で透明導
電層を成膜後信号線とドレイン電極とソース電極とこの
ソース電極から延びる画素電極とを残して透明導電層お
よびチャネルギャップの金属層をエッチング除去し、次
いで残された透明導電層をマスクとしてｎ+アモルファ
スシリコン層を除去し、第４工程で保護絶縁層を形成
後、画素電極上の保護絶縁層をエッチング除去する４工
程法を提案している。しかし、この方法では一般にゲー
ト金属層とドレイン金属層の電気的な変換ができないた
め、保護トランジスタが形成できず、歩留に問題があ
る。
【００１５】また、特開平７−１７５０８４号公報は、
第１工程で走査線とゲート電極を形成し、第２工程でゲ
ート絶縁層と半導体層とを成膜後、ＴＦＴ部の半導体層
を残しゲート絶縁層および半導体層をエッチング除去
し、第３工程で透明導電層を成膜後、信号線と画素電極
とドレイン電極とソース電極とを残して透明導電層をエ
ッチング除去し、次いで残された透明導電層をマスクと
してｎ+アモルファスシリコン層を除去し、第４工程で
保護絶縁層を形成後、画素電極上の保護絶縁層をエッチ
ング除去する４工程法を提案している。しかし、この方
法は信号線、ドレイン電極、ソース電極などが抵抗が高
く膜欠陥の起き易い透明導電層（ＩＴＯ）のみによって
形成されるため、表示品位や歩留に問題がある。
第１工程で走査線とゲート電極を形成し、第２工程でゲ
ート絶縁層と半導体層とを成膜後、ＴＦＴ部の半導体層
を残しゲート絶縁層および半導体層をエッチング除去
し、第３工程で透明導電層を成膜後、信号線と画素電極
とドレイン電極とソース電極とを残して透明導電層をエ
ッチング除去し、次いで残された透明導電層をマスクと
してｎ+アモルファスシリコン層を除去し、第４工程で
保護絶縁層を形成後、画素電極上の保護絶縁層をエッチ
ング除去する４工程法を提案している。しかし、この方
法は信号線、ドレイン電極、ソース電極などが抵抗が高
く膜欠陥の起き易い透明導電層（ＩＴＯ）のみによって
形成されるため、表示品位や歩留に問題がある。
【００１６】さらに、特開平８−１４６４６２号公報
は、第１工程で走査線とゲート電極を形成し、第２工程
でゲート絶縁層と半導体層と金属シリサイド層とを成膜
後、信号線とドレイン電極とおよびソース電極とが連続
した部分を残して金属シリサイド層および半導体層およ
びゲート絶縁層をエッチング除去し、第３工程で透明導
電層と金属層とを成膜後、信号線とドレイン電極とソー
ス電極およびこのソース電極と連結する画素電極とを残
して金属層および透明導電層をエッチング除去し、次い
で残された金属層をマスクとしてｎ+アモルファスシリ
コン層を除去し、第４工程で保護絶縁層を形成後、画素
電極上の保護絶縁層および金属層をエッチング除去する
４工程法を提案している。
は、第１工程で走査線とゲート電極を形成し、第２工程
でゲート絶縁層と半導体層と金属シリサイド層とを成膜
後、信号線とドレイン電極とおよびソース電極とが連続
した部分を残して金属シリサイド層および半導体層およ
びゲート絶縁層をエッチング除去し、第３工程で透明導
電層と金属層とを成膜後、信号線とドレイン電極とソー
ス電極およびこのソース電極と連結する画素電極とを残
して金属層および透明導電層をエッチング除去し、次い
で残された金属層をマスクとしてｎ+アモルファスシリ
コン層を除去し、第４工程で保護絶縁層を形成後、画素
電極上の保護絶縁層および金属層をエッチング除去する
４工程法を提案している。
【００１７】しかし、特開平７−１７５０８４号公報や
特開平８−１４６４６２号公報の方法は信号線の金属層
や透明導電層あるいは保護絶縁層のエッチング中にエッ
チング液のしみ込みにより信号線が断線したり、下層の
走査線やゲート電極などの回路要素が侵食されたり、あ
るいはまた、走査線と信号線がショートしたりして、歩
留やアクティブマトリックス基板としての特性に問題が
あるため、実用化が困難であった。本発明は前記の課題
を解決するためになされたものであり、従って、その目
的は、特性に優れしかも少ない製造工程で歩留よく製造
することができるアクティブマトリックス基板およびそ
の製造方法を提供することにある。
特開平８−１４６４６２号公報の方法は信号線の金属層
や透明導電層あるいは保護絶縁層のエッチング中にエッ
チング液のしみ込みにより信号線が断線したり、下層の
走査線やゲート電極などの回路要素が侵食されたり、あ
るいはまた、走査線と信号線がショートしたりして、歩
留やアクティブマトリックス基板としての特性に問題が
あるため、実用化が困難であった。本発明は前記の課題
を解決するためになされたものであり、従って、その目
的は、特性に優れしかも少ない製造工程で歩留よく製造
することができるアクティブマトリックス基板およびそ
の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の請求項１は、透明絶縁性基板上において
直交する走査線と信号線とに囲まれて前記走査線と前記
信号線とを含む画素領域が配列され、当該領域にゲート
電極と、前記ゲ−ト電極にゲート絶縁層を介して対向す
る島状の半導体層と、前記半導体層上にチャネルギャッ
プを隔てて形成された一対のドレイン電極およびソース
電極とからなる逆スタガ型薄膜トランジスタが形成さ
れ、前記走査線と前記信号線とに囲まれた光が透過する
窓部に画素電極が形成され、前記ゲート電極は前記走査
線に、前記ドレイン電極は前記信号線に、前記ソース電
極は前記画素電極にそれぞれ接続されたアクティブマト
リックス基板（以下同様のアクティブマトリックス基板
を「ＴＮ型アクティブマトリックス基板」という）にお
いて、前記信号線、前記ソース電極、および前記ドレイ
ン電極がいずれも透明導電層上に金属層を積層して形成
され、前記ソース電極の下層の前記透明導電層が窓部の
前記ゲート絶縁層上に延びて前記画素電極が形成された
アクティブマトリックス基板を提供する。
めに、本発明の請求項１は、透明絶縁性基板上において
直交する走査線と信号線とに囲まれて前記走査線と前記
信号線とを含む画素領域が配列され、当該領域にゲート
電極と、前記ゲ−ト電極にゲート絶縁層を介して対向す
る島状の半導体層と、前記半導体層上にチャネルギャッ
プを隔てて形成された一対のドレイン電極およびソース
電極とからなる逆スタガ型薄膜トランジスタが形成さ
れ、前記走査線と前記信号線とに囲まれた光が透過する
窓部に画素電極が形成され、前記ゲート電極は前記走査
線に、前記ドレイン電極は前記信号線に、前記ソース電
極は前記画素電極にそれぞれ接続されたアクティブマト
リックス基板（以下同様のアクティブマトリックス基板
を「ＴＮ型アクティブマトリックス基板」という）にお
いて、前記信号線、前記ソース電極、および前記ドレイ
ン電極がいずれも透明導電層上に金属層を積層して形成
され、前記ソース電極の下層の前記透明導電層が窓部の
前記ゲート絶縁層上に延びて前記画素電極が形成された
アクティブマトリックス基板を提供する。
【００１９】このＴＮ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、信号線が
金属層と透明導電層とで積層されて形成されているの
で、信号線の配線抵抗が低減できると共に断線不良など
による歩留の低下が抑えられ、またソース電極と画素電
極とが透明導電層によって一体に形成されているので、
接続による電気抵抗の増大が抑えられ特性が向上する。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、信号線が
金属層と透明導電層とで積層されて形成されているの
で、信号線の配線抵抗が低減できると共に断線不良など
による歩留の低下が抑えられ、またソース電極と画素電
極とが透明導電層によって一体に形成されているので、
接続による電気抵抗の増大が抑えられ特性が向上する。
【００２０】本発明の請求項２は、透明絶縁性基板上に
走査線と共通配線とが交互に複数配列され、直交する走
査線と信号線とに囲まれて前記走査線と前記信号線とを
含む画素領域が配列され、当該領域にゲート電極と、前
記ゲ−ト電極にゲート絶縁層を介して対向する島状の半
導体層と、この半導体層上にチャネルギャップを隔てて
形成された一対のドレイン電極およびソース電極とから
なる逆スタガ型薄膜トランジスタが形成され、前記走査
線と前記信号線とに囲まれた窓部に配設された櫛歯状の
画素電極と、前記画素電極に対向して前記共通配線に接
続された櫛歯状の共通電極とが形成され、前記ゲート電
極は前記走査線に、前記ドレイン電極は前記信号線に、
前記ソース電極は前記画素電極にそれぞれ接続され、前
記画素電極と前記共通電極との間に前記透明絶縁性基板
面に対して横方向の電界を形成するアクティブマトリッ
クス基板（以下同様のアクティブマトリックス基板を
「ＩＰＳ型アクティブマトリックス基板」という）にお
いて、前記共通配線と前記共通電極とが共に前記走査線
と同層に形成され、かつ前記透明絶縁性基板の少なくと
も一方の辺部において前記共通配線の端部が前記走査線
の同じ辺部の端部より外側に延びて形成され、前記共通
配線の端部が互いに前記走査線と同層において連結され
ているアクティブマトリックス基板を提供する。
走査線と共通配線とが交互に複数配列され、直交する走
査線と信号線とに囲まれて前記走査線と前記信号線とを
含む画素領域が配列され、当該領域にゲート電極と、前
記ゲ−ト電極にゲート絶縁層を介して対向する島状の半
導体層と、この半導体層上にチャネルギャップを隔てて
形成された一対のドレイン電極およびソース電極とから
なる逆スタガ型薄膜トランジスタが形成され、前記走査
線と前記信号線とに囲まれた窓部に配設された櫛歯状の
画素電極と、前記画素電極に対向して前記共通配線に接
続された櫛歯状の共通電極とが形成され、前記ゲート電
極は前記走査線に、前記ドレイン電極は前記信号線に、
前記ソース電極は前記画素電極にそれぞれ接続され、前
記画素電極と前記共通電極との間に前記透明絶縁性基板
面に対して横方向の電界を形成するアクティブマトリッ
クス基板（以下同様のアクティブマトリックス基板を
「ＩＰＳ型アクティブマトリックス基板」という）にお
いて、前記共通配線と前記共通電極とが共に前記走査線
と同層に形成され、かつ前記透明絶縁性基板の少なくと
も一方の辺部において前記共通配線の端部が前記走査線
の同じ辺部の端部より外側に延びて形成され、前記共通
配線の端部が互いに前記走査線と同層において連結され
ているアクティブマトリックス基板を提供する。
【００２１】このＩＰＳ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、共通配線
が透明絶縁性基板の一方または相対する両方の辺部にお
いて端部が走査線の同じ辺部の端部より外側に延びてお
り、これらの共通配線の端部を共通配線連結線が互いに
連結し、この連結線に共通配線端子部が形成されている
ので、走査線端子が透明絶縁性基板の片側に形成されて
いる場合も両側に形成されている場合も共通配線端子の
取り出しが可能になり、ＩＰＳ型のアクティブマトリッ
クス基板が単独で実現できる。またこのアクティブマト
リックス基板は、共通電極と画素電極部の段差を小さく
できるので、パネル工程での配向制御が容易である。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、共通配線
が透明絶縁性基板の一方または相対する両方の辺部にお
いて端部が走査線の同じ辺部の端部より外側に延びてお
り、これらの共通配線の端部を共通配線連結線が互いに
連結し、この連結線に共通配線端子部が形成されている
ので、走査線端子が透明絶縁性基板の片側に形成されて
いる場合も両側に形成されている場合も共通配線端子の
取り出しが可能になり、ＩＰＳ型のアクティブマトリッ
クス基板が単独で実現できる。またこのアクティブマト
リックス基板は、共通電極と画素電極部の段差を小さく
できるので、パネル工程での配向制御が容易である。
【００２２】本発明の請求項３は、ＴＮ型アクティブマ
トリックス基板において、前記信号線の下層に前記信号
線と同一形状の半導体層が形成され、前記半導体層と前
記信号線とを透明導電層が被覆すると共に、前記ソース
電極と前記ドレイン電極とが金属層上に前記透明導電層
を積層して形成され、前記ソース電極の上層の前記透明
導電層が窓部の前記ゲート絶縁層上に延びて前記画素電
極が形成されたアクティブマトリックス基板を提供す
る。
トリックス基板において、前記信号線の下層に前記信号
線と同一形状の半導体層が形成され、前記半導体層と前
記信号線とを透明導電層が被覆すると共に、前記ソース
電極と前記ドレイン電極とが金属層上に前記透明導電層
を積層して形成され、前記ソース電極の上層の前記透明
導電層が窓部の前記ゲート絶縁層上に延びて前記画素電
極が形成されたアクティブマトリックス基板を提供す
る。
【００２３】このＴＮ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、信号線が
金属層と透明導電層とで積層されて形成されているの
で、信号線の配線抵抗が低減できると共に断線不良など
による歩留の低下が抑えられ、またソース電極と画素電
極とが透明導電層によって一体に形成されているので、
接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、信号線の下層
の半導体層の側面が透明導電層で被覆されているので、
ＴＦＴのチャネルを形成するｎ+アモルファスシリコン
層のエッチング時に、半導体層のアモルファスシリコン
層が横方向に侵食されることを防止でき、保護絶縁膜の
被覆形状悪化による配向制御の不具合を防止することが
できる。また信号線の金属層の側面が透明導電層で被覆
されているので、透明導電層のエッチング時にフォトレ
ジストが信号線の金属層と半導体層を覆って形成されて
いるので、金属層上にゴミや異物があっても透明導電層
と金属層の界面にエッチング液がしみ込むことがなく、
信号線の断線を防止することができる。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、信号線が
金属層と透明導電層とで積層されて形成されているの
で、信号線の配線抵抗が低減できると共に断線不良など
による歩留の低下が抑えられ、またソース電極と画素電
極とが透明導電層によって一体に形成されているので、
接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、信号線の下層
の半導体層の側面が透明導電層で被覆されているので、
ＴＦＴのチャネルを形成するｎ+アモルファスシリコン
層のエッチング時に、半導体層のアモルファスシリコン
層が横方向に侵食されることを防止でき、保護絶縁膜の
被覆形状悪化による配向制御の不具合を防止することが
できる。また信号線の金属層の側面が透明導電層で被覆
されているので、透明導電層のエッチング時にフォトレ
ジストが信号線の金属層と半導体層を覆って形成されて
いるので、金属層上にゴミや異物があっても透明導電層
と金属層の界面にエッチング液がしみ込むことがなく、
信号線の断線を防止することができる。
【００２４】本発明の請求項４は、ＴＮ型アクティブマ
トリックス基板において、前記信号線の下層に形成され
た前記半導体層が下側が幅広となるように断面凸型に形
成され、凸型上部の前記半導体層と前記信号線を形成す
る金属層および透明導電層とはそれぞれの側面が一致す
るように形成されると同時に、前記ソース電極と前記ド
レイン電極とが前記金属層上に前記透明導電層を積層し
て形成され、前記ソース電極の上層の前記透明導電層が
窓部の前記ゲート絶縁層上に延びて前記画素電極が形成
されたアクティブマトリックス基板を提供する。
トリックス基板において、前記信号線の下層に形成され
た前記半導体層が下側が幅広となるように断面凸型に形
成され、凸型上部の前記半導体層と前記信号線を形成す
る金属層および透明導電層とはそれぞれの側面が一致す
るように形成されると同時に、前記ソース電極と前記ド
レイン電極とが前記金属層上に前記透明導電層を積層し
て形成され、前記ソース電極の上層の前記透明導電層が
窓部の前記ゲート絶縁層上に延びて前記画素電極が形成
されたアクティブマトリックス基板を提供する。
【００２５】このＴＮ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、信号線が
金属層と透明導電層とで積層されて形成されているの
で、信号線の配線抵抗が低減できると共に断線不良など
による歩留の低下が抑えられ、またソース電極と画素電
極とが透明導電層によって一体に形成されているので、
接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、ＴＦＴのチャ
ネルを形成するのと同時に透明導電層をマスクにして信
号線の金属層をエッチングするので、信号線の寸法制御
を容易に行うことができる。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、信号線が
金属層と透明導電層とで積層されて形成されているの
で、信号線の配線抵抗が低減できると共に断線不良など
による歩留の低下が抑えられ、またソース電極と画素電
極とが透明導電層によって一体に形成されているので、
接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、ＴＦＴのチャ
ネルを形成するのと同時に透明導電層をマスクにして信
号線の金属層をエッチングするので、信号線の寸法制御
を容易に行うことができる。
【００２６】本発明の請求項５は、請求項２〜請求項４
のいずれかに記載のＴＮ型アクティブマトリックス基板
において、前記ソース電極および前記ドレイン電極の下
層に配された前記半導体層上層のオーミックコンタクト
層の厚さが３ｎｍ〜６ｎｍの範囲内であるアクティブマ
トリックス基板を提供する。
のいずれかに記載のＴＮ型アクティブマトリックス基板
において、前記ソース電極および前記ドレイン電極の下
層に配された前記半導体層上層のオーミックコンタクト
層の厚さが３ｎｍ〜６ｎｍの範囲内であるアクティブマ
トリックス基板を提供する。
【００２７】これらのＴＮ型アクティブマトリックス基
板は、上記の効果に加え、ドレイン電極およびソース電
極のエッチング時に半導体層上層のオーミックコンタク
ト層も同時にエッチングでき、さらに半導体層の膜厚を
薄くできるので、生産効率を上げることができると同時
に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書
き込み能力を向上させることができる。
板は、上記の効果に加え、ドレイン電極およびソース電
極のエッチング時に半導体層上層のオーミックコンタク
ト層も同時にエッチングでき、さらに半導体層の膜厚を
薄くできるので、生産効率を上げることができると同時
に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書
き込み能力を向上させることができる。
【００２８】本発明の請求項６は、請求項１〜請求項５
のいずれかに記載のアクティブマトリックス基板におい
て、前記走査線がＡｌまたはＡｌを主体とする合金の単
層膜もしくは高融点金属とその上にＡｌまたはＡｌを主
体とする合金とを積層した積層膜で形成されたアクティ
ブマトリックス基板を提供する。
のいずれかに記載のアクティブマトリックス基板におい
て、前記走査線がＡｌまたはＡｌを主体とする合金の単
層膜もしくは高融点金属とその上にＡｌまたはＡｌを主
体とする合金とを積層した積層膜で形成されたアクティ
ブマトリックス基板を提供する。
【００２９】これらのアクティブマトリックス基板は、
走査線の配線抵抗を低減できると共に、走査線端子部で
の走査線ドライバとの接続信頼性を確保することができ
る。
走査線の配線抵抗を低減できると共に、走査線端子部で
の走査線ドライバとの接続信頼性を確保することができ
る。
【００３０】本発明の請求項７は、請求項１〜請求項５
のいずれかに記載のアクティブマトリックス基板におい
て、前記走査線が２層以上の導電膜からなる積層膜で形
成され、この積層膜の最上層が金属の窒化膜または透明
導電膜で形成されたアクティブマトリックス基板を提供
する。
のいずれかに記載のアクティブマトリックス基板におい
て、前記走査線が２層以上の導電膜からなる積層膜で形
成され、この積層膜の最上層が金属の窒化膜または透明
導電膜で形成されたアクティブマトリックス基板を提供
する。
【００３１】これらのアクティブマトリックス基板は、
走査線端子部での走査線ドライバとの接続信頼性を確保
することができる。
走査線端子部での走査線ドライバとの接続信頼性を確保
することができる。
【００３２】本発明の請求項８は、請求項２または請求
項５に記載のアクティブマトリックス基板において、前
記信号線が高融点金属とその上にＡｌまたはＡｌを主体
とする合金とを積層した積層膜で形成されたアクティブ
マトリックス基板を提供する。
項５に記載のアクティブマトリックス基板において、前
記信号線が高融点金属とその上にＡｌまたはＡｌを主体
とする合金とを積層した積層膜で形成されたアクティブ
マトリックス基板を提供する。
【００３３】これらのアクティブマトリックス基板は、
信号線の配線抵抗を低減できると共に、信号線端子部で
の信号線ドライバとの接続信頼性を確保することができ
る。
信号線の配線抵抗を低減できると共に、信号線端子部で
の信号線ドライバとの接続信頼性を確保することができ
る。
【００３４】本発明の請求項９は、請求項２または請求
項５に記載のアクティブマトリックス基板において、前
記信号線が２層以上の導電膜からなる積層膜で形成さ
れ、この積層膜の最上層が金属の窒化膜または透明導電
膜で形成されたアクティブマトリックス基板を提供す
る。
項５に記載のアクティブマトリックス基板において、前
記信号線が２層以上の導電膜からなる積層膜で形成さ
れ、この積層膜の最上層が金属の窒化膜または透明導電
膜で形成されたアクティブマトリックス基板を提供す
る。
【００３５】これらのアクティブマトリックス基板は、
信号線端子部での信号線ドライバとの接続信頼性を確保
することができる。
信号線端子部での信号線ドライバとの接続信頼性を確保
することができる。
【００３６】本発明の請求項１０は、請求項７または請
求項９に記載のアクティブマトリックス基板において、
前記金属の窒化膜がＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこ
れらのうち少なくとも１種の金属を主体とする合金の窒
化膜であるアクティブマトリックス基板を提供する。
求項９に記載のアクティブマトリックス基板において、
前記金属の窒化膜がＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこ
れらのうち少なくとも１種の金属を主体とする合金の窒
化膜であるアクティブマトリックス基板を提供する。
【００３７】これらのアクティブマトリックス基板は、
走査線端子部および信号線端子部での接続信頼性を確保
することができる。
走査線端子部および信号線端子部での接続信頼性を確保
することができる。
【００３８】本発明の請求項１１は、請求項１０のアク
ティブマトリックス基板において、前記金属の窒化膜の
窒素濃度が２５原子％以上であるアクティブマトリック
ス基板を提供する。
ティブマトリックス基板において、前記金属の窒化膜の
窒素濃度が２５原子％以上であるアクティブマトリック
ス基板を提供する。
【００３９】このアクティブマトリックス基板は、走査
線端子部および信号線端子部での接続信頼性を良好に確
保することができる。
線端子部および信号線端子部での接続信頼性を良好に確
保することができる。
【００４０】本発明の請求項１２は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、透明絶縁性基板上に導体層を形成し、走査線と、走
査線始端部に形成される走査線端子部と、それぞれの画
素領域において前記走査線から前記薄膜トランジスタ部
に延びる、もしくは前記走査線の一部を共有するゲート
電極とを残して導体層をエッチング除去し、第２工程に
おいて、前記透明絶縁性基板上に順次ゲート絶縁層と、
アモルファスシリコン層およびｎ+アモルファスシリコ
ン層からなる半導体層とを積層し、薄膜トランジスタ部
を残して前記半導体層をエッチング除去し、第３工程に
おいて、前記透明絶縁性基板上に順次透明導電層と金属
層とを積層し、信号線と、信号線始端部に形成される信
号線端子部と、それぞれの画素領域において信号線から
薄膜トランジスタ部に延びるドレイン電極と、画素電極
と、この画素電極から前記薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて対向配置
されるソース電極とを残して前記金属層および前記透明
導電層をエッチング除去し、次いで露出した前記ｎ +ア
モルファスシリコン層をエッチング除去し、第４工程に
おいて、前記透明絶縁性基板上に保護絶縁層を形成し、
次いで前記画素電極および前記信号線端子部上の保護絶
縁層と、前記走査線端子部上の保護絶縁層およびゲ−ト
絶縁層とをエッチング除去した後、前記画素電極および
前記信号線端子部上の前記金属層をエッチング除去し
て、透明導電層からなる画素電極および信号線端子と、
導体層からなる走査線端子とを露出させるアクティブマ
トリックス基板の製造方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、透明絶縁性基板上に導体層を形成し、走査線と、走
査線始端部に形成される走査線端子部と、それぞれの画
素領域において前記走査線から前記薄膜トランジスタ部
に延びる、もしくは前記走査線の一部を共有するゲート
電極とを残して導体層をエッチング除去し、第２工程に
おいて、前記透明絶縁性基板上に順次ゲート絶縁層と、
アモルファスシリコン層およびｎ+アモルファスシリコ
ン層からなる半導体層とを積層し、薄膜トランジスタ部
を残して前記半導体層をエッチング除去し、第３工程に
おいて、前記透明絶縁性基板上に順次透明導電層と金属
層とを積層し、信号線と、信号線始端部に形成される信
号線端子部と、それぞれの画素領域において信号線から
薄膜トランジスタ部に延びるドレイン電極と、画素電極
と、この画素電極から前記薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて対向配置
されるソース電極とを残して前記金属層および前記透明
導電層をエッチング除去し、次いで露出した前記ｎ +ア
モルファスシリコン層をエッチング除去し、第４工程に
おいて、前記透明絶縁性基板上に保護絶縁層を形成し、
次いで前記画素電極および前記信号線端子部上の保護絶
縁層と、前記走査線端子部上の保護絶縁層およびゲ−ト
絶縁層とをエッチング除去した後、前記画素電極および
前記信号線端子部上の前記金属層をエッチング除去し
て、透明導電層からなる画素電極および信号線端子と、
導体層からなる走査線端子とを露出させるアクティブマ
トリックス基板の製造方法を提供する。
【００４１】このアクティブマトリックス基板の製造方
法は、請求項１のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項１のアクティブマトリックス基板を４工程
で製造することができる。
【００４２】本発明の請求項１３は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
走査線と、走査線の始端部に形成される走査線端子部
と、前記透明絶縁性基板の少なくとも一方の辺部におい
て端部が前記走査線の同じ辺部の端部より外側に延びる
共通配線と、前記共通配線の端部を互いに連結する共通
配線連結線と、それぞれの画素領域において前記走査線
の一部を共有するゲ−ト電極と、前記共通配線から延び
る複数の共通電極とを残して前記第１の導体層をエッチ
ング除去し、第２工程において、前記透明絶縁性基板上
に順次ゲート絶縁層と、アモルファスシリコン層および
ｎ+アモルファスシリコン層からなる半導体層とを積層
し、それぞれの画素領域において薄膜トランジスタのゲ
−ト電極となる前記走査線の部分を残して前記半導体層
をエッチング除去し、第３工程において、前記透明絶縁
性基板上に第２の導体層を形成し、信号線と、信号線始
端部に形成される信号線端子部と、それぞれの画素領域
において前記信号線から前記ゲ−ト電極上に延びるドレ
イン電極と、前記ゲート絶縁層を介して前記共通電極に
対向して延びる画素電極と、前記画素電極から薄膜トラ
ンジスタ部に延びて前記ドレイン電極とチャネルギャッ
プを隔てて配置されるソース電極とを残して第２の導体
層をエッチング除去し、次いで露出した前記ｎ+アモル
ファスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記信号線端子部上の保護絶縁層と、前記走査線端子
部および前記共通配線端子部上の保護絶縁層およびゲー
ト絶縁層とをエッチング除去して、第２の導体層からな
る信号線端子と、第１の導体層からなる走査線端子とを
露出させるアクティブマトリックス基板の製造方法を提
供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
走査線と、走査線の始端部に形成される走査線端子部
と、前記透明絶縁性基板の少なくとも一方の辺部におい
て端部が前記走査線の同じ辺部の端部より外側に延びる
共通配線と、前記共通配線の端部を互いに連結する共通
配線連結線と、それぞれの画素領域において前記走査線
の一部を共有するゲ−ト電極と、前記共通配線から延び
る複数の共通電極とを残して前記第１の導体層をエッチ
ング除去し、第２工程において、前記透明絶縁性基板上
に順次ゲート絶縁層と、アモルファスシリコン層および
ｎ+アモルファスシリコン層からなる半導体層とを積層
し、それぞれの画素領域において薄膜トランジスタのゲ
−ト電極となる前記走査線の部分を残して前記半導体層
をエッチング除去し、第３工程において、前記透明絶縁
性基板上に第２の導体層を形成し、信号線と、信号線始
端部に形成される信号線端子部と、それぞれの画素領域
において前記信号線から前記ゲ−ト電極上に延びるドレ
イン電極と、前記ゲート絶縁層を介して前記共通電極に
対向して延びる画素電極と、前記画素電極から薄膜トラ
ンジスタ部に延びて前記ドレイン電極とチャネルギャッ
プを隔てて配置されるソース電極とを残して第２の導体
層をエッチング除去し、次いで露出した前記ｎ+アモル
ファスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記信号線端子部上の保護絶縁層と、前記走査線端子
部および前記共通配線端子部上の保護絶縁層およびゲー
ト絶縁層とをエッチング除去して、第２の導体層からな
る信号線端子と、第１の導体層からなる走査線端子とを
露出させるアクティブマトリックス基板の製造方法を提
供する。
【００４３】このアクティブマトリックス基板の製造方
法は、請求項２のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項２のアクティブマトリックス基板を４工程
で製造することができる。
【００４４】本発明の請求項１４は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、それぞ
れの画素領域において走査線から薄膜トランジスタ部に
延びる、もしくは前記走査線の一部を共有するゲート電
極とを残して前記導体層をエッチング除去し、第２工程
において、前記透明絶縁性基板上に順次ゲート絶縁層
と、アモルファスシリコン層およびｎ+アモルファスシ
リコン層からなる半導体層と、金属層とを積層し、信号
線または信号線を覆う部分と、信号線始端部に形成され
る信号線端子部と、それぞれの画素領域において信号線
から薄膜トランジスタ部を通って画素電極部に延びる突
出部とを残して前記金属層と前記半導体層とをエッチン
グ除去し、第３工程において、前記透明絶縁性基板上に
透明導電層を形成し、前記信号線または信号線を覆う部
分と、前記信号線始端部に形成される信号線端子部と、
それぞれの画素領域において前記信号線から薄膜トラン
ジスタ部に延びるドレイン電極と、前記ドレイン電極と
チャネルギャップを隔てて対向配置されるソース電極
と、前記画素電極とを残して前記透明導電層をエッチン
グ除去し、次いで露出した前記金属層と前記ｎ+アモル
ファスシリコン層とをエッチング除去し、第４工程にお
いて、前記透明絶縁性基板上に保護絶縁層を形成し、次
いで前記画素電極および前記信号線端子部上の保護絶縁
層と、前記走査線端子部上の保護絶縁層およびゲ−ト絶
縁層とをエッチング除去して、透明導電層からなる画素
電極と、金属層および透明導電層の積層膜または透明導
電層からなる信号線端子と、導体層からなる前記走査線
端子とを露出させるアクティブマトリックス基板の製造
方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、それぞ
れの画素領域において走査線から薄膜トランジスタ部に
延びる、もしくは前記走査線の一部を共有するゲート電
極とを残して前記導体層をエッチング除去し、第２工程
において、前記透明絶縁性基板上に順次ゲート絶縁層
と、アモルファスシリコン層およびｎ+アモルファスシ
リコン層からなる半導体層と、金属層とを積層し、信号
線または信号線を覆う部分と、信号線始端部に形成され
る信号線端子部と、それぞれの画素領域において信号線
から薄膜トランジスタ部を通って画素電極部に延びる突
出部とを残して前記金属層と前記半導体層とをエッチン
グ除去し、第３工程において、前記透明絶縁性基板上に
透明導電層を形成し、前記信号線または信号線を覆う部
分と、前記信号線始端部に形成される信号線端子部と、
それぞれの画素領域において前記信号線から薄膜トラン
ジスタ部に延びるドレイン電極と、前記ドレイン電極と
チャネルギャップを隔てて対向配置されるソース電極
と、前記画素電極とを残して前記透明導電層をエッチン
グ除去し、次いで露出した前記金属層と前記ｎ+アモル
ファスシリコン層とをエッチング除去し、第４工程にお
いて、前記透明絶縁性基板上に保護絶縁層を形成し、次
いで前記画素電極および前記信号線端子部上の保護絶縁
層と、前記走査線端子部上の保護絶縁層およびゲ−ト絶
縁層とをエッチング除去して、透明導電層からなる画素
電極と、金属層および透明導電層の積層膜または透明導
電層からなる信号線端子と、導体層からなる前記走査線
端子とを露出させるアクティブマトリックス基板の製造
方法を提供する。
【００４５】このアクティブマトリックス基板の製造方
法は、請求項３または請求項４のアクティブマトリック
ス基板を４工程で製造することができる。
法は、請求項３または請求項４のアクティブマトリック
ス基板を４工程で製造することができる。
【００４６】本発明の請求項１５は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、それぞ
れの画素領域において走査線から薄膜トランジスタ部に
延びる、もしくは前記走査線の一部を共有するゲート電
極とを残して前記導体層をエッチング除去し、第２工程
において、前記透明絶縁性基板上に順次ゲート絶縁層
と、アモルファスシリコン層からなる半導体層とを積層
し、Ｖ属元素のドーピング処理を行って前記半導体層の
表層にｎ+アモルファスシリコン層を形成した後、金属
層を積層し、信号線または信号線を覆う部分と、信号線
始端部に形成される信号線端子部と、それぞれの画素領
域において信号線から薄膜トランジスタ部を通って画素
電極部に延びる突出部とを残して前記金属層および前記
半導体層をエッチング除去し、第３工程において、前記
透明絶縁性基板上に透明導電層を形成し、前記信号線ま
たは信号線を覆う部分と、前記信号線始端部に形成され
る信号線端子部と、それぞれの画素領域において、前記
信号線から薄膜トランジスタ部に延びるドレイン電極
と、前記ドレイン電極とチャネルギャップを隔てて対向
配置されるソース電極と、前記画素電極とを残して前記
透明導電層をエッチング除去し、次いで露出した前記金
属層および前記Ｖ属元素のドーピング処理により形成さ
れたｎ+アモルファスシリコン層をエッチング除去し、
第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記信号線端子部
上の保護絶縁層と、前記走査線端子部上の保護絶縁層お
よびゲ−ト絶縁層とをエッチング除去して、透明導電層
からなる画素電極と、金属層および透明導電層の積層膜
または透明導電層からなる信号線端子と、導体層からな
る走査線端子とを露出させるアクティブマトリックス基
板の製造方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、それぞ
れの画素領域において走査線から薄膜トランジスタ部に
延びる、もしくは前記走査線の一部を共有するゲート電
極とを残して前記導体層をエッチング除去し、第２工程
において、前記透明絶縁性基板上に順次ゲート絶縁層
と、アモルファスシリコン層からなる半導体層とを積層
し、Ｖ属元素のドーピング処理を行って前記半導体層の
表層にｎ+アモルファスシリコン層を形成した後、金属
層を積層し、信号線または信号線を覆う部分と、信号線
始端部に形成される信号線端子部と、それぞれの画素領
域において信号線から薄膜トランジスタ部を通って画素
電極部に延びる突出部とを残して前記金属層および前記
半導体層をエッチング除去し、第３工程において、前記
透明絶縁性基板上に透明導電層を形成し、前記信号線ま
たは信号線を覆う部分と、前記信号線始端部に形成され
る信号線端子部と、それぞれの画素領域において、前記
信号線から薄膜トランジスタ部に延びるドレイン電極
と、前記ドレイン電極とチャネルギャップを隔てて対向
配置されるソース電極と、前記画素電極とを残して前記
透明導電層をエッチング除去し、次いで露出した前記金
属層および前記Ｖ属元素のドーピング処理により形成さ
れたｎ+アモルファスシリコン層をエッチング除去し、
第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記信号線端子部
上の保護絶縁層と、前記走査線端子部上の保護絶縁層お
よびゲ−ト絶縁層とをエッチング除去して、透明導電層
からなる画素電極と、金属層および透明導電層の積層膜
または透明導電層からなる信号線端子と、導体層からな
る走査線端子とを露出させるアクティブマトリックス基
板の製造方法を提供する。
【００４７】このアクティブマトリックス基板の製造方
法は、請求項５のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項５のアクティブマトリックス基板を４工程
で製造することができる。
【００４８】本発明の請求項１６は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において前記走査線の一部を
共有するゲ−ト電極と、前記共通配線から延びる複数の
共通電極とを残して前記導体層をエッチング除去し、第
２工程において、前記透明絶縁性基板上に順次ゲート絶
縁層と、アモルファスシリコン層およびｎ +アモルファ
スシリコン層からなる半導体層と金属層とを積層し、前
記信号線または信号線を覆う部分と、信号線始端部に形
成される信号線端子部と、それぞれの画素領域において
前記信号線から薄膜トランジスタ部を通って画素電極部
に延びる突出部とを残して前記金属層と前記半導体層と
をエッチング除去し、第３工程において、前記透明絶縁
性基板上に透明導電層または金属の窒化膜層または第２
の金属層を形成し、前記信号線または信号線を覆う部分
と、前記信号線始端部に形成される信号線端子部と、そ
れぞれの画素領域において前記信号線から前記ゲ−ト電
極上に形成される薄膜トランジスタ部に延びるドレイン
電極と、前記ゲート絶縁層を介して前記共通電極に対向
して延びる画素電極と、前記画素電極から薄膜トランジ
スタ部に延びて前記ドレイン電極とチャネルギャップを
隔てて配置されるソース電極とを残して前記透明導電層
または前記金属の窒化膜層または前記第２の金属層をエ
ッチング除去し、次いで露出した前記金属層および前記
ｎ +アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記信号線端子部上の保護絶縁層と、前記
走査線端子部上の保護絶縁層およびゲート絶縁層とをエ
ッチング除去して、金属層と透明導電層もしくは金属の
窒化膜層との積層膜、透明導電層、金属の窒化膜層、第
２の金属層のいずれかからなる信号線端子と、導体層か
らなる走査線端子とを露出させるアクティブマトリック
ス基板の製造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において前記走査線の一部を
共有するゲ−ト電極と、前記共通配線から延びる複数の
共通電極とを残して前記導体層をエッチング除去し、第
２工程において、前記透明絶縁性基板上に順次ゲート絶
縁層と、アモルファスシリコン層およびｎ +アモルファ
スシリコン層からなる半導体層と金属層とを積層し、前
記信号線または信号線を覆う部分と、信号線始端部に形
成される信号線端子部と、それぞれの画素領域において
前記信号線から薄膜トランジスタ部を通って画素電極部
に延びる突出部とを残して前記金属層と前記半導体層と
をエッチング除去し、第３工程において、前記透明絶縁
性基板上に透明導電層または金属の窒化膜層または第２
の金属層を形成し、前記信号線または信号線を覆う部分
と、前記信号線始端部に形成される信号線端子部と、そ
れぞれの画素領域において前記信号線から前記ゲ−ト電
極上に形成される薄膜トランジスタ部に延びるドレイン
電極と、前記ゲート絶縁層を介して前記共通電極に対向
して延びる画素電極と、前記画素電極から薄膜トランジ
スタ部に延びて前記ドレイン電極とチャネルギャップを
隔てて配置されるソース電極とを残して前記透明導電層
または前記金属の窒化膜層または前記第２の金属層をエ
ッチング除去し、次いで露出した前記金属層および前記
ｎ +アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記信号線端子部上の保護絶縁層と、前記
走査線端子部上の保護絶縁層およびゲート絶縁層とをエ
ッチング除去して、金属層と透明導電層もしくは金属の
窒化膜層との積層膜、透明導電層、金属の窒化膜層、第
２の金属層のいずれかからなる信号線端子と、導体層か
らなる走査線端子とを露出させるアクティブマトリック
ス基板の製造方法を提供する。
【００４９】このアクティブマトリックス基板の製造方
法は、請求項２のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項２のアクティブマトリックス基板を４工程
で製造することができる。
【００５０】本発明の請求項１７は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において前記走査線の一部を
共有するゲ−ト電極と、前記共通配線から延びる複数の
共通電極とを残して前記導体層をエッチング除去し、第
２工程において、前記透明絶縁性基板上に順次ゲート絶
縁層と、アモルファスシリコン層からなる半導体層とを
積層し、Ｖ属元素のドーピング処理を行って前記半導体
層の表層にｎ+アモルファスシリコン層を形成した後、
金属層を積層し、前記信号線または信号線を覆う部分
と、信号線始端部に形成される信号線端子部と、それぞ
れの画素領域において前記信号線から薄膜トランジスタ
部を通って画素電極部に延びる突出部とを残して前記金
属層および前記半導体層をエッチング除去し、第３工程
において、前記透明絶縁性基板上に透明導電層または金
属の窒化膜層または第２の金属層を形成し、前記信号線
または信号線を覆う部分と、前記信号線始端部に形成さ
れる信号線端子部と、それぞれの画素領域において、前
記信号線から前記ゲ−ト電極上に形成される薄膜トラン
ジスタ部に延びるドレイン電極と、前記ゲート絶縁層を
介して前記共通電極に対向して延びる画素電極と、前記
画素電極から薄膜トランジスタ部に延びて前記ドレイン
電極とチャネルギャップを隔てて配置されるソース電極
とを残して前記透明導電層または前記金属の窒化膜層ま
たは前記第２の金属層をエッチング除去し、次いで露出
した前記金属層および前記Ｖ属元素のドーピング処理に
より形成されたｎ+アモルファスシリコン層をエッチン
グ除去し、第４工程において、前記透明絶縁性基板上に
保護絶縁層を形成し、次いで前記信号線端子部上の保護
絶縁層と、前記走査線端子部上の保護絶縁層およびゲー
ト絶縁層とをエッチング除去して、金属層と透明導電層
もしくは金属の窒化膜層との積層膜、透明導電層、金属
の窒化膜層、第２の金属層のいずれかからなる信号線端
子と、導体層からなる走査線端子とを露出させるアクテ
ィブマトリックス基板の製造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において前記走査線の一部を
共有するゲ−ト電極と、前記共通配線から延びる複数の
共通電極とを残して前記導体層をエッチング除去し、第
２工程において、前記透明絶縁性基板上に順次ゲート絶
縁層と、アモルファスシリコン層からなる半導体層とを
積層し、Ｖ属元素のドーピング処理を行って前記半導体
層の表層にｎ+アモルファスシリコン層を形成した後、
金属層を積層し、前記信号線または信号線を覆う部分
と、信号線始端部に形成される信号線端子部と、それぞ
れの画素領域において前記信号線から薄膜トランジスタ
部を通って画素電極部に延びる突出部とを残して前記金
属層および前記半導体層をエッチング除去し、第３工程
において、前記透明絶縁性基板上に透明導電層または金
属の窒化膜層または第２の金属層を形成し、前記信号線
または信号線を覆う部分と、前記信号線始端部に形成さ
れる信号線端子部と、それぞれの画素領域において、前
記信号線から前記ゲ−ト電極上に形成される薄膜トラン
ジスタ部に延びるドレイン電極と、前記ゲート絶縁層を
介して前記共通電極に対向して延びる画素電極と、前記
画素電極から薄膜トランジスタ部に延びて前記ドレイン
電極とチャネルギャップを隔てて配置されるソース電極
とを残して前記透明導電層または前記金属の窒化膜層ま
たは前記第２の金属層をエッチング除去し、次いで露出
した前記金属層および前記Ｖ属元素のドーピング処理に
より形成されたｎ+アモルファスシリコン層をエッチン
グ除去し、第４工程において、前記透明絶縁性基板上に
保護絶縁層を形成し、次いで前記信号線端子部上の保護
絶縁層と、前記走査線端子部上の保護絶縁層およびゲー
ト絶縁層とをエッチング除去して、金属層と透明導電層
もしくは金属の窒化膜層との積層膜、透明導電層、金属
の窒化膜層、第２の金属層のいずれかからなる信号線端
子と、導体層からなる走査線端子とを露出させるアクテ
ィブマトリックス基板の製造方法を提供する。
【００５１】このアクティブマトリックス基板の製造方
法は、請求項５のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項５のアクティブマトリックス基板を４工程
で製造することができる。
【００５２】本発明の請求項１８は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において、前記走査線の一部
を共有するゲ−ト電極と、前記共通配線から延びる複数
の共通電極とを残して前記導体層をエッチング除去し、
第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、前記信号線または信号線を覆う部分と、信号線始端
部に形成される信号線端子部と、それぞれの画素領域に
おいて、前記信号線から薄膜トランジスタ部を通って画
素電極部に延びる突出部と、前記突出部から前記ゲート
絶縁層を介して前記共通電極に対向して延びる画素電極
または画素電極を覆う部分とを残して前記金属層および
前記半導体層をエッチング除去し、第３工程において、
前記透明絶縁性基板上に透明導電層または金属の窒化膜
層または第２の金属層を形成し、前記信号線または信号
線を覆う部分と、前記信号線始端部に形成される信号線
端子部と、それぞれの画素領域において、前記信号線か
ら前記ゲ−ト電極上に形成される薄膜トランジスタ部に
延びるドレイン電極と、前記画素電極または画素電極を
覆う部分と、前記画素電極から薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて配置
されるソース電極とを残して前記透明導電層または前記
金属の窒化膜層または前記第２の金属層をエッチング除
去し、次いで露出した前記金属層および前記ｎ+アモル
ファスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記信号線端子部上の保護絶縁層と、前記走査線端子
部上の保護絶縁層およびゲート絶縁層とをエッチング除
去して、金属層と透明導電層もしくは金属の窒化膜層と
の積層膜、透明導電層、金属の窒化膜層、第２の金属層
のいずれかからなる信号線端子と、導体層からなる走査
線端子とを露出させるアクティブマトリックス基板の製
造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において、前記走査線の一部
を共有するゲ−ト電極と、前記共通配線から延びる複数
の共通電極とを残して前記導体層をエッチング除去し、
第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、前記信号線または信号線を覆う部分と、信号線始端
部に形成される信号線端子部と、それぞれの画素領域に
おいて、前記信号線から薄膜トランジスタ部を通って画
素電極部に延びる突出部と、前記突出部から前記ゲート
絶縁層を介して前記共通電極に対向して延びる画素電極
または画素電極を覆う部分とを残して前記金属層および
前記半導体層をエッチング除去し、第３工程において、
前記透明絶縁性基板上に透明導電層または金属の窒化膜
層または第２の金属層を形成し、前記信号線または信号
線を覆う部分と、前記信号線始端部に形成される信号線
端子部と、それぞれの画素領域において、前記信号線か
ら前記ゲ−ト電極上に形成される薄膜トランジスタ部に
延びるドレイン電極と、前記画素電極または画素電極を
覆う部分と、前記画素電極から薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて配置
されるソース電極とを残して前記透明導電層または前記
金属の窒化膜層または前記第２の金属層をエッチング除
去し、次いで露出した前記金属層および前記ｎ+アモル
ファスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記信号線端子部上の保護絶縁層と、前記走査線端子
部上の保護絶縁層およびゲート絶縁層とをエッチング除
去して、金属層と透明導電層もしくは金属の窒化膜層と
の積層膜、透明導電層、金属の窒化膜層、第２の金属層
のいずれかからなる信号線端子と、導体層からなる走査
線端子とを露出させるアクティブマトリックス基板の製
造方法を提供する。
【００５３】このアクティブマトリックス基板の製造方
法は、請求項２のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項２のアクティブマトリックス基板を４工程
で製造することができる。
【００５４】本発明の請求項１９は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において、前記走査線の一部
を共有するゲ−ト電極と、前記共通配線から延びる複数
の共通電極とを残して前記導体層をエッチング除去し、
第２工程において、前記透明絶縁性基板上に順次、ゲー
ト絶縁層と、アモルファスシリコン層からなる半導体層
とを積層し、Ｖ属元素のドーピング処理を行って前記半
導体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、前記信号線または信号線を覆う部
分と、信号線始端部に形成される信号線端子部と、それ
ぞれの画素領域において、信号線から薄膜トランジスタ
部を通って画素電極部に延びる突出部と、この突出部か
らゲート絶縁層を介して共通電極に対向して延びる画素
電極または画素電極を覆う部分とを残して金属層および
半導体層をエッチング除去し、第３工程において、前記
透明絶縁性基板上に透明導電層または金属の窒化膜層ま
たは第２の金属層を形成し、前記信号線または信号線を
覆う部分と、前記信号線始端部に形成される信号線端子
部と、それぞれの画素領域において、前記信号線から前
記ゲ−ト電極上に形成される薄膜トランジスタ部に延び
るドレイン電極と、前記画素電極または画素電極を覆う
部分と、前記画素電極から薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて配置され
るソース電極とを残して前記透明導電層または前記金属
の窒化膜層または前記第２の金属層をエッチング除去
し、次いで露出した金属層およびＶ属元素のドーピング
処理により形成されたｎ+アモルファスシリコン層をエ
ッチング除去し、第４工程において、前記透明絶縁性基
板上に保護絶縁層を形成し、次いで前記信号線端子部上
の保護絶縁層と、前記走査線端子部上の保護絶縁層およ
びゲート絶縁層とをエッチング除去して、金属層と透明
導電層もしくは金属の窒化膜層との積層膜、透明導電
層、金属の窒化膜層、第２の金属層のいずれかからなる
信号線端子と、導体層からなる走査線端子とを露出させ
るアクティブマトリックス基板の製造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に導体層を形成し、走査線
と、走査線始端部に形成される走査線端子部と、前記透
明絶縁性基板の少なくとも一方の辺部において端部が前
記走査線の同じ辺部の端部より外側に延びる共通配線
と、前記共通配線の端部を互いに連結する共通配線連結
線と、それぞれの画素領域において、前記走査線の一部
を共有するゲ−ト電極と、前記共通配線から延びる複数
の共通電極とを残して前記導体層をエッチング除去し、
第２工程において、前記透明絶縁性基板上に順次、ゲー
ト絶縁層と、アモルファスシリコン層からなる半導体層
とを積層し、Ｖ属元素のドーピング処理を行って前記半
導体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、前記信号線または信号線を覆う部
分と、信号線始端部に形成される信号線端子部と、それ
ぞれの画素領域において、信号線から薄膜トランジスタ
部を通って画素電極部に延びる突出部と、この突出部か
らゲート絶縁層を介して共通電極に対向して延びる画素
電極または画素電極を覆う部分とを残して金属層および
半導体層をエッチング除去し、第３工程において、前記
透明絶縁性基板上に透明導電層または金属の窒化膜層ま
たは第２の金属層を形成し、前記信号線または信号線を
覆う部分と、前記信号線始端部に形成される信号線端子
部と、それぞれの画素領域において、前記信号線から前
記ゲ−ト電極上に形成される薄膜トランジスタ部に延び
るドレイン電極と、前記画素電極または画素電極を覆う
部分と、前記画素電極から薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて配置され
るソース電極とを残して前記透明導電層または前記金属
の窒化膜層または前記第２の金属層をエッチング除去
し、次いで露出した金属層およびＶ属元素のドーピング
処理により形成されたｎ+アモルファスシリコン層をエ
ッチング除去し、第４工程において、前記透明絶縁性基
板上に保護絶縁層を形成し、次いで前記信号線端子部上
の保護絶縁層と、前記走査線端子部上の保護絶縁層およ
びゲート絶縁層とをエッチング除去して、金属層と透明
導電層もしくは金属の窒化膜層との積層膜、透明導電
層、金属の窒化膜層、第２の金属層のいずれかからなる
信号線端子と、導体層からなる走査線端子とを露出させ
るアクティブマトリックス基板の製造方法を提供する。
【００５５】このアクティブマトリックス基板の製造方
法は、請求項５のアクティブマトリックス基板を４工程
で製造することができる。
法は、請求項５のアクティブマトリックス基板を４工程
で製造することができる。
【００５６】本発明の請求項２０は、請求項１２〜請求
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第１工程において、前記透明
絶縁性基板上にＡｌまたはＡｌを主体とする合金によ
り、もしくは高融点金属とその上にＡｌまたはＡｌを主
体とする合金とを積層して、前記導体層を形成するアク
ティブマトリックス基板の製造方法を提供する。
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第１工程において、前記透明
絶縁性基板上にＡｌまたはＡｌを主体とする合金によ
り、もしくは高融点金属とその上にＡｌまたはＡｌを主
体とする合金とを積層して、前記導体層を形成するアク
ティブマトリックス基板の製造方法を提供する。
【００５７】これらのアクティブマトリックス基板の製
造方法は、走査線の配線抵抗を低減できると共に、走査
線端子部での走査線ドライバとの接続信頼性を確保する
ことができる。
造方法は、走査線の配線抵抗を低減できると共に、走査
線端子部での走査線ドライバとの接続信頼性を確保する
ことができる。
【００５８】本発明の請求項２１は、請求項１２〜請求
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第１工程において、前記透明
絶縁性基板上に１層以上の導電膜とその上に金属の窒化
膜または透明導電膜とを積層して前記導体層を形成する
アクティブマトリックス基板の製造方法を提供する。
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第１工程において、前記透明
絶縁性基板上に１層以上の導電膜とその上に金属の窒化
膜または透明導電膜とを積層して前記導体層を形成する
アクティブマトリックス基板の製造方法を提供する。
【００５９】これらのアクティブマトリックス基板の製
造方法は、走査線端子部での走査線ドライバとの接続信
頼性を確保することができる。
造方法は、走査線端子部での走査線ドライバとの接続信
頼性を確保することができる。
【００６０】本発明の請求項２２は、請求項１３、請求
項１６〜請求項１９に記載のアクティブマトリックス基
板の製造方法において、前記第３工程において、高融点
金属とその上にＡｌまたはＡｌを主体とする合金とを積
層して前記第２の導体層もしくは第２の金属層を形成す
るアクティブマトリックス基板の製造方法を提供する。
項１６〜請求項１９に記載のアクティブマトリックス基
板の製造方法において、前記第３工程において、高融点
金属とその上にＡｌまたはＡｌを主体とする合金とを積
層して前記第２の導体層もしくは第２の金属層を形成す
るアクティブマトリックス基板の製造方法を提供する。
【００６１】これらのアクティブマトリックス基板の製
造方法は、信号線の配線抵抗を低減できると共に、信号
線端子部での信号線ドライバとの接続信頼性を確保する
ことができる。
造方法は、信号線の配線抵抗を低減できると共に、信号
線端子部での信号線ドライバとの接続信頼性を確保する
ことができる。
【００６２】本発明の請求項２３は、請求項１３に記載
のアクティブマトリックス基板の製造方法において、前
記第３工程において、１層以上の導電膜とその上に金属
の窒化膜または透明導電膜とを積層して前記第２の導体
層を形成するアクティブマトリックス基板の製造方法を
提供する。
のアクティブマトリックス基板の製造方法において、前
記第３工程において、１層以上の導電膜とその上に金属
の窒化膜または透明導電膜とを積層して前記第２の導体
層を形成するアクティブマトリックス基板の製造方法を
提供する。
【００６３】このアクティブマトリックス基板の製造方
法は、信号線端子部での信号線ドライバとの接続信頼性
を確保することができる。
法は、信号線端子部での信号線ドライバとの接続信頼性
を確保することができる。
【００６４】本発明の請求項２４は、請求項２１または
請求項２３に記載のアクティブマトリックス基板の製造
方法において、前記金属の窒化膜をＴｉ、Ｔａ、Ｎｂ、
Ｃｒ、またはこれらのうち少なくとも１種の金属を主体
とする合金の窒化膜のいずれかから形成するアクティブ
マトリックス基板の製造方法を提供する。
請求項２３に記載のアクティブマトリックス基板の製造
方法において、前記金属の窒化膜をＴｉ、Ｔａ、Ｎｂ、
Ｃｒ、またはこれらのうち少なくとも１種の金属を主体
とする合金の窒化膜のいずれかから形成するアクティブ
マトリックス基板の製造方法を提供する。
【００６５】これらのアクティブマトリックス基板の製
造方法は、走査線端子部および信号線端子部での接続信
頼性を確保することができる。
造方法は、走査線端子部および信号線端子部での接続信
頼性を確保することができる。
【００６６】本発明の請求項２５は、請求項２４に記載
のアクティブマトリックス基板の製造方法において、前
記金属の窒化膜を反応性スパッタリングにより形成し、
窒素濃度を２５原子％以上にするアクティブマトリック
ス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記金属の窒化膜を反応性スパッタリングにより形成し、
窒素濃度を２５原子％以上にするアクティブマトリック
ス基板の製造方法を提供する。
【００６７】このアクティブマトリックス基板の製造方
法は、走査線端子部および信号線端子部での接続信頼性
を良好に確保することができる。
法は、走査線端子部および信号線端子部での接続信頼性
を良好に確保することができる。
【００６８】本発明の請求項２６は、請求項１〜請求項
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線がアモルファスシリコンからなる高抵抗線
で相互に連結されたアクティブマトリックス基板を提供
する。
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線がアモルファスシリコンからなる高抵抗線
で相互に連結されたアクティブマトリックス基板を提供
する。
【００６９】これらのアクティブマトリックス基板は、
製造工程中で信号線に不用意な電撃が加わっても、電位
を隣接する信号線に分散できるので、絶縁破壊による走
査線と信号線間のショートや画素領域のＴＦＴの特性変
動を防止することができる。
製造工程中で信号線に不用意な電撃が加わっても、電位
を隣接する信号線に分散できるので、絶縁破壊による走
査線と信号線間のショートや画素領域のＴＦＴの特性変
動を防止することができる。
【００７０】本発明の請求項２７は、請求項１〜請求項
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線が走査線と同時に形成される浮遊電極上の
アモルファスシリコン層を介して相互に連結されたアク
ティブマトリックス基板を提供する。
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線が走査線と同時に形成される浮遊電極上の
アモルファスシリコン層を介して相互に連結されたアク
ティブマトリックス基板を提供する。
【００７１】これらのアクティブマトリックス基板は、
上記と同じ効果がある。
上記と同じ効果がある。
【００７２】本発明の請求項２８は、請求項２６または
請求項２７に記載のアクティブマトリックス基板におい
て、隣接する前記信号線が画素領域より入力側で、１組
または複数組の対向する突出部を有し、前記突出部がア
モルファスシリコン層で相互に連結されたアクティブマ
トリックス基板を提供する。
請求項２７に記載のアクティブマトリックス基板におい
て、隣接する前記信号線が画素領域より入力側で、１組
または複数組の対向する突出部を有し、前記突出部がア
モルファスシリコン層で相互に連結されたアクティブマ
トリックス基板を提供する。
【００７３】これらのアクティブマトリックス基板は、
製造工程中で信号線に不用意な電撃が加わっても、電位
を隣接する信号線に容易に分散できるので、絶縁破壊に
よる走査線と信号線間のショートや画素領域のＴＦＴの
特性変動をより効果的に防止することができる。
製造工程中で信号線に不用意な電撃が加わっても、電位
を隣接する信号線に容易に分散できるので、絶縁破壊に
よる走査線と信号線間のショートや画素領域のＴＦＴの
特性変動をより効果的に防止することができる。
【００７４】本発明の請求項２９は、請求項１〜請求項
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線がアモルファスシリコンからなる高抵抗線
で共通配線に連結されたアクティブマトリックス基板を
提供する。
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線がアモルファスシリコンからなる高抵抗線
で共通配線に連結されたアクティブマトリックス基板を
提供する。
【００７５】これらのアクティブマトリックス基板は、
製造工程中で信号線に不用意な電撃が加わっても、電位
を共通配線に逃がすことができるので、絶縁破壊による
走査線と信号線間のショートや画素領域のＴＦＴの特性
変動を防止することができる。
製造工程中で信号線に不用意な電撃が加わっても、電位
を共通配線に逃がすことができるので、絶縁破壊による
走査線と信号線間のショートや画素領域のＴＦＴの特性
変動を防止することができる。
【００７６】本発明の請求項３０は、請求項１〜請求項
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線が走査線と同時に形成される浮遊電極上の
アモルファスシリコン層を介して共通配線に連結された
アクティブマトリックス基板を提供する。
５のいずれかに記載のアクティブマトリックス基板にお
いて、信号線が走査線と同時に形成される浮遊電極上の
アモルファスシリコン層を介して共通配線に連結された
アクティブマトリックス基板を提供する。
【００７７】これらのアクティブマトリックス基板は、
上記と同じ効果がある。
上記と同じ効果がある。
【００７８】本発明の請求項３１は、請求項２９または
請求項３０に記載のアクティブマトリックス基板におい
て、前記信号線と、前記信号線と同層に形成された前記
共通配線、もしくは前記走査線と同層に形成された前記
共通配線に接続され前記信号線と同層に形成された信号
線連結線とが、前記信号線の終端部で、１組または複数
組の対向する突出部を有し、前記突出部がアモルファス
シリコン層で相互に連結されたアクティブマトリックス
基板を提供する。
請求項３０に記載のアクティブマトリックス基板におい
て、前記信号線と、前記信号線と同層に形成された前記
共通配線、もしくは前記走査線と同層に形成された前記
共通配線に接続され前記信号線と同層に形成された信号
線連結線とが、前記信号線の終端部で、１組または複数
組の対向する突出部を有し、前記突出部がアモルファス
シリコン層で相互に連結されたアクティブマトリックス
基板を提供する。
【００７９】これらのアクティブマトリックス基板は、
製造工程中で信号線に不用意な電撃が加わっても、電位
を共通配線に容易に逃がすことができるので、絶縁破壊
による走査線と信号線間のショートや画素領域のＴＦＴ
の特性変動をより効果的に防止することができる。
製造工程中で信号線に不用意な電撃が加わっても、電位
を共通配線に容易に逃がすことができるので、絶縁破壊
による走査線と信号線間のショートや画素領域のＴＦＴ
の特性変動をより効果的に防止することができる。
【００８０】本発明の請求項３２は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板において、前記ドレイン電極およ
び前記ソース電極が透明導電層上に金属層を積層して形
成され、前記ソース電極の前記透明導電層と前記金属層
との積層膜が、前記ゲート絶縁層および前記半導体層が
積層された積層膜の側面を覆うように前記透明絶縁性基
板上に垂下し、さらに前記金属層下層の透明導電層が前
記透明絶縁性基板上を前記窓部に延びて前記画素電極を
形成し、かつ前記走査線と共に形成された前記透明絶縁
性基板上の導体層の側面が全て前記ゲート絶縁層で被覆
されたアクティブマトリックス基板を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板において、前記ドレイン電極およ
び前記ソース電極が透明導電層上に金属層を積層して形
成され、前記ソース電極の前記透明導電層と前記金属層
との積層膜が、前記ゲート絶縁層および前記半導体層が
積層された積層膜の側面を覆うように前記透明絶縁性基
板上に垂下し、さらに前記金属層下層の透明導電層が前
記透明絶縁性基板上を前記窓部に延びて前記画素電極を
形成し、かつ前記走査線と共に形成された前記透明絶縁
性基板上の導体層の側面が全て前記ゲート絶縁層で被覆
されたアクティブマトリックス基板を提供する。
【００８１】このＴＮ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、走査線と
共に形成された透明絶縁性基板上の導体層が透明導電層
との接続部を除き全てゲート絶縁層で被覆されているの
で、信号線の金属層や透明導電層のエッチング中に下層
の走査線やゲート電極などの回路要素が侵食されたり、
走査線と信号線がショートしたりすることがなく、歩留
を向上することができる。またこのアクティブマトリッ
クス基板は、保護トランジスタが形成可能であり、製造
工程中での不用意な電撃から画素領域のＴＦＴを保護す
ることができる。また走査線と信号線間の絶縁破壊を防
止することができ、歩留を向上することができる。また
このアクティブマトリックス基板は、信号線が金属層と
透明導電層とで積層されて形成されているので、信号線
の配線抵抗が低減できると共に断線不良などによる歩留
の低下が抑えられ、またソース電極と画素電極とが透明
導電層によって一体に形成されているので、接続による
電気抵抗の増大が抑えられ信頼性が向上する。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、走査線と
共に形成された透明絶縁性基板上の導体層が透明導電層
との接続部を除き全てゲート絶縁層で被覆されているの
で、信号線の金属層や透明導電層のエッチング中に下層
の走査線やゲート電極などの回路要素が侵食されたり、
走査線と信号線がショートしたりすることがなく、歩留
を向上することができる。またこのアクティブマトリッ
クス基板は、保護トランジスタが形成可能であり、製造
工程中での不用意な電撃から画素領域のＴＦＴを保護す
ることができる。また走査線と信号線間の絶縁破壊を防
止することができ、歩留を向上することができる。また
このアクティブマトリックス基板は、信号線が金属層と
透明導電層とで積層されて形成されているので、信号線
の配線抵抗が低減できると共に断線不良などによる歩留
の低下が抑えられ、またソース電極と画素電極とが透明
導電層によって一体に形成されているので、接続による
電気抵抗の増大が抑えられ信頼性が向上する。
【００８２】本発明の請求項３３は、透明絶縁性基板上
に走査線と共通配線とが交互に複数配列され、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた窓部に配設された櫛歯状
の画素電極と、前記画素電極に対向して前記共通配線に
接続された櫛歯状の共通電極とが形成され、前記ゲート
電極は前記走査線に、前記ドレイン電極は前記信号線
に、前記ソース電極は前記画素電極にそれぞれ接続さ
れ、前記画素電極と前記共通電極との間に前記透明絶縁
性基板面に対して横方向の電界を形成するアクティブマ
トリックス基板において、前記ソース電極の導体層が、
前記ゲート絶縁層および前記半導体層が積層された積層
膜の側面を覆うように前記透明絶縁性基板上に垂下し、
さらに前記透明絶縁性基板上を前記窓部に延びて前記画
素電極を形成し、かつ前記走査線と共に形成された前記
透明絶縁性基板上の導体層の側面が全て前記ゲート絶縁
層で被覆されたことを特徴とするアクティブマトリック
ス基板を提供する。
に走査線と共通配線とが交互に複数配列され、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた窓部に配設された櫛歯状
の画素電極と、前記画素電極に対向して前記共通配線に
接続された櫛歯状の共通電極とが形成され、前記ゲート
電極は前記走査線に、前記ドレイン電極は前記信号線
に、前記ソース電極は前記画素電極にそれぞれ接続さ
れ、前記画素電極と前記共通電極との間に前記透明絶縁
性基板面に対して横方向の電界を形成するアクティブマ
トリックス基板において、前記ソース電極の導体層が、
前記ゲート絶縁層および前記半導体層が積層された積層
膜の側面を覆うように前記透明絶縁性基板上に垂下し、
さらに前記透明絶縁性基板上を前記窓部に延びて前記画
素電極を形成し、かつ前記走査線と共に形成された前記
透明絶縁性基板上の導体層の側面が全て前記ゲート絶縁
層で被覆されたことを特徴とするアクティブマトリック
ス基板を提供する。
【００８３】このＩＰＳ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、走査線と
共に形成された透明絶縁性基板上の導体層が信号線と共
に形成された導体層との接続部を除き全てゲート絶縁層
で被覆されているので、信号線の導体層のエッチング中
に下層の走査線や共通配線などの回路要素が侵食された
り、走査線や共通配線と信号線がショートしたりするこ
とがなく、歩留を向上することができる。またこのアク
ティブマトリックス基板は、保護トランジスタが形成可
能であり、製造工程中での不用意な電撃から画素領域の
ＴＦＴを保護することができる。また走査線と信号線間
の絶縁破壊を防止することができ、歩留を向上すること
ができる。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、走査線と
共に形成された透明絶縁性基板上の導体層が信号線と共
に形成された導体層との接続部を除き全てゲート絶縁層
で被覆されているので、信号線の導体層のエッチング中
に下層の走査線や共通配線などの回路要素が侵食された
り、走査線や共通配線と信号線がショートしたりするこ
とがなく、歩留を向上することができる。またこのアク
ティブマトリックス基板は、保護トランジスタが形成可
能であり、製造工程中での不用意な電撃から画素領域の
ＴＦＴを保護することができる。また走査線と信号線間
の絶縁破壊を防止することができ、歩留を向上すること
ができる。
【００８４】本発明の請求項３４は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板において、前記ドレイン電極およ
び前記ソース電極がいずれも金属層上に透明導電層を積
層して形成され、前記ソース電極上層の前記透明導電層
が、前記ゲート絶縁層と前記半導体層と前記金属層とが
積層された積層膜の側面を覆うように前記透明絶縁性基
板上に垂下し、さらに前記透明絶縁性基板上を前記窓部
に延びて前記画素電極を形成し、かつ前記走査線と共に
形成された前記透明絶縁性基板上の導体層の側面が全て
前記ゲート絶縁層で被覆されたアクティブマトリックス
基板を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板において、前記ドレイン電極およ
び前記ソース電極がいずれも金属層上に透明導電層を積
層して形成され、前記ソース電極上層の前記透明導電層
が、前記ゲート絶縁層と前記半導体層と前記金属層とが
積層された積層膜の側面を覆うように前記透明絶縁性基
板上に垂下し、さらに前記透明絶縁性基板上を前記窓部
に延びて前記画素電極を形成し、かつ前記走査線と共に
形成された前記透明絶縁性基板上の導体層の側面が全て
前記ゲート絶縁層で被覆されたアクティブマトリックス
基板を提供する。
【００８５】このＴＮ型アクティブマトリックス基板
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、走査線と
共に形成された透明絶縁性基板上の導体層が透明導電層
との接続部を除き全てゲート絶縁層で被覆されているの
で、信号線の金属層や透明導電層のエッチング中に下層
の走査線やゲート電極などの回路要素が侵食されたり、
走査線と信号線がショートしたりすることがなく、歩留
を向上することができる。またこのアクティブマトリッ
クス基板は、保護トランジスタが形成可能であり、製造
工程中での不用意な電撃から画素領域のＴＦＴを保護す
ることができる。また走査線と信号線間の絶縁破壊を防
止することができ、歩留を向上することができる。また
このアクティブマトリックス基板は、信号線が金属層と
透明導電層とで積層されて形成されているので、信号線
の配線抵抗が低減できると共に断線不良などによる歩留
の低下が抑えられ、またソース電極と画素電極とが透明
導電層によって一体に形成されているので、接続による
電気抵抗の増大が抑えられ信頼性が向上する。
は、４工程で製造できるので、生産効率と歩留が向上す
る。またこのアクティブマトリックス基板は、走査線と
共に形成された透明絶縁性基板上の導体層が透明導電層
との接続部を除き全てゲート絶縁層で被覆されているの
で、信号線の金属層や透明導電層のエッチング中に下層
の走査線やゲート電極などの回路要素が侵食されたり、
走査線と信号線がショートしたりすることがなく、歩留
を向上することができる。またこのアクティブマトリッ
クス基板は、保護トランジスタが形成可能であり、製造
工程中での不用意な電撃から画素領域のＴＦＴを保護す
ることができる。また走査線と信号線間の絶縁破壊を防
止することができ、歩留を向上することができる。また
このアクティブマトリックス基板は、信号線が金属層と
透明導電層とで積層されて形成されているので、信号線
の配線抵抗が低減できると共に断線不良などによる歩留
の低下が抑えられ、またソース電極と画素電極とが透明
導電層によって一体に形成されているので、接続による
電気抵抗の増大が抑えられ信頼性が向上する。
【００８６】本発明の請求項３５は、請求項３４に記載
のアクティブマトリックス基板において、前記ソース電
極および前記ドレイン電極の下層に配された前記半導体
層上層のオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内であるアクティブマトリックス基板を提供す
る。
のアクティブマトリックス基板において、前記ソース電
極および前記ドレイン電極の下層に配された前記半導体
層上層のオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内であるアクティブマトリックス基板を提供す
る。
【００８７】このＴＮ型アクティブマトリックス基板
は、上記の効果に加え、ドレイン電極およびソース電極
のエッチング時に半導体層上層のオーミックコンタクト
層も同時にエッチングでき、半導体層の膜厚を薄くでき
るので、生産効率を上げることができ、さらにＴＦＴの
書き込み能力を向上させることができる。
は、上記の効果に加え、ドレイン電極およびソース電極
のエッチング時に半導体層上層のオーミックコンタクト
層も同時にエッチングでき、半導体層の膜厚を薄くでき
るので、生産効率を上げることができ、さらにＴＦＴの
書き込み能力を向上させることができる。
【００８８】本発明の請求項３６は、請求項３３に記載
のアクティブマトリックス基板において、前記信号線が
高融点金属とその上にＡｌまたはＡｌを主体とする合金
とを積層した積層膜で形成されたアクティブマトリック
ス基板を提供する。
のアクティブマトリックス基板において、前記信号線が
高融点金属とその上にＡｌまたはＡｌを主体とする合金
とを積層した積層膜で形成されたアクティブマトリック
ス基板を提供する。
【００８９】このアクティブマトリックス基板は、信号
線の配線抵抗を低減できると共に信号線端子部での信号
線ドライバとの接続信頼性を確保することができる。
線の配線抵抗を低減できると共に信号線端子部での信号
線ドライバとの接続信頼性を確保することができる。
【００９０】本発明の請求項３７は、請求項３３に記載
のアクティブマトリックス基板において、前記信号線が
２層以上の導電膜からなる積層膜で形成され、前記積層
膜の最上層が金属の窒化膜または透明導電膜で形成され
たアクティブマトリックス基板を提供する。
のアクティブマトリックス基板において、前記信号線が
２層以上の導電膜からなる積層膜で形成され、前記積層
膜の最上層が金属の窒化膜または透明導電膜で形成され
たアクティブマトリックス基板を提供する。
【００９１】このアクティブマトリックス基板は、信号
線端子部での信号線ドライバとの接続信頼性を確保する
ことができる。
線端子部での信号線ドライバとの接続信頼性を確保する
ことができる。
【００９２】本発明の請求項３８は、請求項３７に記載
のアクティブマトリックス基板において、前記金属の窒
化膜が、Ｔｉ、Ｔａ、Ｎｂ、Ｃｒまたはこれらのうち少
なくとも１種の金属を主体とする合金の窒化膜であるア
クティブマトリックス基板を提供する。
のアクティブマトリックス基板において、前記金属の窒
化膜が、Ｔｉ、Ｔａ、Ｎｂ、Ｃｒまたはこれらのうち少
なくとも１種の金属を主体とする合金の窒化膜であるア
クティブマトリックス基板を提供する。
【００９３】このアクティブマトリックス基板は、上記
と同じ効果がある。
と同じ効果がある。
【００９４】本発明の請求項３９は、請求項３８に記載
のアクティブマトリックス基板において、前記金属の窒
化膜の窒素濃度が２５原子％以上であるアクティブマト
リックス基板を提供する。
のアクティブマトリックス基板において、前記金属の窒
化膜の窒素濃度が２５原子％以上であるアクティブマト
リックス基板を提供する。
【００９５】このアクティブマトリックス基板は、信号
線線端子部での信号線ドライバとの接続信頼性を良好に
確保することができる。
線線端子部での信号線ドライバとの接続信頼性を良好に
確保することができる。
【００９６】本発明の請求項４０は、請求項３２〜請求
項３５のいずれかに記載のアクティブマトリックス基板
において、前記薄膜トランジスタ部のチャネルギャップ
が延びる方向の前記半導体層の両側側面の一部が前記保
護絶縁層で被覆されたアクティブマトリックス基板を提
供する。
項３５のいずれかに記載のアクティブマトリックス基板
において、前記薄膜トランジスタ部のチャネルギャップ
が延びる方向の前記半導体層の両側側面の一部が前記保
護絶縁層で被覆されたアクティブマトリックス基板を提
供する。
【００９７】これらのアクティブマトリックス基板は、
ＴＦＴ部のチャネルギャップが延びる方向の半導体層の
両側側面の一部が保護絶縁層で被覆されているので、半
導体層の側面を経路とするリークを防止でき、薄膜トラ
ンジスタの信頼性を確保することができる。
ＴＦＴ部のチャネルギャップが延びる方向の半導体層の
両側側面の一部が保護絶縁層で被覆されているので、半
導体層の側面を経路とするリークを防止でき、薄膜トラ
ンジスタの信頼性を確保することができる。
【００９８】本発明の請求項４１は、請求項３２〜請求
項３５のいずれかに記載のアクティブマトリックス基板
において、前記走査線が２層以上の導電膜からなる積層
膜で形成され、前記積層膜の最上層が下層の前記導電膜
のエッチング保護層になっているアクティブマトリック
ス基板を提供する。
項３５のいずれかに記載のアクティブマトリックス基板
において、前記走査線が２層以上の導電膜からなる積層
膜で形成され、前記積層膜の最上層が下層の前記導電膜
のエッチング保護層になっているアクティブマトリック
ス基板を提供する。
【００９９】これらのアクティブマトリックス基板は、
信号線の金属層や透明導電層のエッチング時にゲート電
極上のゲート絶縁層と半導体層とを貫通する開口部を通
してエッチング液がしみ込み、ゲート電極や走査線の下
層の導電膜が侵食されることを防止でき、歩留を向上す
ることができる。
信号線の金属層や透明導電層のエッチング時にゲート電
極上のゲート絶縁層と半導体層とを貫通する開口部を通
してエッチング液がしみ込み、ゲート電極や走査線の下
層の導電膜が侵食されることを防止でき、歩留を向上す
ることができる。
【０１００】本発明の請求項４２は、請求項４１に記載
のアクティブマトリックス基板において、前記下層の導
電膜の少なくとも１層がＡｌまたはＡｌを主体とする合
金からなり、前記最上層の導電膜がＴｉ、Ｔａ、Ｎｂ、
またはこれらのうち少なくとも１種の金属を主体とする
合金、もしくはＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれら
のうち少なくとも１種の金属を主体とする合金の窒化膜
のいずれかからなるアクティブマトリックス基板を提供
する。
のアクティブマトリックス基板において、前記下層の導
電膜の少なくとも１層がＡｌまたはＡｌを主体とする合
金からなり、前記最上層の導電膜がＴｉ、Ｔａ、Ｎｂ、
またはこれらのうち少なくとも１種の金属を主体とする
合金、もしくはＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれら
のうち少なくとも１種の金属を主体とする合金の窒化膜
のいずれかからなるアクティブマトリックス基板を提供
する。
【０１０１】このアクティブマトリックス基板は、上記
と同じ効果がある。
と同じ効果がある。
【０１０２】本発明の請求項４３は、請求項３２、請求
項３４または請求項３５のいずれかに記載のアクティブ
マトリックス基板において、前記走査線が形成される第
１の導体層と前記信号線が形成される第２の導体層とが
接続する接続部が形成され、前記接続部が前記保護絶縁
層の開口部と重ならないように配置されたアクティブマ
トリックス基板を提供する。
項３４または請求項３５のいずれかに記載のアクティブ
マトリックス基板において、前記走査線が形成される第
１の導体層と前記信号線が形成される第２の導体層とが
接続する接続部が形成され、前記接続部が前記保護絶縁
層の開口部と重ならないように配置されたアクティブマ
トリックス基板を提供する。
【０１０３】請求項３２のアクティブマトリックス基板
は、第１の導体層が第２の導体層の金属層と同じ金属か
らなる場合、または異なる金属でも第１の導体層が第２
の導体層の金属層のエッチングに対して選択性がない場
合、保護絶縁層の開口後透明導電層上の金属層をエッチ
ング除去する時にエッチング液が透明導電層を通してし
み込み、第１の導体層が侵食されることを防止すること
ができ、歩留を向上することができる。また請求項３
４、請求項３５のアクティブマトリックス基板は、第１
の導体層のうち少なくとも１層がアルミニウムまたはア
ルミニウムを主体とする合金からなり、かつ保護絶縁層
の開口時にフッ酸系のエッチング液を用いる場合、保護
絶縁層の開口時にエッチング液が透明導電層を通してし
み込み、第１の導体層のアルミニウムまたはアルミニウ
ムを主体とする合金が侵食されることを防止することが
でき、歩留を向上することができる。
は、第１の導体層が第２の導体層の金属層と同じ金属か
らなる場合、または異なる金属でも第１の導体層が第２
の導体層の金属層のエッチングに対して選択性がない場
合、保護絶縁層の開口後透明導電層上の金属層をエッチ
ング除去する時にエッチング液が透明導電層を通してし
み込み、第１の導体層が侵食されることを防止すること
ができ、歩留を向上することができる。また請求項３
４、請求項３５のアクティブマトリックス基板は、第１
の導体層のうち少なくとも１層がアルミニウムまたはア
ルミニウムを主体とする合金からなり、かつ保護絶縁層
の開口時にフッ酸系のエッチング液を用いる場合、保護
絶縁層の開口時にエッチング液が透明導電層を通してし
み込み、第１の導体層のアルミニウムまたはアルミニウ
ムを主体とする合金が侵食されることを防止することが
でき、歩留を向上することができる。
【０１０４】本発明の請求項４４は、請求項３２または
請求項３３に記載のアクティブマトリックス基板におい
て、前記走査線が形成される第１の導体層と前記信号線
が形成される第２の導体層とが、前記ゲート絶縁層と前
記半導体層とを貫通する開口部を通して直接接続された
アクティブマトリックス基板を提供する。
請求項３３に記載のアクティブマトリックス基板におい
て、前記走査線が形成される第１の導体層と前記信号線
が形成される第２の導体層とが、前記ゲート絶縁層と前
記半導体層とを貫通する開口部を通して直接接続された
アクティブマトリックス基板を提供する。
【０１０５】これらのアクティブマトリックス基板は、
第１の導体層と第２の導体層の電気的接続を上記構造で
行うようにしたので、４工程で製造でき、生産効率と歩
留が向上する。またこれらのアクティブマトリックス基
板は、保護トランジスタが形成可能であり、製造工程中
での不用意な電撃から画素領域のＴＦＴを保護すること
ができる。また走査線と信号線間の絶縁破壊を防止する
ことができ、歩留を向上することができる。
第１の導体層と第２の導体層の電気的接続を上記構造で
行うようにしたので、４工程で製造でき、生産効率と歩
留が向上する。またこれらのアクティブマトリックス基
板は、保護トランジスタが形成可能であり、製造工程中
での不用意な電撃から画素領域のＴＦＴを保護すること
ができる。また走査線と信号線間の絶縁破壊を防止する
ことができ、歩留を向上することができる。
【０１０６】本発明の請求項４５は、請求項３４または
請求項３５に記載のアクティブマトリックス基板におい
て、前記走査線が形成される第１の導体層と前記信号線
が形成される第２の導体層とが、前記ゲート絶縁層と前
記半導体層とを貫通する開口部を通して前記透明導電層
により接続されたアクティブマトリックス基板を提供す
る。
請求項３５に記載のアクティブマトリックス基板におい
て、前記走査線が形成される第１の導体層と前記信号線
が形成される第２の導体層とが、前記ゲート絶縁層と前
記半導体層とを貫通する開口部を通して前記透明導電層
により接続されたアクティブマトリックス基板を提供す
る。
【０１０７】これらのアクティブマトリックス基板は、
上記と同じ効果がある。
上記と同じ効果がある。
【０１０８】本発明の請求項４６は、請求項３２に記載
のアクティブマトリックス基板において、前記ゲート絶
縁層と半導体層とからなる積層膜を介して互いに対向す
る前段走査線の導体層と当該画素電極から延びる透明導
電層とにより蓄積容量部が形成され、この蓄積容量部に
おいて透明導電層および半導体層の末端側面が一致して
いるアクティブマトリックス基板を提供する。
のアクティブマトリックス基板において、前記ゲート絶
縁層と半導体層とからなる積層膜を介して互いに対向す
る前段走査線の導体層と当該画素電極から延びる透明導
電層とにより蓄積容量部が形成され、この蓄積容量部に
おいて透明導電層および半導体層の末端側面が一致して
いるアクティブマトリックス基板を提供する。
【０１０９】このアクティブマトリックス基板は、蓄積
容量部を上記構造にしたので、４工程で製造でき、生産
効率と歩留が向上する。
容量部を上記構造にしたので、４工程で製造でき、生産
効率と歩留が向上する。
【０１１０】本発明の請求項４７は、請求項３４または
請求項３５に記載のアクティブマトリックス基板におい
て、ゲート絶縁層と半導体層とからなる積層膜を介して
互いに対向する前段走査線の導体層と当該画素領域の金
属層およびその上に積層された透明導電層とにより蓄積
容量部が形成され、この蓄積容量部において透明導電層
および金属層および半導体層の末端側面が一致している
アクティブマトリックス基板を提供する。
請求項３５に記載のアクティブマトリックス基板におい
て、ゲート絶縁層と半導体層とからなる積層膜を介して
互いに対向する前段走査線の導体層と当該画素領域の金
属層およびその上に積層された透明導電層とにより蓄積
容量部が形成され、この蓄積容量部において透明導電層
および金属層および半導体層の末端側面が一致している
アクティブマトリックス基板を提供する。
【０１１１】これらのアクティブマトリックス基板は、
上記と同じ効果がある。
上記と同じ効果がある。
【０１１２】本発明の請求項４８は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、走査線端子部位に形成される走査線端
子部と、それぞれの画素領域において前記走査線から薄
膜トランジスタ部に延びる、もしくは前記走査線の一部
を共有する前記ゲート電極とを残して前記導体層をエッ
チング除去し、第２工程において、前記透明絶縁性基板
上に順次ゲート絶縁層と、アモルファスシリコン層およ
びｎ+アモルファスシリコン層からなる半導体層とを積
層し、第１工程でパターン形成された導体層上の所定の
開口部を除き、少なくとも前記導体層の上面および側面
全体が前記ゲート絶縁層で覆われるように残して前記半
導体層および前記ゲート絶縁層をエッチング除去し、第
３工程において、前記透明絶縁性基板上に順次透明導電
層と金属層とを積層し、前記信号線と、信号線端子部位
に形成される信号線端子部と、前記走査線端子部上に形
成された前記開口部を通して前記走査線端子部に接続す
る接続電極部と、それぞれの画素領域において前記信号
線から薄膜トランジスタ部に延びる前記ドレイン電極
と、前記画素電極と、前記画素電極から薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記金属
層および前記透明導電層をエッチング除去し、次いで露
出した前記ｎ+アモルファスシリコン層をエッチング除
去し、第４工程において、前記透明絶縁性基板上に保護
絶縁層を形成し、次いで前記画素電極および前記接続電
極部および前記信号線端子部上の前記保護絶縁層と、少
なくとも前記薄膜トランジスタ部の前記半導体層が形成
されるように残して前記保護絶縁層および前記半導体層
とを順次エッチング除去した後、前記画素電極および前
記接続電極部および前記信号線端子部上の前記保護絶縁
層に形成された開口部に露出した前記金属層をエッチン
グ除去して、前記透明導電層からなる前記画素電極およ
び前記信号線端子と、前記導体層上に前記半導体層およ
び前記ゲート絶縁層を貫通する前記開口部を通して前記
透明導電層が積層された走査線端子とを露出させるアク
ティブマトリックス基板の製造方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、走査線端子部位に形成される走査線端
子部と、それぞれの画素領域において前記走査線から薄
膜トランジスタ部に延びる、もしくは前記走査線の一部
を共有する前記ゲート電極とを残して前記導体層をエッ
チング除去し、第２工程において、前記透明絶縁性基板
上に順次ゲート絶縁層と、アモルファスシリコン層およ
びｎ+アモルファスシリコン層からなる半導体層とを積
層し、第１工程でパターン形成された導体層上の所定の
開口部を除き、少なくとも前記導体層の上面および側面
全体が前記ゲート絶縁層で覆われるように残して前記半
導体層および前記ゲート絶縁層をエッチング除去し、第
３工程において、前記透明絶縁性基板上に順次透明導電
層と金属層とを積層し、前記信号線と、信号線端子部位
に形成される信号線端子部と、前記走査線端子部上に形
成された前記開口部を通して前記走査線端子部に接続す
る接続電極部と、それぞれの画素領域において前記信号
線から薄膜トランジスタ部に延びる前記ドレイン電極
と、前記画素電極と、前記画素電極から薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記金属
層および前記透明導電層をエッチング除去し、次いで露
出した前記ｎ+アモルファスシリコン層をエッチング除
去し、第４工程において、前記透明絶縁性基板上に保護
絶縁層を形成し、次いで前記画素電極および前記接続電
極部および前記信号線端子部上の前記保護絶縁層と、少
なくとも前記薄膜トランジスタ部の前記半導体層が形成
されるように残して前記保護絶縁層および前記半導体層
とを順次エッチング除去した後、前記画素電極および前
記接続電極部および前記信号線端子部上の前記保護絶縁
層に形成された開口部に露出した前記金属層をエッチン
グ除去して、前記透明導電層からなる前記画素電極およ
び前記信号線端子と、前記導体層上に前記半導体層およ
び前記ゲート絶縁層を貫通する前記開口部を通して前記
透明導電層が積層された走査線端子とを露出させるアク
ティブマトリックス基板の製造方法を提供する。
【０１１３】このアクティブマトリックス基板の製造方
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
【０１１４】本発明の請求項４９は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、それぞれの画素領域において前記走査
線から薄膜トランジスタ部に延びる、もしくは前記走査
線の一部を共有する前記ゲート電極とを残して前記導体
層をエッチング除去し、第２工程において、前記透明絶
縁性基板上に順次ゲート絶縁層と、アモルファスシリコ
ン層およびｎ+アモルファスシリコン層からなる半導体
層とを積層し、第１工程でパターン形成された導体層上
の所定の開口部を除き、少なくとも前記導体層の上面お
よび側面全体が前記ゲート絶縁層で覆われるように残し
て前記半導体層および前記ゲート絶縁層をエッチング除
去し、第３工程において、前記透明絶縁性基板上に順次
透明導電層と金属層とを積層し、前記信号線と、信号線
端子部位に形成される信号線端子部と、前記走査線端部
上に形成された前記開口部を通して前記走査線端部に接
続する接続電極部と、前記接続電極部からさらに延びて
走査線端子部位に形成される走査線端子部と、それぞれ
の画素領域において前記信号線から薄膜トランジスタ部
に延びる前記ドレイン電極と、前記画素電極と、前記画
素電極から前記薄膜トランジスタ部に延びて前記ドレイ
ン電極とチャネルギャップを隔てて対向配置される前記
ソース電極とを残して前記金属層および前記透明導電層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記画素電極および前記走査線端子部および前記信号
線端子部上の前記保護絶縁層と、少なくとも薄膜トラン
ジスタ部の前記半導体層が形成されるように残して前記
保護絶縁層および前記半導体層とを順次エッチング除去
した後、前記画素電極および前記走査線端子部および前
記信号線端子部上の前記保護絶縁層に形成された開口部
に露出した前記金属層をエッチング除去して、透明導電
層からなる前記画素電極および前記走査線端子および前
記信号線端子を露出させるアクティブマトリックス基板
の製造方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、それぞれの画素領域において前記走査
線から薄膜トランジスタ部に延びる、もしくは前記走査
線の一部を共有する前記ゲート電極とを残して前記導体
層をエッチング除去し、第２工程において、前記透明絶
縁性基板上に順次ゲート絶縁層と、アモルファスシリコ
ン層およびｎ+アモルファスシリコン層からなる半導体
層とを積層し、第１工程でパターン形成された導体層上
の所定の開口部を除き、少なくとも前記導体層の上面お
よび側面全体が前記ゲート絶縁層で覆われるように残し
て前記半導体層および前記ゲート絶縁層をエッチング除
去し、第３工程において、前記透明絶縁性基板上に順次
透明導電層と金属層とを積層し、前記信号線と、信号線
端子部位に形成される信号線端子部と、前記走査線端部
上に形成された前記開口部を通して前記走査線端部に接
続する接続電極部と、前記接続電極部からさらに延びて
走査線端子部位に形成される走査線端子部と、それぞれ
の画素領域において前記信号線から薄膜トランジスタ部
に延びる前記ドレイン電極と、前記画素電極と、前記画
素電極から前記薄膜トランジスタ部に延びて前記ドレイ
ン電極とチャネルギャップを隔てて対向配置される前記
ソース電極とを残して前記金属層および前記透明導電層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記画素電極および前記走査線端子部および前記信号
線端子部上の前記保護絶縁層と、少なくとも薄膜トラン
ジスタ部の前記半導体層が形成されるように残して前記
保護絶縁層および前記半導体層とを順次エッチング除去
した後、前記画素電極および前記走査線端子部および前
記信号線端子部上の前記保護絶縁層に形成された開口部
に露出した前記金属層をエッチング除去して、透明導電
層からなる前記画素電極および前記走査線端子および前
記信号線端子を露出させるアクティブマトリックス基板
の製造方法を提供する。
【０１１５】このアクティブマトリックス基板の製造方
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
【０１１６】本発明の請求項５０は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、走査線端子部位に形成される走査線端
子部と、それぞれの画素領域において前記走査線から薄
膜トランジスタ部に延びる、もしくは前記走査線の一部
を共有する前記ゲート電極と、隣合う走査線の間に前記
走査線と非接触に形成され前記信号線の一部となる下層
信号線とを残して前記導体層をエッチング除去し、第２
工程において、前記透明絶縁性基板上に順次ゲート絶縁
層と、アモルファスシリコン層およびｎ+アモルファス
シリコン層からなる半導体層とを積層し、第１工程でパ
ターン形成された導体層上の所定の開口部を除き、少な
くとも前記導体層の上面および側面全体が前記ゲート絶
縁層で覆われるように残して前記半導体層および前記ゲ
ート絶縁層をエッチング除去し、第３工程において、前
記透明絶縁性基板上に順次透明導電層と金属層とを積層
し、信号線端子部位に形成される信号線端子部と、前記
走査線端子部上に形成された前記開口部を通して前記走
査線端子部に接続する接続電極部と、隣接する画素領域
の走査線を挟んで対向する前記下層信号線に前記半導体
層および前記ゲート絶縁層を貫通する開口部を通して接
続する上層信号線と、それぞれの画素領域において前記
上層信号線から薄膜トランジスタ部に延びる前記ドレイ
ン電極と、前記画素電極と、前記画素電極から前記薄膜
トランジスタ部に延びて前記ドレイン電極とチャネルギ
ャップを隔てて対向配置される前記ソース電極とを残し
て前記金属層と前記透明導電層とをエッチング除去し、
次いで露出した前記ｎ+アモルファスシリコン層をエッ
チング除去し、第４工程において、前記透明絶縁性基板
上に保護絶縁層を形成し、次いで前記画素電極および前
記接続電極部および前記信号線端子部上の前記保護絶縁
層と、少なくとも前記薄膜トランジスタ部の前記半導体
層が形成されるように残して前記保護絶縁層および前記
半導体層とを順次エッチング除去した後、前記画素電極
および前記接続電極部および前記信号線端子部上の前記
保護絶縁層に形成された開口部に露出した前記金属層を
エッチング除去して、前記透明導電層からなる前記画素
電極および前記信号線端子と、導体層上に前記半導体層
および前記ゲート絶縁層を貫通する開口部を通して前記
透明導電層が積層された走査線端子とを露出させるアク
ティブマトリックス基板の製造方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、走査線端子部位に形成される走査線端
子部と、それぞれの画素領域において前記走査線から薄
膜トランジスタ部に延びる、もしくは前記走査線の一部
を共有する前記ゲート電極と、隣合う走査線の間に前記
走査線と非接触に形成され前記信号線の一部となる下層
信号線とを残して前記導体層をエッチング除去し、第２
工程において、前記透明絶縁性基板上に順次ゲート絶縁
層と、アモルファスシリコン層およびｎ+アモルファス
シリコン層からなる半導体層とを積層し、第１工程でパ
ターン形成された導体層上の所定の開口部を除き、少な
くとも前記導体層の上面および側面全体が前記ゲート絶
縁層で覆われるように残して前記半導体層および前記ゲ
ート絶縁層をエッチング除去し、第３工程において、前
記透明絶縁性基板上に順次透明導電層と金属層とを積層
し、信号線端子部位に形成される信号線端子部と、前記
走査線端子部上に形成された前記開口部を通して前記走
査線端子部に接続する接続電極部と、隣接する画素領域
の走査線を挟んで対向する前記下層信号線に前記半導体
層および前記ゲート絶縁層を貫通する開口部を通して接
続する上層信号線と、それぞれの画素領域において前記
上層信号線から薄膜トランジスタ部に延びる前記ドレイ
ン電極と、前記画素電極と、前記画素電極から前記薄膜
トランジスタ部に延びて前記ドレイン電極とチャネルギ
ャップを隔てて対向配置される前記ソース電極とを残し
て前記金属層と前記透明導電層とをエッチング除去し、
次いで露出した前記ｎ+アモルファスシリコン層をエッ
チング除去し、第４工程において、前記透明絶縁性基板
上に保護絶縁層を形成し、次いで前記画素電極および前
記接続電極部および前記信号線端子部上の前記保護絶縁
層と、少なくとも前記薄膜トランジスタ部の前記半導体
層が形成されるように残して前記保護絶縁層および前記
半導体層とを順次エッチング除去した後、前記画素電極
および前記接続電極部および前記信号線端子部上の前記
保護絶縁層に形成された開口部に露出した前記金属層を
エッチング除去して、前記透明導電層からなる前記画素
電極および前記信号線端子と、導体層上に前記半導体層
および前記ゲート絶縁層を貫通する開口部を通して前記
透明導電層が積層された走査線端子とを露出させるアク
ティブマトリックス基板の製造方法を提供する。
【０１１７】このアクティブマトリックス基板の製造方
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
【０１１８】本発明の請求項５１は、ＴＮ型アクティブ
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、それぞれの画素領域において前記走査
線から薄膜トランジスタ部に延びる、もしくは前記走査
線の一部を共有する前記ゲート電極と、隣合う走査線の
間に前記走査線と非接触に形成され前記信号線の一部と
なる下層信号線とを残して前記導体層をエッチング除去
し、第２工程において、前記透明絶縁性基板上に順次ゲ
ート絶縁層と、アモルファスシリコン層およびｎ+アモ
ルファスシリコン層からなる半導体層とを積層し、第１
工程でパターン形成された導体層上の所定の開口部を除
き、少なくとも前記導体層の上面および側面全体が前記
ゲート絶縁層で覆われるように残して前記半導体層およ
び前記ゲート絶縁層をエッチング除去し、第３工程にお
いて、前記透明絶縁性基板上に順次透明導電層と金属層
とを積層し、信号線端子部位に形成される信号線端子部
と、前記走査線端部上に形成された前記開口部を通して
前記走査線端部に接続する接続電極部と、前記接続電極
部からさらに延びて走査線端子部位に形成される走査線
端子部と、隣接する画素領域の走査線を挟んで対向する
前記下層信号線に前記半導体層および前記ゲート絶縁層
を貫通する開口部を通して接続する上層信号線と、それ
ぞれの画素領域において前記上層信号線から前記薄膜ト
ランジスタ部に延びる前記ドレイン電極と、前記画素電
極と、前記画素電極から前記薄膜トランジスタ部に延び
て前記ドレイン電極とチャネルギャップを隔てて対向配
置される前記ソース電極とを残して前記金属層および前
記透明導電層をエッチング除去し、次いで露出した前記
ｎ+アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記画素電極および前記走査線端子部およ
び前記信号線端子部上の前記保護絶縁層と、少なくとも
前記薄膜トランジスタの前記半導体層が形成されるよう
に残して前記保護絶縁層および前記半導体層とを順次エ
ッチング除去した後、前記画素電極および前記走査線端
子部および前記信号線端子部上の前記保護絶縁層の開口
部に露出した前記金属層をエッチング除去して、透明導
電層からなる前記画素電極および前記走査線端子および
前記信号線端子を露出させるアクティブマトリックス基
板の製造方法を提供する。
マトリックス基板の製造方法において、第１工程におい
て、前記透明絶縁性基板上に導体層を形成し、少なくと
も前記走査線と、それぞれの画素領域において前記走査
線から薄膜トランジスタ部に延びる、もしくは前記走査
線の一部を共有する前記ゲート電極と、隣合う走査線の
間に前記走査線と非接触に形成され前記信号線の一部と
なる下層信号線とを残して前記導体層をエッチング除去
し、第２工程において、前記透明絶縁性基板上に順次ゲ
ート絶縁層と、アモルファスシリコン層およびｎ+アモ
ルファスシリコン層からなる半導体層とを積層し、第１
工程でパターン形成された導体層上の所定の開口部を除
き、少なくとも前記導体層の上面および側面全体が前記
ゲート絶縁層で覆われるように残して前記半導体層およ
び前記ゲート絶縁層をエッチング除去し、第３工程にお
いて、前記透明絶縁性基板上に順次透明導電層と金属層
とを積層し、信号線端子部位に形成される信号線端子部
と、前記走査線端部上に形成された前記開口部を通して
前記走査線端部に接続する接続電極部と、前記接続電極
部からさらに延びて走査線端子部位に形成される走査線
端子部と、隣接する画素領域の走査線を挟んで対向する
前記下層信号線に前記半導体層および前記ゲート絶縁層
を貫通する開口部を通して接続する上層信号線と、それ
ぞれの画素領域において前記上層信号線から前記薄膜ト
ランジスタ部に延びる前記ドレイン電極と、前記画素電
極と、前記画素電極から前記薄膜トランジスタ部に延び
て前記ドレイン電極とチャネルギャップを隔てて対向配
置される前記ソース電極とを残して前記金属層および前
記透明導電層をエッチング除去し、次いで露出した前記
ｎ+アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記画素電極および前記走査線端子部およ
び前記信号線端子部上の前記保護絶縁層と、少なくとも
前記薄膜トランジスタの前記半導体層が形成されるよう
に残して前記保護絶縁層および前記半導体層とを順次エ
ッチング除去した後、前記画素電極および前記走査線端
子部および前記信号線端子部上の前記保護絶縁層の開口
部に露出した前記金属層をエッチング除去して、透明導
電層からなる前記画素電極および前記走査線端子および
前記信号線端子を露出させるアクティブマトリックス基
板の製造方法を提供する。
【０１１９】このアクティブマトリックス基板の製造方
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３２のアクティブマトリックス基板を４工
程で製造することができる。
【０１２０】本発明の請求項５２は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、走査線端子部位に形成される
走査線端子部と、前記共通配線と、それぞれの画素領域
において前記走査線の一部を共有する前記ゲ−ト電極と
を残して前記第１の導体層をエッチング除去し、第２工
程において、前記透明絶縁性基板上に順次ゲート絶縁層
と、アモルファスシリコン層およびｎ+アモルファスシ
リコン層からなる半導体層とを積層し、前記第１工程で
パターン形成された前記第１の導体層上の所定の開口部
を除き、少なくとも前記第１の導体層の上面および側面
全体が半導体層およびゲート絶縁層で覆われるように残
して前記半導体層および前記ゲート絶縁層をエッチング
除去し、第３工程において、前記透明絶縁性基板上に第
２の導体層を形成し、前記信号線と、信号線端子部位に
形成される信号線端子部と、前記走査線端子部上に形成
された前記開口部を通して前記走査線端子部に接続する
接続電極部と、前記共通配線端部上に形成された前記開
口部を通して前記共通配線端部に接続しこれらを連結す
る共通配線連結線と、前記共通配線連結線に接続する共
通配線端子部と、それぞれの画素領域において前記信号
線から前記ゲ−ト電極上に延びる前記ドレイン電極と、
前記半導体層および前記ゲート絶縁層を貫通する前記開
口部を通して基部が前記共通配線に接続される複数の共
通電極と、前記共通電極に挟まれるように延びる前記画
素電極と、前記画素電極から前記薄膜トランジスタ部に
延びて前記ドレイン電極とチャネルギャップを隔てて対
向配置される前記ソース電極とを残して前記第２の導体
層をエッチング除去し、次いで露出した前記ｎ+アモル
ファスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記接続電極部および前記信号線端子部および前記共
通配線端子部上の前記保護絶縁層と、少なくとも前記薄
膜トランジスタの半導体層が形成されるように残して前
記保護絶縁層および前記半導体層とを順次エッチング除
去して、前記第１の導体層上に半導体層およびゲート絶
縁層を貫通する開口部を通して前記第２の導体層が積層
されてなる走査線端子と、前記第２の導体層からなる信
号線端子および共通配線端子とを露出させるアクティブ
マトリックス基板の製造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、走査線端子部位に形成される
走査線端子部と、前記共通配線と、それぞれの画素領域
において前記走査線の一部を共有する前記ゲ−ト電極と
を残して前記第１の導体層をエッチング除去し、第２工
程において、前記透明絶縁性基板上に順次ゲート絶縁層
と、アモルファスシリコン層およびｎ+アモルファスシ
リコン層からなる半導体層とを積層し、前記第１工程で
パターン形成された前記第１の導体層上の所定の開口部
を除き、少なくとも前記第１の導体層の上面および側面
全体が半導体層およびゲート絶縁層で覆われるように残
して前記半導体層および前記ゲート絶縁層をエッチング
除去し、第３工程において、前記透明絶縁性基板上に第
２の導体層を形成し、前記信号線と、信号線端子部位に
形成される信号線端子部と、前記走査線端子部上に形成
された前記開口部を通して前記走査線端子部に接続する
接続電極部と、前記共通配線端部上に形成された前記開
口部を通して前記共通配線端部に接続しこれらを連結す
る共通配線連結線と、前記共通配線連結線に接続する共
通配線端子部と、それぞれの画素領域において前記信号
線から前記ゲ−ト電極上に延びる前記ドレイン電極と、
前記半導体層および前記ゲート絶縁層を貫通する前記開
口部を通して基部が前記共通配線に接続される複数の共
通電極と、前記共通電極に挟まれるように延びる前記画
素電極と、前記画素電極から前記薄膜トランジスタ部に
延びて前記ドレイン電極とチャネルギャップを隔てて対
向配置される前記ソース電極とを残して前記第２の導体
層をエッチング除去し、次いで露出した前記ｎ+アモル
ファスシリコン層をエッチング除去し、第４工程におい
て、前記透明絶縁性基板上に保護絶縁層を形成し、次い
で前記接続電極部および前記信号線端子部および前記共
通配線端子部上の前記保護絶縁層と、少なくとも前記薄
膜トランジスタの半導体層が形成されるように残して前
記保護絶縁層および前記半導体層とを順次エッチング除
去して、前記第１の導体層上に半導体層およびゲート絶
縁層を貫通する開口部を通して前記第２の導体層が積層
されてなる走査線端子と、前記第２の導体層からなる信
号線端子および共通配線端子とを露出させるアクティブ
マトリックス基板の製造方法を提供する。
【０１２１】このアクティブマトリックス基板の製造方
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
【０１２２】本発明の請求項５３は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、前記共通配線と、それぞれの
画素領域において前記走査線の一部を共有する前記ゲ−
ト電極とを残して前記第１の導体層をエッチング除去
し、第２工程において、前記透明絶縁性基板上に順次ゲ
ート絶縁層と、アモルファスシリコン層およびｎ+アモ
ルファスシリコン層からなる半導体層とを積層し、前記
第１工程でパターン形成された前記第１の導体層上の所
定の開口部を除き、少なくとも前記第１の導体層の上面
および側面全体が半導体層およびゲート絶縁層で覆われ
るように残して前記半導体層および前記ゲート絶縁層を
エッチング除去し、第３工程において、前記透明絶縁性
基板上に第２の導体層を形成し、前記信号線と、信号線
端子部位に形成される信号線端子部と、前記走査線端部
上に形成された前記開口部を通して前記走査線端部に接
続する接続電極部と、前記接続電極部からさらに延びて
形成される走査線端子部と、前記共通配線端部上に形成
された前記開口部を通して前記共通配線端部に接続しこ
れらを連結する共通配線連結線と、前記共通配線連結線
に接続する共通配線端子部と、それぞれの画素領域にお
いて前記信号線から前記走査線上に形成される薄膜トラ
ンジスタ部に延びる前記ドレイン電極と、半導体層およ
びゲート絶縁層を貫通する前記開口部を通して基部が前
記共通配線に接続される複数の前記共通電極と、前記共
通電極に挟まれるように延びる前記画素電極と、前記画
素電極から前記薄膜トランジスタ部に延びて前記ドレイ
ン電極とチャネルギャップを隔てて対向配置される前記
ソース電極とを残して前記第２の導体層をエッチング除
去し、次いで露出した前記ｎ+アモルファスシリコン層
をエッチング除去し、第４工程において、前記透明絶縁
性基板上に保護絶縁層を形成し、次いで前記信号線端子
部および前記走査線端子部および前記共通配線端子部上
の保護絶縁層と、少なくとも前記薄膜トランジスタの半
導体層が形成されるように残して前記保護絶縁層および
前記半導体層とを順次エッチング除去して、前記第２の
導体層からなる走査線端子および信号線端子および共通
配線端子を露出させるアクティブマトリックス基板の製
造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、前記共通配線と、それぞれの
画素領域において前記走査線の一部を共有する前記ゲ−
ト電極とを残して前記第１の導体層をエッチング除去
し、第２工程において、前記透明絶縁性基板上に順次ゲ
ート絶縁層と、アモルファスシリコン層およびｎ+アモ
ルファスシリコン層からなる半導体層とを積層し、前記
第１工程でパターン形成された前記第１の導体層上の所
定の開口部を除き、少なくとも前記第１の導体層の上面
および側面全体が半導体層およびゲート絶縁層で覆われ
るように残して前記半導体層および前記ゲート絶縁層を
エッチング除去し、第３工程において、前記透明絶縁性
基板上に第２の導体層を形成し、前記信号線と、信号線
端子部位に形成される信号線端子部と、前記走査線端部
上に形成された前記開口部を通して前記走査線端部に接
続する接続電極部と、前記接続電極部からさらに延びて
形成される走査線端子部と、前記共通配線端部上に形成
された前記開口部を通して前記共通配線端部に接続しこ
れらを連結する共通配線連結線と、前記共通配線連結線
に接続する共通配線端子部と、それぞれの画素領域にお
いて前記信号線から前記走査線上に形成される薄膜トラ
ンジスタ部に延びる前記ドレイン電極と、半導体層およ
びゲート絶縁層を貫通する前記開口部を通して基部が前
記共通配線に接続される複数の前記共通電極と、前記共
通電極に挟まれるように延びる前記画素電極と、前記画
素電極から前記薄膜トランジスタ部に延びて前記ドレイ
ン電極とチャネルギャップを隔てて対向配置される前記
ソース電極とを残して前記第２の導体層をエッチング除
去し、次いで露出した前記ｎ+アモルファスシリコン層
をエッチング除去し、第４工程において、前記透明絶縁
性基板上に保護絶縁層を形成し、次いで前記信号線端子
部および前記走査線端子部および前記共通配線端子部上
の保護絶縁層と、少なくとも前記薄膜トランジスタの半
導体層が形成されるように残して前記保護絶縁層および
前記半導体層とを順次エッチング除去して、前記第２の
導体層からなる走査線端子および信号線端子および共通
配線端子を露出させるアクティブマトリックス基板の製
造方法を提供する。
【０１２３】このアクティブマトリックス基板の製造方
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
【０１２４】本発明の請求項５４は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、走査線端子部位に形成される
走査線端子部と、前記共通配線と、それぞれの画素領域
において前記走査線の一部を共有する前記ゲ−ト電極
と、前記共通配線から延びる複数の前記共通電極とを残
して前記第１の導体層をエッチング除去し、第２工程に
おいて、前記透明絶縁性基板上に順次ゲート絶縁層と、
アモルファスシリコン層およびｎ+アモルファスシリコ
ン層からなる半導体層とを積層し、前記第１工程でパタ
ーン形成された前記第１の導体層上の所定の開口部を除
き、少なくとも前記第１の導体層の上面および側面全体
が半導体層およびゲート絶縁層で覆われるように残して
前記半導体層およびゲート絶縁層をエッチング除去し、
第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、前記信号線と、信号線端子部位に形成され
る信号線端子部と、前記走査線端子部上に形成された前
記開口部を通して前記走査線端子部に接続する接続電極
部と、前記共通配線端部上に形成された前記開口部を通
して前記共通配線端部に接続しこれらを連結する共通配
線連結線と、前記共通配線連結線に接続する共通配線端
子部と、それぞれの画素領域において前記信号線から前
記ゲート電極上に延びる前記ドレイン電極と、前記共通
電極に対向して延びる前記画素電極と、前記画素電極か
ら前記薄膜トランジスタ部に延びて前記ドレイン電極と
チャネルギャップを隔てて対向配置される前記ソース電
極とを残して前記第２の導体層をエッチング除去し、次
いで露出した前記ｎ+アモルファスシリコン層をエッチ
ング除去し、 第４工程において、前記透明絶縁性基板
上に保護絶縁層を形成し、次いで前記接続電極部および
前記信号線端子部および前記共通配線端子部上の前記保
護絶縁層と、少なくとも前記薄膜トランジスタの半導体
層が形成されるように残して前記保護絶縁層および前記
半導体層とを順次エッチング除去して、前記第１の導体
層上に半導体層およびゲート絶縁層を貫通する開口部を
通して前記第２の導体層が積層されてなる走査線端子
と、前記第２の導体層からなる信号線端子および共通配
線端子とを露出させることを特徴とするアクティブマト
リックス基板の製造方法を提供する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、走査線端子部位に形成される
走査線端子部と、前記共通配線と、それぞれの画素領域
において前記走査線の一部を共有する前記ゲ−ト電極
と、前記共通配線から延びる複数の前記共通電極とを残
して前記第１の導体層をエッチング除去し、第２工程に
おいて、前記透明絶縁性基板上に順次ゲート絶縁層と、
アモルファスシリコン層およびｎ+アモルファスシリコ
ン層からなる半導体層とを積層し、前記第１工程でパタ
ーン形成された前記第１の導体層上の所定の開口部を除
き、少なくとも前記第１の導体層の上面および側面全体
が半導体層およびゲート絶縁層で覆われるように残して
前記半導体層およびゲート絶縁層をエッチング除去し、
第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、前記信号線と、信号線端子部位に形成され
る信号線端子部と、前記走査線端子部上に形成された前
記開口部を通して前記走査線端子部に接続する接続電極
部と、前記共通配線端部上に形成された前記開口部を通
して前記共通配線端部に接続しこれらを連結する共通配
線連結線と、前記共通配線連結線に接続する共通配線端
子部と、それぞれの画素領域において前記信号線から前
記ゲート電極上に延びる前記ドレイン電極と、前記共通
電極に対向して延びる前記画素電極と、前記画素電極か
ら前記薄膜トランジスタ部に延びて前記ドレイン電極と
チャネルギャップを隔てて対向配置される前記ソース電
極とを残して前記第２の導体層をエッチング除去し、次
いで露出した前記ｎ+アモルファスシリコン層をエッチ
ング除去し、 第４工程において、前記透明絶縁性基板
上に保護絶縁層を形成し、次いで前記接続電極部および
前記信号線端子部および前記共通配線端子部上の前記保
護絶縁層と、少なくとも前記薄膜トランジスタの半導体
層が形成されるように残して前記保護絶縁層および前記
半導体層とを順次エッチング除去して、前記第１の導体
層上に半導体層およびゲート絶縁層を貫通する開口部を
通して前記第２の導体層が積層されてなる走査線端子
と、前記第２の導体層からなる信号線端子および共通配
線端子とを露出させることを特徴とするアクティブマト
リックス基板の製造方法を提供する。
【０１２５】このアクティブマトリックス基板の製造方
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
【０１２６】本発明の請求項５５は、ＩＰＳ型アクティ
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、前記共通配線と、それぞれの
画素領域において前記走査線の一部を共有する前記ゲ−
ト電極と、前記共通配線から延びる複数の前記共通電極
とを残して前記第１の導体層をエッチング除去し、第２
工程において、前記透明絶縁性基板上に順次ゲート絶縁
層と、アモルファスシリコン層およびｎ+アモルファス
シリコン層からなる半導体層とを積層し、前記第１工程
でパターン形成された前記第１の導体層上の所定の開口
部を除き、少なくとも前記第１の導体層の上面および側
面全体が半導体層およびゲート絶縁層で覆われるように
残して前記半導体層および前記ゲート絶縁層をエッチン
グ除去し、第３工程において、前記透明絶縁性基板上に
第２の導体層を形成し、前記信号線と、信号線端子部位
に形成される信号線端子部と、前記走査線端部上に形成
された前記開口部を通して前記走査線端部に接続する接
続電極部と、前記接続電極部からさらに延びて形成され
る走査線端子部と、前記共通配線端部上に形成された前
記開口部を通して前記共通配線端部に接続しこれらを連
結する共通配線連結線と、前記共通配線連結線に接続す
る共通配線端子部と、それぞれの画素領域において前記
信号線から前記走査線上に形成される薄膜トランジスタ
部に延びる前記ドレイン電極と、前記共通電極に挟まれ
るように延びる前記画素電極と、前記画素電極から前記
薄膜トランジスタ部に延びて前記ドレイン電極とチャネ
ルギャップを隔てて対向配置される前記ソース電極とを
残して前記第２の導体層をエッチング除去し、次いで露
出した前記ｎ+アモルファスシリコン層をエッチング除
去し、第４工程において、前記透明絶縁性基板上に保護
絶縁層を形成し、次いで前記信号線端子部および前記走
査線端子部および前記共通配線端子部上の保護絶縁層
と、少なくとも前記薄膜トランジスタの半導体層が形成
されるように残して前記保護絶縁層および前記半導体層
とを順次エッチング除去して、前記第２の導体層からな
る走査線端子および信号線端子および共通配線端子を露
出させるアクティブマトリックス基板の製造方法を提供
する。
ブマトリックス基板の製造方法において、第１工程にお
いて、前記透明絶縁性基板上に第１の導体層を形成し、
少なくとも前記走査線と、前記共通配線と、それぞれの
画素領域において前記走査線の一部を共有する前記ゲ−
ト電極と、前記共通配線から延びる複数の前記共通電極
とを残して前記第１の導体層をエッチング除去し、第２
工程において、前記透明絶縁性基板上に順次ゲート絶縁
層と、アモルファスシリコン層およびｎ+アモルファス
シリコン層からなる半導体層とを積層し、前記第１工程
でパターン形成された前記第１の導体層上の所定の開口
部を除き、少なくとも前記第１の導体層の上面および側
面全体が半導体層およびゲート絶縁層で覆われるように
残して前記半導体層および前記ゲート絶縁層をエッチン
グ除去し、第３工程において、前記透明絶縁性基板上に
第２の導体層を形成し、前記信号線と、信号線端子部位
に形成される信号線端子部と、前記走査線端部上に形成
された前記開口部を通して前記走査線端部に接続する接
続電極部と、前記接続電極部からさらに延びて形成され
る走査線端子部と、前記共通配線端部上に形成された前
記開口部を通して前記共通配線端部に接続しこれらを連
結する共通配線連結線と、前記共通配線連結線に接続す
る共通配線端子部と、それぞれの画素領域において前記
信号線から前記走査線上に形成される薄膜トランジスタ
部に延びる前記ドレイン電極と、前記共通電極に挟まれ
るように延びる前記画素電極と、前記画素電極から前記
薄膜トランジスタ部に延びて前記ドレイン電極とチャネ
ルギャップを隔てて対向配置される前記ソース電極とを
残して前記第２の導体層をエッチング除去し、次いで露
出した前記ｎ+アモルファスシリコン層をエッチング除
去し、第４工程において、前記透明絶縁性基板上に保護
絶縁層を形成し、次いで前記信号線端子部および前記走
査線端子部および前記共通配線端子部上の保護絶縁層
と、少なくとも前記薄膜トランジスタの半導体層が形成
されるように残して前記保護絶縁層および前記半導体層
とを順次エッチング除去して、前記第２の導体層からな
る走査線端子および信号線端子および共通配線端子を露
出させるアクティブマトリックス基板の製造方法を提供
する。
【０１２７】このアクティブマトリックス基板の製造方
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３３のアクティブマトリックス基板を４工
程で製造することができる。
【０１２８】本発明の請求項５６は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、それぞれの画素領域において前記走査線か
ら薄膜トランジスタ部に延びる、もしくは前記走査線の
一部を共有する前記ゲート電極とを残して前記導体層を
エッチング除去し、第２工程において、前記透明絶縁性
基板上に順次ゲート絶縁層と、アモルファスシリコン層
およびｎ+アモルファスシリコン層からなる半導体層
と、金属層とを積層し、少なくとも前記第１工程でパタ
ーン形成された前記導体層上の所定の開口部および画素
電極が形成される部位の前記金属層および前記半導体層
および前記ゲート絶縁層とをエッチング除去し、第３工
程において、前記透明絶縁性基板上に透明導電層を形成
し、前記信号線と、信号線端子部位に形成される信号線
端子部と、前記走査線端子部上に形成された前記開口部
を通して前記走査線端子部に接続する接続電極部と、そ
れぞれの画素領域において、前記信号線から薄膜トラン
ジスタ部に延びる前記ドレイン電極と、前記画素電極
と、前記画素電極から前記薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて対向配置
される前記ソース電極とを残して前記透明導電層をエッ
チング除去し、次いで露出した前記金属層および前記ｎ
+アモルファスシリコン層をエッチング除去し、第４工
程において、前記透明絶縁性基板上に保護絶縁層を形成
し、次いで前記画素電極および前記接続電極部および前
記信号線端子部上の前記保護絶縁層と、少なくとも前記
信号線の上面および側面全体が前記保護絶縁層で覆われ
るようにかつ前記薄膜トランジスタの半導体層が形成さ
れるように残して前記保護絶縁層および前記半導体層と
を順次エッチング除去して、透明導電層からなる前記画
素電極と、金属層および透明導電層の積層膜または透明
導電層からなる前記信号線端子と、前記導体層上に前記
半導体層および前記ゲート絶縁層を貫通する前記開口部
を通して透明導電層が積層されてなる走査線端子とを露
出させるアクティブマトリックス基板の製造方法を提供
する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、それぞれの画素領域において前記走査線か
ら薄膜トランジスタ部に延びる、もしくは前記走査線の
一部を共有する前記ゲート電極とを残して前記導体層を
エッチング除去し、第２工程において、前記透明絶縁性
基板上に順次ゲート絶縁層と、アモルファスシリコン層
およびｎ+アモルファスシリコン層からなる半導体層
と、金属層とを積層し、少なくとも前記第１工程でパタ
ーン形成された前記導体層上の所定の開口部および画素
電極が形成される部位の前記金属層および前記半導体層
および前記ゲート絶縁層とをエッチング除去し、第３工
程において、前記透明絶縁性基板上に透明導電層を形成
し、前記信号線と、信号線端子部位に形成される信号線
端子部と、前記走査線端子部上に形成された前記開口部
を通して前記走査線端子部に接続する接続電極部と、そ
れぞれの画素領域において、前記信号線から薄膜トラン
ジスタ部に延びる前記ドレイン電極と、前記画素電極
と、前記画素電極から前記薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて対向配置
される前記ソース電極とを残して前記透明導電層をエッ
チング除去し、次いで露出した前記金属層および前記ｎ
+アモルファスシリコン層をエッチング除去し、第４工
程において、前記透明絶縁性基板上に保護絶縁層を形成
し、次いで前記画素電極および前記接続電極部および前
記信号線端子部上の前記保護絶縁層と、少なくとも前記
信号線の上面および側面全体が前記保護絶縁層で覆われ
るようにかつ前記薄膜トランジスタの半導体層が形成さ
れるように残して前記保護絶縁層および前記半導体層と
を順次エッチング除去して、透明導電層からなる前記画
素電極と、金属層および透明導電層の積層膜または透明
導電層からなる前記信号線端子と、前記導体層上に前記
半導体層および前記ゲート絶縁層を貫通する前記開口部
を通して透明導電層が積層されてなる走査線端子とを露
出させるアクティブマトリックス基板の製造方法を提供
する。
【０１２９】このアクティブマトリックス基板の製造方
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
【０１３０】本発明の請求項５７は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、それぞれの画素領域において前記
走査線から薄膜トランジスタ部に延びる、もしくは前記
走査線の一部を共有する前記ゲート電極とを残して前記
導体層をエッチング除去し、第２工程において、前記透
明絶縁性基板上に順次ゲート絶縁層と、アモルファスシ
リコン層およびｎ+アモルファスシリコン層からなる半
導体層と、金属層とを積層し、少なくとも前記第１工程
でパターン形成された前記導体層上の所定の開口部およ
び画素電極が形成される部位の前記金属層および前記半
導体層および前記ゲート絶縁層とをエッチング除去し、
第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線と、信号線端子部位に形成される
信号線端子部と、前記走査線端部上に形成された前記開
口部を通して前記走査線端部に接続する接続電極部と、
前記接続電極部からさらに延びて形成される走査線端子
部と、それぞれの画素領域において前記信号線から薄膜
トランジスタ部に延びる前記ドレイン電極と、前記画素
電極と、前記画素電極から前記薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて対向
配置される前記ソース電極とを残して前記透明導電層を
エッチング除去し、次いで露出した前記金属層および前
記ｎ+アモルファスシリコン層をエッチング除去し、第
４工程において、前記透明絶縁性基板上に保護絶縁層を
形成し、次いで前記画素電極および前記走査線端子部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記信号線の上面および側面全体が前記保護絶縁層で
覆われるようにかつ前記薄膜トランジスタの半導体層が
形成されるように残して前記保護絶縁層および前記半導
体層とを順次エッチング除去して、透明導電層からなる
前記画素電極と、金属層および透明導電層の積層膜また
は透明導電層からなる走査線端子および信号線端子とを
露出させるアクティブマトリックス基板の製造方法を提
供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、それぞれの画素領域において前記
走査線から薄膜トランジスタ部に延びる、もしくは前記
走査線の一部を共有する前記ゲート電極とを残して前記
導体層をエッチング除去し、第２工程において、前記透
明絶縁性基板上に順次ゲート絶縁層と、アモルファスシ
リコン層およびｎ+アモルファスシリコン層からなる半
導体層と、金属層とを積層し、少なくとも前記第１工程
でパターン形成された前記導体層上の所定の開口部およ
び画素電極が形成される部位の前記金属層および前記半
導体層および前記ゲート絶縁層とをエッチング除去し、
第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線と、信号線端子部位に形成される
信号線端子部と、前記走査線端部上に形成された前記開
口部を通して前記走査線端部に接続する接続電極部と、
前記接続電極部からさらに延びて形成される走査線端子
部と、それぞれの画素領域において前記信号線から薄膜
トランジスタ部に延びる前記ドレイン電極と、前記画素
電極と、前記画素電極から前記薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて対向
配置される前記ソース電極とを残して前記透明導電層を
エッチング除去し、次いで露出した前記金属層および前
記ｎ+アモルファスシリコン層をエッチング除去し、第
４工程において、前記透明絶縁性基板上に保護絶縁層を
形成し、次いで前記画素電極および前記走査線端子部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記信号線の上面および側面全体が前記保護絶縁層で
覆われるようにかつ前記薄膜トランジスタの半導体層が
形成されるように残して前記保護絶縁層および前記半導
体層とを順次エッチング除去して、透明導電層からなる
前記画素電極と、金属層および透明導電層の積層膜また
は透明導電層からなる走査線端子および信号線端子とを
露出させるアクティブマトリックス基板の製造方法を提
供する。
【０１３１】このアクティブマトリックス基板の製造方
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
【０１３２】本発明の請求項５８は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、隣合う走査線の間に前記走査線と非接触に
形成され信号線の一部となる下層信号線と、それぞれの
画素領域において、前記走査線から薄膜トランジスタ部
に延びる、もしくは前記走査線の一部を共有する前記ゲ
ート電極とを残して前記導体層をエッチング除去し、第
２工程において、前記透明絶縁性基板上に順次ゲート絶
縁層と、アモルファスシリコン層およびｎ+アモルファ
スシリコン層からなる半導体層と、金属層とを積層し、
少なくとも前記第１工程でパターン形成された前記導体
層上の所定の開口部および画素電極が形成される部位の
前記金属層および前記半導体層および前記ゲート絶縁層
とをエッチング除去し、第３工程において、前記透明絶
縁性基板上に透明導電層を形成し、隣接する画素領域の
前記走査線を挟んで対向する前記下層信号線に前記半導
体層および前記ゲート絶縁層を貫通する前記開口部を通
して互いに接続する上層信号線と、信号線端子部位に形
成される信号線端子部と、前記走査線端子部上に形成さ
れた前記開口部を通して前記走査線端子部に接続する接
続電極部と、それぞれの画素領域において、前記上層信
号線から薄膜トランジスタ部に延びる前記ドレイン電極
と、前記画素電極と、前記画素電極から前記薄膜トラン
ジスタ部に延びて前記ドレイン電極とチャネルギャップ
を隔てて対向配置される前記ソース電極とを残して前記
透明導電層をエッチング除去し、次いで露出した前記金
属層および前記ｎ+アモルファスシリコン層をエッチン
グ除去し、第４工程において、前記透明絶縁性基板上に
保護絶縁層を形成し、次いで前記画素電極および前記接
続電極部および前記信号線端子部上の前記保護絶縁層
と、少なくとも前記上層信号線の上面および側面全体が
前記保護絶縁層で覆われるようにかつ前記薄膜トランジ
スタの半導体層が形成されるように残して前記保護絶縁
層および前記半導体層とを順次エッチング除去して、透
明導電層からなる前記画素電極と、金属層および透明導
電層の積層膜または透明導電層からなる信号線端子と、
前記導体層上に前記半導体層および前記ゲート絶縁層を
貫通する開口部を通して透明導電層が積層されてなる走
査線端子とを露出させるアクティブマトリックス基板の
製造方法を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、隣合う走査線の間に前記走査線と非接触に
形成され信号線の一部となる下層信号線と、それぞれの
画素領域において、前記走査線から薄膜トランジスタ部
に延びる、もしくは前記走査線の一部を共有する前記ゲ
ート電極とを残して前記導体層をエッチング除去し、第
２工程において、前記透明絶縁性基板上に順次ゲート絶
縁層と、アモルファスシリコン層およびｎ+アモルファ
スシリコン層からなる半導体層と、金属層とを積層し、
少なくとも前記第１工程でパターン形成された前記導体
層上の所定の開口部および画素電極が形成される部位の
前記金属層および前記半導体層および前記ゲート絶縁層
とをエッチング除去し、第３工程において、前記透明絶
縁性基板上に透明導電層を形成し、隣接する画素領域の
前記走査線を挟んで対向する前記下層信号線に前記半導
体層および前記ゲート絶縁層を貫通する前記開口部を通
して互いに接続する上層信号線と、信号線端子部位に形
成される信号線端子部と、前記走査線端子部上に形成さ
れた前記開口部を通して前記走査線端子部に接続する接
続電極部と、それぞれの画素領域において、前記上層信
号線から薄膜トランジスタ部に延びる前記ドレイン電極
と、前記画素電極と、前記画素電極から前記薄膜トラン
ジスタ部に延びて前記ドレイン電極とチャネルギャップ
を隔てて対向配置される前記ソース電極とを残して前記
透明導電層をエッチング除去し、次いで露出した前記金
属層および前記ｎ+アモルファスシリコン層をエッチン
グ除去し、第４工程において、前記透明絶縁性基板上に
保護絶縁層を形成し、次いで前記画素電極および前記接
続電極部および前記信号線端子部上の前記保護絶縁層
と、少なくとも前記上層信号線の上面および側面全体が
前記保護絶縁層で覆われるようにかつ前記薄膜トランジ
スタの半導体層が形成されるように残して前記保護絶縁
層および前記半導体層とを順次エッチング除去して、透
明導電層からなる前記画素電極と、金属層および透明導
電層の積層膜または透明導電層からなる信号線端子と、
前記導体層上に前記半導体層および前記ゲート絶縁層を
貫通する開口部を通して透明導電層が積層されてなる走
査線端子とを露出させるアクティブマトリックス基板の
製造方法を提供する。
【０１３３】このアクティブマトリックス基板の製造方
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
【０１３４】本発明の請求項５９は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、隣合う走査線の間に前記走査線と
非接触に形成され信号線の一部となる下層信号線と、そ
れぞれの画素領域において、前記走査線から薄膜トラン
ジスタ部に延びる、もしくは前記走査線の一部を共有す
る前記ゲート電極とを残して前記導体層をエッチング除
去し、第２工程において、前記透明絶縁性基板上に順次
ゲート絶縁層と、アモルファスシリコン層およびｎ+ア
モルファスシリコン層からなる半導体層と、金属層とを
積層し、少なくとも前記第１工程でパターン形成された
前記導体層上の所定の開口部および画素電極が形成され
る部位の前記金属層および前記半導体層および前記ゲー
ト絶縁層とをエッチング除去し、第３工程において、前
記透明絶縁性基板上に透明導電層を形成し、隣接する画
素領域の前記走査線を挟んで対向する前記下層信号線に
前記半導体層および前記ゲート絶縁層を貫通する開口部
を通して互いに接続する上層信号線と、信号線端子部位
に形成される信号線端子部と、前記走査線端部上に形成
された前記開口部を通して前記走査線端部に接続する接
続電極部と、前記接続電極部からさらに延びて形成され
る走査線端子部と、それぞれの画素領域において、前記
上層信号線から薄膜トランジスタ部に延びる前記ドレイ
ン電極と、前記画素電極と、前記画素電極から前記薄膜
トランジスタ部に延びて前記ドレイン電極とチャネルギ
ャップを隔てて対向配置される前記ソース電極とを残し
て前記透明導電層をエッチング除去し、次いで露出した
前記金属層および前記ｎ+アモルファスシリコン層をエ
ッチング除去し、第４工程において、前記透明絶縁性基
板上に保護絶縁層を形成し、次いで前記画素電極および
前記走査線端子部および前記信号線端子部上の前記保護
絶縁層と、少なくとも前記上層信号線の上面および側面
全体が前記保護絶縁層で覆われるようにかつ前記薄膜ト
ランジスタの半導体層が形成されるように残して前記保
護絶縁層および前記半導体層とを順次エッチング除去し
て、透明導電層からなる前記画素電極と、金属層および
透明導電層の積層膜または透明導電層からなる走査線端
子および信号線端子とを露出させるアクティブマトリッ
クス基板の製造方法を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、隣合う走査線の間に前記走査線と
非接触に形成され信号線の一部となる下層信号線と、そ
れぞれの画素領域において、前記走査線から薄膜トラン
ジスタ部に延びる、もしくは前記走査線の一部を共有す
る前記ゲート電極とを残して前記導体層をエッチング除
去し、第２工程において、前記透明絶縁性基板上に順次
ゲート絶縁層と、アモルファスシリコン層およびｎ+ア
モルファスシリコン層からなる半導体層と、金属層とを
積層し、少なくとも前記第１工程でパターン形成された
前記導体層上の所定の開口部および画素電極が形成され
る部位の前記金属層および前記半導体層および前記ゲー
ト絶縁層とをエッチング除去し、第３工程において、前
記透明絶縁性基板上に透明導電層を形成し、隣接する画
素領域の前記走査線を挟んで対向する前記下層信号線に
前記半導体層および前記ゲート絶縁層を貫通する開口部
を通して互いに接続する上層信号線と、信号線端子部位
に形成される信号線端子部と、前記走査線端部上に形成
された前記開口部を通して前記走査線端部に接続する接
続電極部と、前記接続電極部からさらに延びて形成され
る走査線端子部と、それぞれの画素領域において、前記
上層信号線から薄膜トランジスタ部に延びる前記ドレイ
ン電極と、前記画素電極と、前記画素電極から前記薄膜
トランジスタ部に延びて前記ドレイン電極とチャネルギ
ャップを隔てて対向配置される前記ソース電極とを残し
て前記透明導電層をエッチング除去し、次いで露出した
前記金属層および前記ｎ+アモルファスシリコン層をエ
ッチング除去し、第４工程において、前記透明絶縁性基
板上に保護絶縁層を形成し、次いで前記画素電極および
前記走査線端子部および前記信号線端子部上の前記保護
絶縁層と、少なくとも前記上層信号線の上面および側面
全体が前記保護絶縁層で覆われるようにかつ前記薄膜ト
ランジスタの半導体層が形成されるように残して前記保
護絶縁層および前記半導体層とを順次エッチング除去し
て、透明導電層からなる前記画素電極と、金属層および
透明導電層の積層膜または透明導電層からなる走査線端
子および信号線端子とを露出させるアクティブマトリッ
クス基板の製造方法を提供する。
【０１３５】このアクティブマトリックス基板の製造方
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３４のアクティブマトリックス基板を４工
程で製造することができる。
【０１３６】本発明の請求項６０は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、それぞれの画素領域において前記走査線か
ら薄膜トランジスタ部に延びる、もしくは前記走査線の
一部を共有する前記ゲート電極とを残して前記導体層を
エッチング除去し、第２工程において、前記透明絶縁性
基板上に順次ゲート絶縁層と、アモルファスシリコン層
からなる半導体層とを積層し、Ｖ属元素のドーピング処
理を行って前記半導体層の表層にｎ+アモルファスシリ
コン層を形成した後、金属層を積層し、少なくとも前記
第１工程でパターン形成された前記導体層上の所定の開
口部および画素電極が形成される部位の前記金属層およ
び前記半導体層および前記ゲート絶縁層とをエッチング
除去し、第３工程において、前記透明絶縁性基板上に透
明導電層を形成し、前記信号線と、信号線端子部位に形
成される信号線端子部と、前記走査線端子部上に形成さ
れた前記開口部を通して前記走査線端子部に接続する接
続電極部と、それぞれの画素領域において、前記信号線
から薄膜トランジスタ部に延びる前記ドレイン電極と、
前記画素電極と、前記画素電極から前記薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記透明
導電層をエッチング除去し、次いで露出した前記金属層
および前記Ｖ属元素のドーピング処理により形成された
ｎ+アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記画素電極および前記接続電極部および
前記信号線端子部上の前記保護絶縁層と、少なくとも前
記信号線の上面および側面全体が前記保護絶縁層で覆わ
れるようにかつ前記薄膜トランジスタの半導体層が形成
されるように残して前記保護絶縁層および前記半導体層
とを順次エッチング除去して、透明導電層からなる前記
画素電極と、金属層および透明導電層の積層膜または透
明導電層からなる信号線端子と、前記導体層上に前記半
導体層および前記ゲート絶縁層を貫通する開口部を通し
て透明導電層が積層されてなる走査線端子とを露出させ
るアクティブマトリックス基板の製造方法を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、それぞれの画素領域において前記走査線か
ら薄膜トランジスタ部に延びる、もしくは前記走査線の
一部を共有する前記ゲート電極とを残して前記導体層を
エッチング除去し、第２工程において、前記透明絶縁性
基板上に順次ゲート絶縁層と、アモルファスシリコン層
からなる半導体層とを積層し、Ｖ属元素のドーピング処
理を行って前記半導体層の表層にｎ+アモルファスシリ
コン層を形成した後、金属層を積層し、少なくとも前記
第１工程でパターン形成された前記導体層上の所定の開
口部および画素電極が形成される部位の前記金属層およ
び前記半導体層および前記ゲート絶縁層とをエッチング
除去し、第３工程において、前記透明絶縁性基板上に透
明導電層を形成し、前記信号線と、信号線端子部位に形
成される信号線端子部と、前記走査線端子部上に形成さ
れた前記開口部を通して前記走査線端子部に接続する接
続電極部と、それぞれの画素領域において、前記信号線
から薄膜トランジスタ部に延びる前記ドレイン電極と、
前記画素電極と、前記画素電極から前記薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記透明
導電層をエッチング除去し、次いで露出した前記金属層
および前記Ｖ属元素のドーピング処理により形成された
ｎ+アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記画素電極および前記接続電極部および
前記信号線端子部上の前記保護絶縁層と、少なくとも前
記信号線の上面および側面全体が前記保護絶縁層で覆わ
れるようにかつ前記薄膜トランジスタの半導体層が形成
されるように残して前記保護絶縁層および前記半導体層
とを順次エッチング除去して、透明導電層からなる前記
画素電極と、金属層および透明導電層の積層膜または透
明導電層からなる信号線端子と、前記導体層上に前記半
導体層および前記ゲート絶縁層を貫通する開口部を通し
て透明導電層が積層されてなる走査線端子とを露出させ
るアクティブマトリックス基板の製造方法を提供する。
【０１３７】このアクティブマトリックス基板の製造方
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
【０１３８】本発明の請求項６１は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、それぞれの画素領域において、前
記走査線から薄膜トランジスタ部に延びる、もしくは前
記走査線の一部を共有する前記ゲート電極とを残して前
記導体層をエッチング除去し、第２工程において、前記
透明絶縁性基板上に順次ゲート絶縁層と、アモルファス
シリコン層からなる半導体層とを積層し、Ｖ属元素のド
ーピング処理を行って前記半導体層の表層にｎ+アモル
ファスシリコン層を形成した後、金属層を積層し、前記
第１工程でパターン形成された前記導体層上の所定の開
口部および画素電極が形成される部位の前記金属層およ
び前記半導体層および前記ゲート絶縁層とをエッチング
除去し、第３工程において、前記透明絶縁性基板上に透
明導電層を形成し、前記信号線と、信号線端子部位に形
成される信号線端子部と、前記走査線端部上に形成され
た前記開口部を通して前記走査線端部に接続する接続電
極部と、前記接続電極部からさらに延びて形成される走
査線端子部と、それぞれの画素領域において前記信号線
から薄膜トランジスタ部に延びる前記ドレイン電極と、
前記画素電極と、前記画素電極から前記薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記透明
導電層をエッチング除去し、次いで露出した前記金属層
および前記Ｖ属元素のドーピング処理により形成された
ｎ+アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記画素電極および前記走査線端子部およ
び前記信号線端子部上の前記保護絶縁層と、少なくとも
前記信号線の上面および側面全体が前記保護絶縁層で覆
われるようにかつ前記薄膜トランジスタの半導体層が形
成されるように残して前記保護絶縁層および前記半導体
層とを順次エッチング除去して、透明導電層からなる前
記画素電極と、金属層および透明導電層の積層膜または
透明導電層からなる走査線端子および信号線端子とを露
出させるアクティブマトリックス基板の製造方法を提供
する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、それぞれの画素領域において、前
記走査線から薄膜トランジスタ部に延びる、もしくは前
記走査線の一部を共有する前記ゲート電極とを残して前
記導体層をエッチング除去し、第２工程において、前記
透明絶縁性基板上に順次ゲート絶縁層と、アモルファス
シリコン層からなる半導体層とを積層し、Ｖ属元素のド
ーピング処理を行って前記半導体層の表層にｎ+アモル
ファスシリコン層を形成した後、金属層を積層し、前記
第１工程でパターン形成された前記導体層上の所定の開
口部および画素電極が形成される部位の前記金属層およ
び前記半導体層および前記ゲート絶縁層とをエッチング
除去し、第３工程において、前記透明絶縁性基板上に透
明導電層を形成し、前記信号線と、信号線端子部位に形
成される信号線端子部と、前記走査線端部上に形成され
た前記開口部を通して前記走査線端部に接続する接続電
極部と、前記接続電極部からさらに延びて形成される走
査線端子部と、それぞれの画素領域において前記信号線
から薄膜トランジスタ部に延びる前記ドレイン電極と、
前記画素電極と、前記画素電極から前記薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記透明
導電層をエッチング除去し、次いで露出した前記金属層
および前記Ｖ属元素のドーピング処理により形成された
ｎ+アモルファスシリコン層をエッチング除去し、第４
工程において、前記透明絶縁性基板上に保護絶縁層を形
成し、次いで前記画素電極および前記走査線端子部およ
び前記信号線端子部上の前記保護絶縁層と、少なくとも
前記信号線の上面および側面全体が前記保護絶縁層で覆
われるようにかつ前記薄膜トランジスタの半導体層が形
成されるように残して前記保護絶縁層および前記半導体
層とを順次エッチング除去して、透明導電層からなる前
記画素電極と、金属層および透明導電層の積層膜または
透明導電層からなる走査線端子および信号線端子とを露
出させるアクティブマトリックス基板の製造方法を提供
する。
【０１３９】このアクティブマトリックス基板の製造方
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
【０１４０】本発明の請求項６２は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、隣合う走査線の間に前記走査線と非接触に
形成され信号線の一部となる下層信号線と、それぞれの
画素領域において前記走査線から薄膜トランジスタ部に
延びる、もしくは前記走査線の一部を共有する前記ゲー
ト電極とを残して前記導体層をエッチング除去し、第２
工程において、前記透明絶縁性基板上に順次ゲート絶縁
層と、アモルファスシリコン層からなる半導体層とを積
層し、Ｖ属元素のドーピング処理を行って前記半導体層
の表層にｎ+アモルファスシリコン層を形成した後、金
属層を積層し、少なくとも前記第１工程でパターン形成
された前記導体層上の所定の開口部および画素電極が形
成される部位の前記金属層および前記半導体層および前
記ゲート絶縁層とをエッチング除去し、第３工程におい
て、前記透明絶縁性基板上に透明導電層を形成し、隣接
する画素領域の前記走査線を挟んで対向する前記下層信
号線に前記半導体層および前記ゲート絶縁層を貫通する
前記開口部を通して互いに接続する上層信号線と、信号
線端子部位に形成される信号線端子部と、前記走査線端
子部上に形成された前記開口部を通して前記走査線端子
部に接続する接続電極部と、それぞれの画素領域におい
て、前記上層信号線から薄膜トランジスタ部に延びる前
記ドレイン電極と、前記画素電極と、前記画素電極から
前記薄膜トランジスタ部に延びて前記ドレイン電極とチ
ャネルギャップを隔てて対向配置される前記ソース電極
とを残して前記透明導電層をエッチング除去し、次いで
露出した前記金属層および前記Ｖ属元素のドーピング処
理により形成されたｎ+アモルファスシリコン層をエッ
チング除去し、第４工程において、前記透明絶縁性基板
上に保護絶縁層を形成し、次いで前記画素電極および前
記接続電極部および前記信号線端子部上の前記保護絶縁
層と、少なくとも前記上層信号線の上面および側面全体
が前記保護絶縁層で覆われるようにかつ前記薄膜トラン
ジスタの半導体層が形成されるように残して前記保護絶
縁層および前記半導体層とを順次エッチング除去して、
透明導電層からなる前記画素電極と、金属層および透明
導電層の積層膜または透明導電層からなる信号線端子
と、前記導体層上に前記半導体層および前記ゲート絶縁
層を貫通する開口部を通して透明導電層が積層されてな
る走査線端子とを露出させるアクティブマトリックス基
板の製造方法を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、走査線端子部位に形成される走査
線端子部と、隣合う走査線の間に前記走査線と非接触に
形成され信号線の一部となる下層信号線と、それぞれの
画素領域において前記走査線から薄膜トランジスタ部に
延びる、もしくは前記走査線の一部を共有する前記ゲー
ト電極とを残して前記導体層をエッチング除去し、第２
工程において、前記透明絶縁性基板上に順次ゲート絶縁
層と、アモルファスシリコン層からなる半導体層とを積
層し、Ｖ属元素のドーピング処理を行って前記半導体層
の表層にｎ+アモルファスシリコン層を形成した後、金
属層を積層し、少なくとも前記第１工程でパターン形成
された前記導体層上の所定の開口部および画素電極が形
成される部位の前記金属層および前記半導体層および前
記ゲート絶縁層とをエッチング除去し、第３工程におい
て、前記透明絶縁性基板上に透明導電層を形成し、隣接
する画素領域の前記走査線を挟んで対向する前記下層信
号線に前記半導体層および前記ゲート絶縁層を貫通する
前記開口部を通して互いに接続する上層信号線と、信号
線端子部位に形成される信号線端子部と、前記走査線端
子部上に形成された前記開口部を通して前記走査線端子
部に接続する接続電極部と、それぞれの画素領域におい
て、前記上層信号線から薄膜トランジスタ部に延びる前
記ドレイン電極と、前記画素電極と、前記画素電極から
前記薄膜トランジスタ部に延びて前記ドレイン電極とチ
ャネルギャップを隔てて対向配置される前記ソース電極
とを残して前記透明導電層をエッチング除去し、次いで
露出した前記金属層および前記Ｖ属元素のドーピング処
理により形成されたｎ+アモルファスシリコン層をエッ
チング除去し、第４工程において、前記透明絶縁性基板
上に保護絶縁層を形成し、次いで前記画素電極および前
記接続電極部および前記信号線端子部上の前記保護絶縁
層と、少なくとも前記上層信号線の上面および側面全体
が前記保護絶縁層で覆われるようにかつ前記薄膜トラン
ジスタの半導体層が形成されるように残して前記保護絶
縁層および前記半導体層とを順次エッチング除去して、
透明導電層からなる前記画素電極と、金属層および透明
導電層の積層膜または透明導電層からなる信号線端子
と、前記導体層上に前記半導体層および前記ゲート絶縁
層を貫通する開口部を通して透明導電層が積層されてな
る走査線端子とを露出させるアクティブマトリックス基
板の製造方法を提供する。
【０１４１】このアクティブマトリックス基板の製造方
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
【０１４２】本発明の請求項６３は、透明絶縁性基板上
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、隣合う走査線の間に前記走査線と
非接触に形成され信号線の一部となる下層信号線と、そ
れぞれの画素領域において、前記走査線から薄膜トラン
ジスタ部に延びる、もしくは前記走査線の一部を共有す
る前記ゲート電極とを残して前記導体層をエッチング除
去し、第２工程において、前記透明絶縁性基板上に順次
ゲート絶縁層と、アモルファスシリコン層からなる半導
体層とを積層し、Ｖ属元素のドーピング処理を行って前
記半導体層の表層にｎ+アモルファスシリコン層を形成
した後、金属層を積層し、少なくとも前記第１工程でパ
ターン形成された前記導体層上の所定の開口部および画
素電極が形成される部位の前記金属層および前記半導体
層および前記ゲート絶縁層とをエッチング除去し、第３
工程において、前記透明絶縁性基板上に透明導電層を形
成し、隣接する画素領域の前記走査線を挟んで対向する
前記下層信号線に前記半導体層および前記ゲート絶縁層
を貫通する開口部を通して互いに接続する上層信号線
と、信号線端子部位に形成される信号線端子部と、前記
走査線端部上に形成された前記開口部を通して前記走査
線端部に接続する接続電極部と、前記接続電極部からさ
らに延びて形成される走査線端子部と、それぞれの画素
領域において、前記上層信号線から薄膜トランジスタ部
に延びる前記ドレイン電極と、前記画素電極と、前記画
素電極から前記薄膜トランジスタ部に延びて前記ドレイ
ン電極とチャネルギャップを隔てて対向配置される前記
ソース電極とを残して前記透明導電層をエッチング除去
し、次いで露出した前記金属層および前記Ｖ属元素のド
ーピング処理により形成されたｎ+アモルファスシリコ
ン層をエッチング除去し、第４工程において、前記透明
絶縁性基板上に保護絶縁層を形成し、次いで前記画素電
極および前記走査線端子部および前記信号線端子部上の
前記保護絶縁層と、少なくとも前記上層信号線の上面お
よび側面全体が前記保護絶縁層で覆われるようにかつ前
記薄膜トランジスタの半導体層が形成されるように残し
て前記保護絶縁層および前記半導体層とを順次エッチン
グ除去して、透明導電層からなる前記画素電極と、金属
層および透明導電層の積層膜または透明導電層からなる
走査線端子および信号線端子とを露出させるアクティブ
マトリックス基板の製造方法を提供する。
において、直交する走査線と信号線とに囲まれて前記走
査線と前記信号線とを含む画素領域が配列され、当該領
域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介
して対向する島状の半導体層と、前記半導体層上にチャ
ネルギャップを隔てて形成された一対のドレイン電極お
よびソース電極とからなる逆スタガ型薄膜トランジスタ
が形成され、前記走査線と前記信号線とに囲まれた光が
透過する窓部に画素電極が形成され、前記ゲート電極は
前記走査線に、前記ドレイン電極は前記信号線に、前記
ソース電極は前記画素電極にそれぞれ接続されたアクテ
ィブマトリックス基板の製造方法において、第１工程に
おいて、前記透明絶縁性基板上に導体層を形成し、少な
くとも前記走査線と、隣合う走査線の間に前記走査線と
非接触に形成され信号線の一部となる下層信号線と、そ
れぞれの画素領域において、前記走査線から薄膜トラン
ジスタ部に延びる、もしくは前記走査線の一部を共有す
る前記ゲート電極とを残して前記導体層をエッチング除
去し、第２工程において、前記透明絶縁性基板上に順次
ゲート絶縁層と、アモルファスシリコン層からなる半導
体層とを積層し、Ｖ属元素のドーピング処理を行って前
記半導体層の表層にｎ+アモルファスシリコン層を形成
した後、金属層を積層し、少なくとも前記第１工程でパ
ターン形成された前記導体層上の所定の開口部および画
素電極が形成される部位の前記金属層および前記半導体
層および前記ゲート絶縁層とをエッチング除去し、第３
工程において、前記透明絶縁性基板上に透明導電層を形
成し、隣接する画素領域の前記走査線を挟んで対向する
前記下層信号線に前記半導体層および前記ゲート絶縁層
を貫通する開口部を通して互いに接続する上層信号線
と、信号線端子部位に形成される信号線端子部と、前記
走査線端部上に形成された前記開口部を通して前記走査
線端部に接続する接続電極部と、前記接続電極部からさ
らに延びて形成される走査線端子部と、それぞれの画素
領域において、前記上層信号線から薄膜トランジスタ部
に延びる前記ドレイン電極と、前記画素電極と、前記画
素電極から前記薄膜トランジスタ部に延びて前記ドレイ
ン電極とチャネルギャップを隔てて対向配置される前記
ソース電極とを残して前記透明導電層をエッチング除去
し、次いで露出した前記金属層および前記Ｖ属元素のド
ーピング処理により形成されたｎ+アモルファスシリコ
ン層をエッチング除去し、第４工程において、前記透明
絶縁性基板上に保護絶縁層を形成し、次いで前記画素電
極および前記走査線端子部および前記信号線端子部上の
前記保護絶縁層と、少なくとも前記上層信号線の上面お
よび側面全体が前記保護絶縁層で覆われるようにかつ前
記薄膜トランジスタの半導体層が形成されるように残し
て前記保護絶縁層および前記半導体層とを順次エッチン
グ除去して、透明導電層からなる前記画素電極と、金属
層および透明導電層の積層膜または透明導電層からなる
走査線端子および信号線端子とを露出させるアクティブ
マトリックス基板の製造方法を提供する。
【０１４３】このアクティブマトリックス基板の製造方
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
法は、請求項３５のアクティブマトリックス基板を４工
程で製造することができる。
【０１４４】本発明の請求項６４は、請求項５２〜請求
項５５のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第３工程において、前記第２
の導体層を、高融点金属とその上にＡｌまたはＡｌを主
体とする合金を積層して形成するアクティブマトリック
ス基板の製造方法を提供する。
項５５のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第３工程において、前記第２
の導体層を、高融点金属とその上にＡｌまたはＡｌを主
体とする合金を積層して形成するアクティブマトリック
ス基板の製造方法を提供する。
【０１４５】これらのアクティブマトリックス基板の製
造方法は、信号線の配線抵抗を低減できると共に信号線
端子部での信号線ドライバとの接続信頼性を確保するこ
とができる。走査線端子が信号線端子と同じ構造の場合
は、同様に走査線端子部での走査線ドライバとの接続信
頼性を確保することができる。
造方法は、信号線の配線抵抗を低減できると共に信号線
端子部での信号線ドライバとの接続信頼性を確保するこ
とができる。走査線端子が信号線端子と同じ構造の場合
は、同様に走査線端子部での走査線ドライバとの接続信
頼性を確保することができる。
【０１４６】本発明の請求項６５は、請求項５２〜請求
項５５のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第３工程において、前記第２
の導体層を、１層以上の導電膜とその上に金属の窒化膜
または透明導電膜を積層して形成するアクティブマトリ
ックス基板の製造方法を提供する。
項５５のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第３工程において、前記第２
の導体層を、１層以上の導電膜とその上に金属の窒化膜
または透明導電膜を積層して形成するアクティブマトリ
ックス基板の製造方法を提供する。
【０１４７】これらのアクティブマトリックス基板の製
造方法は、信号線端子部での信号線ドライバとの接続信
頼性を確保することができる。走査線端子が信号線端子
と同じ構造の場合は、同様に走査線端子部での走査線ド
ライバとの接続信頼性を確保することができる。
造方法は、信号線端子部での信号線ドライバとの接続信
頼性を確保することができる。走査線端子が信号線端子
と同じ構造の場合は、同様に走査線端子部での走査線ド
ライバとの接続信頼性を確保することができる。
【０１４８】本発明の請求項６６は、請求項６５に記載
のアクティブマトリックス基板の製造方法において、前
記金属の窒化膜をＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれ
らのうち少なくとも１種の金属を主体とする合金の窒化
膜のいずれかから形成するアクティブマトリックス基板
の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記金属の窒化膜をＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれ
らのうち少なくとも１種の金属を主体とする合金の窒化
膜のいずれかから形成するアクティブマトリックス基板
の製造方法を提供する。
【０１４９】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１５０】本発明の請求項６７は、請求項６６に記載
のアクティブマトリックス基板の製造方法において、前
記金属の窒化膜を反応性スパッタリングにより形成し、
窒素濃度を２５原子％以上にするアクティブマトリック
ス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記金属の窒化膜を反応性スパッタリングにより形成し、
窒素濃度を２５原子％以上にするアクティブマトリック
ス基板の製造方法を提供する。
【０１５１】このアクティブマトリックス基板の製造方
法は、信号線端子部での信号線ドライバとの接続信頼性
を良好に確保することができる。走査線端子が信号線端
子と同じ構造の場合は、同様に走査線端子部での走査線
ドライバとの接続信頼性を良好に確保することができ
る。
法は、信号線端子部での信号線ドライバとの接続信頼性
を良好に確保することができる。走査線端子が信号線端
子と同じ構造の場合は、同様に走査線端子部での走査線
ドライバとの接続信頼性を良好に確保することができ
る。
【０１５２】本発明の請求項６８は、請求項１２に記載
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
にそれぞれの前記走査線を連結するゲートシャントバス
線が形成され、かつ前記表示面の外側にそれぞれの前記
信号線を連結するドレインシャントバス線が形成され、
前記ゲートシャントバス線と前記ドレインシャントバス
線とが少なくとも１点で接続されたアクティブマトリッ
クス基板を製造するに際して、前記第１工程において、
それぞれの前記走査線を連結するゲートシャントバス線
を残して前記導体層をエッチング除去し、前記第３工程
において、それぞれの前記信号線を連結するドレインシ
ャントバス線を前記ゲートシャントバス線と少なくとも
１点で重畳するように残して前記金属層および前記透明
導電層をエッチング除去し、前記第４工程において、前
記ゲートシャントバス線と前記ドレインシャントバス線
との前記重畳部上の前記保護絶縁層および前記金属層を
エッチング除去し、次いで前記重畳部にレーザー光を照
射し、前記ゲートシャントバス線と前記ドレインシャン
トバス線とを前記ゲート絶縁層を貫通して融着し短絡さ
せるアクティブマトリックス基板の製造方法を提供す
る。
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
にそれぞれの前記走査線を連結するゲートシャントバス
線が形成され、かつ前記表示面の外側にそれぞれの前記
信号線を連結するドレインシャントバス線が形成され、
前記ゲートシャントバス線と前記ドレインシャントバス
線とが少なくとも１点で接続されたアクティブマトリッ
クス基板を製造するに際して、前記第１工程において、
それぞれの前記走査線を連結するゲートシャントバス線
を残して前記導体層をエッチング除去し、前記第３工程
において、それぞれの前記信号線を連結するドレインシ
ャントバス線を前記ゲートシャントバス線と少なくとも
１点で重畳するように残して前記金属層および前記透明
導電層をエッチング除去し、前記第４工程において、前
記ゲートシャントバス線と前記ドレインシャントバス線
との前記重畳部上の前記保護絶縁層および前記金属層を
エッチング除去し、次いで前記重畳部にレーザー光を照
射し、前記ゲートシャントバス線と前記ドレインシャン
トバス線とを前記ゲート絶縁層を貫通して融着し短絡さ
せるアクティブマトリックス基板の製造方法を提供す
る。
【０１５３】このアクティブマトリックス基板の製造方
法は、ゲートシャントバス線とドレインシャントバス線
の融着が容易にでき、以降これらが切断除去されるまで
の製造工程中で不用意な電撃が加わっても、走査線と信
号線の間に電位差が生じないようにすることができ、絶
縁破壊による走査線と信号線間のショートを防止するこ
とができる。
法は、ゲートシャントバス線とドレインシャントバス線
の融着が容易にでき、以降これらが切断除去されるまで
の製造工程中で不用意な電撃が加わっても、走査線と信
号線の間に電位差が生じないようにすることができ、絶
縁破壊による走査線と信号線間のショートを防止するこ
とができる。
【０１５４】本発明の請求項６９は、請求項１３に記載
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
にそれぞれの前記走査線を連結するゲートシャントバス
線が形成され、かつ前記表示面の外側にそれぞれの前記
信号線を連結するドレインシャントバス線が形成され、
前記ゲートシャントバス線と前記ドレインシャントバス
線とが少なくとも１点で接続されたアクティブマトリッ
クス基板を製造するに際して、前記第１工程において、
それぞれの前記走査線を連結するゲートシャントバス線
を残して前記第１の導体層をエッチング除去し、前記第
３工程において、それぞれの前記信号線を連結するドレ
インシャントバス線を前記ゲートシャントバス線と少な
くとも１点で重畳するように残して前記第２の導体層を
エッチング除去し、前記第４工程において、前記ゲート
シャントバス線と前記ドレインシャントバス線との前記
重畳部上の前記保護絶縁層をエッチング除去し、次いで
前記重畳部にレーザー光を照射し、前記ゲートシャント
バス線と前記ドレインシャントバス線とを前記ゲート絶
縁層を貫通して融着し短絡させるアクティブマトリック
ス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
にそれぞれの前記走査線を連結するゲートシャントバス
線が形成され、かつ前記表示面の外側にそれぞれの前記
信号線を連結するドレインシャントバス線が形成され、
前記ゲートシャントバス線と前記ドレインシャントバス
線とが少なくとも１点で接続されたアクティブマトリッ
クス基板を製造するに際して、前記第１工程において、
それぞれの前記走査線を連結するゲートシャントバス線
を残して前記第１の導体層をエッチング除去し、前記第
３工程において、それぞれの前記信号線を連結するドレ
インシャントバス線を前記ゲートシャントバス線と少な
くとも１点で重畳するように残して前記第２の導体層を
エッチング除去し、前記第４工程において、前記ゲート
シャントバス線と前記ドレインシャントバス線との前記
重畳部上の前記保護絶縁層をエッチング除去し、次いで
前記重畳部にレーザー光を照射し、前記ゲートシャント
バス線と前記ドレインシャントバス線とを前記ゲート絶
縁層を貫通して融着し短絡させるアクティブマトリック
ス基板の製造方法を提供する。
【０１５５】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１５６】本発明の請求項７０は、請求項１４〜請求
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側にそれぞれの前記走査線を連結
するゲートシャントバス線が形成され、かつ前記表示面
の外側にそれぞれの前記信号線を連結するドレインシャ
ントバス線が形成され、前記ゲートシャントバス線と前
記ドレインシャントバス線とが少なくとも１点で接続さ
れたアクティブマトリックス基板を製造するに際して、
前記第１工程において、それぞれの前記走査線を連結す
るゲートシャントバス線を残して前記導体層をエッチン
グ除去し、前記第２工程において、前記ゲートシャント
バス線上の前記金属層および前記半導体層をエッチング
除去し、前記第３工程において、それぞれの前記信号線
を連結するドレインシャントバス線を前記ゲートシャン
トバス線と少なくとも１点で重畳するように残して前記
透明導電層と、次いで露出した前記金属層および前記ｎ
+アモルファスシリコン層とをエッチング除去し、前記
第４工程において、前記ゲートシャントバス線と前記ド
レインシャントバス線との前記重畳部上の前記保護絶縁
層をエッチング除去し、次いで前記重畳部にレーザ光ー
を照射し、前記ゲートシャントバス線と前記ドレインシ
ャントバス線とを前記ゲート絶縁層を貫通して融着し短
絡させるアクティブマトリックス基板の製造方法を提供
する。
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側にそれぞれの前記走査線を連結
するゲートシャントバス線が形成され、かつ前記表示面
の外側にそれぞれの前記信号線を連結するドレインシャ
ントバス線が形成され、前記ゲートシャントバス線と前
記ドレインシャントバス線とが少なくとも１点で接続さ
れたアクティブマトリックス基板を製造するに際して、
前記第１工程において、それぞれの前記走査線を連結す
るゲートシャントバス線を残して前記導体層をエッチン
グ除去し、前記第２工程において、前記ゲートシャント
バス線上の前記金属層および前記半導体層をエッチング
除去し、前記第３工程において、それぞれの前記信号線
を連結するドレインシャントバス線を前記ゲートシャン
トバス線と少なくとも１点で重畳するように残して前記
透明導電層と、次いで露出した前記金属層および前記ｎ
+アモルファスシリコン層とをエッチング除去し、前記
第４工程において、前記ゲートシャントバス線と前記ド
レインシャントバス線との前記重畳部上の前記保護絶縁
層をエッチング除去し、次いで前記重畳部にレーザ光ー
を照射し、前記ゲートシャントバス線と前記ドレインシ
ャントバス線とを前記ゲート絶縁層を貫通して融着し短
絡させるアクティブマトリックス基板の製造方法を提供
する。
【０１５７】これらのアクティブマトリックス基板の製
造方法は、上記と同じ効果がある。
造方法は、上記と同じ効果がある。
【０１５８】本発明の請求項７１は、請求項１２に記載
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線を連結する高抵抗線もし
くは前記信号線と共通配線とを連結する高抵抗線が形成
されたアクティブマトリックス基板を製造するに際し
て、前記第２工程において、前記高抵抗線となる部分を
残して前記半導体層をエッチング除去し、前記第３工程
において、前記高抵抗線となる部分上の前記金属層およ
び前記透明導電層をエッチング除去し、次いで露出した
前記ｎ+アモルファスシリコン層をエッチング除去する
アクティブマトリックス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線を連結する高抵抗線もし
くは前記信号線と共通配線とを連結する高抵抗線が形成
されたアクティブマトリックス基板を製造するに際し
て、前記第２工程において、前記高抵抗線となる部分を
残して前記半導体層をエッチング除去し、前記第３工程
において、前記高抵抗線となる部分上の前記金属層およ
び前記透明導電層をエッチング除去し、次いで露出した
前記ｎ+アモルファスシリコン層をエッチング除去する
アクティブマトリックス基板の製造方法を提供する。
【０１５９】このアクティブマトリックス基板の製造方
法は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を隣接する信号線に分散させたり、共通配
線に逃がしたりすることができるので、絶縁破壊による
走査線と信号線間のショートや画素領域のＴＦＴの特性
変動を防止することができる。
法は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を隣接する信号線に分散させたり、共通配
線に逃がしたりすることができるので、絶縁破壊による
走査線と信号線間のショートや画素領域のＴＦＴの特性
変動を防止することができる。
【０１６０】本発明の請求項７２は、請求項１３に記載
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線を連結する高抵抗線もし
くは前記信号線と共通配線に接続される信号線連結線と
を連結する高抵抗線が形成されたアクティブマトリック
ス基板を製造するに際して、前記第２工程において、前
記高抵抗線となる部分を残して前記半導体層をエッチン
グ除去し、前記第３工程において、前記信号線連結線を
残して、前記高抵抗線となる部分上の前記第２の導体層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、前記第４工程にお
いて、前記信号線連結線上の保護絶縁層の一部と前記共
通配線上の保護絶縁層およびゲート絶縁層の一部とをエ
ッチング除去し、以降の工程において、前記信号線連結
線上の保護絶縁層の開口部と前記共通配線上の保護絶縁
層およびゲート絶縁層の開口部を介して、前記信号線連
結線と前記共通配線とを銀により接続するアクティブマ
トリックス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線を連結する高抵抗線もし
くは前記信号線と共通配線に接続される信号線連結線と
を連結する高抵抗線が形成されたアクティブマトリック
ス基板を製造するに際して、前記第２工程において、前
記高抵抗線となる部分を残して前記半導体層をエッチン
グ除去し、前記第３工程において、前記信号線連結線を
残して、前記高抵抗線となる部分上の前記第２の導体層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、前記第４工程にお
いて、前記信号線連結線上の保護絶縁層の一部と前記共
通配線上の保護絶縁層およびゲート絶縁層の一部とをエ
ッチング除去し、以降の工程において、前記信号線連結
線上の保護絶縁層の開口部と前記共通配線上の保護絶縁
層およびゲート絶縁層の開口部を介して、前記信号線連
結線と前記共通配線とを銀により接続するアクティブマ
トリックス基板の製造方法を提供する。
【０１６１】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１６２】本発明の請求項７３は、請求項１４または
請求項１５に記載のアクティブマトリックス基板の製造
方法において、前記画素領域がマトリックス状に配置さ
れた表示面の外側に、それぞれ隣合う前記信号線を連結
する高抵抗線もしくは前記信号線と共通配線とを連結す
る高抵抗線が形成されたアクティブマトリックス基板を
製造するに際して、前記第２工程において、前記高抵抗
線となる部分を残して前記金属層および前記半導体層を
エッチング除去し、前記第３工程において、前記高抵抗
線となる部分上の前記透明導電層をエッチング除去し、
次いで露出した前記金属層と前記ｎ+アモルファスシリ
コン層とをエッチング除去することにより前記信号線と
前記高抵抗線とを同一工程で形成するアクティブマトリ
ックス基板の製造方法を提供する。
請求項１５に記載のアクティブマトリックス基板の製造
方法において、前記画素領域がマトリックス状に配置さ
れた表示面の外側に、それぞれ隣合う前記信号線を連結
する高抵抗線もしくは前記信号線と共通配線とを連結す
る高抵抗線が形成されたアクティブマトリックス基板を
製造するに際して、前記第２工程において、前記高抵抗
線となる部分を残して前記金属層および前記半導体層を
エッチング除去し、前記第３工程において、前記高抵抗
線となる部分上の前記透明導電層をエッチング除去し、
次いで露出した前記金属層と前記ｎ+アモルファスシリ
コン層とをエッチング除去することにより前記信号線と
前記高抵抗線とを同一工程で形成するアクティブマトリ
ックス基板の製造方法を提供する。
【０１６３】これらのアクティブマトリックス基板の製
造方法は、上記と同じ効果がある。
造方法は、上記と同じ効果がある。
【０１６４】本発明の請求項７４は、請求項１６〜請求
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側に、それぞれ隣合う前記信号線
を連結する高抵抗線もしくは前記信号線と共通配線に接
続される信号線連結線とを連結する高抵抗線が形成され
たアクティブマトリックス基板を製造するに際して、前
記第２工程において、前記信号線連結線および高抵抗線
となる部分を残して前記金属層および前記半導体層をエ
ッチング除去し、前記第３工程において、前記高抵抗線
となる部分上の前記透明導電層をエッチング除去し、次
いで露出した前記金属層と前記ｎ+アモルファスシリコ
ン層とをエッチング除去することにより前記信号線と前
記高抵抗線とを同一工程で形成し、前記第４工程におい
て、前記信号線連結線上の保護絶縁層の一部と前記共通
配線上の保護絶縁層およびゲート絶縁層の一部とをエッ
チング除去し、以降の工程において、前記信号線連結線
上の保護絶縁層の開口部と前記共通配線上の保護絶縁層
およびゲート絶縁層の開口部を介して、前記信号線連結
線と前記共通配線とを銀により接続するアクティブマト
リックス基板の製造方法を提供する。
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側に、それぞれ隣合う前記信号線
を連結する高抵抗線もしくは前記信号線と共通配線に接
続される信号線連結線とを連結する高抵抗線が形成され
たアクティブマトリックス基板を製造するに際して、前
記第２工程において、前記信号線連結線および高抵抗線
となる部分を残して前記金属層および前記半導体層をエ
ッチング除去し、前記第３工程において、前記高抵抗線
となる部分上の前記透明導電層をエッチング除去し、次
いで露出した前記金属層と前記ｎ+アモルファスシリコ
ン層とをエッチング除去することにより前記信号線と前
記高抵抗線とを同一工程で形成し、前記第４工程におい
て、前記信号線連結線上の保護絶縁層の一部と前記共通
配線上の保護絶縁層およびゲート絶縁層の一部とをエッ
チング除去し、以降の工程において、前記信号線連結線
上の保護絶縁層の開口部と前記共通配線上の保護絶縁層
およびゲート絶縁層の開口部を介して、前記信号線連結
線と前記共通配線とを銀により接続するアクティブマト
リックス基板の製造方法を提供する。
【０１６５】これらのアクティブマトリックス基板の製
造方法は、上記と同じ効果がある。
造方法は、上記と同じ効果がある。
【０１６６】本発明の請求項７５は、請求項１２に記載
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線が走査線と同時に形成さ
れる浮遊電極上のアモルファスシリコンからなる島状の
半導体層を介して相互に連結された、もしくは前記信号
線が走査線と同時に形成される浮遊電極上のアモルファ
スシリコンからなる島状の半導体層を介して共通配線に
連結されたアクティブマトリックス基板を製造するに際
して、前記第１工程において、前記浮遊電極を残して導
体層をエッチング除去し、前記第２工程において、前記
浮遊電極上の一部分に前記島状の半導体層を残して前記
半導体層をエッチング除去し、前記第３工程において、
隣接する信号線もしくは信号線と共通配線とが前記島状
の半導体層を介して連結するように前記金属層および前
記透明導電層をエッチング除去し、次いで露出した前記
ｎ +アモルファスシリコン層をエッチング除去するアク
ティブマトリックス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線が走査線と同時に形成さ
れる浮遊電極上のアモルファスシリコンからなる島状の
半導体層を介して相互に連結された、もしくは前記信号
線が走査線と同時に形成される浮遊電極上のアモルファ
スシリコンからなる島状の半導体層を介して共通配線に
連結されたアクティブマトリックス基板を製造するに際
して、前記第１工程において、前記浮遊電極を残して導
体層をエッチング除去し、前記第２工程において、前記
浮遊電極上の一部分に前記島状の半導体層を残して前記
半導体層をエッチング除去し、前記第３工程において、
隣接する信号線もしくは信号線と共通配線とが前記島状
の半導体層を介して連結するように前記金属層および前
記透明導電層をエッチング除去し、次いで露出した前記
ｎ +アモルファスシリコン層をエッチング除去するアク
ティブマトリックス基板の製造方法を提供する。
【０１６７】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１６８】本発明の請求項７６は、請求項１３に記載
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線が走査線と同時に形成さ
れる浮遊電極上のアモルファスシリコンからなる島状の
半導体層を介して相互に連結された、もしくは前記信号
線が走査線と同時に形成される浮遊電極上のアモルファ
スシリコンからなる島状の半導体層を介して共通配線連
結線に接続される信号線連結線に連結されたアクティブ
マトリックス基板を製造するに際して、前記第１工程に
おいて、前記浮遊電極を残して導体層をエッチング除去
し、前記第２工程において、前記浮遊電極上の一部分に
前記島状の半導体層を残して前記半導体層をエッチング
除去し、前記第３工程において、隣接する信号線もしく
は信号線と前記信号線連結線とが前記島状の半導体層を
介して連結するように前記金属層および前記透明導電層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、前記第４工程にお
いて、前記信号線連結線上の保護絶縁層の一部と前記共
通配線上の保護絶縁層およびゲート絶縁層の一部とをエ
ッチング除去し、以降の工程において、前記信号線連結
線上の保護絶縁層の開口部と前記共通配線上の保護絶縁
層およびゲート絶縁層の開口部を介して、前記信号線連
結線と前記共通配線とを銀により接続するアクティブマ
トリックス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記画素領域がマトリックス状に配置された表示面の外側
に、それぞれ隣合う前記信号線が走査線と同時に形成さ
れる浮遊電極上のアモルファスシリコンからなる島状の
半導体層を介して相互に連結された、もしくは前記信号
線が走査線と同時に形成される浮遊電極上のアモルファ
スシリコンからなる島状の半導体層を介して共通配線連
結線に接続される信号線連結線に連結されたアクティブ
マトリックス基板を製造するに際して、前記第１工程に
おいて、前記浮遊電極を残して導体層をエッチング除去
し、前記第２工程において、前記浮遊電極上の一部分に
前記島状の半導体層を残して前記半導体層をエッチング
除去し、前記第３工程において、隣接する信号線もしく
は信号線と前記信号線連結線とが前記島状の半導体層を
介して連結するように前記金属層および前記透明導電層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、前記第４工程にお
いて、前記信号線連結線上の保護絶縁層の一部と前記共
通配線上の保護絶縁層およびゲート絶縁層の一部とをエ
ッチング除去し、以降の工程において、前記信号線連結
線上の保護絶縁層の開口部と前記共通配線上の保護絶縁
層およびゲート絶縁層の開口部を介して、前記信号線連
結線と前記共通配線とを銀により接続するアクティブマ
トリックス基板の製造方法を提供する。
【０１６９】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１７０】本発明の請求項７７は、請求項１４〜請求
項１５のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側に、それぞれ隣合う前記信号線
が走査線と同時に形成される浮遊電極上のアモルファス
シリコンからなる半導体層を介して相互に連結された、
もしくは前記信号線が走査線と同時に形成される浮遊電
極上のアモルファスシリコンからなる半導体層を介して
共通配線に連結されたアクティブマトリックス基板を製
造するに際して、前記第１工程において、前記浮遊電極
を残して導体層をエッチング除去し、前記第２工程にお
いて、隣接する信号線もしくは信号線と共通配線とが連
結するように前記金属層および半導体層をエッチング除
去し、前記第３工程において、隣接する信号線もしくは
信号線と共通配線とが連結した部分の一部分上の透明導
電層をエッチング除去し、次いで露出した前記金属層と
ｎ +アモルファスシリコン層とをエッチング除去するこ
とにより前記信号線と前記共通配線と前記連結部分の半
導体層とを同一工程で形成するアクティブマトリックス
基板の製造方法を提供する。
項１５のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側に、それぞれ隣合う前記信号線
が走査線と同時に形成される浮遊電極上のアモルファス
シリコンからなる半導体層を介して相互に連結された、
もしくは前記信号線が走査線と同時に形成される浮遊電
極上のアモルファスシリコンからなる半導体層を介して
共通配線に連結されたアクティブマトリックス基板を製
造するに際して、前記第１工程において、前記浮遊電極
を残して導体層をエッチング除去し、前記第２工程にお
いて、隣接する信号線もしくは信号線と共通配線とが連
結するように前記金属層および半導体層をエッチング除
去し、前記第３工程において、隣接する信号線もしくは
信号線と共通配線とが連結した部分の一部分上の透明導
電層をエッチング除去し、次いで露出した前記金属層と
ｎ +アモルファスシリコン層とをエッチング除去するこ
とにより前記信号線と前記共通配線と前記連結部分の半
導体層とを同一工程で形成するアクティブマトリックス
基板の製造方法を提供する。
【０１７１】これらのアクティブマトリックス基板の製
造方法は、上記と同じ効果がある。
造方法は、上記と同じ効果がある。
【０１７２】本発明の請求項７８は、請求項１６〜請求
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側に、それぞれ隣合う前記信号線
が走査線と同時に形成される浮遊電極上のアモルファス
シリコンからなる半導体層を介して相互に連結された、
もしくは前記信号線が走査線と同時に形成される浮遊電
極上のアモルファスシリコンからなる半導体層を介して
共通配線連結線に接続される信号線連結線に連結された
アクティブマトリックス基板を製造するに際して、前記
第１工程において、前記浮遊電極を残して導体層をエッ
チング除去し、前記第２工程において、隣接する信号線
もしくは信号線と前記共通配線連結線とが連結するよう
に前記金属層および半導体層をエッチング除去し、前記
第３工程において、隣接する信号線もしくは信号線と前
記共通配線連結線とが連結した部分の一部分上の透明導
電層をエッチング除去し、次いで露出した前記金属層と
ｎ+アモルファスシリコン層とをエッチング除去するこ
とにより前記信号線と前記共通配線連結線と前記連結部
分の半導体層とを同一工程で形成し、前記第４工程にお
いて、前記信号線連結線上の保護絶縁層の一部と前記共
通配線上の保護絶縁層およびゲート絶縁層の一部とをエ
ッチング除去し、以降の工程において、前記信号線連結
線上の保護絶縁層の開口部と前記共通配線上の保護絶縁
層およびゲート絶縁層の開口部を介して、前記信号線連
結線と前記共通配線とを銀により接続するアクティブマ
トリックス基板の製造方法を提供する。
項１９のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記画素領域がマトリックス状に
配置された表示面の外側に、それぞれ隣合う前記信号線
が走査線と同時に形成される浮遊電極上のアモルファス
シリコンからなる半導体層を介して相互に連結された、
もしくは前記信号線が走査線と同時に形成される浮遊電
極上のアモルファスシリコンからなる半導体層を介して
共通配線連結線に接続される信号線連結線に連結された
アクティブマトリックス基板を製造するに際して、前記
第１工程において、前記浮遊電極を残して導体層をエッ
チング除去し、前記第２工程において、隣接する信号線
もしくは信号線と前記共通配線連結線とが連結するよう
に前記金属層および半導体層をエッチング除去し、前記
第３工程において、隣接する信号線もしくは信号線と前
記共通配線連結線とが連結した部分の一部分上の透明導
電層をエッチング除去し、次いで露出した前記金属層と
ｎ+アモルファスシリコン層とをエッチング除去するこ
とにより前記信号線と前記共通配線連結線と前記連結部
分の半導体層とを同一工程で形成し、前記第４工程にお
いて、前記信号線連結線上の保護絶縁層の一部と前記共
通配線上の保護絶縁層およびゲート絶縁層の一部とをエ
ッチング除去し、以降の工程において、前記信号線連結
線上の保護絶縁層の開口部と前記共通配線上の保護絶縁
層およびゲート絶縁層の開口部を介して、前記信号線連
結線と前記共通配線とを銀により接続するアクティブマ
トリックス基板の製造方法を提供する。
【０１７３】これらのアクティブマトリックス基板の製
造方法は、上記と同じ効果がある。
造方法は、上記と同じ効果がある。
【０１７４】本発明の請求項７９は、請求項４８〜請求
項６３のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第４工程において、前記チャ
ネルギャップ側部のアモルファスシリコン層が露出した
側面の一部を、前記保護絶縁層の辺部が垂下して覆うよ
うに前記保護絶縁層を残し、その外側の前記保護絶縁層
および前記半導体層をエッチング除去することを特徴と
するアクティブマトリックス基板の製造方法を提供す
る。
項６３のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第４工程において、前記チャ
ネルギャップ側部のアモルファスシリコン層が露出した
側面の一部を、前記保護絶縁層の辺部が垂下して覆うよ
うに前記保護絶縁層を残し、その外側の前記保護絶縁層
および前記半導体層をエッチング除去することを特徴と
するアクティブマトリックス基板の製造方法を提供す
る。
【０１７５】これらのアクティブマトリックス基板の製
造方法は、ＴＦＴ部のチャネルギャップが延びる方向の
半導体層の両側側面の一部が保護絶縁層で被覆されるの
で、半導体層の側面を経路とするリークを防止でき、Ｔ
ＦＴの信頼性を確保することができる。
造方法は、ＴＦＴ部のチャネルギャップが延びる方向の
半導体層の両側側面の一部が保護絶縁層で被覆されるの
で、半導体層の側面を経路とするリークを防止でき、Ｔ
ＦＴの信頼性を確保することができる。
【０１７６】本発明の請求項８０は、請求項７９に記載
のアクティブマトリックス基板の製造方法において、前
記第２工程において、前記チャネルギャップの少なくと
も一方の端部外側の前記半導体層および前記ゲート絶縁
層をエッチング除去して前記ゲート電極または前記走査
線に達する開口部を形成し、前記第４工程において、前
記開口部と前記保護絶縁層を形成した辺部とを交差さ
せ、前記開口部に露出した前記アモルファスシリコン層
の前記チャネルギャップ側の側面の一部を前記保護絶縁
層の辺部が垂下して覆うように、前記薄膜トランジスタ
上の前記保護絶縁層を残し、その外側の前記保護絶縁層
および前記半導体層をエッチング除去することを特徴と
するアクティブマトリックス基板の製造方法を提供す
る。
のアクティブマトリックス基板の製造方法において、前
記第２工程において、前記チャネルギャップの少なくと
も一方の端部外側の前記半導体層および前記ゲート絶縁
層をエッチング除去して前記ゲート電極または前記走査
線に達する開口部を形成し、前記第４工程において、前
記開口部と前記保護絶縁層を形成した辺部とを交差さ
せ、前記開口部に露出した前記アモルファスシリコン層
の前記チャネルギャップ側の側面の一部を前記保護絶縁
層の辺部が垂下して覆うように、前記薄膜トランジスタ
上の前記保護絶縁層を残し、その外側の前記保護絶縁層
および前記半導体層をエッチング除去することを特徴と
するアクティブマトリックス基板の製造方法を提供す
る。
【０１７７】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１７８】本発明の請求項８１は、請求項８０に記載
のアクティブマトリックス基板の製造方法において、前
記第２工程において、前記開口部を、前記チャネルギャ
ップの双方の側部外側に形成するアクティブマトリック
ス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記第２工程において、前記開口部を、前記チャネルギャ
ップの双方の側部外側に形成するアクティブマトリック
ス基板の製造方法を提供する。
【０１７９】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１８０】本発明の請求項８２は、請求項４８〜請求
項５１、請求項５６〜請求項６３のいずれかに記載のア
クティブマトリックス基板の製造方法において、前記第
２工程において、前記チャネルギャップの少なくとも前
記走査線側の端部外側の前記半導体層および前記ゲート
絶縁層をエッチング除去して少なくとも一部が前記走査
線に含まれる前記開口部を形成し、前記第４工程におい
て、前記開口部と前記保護絶縁層に形成した辺部とを交
差させ、前記開口部に露出した前記アモルファスシリコ
ン層の前記チャネルギャップ側の側面の一部を前記保護
絶縁層の辺部が垂下して覆うように、前記薄膜トランジ
スタ上の前記保護絶縁層を残し、その外側の前記保護絶
縁層および前記半導体層をエッチング除去するアクティ
ブマトリックス基板の製造方法を提供する。
項５１、請求項５６〜請求項６３のいずれかに記載のア
クティブマトリックス基板の製造方法において、前記第
２工程において、前記チャネルギャップの少なくとも前
記走査線側の端部外側の前記半導体層および前記ゲート
絶縁層をエッチング除去して少なくとも一部が前記走査
線に含まれる前記開口部を形成し、前記第４工程におい
て、前記開口部と前記保護絶縁層に形成した辺部とを交
差させ、前記開口部に露出した前記アモルファスシリコ
ン層の前記チャネルギャップ側の側面の一部を前記保護
絶縁層の辺部が垂下して覆うように、前記薄膜トランジ
スタ上の前記保護絶縁層を残し、その外側の前記保護絶
縁層および前記半導体層をエッチング除去するアクティ
ブマトリックス基板の製造方法を提供する。
【０１８１】これらのアクティブマトリックス基板の製
造方法は、信号線の金属層や透明導電層のエッチング時
にゲート電極上のゲート絶縁層と半導体層とを貫通する
開口部を通してエッチング液がしみ込んで導体層の一部
が侵食されたとしても、走査線側の開口部が走査線に含
まれて形成されているので、ゲート電極の基部で導電膜
が大きく侵食されることはなく、走査線ドライバからの
信号をＴＦＴのゲート電極へ正常に送ることができる。
造方法は、信号線の金属層や透明導電層のエッチング時
にゲート電極上のゲート絶縁層と半導体層とを貫通する
開口部を通してエッチング液がしみ込んで導体層の一部
が侵食されたとしても、走査線側の開口部が走査線に含
まれて形成されているので、ゲート電極の基部で導電膜
が大きく侵食されることはなく、走査線ドライバからの
信号をＴＦＴのゲート電極へ正常に送ることができる。
【０１８２】本発明の請求項８３は、請求項７９〜請求
項８２のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第１工程において、前記透明
絶縁性基板上に１層以上の導電層とその上に導電性エッ
チング保護層とを積層して前記導体層を形成するアクテ
ィブマトリックス基板の製造方法を提供する。
項８２のいずれかに記載のアクティブマトリックス基板
の製造方法において、前記第１工程において、前記透明
絶縁性基板上に１層以上の導電層とその上に導電性エッ
チング保護層とを積層して前記導体層を形成するアクテ
ィブマトリックス基板の製造方法を提供する。
【０１８３】これらのアクティブマトリックス基板の製
造方法は、信号線の金属層や透明導電層のエッチング時
にゲート電極上のゲート絶縁層と半導体層とを貫通する
開口部を通してエッチング液がしみ込み、ゲート電極や
走査線の下層の導電膜が侵食されることを防止でき、ゲ
ート電極基部や走査線の断線を防止することができる。
造方法は、信号線の金属層や透明導電層のエッチング時
にゲート電極上のゲート絶縁層と半導体層とを貫通する
開口部を通してエッチング液がしみ込み、ゲート電極や
走査線の下層の導電膜が侵食されることを防止でき、ゲ
ート電極基部や走査線の断線を防止することができる。
【０１８４】本発明の請求項８４は、請求項８３に記載
のアクティブマトリックス基板の製造方法において、前
記導電層の少なくとも１層をＡｌまたはＡｌを主体とす
る合金から形成し、前記導電性エッチング保護層をＴ
ｉ、Ｔａ、Ｎｂ、またはこれらのうち少なくとも１種の
金属を主体とする合金、もしくはＴｉ、Ｔａ、Ｎｂ、Ｃ
ｒ、またはこれらのうち少なくとも１種の金属を主体と
する合金の窒化膜のいずれかから形成するアクティブマ
トリックス基板の製造方法を提供する。
のアクティブマトリックス基板の製造方法において、前
記導電層の少なくとも１層をＡｌまたはＡｌを主体とす
る合金から形成し、前記導電性エッチング保護層をＴ
ｉ、Ｔａ、Ｎｂ、またはこれらのうち少なくとも１種の
金属を主体とする合金、もしくはＴｉ、Ｔａ、Ｎｂ、Ｃ
ｒ、またはこれらのうち少なくとも１種の金属を主体と
する合金の窒化膜のいずれかから形成するアクティブマ
トリックス基板の製造方法を提供する。
【０１８５】このアクティブマトリックス基板の製造方
法は、上記と同じ効果がある。
法は、上記と同じ効果がある。
【０１８６】本発明の請求項８５は、請求項４９、請求
項５１、請求項５７、請求項５９、請求項６１、または
請求項６３のいずれかに記載のアクティブマトリックス
基板の製造方法において、前記第４工程において、前記
導体層と前記透明導電層との接続部を覆うように前記保
護絶縁層を残すアクティブマトリックス基板の製造方法
を提供する。
項５１、請求項５７、請求項５９、請求項６１、または
請求項６３のいずれかに記載のアクティブマトリックス
基板の製造方法において、前記第４工程において、前記
導体層と前記透明導電層との接続部を覆うように前記保
護絶縁層を残すアクティブマトリックス基板の製造方法
を提供する。
【０１８７】請求項４９または請求項５１のアクティブ
マトリックス基板の製造方法においては、第１の導体層
が第２の導体層の金属層と同種の金属からなる場合、ま
たは同じエッチング液でエッチングされる場合、第１の
導体層と透明導電層との接続部において、保護絶縁層の
開口後透明導電層上の金属層をエッチング除去する時に
エッチング液が透明導電層を通してしみ込み、第１の導
体層が侵食されることを防止することができる。また請
求項５７、請求項５９、請求項６１、または請求項６３
のアクティブマトリックス基板の製造方法においては、
第１の導体層のうち少なくとも１層がアルミニウムまた
はアルミニウムを主体とする合金からなり、かつ保護絶
縁層の開口時にフッ酸系のエッチング液を用いる場合、
第１の導体層と透明導電層との接続部において、保護絶
縁層の開口時にエッチング液が透明導電層を通してしみ
込み、第１の導体層のアルミニウムまたはアルミニウム
を主体とする合金が侵食されることを防止することがで
きる。
マトリックス基板の製造方法においては、第１の導体層
が第２の導体層の金属層と同種の金属からなる場合、ま
たは同じエッチング液でエッチングされる場合、第１の
導体層と透明導電層との接続部において、保護絶縁層の
開口後透明導電層上の金属層をエッチング除去する時に
エッチング液が透明導電層を通してしみ込み、第１の導
体層が侵食されることを防止することができる。また請
求項５７、請求項５９、請求項６１、または請求項６３
のアクティブマトリックス基板の製造方法においては、
第１の導体層のうち少なくとも１層がアルミニウムまた
はアルミニウムを主体とする合金からなり、かつ保護絶
縁層の開口時にフッ酸系のエッチング液を用いる場合、
第１の導体層と透明導電層との接続部において、保護絶
縁層の開口時にエッチング液が透明導電層を通してしみ
込み、第１の導体層のアルミニウムまたはアルミニウム
を主体とする合金が侵食されることを防止することがで
きる。
【０１８８】本発明の請求項８６は、請求項１２、請求
項１４、請求項１５、請求項４８〜請求項５１、請求項
５６〜請求項６３のいずれかに記載のアクティブマトリ
ックス基板の製造方法において、前記第１工程におい
て、各画素電極の辺部の少なくとも一部と重畳する遮光
層を残して前記導体層をエッチング除去するアクティブ
マトリックス基板の製造方法を提供する。
項１４、請求項１５、請求項４８〜請求項５１、請求項
５６〜請求項６３のいずれかに記載のアクティブマトリ
ックス基板の製造方法において、前記第１工程におい
て、各画素電極の辺部の少なくとも一部と重畳する遮光
層を残して前記導体層をエッチング除去するアクティブ
マトリックス基板の製造方法を提供する。
【０１８９】これらのアクティブマトリックス基板の製
造方法は、アクティブマトリックス基板側に遮光層を設
けているので、重ねずれマージンを大きくとらなければ
ならないカラーフィルター基板のブラックマトリックス
を縮小でき、開口率を向上することができる。
造方法は、アクティブマトリックス基板側に遮光層を設
けているので、重ねずれマージンを大きくとらなければ
ならないカラーフィルター基板のブラックマトリックス
を縮小でき、開口率を向上することができる。
【０１９０】本発明の請求項８７は、請求項１２、請求
項１３、請求項４８〜請求項５５のいずれかに記載のア
クティブマトリックス基板の製造方法において、前記第
２工程において、前記走査線と前記信号線とが交差する
部分を残して前記半導体層をエッチング除去するアクテ
ィブマトリックス基板の製造方法を提供する。
項１３、請求項４８〜請求項５５のいずれかに記載のア
クティブマトリックス基板の製造方法において、前記第
２工程において、前記走査線と前記信号線とが交差する
部分を残して前記半導体層をエッチング除去するアクテ
ィブマトリックス基板の製造方法を提供する。
【０１９１】これらのアクティブマトリックス基板の製
造方法は、走査線と信号線との交差部でゲート絶縁層に
半導体層が積層されているので、両者の間の絶縁耐圧を
向上することができる。
造方法は、走査線と信号線との交差部でゲート絶縁層に
半導体層が積層されているので、両者の間の絶縁耐圧を
向上することができる。
【０１９２】
【発明の実施の形態】次に本発明の実施の形態を図面を
用いて説明するが、本発明はいかなる観点からもこれら
の実施形態によって制限されるものではない。 （実施形態１）図１（ａ）は実施形態１のアクティブマ
トリックス基板の１画素領域を示す透視平面図であり、
図１（ｂ）はその線Ａ−Ａ’で切った断面図、図１
（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図
２〜図５はこのアクティブマトリックス基板の製造工程
を示す図で、それぞれ第１工程〜第３工程およびＴＦＴ
のチャネル形成後を示す。図１と同様に、図２〜図４の
（ａ）は１画素領域を示す透視平面図、図２〜図４の
（ｂ）、（ｃ）と図５（ａ）、（ｂ）はそれぞれ前記線
Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図６
（ａ）はこのアクティブマトリックス基板の端子部の断
面図で、左側が走査線端子部位GSの、右側が信号線端子
部位DSのそれぞれ長辺方向の断面図である。図６（ｂ）
〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程
を示す図である。この実施形態１のアクティブマトリッ
クス基板は、ガラス基板１上に第１の導体層１０からな
る複数の走査線１１と第２の導体層５０からなる複数の
信号線３１とがゲート絶縁層２を介して直交して配列さ
れ、この走査線１１と信号線３１との交点付近のＴＦＴ
部Tfに、走査線１１から延びるゲート電極１２と、この
ゲ−ト電極にゲート絶縁層２を介して対向する島状のア
モルファスシリコン層２１およびｎ+アモルファスシリ
コン層２２からなる半導体層２０と、この半導体層上に
第２の導体層５０からなりチャネルギャップ２３を隔て
て形成された一対のドレイン電極３２およびソース電極
３３とからなる逆スタガ型ＴＦＴが形成され、走査線１
１と信号線３１とに囲まれた光が透過する窓部Wdに透明
導電層４０からなる画素電極４１が形成され、ドレイン
電極３２は信号線３１に、ソース電極３３は画素電極４
１にそれぞれ接続されてＴＮ型のアクティブマトリック
ス基板を構成している。
用いて説明するが、本発明はいかなる観点からもこれら
の実施形態によって制限されるものではない。 （実施形態１）図１（ａ）は実施形態１のアクティブマ
トリックス基板の１画素領域を示す透視平面図であり、
図１（ｂ）はその線Ａ−Ａ’で切った断面図、図１
（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図
２〜図５はこのアクティブマトリックス基板の製造工程
を示す図で、それぞれ第１工程〜第３工程およびＴＦＴ
のチャネル形成後を示す。図１と同様に、図２〜図４の
（ａ）は１画素領域を示す透視平面図、図２〜図４の
（ｂ）、（ｃ）と図５（ａ）、（ｂ）はそれぞれ前記線
Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図６
（ａ）はこのアクティブマトリックス基板の端子部の断
面図で、左側が走査線端子部位GSの、右側が信号線端子
部位DSのそれぞれ長辺方向の断面図である。図６（ｂ）
〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程
を示す図である。この実施形態１のアクティブマトリッ
クス基板は、ガラス基板１上に第１の導体層１０からな
る複数の走査線１１と第２の導体層５０からなる複数の
信号線３１とがゲート絶縁層２を介して直交して配列さ
れ、この走査線１１と信号線３１との交点付近のＴＦＴ
部Tfに、走査線１１から延びるゲート電極１２と、この
ゲ−ト電極にゲート絶縁層２を介して対向する島状のア
モルファスシリコン層２１およびｎ+アモルファスシリ
コン層２２からなる半導体層２０と、この半導体層上に
第２の導体層５０からなりチャネルギャップ２３を隔て
て形成された一対のドレイン電極３２およびソース電極
３３とからなる逆スタガ型ＴＦＴが形成され、走査線１
１と信号線３１とに囲まれた光が透過する窓部Wdに透明
導電層４０からなる画素電極４１が形成され、ドレイン
電極３２は信号線３１に、ソース電極３３は画素電極４
１にそれぞれ接続されてＴＮ型のアクティブマトリック
ス基板を構成している。
【０１９３】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点
金属やこれらの合金の窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。上層金属層１０Ｂの窒素
濃度は２５原子％以上とされている。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、ＩＴＯからなる透明導電層４０上にＣｒや
Ｍｏからなる金属層３０を積層して形成され、ソース電
極３３の下層の透明導電層４０が窓部Wdのゲート絶縁層
２上に延びて画素電極４１を形成している。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点
金属やこれらの合金の窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。上層金属層１０Ｂの窒素
濃度は２５原子％以上とされている。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、ＩＴＯからなる透明導電層４０上にＣｒや
Ｍｏからなる金属層３０を積層して形成され、ソース電
極３３の下層の透明導電層４０が窓部Wdのゲート絶縁層
２上に延びて画素電極４１を形成している。
【０１９４】画素電極４１は、前段の走査線１１内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。さらに走査線１１
と信号線３１とが交差する部分には、ゲート絶縁層２と
信号線３１との間に半導体層２０からなる強化層２５が
形成されている。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。さらに走査線１１
と信号線３１とが交差する部分には、ゲート絶縁層２と
信号線３１との間に半導体層２０からなる強化層２５が
形成されている。
【０１９５】この実施形態１のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図２（ａ）〜（ｃ）および図６（ｂ）に
示すように、まずガラス基板１上にスパッタリングによ
り連続して約２００ｎｍのＡｌからなる下層金属層１０
Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。ここでＴｉの窒化膜は反応性ス
パッタリングにより形成し、Ａｒガスと窒素ガスとの流
量比を調整し、窒素が２５原子％以上含まれるようにす
る。 （第２工程） 図３（ａ）〜（ｃ）および図６（ｃ）に
示すように、上記基板上にプラズマＣＶＤにより連続し
て約４００ｎｍのシリコン窒化膜からなるゲート絶縁層
２と、約２５０ｎｍのアモルファスシリコン層２１およ
び約５０ｎｍのｎ+アモルファスシリコン層２２からな
る半導体層２０とを成膜し、フォトリソグラフィ工程を
通して、それぞれの画素領域においてＴＦＴ部Tfと強化
層２５とを残して半導体層２０をエッチング除去する。 （第３工程） 図４（ａ）〜（ｃ）および図６（ｄ）に
示すように、上記基板上にスパッタリングにより連続し
て約５０ｎｍのＩＴＯからなる透明導電層４０と約２０
０ｎｍのＣｒからなる金属層３０を成膜して第２の導体
層５０を形成し、フォトリソグラフィ工程を通して、信
号線３１と、外周部Ssにおいて信号線端子部位DSに形成
される信号線端子部３１ａと、共通配線および共通配線
端子部（図示せず）と、それぞれの画素領域において信
号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、
窓部Wdにおいて画素電極４１と、この画素電極４１から
ＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャッ
プ２３を隔てて対向配置されるソース電極３３とを残し
て第２の導体層５０をエッチング除去する。この際、画
素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極
７２と重畳するように延ばして蓄積容量電極７１を形成
し、またこの辺部に隣接する画素電極の双方の辺部はそ
れぞれ遮光層１７と少なくとも一部が重畳するように形
成する。次に図５（ａ）、（ｂ）に示すように、前記エ
ッチングに用いたマスクパターンまたはマスクを除去し
た後の第２の導体層５０をマスクとして露出したｎ+ア
モルファスシリコン層２２をエッチング除去してチャネ
ルギャップ２３を形成する。この操作はフォトリソグラ
フィが不要である。 （第４工程）図１（ａ）〜（ｃ）および図６（ａ）に示
すように、上記基板上にプラズマＣＶＤにより約１５０
ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、
フォトリソグラフィ工程を通して、画素電極４１および
信号線端子部３１ａおよび共通配線端子部（図示せず）
上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁
層３およびゲ−ト絶縁層２とをエッチング除去した後、
このエッチングに用いたマスクパターンまたはマスクを
除去した後の保護絶縁層３をマスクとして画素電極４１
および信号線端子部３１ａおよび共通配線端子部上の金
属層３０をエッチング除去して、透明導電層４０からな
る画素電極４１および信号線端子３５および共通配線端
子（図示せず）と、第１の導体層１０からなる走査線端
子１５とを露出させる。最後に約２８０℃のアニール工
程を経てアクティブマトリックス基板を完成する。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図２（ａ）〜（ｃ）および図６（ｂ）に
示すように、まずガラス基板１上にスパッタリングによ
り連続して約２００ｎｍのＡｌからなる下層金属層１０
Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。ここでＴｉの窒化膜は反応性ス
パッタリングにより形成し、Ａｒガスと窒素ガスとの流
量比を調整し、窒素が２５原子％以上含まれるようにす
る。 （第２工程） 図３（ａ）〜（ｃ）および図６（ｃ）に
示すように、上記基板上にプラズマＣＶＤにより連続し
て約４００ｎｍのシリコン窒化膜からなるゲート絶縁層
２と、約２５０ｎｍのアモルファスシリコン層２１およ
び約５０ｎｍのｎ+アモルファスシリコン層２２からな
る半導体層２０とを成膜し、フォトリソグラフィ工程を
通して、それぞれの画素領域においてＴＦＴ部Tfと強化
層２５とを残して半導体層２０をエッチング除去する。 （第３工程） 図４（ａ）〜（ｃ）および図６（ｄ）に
示すように、上記基板上にスパッタリングにより連続し
て約５０ｎｍのＩＴＯからなる透明導電層４０と約２０
０ｎｍのＣｒからなる金属層３０を成膜して第２の導体
層５０を形成し、フォトリソグラフィ工程を通して、信
号線３１と、外周部Ssにおいて信号線端子部位DSに形成
される信号線端子部３１ａと、共通配線および共通配線
端子部（図示せず）と、それぞれの画素領域において信
号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、
窓部Wdにおいて画素電極４１と、この画素電極４１から
ＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャッ
プ２３を隔てて対向配置されるソース電極３３とを残し
て第２の導体層５０をエッチング除去する。この際、画
素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極
７２と重畳するように延ばして蓄積容量電極７１を形成
し、またこの辺部に隣接する画素電極の双方の辺部はそ
れぞれ遮光層１７と少なくとも一部が重畳するように形
成する。次に図５（ａ）、（ｂ）に示すように、前記エ
ッチングに用いたマスクパターンまたはマスクを除去し
た後の第２の導体層５０をマスクとして露出したｎ+ア
モルファスシリコン層２２をエッチング除去してチャネ
ルギャップ２３を形成する。この操作はフォトリソグラ
フィが不要である。 （第４工程）図１（ａ）〜（ｃ）および図６（ａ）に示
すように、上記基板上にプラズマＣＶＤにより約１５０
ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、
フォトリソグラフィ工程を通して、画素電極４１および
信号線端子部３１ａおよび共通配線端子部（図示せず）
上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁
層３およびゲ−ト絶縁層２とをエッチング除去した後、
このエッチングに用いたマスクパターンまたはマスクを
除去した後の保護絶縁層３をマスクとして画素電極４１
および信号線端子部３１ａおよび共通配線端子部上の金
属層３０をエッチング除去して、透明導電層４０からな
る画素電極４１および信号線端子３５および共通配線端
子（図示せず）と、第１の導体層１０からなる走査線端
子１５とを露出させる。最後に約２８０℃のアニール工
程を経てアクティブマトリックス基板を完成する。
【０１９６】なおここでは第１の導体層にＡｌとＴｉの
窒化膜の積層膜を用いた形態を示したが、Ａｌの下にさ
らにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡ
ｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＡ
ｌ−Ｎｄ合金などのヒロックを抑制でき、端子部の接続
信頼性を確保できるＡｌを主体とする合金膜や、Ｃｒの
上にＩＴＯを積層した膜であってもよい。また本実施形
態ではゲート電極が走査線から画素部に延びて形成され
る縦置き型のＴＦＴの形態を示したが、ゲート電極が走
査線の一部を共有して形成される横置き型のＴＦＴであ
ってもよい。
窒化膜の積層膜を用いた形態を示したが、Ａｌの下にさ
らにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡ
ｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＡ
ｌ−Ｎｄ合金などのヒロックを抑制でき、端子部の接続
信頼性を確保できるＡｌを主体とする合金膜や、Ｃｒの
上にＩＴＯを積層した膜であってもよい。また本実施形
態ではゲート電極が走査線から画素部に延びて形成され
る縦置き型のＴＦＴの形態を示したが、ゲート電極が走
査線の一部を共有して形成される横置き型のＴＦＴであ
ってもよい。
【０１９７】実施形態１のＴＮ型アクティブマトリック
ス基板は、４工程で製造できるので、生産効率と歩留が
向上する。またこのアクティブマトリックス基板は、信
号線が金属層と透明導電層とで積層されて形成されてい
るので、信号線の配線抵抗が低減できると共に断線不良
などによる歩留の低下が抑えられ、またソース電極と画
素電極とが透明導電層によって一体に形成されているの
で、接続による電気抵抗の増大が抑えられ特性が向上す
る。またこのアクティブマトリックス基板は、走査線が
ＡｌとＴｉなどの高融点金属の窒化膜との積層膜で形成
されているので、走査線の配線抵抗を低減できると共に
走査線端子部での表面酸化を防止でき、走査線ドライバ
との接続信頼性を確保することができる。前記高融点金
属の窒化膜の窒素濃度は２５原子％以上であることが望
ましい。図１８１にその根拠となるデータを示す。本発
明者の実験により、窒素濃度が２５原子％以上のとき、
接続抵抗が著しく低下することがわかった。これによっ
て走査線端子部での接続信頼性を良好に確保することが
できる。またこのアクティブマトリックス基板は、走査
線と信号線との交差部分に強化層が形成されているの
で、走査線と信号線との絶縁耐圧が向上する。また画素
電極と遮光層とが少なくとも部分的に重畳するように形
成されているので、重ねずれマージンを大きくとらなけ
ればならないカラーフィルター基板のブラックマトリッ
クスを縮小でき、開口率を向上することができる。
ス基板は、４工程で製造できるので、生産効率と歩留が
向上する。またこのアクティブマトリックス基板は、信
号線が金属層と透明導電層とで積層されて形成されてい
るので、信号線の配線抵抗が低減できると共に断線不良
などによる歩留の低下が抑えられ、またソース電極と画
素電極とが透明導電層によって一体に形成されているの
で、接続による電気抵抗の増大が抑えられ特性が向上す
る。またこのアクティブマトリックス基板は、走査線が
ＡｌとＴｉなどの高融点金属の窒化膜との積層膜で形成
されているので、走査線の配線抵抗を低減できると共に
走査線端子部での表面酸化を防止でき、走査線ドライバ
との接続信頼性を確保することができる。前記高融点金
属の窒化膜の窒素濃度は２５原子％以上であることが望
ましい。図１８１にその根拠となるデータを示す。本発
明者の実験により、窒素濃度が２５原子％以上のとき、
接続抵抗が著しく低下することがわかった。これによっ
て走査線端子部での接続信頼性を良好に確保することが
できる。またこのアクティブマトリックス基板は、走査
線と信号線との交差部分に強化層が形成されているの
で、走査線と信号線との絶縁耐圧が向上する。また画素
電極と遮光層とが少なくとも部分的に重畳するように形
成されているので、重ねずれマージンを大きくとらなけ
ればならないカラーフィルター基板のブラックマトリッ
クスを縮小でき、開口率を向上することができる。
【０１９８】（実施形態２）図７（ａ）は実施形態２の
アクティブマトリックス基板の１画素領域を示す透視平
面図であり、図７（ｂ）はその線Ａ−Ａ’で切った断面
図、図７（ｃ）はその線Ｂ−Ｂ’で切った断面図であ
る。また図８〜図１１はこのアクティブマトリックス基
板の製造工程を示す図で、それぞれ第１工程〜第３工程
およびＴＦＴのチャネル形成後を示す。図７と同様に、
図８〜図１０の（ａ）は１画素領域を示す透視平面図、
図８〜図１０の（ｂ）、（ｃ）と図１１（ａ）、（ｂ）
はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図
である。また図１２（ａ）はこのアクティブマトリック
ス基板の端子部の断面図で、左側が走査線端子部位GS
の、中央が信号線端子部位DSの、右側が共通配線端子部
位CSのそれぞれ長辺方向の断面図である。図１２（ｂ）
〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程
を示す図である。この実施形態２のアクティブマトリッ
クス基板は、ガラス基板１上に第１の導体層１０からな
る複数の走査線１１と複数の共通配線１３とが交互に平
行に配列され、複数の信号線３１がゲート絶縁層２を介
して前記走査線に直交して配列され、この走査線１１と
信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の
一部をゲート電極１２とし、このゲート電極１２と、こ
のゲ−ト電極にゲート絶縁層２を介して対向する島状の
アモルファスシリコン層２１およびｎ+アモルファスシ
リコン層２２からなる半導体層２０と、この半導体層上
に第２の導体層５０からなりチャネルギャップ２３を隔
てて形成された一対のドレイン電極３２およびソース電
極３３とからなる逆スタガ型ＴＦＴが形成され、走査線
１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電
極４１と、画素電極に対向して共通配線１３に接続され
た櫛歯状の共通電極１４とが形成され、ドレイン電極３
２は信号線３１に、ソース電極３３は画素電極４１にそ
れぞれ接続され、画素電極４１と共通電極１４との間に
ガラス基板１に対して横方向の電界を形成するＩＰＳ型
のアクティブマトリックス基板を構成している。
アクティブマトリックス基板の１画素領域を示す透視平
面図であり、図７（ｂ）はその線Ａ−Ａ’で切った断面
図、図７（ｃ）はその線Ｂ−Ｂ’で切った断面図であ
る。また図８〜図１１はこのアクティブマトリックス基
板の製造工程を示す図で、それぞれ第１工程〜第３工程
およびＴＦＴのチャネル形成後を示す。図７と同様に、
図８〜図１０の（ａ）は１画素領域を示す透視平面図、
図８〜図１０の（ｂ）、（ｃ）と図１１（ａ）、（ｂ）
はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図
である。また図１２（ａ）はこのアクティブマトリック
ス基板の端子部の断面図で、左側が走査線端子部位GS
の、中央が信号線端子部位DSの、右側が共通配線端子部
位CSのそれぞれ長辺方向の断面図である。図１２（ｂ）
〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程
を示す図である。この実施形態２のアクティブマトリッ
クス基板は、ガラス基板１上に第１の導体層１０からな
る複数の走査線１１と複数の共通配線１３とが交互に平
行に配列され、複数の信号線３１がゲート絶縁層２を介
して前記走査線に直交して配列され、この走査線１１と
信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の
一部をゲート電極１２とし、このゲート電極１２と、こ
のゲ−ト電極にゲート絶縁層２を介して対向する島状の
アモルファスシリコン層２１およびｎ+アモルファスシ
リコン層２２からなる半導体層２０と、この半導体層上
に第２の導体層５０からなりチャネルギャップ２３を隔
てて形成された一対のドレイン電極３２およびソース電
極３３とからなる逆スタガ型ＴＦＴが形成され、走査線
１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電
極４１と、画素電極に対向して共通配線１３に接続され
た櫛歯状の共通電極１４とが形成され、ドレイン電極３
２は信号線３１に、ソース電極３３は画素電極４１にそ
れぞれ接続され、画素電極４１と共通電極１４との間に
ガラス基板１に対して横方向の電界を形成するＩＰＳ型
のアクティブマトリックス基板を構成している。
【０１９９】このアクティブマトリックス基板におい
て、共通配線１３と共通電極１４とは走査線１１と同層
に形成され、かつ共通配線１３がガラス基板１の少なく
とも一方の辺部において端部が走査線１１の同じ辺部の
端部より外側に延びるように形成され、図５２（ａ）、
（ｂ）、（ｃ）に示すように、この共通配線１３の端部
が互いに共通配線連結線１９によって連結され、この共
通配線連結線１９に接続されて共通配線端子１６が形成
されている。例えば、図５２（ａ）に示すように、走査
線端子がガラス基板１の相対する辺部の片方に形成さ
れ、走査線ドライバからの信号を片側から入力する場合
は、走査線１１の反対側の端部の外側の外周部において
共通配線１３が互いに共通配線連結線１９で連結され、
この共通配線連結線１９と信号線端子側の共通配線１３
のいずれか一方または双方に接続されて共通配線端子１
６が形成されている。この場合各走査線１１は走査線端
子１５の外側の外周部Ssにおいてゲートシャントバス線
に接続されている。また図５２（ｂ）に示すように、共
通配線１３はガラス基板１の表示面Dpを挟む両側の辺部
において端部が走査線１１の双方の端部より外側に延
び、この両方の共通配線端部がそれぞれ共通配線連結線
１９によって連結されていてもよい。この場合双方の共
通配線連結線１９のいずれか一方または双方に接続され
て共通配線端子１６が形成されている。さらに図５２
（ｃ）に示すように、走査線１１が表示面Dpを挟む両側
に延び、それぞれの側に走査線端子が形成され、走査線
ドライバからの信号を両側から入力する場合は、双方の
走査線始端部より外側に共通配線１３が延び、その端部
が共通配線連結線１９で連結され、この共通配線連結線
のいずれか一方または双方に接続されて共通配線端子１
６が形成されている。図５２（ｂ）、（ｃ）の場合各走
査線１１はゲートシャントバス線には接続されず、それ
ぞれ独立して形成されている。
て、共通配線１３と共通電極１４とは走査線１１と同層
に形成され、かつ共通配線１３がガラス基板１の少なく
とも一方の辺部において端部が走査線１１の同じ辺部の
端部より外側に延びるように形成され、図５２（ａ）、
（ｂ）、（ｃ）に示すように、この共通配線１３の端部
が互いに共通配線連結線１９によって連結され、この共
通配線連結線１９に接続されて共通配線端子１６が形成
されている。例えば、図５２（ａ）に示すように、走査
線端子がガラス基板１の相対する辺部の片方に形成さ
れ、走査線ドライバからの信号を片側から入力する場合
は、走査線１１の反対側の端部の外側の外周部において
共通配線１３が互いに共通配線連結線１９で連結され、
この共通配線連結線１９と信号線端子側の共通配線１３
のいずれか一方または双方に接続されて共通配線端子１
６が形成されている。この場合各走査線１１は走査線端
子１５の外側の外周部Ssにおいてゲートシャントバス線
に接続されている。また図５２（ｂ）に示すように、共
通配線１３はガラス基板１の表示面Dpを挟む両側の辺部
において端部が走査線１１の双方の端部より外側に延
び、この両方の共通配線端部がそれぞれ共通配線連結線
１９によって連結されていてもよい。この場合双方の共
通配線連結線１９のいずれか一方または双方に接続され
て共通配線端子１６が形成されている。さらに図５２
（ｃ）に示すように、走査線１１が表示面Dpを挟む両側
に延び、それぞれの側に走査線端子が形成され、走査線
ドライバからの信号を両側から入力する場合は、双方の
走査線始端部より外側に共通配線１３が延び、その端部
が共通配線連結線１９で連結され、この共通配線連結線
のいずれか一方または双方に接続されて共通配線端子１
６が形成されている。図５２（ｂ）、（ｃ）の場合各走
査線１１はゲートシャントバス線には接続されず、それ
ぞれ独立して形成されている。
【０２００】走査線１１、ゲート電極１２、共通配線１
３を形成する第１の導体層１０は、ＡｌまたはＡｌを主
体とする合金からなる下層金属層１０Ａ上にＴｉ、Ｔ
ａ、Ｎｂ、Ｃｒなどの高融点金属やこれらの合金の窒化
膜からなる上層金属層１０Ｂとを積層して形成されてい
る。上層金属層１０Ｂの窒素濃度は２５原子％以上であ
ることが望ましい。また信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１を形成する第２の導
体層５０は、いずれもＭｏやＣｒからなる下層金属層３
０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層
金属層３０Ｂを積層して形成されている。
３を形成する第１の導体層１０は、ＡｌまたはＡｌを主
体とする合金からなる下層金属層１０Ａ上にＴｉ、Ｔ
ａ、Ｎｂ、Ｃｒなどの高融点金属やこれらの合金の窒化
膜からなる上層金属層１０Ｂとを積層して形成されてい
る。上層金属層１０Ｂの窒素濃度は２５原子％以上であ
ることが望ましい。また信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１を形成する第２の導
体層５０は、いずれもＭｏやＣｒからなる下層金属層３
０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層
金属層３０Ｂを積層して形成されている。
【０２０１】画素電極４１は、その櫛歯状の先端部がゲ
ート絶縁層２を介して共通配線１３上に重畳するように
連結して蓄積容量電極７１を形成し、共通配線１３の一
部を共有する蓄積共通電極７２と対向してこの画素領域
における蓄積容量部Cpを構成している。走査線１１およ
び共通配線１３と信号線３１とが交差する部分には、ゲ
ート絶縁層２と信号線３１との間に半導体層２０からな
る強化層２５が形成されている。
ート絶縁層２を介して共通配線１３上に重畳するように
連結して蓄積容量電極７１を形成し、共通配線１３の一
部を共有する蓄積共通電極７２と対向してこの画素領域
における蓄積容量部Cpを構成している。走査線１１およ
び共通配線１３と信号線３１とが交差する部分には、ゲ
ート絶縁層２と信号線３１との間に半導体層２０からな
る強化層２５が形成されている。
【０２０２】この実施形態２のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図８（ａ）〜（ｃ）および図１２（ｂ）
に示すように、まずガラス基板１上にスパッタリングに
より連続して約２００ｎｍのＡｌからなる下層金属層１
０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層
１０Ｂとを成膜して第１の導体層１０を形成し、フォト
リソグラフィ工程を通して、走査線１１と、走査線端子
部位GSに形成される走査線端子部１１ａと、共通配線１
３と、外周部Ssにおいて共通配線１３を互いに結束する
共通配線連結線（図示せず）と、この共通配線連結線に
接続されて共通配線端子部位CSに形成される共通配線端
子部１３ａと、それぞれの画素領域において走査線の一
部を共有するゲ−ト電極１２と、共通配線１３から延び
る複数の共通電極１４とを残して第１の導体層１０をエ
ッチング除去する。ここでＴｉの窒化膜は反応性スパッ
タリングにより形成し、Ａｒガスと窒素ガスとの流量比
を調整し、窒素が２５原子％以上含まれるようにする。 （第２工程） 図９（ａ）〜（ｃ）および図１２（ｃ）
に示すように、上記基板上にプラズマＣＶＤにより連続
して約４００ｎｍのシリコン窒化膜からなるゲート絶縁
層２と、約２５０ｎｍのアモルファスシリコン層２１お
よび約５０ｎｍのｎ+アモルファスシリコン層２２から
なる半導体層２０とを成膜し、フォトリソグラフィ工程
を通して、それぞれの画素領域においてＴＦＴ部Tfと強
化層２５とを残して半導体層２０をエッチング除去す
る。 （第３工程） 図１０（ａ）〜（ｃ）および図１２
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＭｏからなる下層金属層３０Ａ
と約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜
して第２の導体層５０を形成し、フォトリソグラフィ工
程を通して、信号線３１と、信号線端子部位DSに形成さ
れる信号線端子部３１ａと、それぞれの画素領域におい
て信号線３１からゲ−ト電極上に延びるドレイン電極３
２と、ゲート絶縁層２を介して共通電極１４に対向して
窓部Wdに延びる画素電極４１と、この画素電極からＴＦ
Ｔ部Tfに延びてドレイン電極３２とチャネルギャップ２
３を隔てて配置されるソース電極３３とを残して第２の
導体層５０をエッチング除去する。この際、画素電極４
１の一部は蓄積容量部Cpにおいて共通配線１３の一部分
と重畳するように延ばして蓄積容量電極７１を形成す
る。次に図１１（ａ）、（ｂ）に示すように、前記エッ
チングに用いたマスクパターンまたはマスクを除去した
後の第２の導体層５０をマスクとして露出したｎ+アモ
ルファスシリコン層２２をエッチング除去してチャネル
ギャップ２３を形成する。 （第４工程） 図７（ａ）〜（ｃ）および図１２（ａ）
に示すように、上記基板上にプラズマＣＶＤにより約３
００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成
し、次いで信号線端子部３１ａ上の保護絶縁層３と、走
査線端子部１１ａおよび共通配線端子部１３ａ上の保護
絶縁層３およびゲート絶縁層２とをエッチング除去し
て、第２の導体層５０からなる信号線端子３５と、第１
の導体層１０からなる走査線端子１５および共通配線端
子１６とを露出させる。最後に約２８０℃のアニール工
程を経てアクティブマトリックス基板を完成する。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図８（ａ）〜（ｃ）および図１２（ｂ）
に示すように、まずガラス基板１上にスパッタリングに
より連続して約２００ｎｍのＡｌからなる下層金属層１
０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層
１０Ｂとを成膜して第１の導体層１０を形成し、フォト
リソグラフィ工程を通して、走査線１１と、走査線端子
部位GSに形成される走査線端子部１１ａと、共通配線１
３と、外周部Ssにおいて共通配線１３を互いに結束する
共通配線連結線（図示せず）と、この共通配線連結線に
接続されて共通配線端子部位CSに形成される共通配線端
子部１３ａと、それぞれの画素領域において走査線の一
部を共有するゲ−ト電極１２と、共通配線１３から延び
る複数の共通電極１４とを残して第１の導体層１０をエ
ッチング除去する。ここでＴｉの窒化膜は反応性スパッ
タリングにより形成し、Ａｒガスと窒素ガスとの流量比
を調整し、窒素が２５原子％以上含まれるようにする。 （第２工程） 図９（ａ）〜（ｃ）および図１２（ｃ）
に示すように、上記基板上にプラズマＣＶＤにより連続
して約４００ｎｍのシリコン窒化膜からなるゲート絶縁
層２と、約２５０ｎｍのアモルファスシリコン層２１お
よび約５０ｎｍのｎ+アモルファスシリコン層２２から
なる半導体層２０とを成膜し、フォトリソグラフィ工程
を通して、それぞれの画素領域においてＴＦＴ部Tfと強
化層２５とを残して半導体層２０をエッチング除去す
る。 （第３工程） 図１０（ａ）〜（ｃ）および図１２
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＭｏからなる下層金属層３０Ａ
と約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜
して第２の導体層５０を形成し、フォトリソグラフィ工
程を通して、信号線３１と、信号線端子部位DSに形成さ
れる信号線端子部３１ａと、それぞれの画素領域におい
て信号線３１からゲ−ト電極上に延びるドレイン電極３
２と、ゲート絶縁層２を介して共通電極１４に対向して
窓部Wdに延びる画素電極４１と、この画素電極からＴＦ
Ｔ部Tfに延びてドレイン電極３２とチャネルギャップ２
３を隔てて配置されるソース電極３３とを残して第２の
導体層５０をエッチング除去する。この際、画素電極４
１の一部は蓄積容量部Cpにおいて共通配線１３の一部分
と重畳するように延ばして蓄積容量電極７１を形成す
る。次に図１１（ａ）、（ｂ）に示すように、前記エッ
チングに用いたマスクパターンまたはマスクを除去した
後の第２の導体層５０をマスクとして露出したｎ+アモ
ルファスシリコン層２２をエッチング除去してチャネル
ギャップ２３を形成する。 （第４工程） 図７（ａ）〜（ｃ）および図１２（ａ）
に示すように、上記基板上にプラズマＣＶＤにより約３
００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成
し、次いで信号線端子部３１ａ上の保護絶縁層３と、走
査線端子部１１ａおよび共通配線端子部１３ａ上の保護
絶縁層３およびゲート絶縁層２とをエッチング除去し
て、第２の導体層５０からなる信号線端子３５と、第１
の導体層１０からなる走査線端子１５および共通配線端
子１６とを露出させる。最後に約２８０℃のアニール工
程を経てアクティブマトリックス基板を完成する。
【０２０３】なおここでは第１の導体層にＡｌとＴｉの
窒化膜の積層膜、第２の導体層にＭｏとＡｌの積層膜を
用いた形態を示したが、第１の導体層はＡｌの下にさら
にＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌ
とＴｉの窒化膜の３層の積層膜にしてもよい。またＡｌ
−Ｎｄ合金等のヒロックを抑制でき、端子部の接続信頼
性を確保できるＡｌを主体とする合金膜や、Ｃｒの上に
ＩＴＯを積層した膜であってもよい。また第２の導体層
はＭｏとＡｌの上にさらにＴｉの窒化膜を積層した膜
や、Ｃｒの上にＩＴＯを積層した膜であってもよい。ま
た上記では共通配線端子を走査線端子と同じ構造にする
形態を示したが、後述する銀打ちの方法を用いて信号線
端子と同じ構造にすることもできる。
窒化膜の積層膜、第２の導体層にＭｏとＡｌの積層膜を
用いた形態を示したが、第１の導体層はＡｌの下にさら
にＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌ
とＴｉの窒化膜の３層の積層膜にしてもよい。またＡｌ
−Ｎｄ合金等のヒロックを抑制でき、端子部の接続信頼
性を確保できるＡｌを主体とする合金膜や、Ｃｒの上に
ＩＴＯを積層した膜であってもよい。また第２の導体層
はＭｏとＡｌの上にさらにＴｉの窒化膜を積層した膜
や、Ｃｒの上にＩＴＯを積層した膜であってもよい。ま
た上記では共通配線端子を走査線端子と同じ構造にする
形態を示したが、後述する銀打ちの方法を用いて信号線
端子と同じ構造にすることもできる。
【０２０４】実施形態２のＩＰＳ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板１の少なくとも一方の辺部において共通配線
の端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、共通電極と画素電
極部の段差を小さくできるので、パネル工程での配向制
御が容易である。またこのアクティブマトリックス基板
は、信号線がＭｏからなる下層金属層上にＡｌからなる
上層金属層が積層されているので、信号線の配線抵抗が
低減できると共に信号線端子部での信号線ドライバとの
接続信頼性を確保することができる。またこのアクティ
ブマトリックス基板は、走査線がＡｌとＴｉなどの高融
点金属の窒化膜との積層膜で形成されているので、実施
形態１と同様に走査線の配線抵抗を低減できると共に走
査線端子部での走査線ドライバとの接続信頼性を確保す
ることができる。またこのアクティブマトリックス基板
は、走査線と信号線および共通配線と信号線との交差部
分に強化層が形成されているので、走査線、共通配線と
信号線との絶縁耐圧が向上する。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板１の少なくとも一方の辺部において共通配線
の端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、共通電極と画素電
極部の段差を小さくできるので、パネル工程での配向制
御が容易である。またこのアクティブマトリックス基板
は、信号線がＭｏからなる下層金属層上にＡｌからなる
上層金属層が積層されているので、信号線の配線抵抗が
低減できると共に信号線端子部での信号線ドライバとの
接続信頼性を確保することができる。またこのアクティ
ブマトリックス基板は、走査線がＡｌとＴｉなどの高融
点金属の窒化膜との積層膜で形成されているので、実施
形態１と同様に走査線の配線抵抗を低減できると共に走
査線端子部での走査線ドライバとの接続信頼性を確保す
ることができる。またこのアクティブマトリックス基板
は、走査線と信号線および共通配線と信号線との交差部
分に強化層が形成されているので、走査線、共通配線と
信号線との絶縁耐圧が向上する。
【０２０５】（実施形態３）図１３（ａ）は実施形態３
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図１３（ｂ）はその線Ａ−Ａ’で切った
断面図、図１３（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図１４〜図１７はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図１３と
同様に、図１４〜図１６の（ａ）は１画素領域を示す透
視平面図、図１４〜図１６の（ｂ）、（ｃ）と図１７
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図１８（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、右側が信号線端子部位DSのそれぞれ長
辺方向の断面図である。図１８（ｂ）〜（ｄ）はそれぞ
れこの端子部分の第１工程〜第３工程を示す図である。
この実施形態３のアクティブマトリックス基板は、ガラ
ス基板１上に第１の導体層１０からなる複数の走査線１
１と第２の導体層５０からなる複数の信号線３１とがゲ
ート絶縁層２を介して直交して配列され、この走査線１
１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１
１から延びるゲート電極１２と、このゲ−ト電極にゲー
ト絶縁層２を介して対向する島状のアモルファスシリコ
ン層２１およびｎ+アモルファスシリコン層２２からな
る半導体層２０と、この半導体層上に第２の導体層５０
からなりチャネルギャップ２３を隔てて形成された一対
のドレイン電極３２およびソース電極３３とからなる逆
スタガ型ＴＦＴが形成され、走査線１１と信号線３１と
に囲まれた光が透過する窓部Wdに透明導電層４０からな
る画素電極４１が形成され、ドレイン電極３２は信号線
３１に、ソース電極３３は画素電極４１にそれぞれ接続
されてＴＮ型のアクティブマトリックス基板を構成して
いる。
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図１３（ｂ）はその線Ａ−Ａ’で切った
断面図、図１３（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図１４〜図１７はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図１３と
同様に、図１４〜図１６の（ａ）は１画素領域を示す透
視平面図、図１４〜図１６の（ｂ）、（ｃ）と図１７
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図１８（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、右側が信号線端子部位DSのそれぞれ長
辺方向の断面図である。図１８（ｂ）〜（ｄ）はそれぞ
れこの端子部分の第１工程〜第３工程を示す図である。
この実施形態３のアクティブマトリックス基板は、ガラ
ス基板１上に第１の導体層１０からなる複数の走査線１
１と第２の導体層５０からなる複数の信号線３１とがゲ
ート絶縁層２を介して直交して配列され、この走査線１
１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１
１から延びるゲート電極１２と、このゲ−ト電極にゲー
ト絶縁層２を介して対向する島状のアモルファスシリコ
ン層２１およびｎ+アモルファスシリコン層２２からな
る半導体層２０と、この半導体層上に第２の導体層５０
からなりチャネルギャップ２３を隔てて形成された一対
のドレイン電極３２およびソース電極３３とからなる逆
スタガ型ＴＦＴが形成され、走査線１１と信号線３１と
に囲まれた光が透過する窓部Wdに透明導電層４０からな
る画素電極４１が形成され、ドレイン電極３２は信号線
３１に、ソース電極３３は画素電極４１にそれぞれ接続
されてＴＮ型のアクティブマトリックス基板を構成して
いる。
【０２０６】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０はＡｌを主体とし例えばＮｄを含む合金から形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、いずれもＣ
ｒからなる金属層３０の上にＩＴＯからなる透明導電層
４０を積層して形成され、信号線３１の下層には信号線
と同一形状の半導体層２０が形成されていて、この半導
体層２０および信号線の金属層３０が透明導電層４０で
被覆されている。ソース電極３３の上層をなす透明導電
層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４
１を形成している。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０はＡｌを主体とし例えばＮｄを含む合金から形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、いずれもＣ
ｒからなる金属層３０の上にＩＴＯからなる透明導電層
４０を積層して形成され、信号線３１の下層には信号線
と同一形状の半導体層２０が形成されていて、この半導
体層２０および信号線の金属層３０が透明導電層４０で
被覆されている。ソース電極３３の上層をなす透明導電
層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４
１を形成している。
【０２０７】画素電極４１は、前段の走査線１１内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。
【０２０８】この実施形態３のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図１４（ａ）〜（ｃ）および図１８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、それぞれの画素領域において走査
線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段
の走査線１１内に形成される蓄積共通電極７２と、遮光
層１７とを残して導体層１０をエッチング除去する。 （第２工程） 図１５（ａ）〜（ｃ）および図１８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
共通配線および共通配線端子部（図示せず）と、それぞ
れの画素領域において信号線３１からＴＦＴ部Tfを通っ
て窓部Wdに延びる突出部３４とを残して金属層３０およ
び半導体層２０を順次エッチング除去する。このとき信
号線３１の側面には金属層３０の下にアモルファスシリ
コン層２１およびｎ+アモルファスシリコン層２２から
なる半導体層２０が側面を一致させて露出している。同
様に信号線端子部３１ａおよび共通配線端子部にも金属
層３０と半導体層２０とが積層されて形成される。 （第３工程） 図１６（ａ）〜（ｃ）および図１８
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部３１ａと、共通
配線および共通配線端子部（図示せず）と、それぞれの
画素領域において信号線３１からＴＦＴ部Tfに延びるド
レイン電極３２と、ドレイン電極とチャネルギャップ２
３を隔てて対向配置されるソース電極３３と、画素電極
４１とを残して透明導電層４０をエッチング除去し、次
いで露出した金属層３０をエッチング除去する。この
際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共
通電極７２と重畳するように延ばして蓄積容量電極７１
を形成し、またこの辺部に隣接する画素電極の双方の辺
部はそれぞれ遮光層１７と少なくとも一部が重畳するよ
うに形成する。次に図１７（ａ）、（ｂ）に示すよう
に、前記エッチングに用いたマスクパターンまたはマス
クを除去した後の透明導電層４０をマスクとして露出し
たｎ+アモルファスシリコン層２２をエッチング除去し
てチャネルギャップ２３を形成する。 （第４工程） 図１３（ａ）〜（ｃ）および図１８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を成膜し、フォトリソグラフィ工程を通して、画素電極
４１および信号線端子部３１ａおよび共通配線端子部
（図示せず）上の保護絶縁層３と、走査線端子部１１ａ
上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除
去して、透明導電層４０からなる画素電極４１と、金属
層３０および透明導電層４０の積層膜からなる信号線端
子３５および共通配線端子（図示せず）と、第１の導体
層１０からなる走査線端子１５とを露出させる。最後に
約２８０℃のアニール工程を経てアクティブマトリック
ス基板を完成させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図１４（ａ）〜（ｃ）および図１８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、それぞれの画素領域において走査
線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段
の走査線１１内に形成される蓄積共通電極７２と、遮光
層１７とを残して導体層１０をエッチング除去する。 （第２工程） 図１５（ａ）〜（ｃ）および図１８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
共通配線および共通配線端子部（図示せず）と、それぞ
れの画素領域において信号線３１からＴＦＴ部Tfを通っ
て窓部Wdに延びる突出部３４とを残して金属層３０およ
び半導体層２０を順次エッチング除去する。このとき信
号線３１の側面には金属層３０の下にアモルファスシリ
コン層２１およびｎ+アモルファスシリコン層２２から
なる半導体層２０が側面を一致させて露出している。同
様に信号線端子部３１ａおよび共通配線端子部にも金属
層３０と半導体層２０とが積層されて形成される。 （第３工程） 図１６（ａ）〜（ｃ）および図１８
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部３１ａと、共通
配線および共通配線端子部（図示せず）と、それぞれの
画素領域において信号線３１からＴＦＴ部Tfに延びるド
レイン電極３２と、ドレイン電極とチャネルギャップ２
３を隔てて対向配置されるソース電極３３と、画素電極
４１とを残して透明導電層４０をエッチング除去し、次
いで露出した金属層３０をエッチング除去する。この
際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共
通電極７２と重畳するように延ばして蓄積容量電極７１
を形成し、またこの辺部に隣接する画素電極の双方の辺
部はそれぞれ遮光層１７と少なくとも一部が重畳するよ
うに形成する。次に図１７（ａ）、（ｂ）に示すよう
に、前記エッチングに用いたマスクパターンまたはマス
クを除去した後の透明導電層４０をマスクとして露出し
たｎ+アモルファスシリコン層２２をエッチング除去し
てチャネルギャップ２３を形成する。 （第４工程） 図１３（ａ）〜（ｃ）および図１８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を成膜し、フォトリソグラフィ工程を通して、画素電極
４１および信号線端子部３１ａおよび共通配線端子部
（図示せず）上の保護絶縁層３と、走査線端子部１１ａ
上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除
去して、透明導電層４０からなる画素電極４１と、金属
層３０および透明導電層４０の積層膜からなる信号線端
子３５および共通配線端子（図示せず）と、第１の導体
層１０からなる走査線端子１５とを露出させる。最後に
約２８０℃のアニール工程を経てアクティブマトリック
ス基板を完成させる。
【０２０９】なおここでは第１の導体層にＡｌ−Ｎｄ合
金を用いた形態を示したが、実施形態１と同様にＡｌと
Ｔｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下に
さらにＴｉなどの高融点金属の下敷膜を形成してＴｉと
ＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。また
Ｃｒの上にＩＴＯを積層した膜であってもよい。ここで
Ｔｉなどの高融点金属の窒化膜は、窒素濃度を２５原子
％以上にすることが望ましい。また信号線端子や共通配
線端子は金属層と透明導電層の積層膜にした形態を示し
たが、画素電極と同様に透明導電層のみで形成してもよ
い。この場合は信号線の金属層にＭｏなどの腐食耐性の
悪い金属を用いることができる。また本実施形態ではゲ
ート電極が走査線から画素部に延びて形成される縦置き
型のＴＦＴの形態を示したが、ゲート電極が走査線の一
部を共有して形成される横置き型のＴＦＴであってもよ
い。
金を用いた形態を示したが、実施形態１と同様にＡｌと
Ｔｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下に
さらにＴｉなどの高融点金属の下敷膜を形成してＴｉと
ＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。また
Ｃｒの上にＩＴＯを積層した膜であってもよい。ここで
Ｔｉなどの高融点金属の窒化膜は、窒素濃度を２５原子
％以上にすることが望ましい。また信号線端子や共通配
線端子は金属層と透明導電層の積層膜にした形態を示し
たが、画素電極と同様に透明導電層のみで形成してもよ
い。この場合は信号線の金属層にＭｏなどの腐食耐性の
悪い金属を用いることができる。また本実施形態ではゲ
ート電極が走査線から画素部に延びて形成される縦置き
型のＴＦＴの形態を示したが、ゲート電極が走査線の一
部を共有して形成される横置き型のＴＦＴであってもよ
い。
【０２１０】実施形態３のＴＮ型アクティブマトリック
ス基板は、４工程で製造できるので、生産効率と歩留が
向上する。またこのアクティブマトリックス基板は、信
号線の下層の半導体層の側面が透明導電層で被覆されて
いるので、ＴＦＴのチャネルを形成するｎ+アモルファ
スシリコン層のエッチング時に、半導体層のアモルファ
スシリコン層が横方向に侵食されることを防止でき、保
護絶縁層の被覆形状悪化による配向制御の不具合を防止
することができる。また信号線の金属層の側面が透明導
電層で被覆されているので、透明導電層のエッチング時
にフォトレジストが信号線の金属層と半導体層を覆って
形成されているので、金属層上にゴミや異物があっても
透明導電層と金属層の界面にエッチング液がしみ込むこ
とがなく、信号線の断線を防止することができる。また
このアクティブマトリックス基板は、信号線が金属層と
透明導電層とで積層されて形成されているので、信号線
の配線抵抗が低減できると共に断線不良などによる歩留
の低下が抑えられ、またソース電極と画素電極とが透明
導電層によって一体に形成されているので、接続による
電気抵抗の増大が抑えられ特性が向上する。またこのア
クティブマトリックス基板は、走査線がＡｌ−Ｎｄ合金
で形成されているので、走査線の配線抵抗を低減できる
と共に走査線端子部での走査線ドライバとの接続信頼性
を確保することができる。またこのアクティブマトリッ
クス基板は、信号線の下層に半導体層が形成されている
ので、走査線と信号線との絶縁耐圧が向上する。また画
素電極と遮光層とが少なくとも部分的に重畳するように
形成されているので、重ねずれマージンを大きくとらな
ければならないカラーフィルター基板のブラックマトリ
ックスを縮小でき、開口率を向上することができる。
ス基板は、４工程で製造できるので、生産効率と歩留が
向上する。またこのアクティブマトリックス基板は、信
号線の下層の半導体層の側面が透明導電層で被覆されて
いるので、ＴＦＴのチャネルを形成するｎ+アモルファ
スシリコン層のエッチング時に、半導体層のアモルファ
スシリコン層が横方向に侵食されることを防止でき、保
護絶縁層の被覆形状悪化による配向制御の不具合を防止
することができる。また信号線の金属層の側面が透明導
電層で被覆されているので、透明導電層のエッチング時
にフォトレジストが信号線の金属層と半導体層を覆って
形成されているので、金属層上にゴミや異物があっても
透明導電層と金属層の界面にエッチング液がしみ込むこ
とがなく、信号線の断線を防止することができる。また
このアクティブマトリックス基板は、信号線が金属層と
透明導電層とで積層されて形成されているので、信号線
の配線抵抗が低減できると共に断線不良などによる歩留
の低下が抑えられ、またソース電極と画素電極とが透明
導電層によって一体に形成されているので、接続による
電気抵抗の増大が抑えられ特性が向上する。またこのア
クティブマトリックス基板は、走査線がＡｌ−Ｎｄ合金
で形成されているので、走査線の配線抵抗を低減できる
と共に走査線端子部での走査線ドライバとの接続信頼性
を確保することができる。またこのアクティブマトリッ
クス基板は、信号線の下層に半導体層が形成されている
ので、走査線と信号線との絶縁耐圧が向上する。また画
素電極と遮光層とが少なくとも部分的に重畳するように
形成されているので、重ねずれマージンを大きくとらな
ければならないカラーフィルター基板のブラックマトリ
ックスを縮小でき、開口率を向上することができる。
【０２１１】（実施形態４）図１９（ａ）は実施形態４
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図１９（ｂ）はその線Ａ−Ａ’で切った
断面図、図１９（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図２０〜図２３はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図１９と
同様に、図２０〜図２２の（ａ）は１画素領域を示す透
視平面図、図２０〜図２２の（ｂ）、（ｃ）と図２３
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図２４（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、右側が信号線端子部位DSのそれぞれ長
辺方向の断面図である。図２４（ｂ）〜（ｄ）はそれぞ
れこの端子部分の第１工程〜第３工程を示す図である。
この実施形態４のアクティブマトリックス基板は、ガラ
ス基板１上に第１の導体層１０からなる複数の走査線１
１と第２の導体層５０からなる複数の信号線３１とがゲ
ート絶縁層２を介して直交して配列され、この走査線１
１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１
１から延びるゲート電極１２と、このゲ−ト電極にゲー
ト絶縁層２を介して対向する島状のアモルファスシリコ
ン層２１およびｎ+アモルファスシリコン層２２からな
る半導体層２０と、この半導体層上に第２の導体層５０
からなりチャネルギャップ２３を隔てて形成された一対
のドレイン電極３２およびソース電極３３とからなる逆
スタガ型ＴＦＴが形成され、走査線１１と信号線３１と
に囲まれた光が透過する窓部Wdに透明導電層４０からな
る画素電極４１が形成され、ドレイン電極３２は信号線
３１に、ソース電極３３は画素電極４１にそれぞれ接続
されてＴＮ型のアクティブマトリックス基板を構成して
いる。
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図１９（ｂ）はその線Ａ−Ａ’で切った
断面図、図１９（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図２０〜図２３はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図１９と
同様に、図２０〜図２２の（ａ）は１画素領域を示す透
視平面図、図２０〜図２２の（ｂ）、（ｃ）と図２３
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図２４（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、右側が信号線端子部位DSのそれぞれ長
辺方向の断面図である。図２４（ｂ）〜（ｄ）はそれぞ
れこの端子部分の第１工程〜第３工程を示す図である。
この実施形態４のアクティブマトリックス基板は、ガラ
ス基板１上に第１の導体層１０からなる複数の走査線１
１と第２の導体層５０からなる複数の信号線３１とがゲ
ート絶縁層２を介して直交して配列され、この走査線１
１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１
１から延びるゲート電極１２と、このゲ−ト電極にゲー
ト絶縁層２を介して対向する島状のアモルファスシリコ
ン層２１およびｎ+アモルファスシリコン層２２からな
る半導体層２０と、この半導体層上に第２の導体層５０
からなりチャネルギャップ２３を隔てて形成された一対
のドレイン電極３２およびソース電極３３とからなる逆
スタガ型ＴＦＴが形成され、走査線１１と信号線３１と
に囲まれた光が透過する窓部Wdに透明導電層４０からな
る画素電極４１が形成され、ドレイン電極３２は信号線
３１に、ソース電極３３は画素電極４１にそれぞれ接続
されてＴＮ型のアクティブマトリックス基板を構成して
いる。
【０２１２】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０はＡｌを主体とし例えばＮｄを含む合金から形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、いずれもＣ
ｒからなる金属層３０の上にＩＴＯからなる透明導電層
４０を積層して形成されており、信号線３１の下層に形
成された半導体層２０が下側のアモルファスシリコン層
２１が幅広となるように断面凸型に形成され、凸型上部
のｎ+アモルファスシリコン層２２と信号線３１を形成
する金属層３０および透明導電層４０とはそれぞれの側
面が一致するように形成され、両側の側面が保護絶縁層
３で被覆されている。ソース電極３３の上層をなす透明
導電層４０が窓部Wdのゲート絶縁層２上に延びて画素電
極４１を形成している。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０はＡｌを主体とし例えばＮｄを含む合金から形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、いずれもＣ
ｒからなる金属層３０の上にＩＴＯからなる透明導電層
４０を積層して形成されており、信号線３１の下層に形
成された半導体層２０が下側のアモルファスシリコン層
２１が幅広となるように断面凸型に形成され、凸型上部
のｎ+アモルファスシリコン層２２と信号線３１を形成
する金属層３０および透明導電層４０とはそれぞれの側
面が一致するように形成され、両側の側面が保護絶縁層
３で被覆されている。ソース電極３３の上層をなす透明
導電層４０が窓部Wdのゲート絶縁層２上に延びて画素電
極４１を形成している。
【０２１３】画素電極４１は、前段の走査線１１内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。
【０２１４】この実施形態４のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図２０（ａ）〜（ｃ）および図２４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、それぞれの画素領域において走査
線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段
の走査線１１内に形成される蓄積共通電極７２と、遮光
層１７とを残して導体層１０をエッチング除去する。 （第２工程） 図２１（ａ）〜（ｃ）および図２４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１を含
みその両側に幅広となる部分３１ｗと、信号線端子部位
DSに形成される信号線端子部３１ａと、共通配線および
共通配線端子部（図示せず）と、それぞれの画素領域に
おいて信号線からＴＦＴ部Tfを通って窓部Wdに延びる突
出部３４とを残して金属層３０および半導体層２０を順
次エッチング除去する。 （第３工程） 図２２（ａ）〜（ｃ）および図２４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部３１ａと、共通配線および共通配線端子部
（図示せず）と、それぞれの画素領域において信号線３
１からＴＦＴ部Tfに延びるドレイン電極３２と、ドレイ
ン電極とチャネルギャップ２３を隔てて対向配置される
ソース電極３３と、このソース電極から連続する画素電
極４１とを残して透明導電層４０をエッチング除去し、
次いで露出した金属層３０をエッチング除去する。この
際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共
通電極７２と重畳するように延ばして蓄積容量電極７１
を形成し、またこの辺部に隣接する画素電極の双方の辺
部はそれぞれ遮光層１７と少なくとも一部が重畳するよ
うに形成する。次に図２３（ａ）、（ｂ）に示すよう
に、前記エッチングに用いたマスクパターンまたはマス
クを除去した後の透明導電層４０をマスクとして露出し
たｎ+アモルファスシリコン層２２をエッチング除去す
る。これによってチャネルギャップ２３が形成されると
共に信号線３１の肩部に残った金属層３０およびｎ+ア
モルファスシリコン層２２がエッチング除去され、信号
線３１の下層に形成された半導体層２０が下側のアモル
ファスシリコン層２１が幅広となるように断面凸型に形
成される。 （第４工程） 図１９（ａ）〜（ｃ）および図２４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および信号線端子３５および共通配線端子部（図示
せず）上の保護絶縁層３と、走査線端子部１１ａ上の保
護絶縁層３およびゲ−ト絶縁層２とをエッチング除去し
て、透明導電層４０からなる画素電極４１と金属層３０
および透明導電層４０の積層膜からなる信号線端子３５
および共通配線端子（図示せず）と、導体層１０からな
る走査線端子１５とを露出させる。最後に約２８０℃の
アニール工程を経てアクティブマトリックス基板を完成
させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図２０（ａ）〜（ｃ）および図２４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、それぞれの画素領域において走査
線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段
の走査線１１内に形成される蓄積共通電極７２と、遮光
層１７とを残して導体層１０をエッチング除去する。 （第２工程） 図２１（ａ）〜（ｃ）および図２４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１を含
みその両側に幅広となる部分３１ｗと、信号線端子部位
DSに形成される信号線端子部３１ａと、共通配線および
共通配線端子部（図示せず）と、それぞれの画素領域に
おいて信号線からＴＦＴ部Tfを通って窓部Wdに延びる突
出部３４とを残して金属層３０および半導体層２０を順
次エッチング除去する。 （第３工程） 図２２（ａ）〜（ｃ）および図２４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部３１ａと、共通配線および共通配線端子部
（図示せず）と、それぞれの画素領域において信号線３
１からＴＦＴ部Tfに延びるドレイン電極３２と、ドレイ
ン電極とチャネルギャップ２３を隔てて対向配置される
ソース電極３３と、このソース電極から連続する画素電
極４１とを残して透明導電層４０をエッチング除去し、
次いで露出した金属層３０をエッチング除去する。この
際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共
通電極７２と重畳するように延ばして蓄積容量電極７１
を形成し、またこの辺部に隣接する画素電極の双方の辺
部はそれぞれ遮光層１７と少なくとも一部が重畳するよ
うに形成する。次に図２３（ａ）、（ｂ）に示すよう
に、前記エッチングに用いたマスクパターンまたはマス
クを除去した後の透明導電層４０をマスクとして露出し
たｎ+アモルファスシリコン層２２をエッチング除去す
る。これによってチャネルギャップ２３が形成されると
共に信号線３１の肩部に残った金属層３０およびｎ+ア
モルファスシリコン層２２がエッチング除去され、信号
線３１の下層に形成された半導体層２０が下側のアモル
ファスシリコン層２１が幅広となるように断面凸型に形
成される。 （第４工程） 図１９（ａ）〜（ｃ）および図２４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および信号線端子３５および共通配線端子部（図示
せず）上の保護絶縁層３と、走査線端子部１１ａ上の保
護絶縁層３およびゲ−ト絶縁層２とをエッチング除去し
て、透明導電層４０からなる画素電極４１と金属層３０
および透明導電層４０の積層膜からなる信号線端子３５
および共通配線端子（図示せず）と、導体層１０からな
る走査線端子１５とを露出させる。最後に約２８０℃の
アニール工程を経てアクティブマトリックス基板を完成
させる。
【０２１５】なおここでは第１の導体層にＡｌ−Ｎｄ合
金を用いた形態を示したが、実施形態１と同様にＡｌと
Ｔｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下に
さらにＴｉなどの高融点金属の下敷膜を形成してＴｉと
ＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。また
Ｃｒの上にＩＴＯを積層した膜であってもよい。ここで
Ｔｉなどの高融点金属の窒化膜は、窒素濃度を２５原子
％以上にすることが望ましい。また信号線端子や共通配
線端子は金属層と透明導電層の積層膜にした形態を示し
たが、画素電極と同様に透明導電層のみで形成してもよ
い。この場合は信号線の金属層にＭｏなどの腐食耐性の
悪い金属を用いることができる。また本実施形態ではゲ
ート電極が走査線から画素部に延びて形成される縦置き
型のＴＦＴの形態を示したが、ゲート電極が走査線の一
部を共有して形成される横置き型のＴＦＴであってもよ
い。
金を用いた形態を示したが、実施形態１と同様にＡｌと
Ｔｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下に
さらにＴｉなどの高融点金属の下敷膜を形成してＴｉと
ＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。また
Ｃｒの上にＩＴＯを積層した膜であってもよい。ここで
Ｔｉなどの高融点金属の窒化膜は、窒素濃度を２５原子
％以上にすることが望ましい。また信号線端子や共通配
線端子は金属層と透明導電層の積層膜にした形態を示し
たが、画素電極と同様に透明導電層のみで形成してもよ
い。この場合は信号線の金属層にＭｏなどの腐食耐性の
悪い金属を用いることができる。また本実施形態ではゲ
ート電極が走査線から画素部に延びて形成される縦置き
型のＴＦＴの形態を示したが、ゲート電極が走査線の一
部を共有して形成される横置き型のＴＦＴであってもよ
い。
【０２１６】実施形態４のアクティブマトリックス基板
は、４工程で製造できるので、生産効率と信頼性が大幅
に向上する。またこのアクティブマトリックス基板は、
ＴＦＴのチャネルを形成するのと同時に透明導電層をマ
スクにして信号線の金属層をエッチングするので、信号
線の寸法制御を容易に行うことができる。また走査線や
信号線の低抵抗化などの効果および絶縁耐圧や開口率の
向上の効果については、実施形態３と全く同様である。
は、４工程で製造できるので、生産効率と信頼性が大幅
に向上する。またこのアクティブマトリックス基板は、
ＴＦＴのチャネルを形成するのと同時に透明導電層をマ
スクにして信号線の金属層をエッチングするので、信号
線の寸法制御を容易に行うことができる。また走査線や
信号線の低抵抗化などの効果および絶縁耐圧や開口率の
向上の効果については、実施形態３と全く同様である。
【０２１７】（実施形態５）図２５（ａ）は実施形態５
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図２５（ｂ）はその線Ａ−Ａ’で切った
断面図、図２５（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図２６〜図２８はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程を示す。図２５と同様に、図２６〜図２８の
（ａ）は１画素領域を示す透視平面図、図２６〜図２８
の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図である。また図２９（ａ）はこのア
クティブマトリックス基板の端子部の断面図で、左側が
走査線端子部位GSの、右側が信号線端子部位DSのそれぞ
れ長辺方向の断面図である。図２９（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態５のアクティブマトリックス基板は、
ガラス基板１上に第１の導体層１０からなる複数の走査
線１１と第２の導体層５０からなる複数の信号線３１と
がゲート絶縁層２を介して直交して配列され、この走査
線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査
線１１から延びるゲート電極１２と、このゲ−ト電極に
ゲート絶縁層２を介して対向する島状のアモルファスシ
リコン層２１およびＶ属元素のドーピング処理により形
成されたｎ+アモルファスシリコン層２２からなる半導
体層２０と、この半導体層上にチャネルギャップ２３を
隔てて形成された第２の導体層５０からなる一対のドレ
イン電極３２およびソース電極３３とからなる逆スタガ
型ＴＦＴが形成され、走査線１１と信号線３１とに囲ま
れた光が透過する窓部Wdに透明導電層４０からなる画素
電極４１が形成され、ドレイン電極３２は信号線３１
に、ソース電極３３は画素電極４１にそれぞれ接続され
てＴＮ型のアクティブマトリックス基板を構成してい
る。
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図２５（ｂ）はその線Ａ−Ａ’で切った
断面図、図２５（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図２６〜図２８はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程を示す。図２５と同様に、図２６〜図２８の
（ａ）は１画素領域を示す透視平面図、図２６〜図２８
の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図である。また図２９（ａ）はこのア
クティブマトリックス基板の端子部の断面図で、左側が
走査線端子部位GSの、右側が信号線端子部位DSのそれぞ
れ長辺方向の断面図である。図２９（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態５のアクティブマトリックス基板は、
ガラス基板１上に第１の導体層１０からなる複数の走査
線１１と第２の導体層５０からなる複数の信号線３１と
がゲート絶縁層２を介して直交して配列され、この走査
線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査
線１１から延びるゲート電極１２と、このゲ−ト電極に
ゲート絶縁層２を介して対向する島状のアモルファスシ
リコン層２１およびＶ属元素のドーピング処理により形
成されたｎ+アモルファスシリコン層２２からなる半導
体層２０と、この半導体層上にチャネルギャップ２３を
隔てて形成された第２の導体層５０からなる一対のドレ
イン電極３２およびソース電極３３とからなる逆スタガ
型ＴＦＴが形成され、走査線１１と信号線３１とに囲ま
れた光が透過する窓部Wdに透明導電層４０からなる画素
電極４１が形成され、ドレイン電極３２は信号線３１
に、ソース電極３３は画素電極４１にそれぞれ接続され
てＴＮ型のアクティブマトリックス基板を構成してい
る。
【０２１８】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０はＡｌを主体とし例えばＮｄを含む合金から形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、いずれもＣ
ｒからなる金属層３０の上にＩＴＯからなる透明導電層
４０を積層して形成され、信号線３１の下層には信号線
と同一形状の半導体層２０が形成されていて、この半導
体層２０および信号線の金属層３０が透明導電層４０で
被覆されている。ソース電極３３の上層をなす透明導電
層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４
１を形成している。この実施形態では、ＴＦＴ部Tfにお
けるｎ+アモルファスシリコン層２２はＶ属元素である
リンのドーピング処理により形成され、そのオーミック
コンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になって
いる。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０はＡｌを主体とし例えばＮｄを含む合金から形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、いずれもＣ
ｒからなる金属層３０の上にＩＴＯからなる透明導電層
４０を積層して形成され、信号線３１の下層には信号線
と同一形状の半導体層２０が形成されていて、この半導
体層２０および信号線の金属層３０が透明導電層４０で
被覆されている。ソース電極３３の上層をなす透明導電
層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４
１を形成している。この実施形態では、ＴＦＴ部Tfにお
けるｎ+アモルファスシリコン層２２はＶ属元素である
リンのドーピング処理により形成され、そのオーミック
コンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になって
いる。
【０２１９】画素電極４１は、前段の走査線１１内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。またこ
の画素領域には、ゲート絶縁層２を介して一部が画素電
極４１の１辺部と重畳するように、第１の導体層１０か
らなる遮光層１７が形成されている。
【０２２０】この実施形態５のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図２６（ａ）〜（ｃ）および図２９
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、それぞれの画素領域において走査
線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段
の走査線１１内に形成される蓄積共通電極７２と、遮光
層１７とを残して導体層１０をエッチング除去する。 （第２工程） 図２７（ａ）〜（ｃ）および図２９
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１とを成膜し、同一真空中でＰＨ3プラズマ処理によ
るリンのドーピング処理を行ってアモルファスシリコン
層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルフ
ァスシリコン層からなるオーミックコンタクト層を形成
した後、引き続きスパッタリングにより約２００ｎｍの
Ｃｒからなる金属層３０を成膜し、フォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、共通配線および共通配線
端子部（図示せず）と、それぞれの画素領域において信
号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部
３４とを残して金属層３０および半導体層２０を順次エ
ッチング除去する。 （第３工程） 図２８（ａ）〜（ｃ）および図２９
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部３１ａと、共通
配線および共通配線端子部（図示せず）と、それぞれの
画素領域において信号線３１からＴＦＴ部Tfに延びるド
レイン電極３２と、ドレイン電極とチャネルギャップ２
３を隔てて対向配置されるソース電極３３と、画素電極
４１とを残して透明導電層４０をエッチング除去し、次
いで露出した金属層３０およびリンのドーピング処理に
より形成されたｎ+アモルファスシリコン層２２を順次
エッチング除去してチャネルギャップ２３を形成する。
この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄
積共通電極７２と重畳するように延ばして蓄積容量電極
７１を形成し、またこの辺部に隣接する画素電極の双方
の辺部はそれぞれ遮光層１７と少なくとも一部が重畳す
るように形成する。 （第４工程） 図２５（ａ）〜（ｃ）および図２９
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および信号線端子部３１ａおよび共通配線端子部
（図示せず）上の保護絶縁層３と、走査線端子部１１ａ
上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除
去して、透明導電層４０からなる画素電極４１と、金属
層３０および透明導電層４０の積層膜からなる信号線端
子３５および共通配線端子（図示せず）と、第１の導体
層１０からなる走査線端子１５とを露出させる。最後に
約２８０℃のアニール工程を経てアクティブマトリック
ス基板を完成させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図２６（ａ）〜（ｃ）および図２９
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、それぞれの画素領域において走査
線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段
の走査線１１内に形成される蓄積共通電極７２と、遮光
層１７とを残して導体層１０をエッチング除去する。 （第２工程） 図２７（ａ）〜（ｃ）および図２９
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１とを成膜し、同一真空中でＰＨ3プラズマ処理によ
るリンのドーピング処理を行ってアモルファスシリコン
層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルフ
ァスシリコン層からなるオーミックコンタクト層を形成
した後、引き続きスパッタリングにより約２００ｎｍの
Ｃｒからなる金属層３０を成膜し、フォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、共通配線および共通配線
端子部（図示せず）と、それぞれの画素領域において信
号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部
３４とを残して金属層３０および半導体層２０を順次エ
ッチング除去する。 （第３工程） 図２８（ａ）〜（ｃ）および図２９
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部３１ａと、共通
配線および共通配線端子部（図示せず）と、それぞれの
画素領域において信号線３１からＴＦＴ部Tfに延びるド
レイン電極３２と、ドレイン電極とチャネルギャップ２
３を隔てて対向配置されるソース電極３３と、画素電極
４１とを残して透明導電層４０をエッチング除去し、次
いで露出した金属層３０およびリンのドーピング処理に
より形成されたｎ+アモルファスシリコン層２２を順次
エッチング除去してチャネルギャップ２３を形成する。
この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄
積共通電極７２と重畳するように延ばして蓄積容量電極
７１を形成し、またこの辺部に隣接する画素電極の双方
の辺部はそれぞれ遮光層１７と少なくとも一部が重畳す
るように形成する。 （第４工程） 図２５（ａ）〜（ｃ）および図２９
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および信号線端子部３１ａおよび共通配線端子部
（図示せず）上の保護絶縁層３と、走査線端子部１１ａ
上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除
去して、透明導電層４０からなる画素電極４１と、金属
層３０および透明導電層４０の積層膜からなる信号線端
子３５および共通配線端子（図示せず）と、第１の導体
層１０からなる走査線端子１５とを露出させる。最後に
約２８０℃のアニール工程を経てアクティブマトリック
ス基板を完成させる。
【０２２１】なおここでは信号線の構造が実施形態３の
場合についてオーミックコンタクト層の厚さを３ｎｍ〜
６ｎｍの範囲内にした形態を示したが、実施形態４の場
合についても同様の製造方法を適用し、オーミックコン
タクト層の厚さをこの範囲内にすることができる。また
第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示した
が、実施形態１と同様にＡｌとＴｉなどの高融点金属の
窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点
金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３
層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層
した膜であってもよい。ここでＴｉなどの高融点金属の
窒化膜は、窒素濃度を２５原子％以上にすることが望ま
しい。また信号線端子や共通配線端子は金属層と透明導
電層の積層膜にした形態を示したが、画素電極と同様に
透明導電層のみで形成してもよい。この場合は信号線の
金属層にＭｏなどの腐食耐性の悪い金属を用いることが
できる。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
場合についてオーミックコンタクト層の厚さを３ｎｍ〜
６ｎｍの範囲内にした形態を示したが、実施形態４の場
合についても同様の製造方法を適用し、オーミックコン
タクト層の厚さをこの範囲内にすることができる。また
第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示した
が、実施形態１と同様にＡｌとＴｉなどの高融点金属の
窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点
金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３
層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層
した膜であってもよい。ここでＴｉなどの高融点金属の
窒化膜は、窒素濃度を２５原子％以上にすることが望ま
しい。また信号線端子や共通配線端子は金属層と透明導
電層の積層膜にした形態を示したが、画素電極と同様に
透明導電層のみで形成してもよい。この場合は信号線の
金属層にＭｏなどの腐食耐性の悪い金属を用いることが
できる。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０２２２】実施形態５のＴＮ型アクティブマトリック
ス基板は、４工程で製造できるので、生産効率と信頼性
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。またこのアクティブマト
リックス基板は、実施形態３と同様に信号線の下層の半
導体層の側面が透明導電層で被覆されているので、ＴＦ
Ｔのチャネルを形成するｎ+アモルファスシリコン層の
エッチング時に、半導体層のアモルファスシリコン層が
横方向に侵食されることを防止でき、保護絶縁層の被覆
形状悪化による配向制御の不具合を防止することができ
る。また信号線の金属層の側面が透明導電層で被覆され
ているので、透明導電層のエッチング時にフォトレジス
トが信号線の金属層と半導体層を覆って形成されている
ので、金属層上にゴミや異物があっても透明導電層と金
属層の界面にエッチング液がしみ込むことがなく、信号
線の断線を防止することができる。また走査線や信号線
の低抵抗化などの効果および絶縁耐圧や開口率の向上の
効果については、実施形態３と全く同様である。
ス基板は、４工程で製造できるので、生産効率と信頼性
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。またこのアクティブマト
リックス基板は、実施形態３と同様に信号線の下層の半
導体層の側面が透明導電層で被覆されているので、ＴＦ
Ｔのチャネルを形成するｎ+アモルファスシリコン層の
エッチング時に、半導体層のアモルファスシリコン層が
横方向に侵食されることを防止でき、保護絶縁層の被覆
形状悪化による配向制御の不具合を防止することができ
る。また信号線の金属層の側面が透明導電層で被覆され
ているので、透明導電層のエッチング時にフォトレジス
トが信号線の金属層と半導体層を覆って形成されている
ので、金属層上にゴミや異物があっても透明導電層と金
属層の界面にエッチング液がしみ込むことがなく、信号
線の断線を防止することができる。また走査線や信号線
の低抵抗化などの効果および絶縁耐圧や開口率の向上の
効果については、実施形態３と全く同様である。
【０２２３】（実施形態６）図３０（ａ）は実施形態６
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図３０（ｂ）はその線Ａ−Ａ’で切った
断面図、図３０（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図３１〜図３４はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図３０と
同様に、図３１〜図３３の（ａ）は１画素領域を示す透
視平面図、図３１〜図３３の（ｂ）、（ｃ）と図３４
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図３５（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、中央が信号線端子部位DSの、右側が共
通配線端子部位CSのそれぞれ長辺方向の断面図である。
図３５（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態６のアクテ
ィブマトリックス基板は、ガラス基板１上に第１の導体
層１０からなる複数の走査線１１と複数の共通配線１３
とが交互に平行に配列され、複数の信号線３１がゲート
絶縁層２を介して前記走査線に直交して配列され、この
走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、
走査線１１の一部をゲート電極１２とし、このゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛
歯状の画素電極４１と、画素電極に対向して共通配線１
３に接続された櫛歯状の共通電極１４とが形成され、ド
レイン電極３２は信号線３１に、ソース電極３３は画素
電極４１にそれぞれ接続され、画素電極４１と共通電極
１４との間にガラス基板１に対して横方向の電界を形成
するＩＰＳ型のアクティブマトリックス基板を構成して
いる。
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図３０（ｂ）はその線Ａ−Ａ’で切った
断面図、図３０（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図３１〜図３４はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図３０と
同様に、図３１〜図３３の（ａ）は１画素領域を示す透
視平面図、図３１〜図３３の（ｂ）、（ｃ）と図３４
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図３５（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、中央が信号線端子部位DSの、右側が共
通配線端子部位CSのそれぞれ長辺方向の断面図である。
図３５（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態６のアクテ
ィブマトリックス基板は、ガラス基板１上に第１の導体
層１０からなる複数の走査線１１と複数の共通配線１３
とが交互に平行に配列され、複数の信号線３１がゲート
絶縁層２を介して前記走査線に直交して配列され、この
走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、
走査線１１の一部をゲート電極１２とし、このゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛
歯状の画素電極４１と、画素電極に対向して共通配線１
３に接続された櫛歯状の共通電極１４とが形成され、ド
レイン電極３２は信号線３１に、ソース電極３３は画素
電極４１にそれぞれ接続され、画素電極４１と共通電極
１４との間にガラス基板１に対して横方向の電界を形成
するＩＰＳ型のアクティブマトリックス基板を構成して
いる。
【０２２４】このアクティブマトリックス基板におい
て、共通配線１３と共通電極１４とは走査線１１と同層
に形成され、かつ共通配線１３がガラス基板１の少なく
とも一方の辺部において端部が走査線１１の同じ辺部の
端部より外側に延びるように形成され、図５２（ａ）
（ｂ）（ｃ）に示すように、この共通配線１３の端部が
互いに共通配線連結線１９によって連結され、この共通
配線連結線１９に接続されて共通配線端子１６が形成さ
れている。例えば、図５２（ａ）に示すように、走査線
端子がガラス基板１の相対する辺部の片方に形成され、
走査線ドライバからの信号を片側から入力する場合は、
走査線１１の反対側の端部の外側の外周部において共通
配線１３が互いに共通配線連結線１９で連結され、この
共通配線連結線１９と信号線端子側の共通配線１３のい
ずれか一方または双方に接続されて共通配線端子１６が
形成されている。この場合各走査線１１は走査線端子１
５の外側の外周部Ssにおいてゲートシャントバス線に接
続されている。また図５２（ｂ）に示すように、共通配
線１３はガラス基板１の表示面Dpを挟む両側の辺部にお
いて端部が走査線１１の双方の端部より外側に延び、こ
の両方の共通配線端部がそれぞれ共通配線連結線１９に
よって連結されていてもよい。この場合双方の共通配線
連結線１９のいずれか一方または双方に接続されて共通
配線端子１６が形成されている。さらに図５２（ｃ）に
示すように、走査線１１が表示面Dpを挟む両側に延び、
それぞれの側に走査線端子が形成され、走査線ドライバ
からの信号を両側から入力する場合は、双方の走査線始
端部より外側に共通配線１３が延び、その端部が共通配
線連結線１９で連結され、この共通配線連結線のいずれ
か一方または双方に接続されて共通配線端子１６が形成
されている。図５２（ｂ）、（ｃ）の場合各走査線１１
はゲートシャントバス線には接続されず、それぞれ独立
して形成されている。
て、共通配線１３と共通電極１４とは走査線１１と同層
に形成され、かつ共通配線１３がガラス基板１の少なく
とも一方の辺部において端部が走査線１１の同じ辺部の
端部より外側に延びるように形成され、図５２（ａ）
（ｂ）（ｃ）に示すように、この共通配線１３の端部が
互いに共通配線連結線１９によって連結され、この共通
配線連結線１９に接続されて共通配線端子１６が形成さ
れている。例えば、図５２（ａ）に示すように、走査線
端子がガラス基板１の相対する辺部の片方に形成され、
走査線ドライバからの信号を片側から入力する場合は、
走査線１１の反対側の端部の外側の外周部において共通
配線１３が互いに共通配線連結線１９で連結され、この
共通配線連結線１９と信号線端子側の共通配線１３のい
ずれか一方または双方に接続されて共通配線端子１６が
形成されている。この場合各走査線１１は走査線端子１
５の外側の外周部Ssにおいてゲートシャントバス線に接
続されている。また図５２（ｂ）に示すように、共通配
線１３はガラス基板１の表示面Dpを挟む両側の辺部にお
いて端部が走査線１１の双方の端部より外側に延び、こ
の両方の共通配線端部がそれぞれ共通配線連結線１９に
よって連結されていてもよい。この場合双方の共通配線
連結線１９のいずれか一方または双方に接続されて共通
配線端子１６が形成されている。さらに図５２（ｃ）に
示すように、走査線１１が表示面Dpを挟む両側に延び、
それぞれの側に走査線端子が形成され、走査線ドライバ
からの信号を両側から入力する場合は、双方の走査線始
端部より外側に共通配線１３が延び、その端部が共通配
線連結線１９で連結され、この共通配線連結線のいずれ
か一方または双方に接続されて共通配線端子１６が形成
されている。図５２（ｂ）、（ｃ）の場合各走査線１１
はゲートシャントバス線には接続されず、それぞれ独立
して形成されている。
【０２２５】走査線１１、ゲート電極１２、共通配線１
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、いずれもＭｏやＣｒからなる金属層３０上
にＩＴＯからなる透明導電層４０を積層して形成されて
いる。また信号線３１の下層には信号線と同一形状の半
導体層２０が形成されていて、この半導体層２０および
信号線の金属層３０が透明導電層４０で被覆されてい
る。また画素電極４１はＩＴＯからなる透明導電層４０
から形成されている。
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、いずれもＭｏやＣｒからなる金属層３０上
にＩＴＯからなる透明導電層４０を積層して形成されて
いる。また信号線３１の下層には信号線と同一形状の半
導体層２０が形成されていて、この半導体層２０および
信号線の金属層３０が透明導電層４０で被覆されてい
る。また画素電極４１はＩＴＯからなる透明導電層４０
から形成されている。
【０２２６】画素電極４１は、その一部がゲート絶縁層
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
【０２２７】この実施形態６のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図３１（ａ）〜（ｃ）および図３５
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において走査線の一部を共有するゲ−ト電
極１２と、共通配線１３から延びる複数の共通電極１４
とを残して第１の導体層１０をエッチング除去する。 （第２工程） 図３２（ａ）〜（ｃ）および図３５
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
よりＭｏからなる約２５０ｎｍの金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
それぞれの画素領域において信号線３１からＴＦＴ部Tf
を通って窓部Wdに延びる突出部３４とを残して金属層３
０および半導体層２０を順次エッチング除去する。 （第３工程） 図３３（ａ）〜（ｃ）および図３５
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部３１ａを覆う部
分と、それぞれの画素領域において信号線３１からゲ−
ト電極１２上に形成されるＴＦＴ部Tfに延びるドレイン
電極３２と、ゲート絶縁層２を介して共通電極１４に対
向して窓部Wdに延びる画素電極４１と、画素電極４１か
らＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャ
ップ２３を隔てて配置されるソース電極３３とを残して
透明導電層４０をエッチング除去し、次いで露出した金
属層３０をエッチング除去する。この際、画素電極４１
の一部は蓄積容量部Cpにおいて共通配線１３の一部分と
重畳するように延ばして蓄積容量電極７１を形成する。
次に図３４（ａ）、（ｂ）に示すように、前記エッチン
グに用いたマスクパターンまたはマスクを除去した後の
透明導電層４０をマスクとして露出したｎ+アモルファ
スシリコン層２２をエッチング除去してチャネルギャッ
プ２３を形成する。 （第４工程） 図３０（ａ）〜（ｃ）および図３５
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図３１（ａ）〜（ｃ）および図３５
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において走査線の一部を共有するゲ−ト電
極１２と、共通配線１３から延びる複数の共通電極１４
とを残して第１の導体層１０をエッチング除去する。 （第２工程） 図３２（ａ）〜（ｃ）および図３５
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
よりＭｏからなる約２５０ｎｍの金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
それぞれの画素領域において信号線３１からＴＦＴ部Tf
を通って窓部Wdに延びる突出部３４とを残して金属層３
０および半導体層２０を順次エッチング除去する。 （第３工程） 図３３（ａ）〜（ｃ）および図３５
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部３１ａを覆う部
分と、それぞれの画素領域において信号線３１からゲ−
ト電極１２上に形成されるＴＦＴ部Tfに延びるドレイン
電極３２と、ゲート絶縁層２を介して共通電極１４に対
向して窓部Wdに延びる画素電極４１と、画素電極４１か
らＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャ
ップ２３を隔てて配置されるソース電極３３とを残して
透明導電層４０をエッチング除去し、次いで露出した金
属層３０をエッチング除去する。この際、画素電極４１
の一部は蓄積容量部Cpにおいて共通配線１３の一部分と
重畳するように延ばして蓄積容量電極７１を形成する。
次に図３４（ａ）、（ｂ）に示すように、前記エッチン
グに用いたマスクパターンまたはマスクを除去した後の
透明導電層４０をマスクとして露出したｎ+アモルファ
スシリコン層２２をエッチング除去してチャネルギャッ
プ２３を形成する。 （第４工程） 図３０（ａ）〜（ｃ）および図３５
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
【０２２８】なおここでは信号線の構造が実施形態３と
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
【０２２９】実施形態６のＩＰＳ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板１の少なくとも一方の辺部において共通配線
の端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、共通電極と画素電
極部の段差を小さくできるので、パネル工程での配向制
御が容易である。またこのアクティブマトリックス基板
は、画素電極が透明導電膜で形成されているので、開口
率が向上する。逆に画素電極に不透明な高融点金属の窒
化膜や高融点金属とＡｌまたはＡｌを主体とする合金の
積層膜を用いた場合は電圧印加時に配向の乱れの影響を
避けることができ、コントラストが向上する。またこの
アクティブマトリックス基板は、信号線の下層の半導体
層の側面が透明導電層または金属の窒化膜層または金属
層で被覆されているので、ＴＦＴのチャネルを形成する
ｎ+アモルファスシリコン層のエッチング時に、半導体
層のアモルファスシリコン層が横方向に侵食されること
を防止でき、保護絶縁層の被覆形状悪化による配向制御
の不具合を防止することができる。またこのような構造
では第３工程で透明導電層または金属の窒化膜層または
金属層のエッチング時にフォトレジストが信号線の金属
層と半導体層を覆って形成されているので、信号線の金
属層上にゴミや異物があっても透明導電層と金属層の界
面にエッチング液がしみ込むことがなく、信号線の断線
を防止することができる。またこのアクティブマトリッ
クス基板は、走査線がＡｌ−Ｎｄ合金で形成されている
ので、走査線の配線抵抗を低減できると共に走査線端子
部での走査線ドライバとの接続信頼性を確保することが
できる。また特に第３工程で透明導電層を用いない場合
は、信号線にＡｌまたはＡｌを主体とする合金を用いる
ことができ、信号線の配線抵抗を低減できると共に信号
線端子部での信号線ドライバとの接続信頼性を確保する
ことができる。またこのアクティブマトリックス基板
は、実施形態３と同様に信号線の下層に半導体層が形成
されているので、走査線、共通配線と信号線との絶縁耐
圧が向上する。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板１の少なくとも一方の辺部において共通配線
の端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、共通電極と画素電
極部の段差を小さくできるので、パネル工程での配向制
御が容易である。またこのアクティブマトリックス基板
は、画素電極が透明導電膜で形成されているので、開口
率が向上する。逆に画素電極に不透明な高融点金属の窒
化膜や高融点金属とＡｌまたはＡｌを主体とする合金の
積層膜を用いた場合は電圧印加時に配向の乱れの影響を
避けることができ、コントラストが向上する。またこの
アクティブマトリックス基板は、信号線の下層の半導体
層の側面が透明導電層または金属の窒化膜層または金属
層で被覆されているので、ＴＦＴのチャネルを形成する
ｎ+アモルファスシリコン層のエッチング時に、半導体
層のアモルファスシリコン層が横方向に侵食されること
を防止でき、保護絶縁層の被覆形状悪化による配向制御
の不具合を防止することができる。またこのような構造
では第３工程で透明導電層または金属の窒化膜層または
金属層のエッチング時にフォトレジストが信号線の金属
層と半導体層を覆って形成されているので、信号線の金
属層上にゴミや異物があっても透明導電層と金属層の界
面にエッチング液がしみ込むことがなく、信号線の断線
を防止することができる。またこのアクティブマトリッ
クス基板は、走査線がＡｌ−Ｎｄ合金で形成されている
ので、走査線の配線抵抗を低減できると共に走査線端子
部での走査線ドライバとの接続信頼性を確保することが
できる。また特に第３工程で透明導電層を用いない場合
は、信号線にＡｌまたはＡｌを主体とする合金を用いる
ことができ、信号線の配線抵抗を低減できると共に信号
線端子部での信号線ドライバとの接続信頼性を確保する
ことができる。またこのアクティブマトリックス基板
は、実施形態３と同様に信号線の下層に半導体層が形成
されているので、走査線、共通配線と信号線との絶縁耐
圧が向上する。
【０２３０】（実施形態７）図３６（ａ）は実施形態７
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図３６（ｂ）はその線Ａ−Ａ’で切った
断面図、図３６（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図３７〜図４０はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図３６と
同様に、図３７〜図３９の（ａ）は１画素領域を示す透
視平面図、図３７〜図３９の（ｂ）、（ｃ）と図４０
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図４１（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、中央が信号線端子部位DSの、右側が共
通配線端子部位CSのそれぞれ長辺方向の断面図である。
図４１（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態７のアクテ
ィブマトリックス基板は、ガラス基板１上に第１の導体
層１０からなる複数の走査線１１と複数の共通配線１３
とが交互に平行に配列され、複数の信号線３１がゲート
絶縁層２を介して前記走査線に直交して配列され、この
走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、
走査線１１の一部をゲート電極１２とし、このゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛
歯状の画素電極４１と、画素電極に対向して共通配線１
３に接続された櫛歯状の共通電極１４とが形成され、ド
レイン電極３２は信号線３１に、ソース電極３３は画素
電極４１にそれぞれ接続され、画素電極４１と共通電極
１４との間にガラス基板１に対して横方向の電界を形成
するＩＰＳ型のアクティブマトリックス基板を構成して
いる。
のアクティブマトリックス基板の１画素領域を示す透視
平面図であり、図３６（ｂ）はその線Ａ−Ａ’で切った
断面図、図３６（ｃ）はその線Ｂ−Ｂ’で切った断面図
である。また図３７〜図４０はこのアクティブマトリッ
クス基板の製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。図３６と
同様に、図３７〜図３９の（ａ）は１画素領域を示す透
視平面図、図３７〜図３９の（ｂ）、（ｃ）と図４０
（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’
で切った断面図である。また図４１（ａ）はこのアクテ
ィブマトリックス基板の端子部の断面図で、左側が走査
線端子部位GSの、中央が信号線端子部位DSの、右側が共
通配線端子部位CSのそれぞれ長辺方向の断面図である。
図４１（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態７のアクテ
ィブマトリックス基板は、ガラス基板１上に第１の導体
層１０からなる複数の走査線１１と複数の共通配線１３
とが交互に平行に配列され、複数の信号線３１がゲート
絶縁層２を介して前記走査線に直交して配列され、この
走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、
走査線１１の一部をゲート電極１２とし、このゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛
歯状の画素電極４１と、画素電極に対向して共通配線１
３に接続された櫛歯状の共通電極１４とが形成され、ド
レイン電極３２は信号線３１に、ソース電極３３は画素
電極４１にそれぞれ接続され、画素電極４１と共通電極
１４との間にガラス基板１に対して横方向の電界を形成
するＩＰＳ型のアクティブマトリックス基板を構成して
いる。
【０２３１】実施形態６と同様に、このアクティブマト
リックス基板において、共通配線１３と共通電極１４は
走査線１１と同層に形成され、かつ共通配線１３がガラ
ス基板１の少なくとも一方の辺部において端部が走査線
１１の同じ辺部の端部より外側に延びるように形成さ
れ、図５２（ａ）（ｂ）（ｃ）に示すように、この共通
配線１３の端部が互いに共通配線連結線１９によって連
結され、この共通配線連結線１９に接続されて共通配線
端子１６が形成されている。
リックス基板において、共通配線１３と共通電極１４は
走査線１１と同層に形成され、かつ共通配線１３がガラ
ス基板１の少なくとも一方の辺部において端部が走査線
１１の同じ辺部の端部より外側に延びるように形成さ
れ、図５２（ａ）（ｂ）（ｃ）に示すように、この共通
配線１３の端部が互いに共通配線連結線１９によって連
結され、この共通配線連結線１９に接続されて共通配線
端子１６が形成されている。
【０２３２】走査線１１、ゲート電極１２、共通配線１
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３、画素電極４１を形
成する第２の導体層５０は、いずれもＭｏやＣｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。また信号線３１と画素電極４１の
下層にはそれぞれ同一形状の半導体層２０が形成されて
いて、この半導体層２０と信号線および画素電極の金属
層３０とが透明導電層４０で被覆されている。
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３、画素電極４１を形
成する第２の導体層５０は、いずれもＭｏやＣｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。また信号線３１と画素電極４１の
下層にはそれぞれ同一形状の半導体層２０が形成されて
いて、この半導体層２０と信号線および画素電極の金属
層３０とが透明導電層４０で被覆されている。
【０２３３】画素電極４１は、その一部がゲート絶縁層
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
【０２３４】この実施形態７のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図３７（ａ）〜（ｃ）および図４１
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において、走査線１１の一部を共有するゲ
−ト電極１２と、共通配線１３から延びる複数の共通電
極１４とを残して導体層１０をエッチング除去する。 （第２工程） 図３８（ａ）〜（ｃ）および図４１
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２５０ｎｍのＭｏからなる金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSの信号線端子部３１ａと、それぞれの
画素領域において信号線３１からＴＦＴ部Tfを通って窓
部Wdに延びる突出部３４と、この突出部３４からゲート
絶縁層２を介して共通電極１４に対向して延びる画素電
極４１とを残して金属層３０および半導体層２０を順次
エッチング除去する。 （第３工程） 図３９（ａ）〜（ｃ）および図４１
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部位DSに形成され
る信号線端子部３１ａを覆う部分と、それぞれの画素領
域において信号線３１からゲ−ト電極１２上に形成され
るＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁
層２を介して共通電極１４に対向して窓部Wdに延びる画
素電極４１を覆う部分と、画素電極４１からＴＦＴ部Tf
に延びてドレイン電極３２とチャネルギャップ２３を隔
てて配置されるソース電極３３とを残して透明導電層４
０をエッチング除去し、次いで露出した金属層３０をエ
ッチング除去する。この際、画素電極４１の一部は蓄積
容量部Cpにおいて共通配線１３の一部分と重畳するよう
に延ばして蓄積容量電極７１を形成する。次に図４０
（ａ）、（ｂ）に示すように、前記エッチングに用いた
マスクパターンまたはマスクを除去した後の透明導電層
４０をマスクとして露出したｎ+アモルファスシリコン
層２２をエッチング除去してチャネルギャップ２３を形
成する。 （第４工程） 図３６（ａ）〜（ｃ）および図４１
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図３７（ａ）〜（ｃ）および図４１
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において、走査線１１の一部を共有するゲ
−ト電極１２と、共通配線１３から延びる複数の共通電
極１４とを残して導体層１０をエッチング除去する。 （第２工程） 図３８（ａ）〜（ｃ）および図４１
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２５０ｎｍのＭｏからなる金属層３０とを成膜
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSの信号線端子部３１ａと、それぞれの
画素領域において信号線３１からＴＦＴ部Tfを通って窓
部Wdに延びる突出部３４と、この突出部３４からゲート
絶縁層２を介して共通電極１４に対向して延びる画素電
極４１とを残して金属層３０および半導体層２０を順次
エッチング除去する。 （第３工程） 図３９（ａ）〜（ｃ）および図４１
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部位DSに形成され
る信号線端子部３１ａを覆う部分と、それぞれの画素領
域において信号線３１からゲ−ト電極１２上に形成され
るＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁
層２を介して共通電極１４に対向して窓部Wdに延びる画
素電極４１を覆う部分と、画素電極４１からＴＦＴ部Tf
に延びてドレイン電極３２とチャネルギャップ２３を隔
てて配置されるソース電極３３とを残して透明導電層４
０をエッチング除去し、次いで露出した金属層３０をエ
ッチング除去する。この際、画素電極４１の一部は蓄積
容量部Cpにおいて共通配線１３の一部分と重畳するよう
に延ばして蓄積容量電極７１を形成する。次に図４０
（ａ）、（ｂ）に示すように、前記エッチングに用いた
マスクパターンまたはマスクを除去した後の透明導電層
４０をマスクとして露出したｎ+アモルファスシリコン
層２２をエッチング除去してチャネルギャップ２３を形
成する。 （第４工程） 図３６（ａ）〜（ｃ）および図４１
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
【０２３５】なおここでは信号線の構造が実施形態３と
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
【０２３６】実施形態７のＩＰＳ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板の少なくとも一方の辺部において共通配線の
端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
透明導電層または金属の窒化膜層または金属層による信
号線および半導体層の被覆の効果、走査線や信号線の低
抵抗化や端子部での接続信頼性向上の効果、絶縁耐圧向
上の効果については実施形態６と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板の少なくとも一方の辺部において共通配線の
端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
透明導電層または金属の窒化膜層または金属層による信
号線および半導体層の被覆の効果、走査線や信号線の低
抵抗化や端子部での接続信頼性向上の効果、絶縁耐圧向
上の効果については実施形態６と全く同様である。
【０２３７】（実施形態８）図４２（ａ）は、実施形態
８のアクティブマトリックス基板の１画素領域を示す透
視平面図であり、図４２（ｂ）は、その線Ａ−Ａ’で切
った断面図、図４２（ｃ）はその線Ｂ−Ｂ’で切った断
面図である。また図４３〜図４５はこのアクティブマト
リックス基板の製造工程を示す図で、それぞれ第１工程
〜第３工程を示す。図４２と同様に、図４３〜図４５の
（ａ）は１画素領域を示す透視平面図、図４３〜図４５
の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図である。また図４６（ａ）はこのア
クティブマトリックス基板の端子部の断面図で、左側が
走査線端子部位GSの、中央が信号線端子部位DSの、右側
が共通配線端子部位CSのそれぞれ長辺方向の断面図であ
る。図４６（ｂ）〜（ｄ）はそれぞれこの端子部分の第
１工程〜第３工程を示す図である。この実施形態８のア
クティブマトリックス基板は、ガラス基板１上に第１の
導体層１０からなる複数の走査線１１と複数の共通配線
１３とが交互に平行に配列され、複数の信号線３１がゲ
ート絶縁層２を介して前記走査線に直交して配列され、
この走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１の一部をゲート電極１２とし、このゲー
ト電極１２と、このゲ−ト電極にゲート絶縁層２を介し
て対向する島状のアモルファスシリコン層２１およびｎ
+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層５０からなりチャネ
ルギャップ２３を隔てて形成された一対のドレイン電極
３２およびソース電極３３とからなる逆スタガ型ＴＦＴ
が形成され、走査線１１と信号線３１とに囲まれた窓部
Wdに櫛歯状の画素電極４１と、画素電極に対向して共通
配線１３に接続された櫛歯状の共通電極１４とが形成さ
れ、ドレイン電極３２は信号線３１に、ソース電極３３
は画素電極４１にそれぞれ接続され、画素電極４１と共
通電極１４との間にガラス基板１に対して横方向の電界
を形成するＩＰＳ型のアクティブマトリックス基板を構
成している。
８のアクティブマトリックス基板の１画素領域を示す透
視平面図であり、図４２（ｂ）は、その線Ａ−Ａ’で切
った断面図、図４２（ｃ）はその線Ｂ−Ｂ’で切った断
面図である。また図４３〜図４５はこのアクティブマト
リックス基板の製造工程を示す図で、それぞれ第１工程
〜第３工程を示す。図４２と同様に、図４３〜図４５の
（ａ）は１画素領域を示す透視平面図、図４３〜図４５
の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図である。また図４６（ａ）はこのア
クティブマトリックス基板の端子部の断面図で、左側が
走査線端子部位GSの、中央が信号線端子部位DSの、右側
が共通配線端子部位CSのそれぞれ長辺方向の断面図であ
る。図４６（ｂ）〜（ｄ）はそれぞれこの端子部分の第
１工程〜第３工程を示す図である。この実施形態８のア
クティブマトリックス基板は、ガラス基板１上に第１の
導体層１０からなる複数の走査線１１と複数の共通配線
１３とが交互に平行に配列され、複数の信号線３１がゲ
ート絶縁層２を介して前記走査線に直交して配列され、
この走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１の一部をゲート電極１２とし、このゲー
ト電極１２と、このゲ−ト電極にゲート絶縁層２を介し
て対向する島状のアモルファスシリコン層２１およびｎ
+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層５０からなりチャネ
ルギャップ２３を隔てて形成された一対のドレイン電極
３２およびソース電極３３とからなる逆スタガ型ＴＦＴ
が形成され、走査線１１と信号線３１とに囲まれた窓部
Wdに櫛歯状の画素電極４１と、画素電極に対向して共通
配線１３に接続された櫛歯状の共通電極１４とが形成さ
れ、ドレイン電極３２は信号線３１に、ソース電極３３
は画素電極４１にそれぞれ接続され、画素電極４１と共
通電極１４との間にガラス基板１に対して横方向の電界
を形成するＩＰＳ型のアクティブマトリックス基板を構
成している。
【０２３８】実施形態６と同様に、このアクティブマト
リックス基板において、共通配線１３と共通電極１４は
走査線１１と同層に形成され、かつ共通配線１３がガラ
ス基板１の少なくとも一方の辺部において端部が走査線
１１の同じ辺部の端部より外側に延びるように形成さ
れ、図５２（ａ）（ｂ）（ｃ）に示すように、この共通
配線１３の端部が互いに共通配線連結線１９によって連
結され、この共通配線連結線１９に接続されて共通配線
端子１６が形成されている。
リックス基板において、共通配線１３と共通電極１４は
走査線１１と同層に形成され、かつ共通配線１３がガラ
ス基板１の少なくとも一方の辺部において端部が走査線
１１の同じ辺部の端部より外側に延びるように形成さ
れ、図５２（ａ）（ｂ）（ｃ）に示すように、この共通
配線１３の端部が互いに共通配線連結線１９によって連
結され、この共通配線連結線１９に接続されて共通配線
端子１６が形成されている。
【０２３９】走査線１１、ゲート電極１２、共通配線１
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、いずれもＭｏやＣｒからなる金属層３０上
にＩＴＯからなる透明導電層４０を積層して形成されて
いる。また信号線３１の下層には信号線と同一形状の半
導体層２０が形成されていて、この半導体層２０および
信号線の金属層３０が透明導電層４０で被覆されてい
る。また画素電極４１はＩＴＯからなる透明導電層４０
から形成されている。この実施形態では、ＴＦＴ部Tfに
おけるｎ+アモルファスシリコン層２２はＶ属元素であ
るリンのドーピング処理により形成され、そのオーミッ
クコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっ
ている。
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、いずれもＭｏやＣｒからなる金属層３０上
にＩＴＯからなる透明導電層４０を積層して形成されて
いる。また信号線３１の下層には信号線と同一形状の半
導体層２０が形成されていて、この半導体層２０および
信号線の金属層３０が透明導電層４０で被覆されてい
る。また画素電極４１はＩＴＯからなる透明導電層４０
から形成されている。この実施形態では、ＴＦＴ部Tfに
おけるｎ+アモルファスシリコン層２２はＶ属元素であ
るリンのドーピング処理により形成され、そのオーミッ
クコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっ
ている。
【０２４０】画素電極４１は、その一部がゲート絶縁層
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
【０２４１】この実施形態８のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図４３（ａ）〜（ｃ）および図４６
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において、走査線１１の一部を共有するゲ
−ト電極１２と、共通配線１３から延びる複数の共通電
極１４とを残して導体層１０をエッチング除去する。 （第２工程） 図４４（ａ）〜（ｃ）および図４６
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１とを成膜し、同一真空中でＰＨ3プラズマ処理によ
るリンのドーピング処理を行ってアモルファスシリコン
層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルフ
ァスシリコン層からなるオーミックコンタクト層を形成
した後、引き続きスパッタリングにより約２５０ｎｍの
Ｍｏからなる金属層３０を成膜し、フォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、それぞれの画素領域にお
いて信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる
突出部３４とを残して金属層３０および半導体層２０を
順次エッチング除去する。 （第３工程） 図４５（ａ）〜（ｃ）および図４６
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部位DSに形成され
る信号線端子部３１ａを覆う部分と、それぞれの画素領
域において信号線３１からゲ−ト電極１２上に形成され
るＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁
層２を介して共通電極１４に対向して窓部Wdに延びる画
素電極４１と、画素電極４１からＴＦＴ部Tfに延びてド
レイン電極３２とチャネルギャップ２３を隔てて配置さ
れるソース電極３３とを残して透明導電層４０をエッチ
ング除去し、次いで露出した金属層３０およびリンのド
ーピング処理により形成されたｎ+アモルファスシリコ
ン層２２を順次エッチング除去してチャネルギャップ２
３を形成する。この際、画素電極４１の一部は蓄積容量
部Cpにおいて共通配線１３の一部分と重畳するように延
ばして蓄積容量電極７１を形成する。 （第４工程） 図４２（ａ）〜（ｃ）および図４６
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図４３（ａ）〜（ｃ）および図４６
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において、走査線１１の一部を共有するゲ
−ト電極１２と、共通配線１３から延びる複数の共通電
極１４とを残して導体層１０をエッチング除去する。 （第２工程） 図４４（ａ）〜（ｃ）および図４６
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１とを成膜し、同一真空中でＰＨ3プラズマ処理によ
るリンのドーピング処理を行ってアモルファスシリコン
層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルフ
ァスシリコン層からなるオーミックコンタクト層を形成
した後、引き続きスパッタリングにより約２５０ｎｍの
Ｍｏからなる金属層３０を成膜し、フォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、それぞれの画素領域にお
いて信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる
突出部３４とを残して金属層３０および半導体層２０を
順次エッチング除去する。 （第３工程） 図４５（ａ）〜（ｃ）および図４６
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部位DSに形成され
る信号線端子部３１ａを覆う部分と、それぞれの画素領
域において信号線３１からゲ−ト電極１２上に形成され
るＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁
層２を介して共通電極１４に対向して窓部Wdに延びる画
素電極４１と、画素電極４１からＴＦＴ部Tfに延びてド
レイン電極３２とチャネルギャップ２３を隔てて配置さ
れるソース電極３３とを残して透明導電層４０をエッチ
ング除去し、次いで露出した金属層３０およびリンのド
ーピング処理により形成されたｎ+アモルファスシリコ
ン層２２を順次エッチング除去してチャネルギャップ２
３を形成する。この際、画素電極４１の一部は蓄積容量
部Cpにおいて共通配線１３の一部分と重畳するように延
ばして蓄積容量電極７１を形成する。 （第４工程） 図４２（ａ）〜（ｃ）および図４６
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
【０２４２】なおここでは信号線の構造が実施形態３と
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
【０２４３】実施形態８のＩＰＳ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板の少なくとも一方の辺部において共通配線の
端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、共通電極と画素電
極部の段差を小さくできるので、パネル工程での配向制
御が容易である。またこのアクティブマトリックス基板
は、画素電極が透明導電膜で形成されているので、開口
率が向上する。逆に画素電極に不透明な高融点金属の窒
化膜や高融点金属とＡｌまたはＡｌを主体とする合金の
積層膜を用いた場合は電圧印加時に配向の乱れの影響を
避けることができ、コントラストが向上する。またこの
アクティブマトリックス基板は、ドレイン電極およびソ
ース電極のエッチング時に半導体層上層のオーミックコ
ンタクト層も同時にエッチングでき、さらに半導体層の
膜厚を１００ｎｍ程度に薄くできるので、生産効率を上
げることができると同時に、半導体層の縦方向の抵抗値
が低減でき、ＴＦＴの書き込み能力を向上させることが
できる。また透明導電層または金属の窒化膜層または金
属層による信号線および半導体層の被覆の効果、走査線
や信号線の低抵抗化や端子部での接続信頼性向上の効
果、絶縁耐圧向上の効果については実施形態６と全く同
様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板の少なくとも一方の辺部において共通配線の
端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、共通電極と画素電
極部の段差を小さくできるので、パネル工程での配向制
御が容易である。またこのアクティブマトリックス基板
は、画素電極が透明導電膜で形成されているので、開口
率が向上する。逆に画素電極に不透明な高融点金属の窒
化膜や高融点金属とＡｌまたはＡｌを主体とする合金の
積層膜を用いた場合は電圧印加時に配向の乱れの影響を
避けることができ、コントラストが向上する。またこの
アクティブマトリックス基板は、ドレイン電極およびソ
ース電極のエッチング時に半導体層上層のオーミックコ
ンタクト層も同時にエッチングでき、さらに半導体層の
膜厚を１００ｎｍ程度に薄くできるので、生産効率を上
げることができると同時に、半導体層の縦方向の抵抗値
が低減でき、ＴＦＴの書き込み能力を向上させることが
できる。また透明導電層または金属の窒化膜層または金
属層による信号線および半導体層の被覆の効果、走査線
や信号線の低抵抗化や端子部での接続信頼性向上の効
果、絶縁耐圧向上の効果については実施形態６と全く同
様である。
【０２４４】（実施形態９）図４７（ａ）は、実施形態
９のアクティブマトリックス基板の１画素領域を示す透
視平面図であり、図４７（ｂ）は、その線Ａ−Ａ’で切
った断面図、図４７（ｃ）はその線Ｂ−Ｂ’で切った断
面図である。また図４８〜図５０はこのアクティブマト
リックス基板の製造工程を示す図で、それぞれ第１工程
〜第３工程を示す。図４７と同様に、図４８〜図５０の
（ａ）は１画素領域を示す透視平面図、図４８〜図５０
の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図である。また図５１（ａ）はこのア
クティブマトリックス基板の端子部の断面図で、左側が
走査線端子部位GSの、中央が信号線端子部位DSの、右側
が共通配線端子部位CSのそれぞれ長辺方向の断面図であ
る。図５１（ｂ）〜（ｄ）はそれぞれこの端子部分の第
１工程〜第３工程を示す図である。この実施形態９のア
クティブマトリックス基板は、ガラス基板１上に第１の
導体層１０からなる複数の走査線１１と複数の共通配線
１３とが交互に配列され、複数の信号線３１がゲート絶
縁層２を介して前記走査線に直交して平行に配列され、
この走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１の一部をゲート電極１２とし、このゲー
ト電極１２と、このゲ−ト電極にゲート絶縁層２を介し
て対向する島状のアモルファスシリコン層２１およびｎ
+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層５０からなりチャネ
ルギャップ２３を隔てて形成された一対のドレイン電極
３２およびソース電極３３とからなる逆スタガ型ＴＦＴ
が形成され、走査線１１と信号線３１とに囲まれた窓部
Wdに櫛歯状の画素電極４１と、画素電極に対向して共通
配線１３に接続された櫛歯状の共通電極１４とが形成さ
れ、ドレイン電極３２は信号線３１に、ソース電極３３
は画素電極４１にそれぞれ接続され、画素電極４１と共
通電極１４との間にガラス基板１に対して横方向の電界
を形成するＩＰＳ型のアクティブマトリックス基板を構
成している。
９のアクティブマトリックス基板の１画素領域を示す透
視平面図であり、図４７（ｂ）は、その線Ａ−Ａ’で切
った断面図、図４７（ｃ）はその線Ｂ−Ｂ’で切った断
面図である。また図４８〜図５０はこのアクティブマト
リックス基板の製造工程を示す図で、それぞれ第１工程
〜第３工程を示す。図４７と同様に、図４８〜図５０の
（ａ）は１画素領域を示す透視平面図、図４８〜図５０
の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図である。また図５１（ａ）はこのア
クティブマトリックス基板の端子部の断面図で、左側が
走査線端子部位GSの、中央が信号線端子部位DSの、右側
が共通配線端子部位CSのそれぞれ長辺方向の断面図であ
る。図５１（ｂ）〜（ｄ）はそれぞれこの端子部分の第
１工程〜第３工程を示す図である。この実施形態９のア
クティブマトリックス基板は、ガラス基板１上に第１の
導体層１０からなる複数の走査線１１と複数の共通配線
１３とが交互に配列され、複数の信号線３１がゲート絶
縁層２を介して前記走査線に直交して平行に配列され、
この走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１の一部をゲート電極１２とし、このゲー
ト電極１２と、このゲ−ト電極にゲート絶縁層２を介し
て対向する島状のアモルファスシリコン層２１およびｎ
+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層５０からなりチャネ
ルギャップ２３を隔てて形成された一対のドレイン電極
３２およびソース電極３３とからなる逆スタガ型ＴＦＴ
が形成され、走査線１１と信号線３１とに囲まれた窓部
Wdに櫛歯状の画素電極４１と、画素電極に対向して共通
配線１３に接続された櫛歯状の共通電極１４とが形成さ
れ、ドレイン電極３２は信号線３１に、ソース電極３３
は画素電極４１にそれぞれ接続され、画素電極４１と共
通電極１４との間にガラス基板１に対して横方向の電界
を形成するＩＰＳ型のアクティブマトリックス基板を構
成している。
【０２４５】実施形態６と同様に、このアクティブマト
リックス基板において、共通配線１３と共通電極１４は
走査線１１と同層に形成され、かつ共通配線１３がガラ
ス基板１の少なくとも一方の辺部において端部が走査線
１１の同じ辺部の端部より外側に延びるように形成さ
れ、図５２（ａ）（ｂ）（ｃ）に示すように、この共通
配線１３の端部が互いに共通配線連結線１９によって連
結され、この共通配線連結線１９に接続されて共通配線
端子１６が形成されている。
リックス基板において、共通配線１３と共通電極１４は
走査線１１と同層に形成され、かつ共通配線１３がガラ
ス基板１の少なくとも一方の辺部において端部が走査線
１１の同じ辺部の端部より外側に延びるように形成さ
れ、図５２（ａ）（ｂ）（ｃ）に示すように、この共通
配線１３の端部が互いに共通配線連結線１９によって連
結され、この共通配線連結線１９に接続されて共通配線
端子１６が形成されている。
【０２４６】走査線１１、ゲート電極１２、共通配線１
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３、画素電極４１を形
成する第２の導体層５０は、いずれもＭｏやＣｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。また信号線３１と画素電極４１の
下層にはそれぞれ同一形状の半導体層２０が形成されて
いて、この半導体層２０と信号線および画素電極の金属
層３０とが透明導電層４０が被覆されている。この実施
形態では、ＴＦＴ部Tfにおけるｎ+アモルファスシリコ
ン層２２はＶ属元素であるリンのドーピング処理により
形成され、そのオーミックコンタクト層の厚さが３ｎｍ
〜６ｎｍの範囲内になっている。
３を形成する第１の導体層１０はＡｌを主体とし例えば
Ｎｄを含む合金から形成されている。また信号線３１、
ドレイン電極３２、ソース電極３３、画素電極４１を形
成する第２の導体層５０は、いずれもＭｏやＣｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。また信号線３１と画素電極４１の
下層にはそれぞれ同一形状の半導体層２０が形成されて
いて、この半導体層２０と信号線および画素電極の金属
層３０とが透明導電層４０が被覆されている。この実施
形態では、ＴＦＴ部Tfにおけるｎ+アモルファスシリコ
ン層２２はＶ属元素であるリンのドーピング処理により
形成され、そのオーミックコンタクト層の厚さが３ｎｍ
〜６ｎｍの範囲内になっている。
【０２４７】画素電極４１は、その一部がゲート絶縁層
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
２を介して共通配線１３上に重畳するように延びて蓄積
容量電極７１を形成し、共通配線１３の一部を共有する
蓄積共通電極７２と対向してこの画素領域における蓄積
容量部Cpを構成している。
【０２４８】この実施形態９のアクティブマトリックス
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図４８（ａ）〜（ｃ）および図５１
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において、走査線１１の一部を共有するゲ
−ト電極１２と、共通配線１３から延びる複数の共通電
極１４とを残して導体層１０をエッチング除去する。 （第２工程） 図４９（ａ）〜（ｃ）および図５１
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１とを成膜し、同一真空中でＰＨ3プラズマ処理によ
るリンのドーピング処理を行ってアモルファスシリコン
層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルフ
ァスシリコン層からなるオーミックコンタクト層を形成
した後、引き続きスパッタリングにより約２５０ｎｍの
Ｍｏからなる金属層３０を成膜し、フォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、それぞれの画素領域にお
いて信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる
突出部３４と、この突出部３４からゲート絶縁層２を介
して共通電極１４に対向して延びる画素電極４１とを残
して金属層３０および半導体層２０を順次エッチング除
去する。 （第３工程） 図５０（ａ）〜（ｃ）および図５１
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部位DSに形成され
る信号線端子部３１ａを覆う部分と、それぞれの画素領
域において信号線３１からゲ−ト電極１２上に形成され
るＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁
層２を介して共通電極１４に対向して窓部Wdに延びる画
素電極４１を覆う部分と、画素電極４１からＴＦＴ部Tf
に延びてドレイン電極３２とチャネルギャップ２３を隔
てて配置されるソース電極３３とを残して透明導電層４
０をエッチング除去し、次いで露出した金属層３０およ
びリンのドーピング処理により形成されたｎ+アモルフ
ァスシリコン層２２を順次エッチング除去してチャネル
ギャップ２３を形成する。この際、画素電極４１の一部
は蓄積容量部Cpにおいて共通配線１３の一部分と重畳す
るように延ばして蓄積容量電極７１を形成する。 （第４工程） 図４７（ａ）〜（ｃ）および図５１
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
基板は、順次以下に示す４工程で製造することができ
る。 （第１工程） 図４８（ａ）〜（ｃ）および図５１
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、外周部Ssにおい
て共通配線１３を互いに結束する共通配線連結線（図示
せず）と、この共通配線連結線に接続されて共通配線端
子部位CSに形成される共通配線端子部１３ａと、それぞ
れの画素領域において、走査線１１の一部を共有するゲ
−ト電極１２と、共通配線１３から延びる複数の共通電
極１４とを残して導体層１０をエッチング除去する。 （第２工程） 図４９（ａ）〜（ｃ）および図５１
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１とを成膜し、同一真空中でＰＨ3プラズマ処理によ
るリンのドーピング処理を行ってアモルファスシリコン
層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルフ
ァスシリコン層からなるオーミックコンタクト層を形成
した後、引き続きスパッタリングにより約２５０ｎｍの
Ｍｏからなる金属層３０を成膜し、フォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、それぞれの画素領域にお
いて信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる
突出部３４と、この突出部３４からゲート絶縁層２を介
して共通電極１４に対向して延びる画素電極４１とを残
して金属層３０および半導体層２０を順次エッチング除
去する。 （第３工程） 図５０（ａ）〜（ｃ）および図５１
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１およ
びその側面を覆う部分と、信号線端子部位DSに形成され
る信号線端子部３１ａを覆う部分と、それぞれの画素領
域において信号線３１からゲ−ト電極１２上に形成され
るＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁
層２を介して共通電極１４に対向して窓部Wdに延びる画
素電極４１を覆う部分と、画素電極４１からＴＦＴ部Tf
に延びてドレイン電極３２とチャネルギャップ２３を隔
てて配置されるソース電極３３とを残して透明導電層４
０をエッチング除去し、次いで露出した金属層３０およ
びリンのドーピング処理により形成されたｎ+アモルフ
ァスシリコン層２２を順次エッチング除去してチャネル
ギャップ２３を形成する。この際、画素電極４１の一部
は蓄積容量部Cpにおいて共通配線１３の一部分と重畳す
るように延ばして蓄積容量電極７１を形成する。 （第４工程） 図４７（ａ）〜（ｃ）および図５１
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、信号線端
子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよ
び共通配線端子部１３ａ上の保護絶縁層３およびゲート
絶縁層２とをエッチング除去して、透明導電層４０から
なる信号線端子３５と、第１の導体層１０からなる走査
線端子１５および共通配線端子１６とを露出させる。最
後に約２８０℃のアニール工程を経てアクティブマトリ
ックス基板を完成させる。
【０２４９】なおここでは信号線の構造が実施形態３と
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
同様の形態について示したが、実施形態４と同様の構造
にしてもよい。また第１の導体層にＡｌ−Ｎｄ合金を用
いた形態を示したが、実施形態１と同様にＡｌとＴｉな
どの高融点金属の窒化膜の積層膜や、Ａｌの下にさらに
Ｔｉなどの高融点金属の下敷膜を形成してＴｉとＡｌと
Ｔｉの窒化膜の３層の積層膜にしてもよい。またＣｒの
上にＩＴＯを積層した膜であってもよい。ここでＴｉな
どの高融点金属の窒化膜は、窒素濃度を２５原子％以上
にすることが望ましい。さらに第３工程において透明導
電層の代わりにＴｉなどの高融点金属の窒化膜を用いて
もよい。また第２工程において金属層３０の膜厚を約５
０ｎｍとし、第３工程において透明導電層の代わりに例
えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎ
ｍのＡｌまたはＡｌを主体とする合金を積層した膜を用
いてもよい。また上記では共通配線端子を走査線端子と
同じ構造にする形態を示したが、後述する銀打ちの方法
を用いて信号線端子と同じ構造にすることもできる。
【０２５０】実施形態９のＩＰＳ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板１の少なくとも一方の辺部において共通配線
の端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、実施形態８と同様
にドレイン電極およびソース電極のエッチング時に半導
体層上層のオーミックコンタクト層も同時にエッチング
でき、さらに半導体層の膜厚を１００ｎｍ程度に薄くで
きるので、生産効率を上げることができると同時に、半
導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み
能力を向上させることができる。また透明導電層または
金属の窒化膜層または金属層による信号線および半導体
層の被覆の効果、走査線や信号線の低抵抗化や端子部で
の接続信頼性向上の効果、絶縁耐圧向上の効果について
は実施形態６と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ガラス基板１の少なくとも一方の辺部において共通配線
の端部が共通配線連結線により互いに連結されているの
で、共通配線端子の取り出しが可能になり、ＩＰＳ型の
アクティブマトリックス基板が単独で実現できる。また
このアクティブマトリックス基板は、実施形態８と同様
にドレイン電極およびソース電極のエッチング時に半導
体層上層のオーミックコンタクト層も同時にエッチング
でき、さらに半導体層の膜厚を１００ｎｍ程度に薄くで
きるので、生産効率を上げることができると同時に、半
導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み
能力を向上させることができる。また透明導電層または
金属の窒化膜層または金属層による信号線および半導体
層の被覆の効果、走査線や信号線の低抵抗化や端子部で
の接続信頼性向上の効果、絶縁耐圧向上の効果について
は実施形態６と全く同様である。
【０２５１】（実施形態１０）図５３（ａ）は実施形態
１０のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図５３（ｂ）はその線Ａ−Ａ’で切
った断面図、図５３（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図５３（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図５４〜図５７はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図５３と同
様に、図５４〜図５７の（ａ）は１画素領域を示す透視
平面図、図５４〜図５７の（ｂ）、（ｃ）、（ｄ）と図
５７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図５８（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図５８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１０のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と第２の導体層５０
からなる複数の信号線３１とがゲート絶縁層２を介して
直交して配列され、この走査線１１と信号線３１との交
点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた光が透過す
る窓部Wdに透明導電層４０からなる画素電極４１が形成
され、ドレイン電極３２は信号線３１に、ソース電極３
３は画素電極４１にそれぞれ接続されてＴＮ型のアクテ
ィブマトリックス基板を構成している。
１０のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図５３（ｂ）はその線Ａ−Ａ’で切
った断面図、図５３（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図５３（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図５４〜図５７はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図５３と同
様に、図５４〜図５７の（ａ）は１画素領域を示す透視
平面図、図５４〜図５７の（ｂ）、（ｃ）、（ｄ）と図
５７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図５８（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図５８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１０のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と第２の導体層５０
からなる複数の信号線３１とがゲート絶縁層２を介して
直交して配列され、この走査線１１と信号線３１との交
点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた光が透過す
る窓部Wdに透明導電層４０からなる画素電極４１が形成
され、ドレイン電極３２は信号線３１に、ソース電極３
３は画素電極４１にそれぞれ接続されてＴＮ型のアクテ
ィブマトリックス基板を構成している。
【０２５２】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合
金などの高融点金属またはこれらの窒化膜からなる上層
金属層１０Ｂとを積層して形成されている。以下の実施
形態１０〜実施形態２５において、第１の導体層を積層
構造にし最上層の金属層を高融点金属の窒化膜にした場
合、実施形態１〜実施形態９と異なり、窒化膜の窒素濃
度は２５原子％未満であってもよい。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、ＩＴＯからなる透明導電層４０上にＣｒや
Ｍｏからなる金属層３０を積層して形成されている。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合
金などの高融点金属またはこれらの窒化膜からなる上層
金属層１０Ｂとを積層して形成されている。以下の実施
形態１０〜実施形態２５において、第１の導体層を積層
構造にし最上層の金属層を高融点金属の窒化膜にした場
合、実施形態１〜実施形態９と異なり、窒化膜の窒素濃
度は２５原子％未満であってもよい。また信号線３１、
ドレイン電極３２、ソース電極３３を形成する第２の導
体層５０は、ＩＴＯからなる透明導電層４０上にＣｒや
Ｍｏからなる金属層３０を積層して形成されている。
【０２５３】画素電極４１は、透明導電層４０と金属層
３０とからなる第２の導体層５０がゲート絶縁層２およ
び半導体層２０の積層膜の側面を覆うようにソース電極
３３からガラス基板１上に垂下し、さらに金属層３０の
下層に積層された透明導電層４０がガラス基板１上を窓
部Wdに延びて形成されている。また走査線１１と共に形
成されたガラス基板１上の導体層１０の側面は全てゲー
ト絶縁層２で被覆されている。またＴＦＴ部Tfのチャネ
ルギャップ２３が延びる方向のアモルファスシリコン層
２１の両側の側面の一部が保護絶縁層３で被覆されてい
る。
３０とからなる第２の導体層５０がゲート絶縁層２およ
び半導体層２０の積層膜の側面を覆うようにソース電極
３３からガラス基板１上に垂下し、さらに金属層３０の
下層に積層された透明導電層４０がガラス基板１上を窓
部Wdに延びて形成されている。また走査線１１と共に形
成されたガラス基板１上の導体層１０の側面は全てゲー
ト絶縁層２で被覆されている。またＴＦＴ部Tfのチャネ
ルギャップ２３が延びる方向のアモルファスシリコン層
２１の両側の側面の一部が保護絶縁層３で被覆されてい
る。
【０２５４】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
【０２５５】この実施形態１０のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図５４（ａ）〜（ｄ）および図５８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図５５（ａ）〜（ｄ）および図５８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２および走査線端子部１１ａ上に形成される開口
部６３を除き、少なくとも前記第１の導体層１０（走査
線１１、走査線端子部１１ａ、ゲート電極１２、遮光層
１７）の上面および側面全体がゲート絶縁層２で覆われ
るように残して半導体層２０およびゲート絶縁層２を順
次エッチング除去する。これによって窓部Wdから半導体
層２０およびゲート絶縁層２が除去されてガラス基板１
が露出すると共に、ゲート電極１２上および走査線１１
上の２箇所に第１の導体層１０に達する開口部６１、６
２が形成され、かつ走査線端子部１１ａ上に第１の導体
層１０に達する開口部６３が形成される。 （第３工程） 図５６（ａ）〜（ｄ）および図５８
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、走査線端子部１１ａ上に
形成された開口部６３を通して走査線端子部１１ａに接
続する接続電極部４２と、共通配線および共通配線端子
部（図示せず）と、それぞれの画素領域において信号線
からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極
４１と、この画素電極からＴＦＴ部Tfに延びてドレイン
電極３２とチャネルギャップ２３を隔てて対向配置され
るソース電極３３とを残して第２の導体層５０をエッチ
ング除去する。この際、画素電極４１の辺部は蓄積容量
部Cpにおいて蓄積共通電極７２と重畳するように延ばし
て蓄積容量電極７１を形成し、またこの辺部に隣接する
画素電極の双方の辺部はそれぞれ遮光層１７と少なくと
も一部が重畳するように形成する。次に図５７（ａ）〜
（ｃ）に示すように、前記エッチングに用いたマスクパ
ターンまたはマスクを除去した後の第２の導体層５０を
マスクとして、露出したｎ +アモルファスシリコン層２
２をエッチング除去する。これによってチャネルギャッ
プ２３が形成されると共にこのチャネルギャップが延び
る方向に開口部６１，６２を越えてアモルファスシリコ
ン層２１が露出する。 （第４工程） 図５３（ａ）〜（ｄ）および図５８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および前記接続電極部４２および信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも信号線３１の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１を順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残して、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。次に画素
電極４１および接続電極部４２および信号線端子部３１
ａおよび共通配線端子部上の保護絶縁層に形成された開
口部に露出した金属層３０をエッチング除去して、透明
導電層４０からなる画素電極４１および信号線端子３５
および共通配線端子（図示せず）と、第１の導体層１０
上に半導体層２０およびゲート絶縁層２を貫通する開口
部６３を通して透明導電層４０が積層された走査線端子
１５とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図５４（ａ）〜（ｄ）および図５８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図５５（ａ）〜（ｄ）および図５８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２および走査線端子部１１ａ上に形成される開口
部６３を除き、少なくとも前記第１の導体層１０（走査
線１１、走査線端子部１１ａ、ゲート電極１２、遮光層
１７）の上面および側面全体がゲート絶縁層２で覆われ
るように残して半導体層２０およびゲート絶縁層２を順
次エッチング除去する。これによって窓部Wdから半導体
層２０およびゲート絶縁層２が除去されてガラス基板１
が露出すると共に、ゲート電極１２上および走査線１１
上の２箇所に第１の導体層１０に達する開口部６１、６
２が形成され、かつ走査線端子部１１ａ上に第１の導体
層１０に達する開口部６３が形成される。 （第３工程） 図５６（ａ）〜（ｄ）および図５８
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、走査線端子部１１ａ上に
形成された開口部６３を通して走査線端子部１１ａに接
続する接続電極部４２と、共通配線および共通配線端子
部（図示せず）と、それぞれの画素領域において信号線
からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極
４１と、この画素電極からＴＦＴ部Tfに延びてドレイン
電極３２とチャネルギャップ２３を隔てて対向配置され
るソース電極３３とを残して第２の導体層５０をエッチ
ング除去する。この際、画素電極４１の辺部は蓄積容量
部Cpにおいて蓄積共通電極７２と重畳するように延ばし
て蓄積容量電極７１を形成し、またこの辺部に隣接する
画素電極の双方の辺部はそれぞれ遮光層１７と少なくと
も一部が重畳するように形成する。次に図５７（ａ）〜
（ｃ）に示すように、前記エッチングに用いたマスクパ
ターンまたはマスクを除去した後の第２の導体層５０を
マスクとして、露出したｎ +アモルファスシリコン層２
２をエッチング除去する。これによってチャネルギャッ
プ２３が形成されると共にこのチャネルギャップが延び
る方向に開口部６１，６２を越えてアモルファスシリコ
ン層２１が露出する。 （第４工程） 図５３（ａ）〜（ｄ）および図５８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および前記接続電極部４２および信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも信号線３１の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１を順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残して、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。次に画素
電極４１および接続電極部４２および信号線端子部３１
ａおよび共通配線端子部上の保護絶縁層に形成された開
口部に露出した金属層３０をエッチング除去して、透明
導電層４０からなる画素電極４１および信号線端子３５
および共通配線端子（図示せず）と、第１の導体層１０
上に半導体層２０およびゲート絶縁層２を貫通する開口
部６３を通して透明導電層４０が積層された走査線端子
１５とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
【０２５６】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０２５７】実施形態１０のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
走査線と共に形成された透明絶縁性基板上の導体層が透
明導電層との接続部を除き全てゲート絶縁層で被覆され
ているので、信号線の金属層や透明導電層のエッチング
中に下層の走査線やゲート電極などの回路要素が侵食さ
れたり、走査線と信号線がショートしたりすることがな
く、歩留を向上することができる。またこのアクティブ
マトリックス基板は、保護トランジスタが形成可能であ
り、製造工程中での不用意な電撃から画素領域のＴＦＴ
を保護することができる。また走査線と信号線間の絶縁
破壊を防止することができ、歩留を向上することができ
る。またこのアクティブマトリックス基板は、ＴＦＴ部
のチャネルギャップが延びる方向の半導体層の両側側面
の一部が保護絶縁層で被覆されているので、半導体層の
側面を経路とするリークを防止でき、薄膜トランジスタ
の信頼性を確保することができる。またこのアクティブ
マトリックス基板は、信号線の金属層や透明導電層のエ
ッチング時にゲート電極上のゲート絶縁層と半導体層と
を貫通する開口部を通してエッチング液がしみ込み、ゲ
ート電極や走査線の下層の導電膜が侵食されることを防
止でき、歩留を向上することができる。またこのアクテ
ィブマトリックス基板は、信号線が金属層と透明導電層
とで積層されて形成されているので、信号線の配線抵抗
が低減できると共に断線不良などによる歩留の低下が抑
えられ、またソース電極と画素電極とが透明導電層によ
って一体に形成されているので、接続による電気抵抗の
増大が抑えられ信頼性が向上する。またこのアクティブ
マトリックス基板は、走査線がＡｌとＴｉなどの高融点
金属との積層膜で形成されているので、走査線の配線抵
抗を低減できる。また走査線端子の走査線ドライバとの
接続部がＩＴＯで形成されているので、端子部での表面
酸化を防止でき、走査線ドライバとの接続信頼性を確保
することができる。またこのアクティブマトリックス基
板は、走査線と信号線との交差部分に半導体層が形成さ
れているので、走査線と信号線との絶縁耐圧が向上す
る。また画素電極と遮光層とが少なくとも部分的に重畳
するように形成されているので、重ねずれマージンを大
きくとらなければならないカラーフィルター基板のブラ
ックマトリックスを縮小でき、開口率を向上することが
できる。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
走査線と共に形成された透明絶縁性基板上の導体層が透
明導電層との接続部を除き全てゲート絶縁層で被覆され
ているので、信号線の金属層や透明導電層のエッチング
中に下層の走査線やゲート電極などの回路要素が侵食さ
れたり、走査線と信号線がショートしたりすることがな
く、歩留を向上することができる。またこのアクティブ
マトリックス基板は、保護トランジスタが形成可能であ
り、製造工程中での不用意な電撃から画素領域のＴＦＴ
を保護することができる。また走査線と信号線間の絶縁
破壊を防止することができ、歩留を向上することができ
る。またこのアクティブマトリックス基板は、ＴＦＴ部
のチャネルギャップが延びる方向の半導体層の両側側面
の一部が保護絶縁層で被覆されているので、半導体層の
側面を経路とするリークを防止でき、薄膜トランジスタ
の信頼性を確保することができる。またこのアクティブ
マトリックス基板は、信号線の金属層や透明導電層のエ
ッチング時にゲート電極上のゲート絶縁層と半導体層と
を貫通する開口部を通してエッチング液がしみ込み、ゲ
ート電極や走査線の下層の導電膜が侵食されることを防
止でき、歩留を向上することができる。またこのアクテ
ィブマトリックス基板は、信号線が金属層と透明導電層
とで積層されて形成されているので、信号線の配線抵抗
が低減できると共に断線不良などによる歩留の低下が抑
えられ、またソース電極と画素電極とが透明導電層によ
って一体に形成されているので、接続による電気抵抗の
増大が抑えられ信頼性が向上する。またこのアクティブ
マトリックス基板は、走査線がＡｌとＴｉなどの高融点
金属との積層膜で形成されているので、走査線の配線抵
抗を低減できる。また走査線端子の走査線ドライバとの
接続部がＩＴＯで形成されているので、端子部での表面
酸化を防止でき、走査線ドライバとの接続信頼性を確保
することができる。またこのアクティブマトリックス基
板は、走査線と信号線との交差部分に半導体層が形成さ
れているので、走査線と信号線との絶縁耐圧が向上す
る。また画素電極と遮光層とが少なくとも部分的に重畳
するように形成されているので、重ねずれマージンを大
きくとらなければならないカラーフィルター基板のブラ
ックマトリックスを縮小でき、開口率を向上することが
できる。
【０２５８】（実施形態１１）図５９（ａ）は実施形態
１１のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図５９（ｂ）はその線Ａ−Ａ’で切
った断面図、図５９（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図５９（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図６０〜図６３はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図５９と同
様に、図６０〜図６３の（ａ）は１画素領域を示す透視
平面図、図６０〜図６２の（ｂ）、（ｃ）、（ｄ）と図
６３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図６４（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図６４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１１のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と第２の導体層５０
からなる複数の信号線３１とがゲート絶縁層２を介して
直交して配列され、この走査線１１と信号線３１との交
点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた光が透過す
る窓部Wdに透明導電層４０からなる画素電極４１が形成
され、ドレイン電極３２は信号線３１に、ソース電極３
３は画素電極４１にそれぞれ接続されてＴＮ型のアクテ
ィブマトリックス基板を構成している。
１１のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図５９（ｂ）はその線Ａ−Ａ’で切
った断面図、図５９（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図５９（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図６０〜図６３はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図５９と同
様に、図６０〜図６３の（ａ）は１画素領域を示す透視
平面図、図６０〜図６２の（ｂ）、（ｃ）、（ｄ）と図
６３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図６４（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図６４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１１のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と第２の導体層５０
からなる複数の信号線３１とがゲート絶縁層２を介して
直交して配列され、この走査線１１と信号線３１との交
点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電
極１２と、このゲ−ト電極にゲート絶縁層２を介して対
向する島状のアモルファスシリコン層２１およびｎ+ア
モルファスシリコン層２２からなる半導体層２０と、こ
の半導体層上に第２の導体層５０からなりチャネルギャ
ップ２３を隔てて形成された一対のドレイン電極３２お
よびソース電極３３とからなる逆スタガ型ＴＦＴが形成
され、走査線１１と信号線３１とに囲まれた光が透過す
る窓部Wdに透明導電層４０からなる画素電極４１が形成
され、ドレイン電極３２は信号線３１に、ソース電極３
３は画素電極４１にそれぞれ接続されてＴＮ型のアクテ
ィブマトリックス基板を構成している。
【０２５９】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉなどの高融点金属またはその窒化
膜からなる上層金属層１０Ｂとを積層して形成されてい
る。また信号線３１、ドレイン電極３２、ソース電極３
３を形成する第２の導体層５０は、ＩＴＯからなる透明
導電層４０上にＣｒやＭｏからなる金属層３０を積層し
て形成されている。画素電極４１は、透明導電層４０と
金属層３０とからなる第２の導体層５０がゲート絶縁層
２および半導体層２０の積層膜の側面を覆うようにソー
ス電極３３からガラス基板１上に垂下し、さらに金属層
３０の下層に積層された透明導電層４０がガラス基板１
上を窓部Wdに延びて形成されている。また走査線１１と
共に形成されたガラス基板１上の導体層１０の側面は全
てゲート絶縁層２で被覆されている。またＴＦＴ部Tfの
チャネルギャップ２３が延びる方向のアモルファスシリ
コン層２１の両側の側面の一部が保護絶縁層３で被覆さ
れている。また本実施形態では、走査線端子部のように
第１の導体層１０と第２の導体層５０の接続部上では保
護絶縁層３の開口部が形成されないようになっている。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉなどの高融点金属またはその窒化
膜からなる上層金属層１０Ｂとを積層して形成されてい
る。また信号線３１、ドレイン電極３２、ソース電極３
３を形成する第２の導体層５０は、ＩＴＯからなる透明
導電層４０上にＣｒやＭｏからなる金属層３０を積層し
て形成されている。画素電極４１は、透明導電層４０と
金属層３０とからなる第２の導体層５０がゲート絶縁層
２および半導体層２０の積層膜の側面を覆うようにソー
ス電極３３からガラス基板１上に垂下し、さらに金属層
３０の下層に積層された透明導電層４０がガラス基板１
上を窓部Wdに延びて形成されている。また走査線１１と
共に形成されたガラス基板１上の導体層１０の側面は全
てゲート絶縁層２で被覆されている。またＴＦＴ部Tfの
チャネルギャップ２３が延びる方向のアモルファスシリ
コン層２１の両側の側面の一部が保護絶縁層３で被覆さ
れている。また本実施形態では、走査線端子部のように
第１の導体層１０と第２の導体層５０の接続部上では保
護絶縁層３の開口部が形成されないようになっている。
【０２６０】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
【０２６１】この実施形態１１のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図６０（ａ）〜（ｄ）および図６４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図６１（ａ）〜（ｄ）および図６４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２および走査線端部１１ｂ上に形成される開口部
６３を除き、少なくとも前記第１の導体層１０（走査線
１１、ゲート電極１２、遮光層１７）の上面および側面
全体がゲート絶縁層２で覆われるように残して半導体層
２０およびゲート絶縁層２を順次エッチング除去する。
これによって窓部Wdから半導体層２０およびゲート絶縁
層２が除去されてガラス基板１が露出すると共に、ゲー
ト電極１２上および走査線１１上の２箇所に第１の導体
層１０に達する開口部６１、６２が形成され、かつ走査
線端部１１ｂ上に第１の導体層１０に達する開口部６３
が形成される。 （第３工程） 図６２（ａ）〜（ｄ）および図６４
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、走査線端子部１１ａ上に
形成された開口部６３を通して走査線端部１１ｂに接続
する接続電極部４２と、この接続電極部からさらに延び
て走査線端子部位GSに形成される走査線端子部１１ａ
と、共通配線および共通配線端子部（図示せず）と、そ
れぞれの画素領域において信号線からＴＦＴ部Tfに延び
るドレイン電極３２と、画素電極４１と、この画素電極
からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギ
ャップ２３を隔てて対向配置されるソース電極３３とを
残して第２の導体層５０をエッチング除去する。この
際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共
通電極７２と重畳するように延ばして蓄積容量電極７１
を形成し、またこの辺部に隣接する画素電極の双方の辺
部はそれぞれ遮光層１７と少なくとも一部が重畳するよ
うに形成する。次に図６３（ａ）〜（ｃ）に示すよう
に、前記エッチングに用いたマスクパターンまたはマス
クを除去した後の第２の導体層５０をマスクとして、露
出したｎ +アモルファスシリコン層２２をエッチング除
去する。これによってチャネルギャップ２３が形成され
ると共にこのチャネルギャップが延びる方向に開口部６
１、６２を越えてアモルファスシリコン層２１が露出す
る。 （第４工程） 図５９（ａ）〜（ｄ）および図６４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および前記走査線端子部１１ａおよび信号線端子部
３１ａおよび共通配線端子部（図示せず）上の保護絶縁
層３と、少なくとも信号線３１の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。次に画素
電極４１および走査線端子部１１ａおよび信号線端子部
３１ａおよび共通配線端子部上の保護絶縁層に形成され
た開口部に露出した金属層３０をエッチング除去して、
透明導電層４０からなる画素電極４１および走査線端子
１５および信号線端子３５および共通配線端子（図示せ
ず）を露出させる。最後に約２８０℃のアニール工程を
経てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図６０（ａ）〜（ｄ）および図６４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図６１（ａ）〜（ｄ）および図６４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２および走査線端部１１ｂ上に形成される開口部
６３を除き、少なくとも前記第１の導体層１０（走査線
１１、ゲート電極１２、遮光層１７）の上面および側面
全体がゲート絶縁層２で覆われるように残して半導体層
２０およびゲート絶縁層２を順次エッチング除去する。
これによって窓部Wdから半導体層２０およびゲート絶縁
層２が除去されてガラス基板１が露出すると共に、ゲー
ト電極１２上および走査線１１上の２箇所に第１の導体
層１０に達する開口部６１、６２が形成され、かつ走査
線端部１１ｂ上に第１の導体層１０に達する開口部６３
が形成される。 （第３工程） 図６２（ａ）〜（ｄ）および図６４
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、信号線３１と、信号線端子部位DSに形成
される信号線端子部３１ａと、走査線端子部１１ａ上に
形成された開口部６３を通して走査線端部１１ｂに接続
する接続電極部４２と、この接続電極部からさらに延び
て走査線端子部位GSに形成される走査線端子部１１ａ
と、共通配線および共通配線端子部（図示せず）と、そ
れぞれの画素領域において信号線からＴＦＴ部Tfに延び
るドレイン電極３２と、画素電極４１と、この画素電極
からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギ
ャップ２３を隔てて対向配置されるソース電極３３とを
残して第２の導体層５０をエッチング除去する。この
際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共
通電極７２と重畳するように延ばして蓄積容量電極７１
を形成し、またこの辺部に隣接する画素電極の双方の辺
部はそれぞれ遮光層１７と少なくとも一部が重畳するよ
うに形成する。次に図６３（ａ）〜（ｃ）に示すよう
に、前記エッチングに用いたマスクパターンまたはマス
クを除去した後の第２の導体層５０をマスクとして、露
出したｎ +アモルファスシリコン層２２をエッチング除
去する。これによってチャネルギャップ２３が形成され
ると共にこのチャネルギャップが延びる方向に開口部６
１、６２を越えてアモルファスシリコン層２１が露出す
る。 （第４工程） 図５９（ａ）〜（ｄ）および図６４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および前記走査線端子部１１ａおよび信号線端子部
３１ａおよび共通配線端子部（図示せず）上の保護絶縁
層３と、少なくとも信号線３１の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。次に画素
電極４１および走査線端子部１１ａおよび信号線端子部
３１ａおよび共通配線端子部上の保護絶縁層に形成され
た開口部に露出した金属層３０をエッチング除去して、
透明導電層４０からなる画素電極４１および走査線端子
１５および信号線端子３５および共通配線端子（図示せ
ず）を露出させる。最後に約２８０℃のアニール工程を
経てアクティブマトリックス基板を完成させる。
【０２６２】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
【０２６３】実施形態１１のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
第１の導体層と第２の導体層の接続部上に保護絶縁層の
開口部が設けられていないので、第１の導体層と第２の
導体層の金属層に同じ金属を用いたり、異なる金属を用
いた場合でも第１の導体層が第２の導体層の金属層のエ
ッチングに対して選択性がない場合、保護絶縁層の開口
後第２の導体層の金属層をエッチング除去するときに、
上記接続部でエッチング液が透明導電層を通してしみ込
み、第１の導体層が侵食されることを防止することがで
きる。また信号線の金属層や透明導電層のエッチング時
に走査線などの回路要素の侵食が防止される効果、静電
保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号
線の低抵抗化などの効果および絶縁耐圧や開口率の向上
の効果については、実施形態１０と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
第１の導体層と第２の導体層の接続部上に保護絶縁層の
開口部が設けられていないので、第１の導体層と第２の
導体層の金属層に同じ金属を用いたり、異なる金属を用
いた場合でも第１の導体層が第２の導体層の金属層のエ
ッチングに対して選択性がない場合、保護絶縁層の開口
後第２の導体層の金属層をエッチング除去するときに、
上記接続部でエッチング液が透明導電層を通してしみ込
み、第１の導体層が侵食されることを防止することがで
きる。また信号線の金属層や透明導電層のエッチング時
に走査線などの回路要素の侵食が防止される効果、静電
保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号
線の低抵抗化などの効果および絶縁耐圧や開口率の向上
の効果については、実施形態１０と全く同様である。
【０２６４】（実施形態１２）図６５（ａ）は実施形態
１２のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図６５（ｂ）はその線Ａ−Ａ’で切
った断面図、図６５（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図６５（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図６６〜図６９はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図６５と同
様に、図６６〜図６８の（ａ）は１画素領域を示す透視
平面図、図６６〜図６８の（ｂ）、（ｃ）、（ｄ）と図
６９（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図７０（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図７０（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１２のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と、複数の信号線３
１とが直交して配列され、この走査線１１と信号線３１
との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲ
ート電極１２と、このゲ−ト電極にゲート絶縁層２を介
して対向する島状のアモルファスシリコン層２１および
ｎ+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層からなりチャネルギ
ャップ２３を隔てて形成された一対のドレイン電極３２
およびソース電極３３とからなる逆スタガ型ＴＦＴが形
成され、走査線１１と信号線３１とに囲まれた光が透過
する窓部Wdに透明導電層４０からなる画素電極４１が形
成され、ドレイン電極３２は信号線３１に、ソース電極
３３は画素電極４１にそれぞれ接続されてＴＮ型のアク
ティブマトリックス基板を構成している。
１２のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図６５（ｂ）はその線Ａ−Ａ’で切
った断面図、図６５（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図６５（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図６６〜図６９はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図６５と同
様に、図６６〜図６８の（ａ）は１画素領域を示す透視
平面図、図６６〜図６８の（ｂ）、（ｃ）、（ｄ）と図
６９（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図７０（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図７０（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１２のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と、複数の信号線３
１とが直交して配列され、この走査線１１と信号線３１
との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲ
ート電極１２と、このゲ−ト電極にゲート絶縁層２を介
して対向する島状のアモルファスシリコン層２１および
ｎ+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層からなりチャネルギ
ャップ２３を隔てて形成された一対のドレイン電極３２
およびソース電極３３とからなる逆スタガ型ＴＦＴが形
成され、走査線１１と信号線３１とに囲まれた光が透過
する窓部Wdに透明導電層４０からなる画素電極４１が形
成され、ドレイン電極３２は信号線３１に、ソース電極
３３は画素電極４１にそれぞれ接続されてＴＮ型のアク
ティブマトリックス基板を構成している。
【０２６５】このアクティブマトリックス基板におい
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８にゲート絶縁層２お
よび半導体層２０を貫通する開口部６５を通して接続す
る第２の導体層５０からなる上層信号線３６とから形成
されている。
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８にゲート絶縁層２お
よび半導体層２０を貫通する開口部６５を通して接続す
る第２の導体層５０からなる上層信号線３６とから形成
されている。
【０２６６】走査線１１、ゲート電極１２、下層信号線
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭ
ｏからなる金属層３０を積層して形成されている。画素
電極４１は、透明導電層４０と金属層３０とからなる第
２の導体層５０がゲート絶縁層２および半導体層２０の
積層膜の側面を覆うようにソース電極３３からガラス基
板１上に垂下し、さらに金属層３０の下層に積層された
透明導電層４０がガラス基板１上を窓部Wdに延びて形成
されている。また走査線１１と共に形成されたガラス基
板１上の導体層１０の側面は全てゲート絶縁層２で被覆
されている。またＴＦＴ部Tfのチャネルギャップ２３が
延びる方向のアモルファスシリコン層２１の両側の側面
の一部が保護絶縁層３で被覆されている。
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭ
ｏからなる金属層３０を積層して形成されている。画素
電極４１は、透明導電層４０と金属層３０とからなる第
２の導体層５０がゲート絶縁層２および半導体層２０の
積層膜の側面を覆うようにソース電極３３からガラス基
板１上に垂下し、さらに金属層３０の下層に積層された
透明導電層４０がガラス基板１上を窓部Wdに延びて形成
されている。また走査線１１と共に形成されたガラス基
板１上の導体層１０の側面は全てゲート絶縁層２で被覆
されている。またＴＦＴ部Tfのチャネルギャップ２３が
延びる方向のアモルファスシリコン層２１の両側の側面
の一部が保護絶縁層３で被覆されている。
【０２６７】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
【０２６８】この実施形態１２のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図６６（ａ）〜（ｄ）および図７０
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において前記走査線１１からＴＦＴ部Tfに延びる
ゲート電極１２と、隣合う走査線１１の間に前記走査線
と非接触に形成され信号線３１の一部となる下層信号線
１８と、前段の走査線１１内に形成される蓄積共通電極
７２と、遮光層１７とを残して第１の導体層１０をエッ
チング除去する。 （第２工程） 図６７（ａ）〜（ｄ）および図７０
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２、下層信号線１８の両端部上に形成される開口
部６５および走査線端子部１１ａ上に形成される開口部
６３を除き、少なくとも前記第１の導体層１０（走査線
１１、走査線端子部１１ａ、下層信号線１８、ゲート電
極１２、遮光層１７）の上面および側面全体がゲート絶
縁層２で覆われるように残して半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。これによって窓
部Wdから半導体層２０およびゲート絶縁層２が除去され
てガラス基板１が露出すると共に、それぞれ第１の導体
層１０に達する開口部６１、６２、６３、６５が形成さ
れる。 （第３工程） 図６８（ａ）〜（ｄ）および図７０
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、走査線端子部１１ａ上の開口部６３を通
して走査線端子部１１ａに接続する接続電極部４２と、
信号線端子部位DSに形成される信号線端子部３１ａと、
隣接する画素領域の走査線１１を挟んで対向する下層信
号線１８に半導体層２０およびゲート絶縁層２を貫通す
る開口部６５を通して接続する上層信号線３６と、共通
配線と共通配線端子部（図示せず）と、それぞれの画素
領域において上層信号線３６からＴＦＴ部Tfに延びるド
レイン電極３２と、画素電極４１と、この画素電極から
ＴＦＴ部Tfに延びてドレイン電極とチャネルギャップ２
３を隔てて対向配置されるソース電極３３とを残して第
２の導体層５０をエッチング除去する。この際、画素電
極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２
と重畳するように延ばして蓄積容量電極７１を形成し、
またこの辺部に隣接する画素電極の双方の辺部はそれぞ
れ遮光層１７と少なくとも一部が重畳するように形成す
る。 次に図６９（ａ）〜（ｃ）に示す
ように、前記エッチングに用いたマスクパターンまたは
マスクを除去した後の第２の導体層５０をマスクとして
露出したｎ+アモルファスシリコン層２２をエッチング
除去する。これによってチャネルギャップ２３が形成さ
れると共にこのチャネルギャップが延びる方向に開口部
６１、６２を越えてアモルファスシリコン層２１が露出
する。 （第４工程） 図６５（ａ）〜（ｄ）および図７０
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および接続電極部４２および信号線端子部３１ａお
よび共通配線端子部（図示せず）上の保護絶縁層３と、
少なくとも上層信号線３６の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１とを順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残し、その外側の保護絶縁層およびアモ
ルファスシリコン層をエッチング除去する。次に画素電
極４１および接続電極部４２および信号線端子部３１ａ
および共通配線端子部上の保護絶縁層３に形成された開
口部に露出した金属層３０をエッチング除去して、透明
導電層４０からなる画素電極４１および信号線端子３５
および共通配線端子（図示せず）と、第１の導体層１０
上に半導体層２０およびゲート絶縁層２を貫通する開口
部６３を通して透明導電層４０が積層された走査線端子
１５とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図６６（ａ）〜（ｄ）および図７０
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において前記走査線１１からＴＦＴ部Tfに延びる
ゲート電極１２と、隣合う走査線１１の間に前記走査線
と非接触に形成され信号線３１の一部となる下層信号線
１８と、前段の走査線１１内に形成される蓄積共通電極
７２と、遮光層１７とを残して第１の導体層１０をエッ
チング除去する。 （第２工程） 図６７（ａ）〜（ｄ）および図７０
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２、下層信号線１８の両端部上に形成される開口
部６５および走査線端子部１１ａ上に形成される開口部
６３を除き、少なくとも前記第１の導体層１０（走査線
１１、走査線端子部１１ａ、下層信号線１８、ゲート電
極１２、遮光層１７）の上面および側面全体がゲート絶
縁層２で覆われるように残して半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。これによって窓
部Wdから半導体層２０およびゲート絶縁層２が除去され
てガラス基板１が露出すると共に、それぞれ第１の導体
層１０に達する開口部６１、６２、６３、６５が形成さ
れる。 （第３工程） 図６８（ａ）〜（ｄ）および図７０
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、走査線端子部１１ａ上の開口部６３を通
して走査線端子部１１ａに接続する接続電極部４２と、
信号線端子部位DSに形成される信号線端子部３１ａと、
隣接する画素領域の走査線１１を挟んで対向する下層信
号線１８に半導体層２０およびゲート絶縁層２を貫通す
る開口部６５を通して接続する上層信号線３６と、共通
配線と共通配線端子部（図示せず）と、それぞれの画素
領域において上層信号線３６からＴＦＴ部Tfに延びるド
レイン電極３２と、画素電極４１と、この画素電極から
ＴＦＴ部Tfに延びてドレイン電極とチャネルギャップ２
３を隔てて対向配置されるソース電極３３とを残して第
２の導体層５０をエッチング除去する。この際、画素電
極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２
と重畳するように延ばして蓄積容量電極７１を形成し、
またこの辺部に隣接する画素電極の双方の辺部はそれぞ
れ遮光層１７と少なくとも一部が重畳するように形成す
る。 次に図６９（ａ）〜（ｃ）に示す
ように、前記エッチングに用いたマスクパターンまたは
マスクを除去した後の第２の導体層５０をマスクとして
露出したｎ+アモルファスシリコン層２２をエッチング
除去する。これによってチャネルギャップ２３が形成さ
れると共にこのチャネルギャップが延びる方向に開口部
６１、６２を越えてアモルファスシリコン層２１が露出
する。 （第４工程） 図６５（ａ）〜（ｄ）および図７０
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および接続電極部４２および信号線端子部３１ａお
よび共通配線端子部（図示せず）上の保護絶縁層３と、
少なくとも上層信号線３６の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１とを順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残し、その外側の保護絶縁層およびアモ
ルファスシリコン層をエッチング除去する。次に画素電
極４１および接続電極部４２および信号線端子部３１ａ
および共通配線端子部上の保護絶縁層３に形成された開
口部に露出した金属層３０をエッチング除去して、透明
導電層４０からなる画素電極４１および信号線端子３５
および共通配線端子（図示せず）と、第１の導体層１０
上に半導体層２０およびゲート絶縁層２を貫通する開口
部６３を通して透明導電層４０が積層された走査線端子
１５とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
【０２６９】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０２７０】実施形態１２のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
信号線の一部が下層信号線として画素電極と異なる層に
形成されているので、信号線と画素電極とのショートを
低減でき、歩留を向上することができる。また信号線の
金属層や透明導電層のエッチング時に走査線などの回路
要素の侵食が防止される効果、静電保護の効果、ＴＦＴ
の信頼性向上の効果、走査線や信号線の低抵抗化などの
効果および絶縁耐圧や開口率の向上の効果については、
実施形態１０と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
信号線の一部が下層信号線として画素電極と異なる層に
形成されているので、信号線と画素電極とのショートを
低減でき、歩留を向上することができる。また信号線の
金属層や透明導電層のエッチング時に走査線などの回路
要素の侵食が防止される効果、静電保護の効果、ＴＦＴ
の信頼性向上の効果、走査線や信号線の低抵抗化などの
効果および絶縁耐圧や開口率の向上の効果については、
実施形態１０と全く同様である。
【０２７１】（実施形態１３）図７１（ａ）は、実施形
態１３のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図７１（ｂ）は、その線Ａ−Ａ’
で切った断面図、図７１（ｃ）はその線Ｂ−Ｂ’で切っ
た断面図、図７１（ｄ）はその線Ｃ−Ｃ’で切った断面
図である。また図７２〜図７５はこのアクティブマトリ
ックス基板の製造工程を示す図で、それぞれ第１工程〜
第３工程およびＴＦＴのチャネル形成後を示す。図７１
と同様に、図７２〜図７４の（ａ）は１画素領域を示す
透視平面図、図７２〜図７４の（ｂ）、（ｃ）、（ｄ）
と図７５（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図７６（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図７６（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１３のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と、複数の信号線３
１とが直交して配列され、この走査線１１と信号線３１
との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲ
ート電極１２と、このゲ−ト電極にゲート絶縁層２を介
して対向する島状のアモルファスシリコン層２１および
ｎ+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層５０からなりチャネ
ルギャップ２３を隔てて形成された一対のドレイン電極
３２およびソース電極３３とからなる逆スタガ型ＴＦＴ
が形成され、走査線１１と信号線３１とに囲まれた光が
透過する窓部Wdに透明導電層４０からなる画素電極４１
が形成され、ドレイン電極３２は信号線３１に、ソース
電極３３は画素電極４１にそれぞれ接続されてＴＮ型の
アクティブマトリックス基板を構成している。
態１３のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図７１（ｂ）は、その線Ａ−Ａ’
で切った断面図、図７１（ｃ）はその線Ｂ−Ｂ’で切っ
た断面図、図７１（ｄ）はその線Ｃ−Ｃ’で切った断面
図である。また図７２〜図７５はこのアクティブマトリ
ックス基板の製造工程を示す図で、それぞれ第１工程〜
第３工程およびＴＦＴのチャネル形成後を示す。図７１
と同様に、図７２〜図７４の（ａ）は１画素領域を示す
透視平面図、図７２〜図７４の（ｂ）、（ｃ）、（ｄ）
と図７５（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図７６（ａ）はこのアクティブマトリックス基板の
端子部の断面図で、左側が走査線端子部位GSの、右側が
信号線端子部位DSのそれぞれ長辺方向の断面図である。
図７６（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工
程〜第３工程を示す図である。この実施形態１３のアク
ティブマトリックス基板は、ガラス基板１上に第１の導
体層１０からなる複数の走査線１１と、複数の信号線３
１とが直交して配列され、この走査線１１と信号線３１
との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲ
ート電極１２と、このゲ−ト電極にゲート絶縁層２を介
して対向する島状のアモルファスシリコン層２１および
ｎ+アモルファスシリコン層２２からなる半導体層２０
と、この半導体層上に第２の導体層５０からなりチャネ
ルギャップ２３を隔てて形成された一対のドレイン電極
３２およびソース電極３３とからなる逆スタガ型ＴＦＴ
が形成され、走査線１１と信号線３１とに囲まれた光が
透過する窓部Wdに透明導電層４０からなる画素電極４１
が形成され、ドレイン電極３２は信号線３１に、ソース
電極３３は画素電極４１にそれぞれ接続されてＴＮ型の
アクティブマトリックス基板を構成している。
【０２７２】このアクティブマトリックス基板におい
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８にゲート絶縁層２お
よび半導体層２０を貫通する開口部６５を通して接続す
る第２の導体層５０からなる上層信号線３６とから形成
されている。
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８にゲート絶縁層２お
よび半導体層２０を貫通する開口部６５を通して接続す
る第２の導体層５０からなる上層信号線３６とから形成
されている。
【０２７３】走査線１１、ゲート電極１２、下層信号線
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭ
ｏからなる金属層３０を積層して形成されている。画素
電極４１は、透明導電層４０と金属層３０とからなる第
２の導体層５０がゲート絶縁層２および半導体層２０の
積層膜の側面を覆うようにソース電極３３からガラス基
板１上に垂下し、さらに金属層３０の下層に積層された
透明導電層４０がガラス基板１上を窓部Wdに延びて形成
されている。また走査線１１と共に形成されたガラス基
板１上の導体層１０の側面は全てゲート絶縁層２で被覆
されている。またＴＦＴ部Tfのチャネルギャップ２３が
延びる方向のアモルファスシリコン層２１の両側の側面
の一部が保護絶縁層３で被覆されている。また本実施形
態では、走査線端子部のように第１の導体層１０と第２
の導体層５０の接続部上では保護絶縁層３の開口部が形
成されないようになっている。
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭ
ｏからなる金属層３０を積層して形成されている。画素
電極４１は、透明導電層４０と金属層３０とからなる第
２の導体層５０がゲート絶縁層２および半導体層２０の
積層膜の側面を覆うようにソース電極３３からガラス基
板１上に垂下し、さらに金属層３０の下層に積層された
透明導電層４０がガラス基板１上を窓部Wdに延びて形成
されている。また走査線１１と共に形成されたガラス基
板１上の導体層１０の側面は全てゲート絶縁層２で被覆
されている。またＴＦＴ部Tfのチャネルギャップ２３が
延びる方向のアモルファスシリコン層２１の両側の側面
の一部が保護絶縁層３で被覆されている。また本実施形
態では、走査線端子部のように第１の導体層１０と第２
の導体層５０の接続部上では保護絶縁層３の開口部が形
成されないようになっている。
【０２７４】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。さらに走査線
１１と信号線３１とが交差する部分には、ゲート絶縁層
２と信号線３１との間に半導体層２０が残されて形成さ
れている。
【０２７５】この実施形態１３のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図７２（ａ）〜（ｄ）および図７６
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間に走査線と非接触
に形成され信号線３１の一部となる下層信号線１８と、
前段の走査線１１内に形成される蓄積共通電極７２と、
遮光層１７とを残して第１の導体層１０をエッチング除
去する。 （第２工程） 図７３（ａ）〜（ｄ）および図７６
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２、下層走査線１８の両端部上に形成される開口
部６５および走査線端部１１ｂの上に形成される端子開
口部６３を除き、少なくとも前記第１の導体層１０（走
査線１１、ゲート電極１２、下層走査線１８、遮光層１
７）の上面および側面全体がゲート絶縁層２で覆われる
ように残して半導体層２０およびゲート絶縁層２を順次
エッチング除去する。これによって窓部Wdから半導体層
２０およびゲート絶縁層２が除去されてガラス基板１が
露出すると共に、それぞれ第１の導体層１０に達する開
口部６１、６２、６３、６５が形成される。 （第３工程） 図７４（ａ）〜（ｄ）および図７６
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、走査線端部１１ｂ上で半導体層２０およ
びゲート絶縁層２を貫通する開口部６３を通して走査線
端部１１ｂに接続する接続電極部４２と、この接続電極
部からさらに延びて走査線端子部位GSに形成される走査
線端子部１１ａと、信号線端子部位DSに形成される信号
線端子部３１ａと、隣接する画素領域の走査線１１を挟
んで対向する下層信号線１８に半導体層２０およびゲー
ト絶縁層２を貫通する開口部６５を通して接続する上層
信号線３６と、共通配線および共通配線端子部（図示せ
ず）と、それぞれの画素領域において上層信号線３６か
らＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４
１と、この画素電極からＴＦＴ部Tfに延びてドレイン電
極とチャネルギャップ２３を隔てて対向配置されるソー
ス電極３３とを残して第２の導体層５０をエッチング除
去する。この際、画素電極４１の辺部は蓄積容量部Cpに
おいて蓄積共通電極７２と重畳するように延ばして蓄積
容量電極７１を形成し、またこの辺部に隣接する画素電
極の双方の辺部はそれぞれ遮光層１７と少なくとも一部
が重畳するように形成する。次に図７５（ａ）〜（ｃ）
に示すように、前記エッチングに用いたマスクパターン
またはマスクを除去した後の第２の導体層５０をマスク
として露出したｎ+アモルファスシリコン層２２をエッ
チング除去する。これによってチャネルギャップ２３が
形成されると共にこのチャネルギャップが延びる方向に
開口部６１、６２を越えてアモルファスシリコン層２１
が露出する。 （第４工程） 図７１（ａ）〜（ｄ）および図７６
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。次に画素
電極４１および走査線端子部１１ａおよび信号線端子部
３１ａおよび共通配線端子部上の保護絶縁層３の開口部
に露出した金属層３０をエッチング除去して、透明導電
層４０からなる画素電極４１および走査線端子１５およ
び信号線端子３５および共通配線端子（図示せず）を露
出させる。最後に約２８０℃のアニール工程を経てアク
ティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図７２（ａ）〜（ｄ）および図７６
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間に走査線と非接触
に形成され信号線３１の一部となる下層信号線１８と、
前段の走査線１１内に形成される蓄積共通電極７２と、
遮光層１７とを残して第１の導体層１０をエッチング除
去する。 （第２工程） 図７３（ａ）〜（ｄ）および図７６
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ゲート電極１２上の長さ方向先
端側の開口部６１、ゲート電極基部の走査線１１上の開
口部６２、下層走査線１８の両端部上に形成される開口
部６５および走査線端部１１ｂの上に形成される端子開
口部６３を除き、少なくとも前記第１の導体層１０（走
査線１１、ゲート電極１２、下層走査線１８、遮光層１
７）の上面および側面全体がゲート絶縁層２で覆われる
ように残して半導体層２０およびゲート絶縁層２を順次
エッチング除去する。これによって窓部Wdから半導体層
２０およびゲート絶縁層２が除去されてガラス基板１が
露出すると共に、それぞれ第１の導体層１０に達する開
口部６１、６２、６３、６５が形成される。 （第３工程） 図７４（ａ）〜（ｄ）および図７６
（ｄ）に示すように、上記基板上にスパッタリングによ
り連続して約５０ｎｍのＩＴＯからなる透明導電層４０
と約２００ｎｍのＣｒからなる金属層３０とを成膜して
第２の導体層５０を形成する。次にフォトリソグラフィ
工程を通して、走査線端部１１ｂ上で半導体層２０およ
びゲート絶縁層２を貫通する開口部６３を通して走査線
端部１１ｂに接続する接続電極部４２と、この接続電極
部からさらに延びて走査線端子部位GSに形成される走査
線端子部１１ａと、信号線端子部位DSに形成される信号
線端子部３１ａと、隣接する画素領域の走査線１１を挟
んで対向する下層信号線１８に半導体層２０およびゲー
ト絶縁層２を貫通する開口部６５を通して接続する上層
信号線３６と、共通配線および共通配線端子部（図示せ
ず）と、それぞれの画素領域において上層信号線３６か
らＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４
１と、この画素電極からＴＦＴ部Tfに延びてドレイン電
極とチャネルギャップ２３を隔てて対向配置されるソー
ス電極３３とを残して第２の導体層５０をエッチング除
去する。この際、画素電極４１の辺部は蓄積容量部Cpに
おいて蓄積共通電極７２と重畳するように延ばして蓄積
容量電極７１を形成し、またこの辺部に隣接する画素電
極の双方の辺部はそれぞれ遮光層１７と少なくとも一部
が重畳するように形成する。次に図７５（ａ）〜（ｃ）
に示すように、前記エッチングに用いたマスクパターン
またはマスクを除去した後の第２の導体層５０をマスク
として露出したｎ+アモルファスシリコン層２２をエッ
チング除去する。これによってチャネルギャップ２３が
形成されると共にこのチャネルギャップが延びる方向に
開口部６１、６２を越えてアモルファスシリコン層２１
が露出する。 （第４工程） 図７１（ａ）〜（ｄ）および図７６
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。次に画素
電極４１および走査線端子部１１ａおよび信号線端子部
３１ａおよび共通配線端子部上の保護絶縁層３の開口部
に露出した金属層３０をエッチング除去して、透明導電
層４０からなる画素電極４１および走査線端子１５およ
び信号線端子３５および共通配線端子（図示せず）を露
出させる。最後に約２８０℃のアニール工程を経てアク
ティブマトリックス基板を完成させる。
【０２７６】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
【０２７７】実施形態１３のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
第１の導体層と第２の導体層の接続部上に保護絶縁層の
開口部が設けられていないので、第１の導体層と第２の
導体層の金属層に同じ金属を用いたり、異なる金属を用
いた場合でも第１の導体層が第２の導体層の金属層のエ
ッチングに対して選択性がない場合、保護絶縁層の開口
後第２の導体層の金属層をエッチング除去するときに、
上記接続部でエッチング液が透明導電層を通してしみ込
み、第１の導体層が侵食されることを防止することがで
きる。またこのアクティブマトリックス基板は、信号線
の一部が下層信号線として画素電極と異なる層に形成さ
れているので、信号線と画素電極とのショートを低減で
き、歩留を向上することができる。また信号線の金属層
や透明導電層のエッチング時に走査線などの回路要素の
侵食が防止される効果、静電保護の効果、ＴＦＴの信頼
性向上の効果、走査線や信号線の低抵抗化などの効果お
よび絶縁耐圧や開口率の向上の効果については、実施形
態１０と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
第１の導体層と第２の導体層の接続部上に保護絶縁層の
開口部が設けられていないので、第１の導体層と第２の
導体層の金属層に同じ金属を用いたり、異なる金属を用
いた場合でも第１の導体層が第２の導体層の金属層のエ
ッチングに対して選択性がない場合、保護絶縁層の開口
後第２の導体層の金属層をエッチング除去するときに、
上記接続部でエッチング液が透明導電層を通してしみ込
み、第１の導体層が侵食されることを防止することがで
きる。またこのアクティブマトリックス基板は、信号線
の一部が下層信号線として画素電極と異なる層に形成さ
れているので、信号線と画素電極とのショートを低減で
き、歩留を向上することができる。また信号線の金属層
や透明導電層のエッチング時に走査線などの回路要素の
侵食が防止される効果、静電保護の効果、ＴＦＴの信頼
性向上の効果、走査線や信号線の低抵抗化などの効果お
よび絶縁耐圧や開口率の向上の効果については、実施形
態１０と全く同様である。
【０２７８】（実施形態１４）図７７（ａ）は実施形態
１４のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図７７（ｂ）はその線Ａ−Ａ’で切
った断面図、図７７（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図７７（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図７８〜図８１はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図７７と同
様に、図７８〜図８０の（ａ）は１画素領域を示す透視
平面図、図７８〜図８０の（ｂ）、（ｃ）、（ｄ）と図
８１（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図８２（ａ）は左側が走査線端子部位GSの、中央が
信号線端子部DSの、右側が共通配線端子部位CSのそれぞ
れ長辺方向の断面図である。図８２（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態１４のアクティブマトリックス基板
は、ガラス基板１上に第１の導体層１０からなる複数の
走査線１１と複数の共通配線１３とが交互に平行に配列
され、複数の信号線３１がゲート絶縁層２を介して前記
走査線に直交して配列され、この走査線１１と信号線３
１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲ
ート電極１２とし、このゲート電極１２と、このゲ−ト
電極にゲート絶縁層２を介して対向する島状のアモルフ
ァスシリコン層２１およびｎ+アモルファスシリコン層
２２からなる半導体層２０と、この半導体層上に第２の
導体層５０からなりチャネルギャップ２３を隔てて形成
された一対のドレイン電極３２およびソース電極３３と
からなる逆スタガ型ＴＦＴが形成され、走査線１１と信
号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
１４のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図７７（ｂ）はその線Ａ−Ａ’で切
った断面図、図７７（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図７７（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図７８〜図８１はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図７７と同
様に、図７８〜図８０の（ａ）は１画素領域を示す透視
平面図、図７８〜図８０の（ｂ）、（ｃ）、（ｄ）と図
８１（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図８２（ａ）は左側が走査線端子部位GSの、中央が
信号線端子部DSの、右側が共通配線端子部位CSのそれぞ
れ長辺方向の断面図である。図８２（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態１４のアクティブマトリックス基板
は、ガラス基板１上に第１の導体層１０からなる複数の
走査線１１と複数の共通配線１３とが交互に平行に配列
され、複数の信号線３１がゲート絶縁層２を介して前記
走査線に直交して配列され、この走査線１１と信号線３
１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲ
ート電極１２とし、このゲート電極１２と、このゲ−ト
電極にゲート絶縁層２を介して対向する島状のアモルフ
ァスシリコン層２１およびｎ+アモルファスシリコン層
２２からなる半導体層２０と、この半導体層上に第２の
導体層５０からなりチャネルギャップ２３を隔てて形成
された一対のドレイン電極３２およびソース電極３３と
からなる逆スタガ型ＴＦＴが形成され、走査線１１と信
号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
【０２７９】このアクティブマトリックス基板におい
て、共通電極１４と画素電極４１とはガラス基板１上で
信号線３１と同層に形成され、かつガラス基板１上で走
査線１１と同層に形成された共通配線１３はゲート絶縁
層２および半導体層２０を貫通して形成された開口部６
７を通して共通電極１４と互いに接続されている。信号
線３１と走査線１１および共通配線１３とはその交差部
においてゲート絶縁層２および半導体層２０により絶縁
されている。
て、共通電極１４と画素電極４１とはガラス基板１上で
信号線３１と同層に形成され、かつガラス基板１上で走
査線１１と同層に形成された共通配線１３はゲート絶縁
層２および半導体層２０を貫通して形成された開口部６
７を通して共通電極１４と互いに接続されている。信号
線３１と走査線１１および共通配線１３とはその交差部
においてゲート絶縁層２および半導体層２０により絶縁
されている。
【０２８０】走査線１１と共通配線１３が形成される第
１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合
金から形成されている。信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１、共通電極１４を形
成する第２の導体層５０は、ＭｏやＣｒからなる下層金
属層３０Ａ上にＡｌまたはＡｌを主体とする合金からな
る上層金属層３０Ｂを積層して形成されている。共通電
極１４と画素電極４１は、第２の導体層がゲート絶縁層
２および半導体層２０の積層膜の側面を覆うように共通
配線１３に接続された共通電極の基部とソース電極３３
からそれぞれガラス基板１上に垂下し、さらにガラス基
板上を窓部Wdに延びて櫛歯状に対向して形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合
金から形成されている。信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１、共通電極１４を形
成する第２の導体層５０は、ＭｏやＣｒからなる下層金
属層３０Ａ上にＡｌまたはＡｌを主体とする合金からな
る上層金属層３０Ｂを積層して形成されている。共通電
極１４と画素電極４１は、第２の導体層がゲート絶縁層
２および半導体層２０の積層膜の側面を覆うように共通
配線１３に接続された共通電極の基部とソース電極３３
からそれぞれガラス基板１上に垂下し、さらにガラス基
板上を窓部Wdに延びて櫛歯状に対向して形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
【０２８１】なお画素電極４１は、共通配線１３内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
【０２８２】この実施形態１４のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図７８（ａ）〜（ｄ）および図８２
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、共通配線端子部
位CSに形成される共通配線端子部１３ａと、それぞれの
画素領域において走査線の一部を共有するゲ−ト電極１
２と、共通配線１３から延びる複数の共通電極接続部１
３ｂと、共通配線内に形成される蓄積共通電極７２とを
残して第１の導体層１０をエッチング除去する。 （第２工程） 図７９（ａ）〜（ｃ）および図８２
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、共通電極接続部１３ｂ上にそれぞれ形成される共通
電極開口部６７、走査線端子部１１ａと共通配線端子部
１３ａとにそれぞれ形成される開口部６３および各共通
配線を結束するために共通配線端部上にそれぞれ形成さ
れる開口部（図示せず）を除き、少なくとも前記第１の
導体層１０（走査線１１、走査線端子部１１ａ、共通配
線１３，共通配線端子部１３ａ、共通電極接続部１３
ｂ、ゲート電極１２）の上面および側面全体がゲート絶
縁層２で覆われるように残して半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。 （第３工程） 図８０（ａ）〜（ｄ）および図８２
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DS上に形成される信号線
端子部３１ａと、走査線端子部１１ａ上に形成された開
口部６３を通して走査線端子部１１ａに接続する接続電
極部４２と、共通配線端子部１３ａ上に形成された開口
部６３を通して共通配線端子部１３ａに接続する接続電
極部４２と、各共通配線端部上に形成された開口部（図
示せず）を通して各共通配線を結束し、前記共通配線端
子部１３ａ上の接続電極部４２に連結する共通配線連結
線（図示せず）と、それぞれの画素領域において信号線
３１からＴＦＴ部Tfに延びるドレイン電極３２と、共通
電極接続部１３ｂ上に形成された開口部６７を通して基
部が共通配線１３に接続される複数の共通電極１４と、
この共通電極に対向して延びる画素電極４１と、この画
素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャ
ネルギャップ２３を隔てて対向配置されるソース電極３
３とを残して第２の導体層５０をエッチング除去する。
この際、画素電極４１の一部は蓄積容量部Cpにおいて共
通配線１３の一部分と重畳するように延ばして蓄積容量
電極７１を形成する。次に図８１（ａ）〜（ｃ）に示す
ように、前記エッチングに用いたマスクパターンまたは
マスクを除去した後の第２の導体層５０をマスクとし
て、露出したｎ +アモルファスシリコン層２２をエッチ
ング除去する。これによってチャネルギャップ２３が形
成されると共にこのチャネルギャップが延びる方向に開
口部６２を越えてアモルファスシリコン層２１が露出す
る。 （第４工程） 図７７（ａ）〜（ｄ）および図８２
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａ上の接続電極部
４２および信号線端子部３１ａ上の保護絶縁層３と、少
なくとも第２の導体層（信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１、共通配線連結線）
の上面および側面全体が保護絶縁層３で覆われるように
かつＴＦＴ部Tfの半導体層２０が形成されるように残し
て、保護絶縁層３およびアモルファスシリコン層２１を
順次エッチング除去する。この際、前記開口部６２と保
護絶縁層３の辺部とを交差させ、前記開口部６２に露出
したアモルファスシリコン層２１のチャネルギャップ２
３側の側面の一部を保護絶縁層の辺部が垂下して覆うよ
うにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護
絶縁層およびアモルファスシリコン層をエッチング除去
する。これによって第１の導体層１０上に半導体層２０
およびゲート絶縁層２を貫通する開口部６３を通して第
２の導体層５０が積層された走査線端子１５および共通
配線端子１６と、第２の導体層５０からなる信号線端子
３５とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図７８（ａ）〜（ｄ）および図８２
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSに形成される走
査線端子部１１ａと、共通配線１３と、共通配線端子部
位CSに形成される共通配線端子部１３ａと、それぞれの
画素領域において走査線の一部を共有するゲ−ト電極１
２と、共通配線１３から延びる複数の共通電極接続部１
３ｂと、共通配線内に形成される蓄積共通電極７２とを
残して第１の導体層１０をエッチング除去する。 （第２工程） 図７９（ａ）〜（ｃ）および図８２
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、共通電極接続部１３ｂ上にそれぞれ形成される共通
電極開口部６７、走査線端子部１１ａと共通配線端子部
１３ａとにそれぞれ形成される開口部６３および各共通
配線を結束するために共通配線端部上にそれぞれ形成さ
れる開口部（図示せず）を除き、少なくとも前記第１の
導体層１０（走査線１１、走査線端子部１１ａ、共通配
線１３，共通配線端子部１３ａ、共通電極接続部１３
ｂ、ゲート電極１２）の上面および側面全体がゲート絶
縁層２で覆われるように残して半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。 （第３工程） 図８０（ａ）〜（ｄ）および図８２
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DS上に形成される信号線
端子部３１ａと、走査線端子部１１ａ上に形成された開
口部６３を通して走査線端子部１１ａに接続する接続電
極部４２と、共通配線端子部１３ａ上に形成された開口
部６３を通して共通配線端子部１３ａに接続する接続電
極部４２と、各共通配線端部上に形成された開口部（図
示せず）を通して各共通配線を結束し、前記共通配線端
子部１３ａ上の接続電極部４２に連結する共通配線連結
線（図示せず）と、それぞれの画素領域において信号線
３１からＴＦＴ部Tfに延びるドレイン電極３２と、共通
電極接続部１３ｂ上に形成された開口部６７を通して基
部が共通配線１３に接続される複数の共通電極１４と、
この共通電極に対向して延びる画素電極４１と、この画
素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャ
ネルギャップ２３を隔てて対向配置されるソース電極３
３とを残して第２の導体層５０をエッチング除去する。
この際、画素電極４１の一部は蓄積容量部Cpにおいて共
通配線１３の一部分と重畳するように延ばして蓄積容量
電極７１を形成する。次に図８１（ａ）〜（ｃ）に示す
ように、前記エッチングに用いたマスクパターンまたは
マスクを除去した後の第２の導体層５０をマスクとし
て、露出したｎ +アモルファスシリコン層２２をエッチ
ング除去する。これによってチャネルギャップ２３が形
成されると共にこのチャネルギャップが延びる方向に開
口部６２を越えてアモルファスシリコン層２１が露出す
る。 （第４工程） 図７７（ａ）〜（ｄ）および図８２
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａ上の接続電極部
４２および信号線端子部３１ａ上の保護絶縁層３と、少
なくとも第２の導体層（信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１、共通配線連結線）
の上面および側面全体が保護絶縁層３で覆われるように
かつＴＦＴ部Tfの半導体層２０が形成されるように残し
て、保護絶縁層３およびアモルファスシリコン層２１を
順次エッチング除去する。この際、前記開口部６２と保
護絶縁層３の辺部とを交差させ、前記開口部６２に露出
したアモルファスシリコン層２１のチャネルギャップ２
３側の側面の一部を保護絶縁層の辺部が垂下して覆うよ
うにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護
絶縁層およびアモルファスシリコン層をエッチング除去
する。これによって第１の導体層１０上に半導体層２０
およびゲート絶縁層２を貫通する開口部６３を通して第
２の導体層５０が積層された走査線端子１５および共通
配線端子１６と、第２の導体層５０からなる信号線端子
３５とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
【０２８３】なおここでは第１の導体層にＡｌ−Ｎｄ合
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、実施形態１で説明したように窒化膜
の窒素濃度を２５原子％以上にすることが望ましい。
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、実施形態１で説明したように窒化膜
の窒素濃度を２５原子％以上にすることが望ましい。
【０２８４】実施形態１４のＩＰＳ型アクティブマトリ
ックス基板は、４工程で製造できるので、生産効率と歩
留が向上する。またこのアクティブマトリックス基板
は、走査線と共に形成された透明絶縁性基板上の第１の
導体層が第２の導体層との接続部を除き全てゲート絶縁
層で被覆されているので、第２の導体層のエッチング中
に下層の走査線やゲート電極などの回路要素が侵食され
たり、走査線と信号線がショートしたりすることがな
く、歩留を向上することができる。またこのアクティブ
マトリックス基板は、保護トランジスタが形成可能であ
り、製造工程中での不用意な電撃から画素領域のＴＦＴ
を保護することができる。また走査線と信号線間の絶縁
破壊を防止することができ、歩留を向上することができ
る。またこのアクティブマトリックス基板は、ＴＦＴ部
のチャネルギャップが延びる方向の半導体層の両側側面
の一部が保護絶縁層で被覆されているので、半導体層の
側面を経路とするリークを防止でき、薄膜トランジスタ
の信頼性を確保することができる。またこのアクティブ
マトリックス基板は、共通電極と画素電極部の段差を小
さくできるので、パネル工程での配向制御が容易であ
る。またこのアクティブマトリックス基板は、走査線お
よび信号線にＡｌまたはＡｌを主体とする合金を用いる
ことができ、走査線および信号線の配線抵抗を低減でき
ると共に走査線端子部での走査線ドライバとの接続信頼
性および信号線端子部での信号線ドライバとの接続信頼
性を確保することができる。またこのアクティブマトリ
ックス基板は、走査線と信号線との交差部分に半導体層
が形成されているので、走査線と信号線との絶縁耐圧が
向上する。
ックス基板は、４工程で製造できるので、生産効率と歩
留が向上する。またこのアクティブマトリックス基板
は、走査線と共に形成された透明絶縁性基板上の第１の
導体層が第２の導体層との接続部を除き全てゲート絶縁
層で被覆されているので、第２の導体層のエッチング中
に下層の走査線やゲート電極などの回路要素が侵食され
たり、走査線と信号線がショートしたりすることがな
く、歩留を向上することができる。またこのアクティブ
マトリックス基板は、保護トランジスタが形成可能であ
り、製造工程中での不用意な電撃から画素領域のＴＦＴ
を保護することができる。また走査線と信号線間の絶縁
破壊を防止することができ、歩留を向上することができ
る。またこのアクティブマトリックス基板は、ＴＦＴ部
のチャネルギャップが延びる方向の半導体層の両側側面
の一部が保護絶縁層で被覆されているので、半導体層の
側面を経路とするリークを防止でき、薄膜トランジスタ
の信頼性を確保することができる。またこのアクティブ
マトリックス基板は、共通電極と画素電極部の段差を小
さくできるので、パネル工程での配向制御が容易であ
る。またこのアクティブマトリックス基板は、走査線お
よび信号線にＡｌまたはＡｌを主体とする合金を用いる
ことができ、走査線および信号線の配線抵抗を低減でき
ると共に走査線端子部での走査線ドライバとの接続信頼
性および信号線端子部での信号線ドライバとの接続信頼
性を確保することができる。またこのアクティブマトリ
ックス基板は、走査線と信号線との交差部分に半導体層
が形成されているので、走査線と信号線との絶縁耐圧が
向上する。
【０２８５】（実施形態１５）図８３（ａ）は実施形態
１５のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図８３（ｂ）はその線Ａ−Ａ’で切
った断面図、図８３（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図８３（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図８４〜図８７はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図８３と同
様に、図８４〜図８６の（ａ）は１画素領域を示す透視
平面図、図８４〜図８６の（ｂ）、（ｃ）、（ｄ）と図
８７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図８８（ａ）は左側が走査線端子部位GSの、中央が
信号線端子部DSの、右側が共通配線端子部位CSのそれぞ
れ長辺方向の断面図である。図８８（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態１５のアクティブマトリックス基板
は、ガラス基板１上に第１の導体層１０からなる複数の
走査線１１と複数の共通配線１３とが交互に平行に配列
され、複数の信号線３１がゲート絶縁層２を介して前記
走査線に直交して配列され、この走査線１１と信号線３
１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲ
ート電極１２とし、このゲート電極１２と、このゲ−ト
電極にゲート絶縁層２を介して対向する島状のアモルフ
ァスシリコン層２１およびｎ+アモルファスシリコン層
２２からなる半導体層２０と、この半導体層上に第２の
導体層５０からなりチャネルギャップ２３を隔てて形成
された一対のドレイン電極３２およびソース電極３３と
からなる逆スタガ型ＴＦＴが形成され、走査線１１と信
号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
１５のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図８３（ｂ）はその線Ａ−Ａ’で切
った断面図、図８３（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図８３（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図８４〜図８７はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図８３と同
様に、図８４〜図８６の（ａ）は１画素領域を示す透視
平面図、図８４〜図８６の（ｂ）、（ｃ）、（ｄ）と図
８７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図８８（ａ）は左側が走査線端子部位GSの、中央が
信号線端子部DSの、右側が共通配線端子部位CSのそれぞ
れ長辺方向の断面図である。図８８（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態１５のアクティブマトリックス基板
は、ガラス基板１上に第１の導体層１０からなる複数の
走査線１１と複数の共通配線１３とが交互に平行に配列
され、複数の信号線３１がゲート絶縁層２を介して前記
走査線に直交して配列され、この走査線１１と信号線３
１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲ
ート電極１２とし、このゲート電極１２と、このゲ−ト
電極にゲート絶縁層２を介して対向する島状のアモルフ
ァスシリコン層２１およびｎ+アモルファスシリコン層
２２からなる半導体層２０と、この半導体層上に第２の
導体層５０からなりチャネルギャップ２３を隔てて形成
された一対のドレイン電極３２およびソース電極３３と
からなる逆スタガ型ＴＦＴが形成され、走査線１１と信
号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
【０２８６】このアクティブマトリックス基板におい
て、共通電極１４と画素電極４１とはガラス基板１上で
信号線３１と同層に形成され、かつガラス基板１上で走
査線１１と同層に形成された共通配線１３はゲート絶縁
層２および半導体層２０を貫通して形成された開口部６
７を通して共通電極１４と互いに接続されている。信号
線３１と走査線１１および共通配線１３とはその交差部
においてゲート絶縁層２および半導体層２０により絶縁
されている。
て、共通電極１４と画素電極４１とはガラス基板１上で
信号線３１と同層に形成され、かつガラス基板１上で走
査線１１と同層に形成された共通配線１３はゲート絶縁
層２および半導体層２０を貫通して形成された開口部６
７を通して共通電極１４と互いに接続されている。信号
線３１と走査線１１および共通配線１３とはその交差部
においてゲート絶縁層２および半導体層２０により絶縁
されている。
【０２８７】走査線１１と共通配線１３が形成される第
１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合
金から形成されている。信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１、共通電極１４を形
成する第２の導体層５０は、ＭｏやＣｒからなる下層金
属層３０Ａ上にＡｌまたはＡｌを主体とする合金からな
る上層金属層３０Ｂを積層して形成されている。共通電
極１４と画素電極４１は、第２の導体層がゲート絶縁層
２および半導体層２０の積層膜の側面を覆うように共通
配線１３に接続された共通電極の基部とソース電極３３
からそれぞれガラス基板１上に垂下し、さらにガラス基
板上を窓部Wdに延びて櫛歯状に対向して形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合
金から形成されている。信号線３１、ドレイン電極３
２、ソース電極３３、画素電極４１、共通電極１４を形
成する第２の導体層５０は、ＭｏやＣｒからなる下層金
属層３０Ａ上にＡｌまたはＡｌを主体とする合金からな
る上層金属層３０Ｂを積層して形成されている。共通電
極１４と画素電極４１は、第２の導体層がゲート絶縁層
２および半導体層２０の積層膜の側面を覆うように共通
配線１３に接続された共通電極の基部とソース電極３３
からそれぞれガラス基板１上に垂下し、さらにガラス基
板上を窓部Wdに延びて櫛歯状に対向して形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
【０２８８】なお画素電極４１は、共通配線１３内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
【０２８９】この実施形態１５のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図８４（ａ）〜（ｄ）および図８８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、共通配線１３と、それぞれの画素
領域において走査線の一部を共有するゲ−ト電極１２
と、共通配線１３から窓部Wdに延びる複数の共通電極接
続部１３ｂと、共通配線内に形成される蓄積共通電極７
２とを残して第１の導体層１０をエッチング除去する。 （第２工程） 図８５（ａ）〜（ｄ）および図８８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、共通電極接続部１３ｂ上にそれぞれ形成される共通
電極開口部６７、走査線端部１１ｂと共通配線端部１３
ｃとにそれぞれ形成される開口部６３および各共通配線
を結束するために共通配線端部上にそれぞれ形成される
開口部（図示せず）を除き、少なくとも前記第１の導体
層１０（走査線１１、共通配線１３、共通電極接続部１
３ｂ、ゲート電極１２）の上面および側面全体がゲート
絶縁層２で覆われるように残して半導体層２０およびゲ
ート絶縁層２を順次エッチング除去する。 （第３工程） 図８６（ａ）〜（ｄ）および図８８
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DS上に形成される信号線
端子部３１ａと、走査線端部１１ｂ上に形成された開口
部６３を通して走査線端部１１ｂに接続する接続電極部
４２と、この接続電極部からさらに延びて走査線端子部
位DSに形成される走査線端子部１１ａと、外周部Ssに隣
接する共通配線端部１３ｃ上に形成された開口部６３を
通してこの共通配線端部に接続する接続電極部４２と、
この接続電極部からさらに延びて共通配線始端部CSに形
成される共通電極端子部１３ａと、各共通配線端部上に
形成された開口部（図示せず）を通して各共通配線を結
束し、前記共通配線端部１３ｃ上の接続電極部４２に連
結する共通配線連結線（図示せず）と、それぞれの画素
領域において信号線３１からＴＦＴ部Tfに延びるドレイ
ン電極３２と、共通電極接続部１３ｂ上に形成された開
口部６７を通して基部が共通配線１３に接続される複数
の共通電極１４と、この共通電極に対向して延びる画素
電極４１と、この画素電極からＴＦＴ部Tfに延びてドレ
イン電極３２とチャネルギャップ２３を隔てて対向配置
されるソース電極３３とを残して第２の導体層５０をエ
ッチング除去する。この際、画素電極４１の一部は蓄積
容量部Cpにおいて共通配線１３の一部分と重畳するよう
に延ばして蓄積容量電極７１を形成する。次に図８７
（ａ）〜（ｃ）に示すように、前記エッチングに用いた
マスクパターンまたはマスクを除去した後の第２の導体
層５０をマスクとして、露出したｎ +アモルファスシリ
コン層２２をエッチング除去する。これによってチャネ
ルギャップ２３が形成されると共にこのチャネルギャッ
プが延びる方向に開口部６２を越えてアモルファスシリ
コン層２１が露出する。 （第４工程） 図８３（ａ）〜（ｄ）および図８８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａおよび信号線端
子部３１ａ上の保護絶縁層３と、少なくとも第２の導体
層（信号線３１，ドレイン電極３２、ソース電極３３、
画素電極４１、共通電極１４、共通配線連結線）の上面
および側面全体が保護絶縁層３で覆われるようにかつＴ
ＦＴ部Tfの半導体層２０が形成されるように残して、保
護絶縁層３およびアモルファスシリコン層２１を順次エ
ッチング除去する。この際、前記開口部６２と保護絶縁
層３の辺部とを交差させ、前記開口部６２に露出したア
モルファスシリコン層２１のチャネルギャップ２３側の
側面の一部を保護絶縁層の辺部が垂下して覆うようにＴ
ＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層
およびアモルファスシリコン層をエッチング除去する。
これによって第２の導体層からなる走査線端子１５およ
び共通配線端子１６および信号線端子３５を露出させ
る。最後に約２８０℃のアニール工程を経てアクティブ
マトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図８４（ａ）〜（ｄ）および図８８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、共通配線１３と、それぞれの画素
領域において走査線の一部を共有するゲ−ト電極１２
と、共通配線１３から窓部Wdに延びる複数の共通電極接
続部１３ｂと、共通配線内に形成される蓄積共通電極７
２とを残して第１の導体層１０をエッチング除去する。 （第２工程） 図８５（ａ）〜（ｄ）および図８８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、共通電極接続部１３ｂ上にそれぞれ形成される共通
電極開口部６７、走査線端部１１ｂと共通配線端部１３
ｃとにそれぞれ形成される開口部６３および各共通配線
を結束するために共通配線端部上にそれぞれ形成される
開口部（図示せず）を除き、少なくとも前記第１の導体
層１０（走査線１１、共通配線１３、共通電極接続部１
３ｂ、ゲート電極１２）の上面および側面全体がゲート
絶縁層２で覆われるように残して半導体層２０およびゲ
ート絶縁層２を順次エッチング除去する。 （第３工程） 図８６（ａ）〜（ｄ）および図８８
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DS上に形成される信号線
端子部３１ａと、走査線端部１１ｂ上に形成された開口
部６３を通して走査線端部１１ｂに接続する接続電極部
４２と、この接続電極部からさらに延びて走査線端子部
位DSに形成される走査線端子部１１ａと、外周部Ssに隣
接する共通配線端部１３ｃ上に形成された開口部６３を
通してこの共通配線端部に接続する接続電極部４２と、
この接続電極部からさらに延びて共通配線始端部CSに形
成される共通電極端子部１３ａと、各共通配線端部上に
形成された開口部（図示せず）を通して各共通配線を結
束し、前記共通配線端部１３ｃ上の接続電極部４２に連
結する共通配線連結線（図示せず）と、それぞれの画素
領域において信号線３１からＴＦＴ部Tfに延びるドレイ
ン電極３２と、共通電極接続部１３ｂ上に形成された開
口部６７を通して基部が共通配線１３に接続される複数
の共通電極１４と、この共通電極に対向して延びる画素
電極４１と、この画素電極からＴＦＴ部Tfに延びてドレ
イン電極３２とチャネルギャップ２３を隔てて対向配置
されるソース電極３３とを残して第２の導体層５０をエ
ッチング除去する。この際、画素電極４１の一部は蓄積
容量部Cpにおいて共通配線１３の一部分と重畳するよう
に延ばして蓄積容量電極７１を形成する。次に図８７
（ａ）〜（ｃ）に示すように、前記エッチングに用いた
マスクパターンまたはマスクを除去した後の第２の導体
層５０をマスクとして、露出したｎ +アモルファスシリ
コン層２２をエッチング除去する。これによってチャネ
ルギャップ２３が形成されると共にこのチャネルギャッ
プが延びる方向に開口部６２を越えてアモルファスシリ
コン層２１が露出する。 （第４工程） 図８３（ａ）〜（ｄ）および図８８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａおよび信号線端
子部３１ａ上の保護絶縁層３と、少なくとも第２の導体
層（信号線３１，ドレイン電極３２、ソース電極３３、
画素電極４１、共通電極１４、共通配線連結線）の上面
および側面全体が保護絶縁層３で覆われるようにかつＴ
ＦＴ部Tfの半導体層２０が形成されるように残して、保
護絶縁層３およびアモルファスシリコン層２１を順次エ
ッチング除去する。この際、前記開口部６２と保護絶縁
層３の辺部とを交差させ、前記開口部６２に露出したア
モルファスシリコン層２１のチャネルギャップ２３側の
側面の一部を保護絶縁層の辺部が垂下して覆うようにＴ
ＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層
およびアモルファスシリコン層をエッチング除去する。
これによって第２の導体層からなる走査線端子１５およ
び共通配線端子１６および信号線端子３５を露出させ
る。最後に約２８０℃のアニール工程を経てアクティブ
マトリックス基板を完成させる。
【０２９０】なおここでは第１の導体層にＡｌ−Ｎｄ合
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、窒化膜の窒素濃度を２５原子％以上
にすることが望ましい。
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、窒化膜の窒素濃度を２５原子％以上
にすることが望ましい。
【０２９１】実施形態１５のＩＰＳ型アクティブマトリ
ックス基板は、４工程で製造できるので、生産効率と歩
留がに向上する。信号線の導体層のエッチング時に走査
線などの回路要素の侵食が防止される効果、静電保護の
効果、ＴＦＴの信頼性向上の効果、配向制御の容易化の
効果、走査線や信号線の低抵抗化などの効果および絶縁
耐圧の向上の効果については、実施形態１４と全く同様
である。
ックス基板は、４工程で製造できるので、生産効率と歩
留がに向上する。信号線の導体層のエッチング時に走査
線などの回路要素の侵食が防止される効果、静電保護の
効果、ＴＦＴの信頼性向上の効果、配向制御の容易化の
効果、走査線や信号線の低抵抗化などの効果および絶縁
耐圧の向上の効果については、実施形態１４と全く同様
である。
【０２９２】（実施形態１６）図８９（ａ）は実施形態
１６のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図８９（ｂ）はその線Ａ−Ａ’で切
った断面図、図８９（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図８９（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図９０〜図９３はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図８９と同
様に、図９０〜図９２の（ａ）は１画素領域を示す透視
平面図、図９０〜図９２の（ｂ）、（ｃ）、（ｄ）と図
９３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図９４（ａ）は左側が走査線端子部位GSの、中央が
信号線端子部DSの、右側が共通配線端子部位CSのそれぞ
れ長辺方向の断面図である。図９４（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態１６のアクティブマトリックス基板
は、ガラス基板１上に第１の導体層１０からなる複数の
走査線１１と複数の共通配線１３とが交互に平行に配列
され、複数の信号線３１がゲート絶縁層２を介して前記
走査線に直交して配列され、この走査線１１と信号線３
１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲ
ート電極１２とし、このゲート電極１２と、このゲ−ト
電極にゲート絶縁層２を介して対向する島状のアモルフ
ァスシリコン層２１およびｎ+アモルファスシリコン層
２２からなる半導体層２０と、この半導体層上に第２の
導体層５０からなりチャネルギャップ２３を隔てて形成
された一対のドレイン電極３２およびソース電極３３と
からなる逆スタガ型ＴＦＴが形成され、走査線１１と信
号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
１６のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図８９（ｂ）はその線Ａ−Ａ’で切
った断面図、図８９（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図８９（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図９０〜図９３はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図８９と同
様に、図９０〜図９２の（ａ）は１画素領域を示す透視
平面図、図９０〜図９２の（ｂ）、（ｃ）、（ｄ）と図
９３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図９４（ａ）は左側が走査線端子部位GSの、中央が
信号線端子部DSの、右側が共通配線端子部位CSのそれぞ
れ長辺方向の断面図である。図９４（ｂ）〜（ｄ）はそ
れぞれこの端子部分の第１工程〜第３工程を示す図であ
る。この実施形態１６のアクティブマトリックス基板
は、ガラス基板１上に第１の導体層１０からなる複数の
走査線１１と複数の共通配線１３とが交互に平行に配列
され、複数の信号線３１がゲート絶縁層２を介して前記
走査線に直交して配列され、この走査線１１と信号線３
１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲ
ート電極１２とし、このゲート電極１２と、このゲ−ト
電極にゲート絶縁層２を介して対向する島状のアモルフ
ァスシリコン層２１およびｎ+アモルファスシリコン層
２２からなる半導体層２０と、この半導体層上に第２の
導体層５０からなりチャネルギャップ２３を隔てて形成
された一対のドレイン電極３２およびソース電極３３と
からなる逆スタガ型ＴＦＴが形成され、走査線１１と信
号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
【０２９３】このアクティブマトリックス基板におい
て、共通配線１３と共通電極１４はガラス基板１上で走
査線１１と同層に形成され、かつ画素電極４１はガラス
基板１上で信号線３１と同層に形成されている。また信
号線３１と走査線１１および共通配線１３とはその交差
部においてゲート絶縁層２および半導体層２０により絶
縁されている。
て、共通配線１３と共通電極１４はガラス基板１上で走
査線１１と同層に形成され、かつ画素電極４１はガラス
基板１上で信号線３１と同層に形成されている。また信
号線３１と走査線１１および共通配線１３とはその交差
部においてゲート絶縁層２および半導体層２０により絶
縁されている。
【０２９４】走査線１１、共通配線１３、共通電極１４
が形成される第１の導体層１０は、Ａｌを主体とし例え
ばＮｄを含む合金から形成されている。信号線３１、ド
レイン電極３２、ソース電極３３、画素電極４１を形成
する第２の導体層５０は、ＭｏやＣｒからなる下層金属
層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる
上層金属層３０Ｂを積層して形成されている。画素電極
４１は、第２の導体層がゲート絶縁層２および半導体層
２０の積層膜の側面を覆うようにソース電極３３からガ
ラス基板１上に垂下し、さらにガラス基板上を窓部Wdに
延びて共通電極１４と対向して櫛歯状に形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
が形成される第１の導体層１０は、Ａｌを主体とし例え
ばＮｄを含む合金から形成されている。信号線３１、ド
レイン電極３２、ソース電極３３、画素電極４１を形成
する第２の導体層５０は、ＭｏやＣｒからなる下層金属
層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる
上層金属層３０Ｂを積層して形成されている。画素電極
４１は、第２の導体層がゲート絶縁層２および半導体層
２０の積層膜の側面を覆うようにソース電極３３からガ
ラス基板１上に垂下し、さらにガラス基板上を窓部Wdに
延びて共通電極１４と対向して櫛歯状に形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
【０２９５】なお画素電極４１は、共通配線１３内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
【０２９６】この実施形態１６のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図９０（ａ）〜（ｄ）および図９４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSの走査線端子部
１１ａと、共通配線１３と、共通配線端子部位CSの共通
配線端子部１３ａと、それぞれの画素領域において走査
線の一部を共有するゲ−ト電極１２と、共通配線から窓
部Wdに延びる複数の共通電極１４と、共通配線内に形成
される蓄積共通電極７２とを残して第１の導体層１０を
エッチング除去する。 （第２工程） 図９１（ａ）〜（ｃ）および図９４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、走査線端子部１１ａと共通配線端子部１３ａとにそ
れぞれ形成される開口部６３および各共通配線を結束す
るために共通配線端部上にそれぞれ形成される開口部
（図示せず）を除き、少なくとも前記第１の導体層１０
（走査線１１、走査線端子部１１ａ、共通配線１３、共
通配線端子部１３ａ、共通電極１４、ゲート電極１２）
の上面および側面全体がゲート絶縁層２で覆われるよう
に残して半導体層２０およびゲート絶縁層２を順次エッ
チング除去する。 （第３工程） 図９２（ａ）〜（ｄ）および図９４
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DSに形成される信号線端
子部３１ａと、走査線端子部１１ａ上に形成された開口
部６３を通して走査線端子部に接続する接続電極部４２
と、共通配線端子部１３ａ上に形成された開口部６３を
通して共通配線端子部に接続する接続電極部４２と、各
共通配線端部上に形成された開口部（図示せず）を通し
て各共通配線を結束し、前記共通配線端子部１３ａ上の
接続電極部４２に連結する共通配線連結線（図示せず）
と、それぞれの画素領域において信号線３１からＴＦＴ
部Tfに延びるドレイン電極３２と、共通電極１４に対向
して延びる画素電極４１と、この画素電極からＴＦＴ部
Tfに延びてドレイン電極３２とチャネルギャップ２３を
隔てて対向配置されるソース電極３３とを残して第２の
導体層５０をエッチング除去する。この際、画素電極４
１の一部は蓄積容量部Cpにおいて共通配線１３の一部分
と重畳するように延ばして蓄積容量電極７１を形成す
る。次に図９３（ａ）〜（ｃ）に示すように、前記エッ
チングに用いたマスクパターンまたはマスクを除去した
後の第２の導体層５０をマスクとして、露出したｎ +ア
モルファスシリコン層２２をエッチング除去する。これ
によってチャネルギャップ２３が形成されると共にこの
チャネルギャップが延びる方向に開口部６２を越えてア
モルファスシリコン層２１が露出する。 （第４工程） 図９１（ａ）〜（ｄ）および図９４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａ上の接続電極部
４２および信号線端子部３１ａ上の保護絶縁層３と、少
なくとも第２の導体層（信号線３１，ドレイン電極３
２、ソース電極３３、画素電極４１、共通配線連結線）
の上面および側面が全て保護絶縁層３で覆われるように
かつＴＦＴ部Tfの半導体層２０が形成されるように残し
て、保護絶縁層３およびアモルファスシリコン層２１を
順次エッチング除去する。この際、開口部６２と保護絶
縁層３の辺部とを交差させ、前記開口部６２に露出した
アモルファスシリコン層２１のチャネルギャップ２３側
の側面の一部を保護絶縁層の辺部が垂下して覆うように
ＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁
層およびアモルファスシリコン層をエッチング除去す
る。これによって第１の導体層１０上に半導体層２０お
よびゲート絶縁層２を貫通する開口部６３を通して第２
の導体層５０が積層された走査線端子１５および共通配
線端子１６と、第２の導体層５０からなる信号線端子３
５とを露出させる。最後に約２８０℃のアニール工程を
経てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図９０（ａ）〜（ｄ）および図９４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、走査線端子部位GSの走査線端子部
１１ａと、共通配線１３と、共通配線端子部位CSの共通
配線端子部１３ａと、それぞれの画素領域において走査
線の一部を共有するゲ−ト電極１２と、共通配線から窓
部Wdに延びる複数の共通電極１４と、共通配線内に形成
される蓄積共通電極７２とを残して第１の導体層１０を
エッチング除去する。 （第２工程） 図９１（ａ）〜（ｃ）および図９４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、走査線端子部１１ａと共通配線端子部１３ａとにそ
れぞれ形成される開口部６３および各共通配線を結束す
るために共通配線端部上にそれぞれ形成される開口部
（図示せず）を除き、少なくとも前記第１の導体層１０
（走査線１１、走査線端子部１１ａ、共通配線１３、共
通配線端子部１３ａ、共通電極１４、ゲート電極１２）
の上面および側面全体がゲート絶縁層２で覆われるよう
に残して半導体層２０およびゲート絶縁層２を順次エッ
チング除去する。 （第３工程） 図９２（ａ）〜（ｄ）および図９４
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DSに形成される信号線端
子部３１ａと、走査線端子部１１ａ上に形成された開口
部６３を通して走査線端子部に接続する接続電極部４２
と、共通配線端子部１３ａ上に形成された開口部６３を
通して共通配線端子部に接続する接続電極部４２と、各
共通配線端部上に形成された開口部（図示せず）を通し
て各共通配線を結束し、前記共通配線端子部１３ａ上の
接続電極部４２に連結する共通配線連結線（図示せず）
と、それぞれの画素領域において信号線３１からＴＦＴ
部Tfに延びるドレイン電極３２と、共通電極１４に対向
して延びる画素電極４１と、この画素電極からＴＦＴ部
Tfに延びてドレイン電極３２とチャネルギャップ２３を
隔てて対向配置されるソース電極３３とを残して第２の
導体層５０をエッチング除去する。この際、画素電極４
１の一部は蓄積容量部Cpにおいて共通配線１３の一部分
と重畳するように延ばして蓄積容量電極７１を形成す
る。次に図９３（ａ）〜（ｃ）に示すように、前記エッ
チングに用いたマスクパターンまたはマスクを除去した
後の第２の導体層５０をマスクとして、露出したｎ +ア
モルファスシリコン層２２をエッチング除去する。これ
によってチャネルギャップ２３が形成されると共にこの
チャネルギャップが延びる方向に開口部６２を越えてア
モルファスシリコン層２１が露出する。 （第４工程） 図９１（ａ）〜（ｄ）および図９４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａ上の接続電極部
４２および信号線端子部３１ａ上の保護絶縁層３と、少
なくとも第２の導体層（信号線３１，ドレイン電極３
２、ソース電極３３、画素電極４１、共通配線連結線）
の上面および側面が全て保護絶縁層３で覆われるように
かつＴＦＴ部Tfの半導体層２０が形成されるように残し
て、保護絶縁層３およびアモルファスシリコン層２１を
順次エッチング除去する。この際、開口部６２と保護絶
縁層３の辺部とを交差させ、前記開口部６２に露出した
アモルファスシリコン層２１のチャネルギャップ２３側
の側面の一部を保護絶縁層の辺部が垂下して覆うように
ＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁
層およびアモルファスシリコン層をエッチング除去す
る。これによって第１の導体層１０上に半導体層２０お
よびゲート絶縁層２を貫通する開口部６３を通して第２
の導体層５０が積層された走査線端子１５および共通配
線端子１６と、第２の導体層５０からなる信号線端子３
５とを露出させる。最後に約２８０℃のアニール工程を
経てアクティブマトリックス基板を完成させる。
【０２９７】なおここでは第１の導体層にＡｌ−Ｎｄ合
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、窒化膜の窒素濃度を２５原子％以上
にすることが望ましい。
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、窒化膜の窒素濃度を２５原子％以上
にすることが望ましい。
【０２９８】実施形態１６のＩＰＳ型アクティブマトリ
ックス基板は、４工程で製造できるので、生産効率と歩
留が向上する。またこのアクティブマトリックス基板
は、共通電極と画素電極が異なる層に形成されているの
で、共通電極と画素電極のショートを低減でき、歩留を
向上することができる。信号線の導体層のエッチング時
に走査線などの回路要素の侵食が防止される効果、静電
保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号
線の低抵抗化などの効果および絶縁耐圧の向上の効果に
ついては、実施形態１４と全く同様である。
ックス基板は、４工程で製造できるので、生産効率と歩
留が向上する。またこのアクティブマトリックス基板
は、共通電極と画素電極が異なる層に形成されているの
で、共通電極と画素電極のショートを低減でき、歩留を
向上することができる。信号線の導体層のエッチング時
に走査線などの回路要素の侵食が防止される効果、静電
保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号
線の低抵抗化などの効果および絶縁耐圧の向上の効果に
ついては、実施形態１４と全く同様である。
【０２９９】（実施形態１７）図９５（ａ）は実施形態
１７のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図９５（ｂ）はその線Ａ−Ａ’で切
った断面図、図９５（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図９５（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図９６〜図９９はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図９５と同
様に、図９６〜図９８の（ａ）は１画素領域を示す透視
平面図、図９６〜図９８の（ｂ）、（ｃ）、（ｄ）と図
９９（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図１００（ａ）は左側が走査線端子部位GSの、中央
が信号線端子部DSの、右側が共通配線端子部位CSのそれ
ぞれ長辺方向の断面図である。図１００（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態１７のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と複数の共通配線１３とが交互に平行に配
列され、複数の信号線３１がゲート絶縁層２を介して前
記走査線に直交して配列され、この走査線１１と信号線
３１との交点付近のＴＦＴ部Tfに、走査線１１の一部を
ゲート電極１２とし、このゲート電極１２と、このゲ−
ト電極にゲート絶縁層２を介して対向する島状のアモル
ファスシリコン層２１およびｎ+アモルファスシリコン
層２２からなる半導体層２０と、この半導体層上に第２
の導体層５０からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
１７のアクティブマトリックス基板の１画素領域を示す
透視平面図であり、図９５（ｂ）はその線Ａ−Ａ’で切
った断面図、図９５（ｃ）はその線Ｂ−Ｂ’で切った断
面図、図９５（ｄ）はその線Ｃ−Ｃ’で切った断面図で
ある。また図９６〜図９９はこのアクティブマトリック
ス基板の製造工程を示す図で、それぞれ第１工程〜第３
工程およびＴＦＴのチャネル形成後を示す。図９５と同
様に、図９６〜図９８の（ａ）は１画素領域を示す透視
平面図、図９６〜図９８の（ｂ）、（ｃ）、（ｄ）と図
９９（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。
また図１００（ａ）は左側が走査線端子部位GSの、中央
が信号線端子部DSの、右側が共通配線端子部位CSのそれ
ぞれ長辺方向の断面図である。図１００（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態１７のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と複数の共通配線１３とが交互に平行に配
列され、複数の信号線３１がゲート絶縁層２を介して前
記走査線に直交して配列され、この走査線１１と信号線
３１との交点付近のＴＦＴ部Tfに、走査線１１の一部を
ゲート電極１２とし、このゲート電極１２と、このゲ−
ト電極にゲート絶縁層２を介して対向する島状のアモル
ファスシリコン層２１およびｎ+アモルファスシリコン
層２２からなる半導体層２０と、この半導体層上に第２
の導体層５０からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１
と、画素電極に対向して共通配線１３に接続された櫛歯
状の共通電極１４とが形成され、ドレイン電極３２は信
号線３１に、ソース電極３３は画素電極４１にそれぞれ
接続され、画素電極４１と共通電極１４との間にガラス
基板１に対して横方向の電界を形成するＩＰＳ型のアク
ティブマトリックス基板を構成している。
【０３００】このアクティブマトリックス基板におい
て、共通配線１３と共通電極１４はガラス基板１上で走
査線１１と同層に形成され、かつ画素電極４１はガラス
基板１上で信号線３１と同層に形成されている。また信
号線３１と走査線１１および共通配線１３とはその交差
部においてゲート絶縁層２および半導体層２０により絶
縁されている。
て、共通配線１３と共通電極１４はガラス基板１上で走
査線１１と同層に形成され、かつ画素電極４１はガラス
基板１上で信号線３１と同層に形成されている。また信
号線３１と走査線１１および共通配線１３とはその交差
部においてゲート絶縁層２および半導体層２０により絶
縁されている。
【０３０１】走査線１１、共通配線１３、共通電極１４
が形成される第１の導体層１０は、Ａｌを主体とし例え
ばＮｄを含む合金から形成されている。信号線３１、ド
レイン電極３２、ソース電極３３、画素電極４１を形成
する第２の導体層５０は、ＭｏやＣｒからなる下層金属
層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる
上層金属層３０Ｂを積層して形成されている。画素電極
４１は、第２の導体層がゲート絶縁層２および半導体層
２０の積層膜の側面を覆うようにソース電極３３からガ
ラス基板１上に垂下し、さらにガラス基板上を窓部Wdに
延びて共通電極１４と対向して櫛歯状に形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
が形成される第１の導体層１０は、Ａｌを主体とし例え
ばＮｄを含む合金から形成されている。信号線３１、ド
レイン電極３２、ソース電極３３、画素電極４１を形成
する第２の導体層５０は、ＭｏやＣｒからなる下層金属
層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる
上層金属層３０Ｂを積層して形成されている。画素電極
４１は、第２の導体層がゲート絶縁層２および半導体層
２０の積層膜の側面を覆うようにソース電極３３からガ
ラス基板１上に垂下し、さらにガラス基板上を窓部Wdに
延びて共通電極１４と対向して櫛歯状に形成されてい
る。また走査線１１と共に形成されたガラス基板１上の
導体層１０の側面は全てゲート絶縁層２で被覆されてい
る。またＴＦＴ部Tfのチャネルギャップ２３が延びる方
向のアモルファスシリコン層２１の両側の側面の一部が
保護絶縁層３で被覆されている。
【０３０２】なお画素電極４１は、共通配線１３内に形
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
成される蓄積共通電極７２上にゲート絶縁層２を介して
重畳するように延びて蓄積容量電極７１を形成し、この
画素領域における蓄積容量部Cpを構成している。
【０３０３】この実施形態１７のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図９６（ａ）〜（ｄ）および図１００
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、共通配線１３と、それぞれの画素
領域において走査線の一部を共有するゲ−ト電極１２
と、共通配線から窓部Wdに延びる複数の共通電極１４
と、共通配線内に形成される蓄積共通電極７２とを残し
て第１の導体層１０をエッチング除去する。 （第２工程） 図９７（ａ）〜（ｄ）および図１００
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、走査線端部１１ｂ上と共通配線端部１３ｃ上とにそ
れぞれ形成される開口部６３および各共通配線を結束す
るために共通配線端部上にそれぞれ形成される開口部
（図示せず）を除き、少なくとも前記第１の導体層１０
（走査線１１、共通配線１３、共通電極１４、ゲート電
極１２）の上面および側面全体がゲート絶縁層２で覆わ
れるように残して半導体層２０およびゲート絶縁層２を
順次エッチング除去する。 （第３工程） 図９８（ａ）〜（ｄ）および図１００
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DSに形成される信号線端
子部３１ａと、走査線端部１１ｂ上に形成された開口部
６３を通して走査線端部に接続する接続電極部４２と、
この接続電極部からさらに延びて走査線端子部位GSに形
成される走査線端子部１１ａと、外周部Ssに隣接する共
通配線端部１３ｃ上に形成された開口部６３を通してこ
の共通配線端部に接続する接続電極部４２と、この接続
電極部からさらに延びて共通配線端子部位CSに形成され
る共通配線端子部１３ａと、各共通配線端部上に形成さ
れた開口部（図示せず）を通して各共通配線を結束し、
前記共通配線端部１３ｃ上の接続電極部４２に連結する
共通配線連結線（図示せず）と、それぞれの画素領域に
おいて信号線３１からＴＦＴ部Tfに延びるドレイン電極
３２と、共通電極１４に対向して延びる画素電極４１
と、この画素電極からＴＦＴ部Tfに延びてドレイン電極
３２とチャネルギャップ２３を隔てて対向配置されるソ
ース電極３３とを残して第２の導体層５０をエッチング
除去する。この際、画素電極４１の一部は蓄積容量部Cp
において共通配線１３の一部分と重畳するように延ばし
て蓄積容量電極７１を形成する。次に図９９（ａ）〜
（ｃ）に示すように、前記エッチングに用いたマスクパ
ターンまたはマスクを除去した後の第２の導体層５０を
マスクとして、露出したｎ +アモルファスシリコン層２
２をエッチング除去する。これによってチャネルギャッ
プ２３が形成されると共にこのチャネルギャップが延び
る方向に開口部６２を越えてアモルファスシリコン層２
１が露出する。 （第４工程） 図９５（ａ）〜（ｄ）および図１００
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａおよび信号線端
子部３１ａ上の保護絶縁層３と、少なくとも第２の導体
層（信号線３１、ドレイン電極３２、ソース電極３３、
画素電極４１、共通配線連結線）の上面および側面が全
て保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導
体層２０が形成されるように残して、保護絶縁層３およ
びアモルファスシリコン層２１を順次エッチング除去す
る。この際、前記開口部６２と保護絶縁層３の辺部とを
交差させ、開口部６２に露出したアモルファスシリコン
層２１のチャネルギャップ２３側の側面の一部を保護絶
縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁
層３を残し、その外側の保護絶縁層およびアモルファス
シリコン層をエッチング除去する。これによって第２の
導体層からなる走査線端子１５および信号線端子３５お
よび共通配線端子１６を露出させる。最後に約２８０℃
のアニール工程を経てアクティブマトリックス基板を完
成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図９６（ａ）〜（ｄ）および図１００
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第
１の導体層１０を形成し、フォトリソグラフィ工程を通
して、走査線１１と、共通配線１３と、それぞれの画素
領域において走査線の一部を共有するゲ−ト電極１２
と、共通配線から窓部Wdに延びる複数の共通電極１４
と、共通配線内に形成される蓄積共通電極７２とを残し
て第１の導体層１０をエッチング除去する。 （第２工程） 図９７（ａ）〜（ｄ）および図１００
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０とを成膜する。次にフォトリソ
グラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極
１２を挟むように走査線１１上に形成される開口部６
２、走査線端部１１ｂ上と共通配線端部１３ｃ上とにそ
れぞれ形成される開口部６３および各共通配線を結束す
るために共通配線端部上にそれぞれ形成される開口部
（図示せず）を除き、少なくとも前記第１の導体層１０
（走査線１１、共通配線１３、共通電極１４、ゲート電
極１２）の上面および側面全体がゲート絶縁層２で覆わ
れるように残して半導体層２０およびゲート絶縁層２を
順次エッチング除去する。 （第３工程） 図９８（ａ）〜（ｄ）および図１００
（ｄ）に示すように、上記基板上に同一真空中でスパッ
タエッチング後スパッタリングにより連続して約５０ｎ
ｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡ
ｌからなる上層金属層３０Ｂを成膜して第２の導体層５
０を形成する。次にフォトリソグラフィ工程を通して、
信号線３１と、信号線端子部位DSに形成される信号線端
子部３１ａと、走査線端部１１ｂ上に形成された開口部
６３を通して走査線端部に接続する接続電極部４２と、
この接続電極部からさらに延びて走査線端子部位GSに形
成される走査線端子部１１ａと、外周部Ssに隣接する共
通配線端部１３ｃ上に形成された開口部６３を通してこ
の共通配線端部に接続する接続電極部４２と、この接続
電極部からさらに延びて共通配線端子部位CSに形成され
る共通配線端子部１３ａと、各共通配線端部上に形成さ
れた開口部（図示せず）を通して各共通配線を結束し、
前記共通配線端部１３ｃ上の接続電極部４２に連結する
共通配線連結線（図示せず）と、それぞれの画素領域に
おいて信号線３１からＴＦＴ部Tfに延びるドレイン電極
３２と、共通電極１４に対向して延びる画素電極４１
と、この画素電極からＴＦＴ部Tfに延びてドレイン電極
３２とチャネルギャップ２３を隔てて対向配置されるソ
ース電極３３とを残して第２の導体層５０をエッチング
除去する。この際、画素電極４１の一部は蓄積容量部Cp
において共通配線１３の一部分と重畳するように延ばし
て蓄積容量電極７１を形成する。次に図９９（ａ）〜
（ｃ）に示すように、前記エッチングに用いたマスクパ
ターンまたはマスクを除去した後の第２の導体層５０を
マスクとして、露出したｎ +アモルファスシリコン層２
２をエッチング除去する。これによってチャネルギャッ
プ２３が形成されると共にこのチャネルギャップが延び
る方向に開口部６２を越えてアモルファスシリコン層２
１が露出する。 （第４工程） 図９５（ａ）〜（ｄ）および図１００
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約３００ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、走査線端
子部１１ａおよび共通配線端子部１３ａおよび信号線端
子部３１ａ上の保護絶縁層３と、少なくとも第２の導体
層（信号線３１、ドレイン電極３２、ソース電極３３、
画素電極４１、共通配線連結線）の上面および側面が全
て保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導
体層２０が形成されるように残して、保護絶縁層３およ
びアモルファスシリコン層２１を順次エッチング除去す
る。この際、前記開口部６２と保護絶縁層３の辺部とを
交差させ、開口部６２に露出したアモルファスシリコン
層２１のチャネルギャップ２３側の側面の一部を保護絶
縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁
層３を残し、その外側の保護絶縁層およびアモルファス
シリコン層をエッチング除去する。これによって第２の
導体層からなる走査線端子１５および信号線端子３５お
よび共通配線端子１６を露出させる。最後に約２８０℃
のアニール工程を経てアクティブマトリックス基板を完
成させる。
【０３０４】なおここでは第１の導体層にＡｌ−Ｎｄ合
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、窒化膜の窒素濃度を２５原子％以上
にすることが望ましい。
金を用いた形態を示したが、実施形態１０と同様にＡｌ
とＴｉなどの高融点金属やその窒化膜との積層膜や、Ａ
ｌの下にさらにＴｉなどの高融点金属の下敷膜を形成し
て、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよ
い。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを
主体とする合金を積層した形態を示したが、Ｔｉなどの
高融点金属の窒化膜を最上層に用いた膜構造、例えば下
からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造に
してもよく、またＣｒの上にＩＴＯを積層した構造にし
てもよい。ここでＴｉなどの高融点金属の窒化膜を最上
層に用いた場合は、窒化膜の窒素濃度を２５原子％以上
にすることが望ましい。
【０３０５】実施形態１７のＩＰＳ型アクティブマトリ
ックス基板は、４工程で製造できるので、生産効率と歩
留が向上する。またこのアクティブマトリックス基板
は、共通電極と画素電極が異なる層に形成されているの
で、共通電極と画素電極のショートを低減でき、歩留を
向上することができる。信号線の導体層のエッチング時
に走査線などの回路要素の侵食が防止される効果、静電
保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号
線の低抵抗化などの効果および絶縁耐圧の向上の効果に
ついては、実施形態１４と全く同様である。
ックス基板は、４工程で製造できるので、生産効率と歩
留が向上する。またこのアクティブマトリックス基板
は、共通電極と画素電極が異なる層に形成されているの
で、共通電極と画素電極のショートを低減でき、歩留を
向上することができる。信号線の導体層のエッチング時
に走査線などの回路要素の侵食が防止される効果、静電
保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号
線の低抵抗化などの効果および絶縁耐圧の向上の効果に
ついては、実施形態１４と全く同様である。
【０３０６】（実施形態１８）図１０１（ａ）は実施形
態１８のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１０１（ｂ）はその線Ａ−Ａ’
で切った断面図、図１０１（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１０１（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１０２〜図１０５はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１０１と同様に、図１０２〜図１０４の（ａ）は
１画素領域を示す透視平面図、図１０２〜図１０４の
（ｂ）、（ｃ）、（ｄ）と図１０５（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１０６（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１０６（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態１８のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と第２の導体層５０からなる複数の信号線
３１とがゲート絶縁層２を介して直交して配列され、こ
の走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１から延びるゲート電極１２と、このゲ−
ト電極にゲート絶縁層２を介して対向する島状のアモル
ファスシリコン層２１およびｎ+アモルファスシリコン
層２２からなる半導体層２０と、この半導体層上に第２
の導体層５０からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた光が透過する窓部Wdに透明導電
層４０からなる画素電極４１が形成され、ドレイン電極
３２は信号線３１に、ソース電極３３は画素電極４１に
それぞれ接続されてＴＮ型のアクティブマトリックス基
板を構成している。
態１８のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１０１（ｂ）はその線Ａ−Ａ’
で切った断面図、図１０１（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１０１（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１０２〜図１０５はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１０１と同様に、図１０２〜図１０４の（ａ）は
１画素領域を示す透視平面図、図１０２〜図１０４の
（ｂ）、（ｃ）、（ｄ）と図１０５（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１０６（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１０６（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態１８のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と第２の導体層５０からなる複数の信号線
３１とがゲート絶縁層２を介して直交して配列され、こ
の走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１から延びるゲート電極１２と、このゲ−
ト電極にゲート絶縁層２を介して対向する島状のアモル
ファスシリコン層２１およびｎ+アモルファスシリコン
層２２からなる半導体層２０と、この半導体層上に第２
の導体層５０からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた光が透過する窓部Wdに透明導電
層４０からなる画素電極４１が形成され、ドレイン電極
３２は信号線３１に、ソース電極３３は画素電極４１に
それぞれ接続されてＴＮ型のアクティブマトリックス基
板を構成している。
【０３０７】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合
金などの高融点金属またはこれらの窒化膜からなる上層
金属層１０Ｂとを積層して形成されている。また信号線
３１、ドレイン電極３２、ソース電極３３を形成する第
２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯ
からなる透明導電層４０を積層して形成されている。画
素電極４１は、ソース電極３３上層の透明導電層４０が
ゲート絶縁層２と半導体層２０と金属層３０との積層膜
の側面を覆うようにガラス基板１上に垂下し、さらにガ
ラス基板１上を窓部Wdに延びて形成されている。また走
査線１１と共に形成されたガラス基板１上の導体層１０
の側面は全てゲート絶縁層２で被覆されている。またＴ
ＦＴ部Tfのチャネルギャップ２３が延びる方向のアモル
ファスシリコン層２１の両側の側面の一部が保護絶縁層
３で被覆されている。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合
金などの高融点金属またはこれらの窒化膜からなる上層
金属層１０Ｂとを積層して形成されている。また信号線
３１、ドレイン電極３２、ソース電極３３を形成する第
２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯ
からなる透明導電層４０を積層して形成されている。画
素電極４１は、ソース電極３３上層の透明導電層４０が
ゲート絶縁層２と半導体層２０と金属層３０との積層膜
の側面を覆うようにガラス基板１上に垂下し、さらにガ
ラス基板１上を窓部Wdに延びて形成されている。また走
査線１１と共に形成されたガラス基板１上の導体層１０
の側面は全てゲート絶縁層２で被覆されている。またＴ
ＦＴ部Tfのチャネルギャップ２３が延びる方向のアモル
ファスシリコン層２１の両側の側面の一部が保護絶縁層
３で被覆されている。
【０３０８】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
【０３０９】この実施形態１８のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１０２（ａ）〜（ｄ）および図１０６
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１０３（ａ）〜（ｄ）および図１０６
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。フォトリソグラフィ工程を通して、ゲート電極１２
上の長さ方向先端側の開口部６１、ゲート電極基部の走
査線１１上の開口部６２および走査線端子部１１ａ上に
形成される開口部６３を除き、少なくとも前記第１の導
体層１０（走査線１１、走査線端子部１１ａ、ゲート電
極１２、遮光層１７）の上面および側面全体がゲート絶
縁層２で覆われるように残して金属層３０および半導体
層２０およびゲート絶縁層２を順次エッチング除去す
る。これによって窓部Wdから金属層３０および半導体層
２０およびゲート絶縁層２が除去されてガラス基板１が
露出すると共に、ゲート電極１２上および走査線１１上
の２箇所に第１の導体層１０に達する開口部６１、６２
が形成され、かつ走査線端子部１１ａ上に第１の導体層
１０に達する開口部６３が形成される。 （第３工程） 図１０４（ａ）〜（ｄ）および図１０６
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端子部１１ａ上に形成された開口部６３を通して
走査線端子部１１ａに接続する接続電極部４２と、共通
配線および共通配線端子部（図示せず）と、それぞれの
画素領域において信号線からＴＦＴ部Tfに延びるドレイ
ン電極３２と、画素電極４１と、この画素電極からＴＦ
Ｔ部Tfに延びてドレイン電極３２とチャネルギャップ２
３を隔てて対向配置されるソース電極３３とを残して透
明導電層４０をエッチング除去し、次いで露出した金属
層３０をエッチング除去する。この際、画素電極４１の
辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳す
るように延ばして蓄積容量電極７１を形成し、またこの
辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層
１７と少なくとも一部が重畳するように形成する。次に
図１０５（ａ）〜（ｃ）に示すように、前記エッチング
に用いたマスクパターンまたはマスクを除去した後の透
明導電層４０をマスクとして、露出したｎ +アモルファ
スシリコン層２２をエッチング除去する。これによって
チャネルギャップ２３が形成されると共にこのチャネル
ギャップが延びる方向に開口部６１、６２を越えてアモ
ルファスシリコン層２１が露出する。 （第４工程） 図１０１（ａ）〜（ｄ）および図１０６
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａ上の接続電極部４２およ
び信号線端子部３１ａおよび共通配線端子部（図示せ
ず）上の保護絶縁層３と、少なくとも信号線３１の上面
および側面全体が保護絶縁層３で覆われるようにかつＴ
ＦＴ部Tfの半導体層が形成されるように残して、保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。この際、前記開口部６１、６２と保護絶
縁層３の辺部とを交差させ、前記開口部６１、６２に露
出したアモルファスシリコン層２１のチャネルギャップ
２３側の側面の一部を保護絶縁層の辺部が垂下して覆う
ようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保
護絶縁層およびアモルファスシリコン層をエッチング除
去する。これによって透明導電層４０からなる画素電極
４１と、金属層３０および透明導電層４０の積層膜から
なる信号線端子３５および共通配線端子（図示せず）
と、第１の導体層１０上に金属層３０および半導体層２
０およびゲート絶縁層２を貫通する開口部６３を通して
透明導電層４０が積層された走査線端子１５とを露出さ
せる。最後に約２８０℃のアニール工程を経てアクティ
ブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１０２（ａ）〜（ｄ）および図１０６
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１０３（ａ）〜（ｄ）および図１０６
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。フォトリソグラフィ工程を通して、ゲート電極１２
上の長さ方向先端側の開口部６１、ゲート電極基部の走
査線１１上の開口部６２および走査線端子部１１ａ上に
形成される開口部６３を除き、少なくとも前記第１の導
体層１０（走査線１１、走査線端子部１１ａ、ゲート電
極１２、遮光層１７）の上面および側面全体がゲート絶
縁層２で覆われるように残して金属層３０および半導体
層２０およびゲート絶縁層２を順次エッチング除去す
る。これによって窓部Wdから金属層３０および半導体層
２０およびゲート絶縁層２が除去されてガラス基板１が
露出すると共に、ゲート電極１２上および走査線１１上
の２箇所に第１の導体層１０に達する開口部６１、６２
が形成され、かつ走査線端子部１１ａ上に第１の導体層
１０に達する開口部６３が形成される。 （第３工程） 図１０４（ａ）〜（ｄ）および図１０６
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端子部１１ａ上に形成された開口部６３を通して
走査線端子部１１ａに接続する接続電極部４２と、共通
配線および共通配線端子部（図示せず）と、それぞれの
画素領域において信号線からＴＦＴ部Tfに延びるドレイ
ン電極３２と、画素電極４１と、この画素電極からＴＦ
Ｔ部Tfに延びてドレイン電極３２とチャネルギャップ２
３を隔てて対向配置されるソース電極３３とを残して透
明導電層４０をエッチング除去し、次いで露出した金属
層３０をエッチング除去する。この際、画素電極４１の
辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳す
るように延ばして蓄積容量電極７１を形成し、またこの
辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層
１７と少なくとも一部が重畳するように形成する。次に
図１０５（ａ）〜（ｃ）に示すように、前記エッチング
に用いたマスクパターンまたはマスクを除去した後の透
明導電層４０をマスクとして、露出したｎ +アモルファ
スシリコン層２２をエッチング除去する。これによって
チャネルギャップ２３が形成されると共にこのチャネル
ギャップが延びる方向に開口部６１、６２を越えてアモ
ルファスシリコン層２１が露出する。 （第４工程） 図１０１（ａ）〜（ｄ）および図１０６
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａ上の接続電極部４２およ
び信号線端子部３１ａおよび共通配線端子部（図示せ
ず）上の保護絶縁層３と、少なくとも信号線３１の上面
および側面全体が保護絶縁層３で覆われるようにかつＴ
ＦＴ部Tfの半導体層が形成されるように残して、保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。この際、前記開口部６１、６２と保護絶
縁層３の辺部とを交差させ、前記開口部６１、６２に露
出したアモルファスシリコン層２１のチャネルギャップ
２３側の側面の一部を保護絶縁層の辺部が垂下して覆う
ようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保
護絶縁層およびアモルファスシリコン層をエッチング除
去する。これによって透明導電層４０からなる画素電極
４１と、金属層３０および透明導電層４０の積層膜から
なる信号線端子３５および共通配線端子（図示せず）
と、第１の導体層１０上に金属層３０および半導体層２
０およびゲート絶縁層２を貫通する開口部６３を通して
透明導電層４０が積層された走査線端子１５とを露出さ
せる。最後に約２８０℃のアニール工程を経てアクティ
ブマトリックス基板を完成させる。
【０３１０】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０３１１】実施形態１８のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
走査線と共に形成された透明絶縁性基板上の導体層が透
明導電層との接続部を除き全てゲート絶縁層で被覆され
ているので、信号線の金属層や透明導電層のエッチング
中に下層の走査線やゲート電極などの回路要素が侵食さ
れたり、走査線と信号線がショートしたりすることがな
く、歩留を向上することができる。またこのアクティブ
マトリックス基板は、保護トランジスタが形成可能であ
り、製造工程中での不用意な電撃から画素領域のＴＦＴ
を保護することができる。また走査線と信号線間の絶縁
破壊を防止することができ、歩留を向上することができ
る。またこのアクティブマトリックス基板は、ＴＦＴ部
のチャネルギャップが延びる方向の半導体層の両側側面
の一部が保護絶縁層で被覆されているので、半導体層の
側面を経路とするリークを防止でき、薄膜トランジスタ
の信頼性を確保することができる。またこのアクティブ
マトリックス基板は、信号線の金属層や透明導電層のエ
ッチング時にゲート電極上のゲート絶縁層と半導体層と
を貫通する開口部を通してエッチング液がしみ込み、ゲ
ート電極や走査線の下層の導電膜が侵食されることを防
止でき、歩留を向上することができる。またこのアクテ
ィブマトリックス基板は、信号線が金属層と透明導電層
とで積層されて形成されているので、信号線の配線抵抗
が低減できると共に断線不良などによる歩留の低下が抑
えられ、またソース電極と画素電極とが透明導電層によ
って一体に形成されているので、接続による電気抵抗の
増大が抑えられ信頼性が向上する。またこのアクティブ
マトリックス基板は、走査線がＡｌとＴｉなどの高融点
金属との積層膜で形成されているので、走査線の配線抵
抗を低減できる。また走査線端子の走査線ドライバとの
接続部がＩＴＯで形成されているので、端子部での表面
酸化を防止でき、走査線ドライバとの接続信頼性を確保
することができる。またこのアクティブマトリックス基
板は、信号線の下層に半導体層が形成されているので、
走査線と信号線との絶縁耐圧が向上する。また画素電極
と遮光層とが少なくとも部分的に重畳するように形成さ
れているので、重ねずれマージンを大きくとらなければ
ならないカラーフィルター基板のブラックマトリックス
を縮小でき、開口率を向上することができる。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
走査線と共に形成された透明絶縁性基板上の導体層が透
明導電層との接続部を除き全てゲート絶縁層で被覆され
ているので、信号線の金属層や透明導電層のエッチング
中に下層の走査線やゲート電極などの回路要素が侵食さ
れたり、走査線と信号線がショートしたりすることがな
く、歩留を向上することができる。またこのアクティブ
マトリックス基板は、保護トランジスタが形成可能であ
り、製造工程中での不用意な電撃から画素領域のＴＦＴ
を保護することができる。また走査線と信号線間の絶縁
破壊を防止することができ、歩留を向上することができ
る。またこのアクティブマトリックス基板は、ＴＦＴ部
のチャネルギャップが延びる方向の半導体層の両側側面
の一部が保護絶縁層で被覆されているので、半導体層の
側面を経路とするリークを防止でき、薄膜トランジスタ
の信頼性を確保することができる。またこのアクティブ
マトリックス基板は、信号線の金属層や透明導電層のエ
ッチング時にゲート電極上のゲート絶縁層と半導体層と
を貫通する開口部を通してエッチング液がしみ込み、ゲ
ート電極や走査線の下層の導電膜が侵食されることを防
止でき、歩留を向上することができる。またこのアクテ
ィブマトリックス基板は、信号線が金属層と透明導電層
とで積層されて形成されているので、信号線の配線抵抗
が低減できると共に断線不良などによる歩留の低下が抑
えられ、またソース電極と画素電極とが透明導電層によ
って一体に形成されているので、接続による電気抵抗の
増大が抑えられ信頼性が向上する。またこのアクティブ
マトリックス基板は、走査線がＡｌとＴｉなどの高融点
金属との積層膜で形成されているので、走査線の配線抵
抗を低減できる。また走査線端子の走査線ドライバとの
接続部がＩＴＯで形成されているので、端子部での表面
酸化を防止でき、走査線ドライバとの接続信頼性を確保
することができる。またこのアクティブマトリックス基
板は、信号線の下層に半導体層が形成されているので、
走査線と信号線との絶縁耐圧が向上する。また画素電極
と遮光層とが少なくとも部分的に重畳するように形成さ
れているので、重ねずれマージンを大きくとらなければ
ならないカラーフィルター基板のブラックマトリックス
を縮小でき、開口率を向上することができる。
【０３１２】（実施形態１９）図１０７（ａ）は実施形
態１９のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１０７（ｂ）はその線Ａ−Ａ’
で切った断面図、図１０７（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１０７（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１０８〜図１１１はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１０７と同様に、図１０８〜図１１０の（ａ）は
１画素領域を示す透視平面図、図１０８〜図１１０の
（ｂ）、（ｃ）、（ｄ）と図１１１（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１１２（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１１２（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態１９のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と第２の導体層５０からなる複数の信号線
３１とがゲート絶縁層２を介して直交して配列され、こ
の走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１から延びるゲート電極１２と、このゲ−
ト電極にゲート絶縁層２を介して対向する島状のアモル
ファスシリコン層２１およびｎ+アモルファスシリコン
層２２からなる半導体層２０と、この半導体層上に第２
の導体層５０からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた光が透過する窓部Wdに透明導電
層４０からなる画素電極４１が形成され、ドレイン電極
３２は信号線３１に、ソース電極３３は画素電極４１に
それぞれ接続されてＴＮ型のアクティブマトリックス基
板を構成している。
態１９のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１０７（ｂ）はその線Ａ−Ａ’
で切った断面図、図１０７（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１０７（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１０８〜図１１１はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１０７と同様に、図１０８〜図１１０の（ａ）は
１画素領域を示す透視平面図、図１０８〜図１１０の
（ｂ）、（ｃ）、（ｄ）と図１１１（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１１２（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１１２（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態１９のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と第２の導体層５０からなる複数の信号線
３１とがゲート絶縁層２を介して直交して配列され、こ
の走査線１１と信号線３１との交点付近のＴＦＴ部Tf
に、走査線１１から延びるゲート電極１２と、このゲ−
ト電極にゲート絶縁層２を介して対向する島状のアモル
ファスシリコン層２１およびｎ+アモルファスシリコン
層２２からなる半導体層２０と、この半導体層上に第２
の導体層５０からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた光が透過する窓部Wdに透明導電
層４０からなる画素電極４１が形成され、ドレイン電極
３２は信号線３１に、ソース電極３３は画素電極４１に
それぞれ接続されてＴＮ型のアクティブマトリックス基
板を構成している。
【０３１３】このアクティブマトリックス基板におい
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉなどの高融点金属またはその窒化
膜からなる上層金属層１０Ｂとを積層して形成されてい
る。また信号線３１、ドレイン電極３２、ソース電極３
３を形成する第２の導体層５０は、Ｃｒからなる金属層
３０上にＩＴＯからなる透明導電層４０を積層して形成
されている。画素電極４１は、ソース電極３３上層の透
明導電層４０がゲート絶縁層２と半導体層２０と金属層
３０との積層膜の側面を覆うようにガラス基板１上に垂
下し、さらにガラス基板１上を窓部Wdに延びて形成され
ている。また走査線１１と共に形成されたガラス基板１
上の導体層１０の側面は全てゲート絶縁層２で被覆され
ている。またＴＦＴ部Tfのチャネルギャップ２３が延び
る方向のアモルファスシリコン層２１の両側の側面の一
部が保護絶縁層３で被覆されている。
て、走査線１１、ゲート電極１２を形成する第１の導体
層１０は、ＡｌまたはＡｌを主体とする合金からなる下
層金属層１０ＡとＴｉなどの高融点金属またはその窒化
膜からなる上層金属層１０Ｂとを積層して形成されてい
る。また信号線３１、ドレイン電極３２、ソース電極３
３を形成する第２の導体層５０は、Ｃｒからなる金属層
３０上にＩＴＯからなる透明導電層４０を積層して形成
されている。画素電極４１は、ソース電極３３上層の透
明導電層４０がゲート絶縁層２と半導体層２０と金属層
３０との積層膜の側面を覆うようにガラス基板１上に垂
下し、さらにガラス基板１上を窓部Wdに延びて形成され
ている。また走査線１１と共に形成されたガラス基板１
上の導体層１０の側面は全てゲート絶縁層２で被覆され
ている。またＴＦＴ部Tfのチャネルギャップ２３が延び
る方向のアモルファスシリコン層２１の両側の側面の一
部が保護絶縁層３で被覆されている。
【０３１４】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
【０３１５】この実施形態１９のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１０８（ａ）〜（ｄ）および図１１２
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１０９（ａ）〜（ｄ）および図１１２
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。次にフォトリソグラフィ工程を通して、ゲート電極
１２上の長さ方向先端側の開口部６１、ゲート電極基部
の走査線１１上の開口部６２および走査線端部１１ｂ上
に形成される開口部６３を除き、少なくとも前記第１の
導体層１０（走査線１１、ゲート電極１２、遮光層１
７）の上面および側面全体がゲート絶縁層２で覆われる
ように残して金属層３０および半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。これによって窓
部Wdから金属層３０および半導体層２０およびゲート絶
縁層２が除去されてガラス基板１が露出すると共に、ゲ
ート電極１２上および走査線１１上の２箇所に第１の導
体層１０に達する開口部６１、６２が形成され、かつ走
査線端部１１ｂ上に第１の導体層１０に達する開口部６
３が形成される。 （第３工程） 図１１０（ａ）〜（ｄ）および図１１２
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端部１１ｂ上に形成された開口部６３を通して走
査線端部１１ｂに接続する接続電極部４２と、この接続
電極部からさらに金属層３０上を走査線端子部位GSに延
びて形成される走査線端子部１１ａと、共通配線および
共通配線端子部（図示せず）と、それぞれの画素領域に
おいて信号線からＴＦＴ部Tfに延びるドレイン電極３２
と、画素電極４１と、この画素電極からＴＦＴ部Tfに延
びてドレイン電極３２とチャネルギャップ２３を隔てて
対向配置されるソース電極３３とを残して透明導電層４
０をエッチング除去し、次いで露出した金属層３０をエ
ッチング除去する。この際、画素電極４１の辺部は蓄積
容量部Cpにおいて蓄積共通電極７２と重畳するように延
ばして蓄積容量電極７１を形成し、またこの辺部に隣接
する画素電極の双方の辺部はそれぞれ遮光層１７と少な
くとも一部が重畳するように形成する。次に図１１１
（ａ）〜（ｃ）に示すように、前記エッチングに用いた
マスクパターンまたはマスクを除去した後の透明導電層
４０をマスクとして露出したｎ+アモルファスシリコン
層２２をエッチング除去する。これによってチャネルギ
ャップ２３が形成されると共にこのチャネルギャップが
延びる方向に開口部６１、６２を越えてアモルファスシ
リコン層２１が露出する。 （第４工程） 図１０７（ａ）〜（ｄ）および図１１２
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも信号線３１の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１を順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残し、その外側の保護絶縁層およびアモ
ルファスシリコン層をエッチング除去する。これによっ
て透明導電層４０からなる画素電極４１と、金属層３０
および透明導電層４０の積層膜からなる信号線端子３５
および走査線端子１５および共通配線端子（図示せず）
とを露出させる。最後に約２８０℃のアニール工程を経
てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１０８（ａ）〜（ｄ）および図１１２
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１０９（ａ）〜（ｄ）および図１１２
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。次にフォトリソグラフィ工程を通して、ゲート電極
１２上の長さ方向先端側の開口部６１、ゲート電極基部
の走査線１１上の開口部６２および走査線端部１１ｂ上
に形成される開口部６３を除き、少なくとも前記第１の
導体層１０（走査線１１、ゲート電極１２、遮光層１
７）の上面および側面全体がゲート絶縁層２で覆われる
ように残して金属層３０および半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。これによって窓
部Wdから金属層３０および半導体層２０およびゲート絶
縁層２が除去されてガラス基板１が露出すると共に、ゲ
ート電極１２上および走査線１１上の２箇所に第１の導
体層１０に達する開口部６１、６２が形成され、かつ走
査線端部１１ｂ上に第１の導体層１０に達する開口部６
３が形成される。 （第３工程） 図１１０（ａ）〜（ｄ）および図１１２
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端部１１ｂ上に形成された開口部６３を通して走
査線端部１１ｂに接続する接続電極部４２と、この接続
電極部からさらに金属層３０上を走査線端子部位GSに延
びて形成される走査線端子部１１ａと、共通配線および
共通配線端子部（図示せず）と、それぞれの画素領域に
おいて信号線からＴＦＴ部Tfに延びるドレイン電極３２
と、画素電極４１と、この画素電極からＴＦＴ部Tfに延
びてドレイン電極３２とチャネルギャップ２３を隔てて
対向配置されるソース電極３３とを残して透明導電層４
０をエッチング除去し、次いで露出した金属層３０をエ
ッチング除去する。この際、画素電極４１の辺部は蓄積
容量部Cpにおいて蓄積共通電極７２と重畳するように延
ばして蓄積容量電極７１を形成し、またこの辺部に隣接
する画素電極の双方の辺部はそれぞれ遮光層１７と少な
くとも一部が重畳するように形成する。次に図１１１
（ａ）〜（ｃ）に示すように、前記エッチングに用いた
マスクパターンまたはマスクを除去した後の透明導電層
４０をマスクとして露出したｎ+アモルファスシリコン
層２２をエッチング除去する。これによってチャネルギ
ャップ２３が形成されると共にこのチャネルギャップが
延びる方向に開口部６１、６２を越えてアモルファスシ
リコン層２１が露出する。 （第４工程） 図１０７（ａ）〜（ｄ）および図１１２
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも信号線３１の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１を順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残し、その外側の保護絶縁層およびアモ
ルファスシリコン層をエッチング除去する。これによっ
て透明導電層４０からなる画素電極４１と、金属層３０
および透明導電層４０の積層膜からなる信号線端子３５
および走査線端子１５および共通配線端子（図示せず）
とを露出させる。最後に約２８０℃のアニール工程を経
てアクティブマトリックス基板を完成させる。
【０３１６】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
【０３１７】実施形態１９のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。信号線の金属層や透明導電層のエッチング
時に走査線などの回路要素の侵食が防止される効果、静
電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信
号線の低抵抗化などの効果および絶縁耐圧や開口率の向
上の効果については、実施形態１８と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。信号線の金属層や透明導電層のエッチング
時に走査線などの回路要素の侵食が防止される効果、静
電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信
号線の低抵抗化などの効果および絶縁耐圧や開口率の向
上の効果については、実施形態１８と全く同様である。
【０３１８】（実施形態２０）図１１３（ａ）は実施形
態２０のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１１３（ｂ）はその線Ａ−Ａ’
で切った断面図、図１１３（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１１３（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１１４〜図１１７はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１１３と同様に、図１１４〜図１１６の（ａ）は
１画素領域を示す透視平面図、図１１４〜図１１６の
（ｂ）、（ｃ）、（ｄ）と図１１７（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１１８（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１１８（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態２０のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と複数の信号線３１とが直交して配列さ
れ、この走査線１１と信号線３１との交点付近のＴＦＴ
部Tfに、走査線１１から延びるゲート電極１２と、この
ゲ−ト電極にゲート絶縁層２を介して対向する島状のア
モルファスシリコン層２１およびｎ+アモルファスシリ
コン層２２からなる半導体層２０と、この半導体層上に
第２の導体層５０からなりチャネルギャップ２３を隔て
て形成された一対のドレイン電極３２およびソース電極
３３とからなる逆スタガ型ＴＦＴが形成され、走査線１
１と信号線３１とに囲まれた光が透過する窓部Wdに透明
導電層４０からなる画素電極４１が形成され、ドレイン
電極３２は信号線３１に、ソース電極３３は画素電極４
１にそれぞれ接続されてＴＮ型のアクティブマトリック
ス基板を構成している。
態２０のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１１３（ｂ）はその線Ａ−Ａ’
で切った断面図、図１１３（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１１３（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１１４〜図１１７はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１１３と同様に、図１１４〜図１１６の（ａ）は
１画素領域を示す透視平面図、図１１４〜図１１６の
（ｂ）、（ｃ）、（ｄ）と図１１７（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１１８（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１１８（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態２０のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と複数の信号線３１とが直交して配列さ
れ、この走査線１１と信号線３１との交点付近のＴＦＴ
部Tfに、走査線１１から延びるゲート電極１２と、この
ゲ−ト電極にゲート絶縁層２を介して対向する島状のア
モルファスシリコン層２１およびｎ+アモルファスシリ
コン層２２からなる半導体層２０と、この半導体層上に
第２の導体層５０からなりチャネルギャップ２３を隔て
て形成された一対のドレイン電極３２およびソース電極
３３とからなる逆スタガ型ＴＦＴが形成され、走査線１
１と信号線３１とに囲まれた光が透過する窓部Wdに透明
導電層４０からなる画素電極４１が形成され、ドレイン
電極３２は信号線３１に、ソース電極３３は画素電極４
１にそれぞれ接続されてＴＮ型のアクティブマトリック
ス基板を構成している。
【０３１９】このアクティブマトリックス基板におい
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８に金属層３０および
半導体層２０およびゲート絶縁層２を貫通する開口部６
５を通して透明導電層４０が接続する第２の導体層５０
からなる上層信号線３６とから形成されている。
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８に金属層３０および
半導体層２０およびゲート絶縁層２を貫通する開口部６
５を通して透明導電層４０が接続する第２の導体層５０
からなる上層信号線３６とから形成されている。
【０３２０】走査線１１、ゲート電極１２、下層信号線
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる
透明導電層４０を積層して形成されている。画素電極４
１は、ソース電極３３上層の透明導電層４０がゲート絶
縁層２と半導体層２０と金属層３０との積層膜の側面を
覆うようにガラス基板１上に垂下し、さらにガラス基板
１上を窓部Wdに延びて形成されている。また走査線１１
と共に形成されたガラス基板１上の導体層１０の側面は
全てゲート絶縁層２で被覆されている。またＴＦＴ部Tf
のチャネルギャップ２３が延びる方向のアモルファスシ
リコン層２１の両側の側面の一部が保護絶縁層３で被覆
されている。
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる
透明導電層４０を積層して形成されている。画素電極４
１は、ソース電極３３上層の透明導電層４０がゲート絶
縁層２と半導体層２０と金属層３０との積層膜の側面を
覆うようにガラス基板１上に垂下し、さらにガラス基板
１上を窓部Wdに延びて形成されている。また走査線１１
と共に形成されたガラス基板１上の導体層１０の側面は
全てゲート絶縁層２で被覆されている。またＴＦＴ部Tf
のチャネルギャップ２３が延びる方向のアモルファスシ
リコン層２１の両側の側面の一部が保護絶縁層３で被覆
されている。
【０３２１】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
【０３２２】この実施形態２０のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１１４（ａ）〜（ｄ）および図１１８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１１５（ａ）〜（ｄ）および図１１８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。次にフォトリソグラフィ工程を通して、ゲート電極
１２上の長さ方向先端側の開口部６１、ゲート電極基部
の走査線１１上の開口部６２、下層信号線１８の両端部
上に形成される開口部６５および走査線端子部１１ａ上
に形成される開口部６３を除き、少なくとも前記第１の
導体層１０（走査線１１、走査線端子部１１ａ、ゲート
電極１２、下層信号線１８、遮光層１７）の上面および
側面全体がゲート絶縁層２で覆われるように残して金属
層３０および半導体層２０およびゲート絶縁層２を順次
エッチング除去する。これによって窓部Wdから金属層３
０および半導体層２０およびゲート絶縁層２が除去され
てガラス基板１が露出すると共に、それぞれ第１の導体
層１０に達する開口部６１、６２、６３、６５が形成さ
れる。 （第３工程） 図１１６（ａ）〜（ｄ）および図１１８
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端子部１
１ａ上に形成された開口部６３を通して走査線端子部１
１ａに接続する接続電極部４２と、信号線端子部位DSに
形成される信号線端子部３１ａと、隣接する画素領域の
走査線１１を挟んで対向する下層信号線１８に金属層３
０および半導体層２０およびゲート絶縁層２を貫通する
開口部６５を通して接続する上層信号線３６と、共通配
線および共通配線端子部（図示せず）と、それぞれの画
素領域において上層信号線３６からＴＦＴ部Tfに延びる
ドレイン電極３２と、画素電極４１と、この画素電極か
らＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャ
ップ２３を隔てて対向配置されるソース電極３３とを残
して透明導電層４０をエッチング除去し、次いで露出し
た金属層３０をエッチング除去する。この際、画素電極
４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と
重畳するように延ばして蓄積容量電極７１を形成し、ま
たこの辺部に隣接する画素電極の双方の辺部はそれぞれ
遮光層１７と少なくとも一部が重畳するように形成す
る。次に図１１７（ａ）〜（ｃ）に示すように、前記エ
ッチングに用いたマスクパターンまたはマスクを除去し
た後の透明導電層４０をマスクとして露出したｎ+アモ
ルファスシリコン層２２をエッチング除去する。これに
よってチャネルギャップ２３が形成されると共にこのチ
ャネルギャップが延びる方向に開口部６１、６２を越え
てアモルファスシリコン層２１が露出する。 （第４工程） 図１１３（ａ）〜（ｄ）および図１１８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａ上の接続電極部４２およ
び信号線端子部３１ａおよび共通配線端子部（図示せ
ず）上の保護絶縁層３と、少なくとも上層信号線３６の
上面および側面全体が保護絶縁層３で覆われるようにか
つＴＦＴ部Tfの半導体層が形成されるように残して、保
護絶縁層３およびアモルファスシリコン層２１を順次エ
ッチング除去する。この際、前記開口部６１、６２と保
護絶縁層３の辺部とを交差させ、前記開口部６１、６２
に露出したアモルファスシリコン層２１のチャネルギャ
ップ２３側の側面の一部を保護絶縁層の辺部が垂下して
覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側
の保護絶縁層およびアモルファスシリコン層をエッチン
グ除去する。これによって透明導電層４０からなる画素
電極４１と、金属層３０および透明導電層４０の積層膜
からなる信号線端子３５および共通配線端子（図示せ
ず）と、第１の導体層１０上に金属層３０および半導体
層２０およびゲート絶縁層２を貫通する開口部６３を通
して透明導電層４０が積層された走査線端子１５とを露
出させる。最後に約２８０℃のアニール工程を経てアク
ティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１１４（ａ）〜（ｄ）および図１１８
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１１５（ａ）〜（ｄ）および図１１８
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。次にフォトリソグラフィ工程を通して、ゲート電極
１２上の長さ方向先端側の開口部６１、ゲート電極基部
の走査線１１上の開口部６２、下層信号線１８の両端部
上に形成される開口部６５および走査線端子部１１ａ上
に形成される開口部６３を除き、少なくとも前記第１の
導体層１０（走査線１１、走査線端子部１１ａ、ゲート
電極１２、下層信号線１８、遮光層１７）の上面および
側面全体がゲート絶縁層２で覆われるように残して金属
層３０および半導体層２０およびゲート絶縁層２を順次
エッチング除去する。これによって窓部Wdから金属層３
０および半導体層２０およびゲート絶縁層２が除去され
てガラス基板１が露出すると共に、それぞれ第１の導体
層１０に達する開口部６１、６２、６３、６５が形成さ
れる。 （第３工程） 図１１６（ａ）〜（ｄ）および図１１８
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端子部１
１ａ上に形成された開口部６３を通して走査線端子部１
１ａに接続する接続電極部４２と、信号線端子部位DSに
形成される信号線端子部３１ａと、隣接する画素領域の
走査線１１を挟んで対向する下層信号線１８に金属層３
０および半導体層２０およびゲート絶縁層２を貫通する
開口部６５を通して接続する上層信号線３６と、共通配
線および共通配線端子部（図示せず）と、それぞれの画
素領域において上層信号線３６からＴＦＴ部Tfに延びる
ドレイン電極３２と、画素電極４１と、この画素電極か
らＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャ
ップ２３を隔てて対向配置されるソース電極３３とを残
して透明導電層４０をエッチング除去し、次いで露出し
た金属層３０をエッチング除去する。この際、画素電極
４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と
重畳するように延ばして蓄積容量電極７１を形成し、ま
たこの辺部に隣接する画素電極の双方の辺部はそれぞれ
遮光層１７と少なくとも一部が重畳するように形成す
る。次に図１１７（ａ）〜（ｃ）に示すように、前記エ
ッチングに用いたマスクパターンまたはマスクを除去し
た後の透明導電層４０をマスクとして露出したｎ+アモ
ルファスシリコン層２２をエッチング除去する。これに
よってチャネルギャップ２３が形成されると共にこのチ
ャネルギャップが延びる方向に開口部６１、６２を越え
てアモルファスシリコン層２１が露出する。 （第４工程） 図１１３（ａ）〜（ｄ）および図１１８
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａ上の接続電極部４２およ
び信号線端子部３１ａおよび共通配線端子部（図示せ
ず）上の保護絶縁層３と、少なくとも上層信号線３６の
上面および側面全体が保護絶縁層３で覆われるようにか
つＴＦＴ部Tfの半導体層が形成されるように残して、保
護絶縁層３およびアモルファスシリコン層２１を順次エ
ッチング除去する。この際、前記開口部６１、６２と保
護絶縁層３の辺部とを交差させ、前記開口部６１、６２
に露出したアモルファスシリコン層２１のチャネルギャ
ップ２３側の側面の一部を保護絶縁層の辺部が垂下して
覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側
の保護絶縁層およびアモルファスシリコン層をエッチン
グ除去する。これによって透明導電層４０からなる画素
電極４１と、金属層３０および透明導電層４０の積層膜
からなる信号線端子３５および共通配線端子（図示せ
ず）と、第１の導体層１０上に金属層３０および半導体
層２０およびゲート絶縁層２を貫通する開口部６３を通
して透明導電層４０が積層された走査線端子１５とを露
出させる。最後に約２８０℃のアニール工程を経てアク
ティブマトリックス基板を完成させる。
【０３２３】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０３２４】実施形態２０のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
信号線の一部が下層信号線として画素電極と異なる層に
形成されているので、信号線と画素電極とのショートを
低減でき、歩留を向上することができる。信号線の金属
層や透明導電層のエッチング時に走査線などの回路要素
の侵食が防止される効果、静電保護の効果、ＴＦＴの信
頼性向上の効果、走査線や信号線の低抵抗化などの効果
および絶縁耐圧や開口率の向上の効果については、実施
形態１８と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
信号線の一部が下層信号線として画素電極と異なる層に
形成されているので、信号線と画素電極とのショートを
低減でき、歩留を向上することができる。信号線の金属
層や透明導電層のエッチング時に走査線などの回路要素
の侵食が防止される効果、静電保護の効果、ＴＦＴの信
頼性向上の効果、走査線や信号線の低抵抗化などの効果
および絶縁耐圧や開口率の向上の効果については、実施
形態１８と全く同様である。
【０３２５】（実施形態２１）図１１９（ａ）は実施形
態２１のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１１９（ｂ）はその線Ａ−Ａ’
で切った断面図、図１１９（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１１９（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１２０〜図１２３はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１１９と同様に、図１２０〜図１２２の（ａ）は
１画素領域を示す透視平面図、図１２０〜図１２２の
（ｂ）、（ｃ）、（ｄ）と図１２３（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１２４（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１２４（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態２１のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と複数の信号線３１とが直交して配列さ
れ、この走査線１１と信号線３１との交点付近のＴＦＴ
部Tfに、走査線１１から延びるゲート電極１２と、この
ゲ−ト電極にゲート絶縁層２を介して対向する島状のア
モルファスシリコン層２１およびｎ+アモルファスシリ
コン層２２からなる半導体層２０と、この半導体層上に
第２の導体層からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた光が透過する窓部Wdに透明導電
層４０からなる画素電極４１が形成され、ドレイン電極
３２は信号線３１に、ソース電極３３は画素電極４１に
それぞれ接続されてＴＮ型のアクティブマトリックス基
板を構成している。
態２１のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１１９（ｂ）はその線Ａ−Ａ’
で切った断面図、図１１９（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１１９（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１２０〜図１２３はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程およびＴＦＴのチャネル形成後を示
す。図１１９と同様に、図１２０〜図１２２の（ａ）は
１画素領域を示す透視平面図、図１２０〜図１２２の
（ｂ）、（ｃ）、（ｄ）と図１２３（ａ）、（ｂ）、
（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−
Ｃ’で切った断面図である。また図１２４（ａ）はこの
アクティブマトリックス基板の端子部の断面図で、左側
が走査線端子部位GSの、右側が信号線端子部位DSのそれ
ぞれ長辺方向の断面図である。図１２４（ｂ）〜（ｄ）
はそれぞれこの端子部分の第１工程〜第３工程を示す図
である。この実施形態２１のアクティブマトリックス基
板は、ガラス基板１上に第１の導体層１０からなる複数
の走査線１１と複数の信号線３１とが直交して配列さ
れ、この走査線１１と信号線３１との交点付近のＴＦＴ
部Tfに、走査線１１から延びるゲート電極１２と、この
ゲ−ト電極にゲート絶縁層２を介して対向する島状のア
モルファスシリコン層２１およびｎ+アモルファスシリ
コン層２２からなる半導体層２０と、この半導体層上に
第２の導体層からなりチャネルギャップ２３を隔てて形
成された一対のドレイン電極３２およびソース電極３３
とからなる逆スタガ型ＴＦＴが形成され、走査線１１と
信号線３１とに囲まれた光が透過する窓部Wdに透明導電
層４０からなる画素電極４１が形成され、ドレイン電極
３２は信号線３１に、ソース電極３３は画素電極４１に
それぞれ接続されてＴＮ型のアクティブマトリックス基
板を構成している。
【０３２６】このアクティブマトリックス基板におい
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８に金属層３０および
半導体層２０およびゲート絶縁層２を貫通する開口部６
５を通して透明導電層４０が接続する第２の導体層５０
からなる上層信号線３６とから形成されている。
て、信号線３１は、ガラス基板１上で隣合う走査線１１
の間に走査線と非接触に形成された第１の導体層１０か
らなる下層信号線１８と、隣接する画素領域の走査線１
１を挟んで対向する下層信号線１８に金属層３０および
半導体層２０およびゲート絶縁層２を貫通する開口部６
５を通して透明導電層４０が接続する第２の導体層５０
からなる上層信号線３６とから形成されている。
【０３２７】走査線１１、ゲート電極１２、下層信号線
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる
透明導電層４０を積層して形成されている。画素電極４
１は、ソース電極３３上層の透明導電層４０がゲート絶
縁層２と半導体層２０と金属層３０との積層膜の側面を
覆うようにガラス基板１上に垂下し、さらにガラス基板
１上を窓部Wdに延びて形成されている。また走査線１１
と共に形成されたガラス基板１上の導体層１０の側面は
全てゲート絶縁層２で被覆されている。またＴＦＴ部Tf
のチャネルギャップ２３が延びる方向のアモルファスシ
リコン層２１の両側の側面の一部が保護絶縁層３で被覆
されている。
１８を形成する第１の導体層１０は、ＡｌまたはＡｌを
主体とする合金からなる下層金属層１０ＡとＴｉなどの
高融点金属またはその窒化膜からなる上層金属層１０Ｂ
とを積層して形成されている。また上層信号線３６、ド
レイン電極３２、ソース電極３３を形成する第２の導体
層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる
透明導電層４０を積層して形成されている。画素電極４
１は、ソース電極３３上層の透明導電層４０がゲート絶
縁層２と半導体層２０と金属層３０との積層膜の側面を
覆うようにガラス基板１上に垂下し、さらにガラス基板
１上を窓部Wdに延びて形成されている。また走査線１１
と共に形成されたガラス基板１上の導体層１０の側面は
全てゲート絶縁層２で被覆されている。またＴＦＴ部Tf
のチャネルギャップ２３が延びる方向のアモルファスシ
リコン層２１の両側の側面の一部が保護絶縁層３で被覆
されている。
【０３２８】なお画素電極４１は、前段の走査線１１内
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
に形成される蓄積共通電極７２上にゲート絶縁層２を介
して重畳するように延びて蓄積容量電極７１を形成し、
この画素領域における蓄積容量部Cpを構成している。ま
たこの画素領域には、ゲート絶縁層２を介して一部が画
素電極４１の１辺部と重畳するように、第１の導体層１
０からなる遮光層１７が形成されている。
【０３２９】この実施形態２１のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１２０（ａ）〜（ｄ）および図１２４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１２１（ａ）〜（ｄ）および図１２４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。次にフォトリソグラフィ工程を通して、ゲート電極
１２上の長さ方向先端側の開口部６１、ゲート電極基部
の走査線１１上の開口部６２、下層信号線１８の両端部
上に形成される開口部６５および走査線端部１１ｂ上に
形成される開口部６３を除き、少なくとも前記第１の導
体層１０（走査線１１、ゲート電極１２、下層信号線１
８、遮光層１７）の上面および側面全体がゲート絶縁層
２で覆われるように残して金属層３０および半導体層２
０およびゲート絶縁層２を順次エッチング除去する。こ
れによって窓部Wdから金属層３０および半導体層２０お
よびゲート絶縁層２が除去されてガラス基板１が露出す
ると共に、それぞれ第１の導体層１０に達する開口部６
１、６２、６３、６５が形成される。 （第３工程） 図１２２（ａ）〜（ｄ）および図１２４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端部１１
ｂ上に形成された開口部６３を通して走査線端部１１ｂ
に接続する接続電極部４２と、この接続電極部からさら
に金属層３０上を走査線端子部位GSに延びて形成される
走査線端子部１１ａと、信号線端子部位DSに形成される
信号線端子部３１ａと、隣接する画素領域の走査線１１
を挟んで対向する下層信号線１８に金属層３０および半
導体層２０およびゲート絶縁層２を貫通する開口部６５
を通して接続する上層信号線３６と、共通配線および共
通配線端子部（図示せず）と、それぞれの画素領域にお
いて、上層信号線３６からＴＦＴ部Tfに延びるドレイン
電極３２と、画素電極４１と、この画素電極からＴＦＴ
部Tfに延びてドレイン電極３２とチャネルギャップ２３
を隔てて対向配置されるソース電極３３とを残して透明
導電層４０をエッチング除去し、次いで露出した金属層
３０をエッチング除去する。この際、画素電極４１の辺
部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳する
ように延ばして蓄積容量電極７１を形成し、またこの辺
部に隣接する画素電極の双方の辺部はそれぞれ遮光層１
７と少なくとも一部が重畳するように形成する。次に図
１２３（ａ）〜（ｃ）に示すように、前記エッチングに
用いたマスクパターンまたはマスクを除去した後の透明
導電層４０をマスクとして露出したｎ+アモルファスシ
リコン層２２をエッチング除去する。これによってチャ
ネルギャップ２３が形成されると共にこのチャネルギャ
ップが延びる方向に開口部６１、６２を越えてアモルフ
ァスシリコン層２１が露出する。 （第４工程） 図１１９（ａ）〜（ｄ）および図１２３
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、開口部６１、６２と保護絶縁層３の辺部とを交差
させ、前記開口部６１、６２に露出したアモルファスシ
リコン層２１のチャネルギャップ２３側の側面の一部を
保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保
護絶縁層３を残し、その外側の保護絶縁層およびアモル
ファスシリコン層をエッチング除去する。これによって
透明導電層４０からなる画素電極４１と、金属層３０お
よび透明導電層４０の積層膜からなる走査線端子１５お
よび信号線端子３５および共通配線端子（図示せず）と
を露出させる。最後に約２８０℃のアニール工程を経て
アクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１２０（ａ）〜（ｄ）および図１２４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１２１（ａ）〜（ｄ）および図１２４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約２５０ｎｍのアモルファスシリコン層
２１および約５０ｎｍのｎ+アモルファスシリコン層２
２からなる半導体層２０と、引き続きスパッタリングに
より約２００ｎｍのＣｒからなる金属層３０とを成膜す
る。次にフォトリソグラフィ工程を通して、ゲート電極
１２上の長さ方向先端側の開口部６１、ゲート電極基部
の走査線１１上の開口部６２、下層信号線１８の両端部
上に形成される開口部６５および走査線端部１１ｂ上に
形成される開口部６３を除き、少なくとも前記第１の導
体層１０（走査線１１、ゲート電極１２、下層信号線１
８、遮光層１７）の上面および側面全体がゲート絶縁層
２で覆われるように残して金属層３０および半導体層２
０およびゲート絶縁層２を順次エッチング除去する。こ
れによって窓部Wdから金属層３０および半導体層２０お
よびゲート絶縁層２が除去されてガラス基板１が露出す
ると共に、それぞれ第１の導体層１０に達する開口部６
１、６２、６３、６５が形成される。 （第３工程） 図１２２（ａ）〜（ｄ）および図１２４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端部１１
ｂ上に形成された開口部６３を通して走査線端部１１ｂ
に接続する接続電極部４２と、この接続電極部からさら
に金属層３０上を走査線端子部位GSに延びて形成される
走査線端子部１１ａと、信号線端子部位DSに形成される
信号線端子部３１ａと、隣接する画素領域の走査線１１
を挟んで対向する下層信号線１８に金属層３０および半
導体層２０およびゲート絶縁層２を貫通する開口部６５
を通して接続する上層信号線３６と、共通配線および共
通配線端子部（図示せず）と、それぞれの画素領域にお
いて、上層信号線３６からＴＦＴ部Tfに延びるドレイン
電極３２と、画素電極４１と、この画素電極からＴＦＴ
部Tfに延びてドレイン電極３２とチャネルギャップ２３
を隔てて対向配置されるソース電極３３とを残して透明
導電層４０をエッチング除去し、次いで露出した金属層
３０をエッチング除去する。この際、画素電極４１の辺
部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳する
ように延ばして蓄積容量電極７１を形成し、またこの辺
部に隣接する画素電極の双方の辺部はそれぞれ遮光層１
７と少なくとも一部が重畳するように形成する。次に図
１２３（ａ）〜（ｃ）に示すように、前記エッチングに
用いたマスクパターンまたはマスクを除去した後の透明
導電層４０をマスクとして露出したｎ+アモルファスシ
リコン層２２をエッチング除去する。これによってチャ
ネルギャップ２３が形成されると共にこのチャネルギャ
ップが延びる方向に開口部６１、６２を越えてアモルフ
ァスシリコン層２１が露出する。 （第４工程） 図１１９（ａ）〜（ｄ）および図１２３
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、開口部６１、６２と保護絶縁層３の辺部とを交差
させ、前記開口部６１、６２に露出したアモルファスシ
リコン層２１のチャネルギャップ２３側の側面の一部を
保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保
護絶縁層３を残し、その外側の保護絶縁層およびアモル
ファスシリコン層をエッチング除去する。これによって
透明導電層４０からなる画素電極４１と、金属層３０お
よび透明導電層４０の積層膜からなる走査線端子１５お
よび信号線端子３５および共通配線端子（図示せず）と
を露出させる。最後に約２８０℃のアニール工程を経て
アクティブマトリックス基板を完成させる。
【０３３０】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜で
あってもよい。また本実施形態ではゲート電極が走査線
から画素部に延びて形成される縦置き型のＴＦＴの形態
を示したが、ゲート電極が走査線の一部を共有して形成
される横置き型のＴＦＴであってもよい。
【０３３１】実施形態２１のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
信号線の一部が下層信号線として画素電極と異なる層に
形成されているので、信号線と画素電極とのショートを
低減でき、歩留を向上することができる。信号線の金属
層や透明導電層のエッチング時に走査線などの回路要素
の侵食が防止される効果、静電保護の効果、ＴＦＴの信
頼性向上の効果、走査線や信号線の低抵抗化などの効果
および絶縁耐圧や開口率の向上の効果については、実施
形態１８と全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
信号線の一部が下層信号線として画素電極と異なる層に
形成されているので、信号線と画素電極とのショートを
低減でき、歩留を向上することができる。信号線の金属
層や透明導電層のエッチング時に走査線などの回路要素
の侵食が防止される効果、静電保護の効果、ＴＦＴの信
頼性向上の効果、走査線や信号線の低抵抗化などの効果
および絶縁耐圧や開口率の向上の効果については、実施
形態１８と全く同様である。
【０３３２】（実施形態２２）図１２５（ａ）は実施形
態２２のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１２５（ｂ）はその線Ａ−Ａ’
で切った断面図、図１２５（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１２５（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１２６〜図１２８はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１２５と同様に、図１２６
〜図１２８の（ａ）は１画素領域を示す透視平面図、図
１２６〜図１２８の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１２９（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１２９（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２２のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と第
２の導体層５０からなる複数の信号線３１とがゲート絶
縁層２を介して直交して配列され、この走査線１１と信
号線３１との交点付近のＴＦＴ部Tfに、走査線１１から
延びるゲート電極１２と、このゲ−ト電極にゲート絶縁
層２を介して対向する島状のアモルファスシリコン層２
１およびｎ+アモルファスシリコン層２２からなる半導
体層２０と、この半導体層上に第２の導体層５０からな
りチャネルギャップ２３を隔てて形成された一対のドレ
イン電極３２およびソース電極３３とからなる逆スタガ
型ＴＦＴが形成され、走査線１１と信号線３１とに囲ま
れた光が透過する窓部Wdに透明導電層４０からなる画素
電極４１が形成され、ドレイン電極３２は信号線３１
に、ソース電極３３は画素電極４１にそれぞれ接続され
てＴＮ型のアクティブマトリックス基板を構成してい
る。
態２２のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１２５（ｂ）はその線Ａ−Ａ’
で切った断面図、図１２５（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１２５（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１２６〜図１２８はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１２５と同様に、図１２６
〜図１２８の（ａ）は１画素領域を示す透視平面図、図
１２６〜図１２８の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１２９（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１２９（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２２のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と第
２の導体層５０からなる複数の信号線３１とがゲート絶
縁層２を介して直交して配列され、この走査線１１と信
号線３１との交点付近のＴＦＴ部Tfに、走査線１１から
延びるゲート電極１２と、このゲ−ト電極にゲート絶縁
層２を介して対向する島状のアモルファスシリコン層２
１およびｎ+アモルファスシリコン層２２からなる半導
体層２０と、この半導体層上に第２の導体層５０からな
りチャネルギャップ２３を隔てて形成された一対のドレ
イン電極３２およびソース電極３３とからなる逆スタガ
型ＴＦＴが形成され、走査線１１と信号線３１とに囲ま
れた光が透過する窓部Wdに透明導電層４０からなる画素
電極４１が形成され、ドレイン電極３２は信号線３１
に、ソース電極３３は画素電極４１にそれぞれ接続され
てＴＮ型のアクティブマトリックス基板を構成してい
る。
【０３３３】実施形態１８と同様に、このアクティブマ
トリックス基板において、走査線１１、ゲート電極１２
を形成する第１の導体層１０は、ＡｌまたはＡｌを主体
とする合金からなる下層金属層１０ＡとＴｉ、Ｔａ、Ｎ
ｂ、Ｃｒやこれらの合金などの高融点金属またはこれら
の窒化膜からなる上層金属層１０Ｂとを積層して形成さ
れている。また信号線３１、ドレイン電極３２、ソース
電極３３を形成する第２の導体層５０は、Ｃｒからなる
金属層３０上にＩＴＯからなる透明導電層４０を積層し
て形成されている。画素電極４１は、ソース電極３３上
層の透明導電層４０がゲート絶縁層２と半導体層２０と
金属層３０との積層膜の側面を覆うようにガラス基板１
上に垂下し、さらにガラス基板１上を窓部Wdに延びて形
成されている。また走査線１１と共に形成されたガラス
基板１上の導体層１０の側面は全てゲート絶縁層２で被
覆されている。またＴＦＴ部Tfのチャネルギャップ２３
が延びる方向のアモルファスシリコン層２１の両側の側
面の一部が保護絶縁層３で被覆されている。
トリックス基板において、走査線１１、ゲート電極１２
を形成する第１の導体層１０は、ＡｌまたはＡｌを主体
とする合金からなる下層金属層１０ＡとＴｉ、Ｔａ、Ｎ
ｂ、Ｃｒやこれらの合金などの高融点金属またはこれら
の窒化膜からなる上層金属層１０Ｂとを積層して形成さ
れている。また信号線３１、ドレイン電極３２、ソース
電極３３を形成する第２の導体層５０は、Ｃｒからなる
金属層３０上にＩＴＯからなる透明導電層４０を積層し
て形成されている。画素電極４１は、ソース電極３３上
層の透明導電層４０がゲート絶縁層２と半導体層２０と
金属層３０との積層膜の側面を覆うようにガラス基板１
上に垂下し、さらにガラス基板１上を窓部Wdに延びて形
成されている。また走査線１１と共に形成されたガラス
基板１上の導体層１０の側面は全てゲート絶縁層２で被
覆されている。またＴＦＴ部Tfのチャネルギャップ２３
が延びる方向のアモルファスシリコン層２１の両側の側
面の一部が保護絶縁層３で被覆されている。
【０３３４】本実施形態が実施形態１８と異なるところ
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
【０３３５】この実施形態２２のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１２６（ａ）〜（ｄ）および図１２９
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１２７（ａ）〜（ｄ）および図１２９
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２および走査線端子部１１ａ上に形成される開口部
６３を除き、少なくとも前記第１の導体層１０（走査線
１１、走査線端子部１１ａ、ゲート電極１２、遮光層１
７）の上面および側面全体がゲート絶縁層２で覆われる
ように残して金属層３０および半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。これによって窓
部Wdから金属層３０および半導体層２０およびゲート絶
縁層２が除去されてガラス基板１が露出すると共に、ゲ
ート電極１２上および走査線１１上の２箇所に導体層１
０に達する開口部６１、６２が形成され、かつ走査線端
子部１１ａ上に導体層１０に達する開口部６３が形成さ
れる。 （第３工程） 図１２８（ａ）〜（ｄ）および図１２９
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端子部１１ａ上に形成された開口部６３を通して
走査線端子部１１ａに接続する接続電極部４２と、共通
配線と共通配線端子部（図示せず）と、それぞれの画素
領域において信号線からＴＦＴ部Tfに延びるドレイン電
極３２と、画素電極４１と、この画素電極からＴＦＴ部
Tfに延びてドレイン電極３２とチャネルギャップ２３を
隔てて対向配置されるソース電極３３とを残して透明導
電層４０をエッチング除去する。次いで露出した金属層
３０およびｎ+アモルファスシリコン層２２を順次エッ
チング除去する。これによってチャネルギャップ２３が
形成されると共にこのチャネルギャップが延びる方向に
開口部６１、６２を越えてアモルファスシリコン層２１
が露出する。この際、画素電極４１の辺部は蓄積容量部
Cpにおいて蓄積共通電極７２と重畳するように延ばして
蓄積容量電極７１を形成し、またこの辺部に隣接する画
素電極の双方の辺部はそれぞれ遮光層１７と少なくとも
一部が重畳するように形成する。 （第４工程） 図１２５（ａ）〜（ｄ）および図１２９
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａ上の接続電極部４２およ
び信号線端子部３１ａおよび共通配線端子部（図示せ
ず）上の保護絶縁層３と、少なくとも信号線３１の上面
および側面全体が保護絶縁層３で覆われるようにかつＴ
ＦＴ部Tfの半導体層が形成されるように残して、保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。この際、前記開口部６１、６２と保護絶
縁層３の辺部とを交差させ、前記開口部６１、６２に露
出したアモルファスシリコン層２１のチャネルギャップ
２３側の側面の一部を保護絶縁層の辺部が垂下して覆う
ようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保
護絶縁層およびアモルファスシリコン層をエッチング除
去する。これによって透明導電層４０からなる画素電極
４１と、金属層３０および透明導電層４０の積層膜から
なる信号線端子３５および共通配線端子（図示せず）
と、第１の導体層１０上に金属層３０および半導体層２
０およびゲート絶縁層２を貫通する開口部６３を通して
透明導電層４０が積層された走査線端子１５とを露出さ
せる。最後に約２８０℃のアニール工程を経てアクティ
ブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１２６（ａ）〜（ｄ）および図１２９
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１２７（ａ）〜（ｄ）および図１２９
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２および走査線端子部１１ａ上に形成される開口部
６３を除き、少なくとも前記第１の導体層１０（走査線
１１、走査線端子部１１ａ、ゲート電極１２、遮光層１
７）の上面および側面全体がゲート絶縁層２で覆われる
ように残して金属層３０および半導体層２０およびゲー
ト絶縁層２を順次エッチング除去する。これによって窓
部Wdから金属層３０および半導体層２０およびゲート絶
縁層２が除去されてガラス基板１が露出すると共に、ゲ
ート電極１２上および走査線１１上の２箇所に導体層１
０に達する開口部６１、６２が形成され、かつ走査線端
子部１１ａ上に導体層１０に達する開口部６３が形成さ
れる。 （第３工程） 図１２８（ａ）〜（ｄ）および図１２９
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端子部１１ａ上に形成された開口部６３を通して
走査線端子部１１ａに接続する接続電極部４２と、共通
配線と共通配線端子部（図示せず）と、それぞれの画素
領域において信号線からＴＦＴ部Tfに延びるドレイン電
極３２と、画素電極４１と、この画素電極からＴＦＴ部
Tfに延びてドレイン電極３２とチャネルギャップ２３を
隔てて対向配置されるソース電極３３とを残して透明導
電層４０をエッチング除去する。次いで露出した金属層
３０およびｎ+アモルファスシリコン層２２を順次エッ
チング除去する。これによってチャネルギャップ２３が
形成されると共にこのチャネルギャップが延びる方向に
開口部６１、６２を越えてアモルファスシリコン層２１
が露出する。この際、画素電極４１の辺部は蓄積容量部
Cpにおいて蓄積共通電極７２と重畳するように延ばして
蓄積容量電極７１を形成し、またこの辺部に隣接する画
素電極の双方の辺部はそれぞれ遮光層１７と少なくとも
一部が重畳するように形成する。 （第４工程） 図１２５（ａ）〜（ｄ）および図１２９
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａ上の接続電極部４２およ
び信号線端子部３１ａおよび共通配線端子部（図示せ
ず）上の保護絶縁層３と、少なくとも信号線３１の上面
および側面全体が保護絶縁層３で覆われるようにかつＴ
ＦＴ部Tfの半導体層が形成されるように残して、保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。この際、前記開口部６１、６２と保護絶
縁層３の辺部とを交差させ、前記開口部６１、６２に露
出したアモルファスシリコン層２１のチャネルギャップ
２３側の側面の一部を保護絶縁層の辺部が垂下して覆う
ようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保
護絶縁層およびアモルファスシリコン層をエッチング除
去する。これによって透明導電層４０からなる画素電極
４１と、金属層３０および透明導電層４０の積層膜から
なる信号線端子３５および共通配線端子（図示せず）
と、第１の導体層１０上に金属層３０および半導体層２
０およびゲート絶縁層２を貫通する開口部６３を通して
透明導電層４０が積層された走査線端子１５とを露出さ
せる。最後に約２８０℃のアニール工程を経てアクティ
ブマトリックス基板を完成させる。
【０３３６】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０３３７】実施形態２２のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線の金属層や透明導
電層のエッチング時に走査線などの回路要素の侵食が防
止される効果、静電保護の効果、ＴＦＴの信頼性向上の
効果、走査線や信号線の低抵抗化などの効果および絶縁
耐圧や開口率の向上の効果については、実施形態１８と
全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線の金属層や透明導
電層のエッチング時に走査線などの回路要素の侵食が防
止される効果、静電保護の効果、ＴＦＴの信頼性向上の
効果、走査線や信号線の低抵抗化などの効果および絶縁
耐圧や開口率の向上の効果については、実施形態１８と
全く同様である。
【０３３８】（実施形態２３）図１３０（ａ）は実施形
態２３のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１３０（ｂ）はその線Ａ−Ａ’
で切った断面図、図１３０（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１３０（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１３１〜図１３３はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１３０と同様に、図１３１
〜図１３３の（ａ）は１画素領域を示す透視平面図、図
１３１〜図１３３の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１３４（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１３４（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２３のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と第
２の導体層５０からなる複数の信号線３１とがゲート絶
縁層２を介して直交して配列され、この走査線１１と信
号線３１との交点付近のＴＦＴ部Tfに、走査線１１から
延びるゲート電極１２と、このゲ−ト電極にゲート絶縁
層２を介して対向する島状のアモルファスシリコン層２
１およびｎ+アモルファスシリコン層２２からなる半導
体層２０と、この半導体層上に第２の導体層５０からな
りチャネルギャップ２３を隔てて形成された一対のドレ
イン電極３２およびソース電極３３とからなる逆スタガ
型ＴＦＴが形成され、走査線１１と信号線３１とに囲ま
れた光が透過する窓部Wdに透明導電層４０からなる画素
電極４１が形成され、ドレイン電極３２は信号線３１
に、ソース電極３３は画素電極４１にそれぞれ接続され
てＴＮ型のアクティブマトリックス基板を構成してい
る。
態２３のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１３０（ｂ）はその線Ａ−Ａ’
で切った断面図、図１３０（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１３０（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１３１〜図１３３はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１３０と同様に、図１３１
〜図１３３の（ａ）は１画素領域を示す透視平面図、図
１３１〜図１３３の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１３４（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１３４（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２３のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と第
２の導体層５０からなる複数の信号線３１とがゲート絶
縁層２を介して直交して配列され、この走査線１１と信
号線３１との交点付近のＴＦＴ部Tfに、走査線１１から
延びるゲート電極１２と、このゲ−ト電極にゲート絶縁
層２を介して対向する島状のアモルファスシリコン層２
１およびｎ+アモルファスシリコン層２２からなる半導
体層２０と、この半導体層上に第２の導体層５０からな
りチャネルギャップ２３を隔てて形成された一対のドレ
イン電極３２およびソース電極３３とからなる逆スタガ
型ＴＦＴが形成され、走査線１１と信号線３１とに囲ま
れた光が透過する窓部Wdに透明導電層４０からなる画素
電極４１が形成され、ドレイン電極３２は信号線３１
に、ソース電極３３は画素電極４１にそれぞれ接続され
てＴＮ型のアクティブマトリックス基板を構成してい
る。
【０３３９】実施形態１９と同様に、このアクティブマ
トリックス基板において、走査線１１、ゲート電極１２
を形成する第１の導体層１０は、ＡｌまたはＡｌを主体
とする合金からなる下層金属層１０ＡとＴｉなどの高融
点金属またはその窒化膜からなる上層金属層１０Ｂとを
積層して形成されている。また信号線３１、ドレイン電
極３２、ソース電極３３を形成する第２の導体層５０
は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導
電層４０を積層して形成されている。画素電極４１は、
ソース電極３３上層の透明導電層４０がゲート絶縁層２
と半導体層２０と金属層３０との積層膜の側面を覆うよ
うにガラス基板１上に垂下し、さらにガラス基板１上を
窓部Wdに延びて形成されている。また走査線１１と共に
形成されたガラス基板１上の導体層１０の側面は全てゲ
ート絶縁層２で被覆されている。またＴＦＴ部Tfのチャ
ネルギャップ２３が延びる方向のアモルファスシリコン
層２１の両側の側面の一部が保護絶縁層３で被覆されて
いる。
トリックス基板において、走査線１１、ゲート電極１２
を形成する第１の導体層１０は、ＡｌまたはＡｌを主体
とする合金からなる下層金属層１０ＡとＴｉなどの高融
点金属またはその窒化膜からなる上層金属層１０Ｂとを
積層して形成されている。また信号線３１、ドレイン電
極３２、ソース電極３３を形成する第２の導体層５０
は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導
電層４０を積層して形成されている。画素電極４１は、
ソース電極３３上層の透明導電層４０がゲート絶縁層２
と半導体層２０と金属層３０との積層膜の側面を覆うよ
うにガラス基板１上に垂下し、さらにガラス基板１上を
窓部Wdに延びて形成されている。また走査線１１と共に
形成されたガラス基板１上の導体層１０の側面は全てゲ
ート絶縁層２で被覆されている。またＴＦＴ部Tfのチャ
ネルギャップ２３が延びる方向のアモルファスシリコン
層２１の両側の側面の一部が保護絶縁層３で被覆されて
いる。
【０３４０】本実施形態が実施形態１９と異なるところ
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
【０３４１】この実施形態２３のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１３１（ａ）〜（ｄ）および図１３４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１３２（ａ）〜（ｄ）および図１３４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２および走査線端部１１ｂ上に形成される開口部６
３を除き、少なくとも前記第１の導体層１０（走査線１
１、ゲート電極１２、遮光層１７）の上面および側面全
体がゲート絶縁層２で覆われるように残して金属層３０
および半導体層２０およびゲート絶縁層２を順次エッチ
ング除去する。これによって窓部Wdから金属層３０およ
び半導体層２０およびゲート絶縁層２が除去されてガラ
ス基板１が露出すると共に、ゲート電極１２上および走
査線１１上の２箇所に導体層１０に達する開口部６１、
６２が形成され、かつ走査線端部１１ｂ上に導体層１０
に達する開口部６３が形成される。 （第３工程） 図１３３（ａ）〜（ｄ）および図１３４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端部１１ｂ上に形成された開口部６３を通して走
査線端子部１１ｂに接続する接続電極部４２と、この接
続電極部からさらに金属層３０上を走査線端子部位GSに
延びて形成される走査線端子部１１ａと、共通配線およ
び共通配線端子部（図示せず）と、それぞれの画素領域
において信号線からＴＦＴ部Tfに延びるドレイン電極３
２と、画素電極４１と、この画素電極からＴＦＴ部Tfに
延びてドレイン電極３２とチャネルギャップ２３を隔て
て対向配置されるソース電極３３とを残して透明導電層
４０をエッチング除去する。次いで露出した金属層３０
およびｎ+アモルファスシリコン層２２を順次エッチン
グ除去する。これによってチャネルギャップ２３が形成
されると共にこのチャネルギャップが延びる方向に開口
部６１、６２を越えてアモルファスシリコン層２１が露
出する。この際、画素電極４１の辺部は蓄積容量部Cpに
おいて蓄積共通電極７２と重畳するように延ばして蓄積
容量電極７１を形成し、またこの辺部に隣接する画素電
極の双方の辺部はそれぞれ遮光層１７と少なくとも一部
が重畳するように形成する。 （第４工程） 図１３０（ａ）〜（ｄ）および図１３４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも信号線３１の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１を順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残し、その外側の保護絶縁層およびアモ
ルファスシリコン層をエッチング除去する。これによっ
て透明導電層４０からなる画素電極４１と、金属層３０
および透明導電層４０の積層膜からなる信号線端子３５
および走査線端子１５および共通配線端子（図示せず）
とを露出させる。最後に約２８０℃のアニール工程を経
てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１３１（ａ）〜（ｄ）および図１３４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、前段の走査線１１内に形成される蓄積共
通電極７２と、遮光層１７とを残して第１の導体層１０
をエッチング除去する。 （第２工程） 図１３２（ａ）〜（ｄ）および図１３４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２および走査線端部１１ｂ上に形成される開口部６
３を除き、少なくとも前記第１の導体層１０（走査線１
１、ゲート電極１２、遮光層１７）の上面および側面全
体がゲート絶縁層２で覆われるように残して金属層３０
および半導体層２０およびゲート絶縁層２を順次エッチ
ング除去する。これによって窓部Wdから金属層３０およ
び半導体層２０およびゲート絶縁層２が除去されてガラ
ス基板１が露出すると共に、ゲート電極１２上および走
査線１１上の２箇所に導体層１０に達する開口部６１、
６２が形成され、かつ走査線端部１１ｂ上に導体層１０
に達する開口部６３が形成される。 （第３工程） 図１３３（ａ）〜（ｄ）および図１３４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、信号線３１と、
信号線端子部位DSに形成される信号線端子部３１ａと、
走査線端部１１ｂ上に形成された開口部６３を通して走
査線端子部１１ｂに接続する接続電極部４２と、この接
続電極部からさらに金属層３０上を走査線端子部位GSに
延びて形成される走査線端子部１１ａと、共通配線およ
び共通配線端子部（図示せず）と、それぞれの画素領域
において信号線からＴＦＴ部Tfに延びるドレイン電極３
２と、画素電極４１と、この画素電極からＴＦＴ部Tfに
延びてドレイン電極３２とチャネルギャップ２３を隔て
て対向配置されるソース電極３３とを残して透明導電層
４０をエッチング除去する。次いで露出した金属層３０
およびｎ+アモルファスシリコン層２２を順次エッチン
グ除去する。これによってチャネルギャップ２３が形成
されると共にこのチャネルギャップが延びる方向に開口
部６１、６２を越えてアモルファスシリコン層２１が露
出する。この際、画素電極４１の辺部は蓄積容量部Cpに
おいて蓄積共通電極７２と重畳するように延ばして蓄積
容量電極７１を形成し、またこの辺部に隣接する画素電
極の双方の辺部はそれぞれ遮光層１７と少なくとも一部
が重畳するように形成する。 （第４工程） 図１３０（ａ）〜（ｄ）および図１３４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも信号線３１の上面および側面全体が保護
絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が
形成されるように残して、保護絶縁層３およびアモルフ
ァスシリコン層２１を順次エッチング除去する。この
際、前記開口部６１、６２と保護絶縁層３の辺部とを交
差させ、前記開口部６１、６２に露出したアモルファス
シリコン層２１のチャネルギャップ２３側の側面の一部
を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの
保護絶縁層３を残し、その外側の保護絶縁層およびアモ
ルファスシリコン層をエッチング除去する。これによっ
て透明導電層４０からなる画素電極４１と、金属層３０
および透明導電層４０の積層膜からなる信号線端子３５
および走査線端子１５および共通配線端子（図示せず）
とを露出させる。最後に約２８０℃のアニール工程を経
てアクティブマトリックス基板を完成させる。
【０３４２】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０３４３】実施形態２３のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線の金属層や透明導
電層のエッチング時に走査線などの回路要素の侵食が防
止される効果、静電保護の効果、ＴＦＴの信頼性向上の
効果、走査線や信号線の低抵抗化などの効果および絶縁
耐圧や開口率の向上の効果については、実施形態１９と
全く同様である。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線の金属層や透明導
電層のエッチング時に走査線などの回路要素の侵食が防
止される効果、静電保護の効果、ＴＦＴの信頼性向上の
効果、走査線や信号線の低抵抗化などの効果および絶縁
耐圧や開口率の向上の効果については、実施形態１９と
全く同様である。
【０３４４】（実施形態２４）図１３５（ａ）は実施形
態２４のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１３５（ｂ）はその線Ａ−Ａ’
で切った断面図、図１３５（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１３５（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１３６〜図１３８はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１３５と同様に、図１３６
〜図１３８の（ａ）は１画素領域を示す透視平面図、図
１３６〜図１３８の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１３９（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１３９（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２４のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と複
数の信号線３１とが直交して配列され、この走査線１１
と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１
から延びるゲート電極１２と、このゲ−ト電極にゲート
絶縁層２を介して対向する島状のアモルファスシリコン
層２１およびｎ+アモルファスシリコン層２２からなる
半導体層２０と、この半導体層上に第２の導体層５０か
らなりチャネルギャップ２３を隔てて形成された一対の
ドレイン電極３２およびソース電極３３とからなる逆ス
タガ型ＴＦＴが形成され、走査線１１と信号線３１とに
囲まれた光が透過する窓部Wdに透明導電層４０からなる
画素電極４１が形成され、ドレイン電極３２は信号線３
１に、ソース電極３３は画素電極４１にそれぞれ接続さ
れてＴＮ型のアクティブマトリックス基板を構成してい
る。
態２４のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１３５（ｂ）はその線Ａ−Ａ’
で切った断面図、図１３５（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１３５（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１３６〜図１３８はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１３５と同様に、図１３６
〜図１３８の（ａ）は１画素領域を示す透視平面図、図
１３６〜図１３８の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１３９（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１３９（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２４のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と複
数の信号線３１とが直交して配列され、この走査線１１
と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１
から延びるゲート電極１２と、このゲ−ト電極にゲート
絶縁層２を介して対向する島状のアモルファスシリコン
層２１およびｎ+アモルファスシリコン層２２からなる
半導体層２０と、この半導体層上に第２の導体層５０か
らなりチャネルギャップ２３を隔てて形成された一対の
ドレイン電極３２およびソース電極３３とからなる逆ス
タガ型ＴＦＴが形成され、走査線１１と信号線３１とに
囲まれた光が透過する窓部Wdに透明導電層４０からなる
画素電極４１が形成され、ドレイン電極３２は信号線３
１に、ソース電極３３は画素電極４１にそれぞれ接続さ
れてＴＮ型のアクティブマトリックス基板を構成してい
る。
【０３４５】実施形態２０と同様に、このアクティブマ
トリックス基板において、信号線３１は、ガラス基板１
上で隣合う走査線１１の間に走査線と非接触に形成され
た第１の導体層１０からなる下層信号線１８と、隣接す
る画素領域の走査線１１を挟んで対向する下層信号線１
８に金属層３０および半導体層２０およびゲート絶縁層
２を貫通する開口部６５を通して透明導電層４０が接続
する第２の導体層５０からなる上層信号線３６とから形
成されている。
トリックス基板において、信号線３１は、ガラス基板１
上で隣合う走査線１１の間に走査線と非接触に形成され
た第１の導体層１０からなる下層信号線１８と、隣接す
る画素領域の走査線１１を挟んで対向する下層信号線１
８に金属層３０および半導体層２０およびゲート絶縁層
２を貫通する開口部６５を通して透明導電層４０が接続
する第２の導体層５０からなる上層信号線３６とから形
成されている。
【０３４６】走査線１１、ゲート電極１２を形成する第
１の導体層１０は、ＡｌまたはＡｌを主体とする合金か
らなる下層金属層１０ＡとＴｉなどの高融点金属または
その窒化膜からなる上層金属層１０Ｂとを積層して形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、Ｃｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。画素電極４１は、ソース電極３３
上層の透明導電層４０がゲート絶縁層２と半導体層２０
と金属層３０との積層膜の側面を覆うようにガラス基板
１上に垂下し、さらにガラス基板１上を窓部Wdに延びて
形成されている。また走査線１１と共に形成されたガラ
ス基板１上の導体層１０の側面は全てゲート絶縁層２で
被覆されている。またＴＦＴ部Tfのチャネルギャップ２
３が延びる方向のアモルファスシリコン層２１の両側の
側面の一部が保護絶縁層３で被覆されている。
１の導体層１０は、ＡｌまたはＡｌを主体とする合金か
らなる下層金属層１０ＡとＴｉなどの高融点金属または
その窒化膜からなる上層金属層１０Ｂとを積層して形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、Ｃｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。画素電極４１は、ソース電極３３
上層の透明導電層４０がゲート絶縁層２と半導体層２０
と金属層３０との積層膜の側面を覆うようにガラス基板
１上に垂下し、さらにガラス基板１上を窓部Wdに延びて
形成されている。また走査線１１と共に形成されたガラ
ス基板１上の導体層１０の側面は全てゲート絶縁層２で
被覆されている。またＴＦＴ部Tfのチャネルギャップ２
３が延びる方向のアモルファスシリコン層２１の両側の
側面の一部が保護絶縁層３で被覆されている。
【０３４７】本実施形態が実施形態２０と異なるところ
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
【０３４８】この実施形態２４のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１３６（ａ）〜（ｄ）および図１３９
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１３７（ａ）〜（ｄ）および図１３９
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２、下層信号線１８の両端部上に形成される開口部
６５および走査線端子部１１ａ上に形成される開口部６
３を除き、少なくとも前記第１の導体層１０（走査線１
１、走査線端子部１１ａ、ゲート電極１２、下層信号線
１８、遮光層１７）の上面および側面全体がゲート絶縁
層２で覆われるように残して金属層３０および半導体層
２０およびゲート絶縁層２を順次エッチング除去する。
これによって窓部Wdから金属層３０および半導体層２０
およびゲート絶縁層２が除去されてガラス基板１が露出
すると共に、それぞれ第１の導体層１０に達する開口部
６１、６２、６３、６５が形成される。 （第３工程） 図１３８（ａ）〜（ｄ）および図１３９
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端子部１
１ａ上に形成された開口部６３を通して走査線端子部１
１ａに接続する接続電極部４２と、信号線端子部位DSに
形成される信号線端子部３１ａと、隣接する画素領域の
走査線１１を挟んで対向する下層信号線１８に金属層３
０および半導体層２０およびゲート絶縁層２を貫通する
開口部６５を通して接続する上層信号線３６と、共通配
線および共通配線端子部（図示せず）と、それぞれの画
素領域において上層信号線３６からＴＦＴ部Tfに延びる
ドレイン電極３２と、画素電極４１と、この画素電極か
らＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャ
ップ２３を隔てて対向配置されるソース電極３３とを残
して透明導電層４０をエッチング除去する。次いで露出
した金属層３０およびｎ+アモルファスシリコン層２２
を順次エッチング除去する。これによってチャネルギャ
ップ２３が形成されると共にこのチャネルギャップが延
びる方向に開口部６１、６２を越えてアモルファスシリ
コン層２１が露出する。この際、画素電極４１の辺部は
蓄積容量部Cpにおいて蓄積共通電極７２と重畳するよう
に延ばして蓄積容量電極７１を形成し、またこの辺部に
隣接する画素電極の双方の辺部はそれぞれ遮光層１７と
少なくとも一部が重畳するように形成する。 （第４工程） 図１３５（ａ）〜（ｄ）および図１３９
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および前記接続電極部４２および信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。これによ
って透明導電層４０からなる画素電極４１と、金属層３
０および透明導電層４０の積層膜からなる信号線端子３
５および共通配線端子（図示せず）と、第１の導体層１
０上に金属層３０および半導体層２０およびゲート絶縁
層２を貫通する開口部６３を通して透明導電層４０が積
層された走査線端子１５とを露出させる。最後に約２８
０℃のアニール工程を経てアクティブマトリックス基板
を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１３６（ａ）〜（ｄ）および図１３９
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、走査線端子部
位GSに形成される走査線端子部１１ａと、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１３７（ａ）〜（ｄ）および図１３９
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２、下層信号線１８の両端部上に形成される開口部
６５および走査線端子部１１ａ上に形成される開口部６
３を除き、少なくとも前記第１の導体層１０（走査線１
１、走査線端子部１１ａ、ゲート電極１２、下層信号線
１８、遮光層１７）の上面および側面全体がゲート絶縁
層２で覆われるように残して金属層３０および半導体層
２０およびゲート絶縁層２を順次エッチング除去する。
これによって窓部Wdから金属層３０および半導体層２０
およびゲート絶縁層２が除去されてガラス基板１が露出
すると共に、それぞれ第１の導体層１０に達する開口部
６１、６２、６３、６５が形成される。 （第３工程） 図１３８（ａ）〜（ｄ）および図１３９
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端子部１
１ａ上に形成された開口部６３を通して走査線端子部１
１ａに接続する接続電極部４２と、信号線端子部位DSに
形成される信号線端子部３１ａと、隣接する画素領域の
走査線１１を挟んで対向する下層信号線１８に金属層３
０および半導体層２０およびゲート絶縁層２を貫通する
開口部６５を通して接続する上層信号線３６と、共通配
線および共通配線端子部（図示せず）と、それぞれの画
素領域において上層信号線３６からＴＦＴ部Tfに延びる
ドレイン電極３２と、画素電極４１と、この画素電極か
らＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャ
ップ２３を隔てて対向配置されるソース電極３３とを残
して透明導電層４０をエッチング除去する。次いで露出
した金属層３０およびｎ+アモルファスシリコン層２２
を順次エッチング除去する。これによってチャネルギャ
ップ２３が形成されると共にこのチャネルギャップが延
びる方向に開口部６１、６２を越えてアモルファスシリ
コン層２１が露出する。この際、画素電極４１の辺部は
蓄積容量部Cpにおいて蓄積共通電極７２と重畳するよう
に延ばして蓄積容量電極７１を形成し、またこの辺部に
隣接する画素電極の双方の辺部はそれぞれ遮光層１７と
少なくとも一部が重畳するように形成する。 （第４工程） 図１３５（ａ）〜（ｄ）および図１３９
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および前記接続電極部４２および信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。これによ
って透明導電層４０からなる画素電極４１と、金属層３
０および透明導電層４０の積層膜からなる信号線端子３
５および共通配線端子（図示せず）と、第１の導体層１
０上に金属層３０および半導体層２０およびゲート絶縁
層２を貫通する開口部６３を通して透明導電層４０が積
層された走査線端子１５とを露出させる。最後に約２８
０℃のアニール工程を経てアクティブマトリックス基板
を完成させる。
【０３４９】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０３５０】実施形態２４のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線と画素電極とのシ
ョート低減の効果、信号線の金属層や透明導電層のエッ
チング時に走査線などの回路要素の侵食が防止される効
果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査
線や信号線の低抵抗化などの効果および絶縁耐圧や開口
率の向上の効果については、実施形態２０と全く同様で
ある。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線と画素電極とのシ
ョート低減の効果、信号線の金属層や透明導電層のエッ
チング時に走査線などの回路要素の侵食が防止される効
果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査
線や信号線の低抵抗化などの効果および絶縁耐圧や開口
率の向上の効果については、実施形態２０と全く同様で
ある。
【０３５１】（実施形態２５）図１４０（ａ）は実施形
態２５のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１４０（ｂ）はその線Ａ−Ａ’
で切った断面図、図１４０（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１４０（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１４１〜図１４３はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１４０と同様に、図１４１
〜図１４３の（ａ）は１画素領域を示す透視平面図、図
１４１〜図１４３の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１４４（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１４４（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２５のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と複
数の信号線３１とが直交して配列され、この走査線１１
と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１
から延びるゲート電極１２と、このゲ−ト電極にゲート
絶縁層２を介して対向する島状のアモルファスシリコン
層２１およびｎ+アモルファスシリコン層２２からなる
半導体層２０と、この半導体層上に第２の導体層５０か
らなりチャネルギャップ２３を隔てて形成された一対の
ドレイン電極３２およびソース電極３３とからなる逆ス
タガ型ＴＦＴが形成され、走査線１１と信号線３１とに
囲まれた光が透過する窓部Wdに、透明導電層４０からな
る画素電極４１が形成され、ドレイン電極３２は信号線
３１に、ソース電極３３は画素電極４１にそれぞれ接続
されてＴＮ型のアクティブマトリックス基板を構成して
いる。
態２５のアクティブマトリックス基板の１画素領域を示
す透視平面図であり、図１４０（ｂ）はその線Ａ−Ａ’
で切った断面図、図１４０（ｃ）はその線Ｂ−Ｂ’で切
った断面図、図１４０（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。また図１４１〜図１４３はこのアクティ
ブマトリックス基板の製造工程を示す図で、それぞれ第
１工程〜第３工程を示す。図１４０と同様に、図１４１
〜図１４３の（ａ）は１画素領域を示す透視平面図、図
１４１〜図１４３の（ｂ）、（ｃ）、（ｄ）はそれぞれ
前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面
図である。また図１４４（ａ）はこのアクティブマトリ
ックス基板の端子部の断面図で、左側が走査線端子部位
GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断
面図である。図１４４（ｂ）〜（ｄ）はそれぞれこの端
子部分の第１工程〜第３工程を示す図である。この実施
形態２５のアクティブマトリックス基板は、ガラス基板
１上に第１の導体層１０からなる複数の走査線１１と複
数の信号線３１とが直交して配列され、この走査線１１
と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１
から延びるゲート電極１２と、このゲ−ト電極にゲート
絶縁層２を介して対向する島状のアモルファスシリコン
層２１およびｎ+アモルファスシリコン層２２からなる
半導体層２０と、この半導体層上に第２の導体層５０か
らなりチャネルギャップ２３を隔てて形成された一対の
ドレイン電極３２およびソース電極３３とからなる逆ス
タガ型ＴＦＴが形成され、走査線１１と信号線３１とに
囲まれた光が透過する窓部Wdに、透明導電層４０からな
る画素電極４１が形成され、ドレイン電極３２は信号線
３１に、ソース電極３３は画素電極４１にそれぞれ接続
されてＴＮ型のアクティブマトリックス基板を構成して
いる。
【０３５２】実施形態２１と同様に、このアクティブマ
トリックス基板において、信号線３１は、ガラス基板１
上で隣合う走査線１１の間に走査線と非接触に形成され
た第１の導体層１０からなる下層信号線１８と、隣接す
る画素領域の走査線１１を挟んで対向する下層信号線１
８に金属層３０および半導体層２０およびゲート絶縁層
２を貫通する開口部６５を通して透明導電層４０が接続
する第２の導体層５０からなる上層信号線３６とから形
成されている。
トリックス基板において、信号線３１は、ガラス基板１
上で隣合う走査線１１の間に走査線と非接触に形成され
た第１の導体層１０からなる下層信号線１８と、隣接す
る画素領域の走査線１１を挟んで対向する下層信号線１
８に金属層３０および半導体層２０およびゲート絶縁層
２を貫通する開口部６５を通して透明導電層４０が接続
する第２の導体層５０からなる上層信号線３６とから形
成されている。
【０３５３】走査線１１、ゲート電極１２を形成する第
１の導体層１０は、ＡｌまたはＡｌを主体とする合金か
らなる下層金属層１０ＡとＴｉなどの高融点金属または
その窒化膜からなる上層金属層１０Ｂとを積層して形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、Ｃｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。画素電極４１は、ソース電極３３
上層の透明導電層４０がゲート絶縁層２と半導体層２０
と金属層３０との積層膜の側面を覆うようにガラス基板
１上に垂下し、さらにガラス基板１上を窓部Wdに延びて
形成されている。また走査線１１と共に形成されたガラ
ス基板１上の導体層１０の側面は全てゲート絶縁層２で
被覆されている。またＴＦＴ部Tfのチャネルギャップ２
３が延びる方向のアモルファスシリコン層２１の両側の
側面の一部が保護絶縁層３で被覆されている。
１の導体層１０は、ＡｌまたはＡｌを主体とする合金か
らなる下層金属層１０ＡとＴｉなどの高融点金属または
その窒化膜からなる上層金属層１０Ｂとを積層して形成
されている。また信号線３１、ドレイン電極３２、ソー
ス電極３３を形成する第２の導体層５０は、Ｃｒからな
る金属層３０上にＩＴＯからなる透明導電層４０を積層
して形成されている。画素電極４１は、ソース電極３３
上層の透明導電層４０がゲート絶縁層２と半導体層２０
と金属層３０との積層膜の側面を覆うようにガラス基板
１上に垂下し、さらにガラス基板１上を窓部Wdに延びて
形成されている。また走査線１１と共に形成されたガラ
ス基板１上の導体層１０の側面は全てゲート絶縁層２で
被覆されている。またＴＦＴ部Tfのチャネルギャップ２
３が延びる方向のアモルファスシリコン層２１の両側の
側面の一部が保護絶縁層３で被覆されている。
【０３５４】本実施形態が実施形態２１と異なるところ
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
は、ＴＦＴ部Tfにおけるｎ+アモルファスシリコン層２
２がＶ属元素であるリンのドーピング処理により形成さ
れ、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎ
ｍの範囲内になっていることである。なお画素電極４１
は、前段の走査線１１内に形成される蓄積共通電極７２
上にゲート絶縁層２を介して重畳するように延びて蓄積
容量電極７１を形成し、この画素領域における蓄積容量
部Cpを構成している。またこの画素領域には、ゲート絶
縁層２を介して一部が画素電極４１の１辺部と重畳する
ように、第１の導体層１０からなる遮光層１７が形成さ
れている。
【０３５５】この実施形態２５のアクティブマトリック
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１４１（ａ）〜（ｄ）および図１４４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１４２（ａ）〜（ｄ）および図１４４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２、下層信号線１８の両端部上に形成される開口部
６５および走査線端部１１ｂ上に形成される開口部６３
を除き、少なくとも前記第１の導体層１０（走査線１
１、ゲート電極１２、下層信号線１８、遮光層１７）の
上面および側面全体がゲート絶縁層２で覆われるように
残して金属層３０および半導体層２０およびゲート絶縁
層２を順次エッチング除去する。これによって窓部Wdか
ら金属層３０および半導体層２０およびゲート絶縁層２
が除去されてガラス基板１が露出すると共に、それぞれ
第１の導体層１０に達する開口部６１、６２、６３、６
５が形成される。 （第３工程） 図１４３（ａ）〜（ｄ）および図１４４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端部１１
ｂ上に形成された開口部６３を通して走査線端部１１ｂ
に接続する接続電極部４２と、信号線端子部位DSに形成
される信号線端子部３１ａと、共通配線および共通配線
端子部（図示せず）と、隣接する画素領域の走査線１１
を挟んで対向する下層信号線１８に金属層３０および半
導体層２０およびゲート絶縁層２を貫通する開口部６５
を通して接続する上層信号線３６と、この接続電極部か
らさらに金属層３０上を走査線端子部位GSに延びて形成
される走査線端子部１１ａと、それぞれの画素領域にお
いて信号線からＴＦＴ部Tfに延びるドレイン電極３２
と、画素電極４１と、この画素電極からＴＦＴ部Tfに延
びてドレイン電極３２とチャネルギャップ２３を隔てて
対向配置されるソース電極３３とを残して透明導電層４
０をエッチング除去する。次いで露出した金属層３０お
よびｎ+アモルファスシリコン層２２を順次エッチング
除去する。これによってチャネルギャップ２３が形成さ
れると共にこのチャネルギャップが延びる方向に開口部
６１、６２を越えてアモルファスシリコン層２１が露出
する。この際、画素電極４１の辺部は蓄積容量部Cpにお
いて蓄積共通電極７２と重畳するように延ばして蓄積容
量電極７１を形成し、またこの辺部に隣接する画素電極
の双方の辺部はそれぞれ遮光層１７と少なくとも一部が
重畳するように形成する。 （第４工程） 図１４０（ａ）〜（ｄ）および図１４４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。これによ
って透明導電層４０からなる画素電極４１と、金属層３
０および透明導電層４０の積層膜からなる信号線端子３
５および走査線端子１５および共通配線端子（図示せ
ず）とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
ス基板は、順次以下の４工程で製造することができる。 （第１工程） 図１４１（ａ）〜（ｄ）および図１４４
（ｂ）に示すように、まずガラス基板１上にスパッタリ
ングにより連続して約２００ｎｍのＡｌからなる下層金
属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１
０Ｂとを成膜して第１の導体層１０を形成し、フォトリ
ソグラフィ工程を通して、走査線１１と、それぞれの画
素領域において走査線１１からＴＦＴ部Tfに延びるゲー
ト電極１２と、隣合う走査線１１の間にこの走査線と非
接触に形成され信号線３１の一部となる下層信号線１８
と、前段の走査線１１内に形成される蓄積共通電極７２
と、遮光層１７とを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１４２（ａ）〜（ｄ）および図１４４
（ｃ）に示すように、上記基板上にプラズマＣＶＤによ
り連続して約４００ｎｍのシリコン窒化膜からなるゲー
ト絶縁層２と、約１００ｎｍのアモルファスシリコン層
２１を成膜し、同一真空中でＰＨ3プラズマ処理による
リンのドーピング処理を行ってアモルファスシリコン層
２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ+アモルファ
スシリコン層からなるオーミックコンタクト層を形成し
た後、引き続きスパッタリングにより約２００ｎｍのＣ
ｒからなる金属層３０とを成膜する。次にフォトリソグ
ラフィ工程を通して、ゲート電極１２上の長さ方向先端
側の開口部６１、ゲート電極基部の走査線１１上の開口
部６２、下層信号線１８の両端部上に形成される開口部
６５および走査線端部１１ｂ上に形成される開口部６３
を除き、少なくとも前記第１の導体層１０（走査線１
１、ゲート電極１２、下層信号線１８、遮光層１７）の
上面および側面全体がゲート絶縁層２で覆われるように
残して金属層３０および半導体層２０およびゲート絶縁
層２を順次エッチング除去する。これによって窓部Wdか
ら金属層３０および半導体層２０およびゲート絶縁層２
が除去されてガラス基板１が露出すると共に、それぞれ
第１の導体層１０に達する開口部６１、６２、６３、６
５が形成される。 （第３工程） 図１４３（ａ）〜（ｄ）および図１４４
（ｄ）に示すように、上記基板上にスパッタリングによ
り約５０ｎｍのＩＴＯからなる透明導電層４０を形成
し、フォトリソグラフィ工程を通して、走査線端部１１
ｂ上に形成された開口部６３を通して走査線端部１１ｂ
に接続する接続電極部４２と、信号線端子部位DSに形成
される信号線端子部３１ａと、共通配線および共通配線
端子部（図示せず）と、隣接する画素領域の走査線１１
を挟んで対向する下層信号線１８に金属層３０および半
導体層２０およびゲート絶縁層２を貫通する開口部６５
を通して接続する上層信号線３６と、この接続電極部か
らさらに金属層３０上を走査線端子部位GSに延びて形成
される走査線端子部１１ａと、それぞれの画素領域にお
いて信号線からＴＦＴ部Tfに延びるドレイン電極３２
と、画素電極４１と、この画素電極からＴＦＴ部Tfに延
びてドレイン電極３２とチャネルギャップ２３を隔てて
対向配置されるソース電極３３とを残して透明導電層４
０をエッチング除去する。次いで露出した金属層３０お
よびｎ+アモルファスシリコン層２２を順次エッチング
除去する。これによってチャネルギャップ２３が形成さ
れると共にこのチャネルギャップが延びる方向に開口部
６１、６２を越えてアモルファスシリコン層２１が露出
する。この際、画素電極４１の辺部は蓄積容量部Cpにお
いて蓄積共通電極７２と重畳するように延ばして蓄積容
量電極７１を形成し、またこの辺部に隣接する画素電極
の双方の辺部はそれぞれ遮光層１７と少なくとも一部が
重畳するように形成する。 （第４工程） 図１４０（ａ）〜（ｄ）および図１４４
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、画素電極
４１および走査線端子部１１ａおよび信号線端子部３１
ａおよび共通配線端子部（図示せず）上の保護絶縁層３
と、少なくとも上層信号線３６の上面および側面全体が
保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体
層が形成されるように残して、保護絶縁層３およびアモ
ルファスシリコン層２１を順次エッチング除去する。こ
の際、前記開口部６１、６２と保護絶縁層３の辺部とを
交差させ、前記開口部６１、６２に露出したアモルファ
スシリコン層２１のチャネルギャップ２３側の側面の一
部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tf
の保護絶縁層３を残し、その外側の保護絶縁層およびア
モルファスシリコン層をエッチング除去する。これによ
って透明導電層４０からなる画素電極４１と、金属層３
０および透明導電層４０の積層膜からなる信号線端子３
５および走査線端子１５および共通配線端子（図示せ
ず）とを露出させる。最後に約２８０℃のアニール工程
を経てアクティブマトリックス基板を完成させる。
【０３５６】なおここでは第１の導体層にＡｌとＴｉの
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉ
などの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉ
の３層の積層膜にしてもよいし、Ｃｒの単層膜であって
もよい。また本実施形態ではゲート電極が走査線から画
素部に延びて形成される縦置き型のＴＦＴの形態を示し
たが、ゲート電極が走査線の一部を共有して形成される
横置き型のＴＦＴであってもよい。
【０３５７】実施形態２５のＴＮ型アクティブマトリッ
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線と画素電極とのシ
ョート低減の効果、信号線の金属層や透明導電層のエッ
チング時に走査線などの回路要素の侵食が防止される効
果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査
線や信号線の低抵抗化などの効果および絶縁耐圧や開口
率の向上の効果については、実施形態２１と全く同様で
ある。
クス基板は、４工程で製造できるので、生産効率と歩留
が向上する。またこのアクティブマトリックス基板は、
ドレイン電極およびソース電極のエッチング時に半導体
層上層のオーミックコンタクト層も同時にエッチングで
き、さらに半導体層の膜厚を１００ｎｍ程度に薄くでき
るので、生産効率を上げることができると同時に、半導
体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能
力を向上させることができる。信号線と画素電極とのシ
ョート低減の効果、信号線の金属層や透明導電層のエッ
チング時に走査線などの回路要素の侵食が防止される効
果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査
線や信号線の低抵抗化などの効果および絶縁耐圧や開口
率の向上の効果については、実施形態２１と全く同様で
ある。
【０３５８】（実施形態２６）図１４５（ａ）は実施形
態２６のアクティブマトリックス基板における外周部Ss
の一部を示す透視平面図であり、図１４５（ｂ）はその
線Ｄ−Ｄ’で切った断面図である。図１４６（ａ）〜
（ｃ）はこの外周部Ssの製造工程を示す前記線Ｄ−Ｄ’
で切った断面図であり、それぞれ第１工程〜第３工程を
示す。
態２６のアクティブマトリックス基板における外周部Ss
の一部を示す透視平面図であり、図１４５（ｂ）はその
線Ｄ−Ｄ’で切った断面図である。図１４６（ａ）〜
（ｃ）はこの外周部Ssの製造工程を示す前記線Ｄ−Ｄ’
で切った断面図であり、それぞれ第１工程〜第３工程を
示す。
【０３５９】実施形態２６のアクティブマトリックス基
板は、画素領域がマトリックス状に配置された表示面Dp
の外側にそれぞれの走査線１１を連結するゲートシャン
トバス線９１とそれぞれの信号線３１を連結するドレイ
ンシャントバス線９２とが形成され、前記ゲートシャン
トバス線９１と前記ドレインシャントバス線９２とは重
畳部９３において接続されている。このアクティブマト
リックス基板の表示面Dpおよび端子部の構成、製造方法
は実施形態３に示したものと同じであるので、ここでは
説明を省略する。但し実施形態２６〜実施形態３５で
は、走査線１１、ゲート１２を形成する第１の導体層１
０がＡｌからなる下層金属層１０ＡとＴｉなどの高融点
金属の窒化膜からなる上層金属層１０Ｂとを積層して形
成されている場合を示した。
板は、画素領域がマトリックス状に配置された表示面Dp
の外側にそれぞれの走査線１１を連結するゲートシャン
トバス線９１とそれぞれの信号線３１を連結するドレイ
ンシャントバス線９２とが形成され、前記ゲートシャン
トバス線９１と前記ドレインシャントバス線９２とは重
畳部９３において接続されている。このアクティブマト
リックス基板の表示面Dpおよび端子部の構成、製造方法
は実施形態３に示したものと同じであるので、ここでは
説明を省略する。但し実施形態２６〜実施形態３５で
は、走査線１１、ゲート１２を形成する第１の導体層１
０がＡｌからなる下層金属層１０ＡとＴｉなどの高融点
金属の窒化膜からなる上層金属層１０Ｂとを積層して形
成されている場合を示した。
【０３６０】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１４５（ａ）、図１４６（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、走査線端子部１１ａの外側で各々の走
査線１１を連結するゲートシャントバス線９１と、この
ゲートシャントバス線の一方の端部に形成されるゲート
側重畳部９３ａとを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１４６（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、ゲート側重畳部９３ａ上の金属層３０および半導
体層２０を順次エッチング除去する。 （第３工程） 図１４６（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、信号線端子部３５ａの外側で各々の信号線３１を
連結するドレインシャントバス線９２と、このドレイン
シャントバス線の一方の端部にゲート側重畳部９３ａと
ゲート絶縁層２を介して対向するように形成されるドレ
イン側重畳部９３ｂとを残して透明導電層４０および金
属層３０を順次エッチング除去し、次いで露出したｎ+
アモルファスシリコン層２２をエッチング除去する。 （第４工程） 図１４５（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成し、フォトリソ
グラフィ工程を通して、ゲートシャントバス線９１とド
レインシャントバス線９２との前記重畳部９３上の保護
絶縁層３をエッチング除去する。次に前記重畳部９３に
レーザー光を照射し、ゲート絶縁層２を貫通してゲート
シャントバス線９１とドレインシャントバス線９２とを
融着し短絡させる。これらのゲートシャントバス線９１
およびドレインシャントバス線９２は以降の製造工程に
おいて切断除去される。
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１４５（ａ）、図１４６（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、走査線端子部１１ａの外側で各々の走
査線１１を連結するゲートシャントバス線９１と、この
ゲートシャントバス線の一方の端部に形成されるゲート
側重畳部９３ａとを残して第１の導体層１０をエッチン
グ除去する。 （第２工程） 図１４６（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、ゲート側重畳部９３ａ上の金属層３０および半導
体層２０を順次エッチング除去する。 （第３工程） 図１４６（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、信号線端子部３５ａの外側で各々の信号線３１を
連結するドレインシャントバス線９２と、このドレイン
シャントバス線の一方の端部にゲート側重畳部９３ａと
ゲート絶縁層２を介して対向するように形成されるドレ
イン側重畳部９３ｂとを残して透明導電層４０および金
属層３０を順次エッチング除去し、次いで露出したｎ+
アモルファスシリコン層２２をエッチング除去する。 （第４工程） 図１４５（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成し、フォトリソ
グラフィ工程を通して、ゲートシャントバス線９１とド
レインシャントバス線９２との前記重畳部９３上の保護
絶縁層３をエッチング除去する。次に前記重畳部９３に
レーザー光を照射し、ゲート絶縁層２を貫通してゲート
シャントバス線９１とドレインシャントバス線９２とを
融着し短絡させる。これらのゲートシャントバス線９１
およびドレインシャントバス線９２は以降の製造工程に
おいて切断除去される。
【０３６１】なおここではレーザー光線を用いてゲート
シャントバス線とドレインシャントバス線を短絡させる
形態を示したが、後述する銀打ちを行う方法を用いても
同様に短絡させることができる。この方法は再現性よく
短絡できるという利点がある。また本実施形態では実施
形態３の場合の周辺回路の製造方法について説明した
が、実施形態４〜実施形態９についても全く同様に製造
することができる。また実施形態１、実施形態２につい
ても、それらの製造方法に応じて同様な周辺回路を形成
することができる。
シャントバス線とドレインシャントバス線を短絡させる
形態を示したが、後述する銀打ちを行う方法を用いても
同様に短絡させることができる。この方法は再現性よく
短絡できるという利点がある。また本実施形態では実施
形態３の場合の周辺回路の製造方法について説明した
が、実施形態４〜実施形態９についても全く同様に製造
することができる。また実施形態１、実施形態２につい
ても、それらの製造方法に応じて同様な周辺回路を形成
することができる。
【０３６２】実施形態２６のアクティブマトリックス基
板は、ゲートシャントバス線とドレインシャントバス線
の融着が容易にでき、以降これらが切断除去されるまで
の製造工程中で不用意な電撃が加わっても、走査線と信
号線の間に電位差が生じないようにすることができ、絶
縁破壊による走査線と信号線間のショートを防止するこ
とができる。
板は、ゲートシャントバス線とドレインシャントバス線
の融着が容易にでき、以降これらが切断除去されるまで
の製造工程中で不用意な電撃が加わっても、走査線と信
号線の間に電位差が生じないようにすることができ、絶
縁破壊による走査線と信号線間のショートを防止するこ
とができる。
【０３６３】（実施形態２７）図１４７（ａ）は実施形
態２７のアクティブマトリックス基板における信号線入
力側の隣接する二つの画素領域Pxとその外周部Ssの一部
を示す透視平面図であり、図１４７（ｂ）はその線Ｅ−
Ｅ’で切った断面図である。図１４８（ａ）〜（ｄ）は
この外周部Ssの製造工程を示す前記線Ｅ−Ｅ’で切った
断面図であり、それぞれ第１工程〜第３工程およびＴＦ
Ｔのチャネル形成後の状態を示す。
態２７のアクティブマトリックス基板における信号線入
力側の隣接する二つの画素領域Pxとその外周部Ssの一部
を示す透視平面図であり、図１４７（ｂ）はその線Ｅ−
Ｅ’で切った断面図である。図１４８（ａ）〜（ｄ）は
この外周部Ssの製造工程を示す前記線Ｅ−Ｅ’で切った
断面図であり、それぞれ第１工程〜第３工程およびＴＦ
Ｔのチャネル形成後の状態を示す。
【０３６４】実施形態２７のアクティブマトリックス基
板は、信号線入力側の外周部Ssにおいて、信号線３１が
アモルファスシリコンからなる高抵抗線９５で相互に連
結されている。このアクティブマトリックス基板の表示
面Dpおよび端子部の構成、製造方法は実施形態３に示し
たものと同じであるので、ここでは説明を省略する。
板は、信号線入力側の外周部Ssにおいて、信号線３１が
アモルファスシリコンからなる高抵抗線９５で相互に連
結されている。このアクティブマトリックス基板の表示
面Dpおよび端子部の構成、製造方法は実施形態３に示し
たものと同じであるので、ここでは説明を省略する。
【０３６５】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１４８（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１４８（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と高抵抗線９５
が形成される部分とを残して金属層３０および半導体層
２０を順次エッチング除去する。 （第３工程） 図１４８（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１を覆うように残して透明導電層
４０をエッチング除去し、次いで露出した金属層３０を
エッチング除去する。次に図１４８（ｄ）に示すよう
に、ＴＦＴ部Tfのチャネルギャップを形成するのと同時
にｎ+アモルファスシリコン層２２をエッチング除去
し、高抵抗線９５となる部分のアモルファスシリコン層
２１を露出させる。これによって工程数を増やすことな
く信号線３１と接続された高抵抗線９５が一体的に形成
される。 （第４工程） 図１４７（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１４８（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１４８（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と高抵抗線９５
が形成される部分とを残して金属層３０および半導体層
２０を順次エッチング除去する。 （第３工程） 図１４８（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１を覆うように残して透明導電層
４０をエッチング除去し、次いで露出した金属層３０を
エッチング除去する。次に図１４８（ｄ）に示すよう
に、ＴＦＴ部Tfのチャネルギャップを形成するのと同時
にｎ+アモルファスシリコン層２２をエッチング除去
し、高抵抗線９５となる部分のアモルファスシリコン層
２１を露出させる。これによって工程数を増やすことな
く信号線３１と接続された高抵抗線９５が一体的に形成
される。 （第４工程） 図１４７（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
【０３６６】なおここでは各々の信号線が１本の高抵抗
線で連結される形態を示したが、高抵抗線は複数本配設
されていてもよい。また本実施形態では実施形態３の場
合の静電保護素子の製造方法について説明したが、実施
形態４〜実施形態９についても全く同様に製造すること
ができる。また実施形態１、実施形態２についても、そ
れらの製造方法に応じて同様な静電保護素子を形成する
ことができる。
線で連結される形態を示したが、高抵抗線は複数本配設
されていてもよい。また本実施形態では実施形態３の場
合の静電保護素子の製造方法について説明したが、実施
形態４〜実施形態９についても全く同様に製造すること
ができる。また実施形態１、実施形態２についても、そ
れらの製造方法に応じて同様な静電保護素子を形成する
ことができる。
【０３６７】実施形態２７のアクティブマトリックス基
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を隣接する信号線に分散させることができ
るので、絶縁破壊による走査線と信号線間のショートや
画素領域のＴＦＴの特性変動を防止することができる。
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を隣接する信号線に分散させることができ
るので、絶縁破壊による走査線と信号線間のショートや
画素領域のＴＦＴの特性変動を防止することができる。
【０３６８】（実施形態２８）図１４９（ａ）は実施形
態２８のアクティブマトリックス基板における信号線入
力側の隣接する二つの画素領域Pxとその外周部Ssの一部
を示す透視平面図であり、図１４９（ｂ）はその線Ｆ−
Ｆ’で切った断面図である。図１５０（ａ）〜（ｄ）は
この外周部Ssの製造工程を示す前記線Ｆ−Ｆ’で切った
断面図であり、それぞれ第１工程〜第３工程およびＴＦ
Ｔのチャネル形成後の状態を示す。
態２８のアクティブマトリックス基板における信号線入
力側の隣接する二つの画素領域Pxとその外周部Ssの一部
を示す透視平面図であり、図１４９（ｂ）はその線Ｆ−
Ｆ’で切った断面図である。図１５０（ａ）〜（ｄ）は
この外周部Ssの製造工程を示す前記線Ｆ−Ｆ’で切った
断面図であり、それぞれ第１工程〜第３工程およびＴＦ
Ｔのチャネル形成後の状態を示す。
【０３６９】実施形態２８のアクティブマトリックス基
板は、信号線入力側の外周部Ssにおいて、信号線３１が
アモルファスシリコンからなる高抵抗線９５で相互に連
結されている。さらに本実施形態では実施形態２７と異
なり、各々の信号線３１から高抵抗線９５上を隣接する
信号線に向かって延びる信号線延長部３８が形成されて
いる。また高抵抗線９５は２本並列に設けられ、信号線
延長部３８は隣接する信号線間で信号線を縦方向にして
左右非対称にかつ互いに点対称になるように形成されて
いる。このアクティブマトリックス基板の表示面Dpおよ
び端子部の構成、製造方法は実施形態３に示したものと
同じであるので、ここでは説明を省略する。
板は、信号線入力側の外周部Ssにおいて、信号線３１が
アモルファスシリコンからなる高抵抗線９５で相互に連
結されている。さらに本実施形態では実施形態２７と異
なり、各々の信号線３１から高抵抗線９５上を隣接する
信号線に向かって延びる信号線延長部３８が形成されて
いる。また高抵抗線９５は２本並列に設けられ、信号線
延長部３８は隣接する信号線間で信号線を縦方向にして
左右非対称にかつ互いに点対称になるように形成されて
いる。このアクティブマトリックス基板の表示面Dpおよ
び端子部の構成、製造方法は実施形態３に示したものと
同じであるので、ここでは説明を省略する。
【０３７０】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５０（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１５０（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と高抵抗線９５
が形成される部分とを残して金属層３０および半導体層
２０を順次エッチング除去する。 （第３工程） 図１５０（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１および各々の信号線から高抵抗
線９５となるアモルファスシリコン層２１上を隣接する
信号線に向けて互いに非接触に延びる信号線延長部３８
を覆うように残して、透明導電層４０をエッチング除去
し、次いで露出した金属層３０をエッチング除去する。
次に図１５０（ｄ）に示すように、ＴＦＴ部Tfのチャネ
ルギャップを形成するのと同時にｎ+アモルファスシリ
コン層２２をエッチング除去し、高抵抗線９５となる部
分のアモルファスシリコン層２１を露出させる。これに
よって工程数を増やすことなく信号線３１と接続された
高抵抗線９５が一体的に形成される。 （第４工程） 図１４９（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５０（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１５０（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と高抵抗線９５
が形成される部分とを残して金属層３０および半導体層
２０を順次エッチング除去する。 （第３工程） 図１５０（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１および各々の信号線から高抵抗
線９５となるアモルファスシリコン層２１上を隣接する
信号線に向けて互いに非接触に延びる信号線延長部３８
を覆うように残して、透明導電層４０をエッチング除去
し、次いで露出した金属層３０をエッチング除去する。
次に図１５０（ｄ）に示すように、ＴＦＴ部Tfのチャネ
ルギャップを形成するのと同時にｎ+アモルファスシリ
コン層２２をエッチング除去し、高抵抗線９５となる部
分のアモルファスシリコン層２１を露出させる。これに
よって工程数を増やすことなく信号線３１と接続された
高抵抗線９５が一体的に形成される。 （第４工程） 図１４９（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
【０３７１】なおここでは各々の信号線が２本の高抵抗
線で連結される形態を示したが、勿論１本の高抵抗線で
もよく、この場合は信号線延長部は左右対称に形成され
る。さらに３本以上の高抵抗線が配設されていてもよ
い。また本実施形態では実施形態３の場合の静電保護素
子の製造方法について説明したが、実施形態４〜実施形
態９についても全く同様に製造することができる。また
実施形態１、実施形態２についても、それらの製造方法
に応じて同様な静電保護素子を形成することができる。
線で連結される形態を示したが、勿論１本の高抵抗線で
もよく、この場合は信号線延長部は左右対称に形成され
る。さらに３本以上の高抵抗線が配設されていてもよ
い。また本実施形態では実施形態３の場合の静電保護素
子の製造方法について説明したが、実施形態４〜実施形
態９についても全く同様に製造することができる。また
実施形態１、実施形態２についても、それらの製造方法
に応じて同様な静電保護素子を形成することができる。
【０３７２】実施形態２８のアクティブマトリックス基
板は、隣接する信号線に向かって信号線延長部が延びて
形成されているので、連結部の高抵抗線の距離が短くな
り、また高抵抗線を２本設けることで、高抵抗線の抵抗
値を下げることができる。このため以降の製造工程中で
信号線に不用意な電撃が加わっても、電位を隣接する信
号線に有効に分散させることができるので、絶縁破壊に
よる走査線と信号線間のショートや画素領域のＴＦＴの
特性変動を防止することができる。
板は、隣接する信号線に向かって信号線延長部が延びて
形成されているので、連結部の高抵抗線の距離が短くな
り、また高抵抗線を２本設けることで、高抵抗線の抵抗
値を下げることができる。このため以降の製造工程中で
信号線に不用意な電撃が加わっても、電位を隣接する信
号線に有効に分散させることができるので、絶縁破壊に
よる走査線と信号線間のショートや画素領域のＴＦＴの
特性変動を防止することができる。
【０３７３】（実施形態２９）図１５１（ａ）は実施形
態２９のアクティブマトリックス基板における信号線入
力側の隣接する二つの画素領域Pxとその外周部Ssの一部
を示す透視平面図であり、図１５１（ｂ）はその線Ｇ−
Ｇ’で切った断面図である。図１５２（ａ）〜（ｄ）は
この外周部Ssの製造工程を示す前記線Ｇ−Ｇ’で切った
断面図であり、それぞれ第１工程〜第３工程およびＴＦ
Ｔのチャネル形成後の状態を示す。
態２９のアクティブマトリックス基板における信号線入
力側の隣接する二つの画素領域Pxとその外周部Ssの一部
を示す透視平面図であり、図１５１（ｂ）はその線Ｇ−
Ｇ’で切った断面図である。図１５２（ａ）〜（ｄ）は
この外周部Ssの製造工程を示す前記線Ｇ−Ｇ’で切った
断面図であり、それぞれ第１工程〜第３工程およびＴＦ
Ｔのチャネル形成後の状態を示す。
【０３７４】実施形態２９のアクティブマトリックス基
板は、実施形態２８と同様に信号線入力側の外周部Ssに
おいて、信号線３１に隣接する信号線に向かって延びる
信号線延長部３８が形成され、さらに隣接する信号線３
１の間に非接触に第１の導体層１０からなる浮遊電極９
６が形成され、この浮遊電極９６のそれぞれの端部がゲ
ート絶縁層２およびアモルファスシリコン層２１を介し
て対向する信号線延長部３８と重畳するように配置され
ている。これらの信号線延長部３８は隣接する信号線間
で信号線を縦方向にして左右非対称にかつ互いに点対称
になるように形成されている。このアクティブマトリッ
クスの表示面Dpおよび端子部の構成、製造方法は実施形
態３に示したものと同じであるので、ここでは説明を省
略する。
板は、実施形態２８と同様に信号線入力側の外周部Ssに
おいて、信号線３１に隣接する信号線に向かって延びる
信号線延長部３８が形成され、さらに隣接する信号線３
１の間に非接触に第１の導体層１０からなる浮遊電極９
６が形成され、この浮遊電極９６のそれぞれの端部がゲ
ート絶縁層２およびアモルファスシリコン層２１を介し
て対向する信号線延長部３８と重畳するように配置され
ている。これらの信号線延長部３８は隣接する信号線間
で信号線を縦方向にして左右非対称にかつ互いに点対称
になるように形成されている。このアクティブマトリッ
クスの表示面Dpおよび端子部の構成、製造方法は実施形
態３に示したものと同じであるので、ここでは説明を省
略する。
【０３７５】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５２（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
隣接する信号線間に非接触に延びる浮遊電極９６を残し
て第１の導体層１０をエッチング除去する。 （第２工程） 図１５２（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも浮遊電極９６を覆うようにかつ外周部
Ssの信号線３１と、隣接する信号線に向かって延びる信
号線延長部３８と、その間隙部とを残して金属層３０お
よび半導体層２０を順次エッチング除去する。 （第３工程） 図１５２（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１および信号線延長部３８を覆う
ように残して透明導電層４０をエッチング除去し、次い
で露出した金属層３０をエッチング除去する。次に図１
５２（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャッ
プを形成するのと同時にｎ+アモルファスシリコン層２
２をエッチング除去し、対向する信号線延長部３８の間
隙部のアモルファスシリコン層２１を露出させる。 （第４工程） 図１５１（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５２（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
隣接する信号線間に非接触に延びる浮遊電極９６を残し
て第１の導体層１０をエッチング除去する。 （第２工程） 図１５２（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも浮遊電極９６を覆うようにかつ外周部
Ssの信号線３１と、隣接する信号線に向かって延びる信
号線延長部３８と、その間隙部とを残して金属層３０お
よび半導体層２０を順次エッチング除去する。 （第３工程） 図１５２（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１および信号線延長部３８を覆う
ように残して透明導電層４０をエッチング除去し、次い
で露出した金属層３０をエッチング除去する。次に図１
５２（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャッ
プを形成するのと同時にｎ+アモルファスシリコン層２
２をエッチング除去し、対向する信号線延長部３８の間
隙部のアモルファスシリコン層２１を露出させる。 （第４工程） 図１５１（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
【０３７６】なおここでは浮遊電極をゲート電極とする
静電保護素子が２個並列して配設される形態を示した
が、１個または３個以上配設されていてもよい。また本
実施形態では実施形態３の場合の静電保護素子の製造方
法について説明したが、実施形態４〜実施形態９につい
ても全く同様に製造することができる。また実施形態
１、実施形態２についても、それらの製造方法に応じて
同様な静電保護素子を形成することができる。
静電保護素子が２個並列して配設される形態を示した
が、１個または３個以上配設されていてもよい。また本
実施形態では実施形態３の場合の静電保護素子の製造方
法について説明したが、実施形態４〜実施形態９につい
ても全く同様に製造することができる。また実施形態
１、実施形態２についても、それらの製造方法に応じて
同様な静電保護素子を形成することができる。
【０３７７】実施形態２９のアクティブマトリックス基
板は、浮遊電極をゲート電極とする静電保護素子が保護
トランジスタとして働き、以降の製造工程中で信号線に
不用意な電撃が加わっても、実施形態２８と同様に電位
を隣接する信号線に有効に分散させることができるの
で、絶縁破壊による走査線と信号線間のショートや画素
領域のＴＦＴの特性変動を防止することができる。
板は、浮遊電極をゲート電極とする静電保護素子が保護
トランジスタとして働き、以降の製造工程中で信号線に
不用意な電撃が加わっても、実施形態２８と同様に電位
を隣接する信号線に有効に分散させることができるの
で、絶縁破壊による走査線と信号線間のショートや画素
領域のＴＦＴの特性変動を防止することができる。
【０３７８】（実施形態３０）図１５３（ａ）は実施形
態３０のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５３（ｂ）はその線Ｈ−Ｈ’
で切った断面図である。図１５４（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｈ−Ｈ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。
態３０のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５３（ｂ）はその線Ｈ−Ｈ’
で切った断面図である。図１５４（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｈ−Ｈ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。
【０３７９】実施形態３０のアクティブマトリックス基
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部と共通配線１３とがアモルファスシリコンか
らなる高抵抗線９５で相互に連結されている。このアク
ティブマトリックス基板の表示面Dpおよび端子部の構
成、製造方法は実施形態３に示したものと同じであるの
で、ここでは説明を省略する。
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部と共通配線１３とがアモルファスシリコンか
らなる高抵抗線９５で相互に連結されている。このアク
ティブマトリックス基板の表示面Dpおよび端子部の構
成、製造方法は実施形態３に示したものと同じであるの
で、ここでは説明を省略する。
【０３８０】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５４（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１５４（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と、高抵抗線９
５と、信号線３１の端部に対向する共通配線１３となる
部分とを残して金属層３０および半導体層２０を順次エ
ッチング除去する。 （第３工程） 図１５４（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１および共通配線１３を覆うよう
に残して透明導電層４０をエッチング除去し、次いで露
出した金属層３０をエッチング除去する。次に図１５４
（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを
形成するのと同時にｎ+アモルファスシリコン層２２を
エッチング除去し、信号線３１端部と共通配線１３との
間隙部の高抵抗線９５となる部分のアモルファスシリコ
ン層２１を露出させる。これによって工程数を増やすこ
となく信号線３１端部と共通配線１３とに接続された高
抵抗線９５が一体的に形成される。 （第４工程） 図１５３（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５４（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１５４（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と、高抵抗線９
５と、信号線３１の端部に対向する共通配線１３となる
部分とを残して金属層３０および半導体層２０を順次エ
ッチング除去する。 （第３工程） 図１５４（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１および共通配線１３を覆うよう
に残して透明導電層４０をエッチング除去し、次いで露
出した金属層３０をエッチング除去する。次に図１５４
（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを
形成するのと同時にｎ+アモルファスシリコン層２２を
エッチング除去し、信号線３１端部と共通配線１３との
間隙部の高抵抗線９５となる部分のアモルファスシリコ
ン層２１を露出させる。これによって工程数を増やすこ
となく信号線３１端部と共通配線１３とに接続された高
抵抗線９５が一体的に形成される。 （第４工程） 図１５３（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
【０３８１】なおここでは各々の信号線と共通配線とが
１本の高抵抗線で連結される形態を示したが、高抵抗線
は複数本配設されていてもよい。また本実施形態では実
施形態３の場合の静電保護素子の製造方法について説明
したが、実施形態４〜実施形態９についても全く同様に
製造することができる。また実施形態１、実施形態２に
ついても、それらの製造方法に応じて同様な静電保護素
子を形成することができる。
１本の高抵抗線で連結される形態を示したが、高抵抗線
は複数本配設されていてもよい。また本実施形態では実
施形態３の場合の静電保護素子の製造方法について説明
したが、実施形態４〜実施形態９についても全く同様に
製造することができる。また実施形態１、実施形態２に
ついても、それらの製造方法に応じて同様な静電保護素
子を形成することができる。
【０３８２】実施形態３０のアクティブマトリックス基
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を共通配線に逃がすことができるので、絶
縁破壊による走査線と信号線間のショートや画素領域の
ＴＦＴの特性変動を防止することができる。
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を共通配線に逃がすことができるので、絶
縁破壊による走査線と信号線間のショートや画素領域の
ＴＦＴの特性変動を防止することができる。
【０３８３】（実施形態３１）図１５５（ａ）は実施形
態３１のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５５（ｂ）はその線Ｊ−Ｊ’
で切った断面図である。図１５６（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｊ−Ｊ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。
態３１のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５５（ｂ）はその線Ｊ−Ｊ’
で切った断面図である。図１５６（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｊ−Ｊ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。
【０３８４】実施形態３１のアクティブマトリックス基
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部にそれぞれ二つの側端部３１Ｔが配列され、
また信号線と直角方向に延びる共通配線１３から信号線
の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端
部１３Ｔを有する共通配線延長部１３Ｅが延び出てい
る。そして信号線３１の二つの側端部３１Ｔとそれぞれ
に対向する共通配線１３の側端部１３Ｔとがアモルファ
スシリコンからなる高抵抗線９５で相互に連結されてい
る。また高抵抗線９５は２本並列に設けられ、前記側端
部３１Ｔと１３Ｔとは信号線３１端部と共通配線延長部
１３Ｅとの間で信号線を縦方向にしておおむね左右対称
になるように形成されている。このアクティブマトリッ
クス基板の表示面Dpおよび端子部の構成、製造方法は実
施形態３に示したものと同じであるので、ここでは説明
を省略する。
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部にそれぞれ二つの側端部３１Ｔが配列され、
また信号線と直角方向に延びる共通配線１３から信号線
の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端
部１３Ｔを有する共通配線延長部１３Ｅが延び出てい
る。そして信号線３１の二つの側端部３１Ｔとそれぞれ
に対向する共通配線１３の側端部１３Ｔとがアモルファ
スシリコンからなる高抵抗線９５で相互に連結されてい
る。また高抵抗線９５は２本並列に設けられ、前記側端
部３１Ｔと１３Ｔとは信号線３１端部と共通配線延長部
１３Ｅとの間で信号線を縦方向にしておおむね左右対称
になるように形成されている。このアクティブマトリッ
クス基板の表示面Dpおよび端子部の構成、製造方法は実
施形態３に示したものと同じであるので、ここでは説明
を省略する。
【０３８５】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５６（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１５６（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と、信号線の側
端部３１Ｔと、共通配線の側端部１３Ｔと、共通配線延
長部１３Ｅと、共通配線１３となる部分とを残して金属
層３０および半導体層２０を順次エッチング除去する。 （第３工程） 図１５６（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１と、共通配線１３と、共通配線
延長部１３Ｅとを覆うように残して、かつ信号線の側端
部３１Ｔと共通配線の側端部１３Ｔとの間に間隙部が形
成されるように透明導電層４０をエッチング除去し、次
いで前記間隙部に露出した金属層３０をエッチング除去
する。次に図１５６（ｄ）に示すように、ＴＦＴ部Tfの
チャネルギャップを形成するのと同時にｎ+アモルファ
スシリコン層２２をエッチング除去し、信号線側端部３
１Ｔと共通配線側端部１３Ｔとの間隙部の高抵抗線９５
となる部分のアモルファスシリコン層２１を露出させ
る。これによって工程数を増やすことなく信号線側端部
３１Ｔと共通配線側端部１３Ｔとに接続された高抵抗線
９５が一体的に形成される。 （第４工程） 図１５５（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５６（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
少なくとも高抵抗線９５が形成される部分の第１の導体
層１０をエッチング除去する。 （第２工程） 図１５６（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と、信号線の側
端部３１Ｔと、共通配線の側端部１３Ｔと、共通配線延
長部１３Ｅと、共通配線１３となる部分とを残して金属
層３０および半導体層２０を順次エッチング除去する。 （第３工程） 図１５６（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１と、共通配線１３と、共通配線
延長部１３Ｅとを覆うように残して、かつ信号線の側端
部３１Ｔと共通配線の側端部１３Ｔとの間に間隙部が形
成されるように透明導電層４０をエッチング除去し、次
いで前記間隙部に露出した金属層３０をエッチング除去
する。次に図１５６（ｄ）に示すように、ＴＦＴ部Tfの
チャネルギャップを形成するのと同時にｎ+アモルファ
スシリコン層２２をエッチング除去し、信号線側端部３
１Ｔと共通配線側端部１３Ｔとの間隙部の高抵抗線９５
となる部分のアモルファスシリコン層２１を露出させ
る。これによって工程数を増やすことなく信号線側端部
３１Ｔと共通配線側端部１３Ｔとに接続された高抵抗線
９５が一体的に形成される。 （第４工程） 図１５５（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
【０３８６】なおここでは各々の信号線側端部と共通配
線側端部が２本の高抵抗線で連結される形態を示した
が、勿論１本の高抵抗線でもよく、さらに３本以上の高
抵抗線が配設されていてもよい。また本実施形態では実
施形態３の場合の静電保護素子の製造方法について説明
したが、実施形態４〜実施形態９についても全く同様に
製造することができる。また実施形態１、実施形態２に
ついても、それらの製造方法に応じて同様な静電保護素
子を形成することができる。
線側端部が２本の高抵抗線で連結される形態を示した
が、勿論１本の高抵抗線でもよく、さらに３本以上の高
抵抗線が配設されていてもよい。また本実施形態では実
施形態３の場合の静電保護素子の製造方法について説明
したが、実施形態４〜実施形態９についても全く同様に
製造することができる。また実施形態１、実施形態２に
ついても、それらの製造方法に応じて同様な静電保護素
子を形成することができる。
【０３８７】実施形態３１のアクティブマトリックス基
板は、信号線と共通配線延長部からそれぞれ信号線側端
部と共通配線側端部が延びて形成されているので、連結
部の高抵抗線の距離が短くなり、また高抵抗線を２本設
けることで、高抵抗線の抵抗値を下げることができる。
このため以降の製造工程中で信号線に不用意な電撃が加
わっても、電位を共通配線に有効に逃がすことができる
ので、絶縁破壊による走査線と信号線間のショートや画
素領域のＴＦＴの特性変動を防止することができる。
板は、信号線と共通配線延長部からそれぞれ信号線側端
部と共通配線側端部が延びて形成されているので、連結
部の高抵抗線の距離が短くなり、また高抵抗線を２本設
けることで、高抵抗線の抵抗値を下げることができる。
このため以降の製造工程中で信号線に不用意な電撃が加
わっても、電位を共通配線に有効に逃がすことができる
ので、絶縁破壊による走査線と信号線間のショートや画
素領域のＴＦＴの特性変動を防止することができる。
【０３８８】（実施形態３２）図１５７（ａ）は実施形
態３２のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５７（ｂ）はその線Ｋ−Ｋ’
で切った断面図である。図１５８（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｋ−Ｋ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。
態３２のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５７（ｂ）はその線Ｋ−Ｋ’
で切った断面図である。図１５８（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｋ−Ｋ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。
【０３８９】実施形態３２のアクティブマトリックス基
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部にそれぞれ二つの側端部３１Ｔが配列され、
また信号線と直角方向に延びる共通配線１３から信号線
の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端
部１３Ｔを有する共通配線延長部１３Ｅが延び出てい
る。またガラス基板１上に第１の導体層１０からなる浮
遊電極９６が形成され、この浮遊電極９６のそれぞれの
端部はゲート絶縁層２およびアモルファスシリコン層２
１を介して前記の対向する信号線側端部３１Ｔと共通配
線側端部１３Ｔとに重畳するように配置されている。こ
れらの側端部は信号線３１端部と共通配線延長部１３Ｅ
との間で信号線を縦方向にしておおむね左右対称になる
ように形成されている。このアクティブマトリックス基
板の表示面Dpおよび端子部の構成、製造方法は実施形態
３に示したものと同じであるので、ここでは説明を省略
する。
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部にそれぞれ二つの側端部３１Ｔが配列され、
また信号線と直角方向に延びる共通配線１３から信号線
の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端
部１３Ｔを有する共通配線延長部１３Ｅが延び出てい
る。またガラス基板１上に第１の導体層１０からなる浮
遊電極９６が形成され、この浮遊電極９６のそれぞれの
端部はゲート絶縁層２およびアモルファスシリコン層２
１を介して前記の対向する信号線側端部３１Ｔと共通配
線側端部１３Ｔとに重畳するように配置されている。こ
れらの側端部は信号線３１端部と共通配線延長部１３Ｅ
との間で信号線を縦方向にしておおむね左右対称になる
ように形成されている。このアクティブマトリックス基
板の表示面Dpおよび端子部の構成、製造方法は実施形態
３に示したものと同じであるので、ここでは説明を省略
する。
【０３９０】このアクティブマトリックス基板は、実施
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５８（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
両端部がそれぞれ後に形成される信号線側端部３１Ｔお
よび共通配線側端部１３Ｔと重畳するように延びる浮遊
電極９６を残して第１の導体層１０をエッチング除去す
る。 （第２工程） 図１５８（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と、信号線側端
部３１Ｔと、共通配線側端部１３Ｔと、共通配線延長部
１３Ｅと、共通配線１３となる部分とを残して金属層３
０および半導体層２０を順次エッチング除去する。 （第３工程） 図１５８（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１と、共通配線１３と、共通配線
延長部１３Ｅとを覆うように残して、かつ信号線側端部
３１Ｔと共通配線側端部１３Ｔとの間に間隙部が形成さ
れるように透明導電層４０をエッチング除去し、次いで
前記間隙部に露出した金属層３０をエッチング除去す
る。次に図１５８（ｄ）に示すように、ＴＦＴ部Tfのチ
ャネルギャップを形成するのと同時にｎ+アモルファス
シリコン層２２をエッチング除去し、信号線側端部３１
Ｔと共通配線側端部１３Ｔとの間隙部のアモルファスシ
リコン層２１を露出させる。 （第４工程） 図１５７（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
形態３の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１５８（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの
窒化膜からなる上層金属層１０Ｂとを成膜して第１の導
体層１０を形成し、フォトリソグラフィ工程を通して、
両端部がそれぞれ後に形成される信号線側端部３１Ｔお
よび共通配線側端部１３Ｔと重畳するように延びる浮遊
電極９６を残して第１の導体層１０をエッチング除去す
る。 （第２工程） 図１５８（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜し、フォトリソグラフィ工程を通
して、少なくとも外周部Ssの信号線３１と、信号線側端
部３１Ｔと、共通配線側端部１３Ｔと、共通配線延長部
１３Ｅと、共通配線１３となる部分とを残して金属層３
０および半導体層２０を順次エッチング除去する。 （第３工程） 図１５８（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、各々の信号線３１と、共通配線１３と、共通配線
延長部１３Ｅとを覆うように残して、かつ信号線側端部
３１Ｔと共通配線側端部１３Ｔとの間に間隙部が形成さ
れるように透明導電層４０をエッチング除去し、次いで
前記間隙部に露出した金属層３０をエッチング除去す
る。次に図１５８（ｄ）に示すように、ＴＦＴ部Tfのチ
ャネルギャップを形成するのと同時にｎ+アモルファス
シリコン層２２をエッチング除去し、信号線側端部３１
Ｔと共通配線側端部１３Ｔとの間隙部のアモルファスシ
リコン層２１を露出させる。 （第４工程） 図１５７（ａ）、（ｂ）に示すように、
上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリ
コン窒化膜からなる保護絶縁層３を形成する。（フォト
リソグラフィ工程を通すが、この領域では保護絶縁層３
は開口しない。）
【０３９１】なおここでは浮遊電極をゲート電極とする
静電保護素子が２個並列して配設される形態を示した
が、１個または３個以上配設されていてもよい。また本
実施形態では実施形態３の場合の静電保護素子の製造方
法について説明したが、実施形態４〜実施形態９につい
ても全く同様に製造することができる。また実施形態
１、実施形態２についても、それらの製造方法に応じて
同様な静電保護素子を形成することができる。
静電保護素子が２個並列して配設される形態を示した
が、１個または３個以上配設されていてもよい。また本
実施形態では実施形態３の場合の静電保護素子の製造方
法について説明したが、実施形態４〜実施形態９につい
ても全く同様に製造することができる。また実施形態
１、実施形態２についても、それらの製造方法に応じて
同様な静電保護素子を形成することができる。
【０３９２】実施形態３２のアクティブマトリックス基
板は、浮遊電極をゲート電極とする静電保護素子が保護
トランジスタとして働き、以降の製造工程中で信号線に
不用意な電撃が加わっても、実施形態３１と同様に電位
を隣接する信号線に有効に分散させることができるの
で、絶縁破壊による走査線と信号線間のショートや画素
領域のＴＦＴの特性変動を防止することができる。
板は、浮遊電極をゲート電極とする静電保護素子が保護
トランジスタとして働き、以降の製造工程中で信号線に
不用意な電撃が加わっても、実施形態３１と同様に電位
を隣接する信号線に有効に分散させることができるの
で、絶縁破壊による走査線と信号線間のショートや画素
領域のＴＦＴの特性変動を防止することができる。
【０３９３】（実施形態３３）図１５９（ａ）は実施形
態３３のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５９（ｂ）はその線Ｌ−Ｌ’
で切った断面図である。図１６０（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｌ−Ｌ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。また図１６５は、このア
クティブマトリックス基板の外周部Ssに形成された配線
を示す概略図であり、図１６６（ａ）は図１６５におけ
る銀打ち部９７を示す透視平面図、図１６６（ｂ）はそ
の線Ｄ−Ｄ’で切った断面図である。また図１６７
（ａ）〜（ｃ）は銀打ち部９７の製造工程を示す前記線
Ｄ−Ｄ’で切った断面図であり、それぞれ第１工程〜第
３工程を示す。
態３３のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１５９（ｂ）はその線Ｌ−Ｌ’
で切った断面図である。図１６０（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｌ−Ｌ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。また図１６５は、このア
クティブマトリックス基板の外周部Ssに形成された配線
を示す概略図であり、図１６６（ａ）は図１６５におけ
る銀打ち部９７を示す透視平面図、図１６６（ｂ）はそ
の線Ｄ−Ｄ’で切った断面図である。また図１６７
（ａ）〜（ｃ）は銀打ち部９７の製造工程を示す前記線
Ｄ−Ｄ’で切った断面図であり、それぞれ第１工程〜第
３工程を示す。
【０３９４】実施形態３３のアクティブマトリックス基
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部と信号線３１と直角方向に延びる信号線連結
線３９とがアモルファスシリコンからなる高抵抗線９５
で相互に連結されている。また信号線連結線３９は表示
面Dpの各共通配線１３がガラス基板１の一方の端部で結
束された共通配線連結線１９と銀打ち部９７によって接
続されている。このアクティブマトリックス基板の表示
面Dpおよび端子部の構成、製造方法は実施形態６に示し
たものと同じであるので、ここでは説明を省略する。
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部と信号線３１と直角方向に延びる信号線連結
線３９とがアモルファスシリコンからなる高抵抗線９５
で相互に連結されている。また信号線連結線３９は表示
面Dpの各共通配線１３がガラス基板１の一方の端部で結
束された共通配線連結線１９と銀打ち部９７によって接
続されている。このアクティブマトリックス基板の表示
面Dpおよび端子部の構成、製造方法は実施形態６に示し
たものと同じであるので、ここでは説明を省略する。
【０３９５】このアクティブマトリックス基板は、実施
形態６の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１６０（ａ）、図１６７（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、外周部Ssの共通配線連結線１９および
その末端に形成される共通配線銀打ち部９７Ｃを残し、
少なくとも高抵抗線９５および信号線連結線３９が形成
される部分の第１の導体層１０をエッチング除去する。 （第２工程） 図１６０（ｂ）、図１６７（ｂ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２５
０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリ
ソグラフィ工程を通して、少なくとも外周部Ssの信号線
３１と、高抵抗線９５と、信号線３１の端部と対向する
信号線連結線３９とを残して金属層３０および半導体層
２０を順次エッチング除去する。 （第３工程） 図１６０（ｃ）、図１６７（ｃ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、各々の信号線３１と信号線連結
線３９とを覆うように残して透明導電層４０をエッチン
グ除去し、次いで露出した金属層３０をエッチング除去
する。この際、透明導電層４０が信号線連結線３９の端
部側面を垂下してゲート絶縁層２上を延び、信号線銀打
ち部９７Ｄを形成するように透明導電層４０を残す。次
に図１６０（ｄ）に示すように、ＴＦＴ部Tfのチャネル
ギャップを形成するのと同時にｎ+アモルファスシリコ
ン層２２をエッチング除去し、信号線３１の端部と信号
線連結線３９との間隙部の高抵抗線９５となる部分のア
モルファスシリコン層２１を露出させる。これによって
工程数を増やすことなく信号線３１端部と信号線連結線
３９とに接続された高抵抗線９５が一体的に形成され
る。 （第４工程） 図１５９（ａ）、（ｂ）および図１６６
（ａ）、（ｂ）に示すように、上記基板上にプラズマＣ
ＶＤにより約３００ｎｍのシリコン窒化膜からなる保護
絶縁層３を形成し、フォトリソグラフィ工程を通して、
信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口
部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３お
よびゲート絶縁層２を貫通する開口部６９とを形成す
る。最後に以降の工程で開口部６８、６９を通してそれ
ぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃと
が接続するように銀打ち部９７にＡｇを溶融して埋め込
む。
形態６の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１６０（ａ）、図１６７（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、外周部Ssの共通配線連結線１９および
その末端に形成される共通配線銀打ち部９７Ｃを残し、
少なくとも高抵抗線９５および信号線連結線３９が形成
される部分の第１の導体層１０をエッチング除去する。 （第２工程） 図１６０（ｂ）、図１６７（ｂ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２５
０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリ
ソグラフィ工程を通して、少なくとも外周部Ssの信号線
３１と、高抵抗線９５と、信号線３１の端部と対向する
信号線連結線３９とを残して金属層３０および半導体層
２０を順次エッチング除去する。 （第３工程） 図１６０（ｃ）、図１６７（ｃ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、各々の信号線３１と信号線連結
線３９とを覆うように残して透明導電層４０をエッチン
グ除去し、次いで露出した金属層３０をエッチング除去
する。この際、透明導電層４０が信号線連結線３９の端
部側面を垂下してゲート絶縁層２上を延び、信号線銀打
ち部９７Ｄを形成するように透明導電層４０を残す。次
に図１６０（ｄ）に示すように、ＴＦＴ部Tfのチャネル
ギャップを形成するのと同時にｎ+アモルファスシリコ
ン層２２をエッチング除去し、信号線３１の端部と信号
線連結線３９との間隙部の高抵抗線９５となる部分のア
モルファスシリコン層２１を露出させる。これによって
工程数を増やすことなく信号線３１端部と信号線連結線
３９とに接続された高抵抗線９５が一体的に形成され
る。 （第４工程） 図１５９（ａ）、（ｂ）および図１６６
（ａ）、（ｂ）に示すように、上記基板上にプラズマＣ
ＶＤにより約３００ｎｍのシリコン窒化膜からなる保護
絶縁層３を形成し、フォトリソグラフィ工程を通して、
信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口
部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３お
よびゲート絶縁層２を貫通する開口部６９とを形成す
る。最後に以降の工程で開口部６８、６９を通してそれ
ぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃと
が接続するように銀打ち部９７にＡｇを溶融して埋め込
む。
【０３９６】なおここでは各々の信号線と共通配線とが
１本の高抵抗線で連結される形態を示したが、高抵抗線
は複数本配設されていてもよい。また本実施形態では実
施形態６の場合の静電保護素子の製造方法について説明
したが、実施形態７〜実施形態９についても全く同様に
製造することができる。また実施形態２についても、そ
の製造方法に応じて同様な静電保護素子を形成すること
ができる。
１本の高抵抗線で連結される形態を示したが、高抵抗線
は複数本配設されていてもよい。また本実施形態では実
施形態６の場合の静電保護素子の製造方法について説明
したが、実施形態７〜実施形態９についても全く同様に
製造することができる。また実施形態２についても、そ
の製造方法に応じて同様な静電保護素子を形成すること
ができる。
【０３９７】実施形態３３のアクティブマトリックス基
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を共通配線に逃がすことができるので、絶
縁破壊による走査線と信号線間のショートや画素領域の
ＴＦＴの特性変動を防止することができる。
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を共通配線に逃がすことができるので、絶
縁破壊による走査線と信号線間のショートや画素領域の
ＴＦＴの特性変動を防止することができる。
【０３９８】（実施形態３４）図１６１（ａ）は実施形
態３４のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１６１（ｂ）はその線Ｍ−Ｍ’
で切った断面図である。図１６２（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｍ−Ｍ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。図１６５〜図１６７は実
施形態３３と同じである。実施形態３４のアクティブマ
トリックス基板は、信号線終端側の外周部Ssにおいて、
各々の信号線３１の端部にそれぞれ二つの側端部３１Ｔ
が配列され、また信号線と直角方向に延びる信号線連結
線３９から信号線の側端部３１Ｔにそれぞれ間隙部を隔
てて対向する側端部３９Ｔを有する信号線連結線延長部
３９Ｅが延び出ている。そして信号線３１の二つの側端
部３１Ｔとそれぞれに対向する信号線連結線３９の側端
部３９Ｔとがアモルファスシリコンからなる高抵抗線９
５で相互に連結されている。高抵抗線９５は２本並列に
設けられ、前記側端部３１Ｔと３９Ｔとは信号線３１端
部と信号線連結線延長部３９Ｅとの間で信号線を縦方向
にしておおむね左右対称になるように形成されている。
また信号線連結線３９は表示面Dpの各共通配線１３がガ
ラス基板１の一方の端部で結束された共通配線連結線１
９と銀打ち部９７によって接続されている。このアクテ
ィブマトリックス基板の表示面Dpおよび端子部の構成、
製造方法は実施形態６に示したものと同じであるので、
ここでは説明を省略する。
態３４のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１６１（ｂ）はその線Ｍ−Ｍ’
で切った断面図である。図１６２（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｍ−Ｍ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。図１６５〜図１６７は実
施形態３３と同じである。実施形態３４のアクティブマ
トリックス基板は、信号線終端側の外周部Ssにおいて、
各々の信号線３１の端部にそれぞれ二つの側端部３１Ｔ
が配列され、また信号線と直角方向に延びる信号線連結
線３９から信号線の側端部３１Ｔにそれぞれ間隙部を隔
てて対向する側端部３９Ｔを有する信号線連結線延長部
３９Ｅが延び出ている。そして信号線３１の二つの側端
部３１Ｔとそれぞれに対向する信号線連結線３９の側端
部３９Ｔとがアモルファスシリコンからなる高抵抗線９
５で相互に連結されている。高抵抗線９５は２本並列に
設けられ、前記側端部３１Ｔと３９Ｔとは信号線３１端
部と信号線連結線延長部３９Ｅとの間で信号線を縦方向
にしておおむね左右対称になるように形成されている。
また信号線連結線３９は表示面Dpの各共通配線１３がガ
ラス基板１の一方の端部で結束された共通配線連結線１
９と銀打ち部９７によって接続されている。このアクテ
ィブマトリックス基板の表示面Dpおよび端子部の構成、
製造方法は実施形態６に示したものと同じであるので、
ここでは説明を省略する。
【０３９９】このアクティブマトリックス基板は、実施
形態６の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１６２（ａ）、図１６７（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、外周部Ssの共通配線連結線１９および
その末端に形成される共通配線銀打ち部９７Ｃを残し、
少なくとも高抵抗線９５および信号線連結線３９が形成
される部分の第１の導体層１０をエッチング除去する。 （第２工程） 図１６２（ｂ）、図１６７（ｂ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２５
０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリ
ソグラフィ工程を通して、少なくとも外周部Ssの信号線
３１と、信号線側端部３１Ｔと、信号線連結線側端部３
９Ｔと、信号線連結線延長部３９Ｅと、信号線連結線３
９となる部分とを残して金属層３０および半導体層２０
を順次エッチング除去する。 （第３工程） 図１６２（ｃ）、図１６７（ｃ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、各々の信号線３１と、信号線連
結線３９と、信号線連結線延長部３９Ｅとを覆うように
残して、かつ信号線側端部３１Ｔと信号線連結線側端部
３９Ｔとの間に間隙部が形成されるように透明導電層４
０をエッチング除去し、次いで前記間隙部に露出した金
属層３０をエッチング除去する。この際、透明導電層４
０が信号線連結線３９の端部側面を垂下してゲート絶縁
層２上を延び、信号線銀打ち部９７Ｄを形成するように
透明導電層４０を残す。次に図１６２（ｄ）に示すよう
に、ＴＦＴ部Tfのチャネルギャップを形成するのと同時
にｎ+アモルファスシリコン層２２をエッチング除去
し、信号線側端部３１Ｔと信号線連結線側端部３９Ｔと
の間隙部の高抵抗線となる部分のアモルファスシリコン
層２１を露出させる。これによって工程数を増やすこと
なく信号線側端部３１Ｔと信号線連結線側端部３９Ｔと
に接続された高抵抗線９５が一体的に形成される。 （第４工程） 図１６１（ａ）、（ｂ）および図１６６
（ａ）、（ｂ）に示すように、上記基板上にプラズマＣ
ＶＤにより約３００ｎｍのシリコン窒化膜からなる保護
絶縁層３を形成し、フォトリソグラフィ工程を通して、
信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口
部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３お
よびゲート絶縁層２を貫通する開口部６９とを形成す
る。最後に以降の工程で開口部６８、６９を通してそれ
ぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃと
が接続するように銀打ち部９７にＡｇを溶融して埋め込
む。
形態６の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１６２（ａ）、図１６７（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、外周部Ssの共通配線連結線１９および
その末端に形成される共通配線銀打ち部９７Ｃを残し、
少なくとも高抵抗線９５および信号線連結線３９が形成
される部分の第１の導体層１０をエッチング除去する。 （第２工程） 図１６２（ｂ）、図１６７（ｂ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２５
０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリ
ソグラフィ工程を通して、少なくとも外周部Ssの信号線
３１と、信号線側端部３１Ｔと、信号線連結線側端部３
９Ｔと、信号線連結線延長部３９Ｅと、信号線連結線３
９となる部分とを残して金属層３０および半導体層２０
を順次エッチング除去する。 （第３工程） 図１６２（ｃ）、図１６７（ｃ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、各々の信号線３１と、信号線連
結線３９と、信号線連結線延長部３９Ｅとを覆うように
残して、かつ信号線側端部３１Ｔと信号線連結線側端部
３９Ｔとの間に間隙部が形成されるように透明導電層４
０をエッチング除去し、次いで前記間隙部に露出した金
属層３０をエッチング除去する。この際、透明導電層４
０が信号線連結線３９の端部側面を垂下してゲート絶縁
層２上を延び、信号線銀打ち部９７Ｄを形成するように
透明導電層４０を残す。次に図１６２（ｄ）に示すよう
に、ＴＦＴ部Tfのチャネルギャップを形成するのと同時
にｎ+アモルファスシリコン層２２をエッチング除去
し、信号線側端部３１Ｔと信号線連結線側端部３９Ｔと
の間隙部の高抵抗線となる部分のアモルファスシリコン
層２１を露出させる。これによって工程数を増やすこと
なく信号線側端部３１Ｔと信号線連結線側端部３９Ｔと
に接続された高抵抗線９５が一体的に形成される。 （第４工程） 図１６１（ａ）、（ｂ）および図１６６
（ａ）、（ｂ）に示すように、上記基板上にプラズマＣ
ＶＤにより約３００ｎｍのシリコン窒化膜からなる保護
絶縁層３を形成し、フォトリソグラフィ工程を通して、
信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口
部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３お
よびゲート絶縁層２を貫通する開口部６９とを形成す
る。最後に以降の工程で開口部６８、６９を通してそれ
ぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃと
が接続するように銀打ち部９７にＡｇを溶融して埋め込
む。
【０４００】なおここでは各々の信号線側端部と信号線
連結線側端部が２本の高抵抗線で連結される形態を示し
たが、勿論１本の高抵抗線でもよく、さらに３本以上の
高抵抗線が配設されていてもよい。また本実施形態では
実施形態６の場合の静電保護素子の製造方法について説
明したが、実施形態７〜実施形態９についても全く同様
に製造することができる。また実施形態２についても、
その製造方法に応じて同様な静電保護素子を形成するこ
とができる。
連結線側端部が２本の高抵抗線で連結される形態を示し
たが、勿論１本の高抵抗線でもよく、さらに３本以上の
高抵抗線が配設されていてもよい。また本実施形態では
実施形態６の場合の静電保護素子の製造方法について説
明したが、実施形態７〜実施形態９についても全く同様
に製造することができる。また実施形態２についても、
その製造方法に応じて同様な静電保護素子を形成するこ
とができる。
【０４０１】実施形態３４のアクティブマトリックス基
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を共通配線に逃がすことができるので、絶
縁破壊による走査線と信号線間のショートや画素領域の
ＴＦＴの特性変動を防止することができる。
板は、以降の製造工程中で信号線に不用意な電撃が加わ
っても、電位を共通配線に逃がすことができるので、絶
縁破壊による走査線と信号線間のショートや画素領域の
ＴＦＴの特性変動を防止することができる。
【０４０２】（実施形態３５）図１６３（ａ）は実施形
態３５のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１６３（ｂ）はその線Ｎ−Ｎ’
で切った断面図である。図１６４（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｎ−Ｎ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。図１６５〜図１６７は実
施形態３３と同じである。
態３５のアクティブマトリックス基板における信号線終
端側の隣接する二つの画素領域Pxと外周部Ssの一部を示
す透視平面図であり、図１６３（ｂ）はその線Ｎ−Ｎ’
で切った断面図である。図１６４（ａ）〜（ｄ）はこの
外周部Ssの製造工程を示す前記線Ｎ−Ｎ’で切った断面
図であり、それぞれ第１工程〜第３工程およびＴＦＴの
チャネル形成後の状態を示す。図１６５〜図１６７は実
施形態３３と同じである。
【０４０３】実施形態３５のアクティブマトリックス基
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部にそれぞれ二つの側端部３１Ｔが配列され、
また信号線と直角方向に延びる信号線連結線３９から信
号線の側端部３１Ｔにそれぞれ間隙部を隔てて対向する
側端部３９Ｔを有する信号線連結線延長部３９Ｅが延び
出ている。またガラス基板１上に第１の導体層１０から
なる浮遊電極９６が形成され、この浮遊電極のそれぞれ
の端部はゲート絶縁層２およびアモルファスシリコン層
２１を介して前記の対向する信号線側端部３１Ｔと信号
線連結線側端部３９Ｔとに重畳するように配置されてい
る。これらの側端部は信号線３１端部と信号線連結線延
長部３９Ｅとの間で信号線を縦方向にしておおむね左右
対称になるように形成されている。また信号線連結線３
９は、表示面Dpの各共通配線１３がガラス基板１の一方
の端部で結束された共通配線連結線１９と銀打ち部９７
によって接続されている。このアクティブマトリックス
基板の表示面Dpおよび端子部の構成、製造方法は実施形
態６に示したものと同じであるので、ここでは説明を省
略する。
板は、信号線終端側の外周部Ssにおいて、各々の信号線
３１の端部にそれぞれ二つの側端部３１Ｔが配列され、
また信号線と直角方向に延びる信号線連結線３９から信
号線の側端部３１Ｔにそれぞれ間隙部を隔てて対向する
側端部３９Ｔを有する信号線連結線延長部３９Ｅが延び
出ている。またガラス基板１上に第１の導体層１０から
なる浮遊電極９６が形成され、この浮遊電極のそれぞれ
の端部はゲート絶縁層２およびアモルファスシリコン層
２１を介して前記の対向する信号線側端部３１Ｔと信号
線連結線側端部３９Ｔとに重畳するように配置されてい
る。これらの側端部は信号線３１端部と信号線連結線延
長部３９Ｅとの間で信号線を縦方向にしておおむね左右
対称になるように形成されている。また信号線連結線３
９は、表示面Dpの各共通配線１３がガラス基板１の一方
の端部で結束された共通配線連結線１９と銀打ち部９７
によって接続されている。このアクティブマトリックス
基板の表示面Dpおよび端子部の構成、製造方法は実施形
態６に示したものと同じであるので、ここでは説明を省
略する。
【０４０４】このアクティブマトリックス基板は、実施
形態６の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１６４（ａ）、図１６７（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、少なくとも外周部Ssの共通配線連結線
１９およびその末端に形成される共通配線銀打ち部９７
Ｃおよび両端部がそれぞれ後に形成される信号線側端部
３１Ｔおよび信号線連結線側端部３９Ｔと重畳するよう
に延びる浮遊電極９６を残して第１の導体層１０をエッ
チング除去する。 （第２工程） 図１６４（ｂ）、図１６７（ｂ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２５
０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリ
ソグラフィ工程を通して、少なくとも外周部Ssの信号線
３１と、信号線側端部３１Ｔと、信号線連結線側端部３
９Ｔと、信号線連結線延長部３９Ｅと、信号線連結線３
９となる部分とを残して金属層３０および半導体層２０
を順次エッチング除去する。 （第３工程） 図１６４（ｃ）、図１６７（ｃ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、各々の信号線３１と、信号線連
結線３９と、信号線連結線延長部３９Ｅとを覆うように
残して、かつ信号線側端部３１Ｔと信号線連結線側端部
３９Ｔとの間に間隙部が形成されるように透明導電層４
０をエッチング除去し、次いで前記間隙部に露出した金
属層３０をエッチング除去する。この際、透明導電層４
０が信号線連結線３９の端部側面を垂下してゲート絶縁
層２上を延び、信号線銀打ち部９７Ｄを形成するように
透明導電層４０を残す。次に図１６４（ｄ）に示すよう
に、ＴＦＴ部Tfのチャネルギャップを形成するのと同時
にｎ+アモルファスシリコン層２２をエッチング除去
し、信号線側端部３１Ｔと信号線連結線側端部３９Ｔと
の間隙部のアモルファスシリコン層２１を露出させる。 （第４工程） 図１６３（ａ）、（ｂ）および図１６６
（ａ）、（ｂ）に示すように、上記基板上にプラズマＣ
ＶＤにより約３００ｎｍのシリコン窒化膜からなる保護
絶縁層３を形成し、フォトリソグラフィ工程を通して、
信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口
部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３お
よびゲート絶縁層２を貫通する開口部６９とを形成す
る。最後に以降の工程で開口部６８、６９を通してそれ
ぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃと
が接続するように銀打ち部９７にＡｇを溶融して埋め込
む。
形態６の製造工程内で順次下記の４工程で製造すること
ができる。 （第１工程） 図１６４（ａ）、図１６７（ａ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを
成膜して第１の導体層１０を形成し、フォトリソグラフ
ィ工程を通して、少なくとも外周部Ssの共通配線連結線
１９およびその末端に形成される共通配線銀打ち部９７
Ｃおよび両端部がそれぞれ後に形成される信号線側端部
３１Ｔおよび信号線連結線側端部３９Ｔと重畳するよう
に延びる浮遊電極９６を残して第１の導体層１０をエッ
チング除去する。 （第２工程） 図１６４（ｂ）、図１６７（ｂ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２５
０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリ
ソグラフィ工程を通して、少なくとも外周部Ssの信号線
３１と、信号線側端部３１Ｔと、信号線連結線側端部３
９Ｔと、信号線連結線延長部３９Ｅと、信号線連結線３
９となる部分とを残して金属層３０および半導体層２０
を順次エッチング除去する。 （第３工程） 図１６４（ｃ）、図１６７（ｃ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、各々の信号線３１と、信号線連
結線３９と、信号線連結線延長部３９Ｅとを覆うように
残して、かつ信号線側端部３１Ｔと信号線連結線側端部
３９Ｔとの間に間隙部が形成されるように透明導電層４
０をエッチング除去し、次いで前記間隙部に露出した金
属層３０をエッチング除去する。この際、透明導電層４
０が信号線連結線３９の端部側面を垂下してゲート絶縁
層２上を延び、信号線銀打ち部９７Ｄを形成するように
透明導電層４０を残す。次に図１６４（ｄ）に示すよう
に、ＴＦＴ部Tfのチャネルギャップを形成するのと同時
にｎ+アモルファスシリコン層２２をエッチング除去
し、信号線側端部３１Ｔと信号線連結線側端部３９Ｔと
の間隙部のアモルファスシリコン層２１を露出させる。 （第４工程） 図１６３（ａ）、（ｂ）および図１６６
（ａ）、（ｂ）に示すように、上記基板上にプラズマＣ
ＶＤにより約３００ｎｍのシリコン窒化膜からなる保護
絶縁層３を形成し、フォトリソグラフィ工程を通して、
信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口
部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３お
よびゲート絶縁層２を貫通する開口部６９とを形成す
る。最後に以降の工程で開口部６８、６９を通してそれ
ぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃと
が接続するように銀打ち部９７にＡｇを溶融して埋め込
む。
【０４０５】なおここでは浮遊電極をゲート電極とする
静電保護素子が２個並列して配設される形態を示した
が、１個または３個以上配設されていてもよい。また本
実施形態では実施形態６の場合の静電保護素子の製造方
法について説明したが、実施形態７〜実施形態９につい
ても全く同様に製造することができる。また実施形態２
についても、その製造方法に応じて同様な静電保護素子
を形成することができる。
静電保護素子が２個並列して配設される形態を示した
が、１個または３個以上配設されていてもよい。また本
実施形態では実施形態６の場合の静電保護素子の製造方
法について説明したが、実施形態７〜実施形態９につい
ても全く同様に製造することができる。また実施形態２
についても、その製造方法に応じて同様な静電保護素子
を形成することができる。
【０４０６】実施形態３５のアクティブマトリックス基
板は、浮遊電極をゲート電極とする静電保護素子が保護
トランジスタとして働き、以降の製造工程中で信号線に
不用意な電撃が加わっても、電位を共通配線に逃がすこ
とができるので、絶縁破壊による走査線と信号線間のシ
ョートや画素領域のＴＦＴの特性変動を防止することが
できる。
板は、浮遊電極をゲート電極とする静電保護素子が保護
トランジスタとして働き、以降の製造工程中で信号線に
不用意な電撃が加わっても、電位を共通配線に逃がすこ
とができるので、絶縁破壊による走査線と信号線間のシ
ョートや画素領域のＴＦＴの特性変動を防止することが
できる。
【０４０７】（実施形態３６）図１６８はこのアクティ
ブマトリックス基板の外周部Ssに形成された配線を示す
概略図であり、図１６９は図１６８における保護トラン
ジスタ部８０を示す透視平面図、図１７０（ａ）はその
線Ａ−Ａ’で切った断面図、図１７１（ａ）はその線Ｂ
−Ｂ’で切った断面図である。図１７０（ｂ）〜（ｅ）
および図１７１（ｂ）〜（ｅ）はそれぞれ保護トランジ
スタ部８０の製造工程を示す前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す。また図１７２
は保護トランジスタ部８０の作用を示す等価回路図であ
る。
ブマトリックス基板の外周部Ssに形成された配線を示す
概略図であり、図１６９は図１６８における保護トラン
ジスタ部８０を示す透視平面図、図１７０（ａ）はその
線Ａ−Ａ’で切った断面図、図１７１（ａ）はその線Ｂ
−Ｂ’で切った断面図である。図１７０（ｂ）〜（ｅ）
および図１７１（ｂ）〜（ｅ）はそれぞれ保護トランジ
スタ部８０の製造工程を示す前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す。また図１７２
は保護トランジスタ部８０の作用を示す等価回路図であ
る。
【０４０８】実施形態３６のアクティブマトリックス基
板は、各画素領域Pxから外周部Ssに延びる信号線３１
と、外周部Ssにおいてこれらの信号線３１と交差するよ
うに形成された共通配線１３との交差部にそれぞれ保護
トランジスタ部８０が形成されている。保護トランジス
タ部８０は第１トランジスタ部８１および第２トランジ
スタ部８２から構成される。第１トランジスタ部８１は
共通配線１３の電位が或るしきい値を越えて信号線３１
の電位より高くなったとき、第１トランジスタがＯＮ動
作し共通配線１３から信号線３１に電流が導通する。一
方第２トランジスタ部８２は信号線３１の電位が或るし
きい値を越えて共通配線１３の電位より高くなったと
き、第２トランジスタがＯＮ動作し信号線３１から共通
配線１３に電流が導通する。電撃により信号線３１と共
通配線１３との間に電位差が生じても、上記作用でこの
電位差を解消し、絶縁破壊による走査線と信号線間のシ
ョートや画素領域のＴＦＴの特性変動を防止することが
できる。同様な保護トランジスタ部８０を走査線１１と
共通配線１３との間にも形成することができる。このア
クティブマトリックス基板の表示面Dpおよび端子部の構
成、製造方法は実施形態１０に示したものと同じである
ので、ここでは説明を省略する。
板は、各画素領域Pxから外周部Ssに延びる信号線３１
と、外周部Ssにおいてこれらの信号線３１と交差するよ
うに形成された共通配線１３との交差部にそれぞれ保護
トランジスタ部８０が形成されている。保護トランジス
タ部８０は第１トランジスタ部８１および第２トランジ
スタ部８２から構成される。第１トランジスタ部８１は
共通配線１３の電位が或るしきい値を越えて信号線３１
の電位より高くなったとき、第１トランジスタがＯＮ動
作し共通配線１３から信号線３１に電流が導通する。一
方第２トランジスタ部８２は信号線３１の電位が或るし
きい値を越えて共通配線１３の電位より高くなったと
き、第２トランジスタがＯＮ動作し信号線３１から共通
配線１３に電流が導通する。電撃により信号線３１と共
通配線１３との間に電位差が生じても、上記作用でこの
電位差を解消し、絶縁破壊による走査線と信号線間のシ
ョートや画素領域のＴＦＴの特性変動を防止することが
できる。同様な保護トランジスタ部８０を走査線１１と
共通配線１３との間にも形成することができる。このア
クティブマトリックス基板の表示面Dpおよび端子部の構
成、製造方法は実施形態１０に示したものと同じである
ので、ここでは説明を省略する。
【０４０９】このアクティブマトリックス基板は、実施
形態１０の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１７０（ｂ）、図１７１（ｂ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して
第１の導体層１０を形成し、フォトリソグラフィ工程を
通して、保護トランジスタ部８０に共通配線１３と、共
通配線１３に接続する第１トランジスタゲート電極８１
Ｇと、共通配線１３から独立した位置に形成される第２
トランジスタゲート電極８２Ｇとを残して第１の導体層
１０をエッチング除去する。 （第２工程） 図１７０（ｃ）、図１７１（ｃ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０とを成膜する。次にフォトリソグラフィ工
程を通して、共通配線１３に達する開口部８３と、第１
トランジスタゲート電極８１Ｇに達する相対する二つの
開口部８１Ｈと、第２トランジスタゲート電極８２Ｇに
達する開口部８４および相対する二つの開口部８２Ｈと
を除き、共通配線１３および第１トランジスタゲート電
極８１Ｇおよび第２トランジスタゲート電極８２Ｇの上
面および側面全体がゲート絶縁層２で覆われるように残
して半導体層２０およびゲート絶縁層２を順次エッチン
グ除去する。 （第３工程） 図１７０（ｄ）、図１７１（ｄ）に示す
ように、上記基板上にスパッタリングにより連続して約
５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎ
ｍのＣｒからなる金属層３０とを成膜して第２の導体層
５０を形成する。次にフォトリソグラフィ工程を通し
て、信号線３１と、この信号線からそれぞれ第１トラン
ジスタ部８１および第２トランジスタ部８２に延びて形
成される第１トランジスタドレイン電極８１Ｄおよび第
２トランジスタソース電極８２Ｓと、開口部８３の上部
に独立して形成される分配電極８５と、この分配電極か
らそれぞれ第１トランジスタ部８１および第２トランジ
スタ部８２に延びて形成される第１トランジスタソース
電極８１Ｓおよび第２トランジスタドレイン電極８２Ｄ
とを残して金属層３０および透明導電層４０を順次エッ
チング除去する。これによって開口部８３、８４を通し
てそれぞれ共通配線１３と分配電極８５、第２トランジ
スタゲート電極８２Ｇと第２トランジスタソース電極８
２Ｓが接続される。次に図１７０（ｅ）および図１７１
（ｅ）に示すように、前記エッチングに用いたマスクパ
ターンまたはマスクを除去した後の第２の導体層５０を
マスクとして、露出したｎ+アモルファスシリコン層２
２をエッチング除去する。これによってそれぞれ第１ト
ランジスタ部８１および第２トランジスタ部８２のチャ
ネルギャップ８１Ch、８２Chが形成されると共に、この
チャネルギャップが延びる方向に開口部８１Ｈ、８２Ｈ
を越えてアモルファスシリコン層２１が露出する。 （第４工程） 図１６９、図１７０（ａ）、図１７１
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、少なくと
も信号線３１および分配電極８５の上面および側面全体
が保護絶縁層３で覆われるようにかつ第１トランジスタ
部８１および第２トランジスタ部８２の半導体層が形成
されるように残して、保護絶縁層３およびアモルファス
シリコン層２１を順次エッチング除去する。この際、前
記開口部８１Ｈ、８２Ｈと保護絶縁層３の辺部とを交差
させ、前記開口部８１Ｈ、８２Ｈに露出したアモルファ
スシリコン層２１のチャネルギャップ８１Ch、８２Ch側
の側面の一部を保護絶縁層の辺部が垂下して覆うように
第１トランジスタ部８１および第２トランジスタ部８２
上の保護絶縁層３を残し、その外側の保護絶縁層および
アモルファスシリコン層をエッチング除去する。
形態１０の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１７０（ｂ）、図１７１（ｂ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して
第１の導体層１０を形成し、フォトリソグラフィ工程を
通して、保護トランジスタ部８０に共通配線１３と、共
通配線１３に接続する第１トランジスタゲート電極８１
Ｇと、共通配線１３から独立した位置に形成される第２
トランジスタゲート電極８２Ｇとを残して第１の導体層
１０をエッチング除去する。 （第２工程） 図１７０（ｃ）、図１７１（ｃ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０とを成膜する。次にフォトリソグラフィ工
程を通して、共通配線１３に達する開口部８３と、第１
トランジスタゲート電極８１Ｇに達する相対する二つの
開口部８１Ｈと、第２トランジスタゲート電極８２Ｇに
達する開口部８４および相対する二つの開口部８２Ｈと
を除き、共通配線１３および第１トランジスタゲート電
極８１Ｇおよび第２トランジスタゲート電極８２Ｇの上
面および側面全体がゲート絶縁層２で覆われるように残
して半導体層２０およびゲート絶縁層２を順次エッチン
グ除去する。 （第３工程） 図１７０（ｄ）、図１７１（ｄ）に示す
ように、上記基板上にスパッタリングにより連続して約
５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎ
ｍのＣｒからなる金属層３０とを成膜して第２の導体層
５０を形成する。次にフォトリソグラフィ工程を通し
て、信号線３１と、この信号線からそれぞれ第１トラン
ジスタ部８１および第２トランジスタ部８２に延びて形
成される第１トランジスタドレイン電極８１Ｄおよび第
２トランジスタソース電極８２Ｓと、開口部８３の上部
に独立して形成される分配電極８５と、この分配電極か
らそれぞれ第１トランジスタ部８１および第２トランジ
スタ部８２に延びて形成される第１トランジスタソース
電極８１Ｓおよび第２トランジスタドレイン電極８２Ｄ
とを残して金属層３０および透明導電層４０を順次エッ
チング除去する。これによって開口部８３、８４を通し
てそれぞれ共通配線１３と分配電極８５、第２トランジ
スタゲート電極８２Ｇと第２トランジスタソース電極８
２Ｓが接続される。次に図１７０（ｅ）および図１７１
（ｅ）に示すように、前記エッチングに用いたマスクパ
ターンまたはマスクを除去した後の第２の導体層５０を
マスクとして、露出したｎ+アモルファスシリコン層２
２をエッチング除去する。これによってそれぞれ第１ト
ランジスタ部８１および第２トランジスタ部８２のチャ
ネルギャップ８１Ch、８２Chが形成されると共に、この
チャネルギャップが延びる方向に開口部８１Ｈ、８２Ｈ
を越えてアモルファスシリコン層２１が露出する。 （第４工程） 図１６９、図１７０（ａ）、図１７１
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、少なくと
も信号線３１および分配電極８５の上面および側面全体
が保護絶縁層３で覆われるようにかつ第１トランジスタ
部８１および第２トランジスタ部８２の半導体層が形成
されるように残して、保護絶縁層３およびアモルファス
シリコン層２１を順次エッチング除去する。この際、前
記開口部８１Ｈ、８２Ｈと保護絶縁層３の辺部とを交差
させ、前記開口部８１Ｈ、８２Ｈに露出したアモルファ
スシリコン層２１のチャネルギャップ８１Ch、８２Ch側
の側面の一部を保護絶縁層の辺部が垂下して覆うように
第１トランジスタ部８１および第２トランジスタ部８２
上の保護絶縁層３を残し、その外側の保護絶縁層および
アモルファスシリコン層をエッチング除去する。
【０４１０】なお本実施形態では実施形態１０の保護ト
ランジスタの製造方法について説明したが、実施形態１
１〜実施形態１７についても全く同様にして保護トラン
ジスタを形成することができる。
ランジスタの製造方法について説明したが、実施形態１
１〜実施形態１７についても全く同様にして保護トラン
ジスタを形成することができる。
【０４１１】実施形態３６のアクティブマトリックス基
板は、第２工程で第１の導体層に達する開口部を形成す
るため、第１の導体層と第２の導体層との電気的な接続
ができるので、保護トランジスタを含めて４工程で製造
することができる。
板は、第２工程で第１の導体層に達する開口部を形成す
るため、第１の導体層と第２の導体層との電気的な接続
ができるので、保護トランジスタを含めて４工程で製造
することができる。
【０４１２】（実施形態３７）図１６８はこのアクティ
ブマトリックス基板の外周部Ssに形成された配線を示す
概略図であり、図１７３は図１６８における保護トラン
ジスタ部８０を示す透視平面図、図１７４（ａ）はその
線Ａ−Ａ’で切った断面図、図１７５（ａ）はその線Ｂ
−Ｂ’で切った断面図である。図１７４（ｂ）〜（ｅ）
および図１７５（ｂ）〜（ｅ）はそれぞれ保護トランジ
スタ部８０の製造工程を示す前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびチャネル形成後を示す。また図１７６は保護ト
ランジスタ部８０の作用を示す等価回路図である。
ブマトリックス基板の外周部Ssに形成された配線を示す
概略図であり、図１７３は図１６８における保護トラン
ジスタ部８０を示す透視平面図、図１７４（ａ）はその
線Ａ−Ａ’で切った断面図、図１７５（ａ）はその線Ｂ
−Ｂ’で切った断面図である。図１７４（ｂ）〜（ｅ）
および図１７５（ｂ）〜（ｅ）はそれぞれ保護トランジ
スタ部８０の製造工程を示す前記線Ａ−Ａ’、線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびチャネル形成後を示す。また図１７６は保護ト
ランジスタ部８０の作用を示す等価回路図である。
【０４１３】実施形態３７のアクティブマトリックス基
板は、各画素領域Pxから外周部Ssに延びる信号線３１
と、外周部Ssにおいてこれらの信号線３１と交差するよ
うに形成された共通配線１３との交差部にそれぞれ保護
トランジスタ部８０が形成されている。保護トランジス
タ部８０は第１トランジスタ部８１および第２トランジ
スタ部８２から構成される。保護トランジスタの動作に
ついては実施形態３６と同様である。同様な保護トラン
ジスタ部８０を走査線１１と共通配線１３との間にも形
成することができる。このアクティブマトリックス基板
の表示面Dpおよび端子部の構成、製造方法は実施形態１
８に示したものと同じであるので、ここでは説明を省略
する。
板は、各画素領域Pxから外周部Ssに延びる信号線３１
と、外周部Ssにおいてこれらの信号線３１と交差するよ
うに形成された共通配線１３との交差部にそれぞれ保護
トランジスタ部８０が形成されている。保護トランジス
タ部８０は第１トランジスタ部８１および第２トランジ
スタ部８２から構成される。保護トランジスタの動作に
ついては実施形態３６と同様である。同様な保護トラン
ジスタ部８０を走査線１１と共通配線１３との間にも形
成することができる。このアクティブマトリックス基板
の表示面Dpおよび端子部の構成、製造方法は実施形態１
８に示したものと同じであるので、ここでは説明を省略
する。
【０４１４】このアクティブマトリックス基板は、実施
形態１８の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１７４（ｂ）、図１７５（ｂ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して
第１の導体層１０を形成し、フォトリソグラフィ工程を
通して、保護トランジスタ部８０に共通配線１３と、共
通配線１３に接続する第１トランジスタゲート電極８１
Ｇと、共通配線１３から独立した位置に形成される第２
トランジスタゲート電極８２Ｇとを残して第１の導体層
１０をエッチング除去する。 （第２工程） 図１７４（ｃ）、図１７５（ｃ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２０
０ｎｍのＣｒからなる金属層３０とを成膜する。次にフ
ォトリソグラフィ工程を通して、共通配線１３に達する
開口部８３と、第１トランジスタゲート電極８１Ｇに達
する相対する二つの開口部８１Ｈと、第２トランジスタ
ゲート電極８２Ｇに達する開口部８４および相対する二
つの開口部８２Ｈとを除き、共通配線１３および第１ト
ランジスタゲート電極８１Ｇおよび第２トランジスタゲ
ート電極８２Ｇの上面および側面全体がゲート絶縁層２
で覆われるように残して金属層３０および半導体層２０
およびゲート絶縁層２を順次エッチング除去する。 （第３工程） 図１７４（ｄ）、図１７５（ｄ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、信号線３１と、この信号線から
それぞれ第１トランジスタ部８１および第２トランジス
タ部８２に延びて形成される第１トランジスタドレイン
電極８１Ｄおよび第２トランジスタソース電極Ｓと、開
口部８３の上部に独立して形成される分配電極８５と、
この分配電極からそれぞれ第１トランジスタ部８１およ
び第２トランジスタ部８２に延びて形成される第１トラ
ンジスタソース電極８１Ｓおよび第２トランジスタドレ
イン電極８２Ｄとを残して、透明導電層４０をエッチン
グ除去し、次いで露出した金属層３０をエッチング除去
する。これによって開口部８３、８４を通してそれぞれ
共通配線１３と分配電極８５、第２トランジスタゲート
電極８２Ｇと第２トランジスタソース電極８２Ｓが接続
される。次に図１７４（ｄ）、図１７５（ｄ）に示すよ
うに、前記エッチングに用いたマスクパターンまたはマ
スクを除去した後の透明導電層４０をマスクとして、露
出したｎ+アモルファスシリコン層２２をエッチング除
去する。これによってそれぞれ第１トランジスタ部８１
および第２トランジスタ部８２のチャネルギャップ８１
Ch、８２Chが形成されると共にこのチャネルギャップが
延びる方向に開口部８１Ｈ、８２Ｈを越えてアモルファ
スシリコン層２１が露出する。 （第４工程） 図１７３、図１７４（ａ）、図１７５
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、少なくと
も信号線３１および分配電極８５の上面および側面全体
が保護絶縁層３で覆われるようにかつ第１トランジスタ
部８１および第２トランジスタ部８２の半導体層が形成
されるように残して、保護絶縁層３およびアモルファス
シリコン層２１を順次エッチング除去する。この際、前
記開口部８１Ｈ、８２Ｈと保護絶縁層３の辺部とを交差
させ、前記開口部８１Ｈ、８２Ｈに露出したアモルファ
スシリコン層２１のチャネルギャップ８１Ch、８２Ch側
の側面の一部を保護絶縁層の辺部が垂下して覆うように
第１トランジスタ部８１および第２トランジスタ部８２
上の保護絶縁層３を残し、その外側の保護絶縁層および
アモルファスシリコン層をエッチング除去する。
形態１８の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１７４（ｂ）、図１７５（ｂ）に示す
ように、ガラス基板１上にスパッタリングにより連続し
て約２００ｎｍのＡｌからなる下層金属層１０Ａと約１
００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して
第１の導体層１０を形成し、フォトリソグラフィ工程を
通して、保護トランジスタ部８０に共通配線１３と、共
通配線１３に接続する第１トランジスタゲート電極８１
Ｇと、共通配線１３から独立した位置に形成される第２
トランジスタゲート電極８２Ｇとを残して第１の導体層
１０をエッチング除去する。 （第２工程） 図１７４（ｃ）、図１７５（ｃ）に示す
ように、上記基板上にプラズマＣＶＤにより連続して約
４００ｎｍのシリコン窒化膜からなるゲート絶縁層２
と、約２５０ｎｍのアモルファスシリコン層２１および
約５０ｎｍのｎ+アモルファスシリコン層２２からなる
半導体層２０と、引き続きスパッタリングにより約２０
０ｎｍのＣｒからなる金属層３０とを成膜する。次にフ
ォトリソグラフィ工程を通して、共通配線１３に達する
開口部８３と、第１トランジスタゲート電極８１Ｇに達
する相対する二つの開口部８１Ｈと、第２トランジスタ
ゲート電極８２Ｇに達する開口部８４および相対する二
つの開口部８２Ｈとを除き、共通配線１３および第１ト
ランジスタゲート電極８１Ｇおよび第２トランジスタゲ
ート電極８２Ｇの上面および側面全体がゲート絶縁層２
で覆われるように残して金属層３０および半導体層２０
およびゲート絶縁層２を順次エッチング除去する。 （第３工程） 図１７４（ｄ）、図１７５（ｄ）に示す
ように、上記基板上にスパッタリングにより約５０ｎｍ
のＩＴＯからなる透明導電層４０を形成し、フォトリソ
グラフィ工程を通して、信号線３１と、この信号線から
それぞれ第１トランジスタ部８１および第２トランジス
タ部８２に延びて形成される第１トランジスタドレイン
電極８１Ｄおよび第２トランジスタソース電極Ｓと、開
口部８３の上部に独立して形成される分配電極８５と、
この分配電極からそれぞれ第１トランジスタ部８１およ
び第２トランジスタ部８２に延びて形成される第１トラ
ンジスタソース電極８１Ｓおよび第２トランジスタドレ
イン電極８２Ｄとを残して、透明導電層４０をエッチン
グ除去し、次いで露出した金属層３０をエッチング除去
する。これによって開口部８３、８４を通してそれぞれ
共通配線１３と分配電極８５、第２トランジスタゲート
電極８２Ｇと第２トランジスタソース電極８２Ｓが接続
される。次に図１７４（ｄ）、図１７５（ｄ）に示すよ
うに、前記エッチングに用いたマスクパターンまたはマ
スクを除去した後の透明導電層４０をマスクとして、露
出したｎ+アモルファスシリコン層２２をエッチング除
去する。これによってそれぞれ第１トランジスタ部８１
および第２トランジスタ部８２のチャネルギャップ８１
Ch、８２Chが形成されると共にこのチャネルギャップが
延びる方向に開口部８１Ｈ、８２Ｈを越えてアモルファ
スシリコン層２１が露出する。 （第４工程） 図１７３、図１７４（ａ）、図１７５
（ａ）に示すように、上記基板上にプラズマＣＶＤによ
り約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３
を形成し、フォトリソグラフィ工程を通して、少なくと
も信号線３１および分配電極８５の上面および側面全体
が保護絶縁層３で覆われるようにかつ第１トランジスタ
部８１および第２トランジスタ部８２の半導体層が形成
されるように残して、保護絶縁層３およびアモルファス
シリコン層２１を順次エッチング除去する。この際、前
記開口部８１Ｈ、８２Ｈと保護絶縁層３の辺部とを交差
させ、前記開口部８１Ｈ、８２Ｈに露出したアモルファ
スシリコン層２１のチャネルギャップ８１Ch、８２Ch側
の側面の一部を保護絶縁層の辺部が垂下して覆うように
第１トランジスタ部８１および第２トランジスタ部８２
上の保護絶縁層３を残し、その外側の保護絶縁層および
アモルファスシリコン層をエッチング除去する。
【０４１５】なお本実施形態では実施形態１８の保護ト
ランジスタの製造方法について説明したが、実施形態１
９〜実施形態２５についても全く同様にして保護トラン
ジスタを形成することができる。
ランジスタの製造方法について説明したが、実施形態１
９〜実施形態２５についても全く同様にして保護トラン
ジスタを形成することができる。
【０４１６】実施形態３７のアクティブマトリックス基
板は、第２工程で第１の導体層に達する開口部を形成す
るため、第１の導体層と第２の導体層との電気的な接続
ができるので、保護トランジスタを含めて４工程で製造
することができる。
板は、第２工程で第１の導体層に達する開口部を形成す
るため、第１の導体層と第２の導体層との電気的な接続
ができるので、保護トランジスタを含めて４工程で製造
することができる。
【０４１７】（実施形態３８）図１７７（ａ）はこのア
クティブマトリックス基板の１画素領域を示す透視平面
図であり、図１７７（ｂ）はその線Ｄ−Ｄ’で切った蓄
積容量部Cpの断面図である。また図１７８（ａ）〜
（ｄ）はこのアクティブマトリックス基板における蓄積
容量部Cpの製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。
クティブマトリックス基板の１画素領域を示す透視平面
図であり、図１７７（ｂ）はその線Ｄ−Ｄ’で切った蓄
積容量部Cpの断面図である。また図１７８（ａ）〜
（ｄ）はこのアクティブマトリックス基板における蓄積
容量部Cpの製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。
【０４１８】実施形態３８のアクティブマトリックス基
板は、蓄積容量部Cpが前段の走査線１１の導体層１０と
当該画素領域Pxの画素電極４１から延びる透明導電層４
０とがゲート絶縁層２および半導体層２０からなる積層
膜を介して互いに対向配置されて形成されている。そし
てこの蓄積容量部Cpでは、透明導電層４０および半導体
層２０の末端側面が一致している。このアクティブマト
リックス基板の蓄積容量部Cp以外の構成、製造方法は実
施形態１０に示したものと同じであるので、ここでは説
明を省略する。
板は、蓄積容量部Cpが前段の走査線１１の導体層１０と
当該画素領域Pxの画素電極４１から延びる透明導電層４
０とがゲート絶縁層２および半導体層２０からなる積層
膜を介して互いに対向配置されて形成されている。そし
てこの蓄積容量部Cpでは、透明導電層４０および半導体
層２０の末端側面が一致している。このアクティブマト
リックス基板の蓄積容量部Cp以外の構成、製造方法は実
施形態１０に示したものと同じであるので、ここでは説
明を省略する。
【０４１９】このアクティブマトリックス基板は、実施
形態１０の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１７８（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉか
らなる上層金属層１０Ｂとを成膜して第１の導体層１０
を形成し、フォトリソグラフィ工程を通して、当該画素
領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cp
に蓄積共通電極７２が形成されるように残して第１の導
体層１０をエッチング除去する。 （第２工程） 図１７８（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０とを成
膜する。次にフォトリソグラフィ工程を通して、走査線
１１の上面および側面全体がゲート絶縁層２で覆われる
ように残して半導体層２０およびゲート絶縁層２を順次
エッチング除去する。 （第３工程） 図１７８（ｃ）に示すように、上記基板
上にスパッタリングにより連続して約５０ｎｍのＩＴＯ
からなる透明導電層４０と約２００ｎｍのＣｒからなる
金属層３０とを成膜して第２の導体層５０を形成する。
次にフォトリソグラフィ工程を通して、画素電極４１か
ら蓄積容量部Cpに延びる蓄積容量電極７１が形成される
ように残して金属層３０および透明導電層４０を順次エ
ッチング除去する。次に図１７８（ｄ）に示すように、
前記エッチングに用いたマスクパターンまたはマスクを
除去した後の第２の導体層５０をマスクとして、露出し
たｎ+アモルファスシリコン層２２をエッチング除去す
る。 （第４工程） 図１７７（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化
膜からなる保護絶縁層３を形成し、フォトリソグラフィ
工程を通して、蓄積容量部Cpが形成された部分の保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。次いで露出した透明導電層４０上の金属
層３０をエッチング除去して、透明導電層４０を露出さ
せる。
形態１０の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１７８（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉか
らなる上層金属層１０Ｂとを成膜して第１の導体層１０
を形成し、フォトリソグラフィ工程を通して、当該画素
領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cp
に蓄積共通電極７２が形成されるように残して第１の導
体層１０をエッチング除去する。 （第２工程） 図１７８（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０とを成
膜する。次にフォトリソグラフィ工程を通して、走査線
１１の上面および側面全体がゲート絶縁層２で覆われる
ように残して半導体層２０およびゲート絶縁層２を順次
エッチング除去する。 （第３工程） 図１７８（ｃ）に示すように、上記基板
上にスパッタリングにより連続して約５０ｎｍのＩＴＯ
からなる透明導電層４０と約２００ｎｍのＣｒからなる
金属層３０とを成膜して第２の導体層５０を形成する。
次にフォトリソグラフィ工程を通して、画素電極４１か
ら蓄積容量部Cpに延びる蓄積容量電極７１が形成される
ように残して金属層３０および透明導電層４０を順次エ
ッチング除去する。次に図１７８（ｄ）に示すように、
前記エッチングに用いたマスクパターンまたはマスクを
除去した後の第２の導体層５０をマスクとして、露出し
たｎ+アモルファスシリコン層２２をエッチング除去す
る。 （第４工程） 図１７７（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化
膜からなる保護絶縁層３を形成し、フォトリソグラフィ
工程を通して、蓄積容量部Cpが形成された部分の保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。次いで露出した透明導電層４０上の金属
層３０をエッチング除去して、透明導電層４０を露出さ
せる。
【０４２０】なお本実施形態では実施形態１０の蓄積容
量の製造方法について説明したが、実施形態１１〜実施
形態１７についても全く同様にして蓄積容量を形成する
ことができる。
量の製造方法について説明したが、実施形態１１〜実施
形態１７についても全く同様にして蓄積容量を形成する
ことができる。
【０４２１】実施形態３８のアクティブマトリックス基
板は、蓄積容量部において透明導電層および半導体層の
末端側面が一致するように形成したので、蓄積容量を含
めて４工程で製造することができる。
板は、蓄積容量部において透明導電層および半導体層の
末端側面が一致するように形成したので、蓄積容量を含
めて４工程で製造することができる。
【０４２２】（実施形態３９）図１７９（ａ）はこのア
クティブマトリックス基板の１画素領域を示す透視平面
図であり、図１７９（ｂ）はその線Ｄ−Ｄ’で切った蓄
積容量部Cpの断面図である。また図１８０（ａ）〜
（ｄ）はこのアクティブマトリックス基板における蓄積
容量部Cpの製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。
クティブマトリックス基板の１画素領域を示す透視平面
図であり、図１７９（ｂ）はその線Ｄ−Ｄ’で切った蓄
積容量部Cpの断面図である。また図１８０（ａ）〜
（ｄ）はこのアクティブマトリックス基板における蓄積
容量部Cpの製造工程を示す図で、それぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後を示す。
【０４２３】実施形態３９のアクティブマトリックス基
板は、蓄積容量部Cpが前段の走査線１１の導体層１０と
当該画素領域Pxの画素電極４１から延びる透明導電層４
０とがゲート絶縁層２および半導体層２０からなる積層
膜を介して互いに対向配置されて形成されている。そし
てこの蓄積容量部Cpでは、透明導電層４０および金属層
３０および半導体層２０の末端側面が一致している。こ
のアクティブマトリックス基板の蓄積容量部Cp以外の構
成、製造方法は実施形態１８に示したものと同じである
ので、ここでは説明を省略する。
板は、蓄積容量部Cpが前段の走査線１１の導体層１０と
当該画素領域Pxの画素電極４１から延びる透明導電層４
０とがゲート絶縁層２および半導体層２０からなる積層
膜を介して互いに対向配置されて形成されている。そし
てこの蓄積容量部Cpでは、透明導電層４０および金属層
３０および半導体層２０の末端側面が一致している。こ
のアクティブマトリックス基板の蓄積容量部Cp以外の構
成、製造方法は実施形態１８に示したものと同じである
ので、ここでは説明を省略する。
【０４２４】このアクティブマトリックス基板は、実施
形態１８の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１８０（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉか
らなる上層金属層１０Ｂとを成膜して第１の導体層１０
を形成し、フォトリソグラフィ工程を通して、当該画素
領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cp
に蓄積共通電極７２が形成されるように残して第１の導
体層１０をエッチング除去する。 （第２工程） 図１８０（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜する。次にフォトリソグラフィ工
程を通して、走査線１１の上面および側面全体がゲート
絶縁層２で覆われるように残して金属層３０および半導
体層２０およびゲート絶縁層２を順次エッチング除去す
る。 （第３工程） 図１８０（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、画素電極４１から蓄積容量部Cpに延びる蓄積容量
電極７１が形成されるように残して透明導電層４０をエ
ッチング除去し、次いで露出した金属層３０をエッチン
グ除去する。次に図１８０（ｄ）に示すように、前記エ
ッチングに用いたマスクパターンまたはマスクを除去し
た後の透明導電層４０をマスクとして、露出したｎ+ア
モルファスシリコン層２２をエッチング除去する。 （第４工程） 図１７９（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化
膜からなる保護絶縁層３を形成し、フォトリソグラフィ
工程を通して、蓄積容量部Cpが形成された部分の保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。
形態１８の製造工程内で順次下記の４工程で製造するこ
とができる。 （第１工程） 図１８０（ａ）に示すように、ガラス基
板１上にスパッタリングにより連続して約２００ｎｍの
Ａｌからなる下層金属層１０Ａと約１００ｎｍのＴｉか
らなる上層金属層１０Ｂとを成膜して第１の導体層１０
を形成し、フォトリソグラフィ工程を通して、当該画素
領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cp
に蓄積共通電極７２が形成されるように残して第１の導
体層１０をエッチング除去する。 （第２工程） 図１８０（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより連続して約４００ｎｍのシリ
コン窒化膜からなるゲート絶縁層２と、約２５０ｎｍの
アモルファスシリコン層２１および約５０ｎｍのｎ+ア
モルファスシリコン層２２からなる半導体層２０と、引
き続きスパッタリングにより約２００ｎｍのＣｒからな
る金属層３０とを成膜する。次にフォトリソグラフィ工
程を通して、走査線１１の上面および側面全体がゲート
絶縁層２で覆われるように残して金属層３０および半導
体層２０およびゲート絶縁層２を順次エッチング除去す
る。 （第３工程） 図１８０（ｃ）に示すように、上記基板
上にスパッタリングにより約５０ｎｍのＩＴＯからなる
透明導電層４０を形成し、フォトリソグラフィ工程を通
して、画素電極４１から蓄積容量部Cpに延びる蓄積容量
電極７１が形成されるように残して透明導電層４０をエ
ッチング除去し、次いで露出した金属層３０をエッチン
グ除去する。次に図１８０（ｄ）に示すように、前記エ
ッチングに用いたマスクパターンまたはマスクを除去し
た後の透明導電層４０をマスクとして、露出したｎ+ア
モルファスシリコン層２２をエッチング除去する。 （第４工程） 図１７９（ｂ）に示すように、上記基板
上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化
膜からなる保護絶縁層３を形成し、フォトリソグラフィ
工程を通して、蓄積容量部Cpが形成された部分の保護絶
縁層３およびアモルファスシリコン層２１を順次エッチ
ング除去する。
【０４２５】なお本実施形態では実施形態１８の蓄積容
量の製造方法について説明したが、実施形態１９〜実施
形態２５についても全く同様にして蓄積容量を形成する
ことができる。
量の製造方法について説明したが、実施形態１９〜実施
形態２５についても全く同様にして蓄積容量を形成する
ことができる。
【０４２６】実施形態３９のアクティブマトリックス基
板は、蓄積容量部において透明導電層および金属層およ
び半導体層の末端側面が一致するように形成したので、
蓄積容量を含めて４工程で製造することができる。
板は、蓄積容量部において透明導電層および金属層およ
び半導体層の末端側面が一致するように形成したので、
蓄積容量を含めて４工程で製造することができる。
【０４２７】
【発明の効果】以上説明したように、本発明のアクティ
ブマトリックス基板は、フォトリソグラフィを各１回含
む４工程で製造できるので、生産効率と歩留を向上させ
ることができると共に製品の特性と信頼性を向上させる
ことができる。
ブマトリックス基板は、フォトリソグラフィを各１回含
む４工程で製造できるので、生産効率と歩留を向上させ
ることができると共に製品の特性と信頼性を向上させる
ことができる。
【図１】 （ａ）は実施形態１のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図２】 （ａ）は実施形態１のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図３】 （ａ）は実施形態１のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図４】 （ａ）は実施形態１のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図５】 実施形態１のアクティブマトリックス基板の
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図４（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図４（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図４（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図４（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
【図６】 （ａ）は実施形態１のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図７】 （ａ）は実施形態２のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図８】 （ａ）は実施形態２のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図９】 （ａ）は実施形態２のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図１０】（ａ）は実施形態２のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図１１】実施形態２のアクティブマトリックス基板の
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図１０（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図１０（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図１０（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図１０（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
【図１２】（ａ）は実施形態２のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
【図１３】（ａ）は実施形態３のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図１４】（ａ）は実施形態３のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図１５】（ａ）は実施形態３のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図１６】（ａ）は実施形態３のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図１７】実施形態３のアクティブマトリックス基板の
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図１６（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図１６（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図１６（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図１６（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
【図１８】（ａ）は実施形態３のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１９】（ａ）は実施形態４のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図２０】（ａ）は実施形態４のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図２１】（ａ）は実施形態４のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図２２】（ａ）は実施形態４のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図２３】実施形態４のアクティブマトリックス基板の
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図２２（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図２２（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図２２（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図２２（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
【図２４】（ａ）は実施形態４のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図２５】（ａ）は実施形態５のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図２６】（ａ）は実施形態５のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図２７】（ａ）は実施形態５のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図２８】（ａ）は実施形態５のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図２９】（ａ）は実施形態５のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図３０】（ａ）は実施形態６のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図３１】（ａ）は実施形態６のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図３２】（ａ）は実施形態６のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図３３】（ａ）は実施形態６のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図３４】実施形態６のアクティブマトリックス基板の
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図３３（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図３３（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図３３（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図３３（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
【図３５】（ａ）は実施形態６のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
【図３６】（ａ）は実施形態７のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図３７】（ａ）は実施形態７のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図３８】（ａ）は実施形態７のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図３９】（ａ）は実施形態７のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図４０】実施形態７のアクティブマトリックス基板の
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図３９（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図３９（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
製造におけるＴＦＴのチャネル形成後の断面図であり、
（ａ）は図３９（ａ）の線Ａ−Ａ’で切った断面図、
（ｂ）は図３９（ａ）の線Ｂ−Ｂ’で切った断面図であ
る。
【図４１】（ａ）は実施形態７のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
【図４２】（ａ）は実施形態８のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図４３】（ａ）は実施形態８のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図４４】（ａ）は実施形態８のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図４５】（ａ）は実施形態８のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図４６】（ａ）は実施形態８のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
【図４７】（ａ）は実施形態９のアクティブマトリック
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
ス基板の１画素領域を示す透視平面図であり、（ｂ）は
その線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図である。
【図４８】（ａ）は実施形態９のアクティブマトリック
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第１工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図４９】（ａ）は実施形態９のアクティブマトリック
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第２工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図５０】（ａ）は実施形態９のアクティブマトリック
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
ス基板の製造における第３工程を示す１画素領域の透視
平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。
【図５１】（ａ）は実施形態９のアクティブマトリック
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
ス基板の端子部の長辺方向の断面図であり、左側が走査
線端子部の、中央が信号線端子部の、右側が共通配線端
子部の断面図である。（ｂ）〜（ｄ）はその製造工程を
示す断面図であり、それぞれ第１工程〜第３工程を示す
断面図である。
【図５２】ＩＰＳ型アクティブマトリックス基板におけ
る走査線と共通配線との相対的配置を示す概念図であ
る。
る走査線と共通配線との相対的配置を示す概念図であ
る。
【図５３】（ａ）は実施形態１０のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図５４】（ａ）は実施形態１０のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図５５】（ａ）は実施形態１０のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図５６】（ａ）は実施形態１０のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図５７】実施形態１０のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図５６（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図５６（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図５６（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図５６（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図５６（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図５６（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図５８】（ａ）は実施形態１０のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図５９】（ａ）は実施形態１１のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図６０】（ａ）は実施形態１１のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図６１】（ａ）は実施形態１１のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図６２】（ａ）は実施形態１１のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図６３】実施形態１１のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図６２（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図６２（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図６２（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図６２（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図６２（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図６２（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図６４】（ａ）は実施形態１１のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図６５】（ａ）は実施形態１２のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図６６】（ａ）は実施形態１２のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図６７】（ａ）は実施形態１２のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図６８】（ａ）は実施形態１２のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図６９】実施形態１２のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図６８（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図６８（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図６８（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図６８（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図６８（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図６８（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図７０】（ａ）は実施形態１２のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図７１】（ａ）は実施形態１３のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図７２】（ａ）は実施形態１３のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図７３】（ａ）は実施形態１３のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図７４】（ａ）は実施形態１３のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図７５】実施形態１３のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図７４（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図７４（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図７４（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図７４（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図７４（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図７４（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図７６】（ａ）は実施形態１３のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図７７】（ａ）は実施形態１４のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図７８】（ａ）は実施形態１４のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図７９】（ａ）は実施形態１４のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図８０】（ａ）は実施形態１４のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図８１】実施形態１４のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図８０（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図８０（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図８０（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図８０（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図８０（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図８０（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図８２】（ａ）は実施形態１４のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、中央が信号線端子部の、右側が共通配線
端子部の断面図である。（ｂ）〜（ｄ）はその製造工程
を示す断面図であり、それぞれ第１工程〜第３工程を示
す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、中央が信号線端子部の、右側が共通配線
端子部の断面図である。（ｂ）〜（ｄ）はその製造工程
を示す断面図であり、それぞれ第１工程〜第３工程を示
す断面図である。
【図８３】（ａ）は実施形態１５のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図８４】（ａ）は実施形態１５のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図８５】（ａ）は実施形態１５のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図８６】（ａ）は実施形態１５のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図８７】実施形態１５のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図８６（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図８６（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図８６（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図８６（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図８６（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図８６（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図８８】（ａ）は実施形態１５のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、中央が信号線端子部の、右側が共通配線
端子部の断面図である。（ｂ）〜（ｄ）はその製造工程
を示す断面図であり、それぞれ第１工程〜第３工程を示
す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、中央が信号線端子部の、右側が共通配線
端子部の断面図である。（ｂ）〜（ｄ）はその製造工程
を示す断面図であり、それぞれ第１工程〜第３工程を示
す断面図である。
【図８９】（ａ）は実施形態１６のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図９０】（ａ）は実施形態１６のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図９１】（ａ）は実施形態１６のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図９２】（ａ）は実施形態１６のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図９３】実施形態１６のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図９２（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図９２（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図９２（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図９２（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図９２（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図９２（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図９４】（ａ）は実施形態１６のアクティブマトリッ
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、中央が信号線端子部の、右側が共通配線
端子部の断面図である。（ｂ）〜（ｄ）はその製造工程
を示す断面図であり、それぞれ第１工程〜第３工程を示
す断面図である。
クス基板の端子部の長辺方向の断面図であり、左側が走
査線端子部の、中央が信号線端子部の、右側が共通配線
端子部の断面図である。（ｂ）〜（ｄ）はその製造工程
を示す断面図であり、それぞれ第１工程〜第３工程を示
す断面図である。
【図９５】（ａ）は実施形態１７のアクティブマトリッ
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
クス基板の１画素領域を示す透視平面図であり、（ｂ）
はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−
Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った
断面図である。
【図９６】（ａ）は実施形態１７のアクティブマトリッ
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第１工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図９７】（ａ）は実施形態１７のアクティブマトリッ
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第２工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図９８】（ａ）は実施形態１７のアクティブマトリッ
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
クス基板の製造における第３工程を示す１画素領域の透
視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面
図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）は
その線Ｃ−Ｃ’で切った断面図である。
【図９９】実施形態１７のアクティブマトリックス基板
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図９８（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図９８（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図９８（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図９８（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図９８（ａ）の線Ｂ−Ｂ’で切った断面図
で、（ｃ）は図９８（ａ）の線Ｃ−Ｃ’で切った断面図
ある。
【図１００】（ａ）は実施形態１７のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、中央が信号線端子部の、右側が共通配
線端子部の断面図である。（ｂ）〜（ｄ）はその製造工
程を示す断面図であり、それぞれ第１工程〜第３工程を
示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、中央が信号線端子部の、右側が共通配
線端子部の断面図である。（ｂ）〜（ｄ）はその製造工
程を示す断面図であり、それぞれ第１工程〜第３工程を
示す断面図である。
【図１０１】（ａ）は実施形態１８のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１０２】（ａ）は実施形態１８のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１０３】（ａ）は実施形態１８のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１０４】（ａ）は実施形態１８のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１０５】実施形態１８のアクティブマトリックス基
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１０４（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１０４（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１０４（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１０４（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１０４（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１０４（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
【図１０６】（ａ）は実施形態１８のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１０７】（ａ）は実施形態１９のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１０８】（ａ）は実施形態１９のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１０９】（ａ）は実施形態１９のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１１０】（ａ）は実施形態１９のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１１１】実施形態１９のアクティブマトリックス基
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１１０（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１１０（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１１０（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１１０（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１１０（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１１０（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
【図１１２】（ａ）は実施形態１９のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１１３】（ａ）は実施形態２０のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１１４】（ａ）は実施形態２０のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１１５】（ａ）は実施形態２０のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１１６】（ａ）は実施形態２０のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１１７】実施形態２０のアクティブマトリックス基
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１１６（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１１６（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１１６（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１１６（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１１６（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１１６（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
【図１１８】（ａ）は実施形態２０のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１１９】（ａ）は実施形態２１のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１２０】（ａ）は実施形態２１のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１２１】（ａ）は実施形態２１のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１２２】（ａ）は実施形態２１のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１２３】実施形態２１のアクティブマトリックス基
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１２２（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１２２（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１２２（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
板の製造におけるＴＦＴのチャネル形成後の断面図であ
り、（ａ）は図１２２（ａ）の線Ａ−Ａ’で切った断面
図、（ｂ）は図１２２（ａ）の線Ｂ−Ｂ’で切った断面
図で、（ｃ）は図１２２（ａ）の線Ｃ−Ｃ’で切った断
面図ある。
【図１２４】（ａ）は実施形態２１のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１２５】（ａ）は実施形態２２のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１２６】（ａ）は実施形態２２のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１２７】（ａ）は実施形態２２のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１２８】（ａ）は実施形態２２のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１２９】（ａ）は実施形態２２のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１３０】（ａ）は実施形態２３のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１３１】（ａ）は実施形態２３のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１３２】（ａ）は実施形態２３のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１３３】（ａ）は実施形態２３のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１３４】（ａ）は実施形態２３のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１３５】（ａ）は実施形態２４のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１３６】（ａ）は実施形態２４のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１３７】（ａ）は実施形態２４のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１３８】（ａ）は実施形態２４のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１３９】（ａ）は実施形態２４のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１４０】（ａ）は実施形態２５のアクティブマトリ
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
ックス基板の１画素領域を示す透視平面図であり、
（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその
線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で
切った断面図である。
【図１４１】（ａ）は実施形態２５のアクティブマトリ
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第１工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１４２】（ａ）は実施形態２５のアクティブマトリ
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第２工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１４３】（ａ）は実施形態２５のアクティブマトリ
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
ックス基板の製造における第３工程を示す１画素領域の
透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断
面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）
はその線Ｃ−Ｃ’で切った断面図である。
【図１４４】（ａ）は実施形態２５のアクティブマトリ
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
ックス基板の端子部の長辺方向の断面図であり、左側が
走査線端子部の、右側が信号線端子部の断面図である。
（ｂ）〜（ｄ）はその製造工程を示す断面図であり、そ
れぞれ第１工程〜第３工程を示す断面図である。
【図１４５】（ａ）は実施形態２６のアクティブマトリ
ックス基板の外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｄ−Ｄ’で切った断面図である。
ックス基板の外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｄ−Ｄ’で切った断面図である。
【図１４６】実施形態２６のアクティブマトリックス基
板の外周部Ssの一部の製造工程を示す前記線Ｄ−Ｄ’で
切った断面図であり、（ａ）〜（ｃ）はそれぞれ第１工
程〜第３工程を示す断面図である。
板の外周部Ssの一部の製造工程を示す前記線Ｄ−Ｄ’で
切った断面図であり、（ａ）〜（ｃ）はそれぞれ第１工
程〜第３工程を示す断面図である。
【図１４７】（ａ）は実施形態２７のアクティブマトリ
ックス基板における信号線入力側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｅ−Ｅ’で切った断面図である。
ックス基板における信号線入力側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｅ−Ｅ’で切った断面図である。
【図１４８】実施形態２７のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｅ−Ｅ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｅ−Ｅ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１４９】（ａ）は実施形態２８のアクティブマトリ
ックス基板における信号線入力側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｆ−Ｆ’で切った断面図である。
ックス基板における信号線入力側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｆ−Ｆ’で切った断面図である。
【図１５０】実施形態２８のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｆ−Ｆ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｆ−Ｆ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１５１】（ａ）は実施形態２９のアクティブマトリ
ックス基板における信号線入力側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｇ−Ｇ’で切った断面図である。
ックス基板における信号線入力側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｇ−Ｇ’で切った断面図である。
【図１５２】実施形態２９のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｇ−Ｇ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｇ−Ｇ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１５３】（ａ）は実施形態３０のアクティブマトリ
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｈ−Ｈ’で切った断面図である。
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｈ−Ｈ’で切った断面図である。
【図１５４】実施形態３０のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｈ−Ｈ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｈ−Ｈ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１５５】（ａ）は実施形態３１のアクティブマトリ
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｊ−Ｊ’で切った断面図である。
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｊ−Ｊ’で切った断面図である。
【図１５６】実施形態３１のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｊ−Ｊ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｊ−Ｊ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１５７】（ａ）は実施形態３２のアクティブマトリ
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｋ−Ｋ’で切った断面図である。
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｋ−Ｋ’で切った断面図である。
【図１５８】実施形態３２のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｋ−Ｋ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｋ−Ｋ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１５９】（ａ）は実施形態３３のアクティブマトリ
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｌ−Ｌ’で切った断面図である。
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｌ−Ｌ’で切った断面図である。
【図１６０】実施形態３３のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｌ−Ｌ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｌ−Ｌ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１６１】（ａ）は実施形態３４のアクティブマトリ
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｍ−Ｍ’で切った断面図である。
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｍ−Ｍ’で切った断面図である。
【図１６２】実施形態３４のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｍ−Ｍ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｍ−Ｍ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１６３】（ａ）は実施形態３５のアクティブマトリ
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｎ−Ｎ’で切った断面図である。
ックス基板における信号線終端側の隣接する二つの画素
領域Pxとその外周部Ssの一部を示す透視平面図であり、
（ｂ）はその線Ｎ−Ｎ’で切った断面図である。
【図１６４】実施形態３５のアクティブマトリックス基
板の外周部Ssの製造工程を示す前記線Ｎ−Ｎ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
板の外周部Ssの製造工程を示す前記線Ｎ−Ｎ’で切った
断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第
３工程およびＴＦＴのチャネル形成後の状態を示す断面
図である。
【図１６５】実施形態３３〜実施形態３５のアクティブ
マトリックス基板の外周部Ssに形成された配線を示す概
略図である。
マトリックス基板の外周部Ssに形成された配線を示す概
略図である。
【図１６６】（ａ）は実施形態３３〜実施形態３５のア
クティブマトリックス基板の外周部Ssに形成された銀打
ち部を示す透視平面図であり、（ｂ）はその線Ｄ−Ｄ’
で切った断面図である。
クティブマトリックス基板の外周部Ssに形成された銀打
ち部を示す透視平面図であり、（ｂ）はその線Ｄ−Ｄ’
で切った断面図である。
【図１６７】実施形態３３〜実施形態３５のアクティブ
マトリックス基板の外周部Ssに形成される銀打ち部の製
造工程を示す前記線Ｄ−Ｄ’で切った断面図であり、
（ａ）〜（ｃ）はそれぞれ第１工程〜第３工程を示す断
面図である。
マトリックス基板の外周部Ssに形成される銀打ち部の製
造工程を示す前記線Ｄ−Ｄ’で切った断面図であり、
（ａ）〜（ｃ）はそれぞれ第１工程〜第３工程を示す断
面図である。
【図１６８】実施形態３６、実施形態３７のアクティブ
マトリックス基板の外周部Ssに形成された配線を示す概
略図である。
マトリックス基板の外周部Ssに形成された配線を示す概
略図である。
【図１６９】実施形態３６のアクティブマトリックス基
板の外周部Ssに形成された保護トランジスタ部を示す透
視平面図である。
板の外周部Ssに形成された保護トランジスタ部を示す透
視平面図である。
【図１７０】（ａ）は実施形態３６のアクティブマトリ
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ａ−Ａ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ａ−
Ａ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ａ−Ａ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ａ−
Ａ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
【図１７１】（ａ）は実施形態３６のアクティブマトリ
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ｂ−Ｂ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ｂ−Ｂ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
【図１７２】実施形態３６のアクティブマトリックス基
板の保護トランジスタ部の作用を示す等価回路図であ
る。
板の保護トランジスタ部の作用を示す等価回路図であ
る。
【図１７３】実施形態３７のアクティブマトリックス基
板の外周部Ssに形成された保護トランジスタ部を示す透
視平面図である。
板の外周部Ssに形成された保護トランジスタ部を示す透
視平面図である。
【図１７４】（ａ）は実施形態３７のアクティブマトリ
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ａ−Ａ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ａ−
Ａ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ａ−Ａ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ａ−
Ａ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
【図１７５】（ａ）は実施形態３７のアクティブマトリ
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ｂ−Ｂ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
ックス基板の外周部Ssに形成された保護トランジスタ部
の線Ｂ−Ｂ’で切った断面図である。（ｂ）〜（ｅ）は
この保護トランジスタ部の製造工程を示す前記線Ｂ−
Ｂ’で切った断面図であり、それぞれ第１工程〜第３工
程およびＴＦＴのチャネル形成後を示す断面図である。
【図１７６】実施形態３７のアクティブマトリックス基
板の保護トランジスタ部の作用を示す等価回路図であ
る。
板の保護トランジスタ部の作用を示す等価回路図であ
る。
【図１７７】実施形態３８のアクティブマトリックス基
板の１画素領域を示す透視平面図であり、（ｂ）はその
線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。
板の１画素領域を示す透視平面図であり、（ｂ）はその
線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。
【図１７８】実施形態３８のアクティブマトリックス基
板の蓄積容量部Cpの製造工程を示す断面図であり、
（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴ
ＦＴのチャネル形成後を示す断面図である。
板の蓄積容量部Cpの製造工程を示す断面図であり、
（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴ
ＦＴのチャネル形成後を示す断面図である。
【図１７９】実施形態３９のアクティブマトリックス基
板の１画素領域を示す透視平面図であり、（ｂ）はその
線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。
板の１画素領域を示す透視平面図であり、（ｂ）はその
線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。
【図１８０】実施形態３９のアクティブマトリックス基
板の蓄積容量部Cpの製造工程を示す断面図であり、
（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴ
ＦＴのチャネル形成後を示す断面図である。
板の蓄積容量部Cpの製造工程を示す断面図であり、
（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴ
ＦＴのチャネル形成後を示す断面図である。
【図１８１】窒素含有量と接続抵抗の関係の一例を示す
グラフである。
グラフである。
【図１８２】アクティブマトリックス基板の回路構成の
一例を示す概略図である。
一例を示す概略図である。
【図１８３】画素電極と共通電極の配置形態を示す図
で、（ａ）はＴＮ型アクティブマトリックス基板、
（ｂ）はＩＰＳ型アクティブマトリックス基板の場合を
示す。
で、（ａ）はＴＮ型アクティブマトリックス基板、
（ｂ）はＩＰＳ型アクティブマトリックス基板の場合を
示す。
【図１８４】従来のＴＮ型アクティブマトリックス基板
の製造方法の一例を示す断面工程図である。
の製造方法の一例を示す断面工程図である。
１…ガラス基板、２…ゲート絶縁層、３…保護絶縁層、
１０…第１の導体層、１１…走査線、１２…ゲート電
極、１３…共通配線、１４…共通電極、１５…走査線端
子、１６…共通配線端子、１７…遮光層、１９…共通配
線連結線、２０…半導体層、２１…アモルファスシリコ
ン層、２２…ｎ+アモルファスシリコン層、２３…チャ
ネルギャップ、２５…強化層、３０…金属層、３１…信
号線、３２…ドレイン電極、３３…ソース電極、３５…
信号線端子、４０…透明導電層、４１…画素電極、５０
…第２の導体層、７１…蓄積容量電極、７２…蓄積共通
電極
１０…第１の導体層、１１…走査線、１２…ゲート電
極、１３…共通配線、１４…共通電極、１５…走査線端
子、１６…共通配線端子、１７…遮光層、１９…共通配
線連結線、２０…半導体層、２１…アモルファスシリコ
ン層、２２…ｎ+アモルファスシリコン層、２３…チャ
ネルギャップ、２５…強化層、３０…金属層、３１…信
号線、３２…ドレイン電極、３３…ソース電極、３５…
信号線端子、４０…透明導電層、４１…画素電極、５０
…第２の導体層、７１…蓄積容量電極、７２…蓄積共通
電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 21/88 Ｒ 21/336 29/62 Ｇ 29/78 ６１２Ｃ ６１２Ｄ ６１６Ｖ (72)発明者 渡邊 貴彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 吉川 妙 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 内田 宏之 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 城戸 秀作 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 中田 慎一 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 濱田 勉 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 下堂薗 寿 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 土居 悟史 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 原野 俊彦 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 (72)発明者 前田 明寿 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 井樋田 悟史 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 田中 宏明 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 早瀬 貴介 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 黒羽 昇一 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 井原 浩史 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 竹知 和重 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2H092 GA33 GA35 GA41 GA43 JA26 JA28 JA30 JA36 JA44 JA47 JB24 JB33 JB51 JB64 JB66 JB68 KA05 KA07 KA10 KA12 KA18 KA19 KB04 MA05 MA08 MA18 MA27 MA37 NA27 NA29 4M104 AA10 BB02 BB14 BB17 BB29 BB36 CC05 DD37 DD63 EE17 FF13 GG09 GG19 HH03 HH16 HH20 5C094 AA21 AA42 BA03 BA43 CA19 DA13 EA04 EA05 EA07 EB02 FB12 5F033 GG04 HH07 HH08 HH09 HH18 HH21 HH32 HH38 MM05 MM08 PP15 PP16 QQ08 QQ09 QQ10 QQ11 QQ14 RR06 SS15 VV10 VV15 XX09 XX10 XX16 XX31 XX32 XX33 XX34 5F110 AA03 AA16 AA26 BB01 BB02 CC07 CC08 DD02 EE01 EE03 EE04 EE06 EE15 EE44 FF03 FF30 GG02 GG15 GG24 GG25 GG45 HJ01 HJ18 HK04 HK07 HK09 HK16 HK22 HK33 HK35 NN04 NN24 NN35 NN42 NN46 NN47 NN54 NN71 NN72 NN73
Claims (87)
- 【請求項１】 透明絶縁性基板上において、直交する走
査線と信号線とに囲まれて前記走査線と前記信号線とを
含む画素領域が配列され、当該領域にゲート電極と、前
記ゲ−ト電極にゲート絶縁層を介して対向する島状の半
導体層と、前記半導体層上にチャネルギャップを隔てて
形成された一対のドレイン電極およびソース電極とから
なる逆スタガ型薄膜トランジスタが形成され、前記走査
線と前記信号線とに囲まれた光が透過する窓部に画素電
極が形成され、前記ゲート電極は前記走査線に、前記ド
レイン電極は前記信号線に、前記ソース電極は前記画素
電極にそれぞれ接続されたアクティブマトリックス基板
において、 前記信号線、前記ソース電極、および前記ドレイン電極
がいずれも透明導電層上に金属層を積層して形成され、
前記ソース電極の下層の前記透明導電層が窓部の前記ゲ
ート絶縁層上に延びて前記画素電極が形成されたことを
特徴とするアクティブマトリックス基板。 - 【請求項２】 透明絶縁性基板上に走査線と共通配線と
が交互に複数配列され、直交する走査線と信号線とに囲
まれて前記走査線と前記信号線とを含む画素領域が配列
され、当該領域にゲート電極と、前記ゲ−ト電極にゲー
ト絶縁層を介して対向する島状の半導体層と、前記半導
体層上にチャネルギャップを隔てて形成された一対のド
レイン電極およびソース電極とからなる逆スタガ型薄膜
トランジスタが形成され、前記走査線と前記信号線とに
囲まれた窓部に配設された櫛歯状の画素電極と、前記画
素電極に対向して前記共通配線に接続された櫛歯状の共
通電極とが形成され、前記ゲート電極は前記走査線に、
前記ドレイン電極は前記信号線に、前記ソース電極は前
記画素電極にそれぞれ接続され、前記画素電極と前記共
通電極との間に前記透明絶縁性基板面に対して横方向の
電界を形成するアクティブマトリックス基板において、 前記共通配線と前記共通電極とが共に前記走査線と同層
に形成され、かつ前記透明絶縁性基板の少なくとも一方
の辺部において前記共通配線の端部が前記走査線の同じ
辺部の端部より外側に延びて形成され、前記共通配線の
端部が互いに前記走査線と同層において電気的に接続さ
れていることを特徴とするアクティブマトリックス基
板。 - 【請求項３】 透明絶縁性基板上において、直交する走
査線と信号線とに囲まれて前記走査線と前記信号線とを
含む画素領域が配列され、当該領域にゲート電極と、前
記ゲ−ト電極にゲート絶縁層を介して対向する島状の半
導体層と、前記半導体層上にチャネルギャップを隔てて
形成された一対のドレイン電極およびソース電極とから
なる逆スタガ型薄膜トランジスタが形成され、前記走査
線と前記信号線とに囲まれた光が透過する窓部に画素電
極が形成され、前記ゲート電極は前記走査線に、前記ド
レイン電極は前記信号線に、前記ソース電極は前記画素
電極にそれぞれ接続されたアクティブマトリックス基板
において、 前記信号線の下層に前記信号線と同一形状の半導体層が
形成され、前記半導体層と前記信号線とを透明導電層が
被覆すると共に、前記ソース電極と前記ドレイン電極と
が金属層上に前記透明導電層を積層して形成され、前記
ソース電極の上層の前記透明導電層が窓部の前記ゲート
絶縁層上に延びて前記画素電極が形成されたことを特徴
とするアクティブマトリックス基板。 - 【請求項４】 透明絶縁性基板上において、直交する走
査線と信号線とに囲まれて前記走査線と前記信号線とを
含む画素領域が配列され、当該領域にゲート電極と、前
記ゲ−ト電極にゲート絶縁層を介して対向する島状の半
導体層と、前記半導体層上にチャネルギャップを隔てて
形成された一対のドレイン電極およびソース電極とから
なる逆スタガ型薄膜トランジスタが形成され、前記走査
線と前記信号線とに囲まれた光が透過する窓部に画素電
極が形成され、前記ゲート電極は前記走査線に、前記ド
レイン電極は前記信号線に、前記ソース電極は前記画素
電極にそれぞれ接続されたアクティブマトリックス基板
において、 前記信号線の下層に形成された前記半導体層が下側が幅
広となるように断面凸型に形成され、凸型上部の前記半
導体層と前記信号線を形成する金属層および透明導電層
とはそれぞれの側面が一致するように形成されると同時
に、前記ソース電極と前記ドレイン電極とが前記金属層
上に前記透明導電層を積層して形成され、前記ソース電
極の上層の前記透明導電層が窓部の前記ゲート絶縁層上
に延びて前記画素電極が形成されたことを特徴とするア
クティブマトリックス基板。 - 【請求項５】 前記ソース電極および前記ドレイン電極
の下層に配された前記半導体層上層のオーミックコンタ
クト層の厚さが３ｎｍ〜６ｎｍの範囲内であることを特
徴とする請求項２〜請求項４のいずれかに記載のアクテ
ィブマトリックス基板。 - 【請求項６】 前記走査線がＡｌまたはＡｌを主体とす
る合金の単層膜もしくは高融点金属とその上にＡｌまた
はＡｌを主体とする合金とを積層した積層膜で形成され
たことを特徴とする請求項１〜請求項５のいずれかに記
載のアクティブマトリックス基板。 - 【請求項７】 前記走査線が２層以上の導電膜からなる
積層膜で形成され、この積層膜の最上層が金属の窒化膜
または透明導電膜で形成されたことを特徴とする請求項
１〜請求項５のいずれかに記載のアクティブマトリック
ス基板。 - 【請求項８】 前記信号線が高融点金属とその上にＡｌ
またはＡｌを主体とする合金とを積層した積層膜で形成
されたことを特徴とする請求項２または請求項５に記載
のアクティブマトリックス基板。 - 【請求項９】 前記信号線が２層以上の導電膜からなる
積層膜で形成され、この積層膜の最上層が金属の窒化膜
または透明導電膜で形成されたことを特徴とする請求項
２または請求項５に記載のアクティブマトリックス基
板。 - 【請求項１０】 前記金属の窒化膜がＴｉ、Ｔａ、Ｎ
ｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を
主体とする合金の窒化膜であることを特徴とする請求項
７または請求項９に記載のアクティブマトリックス基
板。 - 【請求項１１】 前記金属の窒化膜の窒素濃度が２５原
子％以上であることを特徴とする請求項１０に記載のア
クティブマトリックス基板。 - 【請求項１２】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、透明絶縁性基板上に導体層を形成
し、走査線と、走査線始端部に形成される走査線端子部
と、それぞれの画素領域において前記走査線から前記薄
膜トランジスタ部に延びる、もしくは前記走査線の一部
を共有するゲート電極とを残して導体層をエッチング除
去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、薄膜トラ
ンジスタ部を残して前記半導体層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に順次透明導
電層と金属層とを積層し、信号線と、信号線始端部に形
成される信号線端子部と、それぞれの画素領域において
信号線から薄膜トランジスタ部に延びるドレイン電極
と、画素電極と、この画素電極から前記薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置されるソース電極とを残して前記金属層お
よび前記透明導電層をエッチング除去し、次いで露出し
た前記ｎ+アモルファスシリコン層をエッチング除去
し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記信号線端子部
上の保護絶縁層と、前記走査線端子部上の保護絶縁層お
よびゲ−ト絶縁層とをエッチング除去した後、前記画素
電極および前記信号線端子部上の前記金属層をエッチン
グ除去して、透明導電層からなる画素電極および信号線
端子と、導体層からなる走査線端子とを露出させること
を特徴とするアクティブマトリックス基板の製造方法。 - 【請求項１３】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に第１の導体
層を形成し、走査線と、走査線の始端部に形成される走
査線端子部と、前記透明絶縁性基板の少なくとも一方の
辺部において端部が前記走査線の同じ辺部の端部より外
側に延びる共通配線と、前記共通配線の端部を互いに電
気的に接続する共通配線連結線と、それぞれの画素領域
において前記走査線の一部を共有するゲ−ト電極と、前
記共通配線から延びる複数の共通電極とを残して前記第
１の導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、それぞれ
の画素領域において薄膜トランジスタのゲ−ト電極とな
る前記走査線の部分を残して前記半導体層をエッチング
除去し、 第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、信号線と、信号線始端部に形成される信号
線端子部と、それぞれの画素領域において前記信号線か
ら前記ゲ−ト電極上に延びるドレイン電極と、前記ゲー
ト絶縁層を介して前記共通電極に対向して延びる画素電
極と、前記画素電極から薄膜トランジスタ部に延びて前
記ドレイン電極とチャネルギャップを隔てて配置される
ソース電極とを残して第２の導体層をエッチング除去
し、次いで露出した前記ｎ+アモルファスシリコン層を
エッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部上の保護絶縁層と、
前記走査線端子部上の保護絶縁層およびゲート絶縁層と
をエッチング除去して、第２の導体層からなる信号線端
子と、第１の導体層からなる走査線端子とを露出させる
ことを特徴とするアクティブマトリックス基板の製造方
法。 - 【請求項１４】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、走査線と、走査線始端部に形成される走査線端子
部と、それぞれの画素領域において走査線から薄膜トラ
ンジスタ部に延びる、もしくは前期走査線の一部を共有
するゲート電極とを残して前記導体層をエッチング除去
し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、信号線または信号線を覆う部分と、信号線始端部に
形成される信号線端子部と、それぞれの画素領域におい
て信号線から薄膜トランジスタ部を通って画素電極部に
延びる突出部とを残して前記金属層と前記半導体層とを
エッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線または信号線を覆う部分と、前記
信号線始端部に形成される信号線端子部と、それぞれの
画素領域において前記信号線から薄膜トランジスタ部に
延びるドレイン電極と、前記ドレイン電極とチャネルギ
ャップを隔てて対向配置されるソース電極と、前記画素
電極とを残して前記透明導電層をエッチング除去し、次
いで露出した前記金属層と前記ｎ+アモルファスシリコ
ン層とをエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記信号線端子部
上の保護絶縁層と、前記走査線端子部上の保護絶縁層お
よびゲ−ト絶縁層とをエッチング除去して、透明導電層
からなる画素電極と、金属層および透明導電層の積層膜
または透明導電層からなる信号線端子と、導体層からな
る前記走査線端子とを露出させることを特徴とするアク
ティブマトリックス基板の製造方法。 - 【請求項１５】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、走査線と、走査線始端部に形成される走査線端子
部と、それぞれの画素領域において走査線から薄膜トラ
ンジスタ部に延びる、もしくは前期走査線の一部を共有
するゲート電極とを残して前記導体層をエッチング除去
し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層からなる半導体層と
を積層し、Ｖ属元素のドーピング処理を行って前記半導
体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、信号線または信号線を覆う部分
と、信号線始端部に形成される信号線端子部と、それぞ
れの画素領域において信号線から薄膜トランジスタ部を
通って画素電極部に延びる突出部とを残して前記金属層
および前記半導体層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線または信号線を覆う部分と、前記
信号線始端部に形成される信号線端子部と、それぞれの
画素領域において、前記信号線から薄膜トランジスタ部
に延びるドレイン電極と、前記ドレイン電極とチャネル
ギャップを隔てて対向配置されるソース電極と、前記画
素電極とを残して前記透明導電層をエッチング除去し、
次いで露出した前記金属層および前記Ｖ属元素のドーピ
ング処理により形成されたｎ+アモルファスシリコン層
をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記信号線端子部
上の保護絶縁層と、前記走査線端子部上の保護絶縁層お
よびゲ−ト絶縁層とをエッチング除去して、透明導電層
からなる画素電極と、金属層および透明導電層の積層膜
または透明導電層からなる信号線端子と、導体層からな
る走査線端子とを露出させることを特徴とするアクティ
ブマトリックス基板の製造方法。 - 【請求項１６】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、走査線と、走査線始端部に形成される走査線端子
部と、前記透明絶縁性基板の少なくとも一方の辺部にお
いて端部が前記走査線の同じ辺部の端部より外側に延び
る共通配線と、前記共通配線の端部を互いに電気的に接
続する共通配線連結線と、それぞれの画素領域において
前記走査線の一部を共有するゲ−ト電極と、前記共通配
線から延びる複数の共通電極とを残して前記導体層をエ
ッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と金属層とを積層し、
前記信号線または信号線を覆う部分と、信号線始端部に
形成される信号線端子部と、それぞれの画素領域におい
て前記信号線から薄膜トランジスタ部を通って画素電極
部に延びる突出部とを残して前記金属層と前記半導体層
とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
または金属の窒化膜層または第２の金属層を形成し、前
記信号線または信号線を覆う部分と、前記信号線始端部
に形成される信号線端子部と、それぞれの画素領域にお
いて前記信号線から前記ゲ−ト電極上に形成される薄膜
トランジスタ部に延びるドレイン電極と、前記ゲート絶
縁層を介して前記共通電極に対向して延びる画素電極
と、前記画素電極から薄膜トランジスタ部に延びて前記
ドレイン電極とチャネルギャップを隔てて配置されるソ
ース電極とを残して前記透明導電層または前記金属の窒
化膜層または前記第２の金属層をエッチング除去し、次
いで露出した前記金属層および前記ｎ+アモルファスシ
リコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部上の保護絶縁層と、
前記走査線端子部上の保護絶縁層およびゲート絶縁層と
をエッチング除去して、金属層と透明導電層もしくは金
属の窒化膜層との積層膜、透明導電層、金属の窒化膜
層、第２の金属層のいずれかからなる信号線端子と、導
体層からなる走査線端子とを露出させることを特徴とす
るアクティブマトリックス基板の製造方法。 - 【請求項１７】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、走査線と、走査線始端部に形成される走査線端子
部と、前記透明絶縁性基板の少なくとも一方の辺部にお
いて端部が前記走査線の同じ辺部の端部より外側に延び
る共通配線と、前記共通配線の端部を互いに電気的に接
続する共通配線連結線と、それぞれの画素領域において
前記走査線の一部を共有するゲ−ト電極と、前記共通配
線から延びる複数の共通電極とを残して前記導体層をエ
ッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層からなる半導体層と
を積層し、Ｖ属元素のドーピング処理を行って前記半導
体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、前記信号線または信号線を覆う部
分と、信号線始端部に形成される信号線端子部と、それ
ぞれの画素領域において前記信号線から薄膜トランジス
タ部を通って画素電極部に延びる突出部とを残して前記
金属層および前記半導体層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
または金属の窒化膜層または第２の金属層を形成し、前
記信号線または信号線を覆う部分と、前記信号線始端部
に形成される信号線端子部と、それぞれの画素領域にお
いて、前記信号線から前記ゲ−ト電極上に形成される薄
膜トランジスタ部に延びるドレイン電極と、前記ゲート
絶縁層を介して前記共通電極に対向して延びる画素電極
と、前記画素電極から薄膜トランジスタ部に延びて前記
ドレイン電極とチャネルギャップを隔てて配置されるソ
ース電極とを残して前記透明導電層または前記金属の窒
化膜層または前記第２の金属層をエッチング除去し、次
いで露出した前記金属層および前記Ｖ属元素のドーピン
グ処理により形成されたｎ+アモルファスシリコン層を
エッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部上の保護絶縁層と、
前記走査線端子部上の保護絶縁層およびゲート絶縁層と
をエッチング除去して、金属層と透明導電層もしくは金
属の窒化膜層との積層膜、透明導電層、金属の窒化膜
層、第２の金属層のいずれかからなる信号線端子と、導
体層からなる走査線端子とを露出させることを特徴とす
るアクティブマトリックス基板の製造方法。 - 【請求項１８】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、走査線と、走査線始端部に形成される走査線端子
部と、前記透明絶縁性基板の少なくとも一方の辺部にお
いて端部が前記走査線の同じ辺部の端部より外側に延び
る共通配線と、前記共通配線の端部を互いに電気的に接
続する共通配線連結線と、それぞれの画素領域におい
て、前記走査線の一部を共有するゲ−ト電極と、前記共
通配線から延びる複数の共通電極とを残して前記導体層
をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、前記信号線または信号線を覆う部分と、信号線始端
部に形成される信号線端子部と、それぞれの画素領域に
おいて、前記信号線から薄膜トランジスタ部を通って画
素電極部に延びる突出部と、前記突出部から前記ゲート
絶縁層を介して前記共通電極に対向して延びる画素電極
または画素電極を覆う部分とを残して前記金属層および
前記半導体層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
または金属の窒化膜層または第２の金属層を形成し、前
記信号線または信号線を覆う部分と、前記信号線始端部
に形成される信号線端子部と、それぞれの画素領域にお
いて、前記信号線から前記ゲ−ト電極上に形成される薄
膜トランジスタ部に延びるドレイン電極と、前記画素電
極または画素電極を覆う部分と、前記画素電極から薄膜
トランジスタ部に延びて前記ドレイン電極とチャネルギ
ャップを隔てて配置されるソース電極とを残して前記透
明導電層または前記金属の窒化膜層または前記第２の金
属層をエッチング除去し、次いで露出した前記金属層お
よび前記ｎ+アモルファスシリコン層をエッチング除去
し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部上の保護絶縁層と、
前記走査線端子部上の保護絶縁層およびゲート絶縁層と
をエッチング除去して、金属層と透明導電層もしくは金
属の窒化膜層との積層膜、透明導電層、金属の窒化膜
層、第２の金属層のいずれかからなる信号線端子と、導
体層からなる走査線端子とを露出させることを特徴とす
るアクティブマトリックス基板の製造方法。 - 【請求項１９】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、走査線と、走査線始端部に形成される走査線端子
部と、前記透明絶縁性基板の少なくとも一方の辺部にお
いて端部が前記走査線の同じ辺部の端部より外側に延び
る共通配線と、前記共通配線の端部を互いに電気的に接
続する共通配線連結線と、それぞれの画素領域におい
て、前記走査線の一部を共有するゲ−ト電極と、前記共
通配線から延びる複数の共通電極とを残して前記導体層
をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次、ゲー
ト絶縁層と、アモルファスシリコン層からなる半導体層
とを積層し、Ｖ属元素のドーピング処理を行って前記半
導体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、前記信号線または信号線を覆う部
分と、信号線始端部に形成される信号線端子部と、それ
ぞれの画素領域において、信号線から薄膜トランジスタ
部を通って画素電極部に延びる突出部と、この突出部か
らゲート絶縁層を介して共通電極に対向して延びる画素
電極または画素電極を覆う部分とを残して金属層および
半導体層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
または金属の窒化膜層または第２の金属層を形成し、前
記信号線または信号線を覆う部分と、前記信号線始端部
に形成される信号線端子部と、それぞれの画素領域にお
いて、前記信号線から前記ゲ−ト電極上に形成される薄
膜トランジスタ部に延びるドレイン電極と、前記画素電
極または画素電極を覆う部分と、前記画素電極から薄膜
トランジスタ部に延びて前記ドレイン電極とチャネルギ
ャップを隔てて配置されるソース電極とを残して前記透
明導電層または前記金属の窒化膜層または前記第２の金
属層をエッチング除去し、次いで露出した金属層および
Ｖ属元素のドーピング処理により形成されたｎ+アモル
ファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部上の保護絶縁層と、
前記走査線端子部上の保護絶縁層およびゲート絶縁層と
をエッチング除去して、金属層と透明導電層もしくは金
属の窒化膜層との積層膜、透明導電層、金属の窒化膜
層、第２の金属層のいずれかからなる信号線端子と、導
体層からなる走査線端子とを露出させることを特徴とす
るアクティブマトリックス基板の製造方法。 - 【請求項２０】 前記第１工程において、前記透明絶縁
性基板上にＡｌまたはＡｌを主体とする合金により、も
しくは高融点金属とその上にＡｌまたはＡｌを主体とす
る合金とを積層して、前記導体層を形成することを特徴
とする請求項１２〜請求項１９のいずれかに記載のアク
ティブマトリックス基板の製造方法。 - 【請求項２１】 前記第１工程において、前記透明絶縁
性基板上に１層以上の導電膜とその上に金属の窒化膜ま
たは透明導電膜とを積層して前記導体層を形成すること
を特徴とする請求項１２〜請求項１９のいずれかに記載
のアクティブマトリックス基板の製造方法。 - 【請求項２２】 前記第３工程において、高融点金属と
その上にＡｌまたはＡｌを主体とする合金とを積層して
前記第２の導体層もしくは第２の金属層を形成すること
を特徴とする請求項１３、請求項１６〜請求項１９記載
のアクティブマトリックス基板の製造方法。 - 【請求項２３】 前記第３工程において、１層以上の導
電膜とその上に金属の窒化膜または透明導電膜とを積層
して前記第２の導体層を形成することを特徴とする請求
項１３記載のアクティブマトリックス基板の製造方法。 - 【請求項２４】 前記金属の窒化膜をＴｉ、Ｔａ、Ｎ
ｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を
主体とする合金の窒化膜のいずれかから形成することを
特徴とする請求項２１または請求項２３に記載のアクテ
ィブマトリックス基板の製造方法。 - 【請求項２５】 前記金属の窒化膜を反応性スパッタリ
ングにより形成し、窒素濃度を２５原子％以上にするこ
とを特徴とする請求項２４に記載のアクティブマトリッ
クス基板の製造方法。 - 【請求項２６】 前記信号線がアモルファスシリコンか
らなる高抵抗線で相互に電気的に接続されたことを特徴
とする請求項１〜請求項５のいずれかに記載のアクティ
ブマトリックス基板。 - 【請求項２７】 前記信号線が、前記走査線と同時に形
成される浮遊電極上のアモルファスシリコン層を介して
相互に電気的に接続されることを特徴とする請求項１〜
請求項５のいずれかに記載のアクティブマトリックス基
板。 - 【請求項２８】 隣接する前記信号線が、画素領域より
信号入力側で、１組または複数組の対向する突出部を有
し、前記突出部がアモルファスシリコン層で相互に電気
的に接続されることを特徴とする請求項２６または請求
項２７に記載のアクティブマトリックス基板。 - 【請求項２９】 前記信号線が、アモルファスシリコン
からなる高抵抗線で共通配線に電気的に接続されること
を特徴とする請求項１〜請求項５のいずれかに記載のア
クティブマトリックス基板。 - 【請求項３０】 前記信号線が、前記走査線と同時に形
成される浮遊電極上のアモルファスシリコン層を介して
共通配線に電気的に接続されることを特徴とする請求項
１〜請求項５のいずれかに記載のアクティブマトリック
ス基板。 - 【請求項３１】 前記信号線と、前記信号線と同層に形
成された前記共通配線、もしくは前記走査線と同層に形
成された前記共通配線に接続され前記信号線と同層に形
成された信号線連結線とが、前記信号線の終端部で、１
組または複数組の対向する突出部を有し、前記突出部が
アモルファスシリコン層で相互に電気的に接続されたこ
とを特徴とする請求項２９または請求項３０に記載のア
クティブマトリックス基板。 - 【請求項３２】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板において、 前記ドレイン電極および前記ソース電極が透明導電層上
に金属層を積層して形成され、前記ソース電極の前記透
明導電層と前記金属層との積層膜が、前記ゲート絶縁層
および前記半導体層が積層された積層膜の側面を覆うよ
うに前記透明絶縁性基板上に垂下し、さらに前記金属層
下層の透明導電層が前記透明絶縁性基板上を前記窓部に
延びて前記画素電極を形成し、かつ前記走査線と共に形
成された前記透明絶縁性基板上の導体層の側面が全て前
記ゲート絶縁層で被覆されたことを特徴とするアクティ
ブマトリックス基板。 - 【請求項３３】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する前記走査線と信号線
とに囲まれて前記走査線と前記信号線とを含む画素領域
が配列され、当該領域にゲート電極と、前記ゲ−ト電極
にゲート絶縁層を介して対向する島状の半導体層と、前
記半導体層上にチャネルギャップを隔てて形成された一
対のドレイン電極およびソース電極とからなる逆スタガ
型薄膜トランジスタが形成され、前記走査線と前記信号
線とに囲まれた窓部に配設された櫛歯状の画素電極と、
前記画素電極に対向して前記共通配線に接続された櫛歯
状の共通電極とが形成され、前記ゲート電極は前記走査
線に、前記ドレイン電極は前記信号線に、前記ソース電
極は前記画素電極にそれぞれ接続され、前記画素電極と
前記共通電極との間に前記透明絶縁性基板面に対して横
方向の電界を形成するアクティブマトリックス基板にお
いて、 前記ソース電極の導体層が、前記ゲート絶縁層および前
記半導体層が積層された積層膜の側面を覆うように前記
透明絶縁性基板上に垂下し、さらに前記透明絶縁性基板
上を前記窓部に延びて前記画素電極を形成し、かつ前記
走査線と共に形成された前記透明絶縁性基板上の導体層
の側面が全て前記ゲート絶縁層で被覆されたことを特徴
とするアクティブマトリックス基板。 - 【請求項３４】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板において、 前記ドレイン電極および前記ソース電極がいずれも金属
層上に透明導電層を積層して形成され、前記ソース電極
上層の前記透明導電層が、前記ゲート絶縁層と前記半導
体層と前記金属層とが積層された積層膜の側面を覆うよ
うに前記透明絶縁性基板上に垂下し、さらに前記透明絶
縁性基板上を前記窓部に延びて前記画素電極を形成し、
かつ前記走査線と共に形成された前記透明絶縁性基板上
の導体層の側面が全て前記ゲート絶縁層で被覆されたこ
とを特徴とするアクティブマトリックス基板。 - 【請求項３５】 前記ソース電極および前記ドレイン電
極の下層に配された前記半導体層上層のオーミックコン
タクト層の厚さが３ｎｍ〜６ｎｍの範囲内であることを
特徴とする請求項３４に記載のアクティブマトリックス
基板。 - 【請求項３６】 前記信号線が高融点金属とその上にＡ
ｌまたはＡｌを主体とする合金とを積層した積層膜で形
成されたことを特徴とする請求項３３に記載のアクティ
ブマトリックス基板。 - 【請求項３７】 前記信号線が２層以上の導電膜からな
る積層膜で形成され、前記積層膜の最上層が金属の窒化
膜または透明導電膜で形成されたことを特徴とする請求
項３３に記載のアクティブマトリックス基板。 - 【請求項３８】 前記金属の窒化膜が、Ｔｉ、Ｔａ、Ｎ
ｂ、Ｃｒまたはこれらのうち少なくとも１種の金属を主
体とする合金の窒化膜であることを特徴とする請求項３
７に記載のアクティブマトリックス基板。 - 【請求項３９】 前記金属の窒化膜の窒素濃度が２５原
子％以上であることを特徴とする請求項３８に記載のア
クティブマトリックス基板。 - 【請求項４０】 前記薄膜トランジスタ部のチャネルギ
ャップが延びる方向の前記半導体層の両側側面の一部が
前記保護絶縁層で被覆されたことを特徴とする請求項３
２〜請求項３５のいずれかに記載のアクティブマトリッ
クス基板。 - 【請求項４１】 前記走査線が２層以上の導電膜からな
る積層膜で形成され、前記積層膜の最上層が下層の前記
導電膜のエッチング保護層になっていることを特徴とす
る請求項３２〜請求項３５のいずれかに記載のアクティ
ブマトリックス基板。 - 【請求項４２】 前記下層の導電膜の少なくとも１層が
ＡｌまたはＡｌを主体とする合金からなり、前記最上層
の導電膜がＴｉ、Ｔａ、Ｎｂ、またはこれらのうち少な
くとも１種の金属を主体とする合金、もしくはＴｉ、Ｔ
ａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも１種の
金属を主体とする合金の窒化膜のいずれかからなること
を特徴とする請求項４１に記載のアクティブマトリック
ス基板。 - 【請求項４３】 前記走査線が形成される第１の導体層
と前記信号線が形成される第２の導体層とが接続する接
続部が形成され、前記接続部が前記保護絶縁層の開口部
と重ならないように配置されたことを特徴とする請求項
３２、請求項３４または請求項３５のいずれかに記載の
アクティブマトリックス基板。 - 【請求項４４】 前記走査線が形成される第１の導体層
と前記信号線が形成される第２の導体層とが、前記ゲー
ト絶縁層と前記半導体層とを貫通する開口部を通して直
接接続されたことを特徴とする請求項３２または請求項
３３に記載のアクティブマトリックス基板。 - 【請求項４５】 前記走査線が形成される第１の導体層
と前記信号線が形成される第２の導体層とが、前記ゲー
ト絶縁層と前記半導体層とを貫通する開口部を通して前
記透明導電層により接続されたことを特徴とする請求項
３４または請求項３５に記載のアクティブマトリックス
基板。 - 【請求項４６】 前記ゲート絶縁層と半導体層とからな
る積層膜を介して互いに対向する前段走査線の導体層と
当該画素電極から延びる透明導電層とにより蓄積容量部
が形成され、この蓄積容量部において透明導電層および
半導体層の末端側面が一致していることを特徴とする請
求項３２に記載のアクティブマトリックス基板。 - 【請求項４７】 ゲート絶縁層と半導体層とからなる積
層膜を介して互いに対向する前段走査線の導体層と当該
画素領域の金属層およびその上に積層された透明導電層
とにより蓄積容量部が形成され、この蓄積容量部におい
て透明導電層および金属層および半導体層の末端側面が
一致していることを特徴とする請求項３４または請求項
３５に記載のアクティブマトリックス基板。 - 【請求項４８】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、走査線端子部位に形成
される走査線端子部と、それぞれの画素領域において前
記走査線から薄膜トランジスタ部に延びる、もしくは前
記走査線の一部を共有する前記ゲート電極とを残して前
記導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、第１工程
でパターン形成された導体層上の所定の開口部を除き、
少なくとも前記導体層の上面および側面全体が前記ゲー
ト絶縁層で覆われるように残して前記半導体層および前
記ゲート絶縁層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に順次透明導
電層と金属層とを積層し、前記信号線と、信号線端子部
位に形成される信号線端子部と、前記走査線端子部上に
形成された前記開口部を通して前記走査線端子部に接続
する接続電極部と、それぞれの画素領域において前記信
号線から薄膜トランジスタ部に延びる前記ドレイン電極
と、前記画素電極と、前記画素電極から薄膜トランジス
タ部に延びて前記ドレイン電極とチャネルギャップを隔
てて対向配置される前記ソース電極とを残して前記金属
層および前記透明導電層をエッチング除去し、次いで露
出した前記ｎ+アモルファスシリコン層をエッチング除
去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記接続電極部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記薄膜トランジスタ部の前記半導体層が形成される
ように残して前記保護絶縁層および前記半導体層とを順
次エッチング除去した後、前記画素電極および前記接続
電極部および前記信号線端子部上の前記保護絶縁層に形
成された開口部に露出した前記金属層をエッチング除去
して、前記透明導電層からなる前記画素電極および前記
信号線端子と、前記導体層上に前記半導体層および前記
ゲート絶縁層を貫通する前記開口部を通して前記透明導
電層が積層された走査線端子とを露出させることを特徴
とするアクティブマトリックス基板の製造方法。 - 【請求項４９】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、それぞれの画素領域に
おいて前記走査線から薄膜トランジスタ部に延びる、も
しくは前記走査線の一部を共有する前記ゲート電極とを
残して前記導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、第１工程
でパターン形成された導体層上の所定の開口部を除き、
少なくとも前記導体層の上面および側面全体が前記ゲー
ト絶縁層で覆われるように残して前記半導体層および前
記ゲート絶縁層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に順次透明導
電層と金属層とを積層し、前記信号線と、信号線端子部
位に形成される信号線端子部と、前記走査線端部上に形
成された前記開口部を通して前記走査線端部に接続する
接続電極部と、前記接続電極部からさらに延びて走査線
端子部位に形成される走査線端子部と、それぞれの画素
領域において前記信号線から薄膜トランジスタ部に延び
る前記ドレイン電極と、前記画素電極と、前記画素電極
から前記薄膜トランジスタ部に延びて前記ドレイン電極
とチャネルギャップを隔てて対向配置される前記ソース
電極とを残して前記金属層および前記透明導電層をエッ
チング除去し、次いで露出した前記ｎ+アモルファスシ
リコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記走査線端子部
および前記信号線端子部上の前記保護絶縁層と、少なく
とも薄膜トランジスタ部の前記半導体層が形成されるよ
うに残して前記保護絶縁層および前記半導体層とを順次
エッチング除去した後、前記画素電極および前記走査線
端子部および前記信号線端子部上の前記保護絶縁層に形
成された開口部に露出した前記金属層をエッチング除去
して、透明導電層からなる前記画素電極および前記走査
線端子および前記信号線端子を露出させることを特徴と
するアクティブマトリックス基板の製造方法。 - 【請求項５０】 透明絶縁性基板上において、直交する
信号線と走査線とに囲まれて前記信号線と前記走査線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、走査線端子部位に形成
される走査線端子部と、それぞれの画素領域において前
記走査線から薄膜トランジスタ部に延びる、もしくは前
記走査線の一部を共有する前記ゲート電極と、隣合う走
査線の間に前記走査線と非接触に形成され前記信号線の
一部となる下層信号線とを残して前記導体層をエッチン
グ除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、第１工程
でパターン形成された導体層上の所定の開口部を除き、
少なくとも前記導体層の上面および側面全体が前記ゲー
ト絶縁層で覆われるように残して前記半導体層および前
記ゲート絶縁層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に順次透明導
電層と金属層とを積層し、信号線端子部位に形成される
信号線端子部と、前記走査線端子部上に形成された前記
開口部を通して前記走査線端子部に接続する接続電極部
と、隣接する画素領域の走査線を挟んで対向する前記下
層信号線に前記半導体層および前記ゲート絶縁層を貫通
する開口部を通して接続する上層信号線と、それぞれの
画素領域において前記上層信号線から薄膜トランジスタ
部に延びる前記ドレイン電極と、前記画素電極と、前記
画素電極から前記薄膜トランジスタ部に延びて前記ドレ
イン電極とチャネルギャップを隔てて対向配置される前
記ソース電極とを残して前記金属層と前記透明導電層と
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記接続電極部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記薄膜トランジスタ部の前記半導体層が形成される
ように残して前記保護絶縁層および前記半導体層とを順
次エッチング除去した後、前記画素電極および前記接続
電極部および前記信号線端子部上の前記保護絶縁層に形
成された開口部に露出した前記金属層をエッチング除去
して、前記透明導電層からなる前記画素電極および前記
信号線端子と、導体層上に前記半導体層および前記ゲー
ト絶縁層を貫通する開口部を通して前記透明導電層が積
層された走査線端子とを露出させることを特徴とするア
クティブマトリックス基板の製造方法。 - 【請求項５１】 透明絶縁性基板上において、直交する
信号線と走査線とに囲まれて前記信号線と前記走査線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、第１工程において、前記透明絶
縁性基板上に導体層を形成し、少なくとも前記走査線
と、それぞれの画素領域において前記走査線から薄膜ト
ランジスタ部に延びる、もしくは前記走査線の一部を共
有する前記ゲート電極と、隣合う走査線の間に前記走査
線と非接触に形成され前記信号線の一部となる下層信号
線とを残して前記導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、第１工程
でパターン形成された導体層上の所定の開口部を除き、
少なくとも前記導体層の上面および側面全体が前記ゲー
ト絶縁層で覆われるように残して前記半導体層および前
記ゲート絶縁層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に順次透明導
電層と金属層とを積層し、信号線端子部位に形成される
信号線端子部と、前記走査線端部上に形成された前記開
口部を通して前記走査線端部に接続する接続電極部と、
前記接続電極部からさらに延びて走査線端子部位に形成
される走査線端子部と、隣接する画素領域の走査線を挟
んで対向する前記下層信号線に前記半導体層および前記
ゲート絶縁層を貫通する開口部を通して接続する上層信
号線と、それぞれの画素領域において前記上層信号線か
ら前記薄膜トランジスタ部に延びる前記ドレイン電極
と、前記画素電極と、前記画素電極から前記薄膜トラン
ジスタ部に延びて前記ドレイン電極とチャネルギャップ
を隔てて対向配置される前記ソース電極とを残して前記
金属層および前記透明導電層をエッチング除去し、次い
で露出した前記ｎ+アモルファスシリコン層をエッチン
グ除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記走査線端子部
および前記信号線端子部上の前記保護絶縁層と、少なく
とも前記薄膜トランジスタの前記半導体層が形成される
ように残して前記保護絶縁層および前記半導体層とを順
次エッチング除去した後、前記画素電極および前記走査
線端子部および前記信号線端子部上の前記保護絶縁層の
開口部に露出した前記金属層をエッチング除去して、透
明導電層からなる前記画素電極および前記走査線端子お
よび前記信号線端子を露出させることを特徴とするアク
ティブマトリックス基板の製造方法。 - 【請求項５２】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する前記走査線と信号線
とに囲まれて前記走査線と前記信号線とを含む画素領域
が配列され、当該領域にゲート電極と、前記ゲ−ト電極
にゲート絶縁層を介して対向する島状の半導体層と、前
記半導体層上にチャネルギャップを隔てて形成された一
対のドレイン電極およびソース電極とからなる逆スタガ
型薄膜トランジスタが形成され、前記走査線と前記信号
線とに囲まれた窓部に配設された櫛歯状の画素電極と、
前記画素電極に対向して前記共通配線に接続された櫛歯
状の共通電極とが形成され、前記ゲート電極は前記走査
線に、前記ドレイン電極は前記信号線に、前記ソース電
極は前記画素電極にそれぞれ接続され、前記画素電極と
前記共通電極との間に前記透明絶縁性基板面に対して横
方向の電界を形成するアクティブマトリックス基板の製
造方法において、 第１工程において、前記透明絶縁性基板上に第１の導体
層を形成し、少なくとも前記走査線と、走査線端子部位
に形成される走査線端子部と、前記共通配線と、それぞ
れの画素領域において前記走査線の一部を共有する前記
ゲ−ト電極とを残して前記第１の導体層をエッチング除
去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、前記第１
工程でパターン形成された前記第１の導体層上の所定の
開口部を除き、少なくとも前記第１の導体層の上面およ
び側面全体が前記ゲート絶縁層で覆われるように残して
前記半導体層および前記ゲート絶縁層をエッチング除去
し、 第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、前記信号線と、信号線端子部位に形成され
る信号線端子部と、前記走査線端子部上に形成された前
記開口部を通して前記走査線端子部に接続する接続電極
部と、前記共通配線の端部上に形成された前記開口部に
接続して前記共通配線の端部を電気的に接続する共通配
線連結線と、前記共通配線連結線に接続する共通配線端
子部と、それぞれの画素領域において前記信号線から前
記ゲ−ト電極上に延びる前記ドレイン電極と、前記半導
体層および前記ゲート絶縁層を貫通する前記開口部を通
して基部が前記共通配線に接続される複数の共通電極
と、前記共通電極に挟まれるように延びる前記画素電極
と、前記画素電極から前記薄膜トランジスタ部に延びて
前記ドレイン電極とチャネルギャップを隔てて対向配置
される前記ソース電極とを残して前記第２の導体層をエ
ッチング除去し、次いで露出した前記ｎ+アモルファス
シリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記接続電極部および前記信号線端子
部および前記共通配線端子部上の前記保護絶縁層と、少
なくとも前記薄膜トランジスタの半導体層が形成される
ように残して前記保護絶縁層および前記半導体層とを順
次エッチング除去して、前記第１の導体層上に半導体層
およびゲート絶縁層を貫通する開口部を通して前記第２
の導体層が積層されてなる走査線端子と、前記第２の導
体層からなる信号線端子および共通配線端子とを露出さ
せることを特徴とするアクティブマトリックス基板の製
造方法。 - 【請求項５３】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に第１の導体
層を形成し、少なくとも前記走査線と、前記共通配線
と、それぞれの画素領域において前記走査線の一部を共
有する前記ゲ−ト電極とを残して前記第１の導体層をエ
ッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、前記第１
工程でパターン形成された前記第１の導体層上の所定の
開口部を除き、少なくとも前記第１の導体層の上面およ
び側面全体が前記ゲート絶縁層で覆われるように残して
前記半導体層および前記ゲート絶縁層をエッチング除去
し、 第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、前記信号線と、信号線端子部位に形成され
る信号線端子部と、前記走査線端部上に形成された前記
開口部を通して前記走査線端部に接続する接続電極部
と、前記接続電極部からさらに延びて形成される走査線
端子部と、前記共通配線端部上に形成された前記開口部
を通して前記共通配線端部に接続し、これらを電気的に
接続する共通配線連結線と、前記共通配線連結線に接続
する共通配線端子部と、それぞれの画素領域において前
記信号線から前記走査線上に形成される薄膜トランジス
タ部に延びる前記ドレイン電極と、半導体層およびゲー
ト絶縁層を貫通する前記開口部を通して基部が前記共通
配線に接続される複数の前記共通電極と、前記共通電極
に挟まれるように延びる前記画素電極と、前記画素電極
から前記薄膜トランジスタ部に延びて前記ドレイン電極
とチャネルギャップを隔てて対向配置される前記ソース
電極とを残して前記第２の導体層をエッチング除去し、
次いで露出した前記ｎ+アモルファスシリコン層をエッ
チング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部および前記走査線端
子部および前記共通配線端子部上の保護絶縁層と、少な
くとも前記薄膜トランジスタの半導体層が形成されるよ
うに残して前記保護絶縁層および前記半導体層とを順次
エッチング除去して、前記第２の導体層からなる走査線
端子および信号線端子および共通配線端子を露出させる
ことを特徴とするアクティブマトリックス基板の製造方
法。 - 【請求項５４】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板におい
て、 第１工程において、前記透明絶縁性基板上に第１の導体
層を形成し、少なくとも前記走査線と、走査線端子部位
に形成される走査線端子部と、前記共通配線と、それぞ
れの画素領域において前記走査線の一部を共有する前記
ゲ−ト電極と、前記共通配線から延びる複数の前記共通
電極とを残して前記第１の導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、前記第１
工程でパターン形成された前記第１の導体層上の所定の
開口部を除き、少なくとも前記第１の導体層の上面およ
び側面全体が前記ゲート絶縁層で覆われるように残して
前記半導体層およびゲート絶縁層をエッチング除去し、 第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、前記信号線と、信号線端子部位に形成され
る信号線端子部と、前記走査線端子部上に形成された前
記開口部を通して前記走査線端子部に接続する接続電極
部と、前記共通配線端部上に形成された前記開口部を通
して前記共通配線端部に接続し、これらを電気的に接続
する共通配線連結線と、前記共通配線連結線に接続する
共通配線端子部と、それぞれの画素領域において前記信
号線から前記ゲート電極上に延びる前記ドレイン電極
と、前記共通電極に対向して延びる前記画素電極と、前
記画素電極から前記薄膜トランジスタ部に延びて前記ド
レイン電極とチャネルギャップを隔てて対向配置される
前記ソース電極とを残して前記第２の導体層をエッチン
グ除去し、次いで露出した前記ｎ+アモルファスシリコ
ン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記接続電極部および前記信号線端子
部および前記共通配線端子部上の前記保護絶縁層と、少
なくとも前記薄膜トランジスタの半導体層が形成される
ように残して前記保護絶縁層および前記半導体層とを順
次エッチング除去して、前記第１の導体層上に半導体層
およびゲート絶縁層を貫通する開口部を通して前記第２
の導体層が積層されてなる走査線端子と、前記第２の導
体層からなる信号線端子および共通配線端子とを露出さ
せることを特徴とするアクティブマトリックス基板の製
造方法。 - 【請求項５５】 透明絶縁性基板上に走査線と共通配線
とが交互に複数配列され、直交する走査線と信号線とに
囲まれて前記走査線と前記信号線とを含む画素領域が配
列され、当該領域にゲート電極と、前記ゲ−ト電極にゲ
ート絶縁層を介して対向する島状の半導体層と、前記半
導体層上にチャネルギャップを隔てて形成された一対の
ドレイン電極およびソース電極とからなる逆スタガ型薄
膜トランジスタが形成され、前記走査線と前記信号線と
に囲まれた窓部に配設された櫛歯状の画素電極と、前記
画素電極に対向して前記共通配線に接続された櫛歯状の
共通電極とが形成され、前記ゲート電極は前記走査線
に、前記ドレイン電極は前記信号線に、前記ソース電極
は前記画素電極にそれぞれ接続され、前記画素電極と前
記共通電極との間に前記透明絶縁性基板面に対して横方
向の電界を形成するアクティブマトリックス基板の製造
方法において、 第１工程において、前記透明絶縁性基板上に第１の導体
層を形成し、少なくとも前記走査線と、前記共通配線
と、それぞれの画素領域において前記走査線の一部を共
有する前記ゲ−ト電極と、前記共通配線から延びる複数
の前記共通電極とを残して前記第１の導体層をエッチン
グ除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層とを積層し、前記第１
工程でパターン形成された前記第１の導体層上の所定の
開口部を除き、少なくとも前記第１の導体層の上面およ
び側面全体が前記ゲート絶縁層で覆われるように残して
前記半導体層および前記ゲート絶縁層をエッチング除去
し、 第３工程において、前記透明絶縁性基板上に第２の導体
層を形成し、前記信号線と、信号線端子部位に形成され
る信号線端子部と、前記走査線端部上に形成された前記
開口部を通して前記走査線端部に接続する接続電極部
と、前記接続電極部からさらに延びて形成される走査線
端子部と、前記共通配線端部上に形成された前記開口部
を通して前記共通配線端部に接続し、これらを電気的に
接続する共通配線連結線と、前記共通配線連結線に接続
する共通配線端子部と、それぞれの画素領域において前
記信号線から前記走査線上に形成される薄膜トランジス
タ部に延びる前記ドレイン電極と、前記共通電極に挟ま
れるように延びる前記画素電極と、前記画素電極から前
記薄膜トランジスタ部に延びて前記ドレイン電極とチャ
ネルギャップを隔てて対向配置される前記ソース電極と
を残して前記第２の導体層をエッチング除去し、次いで
露出した前記ｎ+アモルファスシリコン層をエッチング
除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記信号線端子部および前記走査線端
子部および前記共通配線端子部上の保護絶縁層と、少な
くとも前記薄膜トランジスタの半導体層が形成されるよ
うに残して前記保護絶縁層および前記半導体層とを順次
エッチング除去して、前記第２の導体層からなる走査線
端子および信号線端子および共通配線端子を露出させる
ことを特徴とするアクティブマトリックス基板の製造方
法。 - 【請求項５６】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、走査線端子部位に形成
される走査線端子部と、それぞれの画素領域において前
記走査線から薄膜トランジスタ部に延びる、もしくは前
記走査線の一部を共有する前記ゲート電極とを残して前
記導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、少なくとも前記第１工程でパターン形成された前記
導体層上の所定の開口部および画素電極が形成される部
位の前記金属層および前記半導体層および前記ゲート絶
縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線と、信号線端子部位に形成される
信号線端子部と、前記走査線端子部上に形成された前記
開口部を通して前記走査線端子部に接続する接続電極部
と、それぞれの画素領域において、前記信号線から薄膜
トランジスタ部に延びる前記ドレイン電極と、前記画素
電極と、前記画素電極から前記薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて対向
配置される前記ソース電極とを残して前記透明導電層を
エッチング除去し、次いで露出した前記金属層および前
記ｎ+アモルファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記接続電極部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記信号線の上面および側面全体が前記保護絶縁層で
覆われるようにかつ前記薄膜トランジスタの半導体層が
形成されるように残して前記保護絶縁層および前記半導
体層とを順次エッチング除去して、透明導電層からなる
前記画素電極と、金属層および透明導電層の積層膜また
は透明導電層からなる前記信号線端子と、前記導体層上
に前記半導体層および前記ゲート絶縁層を貫通する前記
開口部を通して透明導電層が積層されてなる走査線端子
とを露出させることを特徴とするアクティブマトリック
ス基板の製造方法。 - 【請求項５７】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、第１工程において、前記透明絶
縁性基板上に導体層を形成し、少なくとも前記走査線
と、それぞれの画素領域において前記走査線から薄膜ト
ランジスタ部に延びる、もしくは前記走査線の一部を共
有する前記ゲート電極とを残して前記導体層をエッチン
グ除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、少なくとも前記第１工程でパターン形成された前記
導体層上の所定の開口部および画素電極が形成される部
位の前記金属層および前記半導体層および前記ゲート絶
縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線と、信号線端子部位に形成される
信号線端子部と、前記走査線端部上に形成された前記開
口部を通して前記走査線端部に接続する接続電極部と、
前記接続電極部からさらに延びて形成される走査線端子
部と、それぞれの画素領域において前記信号線から薄膜
トランジスタ部に延びる前記ドレイン電極と、前記画素
電極と、前記画素電極から前記薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて対向
配置される前記ソース電極とを残して前記透明導電層を
エッチング除去し、次いで露出した前記金属層および前
記ｎ+アモルファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記走査線端子部
および前記信号線端子部上の前記保護絶縁層と、少なく
とも前記信号線の上面および側面全体が前記保護絶縁層
で覆われるようにかつ前記薄膜トランジスタの半導体層
が形成されるように残して前記保護絶縁層および前記半
導体層とを順次エッチング除去して、透明導電層からな
る前記画素電極と、金属層および透明導電層の積層膜ま
たは透明導電層からなる走査線端子および信号線端子と
を露出させることを特徴とするアクティブマトリックス
基板の製造方法。 - 【請求項５８】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、走査線端子部位に形成
される走査線端子部と、隣合う走査線の間に前記走査線
と非接触に形成され信号線の一部となる下層信号線と、
それぞれの画素領域において、前記走査線から薄膜トラ
ンジスタ部に延びる、もしくは前記走査線の一部を共有
する前記ゲート電極とを残して前記導体層をエッチング
除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、少なくとも前記第１工程でパターン形成された前記
導体層上の所定の開口部および画素電極が形成される部
位の前記金属層および前記半導体層および前記ゲート絶
縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、隣接する画素領域の前記走査線を挟んで対向
する前記下層信号線に前記半導体層および前記ゲート絶
縁層を貫通する前記開口部を通して互いに接続する上層
信号線と、信号線端子部位に形成される信号線端子部
と、前記走査線端子部上に形成された前記開口部を通し
て前記走査線端子部に接続する接続電極部と、それぞれ
の画素領域において、前記上層信号線から薄膜トランジ
スタ部に延びる前記ドレイン電極と、前記画素電極と、
前記画素電極から前記薄膜トランジスタ部に延びて前記
ドレイン電極とチャネルギャップを隔てて対向配置され
る前記ソース電極とを残して前記透明導電層をエッチン
グ除去し、次いで露出した前記金属層および前記ｎ+ア
モルファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記接続電極部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記上層信号線の上面および側面全体が前記保護絶縁
層で覆われるようにかつ前記薄膜トランジスタの半導体
層が形成されるように残して前記保護絶縁層および前記
半導体層とを順次エッチング除去して、透明導電層から
なる前記画素電極と、金属層および透明導電層の積層膜
または透明導電層からなる信号線端子と、前記導体層上
に前記半導体層および前記ゲート絶縁層を貫通する開口
部を通して透明導電層が積層されてなる走査線端子とを
露出させることを特徴とするアクティブマトリックス基
板の製造方法。 - 【請求項５９】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、隣合う走査線の間に前
記走査線と非接触に形成され信号線の一部となる下層信
号線と、それぞれの画素領域において、前記走査線から
薄膜トランジスタ部に延びる、もしくは前記走査線の一
部を共有する前記ゲート電極とを残して前記導体層をエ
ッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層およびｎ+アモルフ
ァスシリコン層からなる半導体層と、金属層とを積層
し、少なくとも前記第１工程でパターン形成された前記
導体層上の所定の開口部および画素電極が形成される部
位の前記金属層および前記半導体層および前記ゲート絶
縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、隣接する画素領域の前記走査線を挟んで対向
する前記下層信号線に前記半導体層および前記ゲート絶
縁層を貫通する開口部を通して互いに接続する上層信号
線と、信号線端子部位に形成される信号線端子部と、前
記走査線端部上に形成された前記開口部を通して前記走
査線端部に接続する接続電極部と、前記接続電極部から
さらに延びて形成される走査線端子部と、それぞれの画
素領域において、前記上層信号線から薄膜トランジスタ
部に延びる前記ドレイン電極と、前記画素電極と、前記
画素電極から前記薄膜トランジスタ部に延びて前記ドレ
イン電極とチャネルギャップを隔てて対向配置される前
記ソース電極とを残して前記透明導電層をエッチング除
去し、次いで露出した前記金属層および前記ｎ+アモル
ファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記走査線端子部
および前記信号線端子部上の前記保護絶縁層と、少なく
とも前記上層信号線の上面および側面全体が前記保護絶
縁層で覆われるようにかつ前記薄膜トランジスタの半導
体層が形成されるように残して前記保護絶縁層および前
記半導体層とを順次エッチング除去して、透明導電層か
らなる前記画素電極と、金属層および透明導電層の積層
膜または透明導電層からなる走査線端子および信号線端
子とを露出させることを特徴とするアクティブマトリッ
クス基板の製造方法。 - 【請求項６０】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、走査線端子部位に形成
される走査線端子部と、それぞれの画素領域において前
記走査線から薄膜トランジスタ部に延びる、もしくは前
記走査線の一部を共有する前記ゲート電極とを残して前
記導体層をエッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層からなる半導体層と
を積層し、Ｖ属元素のドーピング処理を行って前記半導
体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、少なくとも前記第１工程でパター
ン形成された前記導体層上の所定の開口部および画素電
極が形成される部位の前記金属層および前記半導体層お
よび前記ゲート絶縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線と、信号線端子部位に形成される
信号線端子部と、前記走査線端子部上に形成された前記
開口部を通して前記走査線端子部に接続する接続電極部
と、それぞれの画素領域において、前記信号線から薄膜
トランジスタ部に延びる前記ドレイン電極と、前記画素
電極と、前記画素電極から前記薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて対向
配置される前記ソース電極とを残して前記透明導電層を
エッチング除去し、次いで露出した前記金属層および前
記Ｖ属元素のドーピング処理により形成されたｎ+アモ
ルファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記接続電極部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記信号線の上面および側面全体が前記保護絶縁層で
覆われるようにかつ前記薄膜トランジスタの半導体層が
形成されるように残して前記保護絶縁層および前記半導
体層とを順次エッチング除去して、透明導電層からなる
前記画素電極と、金属層および透明導電層の積層膜また
は透明導電層からなる信号線端子と、前記導体層上に前
記半導体層および前記ゲート絶縁層を貫通する開口部を
通して透明導電層が積層されてなる走査線端子とを露出
させることを特徴とするアクティブマトリックス基板の
製造方法。 - 【請求項６１】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、第１工程において、前記透明絶
縁性基板上に導体層を形成し、少なくとも前記走査線
と、それぞれの画素領域において、前記走査線から薄膜
トランジスタ部に延びる、もしくは前記走査線の一部を
共有する前記ゲート電極とを残して前記導体層をエッチ
ング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層からなる半導体層と
を積層し、Ｖ属元素のドーピング処理を行って前記半導
体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、前記第１工程でパターン形成され
た前記導体層上の所定の開口部および画素電極が形成さ
れる部位の前記金属層および前記半導体層および前記ゲ
ート絶縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、前記信号線と、信号線端子部位に形成される
信号線端子部と、前記走査線端部上に形成された前記開
口部を通して前記走査線端部に接続する接続電極部と、
前記接続電極部からさらに延びて形成される走査線端子
部と、それぞれの画素領域において前記信号線から薄膜
トランジスタ部に延びる前記ドレイン電極と、前記画素
電極と、前記画素電極から前記薄膜トランジスタ部に延
びて前記ドレイン電極とチャネルギャップを隔てて対向
配置される前記ソース電極とを残して前記透明導電層を
エッチング除去し、次いで露出した前記金属層および前
記Ｖ属元素のドーピング処理により形成されたｎ+アモ
ルファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記走査線端子部
および前記信号線端子部上の前記保護絶縁層と、少なく
とも前記信号線の上面および側面全体が前記保護絶縁層
で覆われるようにかつ前記薄膜トランジスタの半導体層
が形成されるように残して前記保護絶縁層および前記半
導体層とを順次エッチング除去して、透明導電層からな
る前記画素電極と、金属層および透明導電層の積層膜ま
たは透明導電層からなる走査線端子および信号線端子と
を露出させることを特徴とするアクティブマトリックス
基板の製造方法。 - 【請求項６２】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、走査線端子部位に形成
される走査線端子部と、隣合う走査線の間に前記走査線
と非接触に形成され信号線の一部となる下層信号線と、
それぞれの画素領域において前記走査線から薄膜トラン
ジスタ部に延びる、もしくは前記走査線の一部を共有す
る前記ゲート電極とを残して前記導体層をエッチング除
去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層からなる半導体層と
を積層し、Ｖ属元素のドーピング処理を行って前記半導
体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、少なくとも前記第１工程でパター
ン形成された前記導体層上の所定の開口部および画素電
極が形成される部位の前記金属層および前記半導体層お
よび前記ゲート絶縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、隣接する画素領域の前記走査線を挟んで対向
する前記下層信号線に前記半導体層および前記ゲート絶
縁層を貫通する前記開口部を通して互いに接続する上層
信号線と、信号線端子部位に形成される信号線端子部
と、前記走査線端子部上に形成された前記開口部を通し
て前記走査線端子部に接続する接続電極部と、それぞれ
の画素領域において、前記上層信号線から薄膜トランジ
スタ部に延びる前記ドレイン電極と、前記画素電極と、
前記画素電極から前記薄膜トランジスタ部に延びて前記
ドレイン電極とチャネルギャップを隔てて対向配置され
る前記ソース電極とを残して前記透明導電層をエッチン
グ除去し、次いで露出した前記金属層および前記Ｖ属元
素のドーピング処理により形成されたｎ+アモルファス
シリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記接続電極部お
よび前記信号線端子部上の前記保護絶縁層と、少なくと
も前記上層信号線の上面および側面全体が前記保護絶縁
層で覆われるようにかつ前記薄膜トランジスタの半導体
層が形成されるように残して前記保護絶縁層および前記
半導体層とを順次エッチング除去して、透明導電層から
なる前記画素電極と、金属層および透明導電層の積層膜
または透明導電層からなる信号線端子と、前記導体層上
に前記半導体層および前記ゲート絶縁層を貫通する開口
部を通して透明導電層が積層されてなる走査線端子とを
露出させることを特徴とするアクティブマトリックス基
板の製造方法。 - 【請求項６３】 透明絶縁性基板上において、直交する
走査線と信号線とに囲まれて前記走査線と前記信号線と
を含む画素領域が配列され、当該領域にゲート電極と、
前記ゲ−ト電極にゲート絶縁層を介して対向する島状の
半導体層と、前記半導体層上にチャネルギャップを隔て
て形成された一対のドレイン電極およびソース電極とか
らなる逆スタガ型薄膜トランジスタが形成され、前記走
査線と前記信号線とに囲まれた光が透過する窓部に画素
電極が形成され、前記ゲート電極は前記走査線に、前記
ドレイン電極は前記信号線に、前記ソース電極は前記画
素電極にそれぞれ接続されたアクティブマトリックス基
板の製造方法において、 第１工程において、前記透明絶縁性基板上に導体層を形
成し、少なくとも前記走査線と、隣合う走査線の間に前
記走査線と非接触に形成され信号線の一部となる下層信
号線と、それぞれの画素領域において、前記走査線から
薄膜トランジスタ部に延びる、もしくは前記走査線の一
部を共有する前記ゲート電極とを残して前記導体層をエ
ッチング除去し、 第２工程において、前記透明絶縁性基板上に順次ゲート
絶縁層と、アモルファスシリコン層からなる半導体層と
を積層し、Ｖ属元素のドーピング処理を行って前記半導
体層の表層にｎ+アモルファスシリコン層を形成した
後、金属層を積層し、少なくとも前記第１工程でパター
ン形成された前記導体層上の所定の開口部および画素電
極が形成される部位の前記金属層および前記半導体層お
よび前記ゲート絶縁層とをエッチング除去し、 第３工程において、前記透明絶縁性基板上に透明導電層
を形成し、隣接する画素領域の前記走査線を挟んで対向
する前記下層信号線に前記半導体層および前記ゲート絶
縁層を貫通する開口部を通して互いに接続する上層信号
線と、信号線端子部位に形成される信号線端子部と、前
記走査線端部上に形成された前記開口部を通して前記走
査線端部に接続する接続電極部と、前記接続電極部から
さらに延びて形成される走査線端子部と、それぞれの画
素領域において、前記上層信号線から薄膜トランジスタ
部に延びる前記ドレイン電極と、前記画素電極と、前記
画素電極から前記薄膜トランジスタ部に延びて前記ドレ
イン電極とチャネルギャップを隔てて対向配置される前
記ソース電極とを残して前記透明導電層をエッチング除
去し、次いで露出した前記金属層および前記Ｖ属元素の
ドーピング処理により形成されたｎ+アモルファスシリ
コン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層
を形成し、次いで前記画素電極および前記走査線端子部
および前記信号線端子部上の前記保護絶縁層と、少なく
とも前記上層信号線の上面および側面全体が前記保護絶
縁層で覆われるようにかつ前記薄膜トランジスタの半導
体層が形成されるように残して前記保護絶縁層および前
記半導体層とを順次エッチング除去して、透明導電層か
らなる前記画素電極と、金属層および透明導電層の積層
膜または透明導電層からなる走査線端子および信号線端
子とを露出させることを特徴とするアクティブマトリッ
クス基板の製造方法。 - 【請求項６４】 前記第３工程において、前記第２の導
体層を高融点金属とその上にＡｌまたはＡｌを主体とす
る合金を積層して形成することを特徴とする請求項５２
〜請求項５５のいずれかに記載のアクティブマトリック
ス基板の製造方法。 - 【請求項６５】 前記第３工程において、前記第２の導
体層を１層以上の導電膜とその上に金属の窒化膜または
透明導電膜を積層して形成することを特徴とする請求項
５２〜請求項５５のいずれかに記載のアクティブマトリ
ックス基板の製造方法。 - 【請求項６６】 前記金属の窒化膜をＴｉ、Ｔａ、Ｎ
ｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を
主体とする合金の窒化膜のいずれかから形成することを
特徴とする請求項６５に記載のアクティブマトリックス
基板の製造方法。 - 【請求項６７】 前記金属の窒化膜を反応性スパッタリ
ングにより形成し、窒素濃度を２５原子％以上にするこ
とを特徴とする請求項６６に記載のアクティブマトリッ
クス基板の製造方法。 - 【請求項６８】 前記画素領域がマトリックス状に配置
された表示面の外側にそれぞれの前記走査線を電気的に
接続するゲートシャントバス線が形成され、かつ前記表
示面の外側にそれぞれの前記信号線を電気的に接続する
ドレインシャントバス線が形成され、前記ゲートシャン
トバス線と前記ドレインシャントバス線とが少なくとも
１点で接続されたアクティブマトリックス基板を製造す
るに際して、 前記第１工程において、それぞれの前記走査線を電気的
に接続するゲートシャントバス線を残して前記導体層を
エッチング除去し、 前記第３工程において、それぞれの前記信号線を電気的
に接続するドレインシャントバス線を前記ゲートシャン
トバス線と少なくとも１点で重畳するように残して前記
金属層および前記透明導電層をエッチング除去し、 前記第４工程において、前記ゲートシャントバス線と前
記ドレインシャントバス線との前記重畳部上の前記保護
絶縁層および前記金属層をエッチング除去し、次いで前
記重畳部にレーザー光を照射し、前記ゲートシャントバ
ス線と前記ドレインシャントバス線とを前記ゲート絶縁
層を貫通して融着し短絡させることを特徴とする請求項
１２に記載のアクティブマトリックス基板の製造方法。 - 【請求項６９】 前記画素領域がマトリックス状に配置
された表示面の外側にそれぞれの前記走査線を電気的に
接続するゲートシャントバス線が形成され、かつ前記表
示面の外側にそれぞれの前記信号線を電気的に接続する
ドレインシャントバス線が形成され、前記ゲートシャン
トバス線と前記ドレインシャントバス線とが少なくとも
１点で接続されたアクティブマトリックス基板を製造す
るに際して、 前記第１工程において、それぞれの前記走査線を電気的
に接続するゲートシャントバス線を残して前記第１の導
体層をエッチング除去し、 前記第３工程において、それぞれの前記信号線を電気的
に接続するドレインシャントバス線を前記ゲートシャン
トバス線と少なくとも１点で重畳するように残して前記
第２の導体層をエッチング除去し、 前記第４工程において、前記ゲートシャントバス線と前
記ドレインシャントバス線との前記重畳部上の前記保護
絶縁層をエッチング除去し、次いで前記重畳部にレーザ
ー光を照射し、前記ゲートシャントバス線と前記ドレイ
ンシャントバス線とを前記ゲート絶縁層を貫通して融着
し短絡させることを特徴とする請求項１３に記載のアク
ティブマトリックス基板の製造方法。 - 【請求項７０】 前記画素領域がマトリックス状に配置
された表示面の外側にそれぞれの前記走査線を電気的に
接続するゲートシャントバス線が形成され、かつ前記表
示面の外側にそれぞれの前記信号線を電気的に接続する
ドレインシャントバス線が形成され、前記ゲートシャン
トバス線と前記ドレインシャントバス線とが少なくとも
１点で接続されたアクティブマトリックス基板を製造す
るに際して、 前記第１工程において、それぞれの前記走査線を電気的
に接続するゲートシャントバス線を残して前記導体層を
エッチング除去し、 前記第２工程において、前記ゲートシャントバス線上の
前記金属層および前記半導体層をエッチング除去し、 前記第３工程において、それぞれの前記信号線を電気的
に接続するドレインシャントバス線を前記ゲートシャン
トバス線と少なくとも１点で重畳するように残して前記
透明導電層と、次いで露出した前記金属層および前記ｎ
+アモルファスシリコン層とをエッチング除去し、 前記第４工程において、前記ゲートシャントバス線と前
記ドレインシャントバス線との前記重畳部上の前記保護
絶縁層をエッチング除去し、次いで前記重畳部にレーザ
光ーを照射し、前記ゲートシャントバス線と前記ドレイ
ンシャントバス線とを前記ゲート絶縁層を貫通して融着
し短絡させることを特徴とする請求項１４〜請求項１９
のいずれかに記載のアクティブマトリックス基板の製造
方法。 - 【請求項７１】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線を電
気的に接続する高抵抗線もしくは前記信号線と共通配線
とを電気的に接続する高抵抗線が形成されたアクティブ
マトリックス基板を製造するに際して、 前記第２工程において、前記高抵抗線となる部分を残し
て前記半導体層をエッチング除去し、 前記第３工程において、前記高抵抗線となる部分上の前
記金属層および前記透明導電層をエッチング除去し、次
いで露出した前記ｎ+アモルファスシリコン層をエッチ
ング除去することを特徴とする請求項１２に記載のアク
ティブマトリックス基板の製造方法。 - 【請求項７２】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線を電
気的に接続する高抵抗線もしくは前記信号線と共通配線
に接続される信号線連結線とをする高抵抗線が形成され
たアクティブマトリックス基板を製造するに際して、 前記第２工程において、前記高抵抗線となる部分を残し
て前記半導体層をエッチング除去し、 前記第３工程において、前記信号線連結線を残して、前
記高抵抗線となる部分上の前記第２の導体層をエッチン
グ除去し、次いで露出した前記ｎ+アモルファスシリコ
ン層をエッチング除去し、 前記第４工程において、前記信号線連結線上の保護絶縁
層の一部と前記共通配線上の保護絶縁層およびゲート絶
縁層の一部とをエッチング除去し、 以降の工程において、前記信号線連結線上の保護絶縁層
の開口部と前記共通配線上の保護絶縁層およびゲート絶
縁層の開口部を介して、前記信号線連結線と前記共通配
線とを銀により接続することを特徴とする請求項１３に
記載のアクティブマトリックス基板の製造方法。 - 【請求項７３】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線を電
気的に接続する高抵抗線もしくは前記信号線と共通配線
とを電気的に接続する高抵抗線が形成されたアクティブ
マトリックス基板を製造するに際して、 前記第２工程において、前記高抵抗線となる部分を残し
て前記金属層および前記半導体層をエッチング除去し、 前記第３工程において、前記高抵抗線となる部分上の前
記透明導電層をエッチング除去し、次いで露出した前記
金属層と前記ｎ+アモルファスシリコン層とをエッチン
グ除去することにより前記信号線と前記高抵抗線とを同
一工程で形成することを特徴とする請求項１４または請
求項１５に記載のアクティブマトリックス基板の製造方
法。 - 【請求項７４】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線を電
気的に接続する高抵抗線もしくは前記信号線と共通配線
に接続される信号線連結線とを電気的に接続する高抵抗
線が形成されたアクティブマトリックス基板を製造する
に際して、 前記第２工程において、前記信号線連結線および高抵抗
線となる部分を残して前記金属層および前記半導体層を
エッチング除去し、 前記第３工程において、前記高抵抗線となる部分上の前
記透明導電層をエッチング除去し、次いで露出した前記
金属層と前記ｎ+アモルファスシリコン層とをエッチン
グ除去することにより前記信号線と前記高抵抗線とを同
一工程で形成し、 前記第４工程において、前記信号線連結線上の保護絶縁
層の一部と前記共通配線上の保護絶縁層およびゲート絶
縁層の一部とをエッチング除去し、 以降の工程において、前記信号線連結線上の保護絶縁層
の開口部と前記共通配線上の保護絶縁層およびゲート絶
縁層の開口部を介して、前記信号線連結線と前記共通配
線とを銀により接続することを特徴とする請求項１６〜
請求項１９のいずれかに記載のアクティブマトリックス
基板の製造方法。 - 【請求項７５】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線が走
査線と同時に形成される浮遊電極上のアモルファスシリ
コンからなる島状の半導体層を介して相互に電気的に接
続された、もしくは前記信号線が走査線と同時に形成さ
れる浮遊電極上のアモルファスシリコンからなる島状の
半導体層を介して共通配線に電気的に接続されたアクテ
ィブマトリックス基板を製造するに際して、 前記第１工程において、前記浮遊電極を残して導体層を
エッチング除去し、 前記第２工程において、前記浮遊電極上の一部分に前記
島状の半導体層を残して前記半導体層をエッチング除去
し、 前記第３工程において、隣接する信号線もしくは信号線
と共通配線とが前記島状の半導体層を介して電気的に接
続するように前記金属層および前記透明導電層をエッチ
ング除去し、次いで露出した前記ｎ+アモルファスシリ
コン層をエッチング除去することを特徴とする請求項１
２に記載のアクティブマトリックス基板の製造方法。 - 【請求項７６】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線が走
査線と同時に形成される浮遊電極上のアモルファスシリ
コンからなる島状の半導体層を介して相互に連結され
た、もしくは前記信号線が走査線と同時に形成される浮
遊電極上のアモルファスシリコンからなる島状の半導体
層を介して共通配線連結線に接続される信号線連結線に
電気的に接続されたアクティブマトリックス基板を製造
するに際して、 前記第１工程において、前記浮遊電極を残して導体層を
エッチング除去し、 前記第２工程において、前記浮遊電極上の一部分に前記
島状の半導体層を残して前記半導体層をエッチング除去
し、 前記第３工程において、隣接する信号線もしくは信号線
と前記信号線連結線とが前記島状の半導体層を介して電
気的に接続するように前記金属層および前記透明導電層
をエッチング除去し、次いで露出した前記ｎ+アモルフ
ァスシリコン層をエッチング除去し、 前記第４工程において、前記信号線連結線上の保護絶縁
層の一部と前記共通配線上の保護絶縁層およびゲート絶
縁層の一部とをエッチング除去し、 以降の工程において、前記信号線連結線上の保護絶縁層
の開口部と前記共通配線上の保護絶縁層およびゲート絶
縁層の開口部を介して、前記信号線連結線と前記共通配
線とを銀により接続することを特徴とする請求項１３に
記載のアクティブマトリックス基板の製造方法。 - 【請求項７７】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線が走
査線と同時に形成される浮遊電極上のアモルファスシリ
コンからなる半導体層を介して相互に連結された、もし
くは前記信号線が走査線と同時に形成される浮遊電極上
のアモルファスシリコンからなる半導体層を介して共通
配線に電気的に接続されたアクティブマトリックス基板
を製造するに際して、 前記第１工程において、前記浮遊電極を残して導体層を
エッチング除去し、 前記第２工程において、隣接する信号線もしくは信号線
と共通配線とが連結するように前記金属層および半導体
層をエッチング除去し、 前記第３工程において、隣接する信号線もしくは信号線
と共通配線とが電気的に接続した部分の一部分上の透明
導電層をエッチング除去し、次いで露出した前記金属層
とｎ+アモルファスシリコン層とをエッチング除去する
ことにより前記信号線と前記共通配線と前記連結部分の
半導体層とを同一工程で形成することを特徴とする請求
項１４または請求項１５に記載のアクティブマトリック
ス基板の製造方法。 - 【請求項７８】 前記画素領域がマトリックス状に配置
された表示面の外側に、それぞれ隣合う前記信号線が走
査線と同時に形成される浮遊電極上のアモルファスシリ
コンからなる半導体層を介して相互に電気的に接続され
た、もしくは前記信号線が走査線と同時に形成される浮
遊電極上のアモルファスシリコンからなる半導体層を介
して共通配線連結線に接続される信号線連結線に電気的
に接続されたアクティブマトリックス基板を製造するに
際して、 前記第１工程において、前記浮遊電極を残して導体層を
エッチング除去し、 前記第２工程において、隣接する信号線もしくは信号線
と前記共通配線連結線とが電気的に接続するように前記
金属層および半導体層をエッチング除去し、 前記第３工程において、隣接する信号線もしくは信号線
と前記共通配線連結線とが連結した部分の一部分上の透
明導電層をエッチング除去し、次いで露出した前記金属
層とｎ+アモルファスシリコン層とをエッチング除去す
ることにより前記信号線と前記共通配線連結線と前記連
結部分の半導体層とを同一工程で形成し、 前記第４工程において、前記信号線連結線上の保護絶縁
層の一部と前記共通配線上の保護絶縁層およびゲート絶
縁層の一部とをエッチング除去し、 以降の工程において、前記信号線連結線上の保護絶縁層
の開口部と前記共通配線上の保護絶縁層およびゲート絶
縁層の開口部を介して、前記信号線連結線と前記共通配
線とを銀により接続することを特徴とする請求項１６〜
請求項１９のいずれかに記載のアクティブマトリックス
基板の製造方法。 - 【請求項７９】 前記第４工程において、前記チャネル
ギャップ側部のアモルファスシリコン層が露出した側面
の一部を前記保護絶縁層の辺部が垂下して覆うように前
記保護絶縁層を残し、その外側の前記保護絶縁層および
前記半導体層をエッチング除去することを特徴とする請
求項４８〜請求項６３のいずれかに記載のアクティブマ
トリックス基板の製造方法。 - 【請求項８０】 前記第２工程において、前記チャネル
ギャップの少なくとも一方の端部外側の前記半導体層お
よび前記ゲート絶縁層をエッチング除去して前記ゲート
電極または前記走査線に達する開口部を形成し、 前記第４工程において、前記開口部と前記保護絶縁層を
形成した辺部とを交差させ、前記開口部に露出した前記
アモルファスシリコン層の前記チャネルギャップ側の側
面の一部を前記保護絶縁層の辺部が垂下して覆うよう
に、前記薄膜トランジスタ上の前記保護絶縁層を残し、
その外側の前記保護絶縁層および前記半導体層をエッチ
ング除去することを特徴とする請求項７９に記載のアク
ティブマトリックス基板の製造方法。 - 【請求項８１】 前記第２工程において、前記開口部を
前記チャネルギャップの双方の側部外側に形成すること
を特徴とする請求項８０に記載のアクティブマトリック
ス基板の製造方法。 - 【請求項８２】 前記第２工程において、前記チャネル
ギャップの少なくとも前記走査線側の端部外側の前記半
導体層および前記ゲート絶縁層をエッチング除去して少
なくとも一部が前記走査線に含まれる前記開口部を形成
し、 前記第４工程において、前記開口部と前記保護絶縁層に
形成した辺部とを交差させ、前記開口部に露出した前記
アモルファスシリコン層の前記チャネルギャップ側の側
面の一部を前記保護絶縁層の辺部が垂下して覆うよう
に、前記薄膜トランジスタ上の前記保護絶縁層を残し、
その外側の前記保護絶縁層および前記半導体層をエッチ
ング除去することを特徴とする請求項４８〜請求項５
１、請求項５６〜請求項６３のいずれかに記載のアクテ
ィブマトリックス基板の製造方法。 - 【請求項８３】 前記第１工程において、前記透明絶縁
性基板上に１層以上の導電層とその上に導電性エッチン
グ保護層とを積層して前記導体層を形成することを特徴
とする請求項７９〜請求項８２のいずれかに記載のアク
ティブマトリックス基板の製造方法。 - 【請求項８４】 前記導電層の少なくとも１層をＡｌま
たはＡｌを主体とする合金から形成し、前記導電性エッ
チング保護層をＴｉ、Ｔａ、Ｎｂ、またはこれらのうち
少なくとも１種の金属を主体とする合金、もしくはＴ
ｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも
１種の金属を主体とする合金の窒化膜のいずれかから形
成することを特徴とする請求項８３に記載のアクティブ
マトリックス基板の製造方法。 - 【請求項８５】 前記第４工程において、前記導体層と
前記透明導電層との接続部を覆うように前記保護絶縁層
を残すことを特徴とする請求項４９、請求項５１、請求
項５７、請求項５９、請求項６１、または請求項６３の
いずれかに記載のアクティブマトリックス基板の製造方
法。 - 【請求項８６】 前記第１工程において、各画素電極の
辺部の少なくとも一部と重畳する遮光層を残して前記導
体層をエッチング除去することを特徴とする請求項１
２、請求項１４、請求項１５、請求項４８〜請求項５
１、請求項５６〜請求項６３のいずれかに記載のアクテ
ィブマトリックス基板の製造方法。 - 【請求項８７】 前記第２工程において、前記走査線と
前記信号線とが交差する部分を残して前記半導体層をエ
ッチング除去することを特徴とする請求項１２、請求項
１３、請求項４８〜請求項５５のいずれかに記載のアク
ティブマトリックス基板の製造方法。
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