JPH11295760A - 表示装置用アレイ基板及びその製造方法 - Google Patents
表示装置用アレイ基板及びその製造方法Info
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- JPH11295760A JPH11295760A JP10095842A JP9584298A JPH11295760A JP H11295760 A JPH11295760 A JP H11295760A JP 10095842 A JP10095842 A JP 10095842A JP 9584298 A JP9584298 A JP 9584298A JP H11295760 A JPH11295760 A JP H11295760A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 信号線と走査線の交差部において、信号線の
断線を防止することができ高歩留まりを実現することが
できる表示装置用アレイ基板及びその製造方法を提供す
ることを目的とする。 【解決手段】 信号線と走査線の交差部の走査線の端に
おいて、信号線の層導電層である上層のＡｌの線幅を下
層のＩＴＯ層の線幅よりも大きくし、下層のＩＴＯ層を
覆うようにすることによって、ＩＴＯが段切れしても、
Ａｌのエッチング液がしみ込まないようにすることによ
り、信号線の断線不良を解消することができる。
断線を防止することができ高歩留まりを実現することが
できる表示装置用アレイ基板及びその製造方法を提供す
ることを目的とする。 【解決手段】 信号線と走査線の交差部の走査線の端に
おいて、信号線の層導電層である上層のＡｌの線幅を下
層のＩＴＯ層の線幅よりも大きくし、下層のＩＴＯ層を
覆うようにすることによって、ＩＴＯが段切れしても、
Ａｌのエッチング液がしみ込まないようにすることによ
り、信号線の断線不良を解消することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置用アレイ
基板及びその製造方法に関する。より詳細には、本発明
は、多層配線の交差部における断線不良を抑制すること
ができる表示装置用アレイ基板及びその製造方法に関す
る。
基板及びその製造方法に関する。より詳細には、本発明
は、多層配線の交差部における断線不良を抑制すること
ができる表示装置用アレイ基板及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、液晶表示装置やプラズマディスプ
レイ装置などの各種の平面表示装置が急速に実用化され
つつある。これらの平面表示装置の多くは、複数の信号
線と複数の走査線とがマトリクス状に配線されたアレイ
基板を有する。
レイ装置などの各種の平面表示装置が急速に実用化され
つつある。これらの平面表示装置の多くは、複数の信号
線と複数の走査線とがマトリクス状に配線されたアレイ
基板を有する。
【０００３】以下、このような表示装置の一例として、
アクティブマトリクス型液晶表示装置を例に挙げて説明
する。アクティブマトリクス型液晶表示装置において
は、一般に、アレイ基板と対向基板とが対向して配置さ
れ、その間隙に光変調層としての液晶層が挟持されてい
る。アレイ基板は、ガラス基板とその上にマトリクス状
に配線された複数の信号線と複数の走査線とを有する。
信号線は、例えば、アルミニウムなどの低抵抗材料から
なる。走査線は、例えば、モリブデン・タングステンな
どの低抵抗材料からなる。これらの配線の各交差部の近
傍には薄膜トランジスタ（以下、ＴＦＴと称す）などの
スイッチング素子を介して画素電極が配置され、画素電
極の表面に配向膜が設けられている。画素電極は、例え
ば、ｌＴＯ（Indium Tin Oxide：インジウム錫酸化物）
などの透光性導電材料からなる。一方、反射型液晶表示
装置の場合には、画素電極は、アルミニウムなどの金属
材料により構成される。
アクティブマトリクス型液晶表示装置を例に挙げて説明
する。アクティブマトリクス型液晶表示装置において
は、一般に、アレイ基板と対向基板とが対向して配置さ
れ、その間隙に光変調層としての液晶層が挟持されてい
る。アレイ基板は、ガラス基板とその上にマトリクス状
に配線された複数の信号線と複数の走査線とを有する。
信号線は、例えば、アルミニウムなどの低抵抗材料から
なる。走査線は、例えば、モリブデン・タングステンな
どの低抵抗材料からなる。これらの配線の各交差部の近
傍には薄膜トランジスタ（以下、ＴＦＴと称す）などの
スイッチング素子を介して画素電極が配置され、画素電
極の表面に配向膜が設けられている。画素電極は、例え
ば、ｌＴＯ（Indium Tin Oxide：インジウム錫酸化物）
などの透光性導電材料からなる。一方、反射型液晶表示
装置の場合には、画素電極は、アルミニウムなどの金属
材料により構成される。
【０００４】それぞれの画素電極は、その画素電極がＴ
ＦＴを介して接続されている走査線の直前に走査される
隣接の走査線との間で絶縁膜を介した補助容量を形成し
ている。一方、対向基板にはＩＴＯからなる対向電極が
設けられ、その表面にも配向膜が形成されている。
ＦＴを介して接続されている走査線の直前に走査される
隣接の走査線との間で絶縁膜を介した補助容量を形成し
ている。一方、対向基板にはＩＴＯからなる対向電極が
設けられ、その表面にも配向膜が形成されている。
【０００５】
【発明が解決しようとする課題】ところで、アレイ基板
上に設けられた信号線は、画素電極と同層で形成される
ＩＴＯ層と、その上に積層されたアルミニウム（Ａｌ）
などからなる低抵抗導電層（以下、Ａｌ層と称す）等の
積層構造で構成することが知られている。下層のＩＴＯ
層は上層のＡｌ層が断線した場合に電気的導通を確保し
て信号線断線に対する冗長性を持たせるために設けられ
ている。このようにＩＴＯ層とＡｌ層とを形成するため
に、それぞれ独立した露光工程が必要となる。その結果
として、ＩＴＯ層とＡｌ層との露光時の位置合わせ精度
から位置ずれが生ずると、表示領域において信号線と画
素電極との間隔が変化するために、信号線と画素電極間
の寄生容量が変化する。このようなパターンずれによる
寄生容量の変化を解消する方法として、信号線のｌＴＯ
層をＡｌ層よりも幅広に形成し、信号線と画素電極との
間隔を露光時のマスクの相対的位置ずれに対し常に一定
に保つことが考えられる。
上に設けられた信号線は、画素電極と同層で形成される
ＩＴＯ層と、その上に積層されたアルミニウム（Ａｌ）
などからなる低抵抗導電層（以下、Ａｌ層と称す）等の
積層構造で構成することが知られている。下層のＩＴＯ
層は上層のＡｌ層が断線した場合に電気的導通を確保し
て信号線断線に対する冗長性を持たせるために設けられ
ている。このようにＩＴＯ層とＡｌ層とを形成するため
に、それぞれ独立した露光工程が必要となる。その結果
として、ＩＴＯ層とＡｌ層との露光時の位置合わせ精度
から位置ずれが生ずると、表示領域において信号線と画
素電極との間隔が変化するために、信号線と画素電極間
の寄生容量が変化する。このようなパターンずれによる
寄生容量の変化を解消する方法として、信号線のｌＴＯ
層をＡｌ層よりも幅広に形成し、信号線と画素電極との
間隔を露光時のマスクの相対的位置ずれに対し常に一定
に保つことが考えられる。
【０００６】しかし、本発明者の試作の結果、このよう
な構成を有する表示装置において、信号線の断線不良に
起因する製造歩留まりの低下が生ずることが分かった。
本発明者は、さらに詳細に検討した結果、この断線不良
は、信号線と走査線との交差部において多発しているこ
とを知得するに至った。
な構成を有する表示装置において、信号線の断線不良に
起因する製造歩留まりの低下が生ずることが分かった。
本発明者は、さらに詳細に検討した結果、この断線不良
は、信号線と走査線との交差部において多発しているこ
とを知得するに至った。
【０００７】本発明は、上記課題の認識に基づくもので
ある。すなわち、その目的は、信号線と走査線の交差部
において、信号線の断線を防止することができ高歩留ま
りを実現することができる表示装置用アレイ基板及びそ
の製造方法を提供することにある。
ある。すなわち、その目的は、信号線と走査線の交差部
において、信号線の断線を防止することができ高歩留ま
りを実現することができる表示装置用アレイ基板及びそ
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】すなわち、本発明の表示
装置用アレイ基板は、基板と、前記基板上に設けられた
第１の配線と、前記第１の配線の上に設けられた絶縁層
と、前記第１の配線と交差するように前記絶縁層の上に
設けられた第２の配線と、を備え、前記第２の配線は、
第１の導電層と前記第１の導電層の上に積層された第２
の導電層とを少なくとも有し、前記第２の導電層は、前
記第２の配線が前記第１の配線と交差していない部分に
おいては、前記第１の導電層の線幅よりも小なる線幅を
有し、且つ、前記第２の導電層は、前記第２の配線が前
記第１の配線と交差する段差部においては、前記第１の
導電層の線幅よりも大なる線幅を有し前記第１の導電層
を覆うことを特徴とする。
装置用アレイ基板は、基板と、前記基板上に設けられた
第１の配線と、前記第１の配線の上に設けられた絶縁層
と、前記第１の配線と交差するように前記絶縁層の上に
設けられた第２の配線と、を備え、前記第２の配線は、
第１の導電層と前記第１の導電層の上に積層された第２
の導電層とを少なくとも有し、前記第２の導電層は、前
記第２の配線が前記第１の配線と交差していない部分に
おいては、前記第１の導電層の線幅よりも小なる線幅を
有し、且つ、前記第２の導電層は、前記第２の配線が前
記第１の配線と交差する段差部においては、前記第１の
導電層の線幅よりも大なる線幅を有し前記第１の導電層
を覆うことを特徴とする。
【０００９】または、本発明の表示装置用アレイ基板
は、基板と、前記基板上に互いに略平行に設けられた複
数の走査線と、前記複数の走査線と略直交するように設
けられた複数の信号線と、前記複数の走査線と信号線と
の交差部に介層された絶縁層と、前記複数の走査線のい
ずれかと前記複数の信号線のいずれかとにそれぞれ接続
された複数のスイッチング素子と、前記複数のスイッチ
ング素子にそれぞれ接続された複数の画素電極と、を備
え、前記複数の信号線のそれぞれは、第１の導電層と前
記第１の導電層の上に積層された第２の導電層とを少な
くとも有し、前記第１の導電層は、前記画素電極と同一
の材料により構成され、前記第２の導電層は、前記信号
線が前記走査線と交差していない部分においては、前記
第１の導電層の線幅よりも小なる線幅を有し、且つ、前
記第２の導電層は、前記信号線が前記走査線と交差する
段差部においては、前記第１の導電層の線幅よりも大な
る線幅を有し前記第１の導電層を覆うことを特徴とす
る。
は、基板と、前記基板上に互いに略平行に設けられた複
数の走査線と、前記複数の走査線と略直交するように設
けられた複数の信号線と、前記複数の走査線と信号線と
の交差部に介層された絶縁層と、前記複数の走査線のい
ずれかと前記複数の信号線のいずれかとにそれぞれ接続
された複数のスイッチング素子と、前記複数のスイッチ
ング素子にそれぞれ接続された複数の画素電極と、を備
え、前記複数の信号線のそれぞれは、第１の導電層と前
記第１の導電層の上に積層された第２の導電層とを少な
くとも有し、前記第１の導電層は、前記画素電極と同一
の材料により構成され、前記第２の導電層は、前記信号
線が前記走査線と交差していない部分においては、前記
第１の導電層の線幅よりも小なる線幅を有し、且つ、前
記第２の導電層は、前記信号線が前記走査線と交差する
段差部においては、前記第１の導電層の線幅よりも大な
る線幅を有し前記第１の導電層を覆うことを特徴とす
る。
【００１０】ここで、前記基板は、透光性を有し、前記
画素電極は、透光性を有する導電性材料により構成され
たことを特徴とする。
画素電極は、透光性を有する導電性材料により構成され
たことを特徴とする。
【００１１】また、前記画素電極と前記第１の導電層と
は、同一のマスクに基づいたパターニングにより形成さ
れたことを特徴とする。
は、同一のマスクに基づいたパターニングにより形成さ
れたことを特徴とする。
【００１２】また、前記信号線が前記走査線と交差する
段差部における前記第２の導電層の前記線幅は、前記第
２の導電層の前記第１の導電層に対する位置ずれが生じ
ても前記第１の導電層を覆うようにパターニング精度に
基づいて設定されていることを特徴とする。
段差部における前記第２の導電層の前記線幅は、前記第
２の導電層の前記第１の導電層に対する位置ずれが生じ
ても前記第１の導電層を覆うようにパターニング精度に
基づいて設定されていることを特徴とする。
【００１３】一方、本発明の表示装置用アレイ基板の製
造方法は、基板上に第１の配線を形成する工程と、前記
第１の配線の上に絶縁層を形成する工程と、前記第１の
配線と交差するように前記絶縁層の上に第２の配線を形
成する工程と、を備えた表示装置用アレイ基板の製造方
法であって、前記第２の配線を形成する前記工程は、第
１の導電性材料を堆積しパターニングすることによって
第１の導電層を形成する工程と、前記第１の導電層の上
に第２の導電性材料を堆積しパターニングすることによ
って第２の導電層を積層する工程とを少なくとも有し、
前記第２の配線が前記第１の配線と交差していない部分
においては前記第２の導電層が前記第１の導電層の線幅
よりも小なる線幅を有し、且つ、前記第２の配線が前記
第１の配線と交差する段差部においては前記第２の導電
層が前記第１の導電層の線幅よりも大なる線幅を有し前
記第１の導電層を覆うように形成することを特徴とす
る。
造方法は、基板上に第１の配線を形成する工程と、前記
第１の配線の上に絶縁層を形成する工程と、前記第１の
配線と交差するように前記絶縁層の上に第２の配線を形
成する工程と、を備えた表示装置用アレイ基板の製造方
法であって、前記第２の配線を形成する前記工程は、第
１の導電性材料を堆積しパターニングすることによって
第１の導電層を形成する工程と、前記第１の導電層の上
に第２の導電性材料を堆積しパターニングすることによ
って第２の導電層を積層する工程とを少なくとも有し、
前記第２の配線が前記第１の配線と交差していない部分
においては前記第２の導電層が前記第１の導電層の線幅
よりも小なる線幅を有し、且つ、前記第２の配線が前記
第１の配線と交差する段差部においては前記第２の導電
層が前記第１の導電層の線幅よりも大なる線幅を有し前
記第１の導電層を覆うように形成することを特徴とす
る。
【００１４】または、本発明の表示装置用アレイ基板の
製造方法は、基板と、前記基板上に互いに略平行に設け
られた複数の走査線と、前記複数の走査線の上に設けら
れた絶縁層と、前記絶縁層の上において前記複数の走査
線と略直交するように設けられた複数の信号線と、前記
複数の走査線のいずれかと前記複数の信号線のいずれか
とにそれぞれ接続された複数のスイッチング素子と、前
記複数のスイッチング素子にそれぞれ接続された複数の
画素電極と、を有する表示装置用アレイ基板の製造方法
であって、基板上に前記複数の走査線を互いに略平行に
形成する工程と、前記複数の走査線の上に前記絶縁層を
形成する工程と、前記絶縁層の上に第１の導電性材料を
堆積しパターニングして前記画素電極と、前記複数の走
査線のそれぞれを構成する複数の第１の導電層と、を形
成する工程と、前記第１の導電層の上に第２の導電性材
料を堆積しパターニングして前記第２の導電層の上に堆
積された第２の導電層を形成する工程と、を備え、前記
信号線が前記走査線と交差していない部分においては前
記第２の導電層が前記第１の導電層の線幅よりも小なる
線幅を有し、且つ、前記信号線が前記走査線と交差する
段差部においては前記第２の導電層が前記第１の導電層
の線幅よりも大なる線幅を有し前記第１の導電層を覆う
ように形成することを特徴とする。
製造方法は、基板と、前記基板上に互いに略平行に設け
られた複数の走査線と、前記複数の走査線の上に設けら
れた絶縁層と、前記絶縁層の上において前記複数の走査
線と略直交するように設けられた複数の信号線と、前記
複数の走査線のいずれかと前記複数の信号線のいずれか
とにそれぞれ接続された複数のスイッチング素子と、前
記複数のスイッチング素子にそれぞれ接続された複数の
画素電極と、を有する表示装置用アレイ基板の製造方法
であって、基板上に前記複数の走査線を互いに略平行に
形成する工程と、前記複数の走査線の上に前記絶縁層を
形成する工程と、前記絶縁層の上に第１の導電性材料を
堆積しパターニングして前記画素電極と、前記複数の走
査線のそれぞれを構成する複数の第１の導電層と、を形
成する工程と、前記第１の導電層の上に第２の導電性材
料を堆積しパターニングして前記第２の導電層の上に堆
積された第２の導電層を形成する工程と、を備え、前記
信号線が前記走査線と交差していない部分においては前
記第２の導電層が前記第１の導電層の線幅よりも小なる
線幅を有し、且つ、前記信号線が前記走査線と交差する
段差部においては前記第２の導電層が前記第１の導電層
の線幅よりも大なる線幅を有し前記第１の導電層を覆う
ように形成することを特徴とする。
【００１５】ここで、前記第１の導電性材料を前記パタ
ーニングする際に生ずる位置のずれ幅の最大値をＷ１と
し、前記第２の導電性材料を前記パターニングする際に
生ずる位置のずれ幅の最大値をＷ２とした時に、前記信
号線が前記走査線と交差する段差部において、前記第２
の導電層が前記第１の導電層の線幅よりも（Ｗ１＋Ｗ
２）×２以上大なる線幅を有するように形成することを
特徴とする。
ーニングする際に生ずる位置のずれ幅の最大値をＷ１と
し、前記第２の導電性材料を前記パターニングする際に
生ずる位置のずれ幅の最大値をＷ２とした時に、前記信
号線が前記走査線と交差する段差部において、前記第２
の導電層が前記第１の導電層の線幅よりも（Ｗ１＋Ｗ
２）×２以上大なる線幅を有するように形成することを
特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１７】図１は、本発明の一実施例に係るアレイ基
板の構成を例示する概略平面透視図である。また、図２
は、このアレイ基板を用いたノーマリホワイトモードの
光透過型のアクティブマトリクス型液晶表示装置のＡ−
Ａ’線概略断面図である。
板の構成を例示する概略平面透視図である。また、図２
は、このアレイ基板を用いたノーマリホワイトモードの
光透過型のアクティブマトリクス型液晶表示装置のＡ−
Ａ’線概略断面図である。
【００１８】この液晶表示装置は、図２に示したよう
に、アレイ基板１００と対向基板２００とこれらの間に
挟持された光変調層としてのツイステッドネマティック
（ＴＮ）型の液晶組成物３００とを備えている。液晶層
としては、ＴＮ型以外にも強誘電性、反強誘電性、ポリ
マー分散型等、種々のものが利用可能である。
に、アレイ基板１００と対向基板２００とこれらの間に
挟持された光変調層としてのツイステッドネマティック
（ＴＮ）型の液晶組成物３００とを備えている。液晶層
としては、ＴＮ型以外にも強誘電性、反強誘電性、ポリ
マー分散型等、種々のものが利用可能である。
【００１９】対向基板２００は、透明な絶縁性基板、例
えばガラス基板２０１上に、遮光膜２０２、カラーフィ
ルタ２０３、対向電極２０４、配向膜２０５が積層され
た構成を有する。遮光膜２０２は、後に詳述するアレイ
基板１００のＴＦＴ１２１の部分、画素電極１５１と信
号線１０３との隙間、画素電極１５１と走査線１１１と
の隙間にそれぞれ対応する箇所を遮光するために設けら
れている。この遮光膜２０２は、例えばクロム膜等の金
属膜あるいは黒色有機樹脂等によって形成することがで
きる。
えばガラス基板２０１上に、遮光膜２０２、カラーフィ
ルタ２０３、対向電極２０４、配向膜２０５が積層され
た構成を有する。遮光膜２０２は、後に詳述するアレイ
基板１００のＴＦＴ１２１の部分、画素電極１５１と信
号線１０３との隙間、画素電極１５１と走査線１１１と
の隙間にそれぞれ対応する箇所を遮光するために設けら
れている。この遮光膜２０２は、例えばクロム膜等の金
属膜あるいは黒色有機樹脂等によって形成することがで
きる。
【００２０】カラーフィルタ２０３は、アレイ基板１０
０の画素電極１５１に対向する箇所に設けられ、カラー
表示を実現するための赤（Ｒ）、緑（Ｇ）、青（Ｂ）の
３原色で構成される。対向電極２０４は、アレイ基板１
００の画素電極１５１との間で電圧を印加することによ
り液晶組成物３００に所定の電界を与えるために設けら
れている。また、配向膜２０５は、液晶組成物３００の
分子を配向させるために設けられている。
０の画素電極１５１に対向する箇所に設けられ、カラー
表示を実現するための赤（Ｒ）、緑（Ｇ）、青（Ｂ）の
３原色で構成される。対向電極２０４は、アレイ基板１
００の画素電極１５１との間で電圧を印加することによ
り液晶組成物３００に所定の電界を与えるために設けら
れている。また、配向膜２０５は、液晶組成物３００の
分子を配向させるために設けられている。
【００２１】図２に示したアクティブマトリクス型液晶
表示装置の表面と裏面、すなわちガラス基板１０１の下
面とガラス基板２０１の上面には、互いに偏光方向が直
交する偏光板（図示しない）が設けられる。
表示装置の表面と裏面、すなわちガラス基板１０１の下
面とガラス基板２０１の上面には、互いに偏光方向が直
交する偏光板（図示しない）が設けられる。
【００２２】ここで、本実施例のアレイ基板１００にお
いては、図１に示したように、複数の信号線１０３と複
数の走査線１１１とが互いに直交するように配線されて
いる。走査線１１１は、ガラスなどの絶縁性基板１０１
の上に直接または下地層を介して配線され、例えば、ア
ルミニウム、アルミニウム合金、或いはモリブデン・タ
ングステン（ＭｏＷ）などの低抵抗材料によって形成さ
れている。一方、信号線１０３は、絶縁膜１１３の上に
形成され、後に詳述するように、ＩＴＯからなる第１層
１０３ａとアルミニウムからなる第２層１０３ｂとによ
って形成されている。
いては、図１に示したように、複数の信号線１０３と複
数の走査線１１１とが互いに直交するように配線されて
いる。走査線１１１は、ガラスなどの絶縁性基板１０１
の上に直接または下地層を介して配線され、例えば、ア
ルミニウム、アルミニウム合金、或いはモリブデン・タ
ングステン（ＭｏＷ）などの低抵抗材料によって形成さ
れている。一方、信号線１０３は、絶縁膜１１３の上に
形成され、後に詳述するように、ＩＴＯからなる第１層
１０３ａとアルミニウムからなる第２層１０３ｂとによ
って形成されている。
【００２３】信号線１０３と走査線１１１との交差部の
近傍には、薄膜トランジスタ（ＴＦＴ）１２１と、この
ＴＦＴ１２１を介して接続された画素電極１５１とが設
けられている。画素電極１５１は、光透過性の導電性材
料、たとえばｌＴＯ（indiumtin oxide：インジウム錫
酸化物）によって形成されている。ＴＦＴ１２１は、図
２に示したように、ガラス基板１０１の上に、ゲート電
極１１２、酸化シリコン膜からなる第１ゲート絶縁膜１
１３、窒化シリコン膜からなる第２ゲート絶縁膜１１
４、半導体膜１１５、チャネル保護膜１１７、低抵抗半
導体膜１１９、ソース電極１３１、ドレイン電極１３
２、保護膜１７１が積層された構成を有する。
近傍には、薄膜トランジスタ（ＴＦＴ）１２１と、この
ＴＦＴ１２１を介して接続された画素電極１５１とが設
けられている。画素電極１５１は、光透過性の導電性材
料、たとえばｌＴＯ（indiumtin oxide：インジウム錫
酸化物）によって形成されている。ＴＦＴ１２１は、図
２に示したように、ガラス基板１０１の上に、ゲート電
極１１２、酸化シリコン膜からなる第１ゲート絶縁膜１
１３、窒化シリコン膜からなる第２ゲート絶縁膜１１
４、半導体膜１１５、チャネル保護膜１１７、低抵抗半
導体膜１１９、ソース電極１３１、ドレイン電極１３
２、保護膜１７１が積層された構成を有する。
【００２４】半導体膜１１５は、例えば、ａ−Ｓｉ：Ｈ
（水素化非晶質シリコン）膜１１５によって構成されて
いる。半導体膜１１５の下層には、走査線１１１から突
出したゲート電極１１２が設けられ、両者の間には、第
１ゲート絶縁膜１１３と第２ゲート絶縁膜１１４が積層
されてゲート絶縁膜を構成している。また、半導体膜１
１５の上には、窒化シリコンのチャネル保護膜１１７が
積層されている。さらに、半導体膜１１５の一端には、
ｎ+型ａ−Ｓｉ：Ｈ膜によって形成された低抵抗半導体
膜１１９が形成され、ソース電極１３１を介して画素電
極１５１に電気的に接続されている。一方、半導体膜１
１５の他端には、低抵抗半導体膜１１９が形成され、信
号線１０３から延在したドレイン電極１３２を介して信
号線１０３に電気的に接続されている。
（水素化非晶質シリコン）膜１１５によって構成されて
いる。半導体膜１１５の下層には、走査線１１１から突
出したゲート電極１１２が設けられ、両者の間には、第
１ゲート絶縁膜１１３と第２ゲート絶縁膜１１４が積層
されてゲート絶縁膜を構成している。また、半導体膜１
１５の上には、窒化シリコンのチャネル保護膜１１７が
積層されている。さらに、半導体膜１１５の一端には、
ｎ+型ａ−Ｓｉ：Ｈ膜によって形成された低抵抗半導体
膜１１９が形成され、ソース電極１３１を介して画素電
極１５１に電気的に接続されている。一方、半導体膜１
１５の他端には、低抵抗半導体膜１１９が形成され、信
号線１０３から延在したドレイン電極１３２を介して信
号線１０３に電気的に接続されている。
【００２５】ここで、フルカラー表示をさせる場合を例
に挙げると、表示画素は、図１の横方向にＲ（赤）Ｇ
（緑）Ｂ（青）の３種類の画素を繰り返して配列する場
合が多い。画素の数としては、例えば、図１の横方向に
（１０２４×３）個、縦方向に７６８個とすることがで
きる。この場合の信号線１０３の本数は（１０２４×
３）本であり、走査線１１１の本数は７６８本である。
に挙げると、表示画素は、図１の横方向にＲ（赤）Ｇ
（緑）Ｂ（青）の３種類の画素を繰り返して配列する場
合が多い。画素の数としては、例えば、図１の横方向に
（１０２４×３）個、縦方向に７６８個とすることがで
きる。この場合の信号線１０３の本数は（１０２４×
３）本であり、走査線１１１の本数は７６８本である。
【００２６】ＴＦＴ１２１のチャネル領域にはチャネル
保護膜１１７が形成され、さらにこのＴＦＴ１２１は、
窒化シリコンなどの絶縁膜からなる保護膜１７１によっ
て覆われている。
保護膜１１７が形成され、さらにこのＴＦＴ１２１は、
窒化シリコンなどの絶縁膜からなる保護膜１７１によっ
て覆われている。
【００２７】画素電極１５１の一部は、図１に示したよ
うに、隣接する走査線１１１と絶縁膜１１３を介して重
ねられ、補助容量（Ｃｓ）を形成している。ここで、隣
接する走査線１１１は、その画素電極１５１の直前に走
査される走査線である。
うに、隣接する走査線１１１と絶縁膜１１３を介して重
ねられ、補助容量（Ｃｓ）を形成している。ここで、隣
接する走査線１１１は、その画素電極１５１の直前に走
査される走査線である。
【００２８】図３は、図１のＢ−Ｂ’線における概略断
面図である。
面図である。
【００２９】また、図４は、図１の符合Ｃの部分の拡大
透視図である。さらに、図５は、図４のＤ−Ｄ’線にお
ける概略断面図である。
透視図である。さらに、図５は、図４のＤ−Ｄ’線にお
ける概略断面図である。
【００３０】この実施例のアレイ基板においては、これ
らの図面に表したように、信号線１０３が、複数層、例
えば２層からなる積層構造体によって形成されている。
更には、この積層構造体の各層は、異なるマスクに基づ
いて露光パターニングされる。すなわち信号線１０３
は、絶縁膜１１３の上に設けられた第１層１０３ａと、
この第１層１０３ａ上に積層された第２層１０３ｂによ
って形成されている。第１層１０３ａは、画素電極１５
１と同層に形成されたＩＴＯにより形成されている。第
２層１０３ｂは、アルミニウムによって形成されてい
る。このようにそれぞれが独立して形成された複数層の
積層構造とすることにより、いずれかの層に「断線」が
生じた場合にも他の層によって電気的導通を確保して信
号線断線に対する冗長性を確保することができる。
らの図面に表したように、信号線１０３が、複数層、例
えば２層からなる積層構造体によって形成されている。
更には、この積層構造体の各層は、異なるマスクに基づ
いて露光パターニングされる。すなわち信号線１０３
は、絶縁膜１１３の上に設けられた第１層１０３ａと、
この第１層１０３ａ上に積層された第２層１０３ｂによ
って形成されている。第１層１０３ａは、画素電極１５
１と同層に形成されたＩＴＯにより形成されている。第
２層１０３ｂは、アルミニウムによって形成されてい
る。このようにそれぞれが独立して形成された複数層の
積層構造とすることにより、いずれかの層に「断線」が
生じた場合にも他の層によって電気的導通を確保して信
号線断線に対する冗長性を確保することができる。
【００３１】また、この実施例によれば、図１及び図３
に示したように、信号線１０３が走査線１１１と交差し
ていない部分においては、第１層１０３ａの線幅が第２
層１０３ｂの線幅よりも広くなるように形成されてい
る。このようにすることにより、第１層１０３ａと第２
層１０３ｂとの間に位置ずれが生じても、表示領域にお
いて信号線１０３と画素電極１５１との間隔を一定に維
持することができ、これらの間の寄生容量の変化を解消
することができる。
に示したように、信号線１０３が走査線１１１と交差し
ていない部分においては、第１層１０３ａの線幅が第２
層１０３ｂの線幅よりも広くなるように形成されてい
る。このようにすることにより、第１層１０３ａと第２
層１０３ｂとの間に位置ずれが生じても、表示領域にお
いて信号線１０３と画素電極１５１との間隔を一定に維
持することができ、これらの間の寄生容量の変化を解消
することができる。
【００３２】さらに、この実施例によれば、図１及び図
４に示したように、信号線１０３は、走査線１１１との
交差部、より厳密には走査線１１１の端の段差部におい
ては、第１層１０３ａの線幅が第２層１０３ｂの線幅よ
りも狭く、且つ完全に被覆されて形成されている。この
ようにすることにより、走査線１１１との交差部におけ
る信号線１０３の断線を極めて効果的に抑制することが
できる。以下、この理由について、アレイ基板１００の
製造工程を例示して詳細に説明する。
４に示したように、信号線１０３は、走査線１１１との
交差部、より厳密には走査線１１１の端の段差部におい
ては、第１層１０３ａの線幅が第２層１０３ｂの線幅よ
りも狭く、且つ完全に被覆されて形成されている。この
ようにすることにより、走査線１１１との交差部におけ
る信号線１０３の断線を極めて効果的に抑制することが
できる。以下、この理由について、アレイ基板１００の
製造工程を例示して詳細に説明する。
【００３３】まず、アレイ基板１００を形成するために
は、ガラス基板１０１の主面上に走査線１１１を形成す
る。具体的には、アルミニウム（Ａｌ）、アルミニウム
合金あるいはモリブデン・タングステン（ＭｏＷ）合金
などの金属膜をスパッタ法によって堆積し、これを複数
のストライプ状にパターニングして、ゲート電極１１２
及び走査線１１１を形成する。
は、ガラス基板１０１の主面上に走査線１１１を形成す
る。具体的には、アルミニウム（Ａｌ）、アルミニウム
合金あるいはモリブデン・タングステン（ＭｏＷ）合金
などの金属膜をスパッタ法によって堆積し、これを複数
のストライプ状にパターニングして、ゲート電極１１２
及び走査線１１１を形成する。
【００３４】次に、ゲート絶縁膜１１３を形成する。具
体的には、このゲート電極１１２及び走査線１１１の上
に、酸化シリコンあるいは窒化シリコンなどの絶縁膜を
例えば３００ｎｍ程度の厚さに堆積してゲート絶縁膜１
１３を形成する。
体的には、このゲート電極１１２及び走査線１１１の上
に、酸化シリコンあるいは窒化シリコンなどの絶縁膜を
例えば３００ｎｍ程度の厚さに堆積してゲート絶縁膜１
１３を形成する。
【００３５】次に、ＴＦＴの要部を形成する。具体的に
は、ゲート絶縁膜１１３の上にａ−Ｓｉ：Ｈ膜を例えば
５０ｎｍ程度の膜厚で堆積する。さらに、その上に窒化
シリコン膜を例えば３００ｎｍ程度の膜厚で堆積し、ａ
−Ｓｉ：Ｈ膜と窒化シリコンを所定の形状にパターニン
グすることにより、半導体膜１１５とチャネル保護膜１
１７を形成する。続いて、半導体膜１１５およびチャネ
ル保護膜１１７の上にｎ+型ａ−Ｓｉ：Ｈ膜を堆積し、
パターニングすることにより低抵抗半導体膜１１９を形
成する。続いて、ｌＴＯ膜を４０ｎｍ程度成膜し、パタ
ーニングすることにより、画素電極１５１および信号線
１０３の第１層１０３ａを形成する。続いて、アルミニ
ウムあるいはアルミニウム合金などを堆積し、パターニ
ングすることにより、ＴＦＴ１２１と画素電極１５１と
を電気的に接続するソース電極１３１、信号線１０３の
第２層１０３ｂ、およびＴＦＴ１２１と信号線１０３
（第２層１０３ｂ）とを電気的に接続するドレイン電極
１３２を形成する。さらに、このようにして形成された
ＴＦＴ１２１の表面を覆う保護膜１７１を形成した後、
基板の表面に配向膜１４１を形成し、液晶表示素子用の
アレイ基板１００が完成する。
は、ゲート絶縁膜１１３の上にａ−Ｓｉ：Ｈ膜を例えば
５０ｎｍ程度の膜厚で堆積する。さらに、その上に窒化
シリコン膜を例えば３００ｎｍ程度の膜厚で堆積し、ａ
−Ｓｉ：Ｈ膜と窒化シリコンを所定の形状にパターニン
グすることにより、半導体膜１１５とチャネル保護膜１
１７を形成する。続いて、半導体膜１１５およびチャネ
ル保護膜１１７の上にｎ+型ａ−Ｓｉ：Ｈ膜を堆積し、
パターニングすることにより低抵抗半導体膜１１９を形
成する。続いて、ｌＴＯ膜を４０ｎｍ程度成膜し、パタ
ーニングすることにより、画素電極１５１および信号線
１０３の第１層１０３ａを形成する。続いて、アルミニ
ウムあるいはアルミニウム合金などを堆積し、パターニ
ングすることにより、ＴＦＴ１２１と画素電極１５１と
を電気的に接続するソース電極１３１、信号線１０３の
第２層１０３ｂ、およびＴＦＴ１２１と信号線１０３
（第２層１０３ｂ）とを電気的に接続するドレイン電極
１３２を形成する。さらに、このようにして形成された
ＴＦＴ１２１の表面を覆う保護膜１７１を形成した後、
基板の表面に配向膜１４１を形成し、液晶表示素子用の
アレイ基板１００が完成する。
【００３６】ところで、上述したような製造工程におけ
る信号線１０３のパターニングは、以下に説明するよう
な手順で実行される。すなわち、第１層１０３ａを構成
するＩＴＯを基板の全面に堆積する。次に、その表面に
フォトレジストを塗布し、所定の遮光パターンを有する
フォトマスクを介してフォトレジストを露光する。続い
て、このフォトレジストを現像することによりフォトレ
ジストを選択的に除去し、フォトレジストにフォトマス
クのパターンを転写する。続いて、残存したフォトレジ
ストをマスクとして、フォトレジストの層の下層に堆積
されているＩＴＯ膜をウェットエッチングやドライエッ
チングによりエッチングして、膜にフォトマスクのパタ
ーンを形成する。そして、マスクとして利用したフォト
レジストを除去することにより、パターニング工程を終
了する。次に、第２層１０３ｂについて、同様の工程を
繰り返す。
る信号線１０３のパターニングは、以下に説明するよう
な手順で実行される。すなわち、第１層１０３ａを構成
するＩＴＯを基板の全面に堆積する。次に、その表面に
フォトレジストを塗布し、所定の遮光パターンを有する
フォトマスクを介してフォトレジストを露光する。続い
て、このフォトレジストを現像することによりフォトレ
ジストを選択的に除去し、フォトレジストにフォトマス
クのパターンを転写する。続いて、残存したフォトレジ
ストをマスクとして、フォトレジストの層の下層に堆積
されているＩＴＯ膜をウェットエッチングやドライエッ
チングによりエッチングして、膜にフォトマスクのパタ
ーンを形成する。そして、マスクとして利用したフォト
レジストを除去することにより、パターニング工程を終
了する。次に、第２層１０３ｂについて、同様の工程を
繰り返す。
【００３７】しかし、このようにして形成した信号線１
０３は、従来は、走査線１１１との交差部において断線
する傾向があった。
０３は、従来は、走査線１１１との交差部において断線
する傾向があった。
【００３８】図６は、従来の表示装置における信号線と
走査線との交差部の構成を例示した概略平面透視図であ
る。同図に示したように、従来は、走査線１１１との交
差部においても、信号線の第１層１０３ａ’の線幅は、
第２層１０３ｂ’の線幅よりも広いものとされていた。
しかし、このようにすると走査線１１１との交差部にお
いて、信号線の断線が多発する傾向が認められる。本発
明者は、詳細に検討した結果、この原因を知得するに至
った。
走査線との交差部の構成を例示した概略平面透視図であ
る。同図に示したように、従来は、走査線１１１との交
差部においても、信号線の第１層１０３ａ’の線幅は、
第２層１０３ｂ’の線幅よりも広いものとされていた。
しかし、このようにすると走査線１１１との交差部にお
いて、信号線の断線が多発する傾向が認められる。本発
明者は、詳細に検討した結果、この原因を知得するに至
った。
【００３９】図７及び図８は、従来の信号線の断線のメ
カニズムを説明する概略断面図である。すなわち、これ
らの図は、図６におけるＥ−Ｅ’線断面の工程図であ
る。
カニズムを説明する概略断面図である。すなわち、これ
らの図は、図６におけるＥ−Ｅ’線断面の工程図であ
る。
【００４０】図７に示したように、信号線１０３の第１
層１０３ａを形成するＩＴＯ層の膜厚は、比較的薄いた
めに、信号線１０３が走査線１１１を乗り越える段差部
のところで第１層１０３ａが「段切れ」を生ずる場合が
ある。このような「段切れ」が生ずると、第１層１０３
ａは、図中に符合Ｓで示したように走査線１１１の端部
で隙間を有することになる。この上に積層する第２層１
０３ｂ’の線幅は第１層１０３ａ’の線幅よりも狭いた
めに、第１層１０３ａ’の「段切れ」による隙間Ｓは端
部において露出する。そして、第２層１０３ｂ’を形成
するために、アルミニウムなどを堆積し、ウェットエッ
チング法によりパターンニングすると、この第１層１０
３ａ’の段切れによる隙間にアルミニウムのエッチング
液が侵入する。隙間に侵入したエッチング液は、第２層
のアルミニウム膜を裏面側から浸食し、その結果とし
て、図８に示したように、第２層１０３ｂ’も走査線１
１１の段差部において断線してしまう。
層１０３ａを形成するＩＴＯ層の膜厚は、比較的薄いた
めに、信号線１０３が走査線１１１を乗り越える段差部
のところで第１層１０３ａが「段切れ」を生ずる場合が
ある。このような「段切れ」が生ずると、第１層１０３
ａは、図中に符合Ｓで示したように走査線１１１の端部
で隙間を有することになる。この上に積層する第２層１
０３ｂ’の線幅は第１層１０３ａ’の線幅よりも狭いた
めに、第１層１０３ａ’の「段切れ」による隙間Ｓは端
部において露出する。そして、第２層１０３ｂ’を形成
するために、アルミニウムなどを堆積し、ウェットエッ
チング法によりパターンニングすると、この第１層１０
３ａ’の段切れによる隙間にアルミニウムのエッチング
液が侵入する。隙間に侵入したエッチング液は、第２層
のアルミニウム膜を裏面側から浸食し、その結果とし
て、図８に示したように、第２層１０３ｂ’も走査線１
１１の段差部において断線してしまう。
【００４１】これに対して、本実施例によれば、図４に
示したように、走査線１１１の段差部において第２層１
０３ｂの線幅が第１層１０３ａの線幅よりも広くなるよ
うに構成されている。その結果として、第１層１０３ａ
に「段切れ」が生じても、その上面と端部とが第２層１
０３ｂにより完全に覆われ、第２層１０３ｂのパターニ
ングのためのエッチング液が侵入することが防止され
る。
示したように、走査線１１１の段差部において第２層１
０３ｂの線幅が第１層１０３ａの線幅よりも広くなるよ
うに構成されている。その結果として、第１層１０３ａ
に「段切れ」が生じても、その上面と端部とが第２層１
０３ｂにより完全に覆われ、第２層１０３ｂのパターニ
ングのためのエッチング液が侵入することが防止され
る。
【００４２】すなわち、本実施例によれば、信号線１０
３の第２層１０３ｂより第１層１０３ａの線幅を小さく
しておき、第１層１０３ａの端が第２層１０３ｂの端よ
りも外側に露出しないようにしておくことにより、第２
層１０３ｂのパターンニングを行う時に、第１層１０３
ａの段切れによる隙間にエッチング液がしみ込むような
ことは起こらないため、信号線１０３の断線不良は発生
しない。このため、歩留まりの高いアレイ基板を提供す
ることができる。
３の第２層１０３ｂより第１層１０３ａの線幅を小さく
しておき、第１層１０３ａの端が第２層１０３ｂの端よ
りも外側に露出しないようにしておくことにより、第２
層１０３ｂのパターンニングを行う時に、第１層１０３
ａの段切れによる隙間にエッチング液がしみ込むような
ことは起こらないため、信号線１０３の断線不良は発生
しない。このため、歩留まりの高いアレイ基板を提供す
ることができる。
【００４３】ここで、第１層１０３ａの線幅と第２層１
０３ｂの線幅との差は、これらの各層を形成するプロセ
スの位置決め精度を考慮して決定することが望ましい。
すなわち、各層をパターニングする際に「位置ずれ」が
生じても、第２層が第１層を十分に覆うように、それぞ
れの線幅を決定することが望ましい。例えば、第１層を
パターニングするプロセスの位置決め精度が基準に対し
てＷ１であり、第２層をパターニングするプロセスの位
置決め精度が基準に対してＷ２である場合には、第１層
と第２層とは、設計値よりも最大で（Ｗ１＋Ｗ２）だけ
相対的にずれる可能性がある。従って、このような場合
においても、第２層が第１層を完全に覆うようにするた
めには、第２層が第１層よりも（Ｗ１＋Ｗ２）×２以上
広い線幅を有するように設計することが望ましい。
０３ｂの線幅との差は、これらの各層を形成するプロセ
スの位置決め精度を考慮して決定することが望ましい。
すなわち、各層をパターニングする際に「位置ずれ」が
生じても、第２層が第１層を十分に覆うように、それぞ
れの線幅を決定することが望ましい。例えば、第１層を
パターニングするプロセスの位置決め精度が基準に対し
てＷ１であり、第２層をパターニングするプロセスの位
置決め精度が基準に対してＷ２である場合には、第１層
と第２層とは、設計値よりも最大で（Ｗ１＋Ｗ２）だけ
相対的にずれる可能性がある。従って、このような場合
においても、第２層が第１層を完全に覆うようにするた
めには、第２層が第１層よりも（Ｗ１＋Ｗ２）×２以上
広い線幅を有するように設計することが望ましい。
【００４４】逆に、本実施例においては、図３に関して
前述したように、走査線１１１と交差していない部分に
おいては、信号線の第１層を第２層よりも幅広に形成す
ることが望ましい。この場合にも、第１層と第２層の位
置決め精度をそれぞれＷ１、Ｗ２とした場合には、第１
層が第２層よりも（Ｗ１＋Ｗ２）×２以上広い線幅を有
するように設計することにより、位置ずれが生じても、
寄生容量の変化を防止することができる。
前述したように、走査線１１１と交差していない部分に
おいては、信号線の第１層を第２層よりも幅広に形成す
ることが望ましい。この場合にも、第１層と第２層の位
置決め精度をそれぞれＷ１、Ｗ２とした場合には、第１
層が第２層よりも（Ｗ１＋Ｗ２）×２以上広い線幅を有
するように設計することにより、位置ずれが生じても、
寄生容量の変化を防止することができる。
【００４５】以上、具体例を例示しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。
【００４６】例えば、図４に示した具体例では、走査線
１１１との交差部において、下層１０３ａの線幅を狭く
し、上層１０３ｂの線幅を広くすることにより、これら
の相対的な線幅関係を調節している。しかし、本発明
は、これに限定されるものではない。すなわち、本発明
においては、走査線１１１と交差した段差部において上
層の線幅が下層の線幅よりも広く、下層を覆うようにす
れば良い。従って、図４に表した具体例の他にも、下層
の線幅は一定とし、上層の線幅を走査線との交差部にお
いて幅広にしても良い。または、上層の線幅は一定と
し、下層の線幅を走査線との交差部において狭くしても
良い。
１１１との交差部において、下層１０３ａの線幅を狭く
し、上層１０３ｂの線幅を広くすることにより、これら
の相対的な線幅関係を調節している。しかし、本発明
は、これに限定されるものではない。すなわち、本発明
においては、走査線１１１と交差した段差部において上
層の線幅が下層の線幅よりも広く、下層を覆うようにす
れば良い。従って、図４に表した具体例の他にも、下層
の線幅は一定とし、上層の線幅を走査線との交差部にお
いて幅広にしても良い。または、上層の線幅は一定と
し、下層の線幅を走査線との交差部において狭くしても
良い。
【００４７】ここで、信号線と走査線とのカップリング
容量を低減させるためには、交差部におけるこれらの重
なり面積を抑制するように構成することが望ましい。
容量を低減させるためには、交差部におけるこれらの重
なり面積を抑制するように構成することが望ましい。
【００４８】一方、前述した具体例においては、信号線
をＩＴＯ層とＡｌ層とにより構成する場合を例示した
が、本発明はこれに限定されるものではない。この他に
も、第１層と第２層との材料は、適宜選択して、本発明
の効果を同様に得ることができる。さらに、信号線の層
数も２層に限定されず、３層以上の積層構造としても良
い。３層以上の場合には、特に「段切れ」を生じやすい
層よりも上に積層するいずれかの層の線幅を相対的に広
くして、「段切れ」を覆うように構成すれば良い。
をＩＴＯ層とＡｌ層とにより構成する場合を例示した
が、本発明はこれに限定されるものではない。この他に
も、第１層と第２層との材料は、適宜選択して、本発明
の効果を同様に得ることができる。さらに、信号線の層
数も２層に限定されず、３層以上の積層構造としても良
い。３層以上の場合には、特に「段切れ」を生じやすい
層よりも上に積層するいずれかの層の線幅を相対的に広
くして、「段切れ」を覆うように構成すれば良い。
【００４９】また、前述した具体例においては、走査線
と信号線との交差部を例に挙げて説明したが、本発明
は、これに限定されるものではない。すなわち、本発明
は、絶縁層を介して２本の配線が交差する場合に同様に
適用することができ、同様の効果を得ることができる。
すなわち、第１の配線が形成され、その上に絶縁層が設
けられ、さらにその上に第２の配線が交差するように形
成される場合において、この第２の配線を積層構造にす
るとともに、交差部においてその第２の配線の上層の線
幅を第２の配線の下層の線幅よりも広くすることによ
り、第２の配線の断線を防止することができる。
と信号線との交差部を例に挙げて説明したが、本発明
は、これに限定されるものではない。すなわち、本発明
は、絶縁層を介して２本の配線が交差する場合に同様に
適用することができ、同様の効果を得ることができる。
すなわち、第１の配線が形成され、その上に絶縁層が設
けられ、さらにその上に第２の配線が交差するように形
成される場合において、この第２の配線を積層構造にす
るとともに、交差部においてその第２の配線の上層の線
幅を第２の配線の下層の線幅よりも広くすることによ
り、第２の配線の断線を防止することができる。
【００５０】さらに、本発明は、具体例として挙げた液
晶表示装置のアレイ基板に限定されるものではない。本
発明は、この他にも、絶縁膜を介して２本の配線が交差
する構成を有するすべての表示装置用アレイ基板に同様
に適用して同様の効果を得ることができる。
晶表示装置のアレイ基板に限定されるものではない。本
発明は、この他にも、絶縁膜を介して２本の配線が交差
する構成を有するすべての表示装置用アレイ基板に同様
に適用して同様の効果を得ることができる。
【００５１】上述した実施例では、画素電極、信号線の
一部を透明導電膜としてＩＴＯで構成したが、Ｉｎ、Ｚ
ｎ、ＯからなるいわゆるＩＺＯなども使用可能である。
また、この実施例のような光透過型ではなく、例えば反
射型であれば、画素電極等は不透明な金属材料で構成で
きる。また、この発明は、横方向電界を用いたＩＰＳ
（In Plane Switching）モードでも使用可能である。
一部を透明導電膜としてＩＴＯで構成したが、Ｉｎ、Ｚ
ｎ、ＯからなるいわゆるＩＺＯなども使用可能である。
また、この実施例のような光透過型ではなく、例えば反
射型であれば、画素電極等は不透明な金属材料で構成で
きる。また、この発明は、横方向電界を用いたＩＰＳ
（In Plane Switching）モードでも使用可能である。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
まず、信号線が複数層、例えば２層からなる積層構造体
とすることにより、いずれかの層に「断線」が生じた場
合にも他の層によって電気的導通を確保し、信号線断線
に対する冗長性を確保することができる。
まず、信号線が複数層、例えば２層からなる積層構造体
とすることにより、いずれかの層に「断線」が生じた場
合にも他の層によって電気的導通を確保し、信号線断線
に対する冗長性を確保することができる。
【００５３】次に、本発明によれば、信号線が走査線と
交差していない部分において、画素電極と同層として形
成された信号線の層の線幅を他の層の線幅よりも相対的
に広くなるように形成することにより、第１層と第２層
との間に位置ずれが生じても、表示領域において信号線
と画素電極との間隔を一定に維持することができ、これ
らの間の寄生容量の変化を解消することができる。
交差していない部分において、画素電極と同層として形
成された信号線の層の線幅を他の層の線幅よりも相対的
に広くなるように形成することにより、第１層と第２層
との間に位置ずれが生じても、表示領域において信号線
と画素電極との間隔を一定に維持することができ、これ
らの間の寄生容量の変化を解消することができる。
【００５４】さらに、本発明によれば、信号線につい
て、走査線との交差部、より厳密には走査線の端の段差
部においては、第１層の線幅が第２層の線幅よりも狭く
なるように形成することにより、走査線との交差部にお
ける信号線の断線を極めて効果的に抑制することができ
る。すなわち、第１層が走査線の端の段差部において
「段切れ」した場合においても、この「段切れ」部分が
第２層により覆われるので、第２層のパターニング工程
においてこの「段切れ」部分にエッチング液がしみ込ん
で信号線が完全に断線するという不良を解消することが
できる。その結果として、微細なパターンを有する高精
細表示が可能な液晶表示装置などの各種の表示装置の製
造歩留まりを顕著に改善し、低コストで各種の応用分野
に提供することができるようになる。
て、走査線との交差部、より厳密には走査線の端の段差
部においては、第１層の線幅が第２層の線幅よりも狭く
なるように形成することにより、走査線との交差部にお
ける信号線の断線を極めて効果的に抑制することができ
る。すなわち、第１層が走査線の端の段差部において
「段切れ」した場合においても、この「段切れ」部分が
第２層により覆われるので、第２層のパターニング工程
においてこの「段切れ」部分にエッチング液がしみ込ん
で信号線が完全に断線するという不良を解消することが
できる。その結果として、微細なパターンを有する高精
細表示が可能な液晶表示装置などの各種の表示装置の製
造歩留まりを顕著に改善し、低コストで各種の応用分野
に提供することができるようになる。
【００５５】以上説明したように、本発明によれば、高
精細な表示装置用のアレイ基板を高い歩留まりで製造す
ることができるようになり産業上のメリットは多大であ
る。
精細な表示装置用のアレイ基板を高い歩留まりで製造す
ることができるようになり産業上のメリットは多大であ
る。
【図１】本発明のアレイ基板の構成を例示する概略平面
透視図である。
透視図である。
【図２】本発明のアレイ基板を用いた表示装置のＡ−
Ａ’線概略断面図である。
Ａ’線概略断面図である。
【図３】図１のＢ−Ｂ’線における概略断面図である。
【図４】図１の符合Ｃの部分の拡大透視図である。
【図５】図４のＤ−Ｄ’線における概略断面図である。
【図６】従来の表示装置における信号線と走査線との交
差部の構成を例示した概略平面透視図である。
差部の構成を例示した概略平面透視図である。
【図７】図６におけるＥ−Ｅ’線断面の工程図であり、
従来の信号線の断線のメカニズムを説明する概略断面図
である。
従来の信号線の断線のメカニズムを説明する概略断面図
である。
【図８】図６におけるＥ−Ｅ’線断面の工程図であり、
従来の信号線の断線のメカニズムを説明する概略断面図
である。
従来の信号線の断線のメカニズムを説明する概略断面図
である。
１００ アレイ基板 １０１ ガラス基板 １０３ 信号線 １０４ 走査線 １１３ 第１ゲート絶縁膜 １１４ 第２ゲート絶縁膜 １１５ 半導体膜 １１７ チャネル保護膜 １１９ 低抵抗半導体膜 １２１ ＴＦＴ １３１ ソース電極 １３２ ドレイン電極 １４１ 配向膜 １５１ 画素電極 ２００ 対向基板 ２０４ 対向電極 ３００ 液晶組成物
Claims (8)
- 【請求項１】基板と、前記基板上に設けられた第１の配
線と、前記第１の配線の上に設けられた絶縁層と、前記
第１の配線と交差するように前記絶縁層の上に設けられ
た第２の配線と、を備え、 前記第２の配線は、第１の導電層と前記第１の導電層の
上に積層された第２の導電層とを少なくとも有し、 前記第２の導電層は、前記第２の配線が前記第１の配線
と交差していない部分においては、前記第１の導電層の
線幅よりも小なる線幅を有し、且つ、前記第２の導電層
は、前記第２の配線が前記第１の配線と交差する段差部
においては、前記第１の導電層の線幅よりも大なる線幅
を有し前記第１の導電層を覆うことを特徴とする表示装
置用アレイ基板。 - 【請求項２】基板と、前記基板上に互いに略平行に設け
られた複数の走査線と、前記複数の走査線と略直交する
ように設けられた複数の信号線と、前記複数の走査線と
信号線との交差部に介層された絶縁層と、前記複数の走
査線のいずれかと前記複数の信号線のいずれかとにそれ
ぞれ接続された複数のスイッチング素子と、前記複数の
スイッチング素子にそれぞれ接続された複数の画素電極
と、を備え、 前記複数の信号線のそれぞれは、第１の導電層と前記第
１の導電層の上に積層された第２の導電層とを少なくと
も有し、 前記第１の導電層は、前記画素電極と同一の材料により
構成され、 前記第２の導電層は、前記信号線が前記走査線と交差し
ていない部分においては、前記第１の導電層の線幅より
も小なる線幅を有し、且つ、前記第２の導電層は、前記
信号線が前記走査線と交差する段差部においては、前記
第１の導電層の線幅よりも大なる線幅を有し前記第１の
導電層を覆うことを特徴とする表示装置用アレイ基板。 - 【請求項３】前記基板は、透光性を有し、 前記画素電極は、透光性を有する導電性材料により構成
されたことを特徴とする請求項２記載の表示装置用アレ
イ基板。 - 【請求項４】前記画素電極と前記第１の導電層とは、同
一のマスクに基づいたパターニングにより形成されたこ
とを特徴とする請求項２または３のいずれか１つに記載
の表示装置用アレイ基板。 - 【請求項５】前記信号線が前記走査線と交差する段差部
における前記第２の導電層の前記線幅は、前記第２の導
電層の前記第１の導電層に対する位置ずれが生じても前
記第１の導電層を覆うようにパターニング精度に基づい
て設定されていることを特徴とする請求項２〜４のいず
れか１つに記載の表示装置用アレイ基板。 - 【請求項６】基板上に第１の配線を形成する工程と、 前記第１の配線の上に絶縁層を形成する工程と、 前記第１の配線と交差するように前記絶縁層の上に第２
の配線を形成する工程と、を備えた表示装置用アレイ基
板の製造方法であって、 前記第２の配線を形成する前記工程は、第１の導電性材
料を堆積しパターニングすることによって第１の導電層
を形成する工程と、前記第１の導電層の上に第２の導電
性材料を堆積しパターニングすることによって第２の導
電層を積層する工程とを少なくとも有し、 前記第２の配線が前記第１の配線と交差していない部分
においては前記第２の導電層が前記第１の導電層の線幅
よりも小なる線幅を有し、且つ、前記第２の配線が前記
第１の配線と交差する段差部においては前記第２の導電
層が前記第１の導電層の線幅よりも大なる線幅を有し前
記第１の導電層を覆うように形成することを特徴とする
表示装置用アレイ基板の製造方法。 - 【請求項７】基板と、前記基板上に互いに略平行に設け
られた複数の走査線と、前記複数の走査線の上に設けら
れた絶縁層と、前記絶縁層の上において前記複数の走査
線と略直交するように設けられた複数の信号線と、前記
複数の走査線のいずれかと前記複数の信号線のいずれか
とにそれぞれ接続された複数のスイッチング素子と、前
記複数のスイッチング素子にそれぞれ接続された複数の
画素電極と、を有する表示装置用アレイ基板の製造方法
であって、 基板上に前記複数の走査線を互いに略平行に形成する工
程と、 前記複数の走査線の上に前記絶縁層を形成する工程と、 前記絶縁層の上に第１の導電性材料を堆積しパターニン
グして前記画素電極と、前記複数の走査線のそれぞれを
構成する複数の第１の導電層と、を形成する工程と、 前記第１の導電層の上に第２の導電性材料を堆積しパタ
ーニングして前記第２の導電層の上に堆積された第２の
導電層を形成する工程と、を備え、 前記信号線が前記走査線と交差していない部分において
は前記第２の導電層が前記第１の導電層の線幅よりも小
なる線幅を有し、且つ、前記信号線が前記走査線と交差
する段差部においては前記第２の導電層が前記第１の導
電層の線幅よりも大なる線幅を有し前記第１の導電層を
覆うように形成することを特徴とする表示装置用アレイ
基板の製造方法。 - 【請求項８】前記第１の導電性材料を前記パターニング
する際に生ずる位置のずれ幅の最大値をＷ１とし、前記
第２の導電性材料を前記パターニングする際に生ずる位
置のずれ幅の最大値をＷ２とした時に、前記信号線が前
記走査線と交差する段差部において、前記第２の導電層
が前記第１の導電層の線幅よりも（Ｗ１＋Ｗ２）×２以
上大なる線幅を有するように形成することを特徴とする
請求項６または７に記載の表示装置用アレイ基板の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09584298A JP4112672B2 (ja) | 1998-04-08 | 1998-04-08 | 表示装置用アレイ基板及びその製造方法 |
| TW088105159A TW436649B (en) | 1998-04-08 | 1999-03-31 | A circuit array substrate for a display device and a method of making the same |
| KR1019990012301A KR100324913B1 (ko) | 1998-04-08 | 1999-04-08 | 표시장치용 어레이 기판 및 그 제조방법 |
| US09/288,323 US6094248A (en) | 1998-04-08 | 1999-04-08 | Circuit array substrate for a display device and a method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09584298A JP4112672B2 (ja) | 1998-04-08 | 1998-04-08 | 表示装置用アレイ基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11295760A true JPH11295760A (ja) | 1999-10-29 |
| JP4112672B2 JP4112672B2 (ja) | 2008-07-02 |
Family
ID=14148639
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09584298A Expired - Lifetime JP4112672B2 (ja) | 1998-04-08 | 1998-04-08 | 表示装置用アレイ基板及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6094248A (ja) |
| JP (1) | JP4112672B2 (ja) |
| KR (1) | KR100324913B1 (ja) |
| TW (1) | TW436649B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002040484A (ja) * | 2000-07-26 | 2002-02-06 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| JP2010026269A (ja) * | 2008-07-19 | 2010-02-04 | Casio Comput Co Ltd | 液晶表示装置 |
| JP2011043850A (ja) * | 2010-10-29 | 2011-03-03 | Casio Computer Co Ltd | 表示装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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