KR100482343B1 - 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 109
- 239000000758 substrate Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 230000000694 effects Effects 0.000 title abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 24
- 239000010408 film Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 49
- 239000004973 liquid crystal related substance Substances 0.000 description 18
- 239000011521 glass Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Physics & Mathematics (AREA)
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- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 제조공정 중에 액티브 영역 사이에 등전위패턴을 형성하여 로딩이펙트를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 기판과, 기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널과, 박막트랜지스터 어레이 패널과 등전위를 이루도록 기판의 가장자리에 형성되는 등전위패턴을 구비하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 위에 형성되는 다수의 박막트랜지스터들과 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널을 마련하는 단계와, 박막트랜지스터 어레이 패널과 등전위를 이루도록 기판의 가장자리에 등전위 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판의 제조방법에 관한 것으로, 특히 제조공정 중에 액티브 영역 사이에 등전위패턴을 형성하여 로딩이펙트를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막트랜지스터 어레이 기판을 이루는 박막트랜지스터 어레이 패널은 게이트라인들 및 데이터라인들과, 그 게이트라인들과 데이터라인들의 교차부마다 스위치소자로 형성된 박막트랜지스터와, 액정셀 단위로 형성되어 박막트랜지스터에 접속된 화소전극 등으로 구성된다. 게이트라인들과 데이터라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막트랜지스터는 게이트라인에 공급되는 스캔신호에 응답하여 데이터라인에 공급되는 화소전압신호를 화소전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통전극 등으로 구성된다.
액정패널은 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하여 완성하게 된다.
특히, 박막트랜지스터 어레이 기판은 도 1에 도시된 바와 같이 대형유리기판(51) 상에 다수의 박막트랜지스터 어레이 패널들(예를 들면, 4개)이 동시에 제작된다. 동시에 제작된 다수의 박막트랜지스터 어레이 패널들은 스크라이빙선을 따라 절단된 후, 각각의 박막트랜지스터 어레이 기판들이 각각의 액정패널을 구성하게 된다. 또한, 박막트랜지스터 어레이 기판과 합착되는 칼라필터 어레이 기판도 대형유리기판 상에 다수개(예를 들면, 4개)가 동시에 제작되어 절단되는 과정을 거치게 된다.
실제로, 다수의 박막트랜지스터 어레이 패널 각각은 화소전극이 위치하여 화면을 표시하는 영역인 액티브영역(53a)과, 액티브영역(53a)을 구동하기 위한 신호가 공급되는 비액티브영역인 패드영역(53b)으로 나누어 진다.
도 2는 도 1의 액티브영역(53a)의 일부와 패드영역(53b)의 일부분을 포함하는 R 영역을 확대한 도면이다.
도 2를 참조하면, 박막트랜지스터 어레이 패널에서 액티브영역(53a)는 게이트라인(1)과 데이터라인(3)의 교차부마다 형성된 박막트랜지스터(5)와, 박막트랜지스터(5)와 접속된 화소전극(15)과, 화소전극(15)과 이전단 게이트라인(1)의 중첩부에 형성된 스토리지 캐패시터(17)를 구비하며 패드영역(53b)에는 게이트라인(1)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터라인(3)에 접속된 데이터패드부(31)를 포함하는 어레이 영역과 데이터패드부(31)를 경유하여 오드 데이터라인들(2)에 공통 접속된 오드 쇼팅바(8)와, 이븐 데이터라인들(4)에 공통 접속된 이븐 쇼팅바(6)를 포함하는 쇼팅바 영역을 구비한다.
게이트라인(1)과 데이터라인(3)은 게이트절연막을 사이에 두고 절연되게 교차된다. 게이트라인(1)과 데이터라인(3)의 교차부마다 형성되는 박막트랜지스터(5)는 게이트라인(1)에 접속된 게이트전극(7)과, 데이터라인(3)에 접속된 소스전극(9)과, 화소전극(15)에 접속된 드레인전극(11)과, 게이트 전극(7)과 중첩되고 소스전극(9)과 드레인전극(11) 사이에 채널을 형성하는 활성층(도시하지 않음)을 구비한다. 활성층은 통상 데이터라인(3)을 따라 신장된다. 활성층 위에는 채널부를 제외한 영역에 오믹접촉층이 형성된다. 이러한 박막트랜지스터(5)는 게이트라인(1)에 공급되는 스캔신호에 응답하여 데이터라인(3)에 공급되는 화소전압신호가 화소전극(15)에 충전되어 유지되게 한다.
화소전극(15)은 보호막(도시하지 않음)을 관통하는 제1 컨택홀(13)을 통해 박막트랜지스터(5)의 드레인 전극(11)과 접속된다. 화소전극(15)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 어레이 기판과 상부 컬러필터 어레이 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(15)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(17)는 이전단 게이트라인(1)과, 그 게이트라인(1)과 게이트 절연막 사이에 두고 중첩되는 스토리지 전극(19)과, 그 스토리지 전극(19)과 보호막을 사이에 두고 중첩됨과 아울러 그 보호막에 형성된 제2 컨택홀(21)을 경유하여 접속된 화소전극(15)으로 구성된다. 이러한 스토리지 캐패시터(17)는 화소전극(15)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
데이터라인(3)은 데이터링크(23) 및 데이터 패드부(31)를 경유하여 데이터 드라이버와 접속되고, 게이트라인(1)도 게이트링크 및 게이트 패드부를 경유하여 통해 게이트 드라이버와 접속된다.
데이터 패드부(31)는 데이터라인(3)으로부터 데이터링크(23)를 경유하여 연장되는 데이터패드(25)와, 보호막을 관통하는 제3 컨택홀(29)을 통해 데이터패드(25)와 접속된 데이터 패드 보호전극(27)으로 구성된다.
데이터 쇼팅바는 게이트라인들과 데이터라인들 각각의 오드(Odd) 라인들과 이븐(Even) 라인들로 구분하여 접속된 오드 쇼팅바와 이븐 쇼팅바로 구별되며 박막트랜지스터 어레이 기판의 제조공정 후에 신호라인들의 쇼트, 단선 등과 같은 라인불량과 박막트랜지스터의 불량 등을 검출하기 위해 마련된다. 구체적으로, 게이트라인들의 검사는 오드 게이트라인들에 공통 접속된 게이트 오드 쇼팅바와 이븐 게이트라인들에 공통 접속된 게이트 이븐 쇼팅바를 이용하여 하게 된다. 데이터라인들의 검사는 오드 데이터라인들에 공통 접속된 데이터 오드 쇼팅바와 이븐 데이터라인들에 공통 접속된 데이터 이븐 쇼팅바를 이용하여 라인불량을 검출하게 된다. 이중 오드 쇼팅바(8)는 데이터 패드부(31)를 경유하여 오드 데이터라인들(2)과 공통 접속되고, 이븐 쇼팅바(6)는 데이터 패드부(31)를 경유하여 이븐 데이터라인들(4)과 공통 접속된다.
오드 쇼팅바(8)는 데이터라인들(3)과 함께 소스/드레인 금속층으로 형성된다. 이와 달리, 이븐 쇼팅바(6)는 그를 가로지르는 오드 데이터라인들(2)과 절연되도록 게이트 금속층으로 형성된다. 게이트 금속층으로 형성된 이븐 쇼팅바(6)는 도 2에 도시된 바와 같이 제4 컨택홀(12)에 걸쳐 형성된 컨택전극(10)을 통해 소스/드레인 금속층으로 형성된 이븐 데이터라인들(4)과 접속된다. 박막트랜지스터 어레이 패널이 완성되면 오드 쇼팅바(8)와 이븐 쇼팅바(6)를 이용하여 데이터라인들(1)의 불량검사를 하게 된다. 이어서, 이븐 쇼팅바(6)와 데이터 패드부(31) 사이의 스크라이빙선을 따라 데이터 쇼팅바(6, 8)를 절단해내게 된다.
도 3은 도 2에 도시된 데이터 쇼팅바 영역과, 박막트랜지스터영역과, 데이터패드영역을 A-A'선, B-B'선, C-C'선, D-D'선을 따라 절단하여 도시한 단면도이다.
도 3을 참조하면, 데이터 쇼팅바 영역(A-A',B-B')은 하부기판(14) 상에 게이트 금속층으로 이루어진 이븐 쇼팅바(6)가 형성되고, 그 위에 게이트절연막(16)이 형성된다. 게이트절연막(16) 위에는 소스/드레인 금속층으로 이루어진 오드 데이터라인들(2) 및 이븐 데이터라인들(4)과 오드 쇼팅바(8)가 형성되고, 그 위에 보호막(18)이 형성된다. 그리고, 이븐 데이터라인들(4)과 이븐 쇼팅바(6)가 노출되도록 게이트절연막(14)과 보호막(18)을 관통하는 컨택홀(12)이 형성되고, 그 컨택홀(12)에 걸쳐 컨택전극(10)이 형성되어 서로 다른 금속층으로 이루어진 이븐 데이터라인들(4)과 이븐 쇼팅바(6)가 접속되게 한다.
박막트랜지스터영역(C-C')은 하부기판(14) 상에 게이트 금속층으로 이루어진 게이트라인(1)이 형성되고, 그 위에 게이트절연막(16)이 형성된다. 게이트절연막(16) 위에는 소스/드레인 금속층으로 이루어진 소스전극(9), 드레인전극(11) 및 스토리지전극(19)이 형성되고 그 위에 보호막(18)이 형성된다. 그리고, 드레인전극(11)과 스토리지전극(19)이 노출되도록 보호막(18)을 관통하는 컨택홀(13,21)이 형성되고, 그 컨택홀(13,21)을 통해 드레인전극(7)과 스토리지전극(19)에 접속되는 화소전극(15)이 형성된다.
데이터 패드영역(D-D')은 하부기판(14) 상에 게이트절연막(16)이 형성된다. 게이트절연막(16) 위에는 소스/드레인 금속층으로 이루어진 데이터 패드(25)가 형성되고 그 위에 보호막(18)이 형성된다. 그리고, 데이터 패드(25)가 노출되도록 보호막(18)을 관통하는 제 3 컨택홀(29)이 형성되고, 그 컨택홀(29)에 걸쳐 데이터패드(25)와 접속된 데이터패드 보호전극(27)이 형성된다.
도 4a 내지 도 4d를 참조하여 데이터 쇼팅바, 박막트랜지스터, 데이터 패드 영역의 제조방법을 박막트랜지스터 어레이 기판의 제조방법과 결부하여 상세히 하면 다음과 같다.
도 4a를 참조하면, 하부기판(14) 상에 이븐 데이터 쇼팅바(6), 게이트라인(1), 게이트전극(7), 게이트패드(도시하지 않음)를 포함하는 게이트금속 패턴들이 형성된다.
이러한 게이트 금속 패턴들은 하부기판(14) 상에 스퍼터링등의 증착방법으로 게이트 금속물질을 증착한 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 4b를 참조하면, 게이트 금속 패턴들이 형성된 하부기판(14) 상에 게이트절연막(16)이 적층되고 그 위에 오드 쇼팅바(8), 데이터라인들(2, 4), 반도체층( ), 소스전극(9), 스토리지전극(17), 및 드레인전극(11)을 포함하는 소스/드레인 금속 패턴들이 적층된다.
게이트 절연막(16)은 게이트 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법으로 전면증착하여 형성하게 된다. 게이트 절연물질로는 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용된다. 이어서, 게이트 절연막(16) 상에 비정질실리콘층 및 n+ 비정질실리콘층을 순차 적층한 후 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 도 2에 도시된 어레이내의 활성층 및 오믹접촉층을 형성하게 된다.
소스/드레인 금속 패턴들은 게이트 절연막(16) 상에 스퍼터링 등의 증착방법으로 소스/드레인 금속물질을 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 4c를 참조하면, 다수의 콘택홀(12, 13, 21, 29)들을 포함하는 보호막(18)이 형성된다.
보호막(18)은 절연물질을 PECVD 등의 증착방법으로 전면증착함으로써 형성하게 된다. 보호막(18)의 절연물질로는 게이트 절연막(16)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다. 이븐 쇼팅바(6)의 제4 컨택홀(12), 드레인전극(11)의 컨택홀(13), 스토리지전극(19)의 컨택홀(21), 데이터패드(25)의 컨택홀(29)들은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 보호막(18) 및 게이트절연막(16)을 패터닝함으로써 형성된다.
도 4d를 참조하면, 다수의 콘택홀(12, 13, 21, 29)을 통해 전극, 패드, 쇼팅바와 접속되는 화소전극(15), 데이터 패드 보호전극(27), 컨택전극(10)을 포함하는 투명전극 패턴들이 형성된다.
투명전극 패턴은 보호막(18) 상에 투명전극물질을 스퍼터링 등의 증착방법으로 증착한 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝함으로써 형성하게 된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이러한 대형유리기판 상에 형성되는 다수의 박막트랜지스터 어레이 패널들은 제조공정 중에 PECVD와 같은 플라즈마를 이용한 기법으로 다수의 금속층이 적층된다. 이 때, 플라즈마는 극성을 띄는 입자이므로 플라즈마 입자를 가속시켜 기판상의 금속층을 패터닝할 때, 전위차에 의해 입자의 운동방향이 바뀌게 된다. 이에 의해, 많은 금속패턴이 존재하는 박막트랜지스터 어레이 패널(53a,53b)영역보다 그 외곽쪽의 유리기판으로 플라즈마 입자가 휘는 왜곡현상인 로딩이펙트가 발생한다. 그 결과, 도 1에 도시된 바와 같이 다수의 박막트랜지스터 어레이 패널(53a,53b)들 중 대형유리기판(51)의 상측 및 하측에 근접하여 형성되는 패턴들은 유리기판쪽으로 휘는 플라즈마 입자가 더해져 상대적으로 더 많이 에칭(Etching)된 과다 에칭부(52,54)가 생기게 된다. 이러한 과다 에칭부(52,54)는 저온에서 액정패널을 구동할 때 부정형얼룩의 발생 부위가 되는 문제점이 있다.
따라서, 본 발명의 목적은 제조공정 중에 박막트랜지스터 어레이 기판 영역 사이에 등전위패턴을 형성하여 로딩이펙트를 방지할 수 있는 박막트랜지스터 어레이기 기판 및 그 제조방법을 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 기판과, 기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널과, 박막트랜지스터 어레이 패널과 등전위를 이루도록 기판의 가장자리에 형성되는 등전위패턴을 구비하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판에 있어서, 등전위패턴은 박막트랜지스터 어레이 패널의 데이터라인과 나란한 다수의 스트라이프 패턴들을 구비하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판에 있어서, 등전위패턴들 각각의 폭은 상기 데이터라인의 패턴 폭과 동일한 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판에 있어서, 등전위패턴들 각각은 상기 데이터라인과 동일층에 위치하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판에 있어서, 등전위패턴의 재질은 소스/드레인 금속층과 동일한 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 위에 형성되는 다수의 박막트랜지스터들과 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널을 마련하는 단계와, 박막트랜지스터 어레이 패널과 등전위를 이루도록 기판의 가장자리에 등전위 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법에 있어서, 등전위패턴은 데이터라인과 나란한 다수의 스트라이프 패턴들로 이루어진 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법에 있어서, 등전위패턴들 각각은 데이터라인들의 패턴 폭과 동일한 폭으로 형성되는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법에 있어서, 등전위패턴은 소스/드레인 금속층과 동일한 재질로 형성된 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법에 있어서, 등전위패턴들 각각은 데이터라인과 동일층에 형성되는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법에 있어서, 데이터라인들, 박막트랜지스터들, 그리고 등전위패턴을 형성하는 단계는 기판 상에 데이터라인과 교차하는 게이트라인 및 박막트랜지스터에 포함되는 게이트전극을 포함하는 게이트 패턴들을 형성하는 단계와, 게이트패턴들이 형성된 기판 상에 게이트절연막을 전면 증착하는 단계와, 게이트절연막 상에 박막트랜지스터의 채널을 형성하는 반도체패턴을 형성하는 단계와, 반도체패턴이 형성된 게이트절연막 상에 데이터라인, 박막트랜지스터에 포함되는 소스 및 드레인 전극, 그리고 등전위패턴을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예들을 도 5를 참조하여 상세하게 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 더미 패턴을 포함하는 박막트랜지스터 어레이 패널들이 형성된 대형유리기판을 도시한 평면도이다.
이 때, 박막트랜지스터 어레이 패널(53)들은 종래와 같으므로 더미패턴(57a,57b)제작용 마스크만 수정하면 새로운 공정의 추가없이 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 제작할 수 있다.
도 5를 참조하면, 대형유리기판(51)의 상하측에 형성된 더미 패턴(57a,57b)은 종래 통패턴과 달리 박막트랜지스터 어레이 패널(53)의 데이터 라인(3)과 동일한 패턴으로 소스/드레인 금속이 패터닝된 것이다. 즉, 데이터 라인(3)과 동일한 다수의 스트라이프 패턴을 구비한다.
더미 패턴(57a,57b)들은 소스/드레인 금속으로 제작된 다수의 스트라이프 패턴으로 이루어진 것이므로 박막트랜지스터 어레이 기판 제작 중 소스/드레인 금속 패턴을 형성할 때 함께 형성된다. 이 더미 패턴(57a,57b)들은 박막트랜지스터 어레이 패널(53a,53b)의 소스/드레인 금속 패턴과 동일한 크기 및 간격으로 형성되므로 박막트랜지스터 어레이 패널(53)과 등전위를 이루는 등전위패턴이 된다. 즉, 소스/드레인 금속으로 형성된 패턴인 데이터 라인과 동일한 크기 및 간격으로 형성된다. 이에 따라, 공정 중 플라즈마 입자가 외곽쪽의 유리기판으로 휘어지는 현상이 발생되더라도 더미 패턴(57a,57b) 상에만 과다 에칭부가 발생된다.
따라서, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 박막트랜지스터 어레이 패널의 소스/드레인 패턴과 동일한 다수의 스트라이프 패턴으로 이루어진 더미 패턴을 구비함으로써 종래 박막트랜지스터 어레이 패널의 외곽부에서 발생하던 과다 에칭부의 발생이 방지된다.
이 때, 박막트랜지스터 어레이 패널은 화면표시영역인 액티브영역(53a)에 형성된 소스/드레인패턴들과, 비액티브영역(53b)인 데이터 패드부, 쇼팅바 등의 패턴이 형성된 영역이 따로 분리된다.
그런데, 액티브영역(53a)의 소스/드레인 패턴 면적과, 비액티브영역(53b)에 존재하는 소스/드레인패턴 면적이 다르다. 이 두 영역에서 소스/드레인 패턴의 면적 차이는 이 두 영역에 근접하게 형성되는 더미패턴(57a,57b)과 등전위를 이루는데 영향을 미친다. 이에 따라, 두 영역의 소스/드레인 패턴의 면적 차를 고려하여 두 영역에 근접하게 형성되는 더미패턴(57a,57b)의 면적을 결정할 필요가 있다.
이를 상세히 설명하면, 액티브영역(53a)의 소스/드레인 패턴 면적을 A라 하고 비액티브영역(53b)에 존재하는 소스/드레인 패턴 면적을 B라하면, 대형유리기판(51)의 상측에 근접하게 형성되는 소스/드레인 패턴의 면적은 B+0.5A이며, 하측에 근접하게 형성되는 소스/드레인 패턴의 면적은 0.5A정도가 된다. 따라서, 상측 및 하측에 형성되는 더미패턴의 면적을 이에 비례하게 형성함으로써 박막트랜지스터 어레이 패널과 더미 패턴이 등전위를 이루게 할 수 있다.
그 결과, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 소스/드레인패턴과 같은 패턴의 다수의 패턴으로 구성된 더미 패턴을 구비함으로써, 박막트랜지스터 어레이 패널의 과잉 에칭부의 발생을 방지하게 된다. 그러므로, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액정패널에서 부정형 얼룩의 발생이 방지된다.
상술한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법에서는 박막트랜지스터 어레이 패널의 소스/드레인 패턴과 동일한 다수의 스트라이프 패턴으로 이루어진 더미패턴을 구비함으로써 박막트랜지스터 어레이 패널의 과잉 에칭부의 발생을 방지하게 된다. 그 결과, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액정패널에서 부정형 얼룩의 발생이 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래 다수의 박막트랜지스터 어레이 패널이 위치하는 대형유리기판을 도시한 평면도.
도 2는 도 1의 "R" 영역을 도시한 평면도.
도 3은 도 2에 도시된 영역을 A-A'선, B-B'선, C-C'선, D-D'선을 따라 절단하여 도시한 단면도.
도 4a 내지 도 4e는 도 3에 도시된 영역의 제조방법을 단계적으로 도시한 단면도들.
도 5는 본 발명의 실시 예에 따른 등전위패턴을 포함하는 박막트랜지스터 어레이 기판을 도시한 평면도.
<도면의 주요부분에 대한 부호의 간단한 설명>
1 : 게이트라인 2 : 오드 데이터라인
3 : 데이터라인 4 : 이븐 데이터라인
5 : 박막트랜지스터 6 : 이븐 쇼팅바
7 : 게이트전극 8 : 오드 쇼팅바
9 : 소스전극 10 : 컨택전극
11 : 드레인전극 12 : 제4 컨택홀
13 : 제1 컨택홀 14 : 하부기판
15 : 화소전극 16 : 게이트절연막
17 : 스토리지 캐패시터 18 : 보호막
19 : 스토리지 전극 21 : 제2 컨택홀
23 : 데이터링크 25 : 데이터패드
27 : 데이터 패드 보호전극 29 : 제3 컨택홀
31 : 데이터 패드부 51 : 대형유리기판
52, 54 : 과다에칭부 53 : 박막트랜지스터 어레이 패널
57a, 57b : 등전위패턴
Claims (11)
- 기판과,상기 기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널과,상기 박막트랜지스터 어레이 패널과 등전위를 이루도록 상기 기판의 가장자리에 형성되는 등전위패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 등전위패턴은,상기 박막트랜지스터 어레이 패널의 데이터라인과 나란한 다수의 스트라이프 패턴들을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 2 항에 있어서,상기 등전위패턴들 각각의 폭은 상기 데이터라인의 패턴 폭과 동일한 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 2 항에 있어서,상기 등전위패턴들 각각은 상기 데이터라인과 동일층에 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 2 항에 있어서,상기 등전위패턴의 재질은 소스/드레인 금속층과 동일한 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널을 마련하는 단계와,상기 박막트랜지스터 어레이 패널과 등전위를 이루도록 상기 기판의 가장자리에 등전위 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 등전위패턴은,상기 데이터라인과 나란한 다수의 스트라이프 패턴들로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 등전위패턴들 각각은 상기 데이터라인들의 패턴 폭과 동일한 폭으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 등전위패턴은 소스/드레인 금속층과 동일한 재질로 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 등전위패턴들 각각은 상기 데이터라인과 동일층에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,기판 상에 상기 데이터라인들, 박막트랜지스터들, 그리고 등전위패턴을 형성하는 단계는상기 기판 상에 상기 데이터라인과 교차하는 게이트라인, 상기 박막트랜지스터에 포함되는 게이트전극을 포함하는 게이트 패턴들을 형성하는 단계와,상기 게이트패턴들이 형성된 상기 기판 상에 게이트절연막을 전면 증착하는 단계와,상기 게이트절연막 상에 상기 박막트랜지스터의 채널을 형성하는 반도체패턴을 형성하는 단계와,상기 반도체패턴이 형성된 게이트절연막 상에 상기 데이터라인, 상기 박막트랜지스터에 포함되는 소스 및 드레인 전극, 그리고 등전위패턴을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0060980A KR100482343B1 (ko) | 2002-10-07 | 2002-10-07 | 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0060980A KR100482343B1 (ko) | 2002-10-07 | 2002-10-07 | 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040031513A KR20040031513A (ko) | 2004-04-13 |
| KR100482343B1 true KR100482343B1 (ko) | 2005-04-14 |
Family
ID=37331736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0060980A Expired - Fee Related KR100482343B1 (ko) | 2002-10-07 | 2002-10-07 | 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100482343B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10784316B2 (en) | 2018-01-24 | 2020-09-22 | Samsung Display Co., Ltd. | Display device having dummy pattern in non-display area |
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|---|---|---|---|---|
| KR102229371B1 (ko) | 2014-10-30 | 2021-03-19 | 삼성디스플레이 주식회사 | 로딩 이펙트 제어 장치 및 이를 포함하는 유기 발광 표시 장치 |
| KR20180002963U (ko) | 2017-04-07 | 2018-10-17 | 엄영일 | 가정용 우산꽂이 |
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-
2002
- 2002-10-07 KR KR10-2002-0060980A patent/KR100482343B1/ko not_active Expired - Fee Related
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|---|---|
| KR20040031513A (ko) | 2004-04-13 |
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| KR100542770B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20021007 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040629 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050128 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050331 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050401 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20080131 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090102 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20091218 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101228 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20111221 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20121228 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121228 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20131227 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20131227 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150227 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150227 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160226 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160226 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180213 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180213 Start annual number: 14 End annual number: 14 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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