JP2001042955A

JP2001042955A - 電圧調整回路

Info

Publication number: JP2001042955A
Application number: JP2000199353A
Authority: JP
Inventors: Osama Khouri; オサマ・クホウリ; Rino Micheloni; リノ・ミケローニ; Ilaria Motta; イラリア・モッタ; Guido Torelli; グイド・トレッリ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1999-06-30
Filing date: 2000-06-30
Publication date: 2001-02-16
Also published as: EP1065580B1; EP1065580A1; DE69912756D1; US6249112B1

Abstract

(57)【要約】【課題】簡単な構成で安定な電圧調整回路を得る。【解決手段】電源電圧発生器の第１および第２の端子
ＶＤＤ、ＧＮＤ間に接続され、入力端子ＩＮおよび出力
端子ＯＵＴを有し、出力端子ＯＵＴに接続された出力ノ
ードと第２の端子ＧＮＤとの間に接続された分圧器Ｒ
１、Ｒ２と、入力端子ＩＮに接続された反転入力端子、
分圧器の中間ノードに接続された非反転入力端子、およ
び、出力ノードと第１の端子との間で第１の電界効果ト
ランジスタＭＰＵを駆動する出力端子を有するオペアン
プＯＰとを備え、オペアンプの出力端子は、補償ネット
ワークＣＯＭＰを介して出力ノードに接続され、さら
に、出力ノードと第２の端子との間に接続され且つ制御
端子を有する第２の電界効果トランジスタＭＰＤ１を備
え、そのゲート端子は定電圧発生回路手段に接続されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ手
段に関し、特に本質的に容量負荷に対する電圧調整回路
に関するものである。

【０００２】

【従来の技術】この種の電圧調整回路は、正確に制御さ
れた電圧を出力して、前もって放電されたコンデンサＣ
ｓが出力端子に接続されされされ場合でも、迅速な再確
立能力（たとえば、出力電圧を迅速に調整回路設定値に
再記憶可能な能力）を示す。

【０００３】代表的な例は、最適な読取状態のために正
確に調整された電圧が重要である、複数レベルの不揮発
性メモリからのワードラインを読み取るための電圧調整
回路の能力がある。

【０００４】図面において、図１はメモリ装置のワード
ライン読取回路を図式的に示す構成図である。

【０００５】調整回路出力端子にコンデンサＣｓを接続
した場合、調整回路出力電圧Ｖｒｅｇ（通常の定格電圧
値はＶ_R）は、調整回路出力端子に接続された総合容量
負荷ＣｒとコンデンサＣｓとの間に起こる充電分配効果
の理由により、降下する。（図１において、接続回路手
段は、Ｃｒが調整回路出力端子に接続される場合に閉成
されるスイッチＳＷにより、図式的に示されている。）

【０００６】このことは、調整回路出力電圧を非常に速
く且つ超過的に、電圧Ｖｒｅｇの値を設定範囲外にする
ようにさせる。電圧Ｖｒｅｇへの回帰は、十分に速くす
べきである。すなわち、調整回路出力電圧は、設定範囲
内に迅速に復帰しなければならない。

【０００７】メモリ装置のパラメータに対する代表的な
値は、Ｖ_R＝６ＶＣｒ＝１００ｐＦＣｓ＝３ｐＦ ΔＶｍａｘ＝５０ｍＶである。

【０００８】ここで、ΔＶｍａｘは、定格電圧Ｖ_Rから
の電圧Ｖｒｅｇの許容偏差最大値である。言い換えれ
ば、電圧Ｖｒｅｇは、コンデンサＣｓへの接続に続い
て、一旦その電圧がＶｒｅｇの定格電圧の５０ｍＶ以内
に復帰し、続いて、その値の５０ｍＶ以内に保持される
ように、再確立されていることが判断される。

【０００９】高い容量負荷値の出現は、前もって放電保
持されて接続されていたコンデンサＣｓによる充電分配
が起きた場合の出力電圧の再確立を遅く低下させること
において、調整回路の動作を遅延させる。接続時のコン
デンサＣｓによる充電低下量Ｑｓは、以下の式で与えら
れる。

【００１０】Ｑｓ＝（Ｖｒｅｇ−ΔＶｍａｘ）Ｃｓ＝
５．９５×３ｐＣ＝１７．８５ｐＣ

【００１１】再確立時間が２０ｎｓを超過しない場合を
仮想した場合、調整回路がピーク効率を提供するための
電流は、出力電圧の再確立プロセスが定電流で起こるこ
との単純化を想定すると、以下の式で与えられる。

【００１２】（１７．８５ｐＣ）／（２０ｎｓ）＝８９
２．５μＡ

【００１３】実際に、これは正確な場合ではなく、超過
時間において全ての容量負荷は低減電流で充電され、こ
れにより、調整回路により供給されるピーク電流が上記
値を超過するに至る。

【００１４】従来提供された解決手段は、基本的に負帰
還ループ内に接続されたオペアンプ形態からなるメモリ
装置の調整回路である。

【００１５】このループは、図２に示すように、差動ア
ンプＡｄからなる第１段階と、ＰＭＯＳトランジスタＭ
ＰＵにより構成されたプルアップ要素と２つの抵抗器Ｒ
１、Ｒ２により構成されたプルダウン要素とからなる第
２段階とを備えている。結合された段階は、オペアンプ
を構成する。

【００１６】差動段階の反転端子には、図２内のＶ_BGで
示す正確な定電圧が印加される。抵抗器Ｒ１、Ｒ２間の
接続ノードは、差動段階の非反転入力端子に接続されて
おり、これにより負帰還ループを閉じている。

【００１７】十分に安定なループを提供するために、図
２内のＣＯＭＰで示される補償ネットワークは、第２段
階のプルアップＰＭＯＳトランジスタのゲートおよびド
レイン間に接続されたコンデンサにより構成されてもよ
い。

【００１８】しかしながら、Ｄ．Ｂ．リブナおよびＭ．
Ａ．コペランドにより協議された固体回路のＩＥＥＥジ
ャーナル、ＳＣ−１９巻（１９８４年）「改善されたＰ
ＳＲＲおよびコモンモード入力範囲でカスコードされた
ＣＭＯＳオペアンプの設計技術」の第９１９〜９２５頁
などに参照される他の補償ネットワークが用いられても
よい。

【００１９】上記フィードバックループのループゲイン
が十分に高く、オフセット電圧のような不正確さが生じ
た場合、定常状態にある調整回路出力電圧Ｖ_Rは、以下
の式のように与えられる。

【００２０】Ｖ_R＝Ｖ_BG（１＋Ｒ₁／Ｒ₂）

【００２１】集積回路において、２つの抵抗器間の抵抗
比率は、顕著な正確さが提供され得るが、理想的な効果
よりも小さく、電圧値Ｖ_Rにおける正確さは、本質的に
電圧値Ｖ_BGに対して達成された正確さに依存するだろ
う。

【００２２】後者の正確さは、供給電圧および温度のよ
うな変動要因があっても顕著な正確さおよび安定な電圧
を提供することで知られるバンドギャップ型の電圧基準
発生器によって得ることができる。

【００２３】コンデンサＣｓの調整回路出力端子への接
続時において、コンデンサＣｒ内に初期に蓄積された充
電量は、コンデンサＣｓと分配されるようになる。充電
分配プロセスの終了時での調整回路出力電圧は、この段
階において制御ループの非動作と考えられ、以下の
（２．１）式のように与えられる。

【００２４】Ｖｒｅｇ＝Ｃｓ・Ｖ_R／（Ｃｓ＋Ｃｒ）・・・（２．１）

【００２５】したがって、調整回路出力端子での理論的
な電圧降下は、以下の（２．２）式のように与えること
ができる。

【００２６】 ΔＶｒｅｇ＝Ｖｒ／（１＋Ｃｒ／Ｃｓ）≒Ｖ_R・Ｃｓ／Ｃｒ・・・（２．２）

【００２７】上記電圧値の代わりに、我々は、ライン電
圧値Ｖｒｅｇに許容される最大誤差値を超えたΔＶｒ＝
１８０ｍＶを得た。これにより、調整回路は、所望電圧
値の再確立に必要な電気量の充電を供給するようにな
る。

【００２８】調整回路出力端子上の非常に高い総合容量
負荷（たとえば、１００ｐＦ）により、電圧Ｖｒｅｇは
所望の迅速さで再確立されないだろう。なぜならば、ゲ
インによる帯域形成は、増幅構造において制限されるか
らである。

【００２９】この問題を解決するために考えられた従来
の試みでは、コンデンサＣｓのキャパシタンスと、コン
デンサＣｓの調整回路出力端子への接続が必要となる時
点とが、既に知られていたものと思われる。また、この
ような試みは、適切なクロック駆動信号を生成すること
の必要性を含んでいる。

【００３０】しかしながら、このような従来の解決手段
は、（問題が不揮発性メモリのワードライン駆動と関係
しない場合のように、）コンデンサＣｓのキャパシタン
スまたはコンデンサＣｓの調整回路出力端子への接続時
点が、前もって正確に知られていない場合には、適用す
ることができない。

【００３１】

【発明が解決しようとする課題】現存するこの発明の技
術的問題は、非常に簡単な回路を用いて且つ容量補償ま
たは容量増大技術を用いることなく、前もって放電され
たコンデンサの調整回路出力端子への接続時に迅速な電
圧Ｖｒｅｇの再確立を提供することにある。

【００３２】上記問題は、この明細書に記載された請求
項で特徴付けられた構成部で定義されるように、容量負
荷に対する電圧調整回路によって解決される。

【００３３】

【課題を解決するための手段】この発明に係る容量負荷
に対する電圧調整回路は、電源電圧発生器の第１および
第２の端子（ＶＤＤ、ＧＮＤ）間に接続されるととも
に、入力端子（ＩＮ）および出力端子（ＯＵＴ）を有し
ており、電圧調整回路の出力端子（ＯＵＴ）に接続され
た出力ノードと電源電圧発生器の第２の端子（ＧＮＤ）
との間に接続された分圧器（Ｒ１、Ｒ２）と、電圧調整
回路の入力端子（ＩＮ）に接続された反転入力端子
（−）、分圧器（Ｒ１、Ｒ２）の中間ノードに接続され
た非反転入力端子（＋）、および、出力ノードと電源電
圧発生器の第１の端子（ＶＤＤ）との間で第１の電界効
果トランジスタ（ＭＰＵ）を駆動するための出力端子、
を有するオペアンプ（ＯＰ）とを備え、オペアンプの出
力端子は、さらに補償ネットワーク（ＣＯＭＰ）を介し
て出力ノードに接続されており、さらに、出力ノードと
電源電圧発生器の第２の端子（ＧＮＤ）との間に接続さ
れ且つ制御端子を有する第２の電界効果トランジスタ
（ＭＰＤ１）を備え、第２の電界効果トランジスタのゲ
ート端子は、定電圧発生回路手段（ＲＢ、ＣＢ、ＭＢ、
ＩＢ）に接続されたものである。

【００３４】

【発明の実施の形態】実施の形態１．以下、添付図面を
参照しながら、この発明の実施の形態１による電圧調整
回路の特徴および利点が明確となるように詳細に説明す
る。なお、この発明の実施の形態１は、一例を示すもの
で、この発明の範囲を限定するものではない。

【００３５】図２に示した従来回路によるフィードバッ
クループの基本的動作は、調整回路の出力端子に接続さ
れるコンデンサＣｓに関連した過渡中において、電圧Ｖ
ｒｅｇのオーバーシュートを招く傾向があるような、リ
ンギング（呼出し）の発生を防ぐことにある。

【００３６】電圧Ｖｒｅｇが定格電圧Ｖ_Rよりも高い値
まで上昇した場合、電圧Ｖ_Rに向かう電圧降下は、抵抗
器Ｒ１、Ｒ２を介して行われなければならない。この電
圧降下は、もし、抵抗器Ｒ１、Ｒ２の抵抗値が十分に低
い値に選択されていなければ、コンデンサＣｓの高いキ
ャパシタンスにより、非常にゆっくりであろう。

【００３７】しかしながら、抵抗器Ｒ１、Ｒ２の低い抵
抗値は、調整回路において、いくつかの場合では受け入
れられない程度の高いＤＣ電力消費を招く。（たとえ
ば、高い電力消費は、調整回路自身の供給電圧よりも低
い単一の外部電源電圧Ｖ_DDが印加される集積回路内で電
圧調整回路が接続されている場合には、受け入れられな
い。通常、電流出力に対して制限された容量を示すチャ
ージポンプ技術に基づく電圧増幅回路を用いて、電圧Ｖ
_DDから後者を駆動することは可能である。）

【００３８】過去において、この動作を回避することの
必要性は、位相マージンが非常に大きく、帯域を低減し
てその動作レートを低減する増幅回路を設計する当業者
にとって急がれていた。

【００３９】実際に、そのような大きい位相マージンの
欠損は、コンデンサＣｓの接続に起因した電圧降下に応
答する閉ループシステムとして、出力電圧のリンギング
およびオーバーシュートを被る危険があり得る。

【００４０】このような諸問題を除去するために、この
発明は、図３に示すように、プルダウンＰＭＯＳトラン
ジスタＭＰＤの使用を提供する。図３において、トラン
ジスタＭＰＤのソースは、電圧調整回路の出力ノードＶ
ｒｅｇに接続されており、トランジスタＭＰＤのドレイ
ンは、グランドに接続されている。

【００４１】トランジスタＭＰＤのゲートは、適切な値
の定電圧Ｖ_Aにより駆動される。トランジスタＭＰＤの
アスペクト比Ｗ／Ｌおよび定電圧Ｖ_Aの値は、静止状態
での電力消費を制限するように、トランジスタＭＰＤの
飽和状態を保持して小さいＤＣ電流（または、バイアス
電流）を生成するように選択されるべきである。

【００４２】その理由は、トランジスタＭＰＤのゲート
・ソース電圧Ｖ_GSとスレッショルド電圧Ｖ_THPとの電圧
偏差Ｖ_GS−Ｖ_THPの値が、適切に低く保持されるからで
ある。

【００４３】第１のアプローチとして、トランジスタＭ
ＰＤが強い逆転領域内で動作している場合、すなわち、
電圧偏差Ｖ_GS−Ｖ_THPが負であって且つ絶対値が十分に
高く、電圧偏差Ｖ_GS−Ｖ_THPが０に接近するにつれて、
電圧値Ｖ_GSに対数的に結合された場合に、飽和状態のＰ
ＭＯＳトランジスタＭＰＤに流れる電流Ｉ_Dは、電圧偏
差Ｖ_GS−Ｖ_THPに二次的に依存することが知られてい
る。

【００４４】全ての事態において、電流Ｉ_Dは、電圧値
Ｖ_SG（＝−Ｖ_GS）につれて、すなわち、ソース電圧とゲ
ート電圧との電圧偏差が増大するにつれて、増大する。

【００４５】調整回路の出力ノードの電圧がオーバーシ
ュートを示す場合、トランジスタＭＰＤに流れる電流
は、静止状態（すなわち、Ｖｒｅｇ＝Ｖ_Rの場合）のト
ランジスタＭＰＤに流れる電流よりも非常に大きくなり
得る。

【００４６】実際に、トランジスタＭＰＤでの電圧値Ｖ
_SGは、Ｖｒｅｇ−Ｖ_Aに等しく、その値は、電圧Ｖｒｅ
ｇの正のオーバーシュートに対して増大する。

【００４７】静止状態において電力消費が比較的低い間
に、電圧Ｖｒｅｇを電圧Ｖ_Rよりも高い電圧まで上昇さ
せる正のオーバーシュートにより、出力ノードの放電電
流は大きくなり、電圧Ｖｒｅｇの電圧降下は非常に速く
なる。

【００４８】したがって、調整回路ループのオペアンプ
は、トランジスタＭＰＤがない場合よりも低い位相マー
ジンを有し、これにより、トランジスタＭＰＤがない場
合よりも広い帯域を有するように設計され得る。

【００４９】したがって、トランジスタＭＰＤを設ける
ことにより、オペアンプは、調整ループの出力電圧にお
けるオーバーシュートに適合するように設計され得る。
このようなオーバーシュートの発生時において、電圧
は、許容範囲内に迅速に復帰することができる。

【００５０】また、図３は電圧Ｖ_Aを生成するための簡
単な回路を示す。図３の回路は、ＰＭＯＳトランジスタ
ＭＢおよび電流発生器ＩＢを備えている。従来より、後
者は、適切な値の定電圧で駆動されるＮＭＯＳトランジ
スタにより、簡単に構成され得る。

【００５１】たとえば、カレントミラーの出力部により
構成されてもよく、その入力部には、周知の値の定電流
が供給される。

【００５２】２つのトランジスタＭＢおよびＭＰＤは、
互いに整合している。すなわち、これらは、チャネル幅
Ｗの適切なスケーリング係数Ｋを除いては、（少なくと
も、名目上は）互いに同一である。

【００５３】静止状態において、各トランジスタＭＢお
よびＭＰＤは、同一のゲート・ソース電圧Ｖ_GSを有し、
同一のソース電圧を有する。なぜならば、それらの各ソ
ースは短絡され、抵抗器ＲＢを通過する電流が全くない
理由から、同一のゲート電圧を有するからである。

【００５４】また、各トランジスタＭＢおよびＭＰＤ
は、（理想よりも少ない製造工程から生じるいくつかの
小さい偏差を除けば）同一のスレッショルド電圧Ｖ_THP
を有する。

【００５５】したがって、トランジスタＭＰＤに流れる
直流電流は、本質的にＫ・Ｉ_Bに等しい。係数Ｋおよび
電流Ｉ_Bの各値を適切に選択することにより、トランジ
スタＭＰＤへのバイアス電流は十分に低く保持され、静
止状態における回路の電力消費は低減され得る。

【００５６】実用影響による２つのトランジスタＭＢお
よびＭＰＤの不整合は、実際に、上記の値Ｋ・ＩＢから
の電流偏差を引き起こすかも知れない。しかし、このよ
うな電流偏差は、適切な部品設計により最小化すること
ができる。

【００５７】抵抗器Ｒ_BおよびコンデンサＣ_Bの結合は、
ローパスフィルタを構成している。ＤＣにおいて、電圧
Ｖ_Aは電圧Ｖ_Bと等しく、（たとえば、電圧Ｖｒｅｇの迅
速な変化によって引き起こされるような）電圧Ｖ_Bのど
のような迅速な変化も、抵抗器Ｒ_BおよびコンデンサＣ_B
の結合によりフィルタ処理されることから、電圧Ｖ_Aを
増大させない。

【００５８】もちろん、各部品は適切に設計されてお
り、このことは、当業者にとって簡単なことである。
（たとえば、１０ｎｓよりも短い特有の時間と、Ｒ＝５
ｋΩ、Ｃ＝１ｐＦの特有の抵抗値およびキャパシタンス
値とにより、十分に「フィルタ処理」された電圧変化が
選択される。）

【００５９】ローパス型の他のフィルタ構成は、電圧Ｖ
_Bを実際に一定にするために用いられ得る。

【００６０】電圧Ｖｒｅｇが調整電圧値Ｖ_OVよりも低い
値まで迅速に低下した場合、ゲートに電圧Ｖｒｅｇ−Ｖ
_TH＋Ｖ_OVが印加されるトランジスタＭＰＤは、オフされ
て調整電圧への再確立を促進させる傾向にあるだろう。

【００６１】この発明の利点は、回路構成の顕著な簡略
化にある。実際に、付加された２つのトランジスタ（Ｍ
ＰＤおよびＭＢ）を必要とし、これに、抵抗器（Ｒ_B）
およびコンデンサ（Ｃ_B）を加えるのみでよい。

【００６２】適切な動作のために、スイッチは全く必要
とせず、その駆動信号も必要としない。付加構成の静止
状態における電流の流れ（すなわち、トランジスタＭＢ
およびＭＰＤに流れる電流）は非常に低い値に保持さ
れ、電圧調整回路の出力ノードからの放電電流は、オー
バーシュートにより出力ノードで急上昇する電圧にとも
なって、静止状態のトランジスタＭＰＤに流れる電流よ
りも非常に大きい値にされ得る。

【００６３】前述のように、これは、調整ループ内のオ
ペアンプを中間位相マージンで設計することを可能に
し、したがって、上記付加構成がない場合よりも高い帯
域（且つ高いレート）で設計可能にする。

【００６４】この発明による回路のさらなる利点は、以
下に述べることにある。静止状態において、トランジス
タＭＰＵに流れる電流は、抵抗器分圧器（Ｒ１、Ｒ２）
に流れる電流と、トランジスタＭＰＤおよびＭＢに流れ
る電流との総和に等しい。（適切にスケーリングされた
係数Ｋにより、トランジスタＭＢに流れる電流は無視で
きるようになり、これにより、結合された電流は、分圧
器およびトランジスタＭＰＤに流れる電流の総和と実質
的に等しくなり得る。）

【００６５】もし、動作において、（たとえば、前もっ
て放電されたコンデンサが調整回路出力端子に接続され
た結果、）電圧Ｖｒｅｇが調整電圧Ｖ_Rよりも低い値ま
で迅速に降下すれば、トランジスタＭＰＤは、静止状態
の場合よりも小さい電流を流すだろう。

【００６６】この違いは、電圧Ｖｒｅｇが低下するにつ
れて、ますます大きくなる。電圧降下の値に対する依存
性は、上述した通りであり、この降下量は、トランジス
タＭＰＤをブロックさせるのに十分な程度に大きな値で
あり得る。

【００６７】この点に鑑みて、静止状態における或る電
流に対し、トランジスタＭＰＵは、トランジスタＭＰＤ
がない場合に可能な電流よりも大きい電流を、外部の容
量負荷に対して供給可能になる。

【００６８】このことは、静止状態での或る電流、した
がって、或る電力消費に対して、出力電流の再確立を迅
速にする。厳密に、トランジスタをオフに導く関係につ
いては、以下に記載する。

【００６９】電圧Ｖ_OVを静止状態のトランジスタＭＰＤ
に対するオーバー駆動電圧とすることにより、電圧Ｖ_A
は、ＶＲ−｜ＶＴＰＨ｜−｜Ｖ_OV｜となるだろう。

【００７０】電圧量｜Ｖ_OV｜により、電圧Ｖｒｅｇが調
整電圧よりも低い値まで迅速に降下した場合、トランジ
スタＭＰＤは、オフされる傾向にあり、これにより、調
整電圧への再確立を促進する。

【００７１】しかしながら、調整回路出力電圧は、調整
ループによって設定されるので、トランジスタＭＰＮ
は、クランプ機能を全く提供しないことを銘記すべきで
ある。

【００７２】この発明の回路は、調整回路出力端子と陽
極電源（ＶＤＤ）との間に、図３に示すこの発明の特徴
部の回路構成よりも、むしろ（ＮＭＯＳ型の）二重の構
成を付加することにより、改善され得る。

【００７３】図４は付加構成により影響を受けた部分を
示す。図４の回路構成は、ＮＭＯＳトランジスタＭＢ２
を備えており、そのゲートはドレインに短絡されてい
る。

【００７４】トランジスタＭＢ２のゲート・ドレインノ
ード（ＶＢ２）は、図４内の基礎となる発生器と同一の
電流を生成する一定電流発生器ＩＢを介して陽極電源に
接続されている。２つの電流発生器は、互いに整合して
いる。

【００７５】ノードＶＢ２は、抵抗器ＲＢ２を介してノ
ードＶＡ２に接続されている。コンデンサＣＢ２は、ノ
ードＶＡ２とグランドとの間に接続されている。ノード
ＶＡ２は、ＮＭＯＳトランジスタＭＮＤ２のゲートに接
続されている。ＮＭＯＳトランジスタＭＮＤ２のドレイ
ンは、陽極電源に接続されており、ＮＭＯＳトランジス
タＭＮＤ２のソースは、調整回路出力端子に接続されて
いる。

【００７６】トランジスタＭＮＤ２は、トランジスタＭ
Ｂ２のものよりもＫ倍だけ大きいＷ／Ｌ比を有する。
（ここで、ＫはトランジスタＭＰＤおよびＭＢ１のアス
ペクト比のスケーリング係数であり、ＭＰＤのアスペク
ト比Ｗ／ＬがＭＢ２のＷ／ＬよりもＫ倍だけ大きいとい
う意味は、前述の通りである。）

【００７７】好ましくは、抵抗器ＲＢ２およびコンデン
サＣＢ２の結合により導入されるカットオフ周波数は、
抵抗器ＲＢ１およびコンデンサＣＢ１の結合により導入
されるカットオフ周波数と同一である。（各結合は、ロ
ーパスフィルタであるが、各カットオフ周波数が相違し
ても両者間に相違が生じることは全くなく、ＶＯＵＴの
変化周波数と比較してそれらは十分に低く、最も直線的
なコースは、２つのカットオフ周波数を生成するどのよ
うな比率においても、互いに等しい。）

【００７８】差動アンプ、ＭＰＵからなる端子および抵
抗分圧器、補償ブロックＣＯＭＰ、および、フィードバ
ックラインを含む調整ループは、出力電圧（ノードＯＵ
Ｔ）のＤＣ値を設定する。

【００７９】設計者は、ＶＢＧの値（この例では、バン
ドギャップ電圧と等しい値）と、比率Ｒ１／Ｒ２の値
（前述の値）との適切な選択により、ＶＯＵＴに対して
所望の値を選ぶべきである。

【００８０】ＶＢ１およびＶＢ２の各値は、上記のよう
に、調整ループにより決定されるＶＯＵＴの値に依存す
るだろう。（特に、ＶＢ１は、ＶＯＵＴ−｜ＶＴＨＰ｜
−Ｖ _OVＰに等しく、ＶＢ２は、ＶＯＵＴ＋ＶＴＨＮ＋Ｖ
ｏｖＮに等しい。ここで、符号は前述と同様であり、Ｖ
Ｂ１およびＶＢ２の各値は、製造工程のパラメータに依
存するＶＯＵＴの値と自動的に整合し、たとえば、温度
変化や部品の経時変化などにより、後者（ＶＯＵＴ）が
「ゆっくり」変化する場合には、ＶＯＵＴの値に「追
従」する。）

【００８１】ＶＡ１およびＶＡ２の各値は、それぞれ、
ＶＢ１およびＶＢ２の各値とともに、ＤＣにおいて同一
である。（ＶＡ１およびＶＡ２の各値は、フィルタＲＢ
１、ＣＢ１、および、ＲＢ２、ＣＢ２のカットオフ周波
数よりも低い周波数であっても、それぞれ、ＶＢ１およ
びＶＢ２の各値と実質的に同一である。）

【００８２】トランジスタＭＰＤ１に流れるＤＣ電流
は、トランジスタＭＰＤおよびＭＢ１に対するＷ／Ｌ値
の比率Ｋに依存するだろう（特に、Ｋ・ＩＢに等し
い）。

【００８３】同様に、トランジスタＭＰＵに流れる電流
は、トランジスタＭＮＤ２およびＭＢ２に対するＷ／Ｌ
値の比率Ｋに依存するだろう。（いずれの構成において
も、Ｋの値は同一であり、これにより、少なくとも理論
上は、トランジスタＭＮＤ２から供給される電流は、ト
ランジスタＭＮＤ１に流れるだろう。）

【００８４】ＤＣにおいて、付加ブロック（ＰＭＯＳ部
分＋ＮＭＯＳ部分）は、本質的にＶＯＵＴに対する影響
を全く生み出さない。（実際に、フィードバックループ
の低い出力インピーダンスは、ＶＯＵＴの値を設定す
る。すなわち、これは、前述のように、ＶＯＵＴのＤＣ
値に「追従」する電圧ＶＡ１およびＶＡ２のＤＣ値を設
定する。）

【００８５】ＤＣ値のどのような基準も、たとえば温度
変化や部品の経時変化などによるこれらの値の超過時間
での「ゆっくり」した変化を可能にする基準を示す。ト
ランジスタＭＮＤ２およびＭＰＤ１のバイアスは、ＶＯ
ＵＴの値と「整合」し、ＶＯＵＴの値に実質的に影響す
ることなく、それらに流れる電流を所望電流、すなわ
ち、Ｋ・ＩＢにするだろう。

【００８６】ＲＣ結合のカットオフ周波数よりも高い周
波数において、ノードＶＡ１およびＶＡ２は、ＶＯＵＴ
の値に追従しない。ＶＯＵＴの値が調整値の上方に変化
する場合、トランジスタＭＮＤ２はオフされる傾向にあ
り、トランジスタＭＰＤ１は、さらに導通される傾向に
あるだろう。

【００８７】このことは、電流の流れを端子ＯＵＴに向
けさせて、ノードＯＵＴにリンクされた総合キャパシタ
ンス（図１内のＣｒ＋Ｃｓ）を放電させ、これにより、
電圧ＶＯＵＴを降下させて、迅速に所望電圧値に復帰さ
せる。（この電圧値に達した場合、トランジスタＭＮＤ
２に流れる電流は、トランジスタＭＰＤ１に流れる電流
と等しくなるだろう。したがって、端子ＯＵＴを介して
供給される電流は相殺される。実際に、トランジスタＭ
ＰＵに流れる電流も、抵抗分圧器に流れる電流と等し
く、したがって、平衡状態が達成される。）

【００８８】一方、ＶＯＵＴが調整電圧の下方に変化し
た場合、トランジスタＭＮＤ２は、さらに導通される傾
向にあり、トランジスタＭＰＤ１は、オフされる傾向に
あるだろう。

【００８９】このことは、電流を端子ＯＵＴから出力さ
せ、リンクされた総合キャパシタンス（図１内のＣｒ＋
Ｃｓ）を充電させ、これにより、電圧ＶＯＵＴを所望の
電圧値に迅速に上昇復帰させる。

【００９０】トランジスタＭＢ２およびＭＮＤ２からな
る補足的な回路構成の動作は、もちろん、電圧および電
流極性が変化することを除けば、トランジスタＰＭＯＳ
構成の動作と同様である。

【００９１】付加回路構成（ＰＭＯＳ部分＋ＮＭＯＳ部
分）を提供することにより、出力端子において速い「ノ
イズ」が存在する場合であっても、電圧は迅速に設定値
に復帰することができる。

【００９２】その動作は、調整ループを実行せず、した
がって、非常に速い（部品提供は適切に設計される）。
従来技術は、調整ループの動作に代えて、安定周波数の
必要性により固有に制限された比率に基づいている。

【００９３】これは、付加された結合構成（ＰＭＯＳ部
分＋ＮＭＯＳ部分）による多数の利点を示す。

【００９４】また、この構成は、調整ループ応答のどの
ようなオーバーシュートにも適合させることができ、こ
れにより、中間位相マージンに対するループを設計する
ことができ、さらに広い帯域および改善された周波数応
答を示すことができる。

【００９５】ノードＶＡ１およびＶＡ２のバイアスは、
ＶＯＵＴの値に「追従」し、したがって、後者（ＶＯＵ
Ｔの値）に依存する。ノードＯＵＴに対するこれら２つ
のトランジスタのインピーダンスは、静止状態において
高い。

【００９６】回路構成の動作は速く、また、回路構成の
存在において、ＶＯＵＴに調整電圧値からの小さい電圧
偏差を供給する。これは、トランジスタＭＮＤ２および
ＭＰＤ１をバイアスする態様によるものである（すなわ
ち、各ゲート電極のバイアス電圧を「自己整合」するこ
と）。

【００９７】電力消費を抑制することは、ＩＢを小さく
保持することができる。

【００９８】基本的に切換動作するように配列されたト
ランジスタが、電力消費を実質的に０にすべき構成にお
いて電力消費を０にし得ることは、理解され得る。（た
とえば、１つのスイッチは、トランジスタＭＮＤ２と陽
極電源との間に接続され、１つのスイッチは、トランジ
スタＭＰＤ１のドレインとグランドとの間に接続され得
る。）

【００９９】同様に、複数のスイッチは、電圧ＶＢ１お
よびＶＢ２を生成する各端子に接続され得る。コンデン
サは、グランドよりもむしろ電源ＶＤＤに接続され得
る。

【図面の簡単な説明】

【図１】一般的な電圧調整回路を示す構成図であり、
複数レベルの不揮発性メモリ内の読取電圧を調整するた
めの回路を示している。

【図２】従来の容量負荷に対する電圧調整回路を示す
回路図である。

【図３】この発明の実施の形態１による容量負荷に対
する電圧調整回路を示す回路図である。

【図４】この発明の実施の形態１による容量負荷に対
する電圧調整回路を示す回路図である。

【符号の説明】

ＣＯＭＰ補償ネットワーク、ＩＮ入力端子、ＭＢ
１、ＭＢ２、ＭＰＵ、ＭＰＤ、ＭＰＤ１、ＭＰＤ２ト
ランジスタ、ＯＰオペアンプ、ＯＵＴ出力端子、Ｒ
１、Ｒ２抵抗器、− 反転入力端子、＋非反転入力
端子。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 ＶｉａＣ．Ｏｌｉｖｅｔｔｉ，２, 20041 ＡｇｒａｔｅＢｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者リノ・ミケローニイタリア国、22078 テュラーテ、ヴィア・ルイーニ 11 (72)発明者イラリア・モッタイタリア国、27023 カッソルヌオーヴォ、ヴィア・パレストロ 12 (72)発明者グイド・トレッリイタリア国、27016 サンタレッシオ、コン・ヴィアローネ、ヴィア・カドルナ４

Claims

【特許請求の範囲】

【請求項１】電源電圧発生器の第１および第２の端子
（ＶＤＤ、ＧＮＤ）間に接続されるとともに、入力端子
（ＩＮ）および出力端子（ＯＵＴ）を有し、本質的に容
量負荷に対する電圧調整回路であって、前記電圧調整回路の出力端子（ＯＵＴ）に接続された出
力ノードと前記電源電圧発生器の第２の端子（ＧＮＤ）
との間に接続された分圧器（Ｒ１、Ｒ２）と、前記電圧調整回路の入力端子（ＩＮ）に接続された反転
入力端子（−）、前記分圧器（Ｒ１、Ｒ２）の中間ノー
ドに接続された非反転入力端子（＋）、および、前記出
力ノードと前記電源電圧発生器の第１の端子（ＶＤＤ）
との間に接続されて第１の電界効果トランジスタ（ＭＰ
Ｕ）を駆動するための出力端子、を有するオペアンプ
（ＯＰ）とを備え、前記オペアンプの出力端子は、さらに補償ネットワーク
（ＣＯＭＰ）を介して前記出力ノードに接続されている
電圧調整回路において、前記出力ノードと前記電源電圧発生器の第２の端子（Ｇ
ＮＤ）との間には、制御端子を有する第２の電界効果ト
ランジスタ（ＭＰＤ１）が接続されており、前記第２の電界効果トランジスタ（ＭＰＤ１）の制御端
子は、第１の容量要素（ＣＢ１）を介して前記電源電圧
発生器の端子に接続されるとともに、第１の抵抗要素
（ＲＢ１）を介して第３の電界効果トランジスタ（ＭＢ
１）の制御端子に接続され、前記第３の電界効果トランジスタ（ＭＢ１）は、前記出
力ノードと前記電源電圧発生器の第２の端子（ＧＮＤ）
との間にダイオード接続され、第１の定電流発生器（ＩＢ１）は、前記第３の電界効果
トランジスタ（ＭＢ１）と前記電源電圧発生器の第２の
端子との間に直列に接続されたことを特徴とする電圧調
整回路。
【請求項２】前記出力ノードと前記電源電圧発生器の
第１の端子（ＶＤＤ）との間には、制御端子を有する第
４の電界効果トランジスタ（ＭＰＤ２）が接続されてお
り、前記第４の電界効果トランジスタの制御端子は、第２の
容量要素（ＣＢ２）を介して前記電源電圧発生器の端子
に接続されるとともに、第２の抵抗要素（ＲＢ２）を介
して第５の電界効果トランジスタ（ＭＢ２）の制御端子
に接続され、前記第５の電界効果トランジスタ（ＭＢ２）は、前記電
源電圧発生器の第１の端子（ＶＤＤ）と前記出力ノード
との間にダイオード接続され、第２の定電流発生器（ＩＢ２）は、前記第５の電界効果
トランジスタ（ＭＢ２）と前記電源電圧発生器の第１の
端子（ＶＤＤ）との間に直列に接続されたことを特徴と
する請求項１に記載の電圧調整回路。
【請求項３】前記第１、第２および第３の電界効果ト
ランジスタは、ＰＭＯＳ型のトランジスタであり、前記
第１、第２および第３の電界効果トランジスタの各制御
端子は、ゲート端子であることを特徴とする請求項１に
記載の電圧調整回路。
【請求項４】前記第４および第５の電界効果トランジ
スタは、ＮＭＯＳ型のトランジスタであり、前記第４お
よび第５の電界効果トランジスタの各制御端子は、ゲー
ト端子であることを特徴とする請求項２に記載の電圧調
整回路。