JP4167225B2 - 電圧安定化回路及び制御方法 - Google Patents
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- 230000006641 stabilisation Effects 0.000 title claims description 98
- 238000011105 stabilization Methods 0.000 title claims description 98
- 238000000034 method Methods 0.000 title claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 89
- 239000003990 capacitor Substances 0.000 claims description 85
- 239000004065 semiconductor Substances 0.000 claims description 65
- 239000000758 substrate Substances 0.000 claims description 59
- 230000000087 stabilizing effect Effects 0.000 claims description 21
- 230000001133 acceleration Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 description 49
- 238000010586 diagram Methods 0.000 description 34
- 230000000875 corresponding effect Effects 0.000 description 23
- 238000001514 detection method Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000011010 flushing procedure Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/613—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in parallel with the load as final control devices
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
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Description
本発明は、半導体基板上の電源ラインの電圧を安定化させる電圧安定化回路に関する。
半導体基板上に作り込まれた負荷回路には、半導体基板の電源ラインから一定の電圧を供給しなければならず、従来より、一定の電圧を供給するための技術が種々提案されている（例えば、特許文献１参照。）。電源と半導体基板を結ぶ電力供給路の電圧が不安定になると、この電圧供給路のインダクタンスによって誘起される起電力が増加し、半導体基板内の電源ラインに生じる電源ノイズが増大する。電源ラインに生じた電源ノイズは、負荷回路に供給する電圧を不安定にすることから抑制しなければならない。そのため、従来より、電源と半導体基板を結ぶ電力供給路の電位をモニタし、電力供給路にそのモニタ結果に応じた電流量の電流を流し込んだり、あるいは電力供給路からそのモニタ結果に応じた電流量の電流を流し出したりする技術が提案されている（例えば、特許文献２参照。）。また、電力供給路のインダクタンスを低減させることは電源ノイズを抑制することにつながるため、半導体装置のパッケージは、ＤＩＰ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の端子の長いパッケージから、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージやＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージといった端子の短いパッケージに置き換わってきている。
ところで、プロセッサに代表される半導体装置では、トランジスタの集積度の向上や動作周波数の高速化に伴い、半導体基板内の電源ラインを流れる電流の変化量が増加するとともにその変化の速度が高まってきているという実情にある。このような電源ラインにおける電流の変化量の増加や変化速度の高まりは、電源ラインに生じる電源ノイズを増大させ、結果として、電源と半導体基板を結ぶ電力供給路に過大な逆起電力を生じさせる。しかも、集積度の向上に伴い、電源から供給される電位は消費電力低下のため低電位化の傾向にあり、電源ノイズの増大が顕著化する。
このような実情において、特許文献２に記載された技術を用いて電力供給路の電圧を安定させようとしても、高速化した電流の変化速度に追従できず、電力供給路の電圧は安定しずらい。また、パッケージによって電力供給路のインダクタンスを低減させても、電流変化量の増加が著しいことから、やはり電力供給路の電圧は安定しずらい。
従来では、これら特許文献２に記載された技術やパッケージ技術の他に、電力供給路の電圧を安定させるために、様々な技術が採用されているが、いずれの技術にも問題がある。例えば、半導体基板に作り込まれた半導体回路は、それ自身に寄生容量を持っており、現在に比べて、トランジスタの集積度や動作周波数もさほど高くない時代には、この寄生容量によって電源ノイズを許容範囲内に収めることが可能であったが、現在では、この寄生容量だけで電源ノイズを許容範囲内に収めることは不可能であり、ゲート酸化膜の容量や接合容量によりデカップリング容量を与えることが一般的になってきている。ところが、今日では、集積度の向上や動作周波数の高速化が飛躍的に進んでおり、デカップリング容量を与えただけでは、電源ノイズを許容範囲内に収めることが困難になってきている。なお、寄生容量やデカップリング容量を上げるために、半導体基板のサイズを大きくすることが考えられるが、半導体基板のサイズを大きくすると、コストアップを招くばかりか、信号ライン長が長くなりディレイが生じ好ましくない。
また、半導体基板内の電源ラインを流れる電流変化を抑えれば、結果的に、電源と半導体基板を結ぶ電力供給路の電圧は安定する。ここで、電源ラインを流れる電流変化と電源ラインの電圧変化は互いに相関があることから、電源ラインの電圧低下を補う回路が提案されており（例えば、特許文献３参照。）、これとは別に、電源ラインの電圧上昇を抑える回路も提案されている。
図１は、電源ラインの電圧低下を補う回路を概念的に示した図である。
この図１に示す回路８００は、電源ラインＶｄｄとグラウンドラインＶｓｓの間に電圧低下検知部８１０が接続されている。また、電源ラインＶｄｄとグラウンドラインＶｓｓの間には電荷供給部８２０が配備されており、この電荷供給部８２０は、２つのコンデンサ８２１，８２２と、切替スイッチ８２３を有する。２つのコンデンサ８２１，８２２は、切替スイッチ８２３によって、図中の矢印が示すように、電源ラインＶｄｄとグラウンドラインＶｓｓの間に直列接続された状態（実線で示された切替スイッチ８２３参照）と、その間に並列接続された状態（点線で示された切替スイッチ８２３参照）との間で切り替えられる。電圧低下検知部８１０は、電源ラインＶｄｄの電位が低電位側に変動したことを検知して、低電位側に変動したことを表す検知信号を出力する。この検知信号は切替スイッチ８２３に入力される。２つのコンデンサ８２１，８２２は、切替スイッチ８２３に検知信号が入力される直前まで、電源ラインＶｄｄとグラウンドラインＶｓｓの間に並列接続された状態にある。２つのコンデンサ８２１，８２２がこのような並列接続された状態にあると、これらのコンデンサ８２１，８２２それぞれには、電源ラインＶｄｄからの電力が充電される。切替スイッチ８２３に検知信号が入力されると、切替スイッチ８２３は、２つのコンデンサ８２１，８２３の接続状態を、並列接続の状態から直列接続の状態に一旦切り替え、再び並列接続の状態に戻す。２つのコンデンサ８２１，８２２が直列接続されることにより電源ラインＶｄｄからの電力が昇圧され、電源ラインＶｄｄに電流が流れ込む。このような図１に示す回路８００では、電源ラインＶｄｄの電位低下をモニタしているため、高速化した電流の変化速度に追従することはできるものの、２つのコンデンサ８２１，８２２の容量によって、電源ラインＶｄｄに流れ込ませることができる電流量の上限が決定される。
図２は、電源ラインの電圧上昇を抑える回路を概念的に示した図である。
この図２に示す回路９００は、電源ラインＶｄｄとグラウンドラインＶｓｓの間に監視部９１０が接続されている。監視部９１０は、電源ラインＶｄｄの電位をモニタし、電源ラインＶｄｄの電位が高電位側に変化した場合に高電位側への変化量を表すモニタ信号を出力する。また、図２に示す回路９００は、コンデンサ９２１を有する電流制御部９２０を備えている。このコンデンサ９２１は、一端が電源ラインＶｄｄに接続されており、他端には監視部９１０から出力されたモニタ信号が入力される。この他端の電位はモニタ信号に応じて変化し、コンデンサ９２１には、そのコンデンサ９２１の両端間の電位差に応じた電流が流れる。電源ラインＶｄｄが電圧上昇した場合には、電源ラインＶｄｄから電流が流れ出て、電圧上昇を抑えることができる。このような図２に示す回路９００でも、電源ラインＶｄｄの電位上昇をモニタしているため、高速化した電流の変化速度に追従することはできるものの、コンデンサ９２１の容量によって、電源ラインＶｄｄから流れ出させることができる電流量の上限が決定される。
以上のことから、図１に示す回路８００でも、図２に示す回路９００でも、電流変化量が増大すればするほど、それに応じた大きなコンデンサが必要になり、半導体基板上への搭載面積が大きくなってしまう。なお、図２に示す回路９００では、電源ラインが電圧低下した場合にも、コンデンサ９２１に充電された電力によってその電圧低下を補えるようにも思えるが、そのための電荷は、オペアンプ９１１を通して電源ラインＶｄｄから供給されるため、結局電源ラインＶｄｄの低下を補うことはできない。
特開２０００−２４２３４４号公報 （第３−４頁、第１図） 特開平８−１９０４３６号公報 （第３頁、第２図） 米国特許第６０６９５２１号公報 （ＦＩＧ ４Ａ）
ところで、プロセッサに代表される半導体装置では、トランジスタの集積度の向上や動作周波数の高速化に伴い、半導体基板内の電源ラインを流れる電流の変化量が増加するとともにその変化の速度が高まってきているという実情にある。このような電源ラインにおける電流の変化量の増加や変化速度の高まりは、電源ラインに生じる電源ノイズを増大させ、結果として、電源と半導体基板を結ぶ電力供給路に過大な逆起電力を生じさせる。しかも、集積度の向上に伴い、電源から供給される電位は消費電力低下のため低電位化の傾向にあり、電源ノイズの増大が顕著化する。
このような実情において、特許文献２に記載された技術を用いて電力供給路の電圧を安定させようとしても、高速化した電流の変化速度に追従できず、電力供給路の電圧は安定しずらい。また、パッケージによって電力供給路のインダクタンスを低減させても、電流変化量の増加が著しいことから、やはり電力供給路の電圧は安定しずらい。
従来では、これら特許文献２に記載された技術やパッケージ技術の他に、電力供給路の電圧を安定させるために、様々な技術が採用されているが、いずれの技術にも問題がある。例えば、半導体基板に作り込まれた半導体回路は、それ自身に寄生容量を持っており、現在に比べて、トランジスタの集積度や動作周波数もさほど高くない時代には、この寄生容量によって電源ノイズを許容範囲内に収めることが可能であったが、現在では、この寄生容量だけで電源ノイズを許容範囲内に収めることは不可能であり、ゲート酸化膜の容量や接合容量によりデカップリング容量を与えることが一般的になってきている。ところが、今日では、集積度の向上や動作周波数の高速化が飛躍的に進んでおり、デカップリング容量を与えただけでは、電源ノイズを許容範囲内に収めることが困難になってきている。なお、寄生容量やデカップリング容量を上げるために、半導体基板のサイズを大きくすることが考えられるが、半導体基板のサイズを大きくすると、コストアップを招くばかりか、信号ライン長が長くなりディレイが生じ好ましくない。
また、半導体基板内の電源ラインを流れる電流変化を抑えれば、結果的に、電源と半導体基板を結ぶ電力供給路の電圧は安定する。ここで、電源ラインを流れる電流変化と電源ラインの電圧変化は互いに相関があることから、電源ラインの電圧低下を補う回路が提案されており（例えば、特許文献３参照。）、これとは別に、電源ラインの電圧上昇を抑える回路も提案されている。
図１は、電源ラインの電圧低下を補う回路を概念的に示した図である。
この図１に示す回路８００は、電源ラインＶｄｄとグラウンドラインＶｓｓの間に電圧低下検知部８１０が接続されている。また、電源ラインＶｄｄとグラウンドラインＶｓｓの間には電荷供給部８２０が配備されており、この電荷供給部８２０は、２つのコンデンサ８２１，８２２と、切替スイッチ８２３を有する。２つのコンデンサ８２１，８２２は、切替スイッチ８２３によって、図中の矢印が示すように、電源ラインＶｄｄとグラウンドラインＶｓｓの間に直列接続された状態（実線で示された切替スイッチ８２３参照）と、その間に並列接続された状態（点線で示された切替スイッチ８２３参照）との間で切り替えられる。電圧低下検知部８１０は、電源ラインＶｄｄの電位が低電位側に変動したことを検知して、低電位側に変動したことを表す検知信号を出力する。この検知信号は切替スイッチ８２３に入力される。２つのコンデンサ８２１，８２２は、切替スイッチ８２３に検知信号が入力される直前まで、電源ラインＶｄｄとグラウンドラインＶｓｓの間に並列接続された状態にある。２つのコンデンサ８２１，８２２がこのような並列接続された状態にあると、これらのコンデンサ８２１，８２２それぞれには、電源ラインＶｄｄからの電力が充電される。切替スイッチ８２３に検知信号が入力されると、切替スイッチ８２３は、２つのコンデンサ８２１，８２３の接続状態を、並列接続の状態から直列接続の状態に一旦切り替え、再び並列接続の状態に戻す。２つのコンデンサ８２１，８２２が直列接続されることにより電源ラインＶｄｄからの電力が昇圧され、電源ラインＶｄｄに電流が流れ込む。このような図１に示す回路８００では、電源ラインＶｄｄの電位低下をモニタしているため、高速化した電流の変化速度に追従することはできるものの、２つのコンデンサ８２１，８２２の容量によって、電源ラインＶｄｄに流れ込ませることができる電流量の上限が決定される。
図２は、電源ラインの電圧上昇を抑える回路を概念的に示した図である。
この図２に示す回路９００は、電源ラインＶｄｄとグラウンドラインＶｓｓの間に監視部９１０が接続されている。監視部９１０は、電源ラインＶｄｄの電位をモニタし、電源ラインＶｄｄの電位が高電位側に変化した場合に高電位側への変化量を表すモニタ信号を出力する。また、図２に示す回路９００は、コンデンサ９２１を有する電流制御部９２０を備えている。このコンデンサ９２１は、一端が電源ラインＶｄｄに接続されており、他端には監視部９１０から出力されたモニタ信号が入力される。この他端の電位はモニタ信号に応じて変化し、コンデンサ９２１には、そのコンデンサ９２１の両端間の電位差に応じた電流が流れる。電源ラインＶｄｄが電圧上昇した場合には、電源ラインＶｄｄから電流が流れ出て、電圧上昇を抑えることができる。このような図２に示す回路９００でも、電源ラインＶｄｄの電位上昇をモニタしているため、高速化した電流の変化速度に追従することはできるものの、コンデンサ９２１の容量によって、電源ラインＶｄｄから流れ出させることができる電流量の上限が決定される。
以上のことから、図１に示す回路８００でも、図２に示す回路９００でも、電流変化量が増大すればするほど、それに応じた大きなコンデンサが必要になり、半導体基板上への搭載面積が大きくなってしまう。なお、図２に示す回路９００では、電源ラインが電圧低下した場合にも、コンデンサ９２１に充電された電力によってその電圧低下を補えるようにも思えるが、そのための電荷は、オペアンプ９１１を通して電源ラインＶｄｄから供給されるため、結局電源ラインＶｄｄの低下を補うことはできない。
本発明は、上記事情に鑑み、半導体基板への搭載面積が小さい、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる電圧安定化回路を提供することを目的とする。
上記目的を達成する本発明の電圧安定化回路は、半導体基板上の電源ラインの電圧を安定化させる電圧安定化回路において、
電源ラインの電位を監視して監視結果を表すモニタ信号を出力する監視部と、
上記電源ラインから上記モニタ信号に応じた電流を流し出すことによりその電源ラインの電圧を安定化させる、電流の連続流出自在な第１の電流制御部とを備えたことを特徴とする。
本発明の電圧安定化回路によれば、上記第１の電流制御部が上記電源ラインから流し出す電流によって、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる。しかも、この第１の電流制御部は、電流の連続流出自在なものであり、例えばトランジスタ等で構成することができるので、大面積のコンデンサは不要であるため、半導体基板への搭載面積を小さくすることができる。
また、本発明の電源安定化回路において、上記第１の電流制御部が、上記モニタ信号に応じた電流信号の電流を増幅して増幅した電流を上記電源ラインから流し出すものであることが好ましい。
このような第１の電流制御部を備えることで、等価的な容量が大きくなり、上記電源ラインから、一時に大電流を流し出すことができる。その結果、電源ラインにおける電流変化量の増加により対応しやすくなるとともにその電源ラインにおける高速化した電流の変化速度により追従しやすくなる。
ここで、本発明の電圧安定化回路において、上記監視部が、上記電源ラインの電位の変動を検出し、変動量を表すモニタ信号を出力するものであってもよい。
また、上記電源ラインの電位を監視するにあたり、基準電圧を生成し、その基準電圧と上記電源ラインの電圧とを比較して両者の差分をモニタ信号として出力することも考えられるが、基準電圧を生成する際に、電源ノイズの影響を受けて、基準電圧自体が不安定になることが予想される。これに対して、上記監視部を、上記電源ラインに接続された、その電源ラインの電位変動を検出するためのコンデンサを備えたものにすることで、基準電圧を生成することが不要となり、正確な変動量を表すモニタ信号を出力することができる。
さらに、本発明の電圧安定化回路において、上記第１の電流制御部は、上記電源ラインの電位が所定の電位に安定しているときに所定の基準電流を流し出すものであって、その第１の電流制御部は、上記モニタ信号に基づいて、その電源ラインから流し出す電流を、その電源ラインの電位が高電位側に変動した場合に、その基準電流よりも大電流に変化させるとともに、その電源ラインの電位が低電位側に変動した場合にはその基準電流よりも小電流に変化させるものであってもよい。
このような第１の電流制御部によれば、上記電源ラインに等価的な電流供給を行うことができ、上記電源ラインの電位が低電位側に変動した場合にも、その電源ラインの電位を安定させることができる。
また、本発明の電圧安定化回路において、上記電源ラインの電位よりも高い所定の高電位の高電位ラインを備え、
上記監視部は、上記電源ラインの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部と、上記電源ラインの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２監視部とからなり、
上記第１の電流制御部は、上記電源ラインから上記第１のモニタ信号に応じた電流を流し出すものであり、
さらに、上記第１の電流制御部の他に、上記第２のモニタ信号に応じた電流を、上記高電位ラインから上記電源ラインに流し込む第２の電流制御部を備えた態様であってもよく、あるいは、
上記電源ラインの電位よりも高い所定の高電位の高電位ラインを備え、
上記監視部は、上記電源ラインの電位の高電位側への変化および低電位側への変化双方について電位の変化量を表すモニタ信号を生成するものであって、
上記第１の電流制御部は、高電位側への電位変化量を表すモニタ信号に応じた電流を上記電源ラインから流し出すものであり、
さらに、上記第１の電流制御部の他に、低電位側への電位変化量を表すモニタ信号に応じた電流を上記高電位ラインから上記電源ラインに流し込む第２の電流制御部を備えた態様であってもよい。
前者と後者いずれの態様においても、上記高電位ラインを備えるため、上記電源ラインの電位が低電位側に変動した場合に、その電源ラインの電位を確実に安定させることができる。また、後者の態様では、上記監視部を小型にすることができる。
また、本発明の電圧安定化回路において、上記電源ラインからの電力を昇圧することによりその電源ラインの電位よりも高い所定の高電位の高電位ノードを生成する高電位生成手段を備え、
上記監視部は、上記電源ラインの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部と、上記電源ラインの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２監視部とからなり、
上記第１の電流制御部は、上記第１のモニタ信号に応じた電流を上記電源ラインから流し出すものであり、
さらに、上記第１の電流制御部の他に、上記第２のモニタ信号に応じた電流を上記高電位ノードから上記電源ラインに流し込む第２の電流制御部を備えた態様にすることが好ましく、例えば、
上記高電位生成手段が、上記電源ラインとグラウンドラインとの間に２つのコンデンサを備え、その２つのコンデンサの接続状態を上記モニタ信号に基づいて、その電源ラインとグラウンドラインとの間に直列接続する状態と、その電源ラインとグラウンドラインとの間に並列接続する状態との間で変化させるものである態様であってもよい。
これらの上記高電位生成手段を備えた態様では、半導体基板に上記高電位生成手段を作り込むことで、半導体基板に、上記電源ラインとは別に、その電源ラインの電位よりも高い所定の高電位のラインを設けることが不要になる。
またさらに、本発明の電圧安定化回路において、上記第２のモニタ信号に基づいて、上記第２の電流制御部による、上記高電位ノードから上記電源ラインに流し込む電流を制御する電流制御信号を生成してその第２の電流制御部に伝達するとともに、上記第２のモニタ信号に基づいて上記高電位生成手段を構成する２つのコンデンサの接続状態を切り替える接続状態切替信号を生成してその高電位生成手段に伝達するモニタ信号分岐部を備えた態様においては、
上記第２の電流制御部は、上記モニタ信号分岐部で分岐された後の接続状態切替信号を受けて、上記電流制御信号に基づいて変化する上記高電位ノードから上記電源ラインに流し込む電流の変化を促進させる変化促進回路を備えたものであることや、あるいは、
上記高電位生成手段は、上記モニタ信号分岐部で分岐された後の電流制御信号を受けて、上記接続状態切替信号に基づいて切り替えられるコンデンサの接続状態の切替速度を促進させる切替促進回路を備えたものであることが好ましい。
上記変化促進回路を備えることで、上記高電位ノードから上記電源ラインに流し込む電流の変化を妨げるリーク電流を抑えることができ、消費電力が低減される。また、上記切替促進回路を備えることで、上記接続状態切替信号に対するヒステリシスな特性を持たせることができ、上記接続状態切替信号に対する動作が安定する。
また、本発明の電圧安定化回路において、上記電圧安定化回路は、上記半導体基板上に作り込まれた半導体回路であってもよい。
このようにすることで、上記半導体基板上に半導体回路を作るプロセスの中で、本発明の電圧安定化回路を作り込むことができ、生産効率が向上する。
以上、説明したように、本発明によれば、半導体基板への搭載面積が小さい、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる電圧安定化回路を提供することができる。
上記目的を達成する本発明の電圧安定化回路は、半導体基板上の電源ラインの電圧を安定化させる電圧安定化回路において、
電源ラインの電位を監視して監視結果を表すモニタ信号を出力する監視部と、
上記電源ラインから上記モニタ信号に応じた電流を流し出すことによりその電源ラインの電圧を安定化させる、電流の連続流出自在な第１の電流制御部とを備えたことを特徴とする。
本発明の電圧安定化回路によれば、上記第１の電流制御部が上記電源ラインから流し出す電流によって、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる。しかも、この第１の電流制御部は、電流の連続流出自在なものであり、例えばトランジスタ等で構成することができるので、大面積のコンデンサは不要であるため、半導体基板への搭載面積を小さくすることができる。
また、本発明の電源安定化回路において、上記第１の電流制御部が、上記モニタ信号に応じた電流信号の電流を増幅して増幅した電流を上記電源ラインから流し出すものであることが好ましい。
このような第１の電流制御部を備えることで、等価的な容量が大きくなり、上記電源ラインから、一時に大電流を流し出すことができる。その結果、電源ラインにおける電流変化量の増加により対応しやすくなるとともにその電源ラインにおける高速化した電流の変化速度により追従しやすくなる。
ここで、本発明の電圧安定化回路において、上記監視部が、上記電源ラインの電位の変動を検出し、変動量を表すモニタ信号を出力するものであってもよい。
また、上記電源ラインの電位を監視するにあたり、基準電圧を生成し、その基準電圧と上記電源ラインの電圧とを比較して両者の差分をモニタ信号として出力することも考えられるが、基準電圧を生成する際に、電源ノイズの影響を受けて、基準電圧自体が不安定になることが予想される。これに対して、上記監視部を、上記電源ラインに接続された、その電源ラインの電位変動を検出するためのコンデンサを備えたものにすることで、基準電圧を生成することが不要となり、正確な変動量を表すモニタ信号を出力することができる。
さらに、本発明の電圧安定化回路において、上記第１の電流制御部は、上記電源ラインの電位が所定の電位に安定しているときに所定の基準電流を流し出すものであって、その第１の電流制御部は、上記モニタ信号に基づいて、その電源ラインから流し出す電流を、その電源ラインの電位が高電位側に変動した場合に、その基準電流よりも大電流に変化させるとともに、その電源ラインの電位が低電位側に変動した場合にはその基準電流よりも小電流に変化させるものであってもよい。
このような第１の電流制御部によれば、上記電源ラインに等価的な電流供給を行うことができ、上記電源ラインの電位が低電位側に変動した場合にも、その電源ラインの電位を安定させることができる。
また、本発明の電圧安定化回路において、上記電源ラインの電位よりも高い所定の高電位の高電位ラインを備え、
上記監視部は、上記電源ラインの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部と、上記電源ラインの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２監視部とからなり、
上記第１の電流制御部は、上記電源ラインから上記第１のモニタ信号に応じた電流を流し出すものであり、
さらに、上記第１の電流制御部の他に、上記第２のモニタ信号に応じた電流を、上記高電位ラインから上記電源ラインに流し込む第２の電流制御部を備えた態様であってもよく、あるいは、
上記電源ラインの電位よりも高い所定の高電位の高電位ラインを備え、
上記監視部は、上記電源ラインの電位の高電位側への変化および低電位側への変化双方について電位の変化量を表すモニタ信号を生成するものであって、
上記第１の電流制御部は、高電位側への電位変化量を表すモニタ信号に応じた電流を上記電源ラインから流し出すものであり、
さらに、上記第１の電流制御部の他に、低電位側への電位変化量を表すモニタ信号に応じた電流を上記高電位ラインから上記電源ラインに流し込む第２の電流制御部を備えた態様であってもよい。
前者と後者いずれの態様においても、上記高電位ラインを備えるため、上記電源ラインの電位が低電位側に変動した場合に、その電源ラインの電位を確実に安定させることができる。また、後者の態様では、上記監視部を小型にすることができる。
また、本発明の電圧安定化回路において、上記電源ラインからの電力を昇圧することによりその電源ラインの電位よりも高い所定の高電位の高電位ノードを生成する高電位生成手段を備え、
上記監視部は、上記電源ラインの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部と、上記電源ラインの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２監視部とからなり、
上記第１の電流制御部は、上記第１のモニタ信号に応じた電流を上記電源ラインから流し出すものであり、
さらに、上記第１の電流制御部の他に、上記第２のモニタ信号に応じた電流を上記高電位ノードから上記電源ラインに流し込む第２の電流制御部を備えた態様にすることが好ましく、例えば、
上記高電位生成手段が、上記電源ラインとグラウンドラインとの間に２つのコンデンサを備え、その２つのコンデンサの接続状態を上記モニタ信号に基づいて、その電源ラインとグラウンドラインとの間に直列接続する状態と、その電源ラインとグラウンドラインとの間に並列接続する状態との間で変化させるものである態様であってもよい。
これらの上記高電位生成手段を備えた態様では、半導体基板に上記高電位生成手段を作り込むことで、半導体基板に、上記電源ラインとは別に、その電源ラインの電位よりも高い所定の高電位のラインを設けることが不要になる。
またさらに、本発明の電圧安定化回路において、上記第２のモニタ信号に基づいて、上記第２の電流制御部による、上記高電位ノードから上記電源ラインに流し込む電流を制御する電流制御信号を生成してその第２の電流制御部に伝達するとともに、上記第２のモニタ信号に基づいて上記高電位生成手段を構成する２つのコンデンサの接続状態を切り替える接続状態切替信号を生成してその高電位生成手段に伝達するモニタ信号分岐部を備えた態様においては、
上記第２の電流制御部は、上記モニタ信号分岐部で分岐された後の接続状態切替信号を受けて、上記電流制御信号に基づいて変化する上記高電位ノードから上記電源ラインに流し込む電流の変化を促進させる変化促進回路を備えたものであることや、あるいは、
上記高電位生成手段は、上記モニタ信号分岐部で分岐された後の電流制御信号を受けて、上記接続状態切替信号に基づいて切り替えられるコンデンサの接続状態の切替速度を促進させる切替促進回路を備えたものであることが好ましい。
上記変化促進回路を備えることで、上記高電位ノードから上記電源ラインに流し込む電流の変化を妨げるリーク電流を抑えることができ、消費電力が低減される。また、上記切替促進回路を備えることで、上記接続状態切替信号に対するヒステリシスな特性を持たせることができ、上記接続状態切替信号に対する動作が安定する。
また、本発明の電圧安定化回路において、上記電圧安定化回路は、上記半導体基板上に作り込まれた半導体回路であってもよい。
このようにすることで、上記半導体基板上に半導体回路を作るプロセスの中で、本発明の電圧安定化回路を作り込むことができ、生産効率が向上する。
以上、説明したように、本発明によれば、半導体基板への搭載面積が小さい、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる電圧安定化回路を提供することができる。
図１は、電源ラインの電圧低下を補う回路を概念的に示した図である。
図２は、電源ラインの電圧上昇を抑える回路を概念的に示した図である。
図３は、第１実施形態の電圧安定化回路を概念的に示した図である。
図４は、第１実施形態の電圧安定化回路の回路図である。
図５は、半導体基板に作り込まれた所定電圧生成回路の回路図である。
図６は、第２実施形態の電圧安定化回路を概念的に示した図である。
図７は、図６に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図８は、第３実施形態の電圧安定化回路を模式的に示した図である。
図９は、図８に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図１０は、第３実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１１は、第３実施形態の電圧安定化回路に備えられた、第１電流制御部と第２電流制御部の回路図である。
図１２は、第４実施形態の電圧安定化回路をを模式的に示した図である。
図１３は、第４実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１４は、第５実施形態の電圧安定化回路を模式的に示した図である。
図１５は、図１４に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図１６は、第６実施形態の電圧安定化回路を模式的に示した図である。
図１７は、第６実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１８は、第６実施形態の電圧安定化回路に備えられた第１電流制御部の回路図である。
図１９は、第６実施形態の電圧安定化回路に備えられた第２電流制御部とチャージポンプの回路図である。
図２は、電源ラインの電圧上昇を抑える回路を概念的に示した図である。
図３は、第１実施形態の電圧安定化回路を概念的に示した図である。
図４は、第１実施形態の電圧安定化回路の回路図である。
図５は、半導体基板に作り込まれた所定電圧生成回路の回路図である。
図６は、第２実施形態の電圧安定化回路を概念的に示した図である。
図７は、図６に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図８は、第３実施形態の電圧安定化回路を模式的に示した図である。
図９は、図８に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図１０は、第３実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１１は、第３実施形態の電圧安定化回路に備えられた、第１電流制御部と第２電流制御部の回路図である。
図１２は、第４実施形態の電圧安定化回路をを模式的に示した図である。
図１３は、第４実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１４は、第５実施形態の電圧安定化回路を模式的に示した図である。
図１５は、図１４に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図１６は、第６実施形態の電圧安定化回路を模式的に示した図である。
図１７は、第６実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１８は、第６実施形態の電圧安定化回路に備えられた第１電流制御部の回路図である。
図１９は、第６実施形態の電圧安定化回路に備えられた第２電流制御部とチャージポンプの回路図である。
以下、本発明の実施形態について説明する。
まず、本発明の第１実施形態の電圧安定化回路を概念的に説明し、続いて、その回路の回路図を説明する。
図３は、第１実施形態の電圧安定化回路を概念的に示した図である。
この図３に示す電圧安定化回路１００は、半導体基板上に作り込まれた回路であって、監視部１１０と、電流制御部１２０とを備えている。監視部１１０は、オペアンプ１１１とコンデンサ１１２と有する。オペアンプ１１１の一方の入力端子は、コンデンサ１１２を介して半導体基板の電源ラインＶｄｄに接続されており、もう一方の入力端子は、半導体基板のグラウンドラインＶｓｓに接続されている。この監視部１１０は、コンデンサ１１２によって、電源ラインＶｄｄの電位の変動量を検出する。オペアンプ１１１は、コンデンサ１１２が検出した変動量を表すモニタ信号を生成する。生成されたモニタ信号は電流制御部１２０に向けて出力される。電流制御部１２０は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に接続された電流源１２１を有する。また、電流制御部１２０は、モニタ信号に応じた電流信号の電流をβ倍に増幅する。電流源１２１は、電源ラインＶｄｄから、β倍に増幅された電流を連続流出することが自在なものである。したがって、電源ラインＶｄｄの電圧の電圧変化によってコンデンサ１１２に流れる電流Ｉは、電流制御部１２０によってβ倍に増幅され、電源ラインＶｄｄからは、Ｉ×（１＋β）の電流が流れ出す。よって、図３に示す電圧安定化回路１００の等価的な容量は（１＋β）倍である。
図４は、第１実施形態の電圧安定化回路の回路図である。
図３に示す電圧安定化回路１００は、複数のコンデンサと複数のＭＯＳトランジスタとの組み合わせによって構成されたものであり、この図４では、各ＭＯＳトランジスタに、識別番号を記すとともに相対的なトランジスタサイズも記している。例えば、図の左上のＰＭＯＳトランジスタに記されたＰ８／１は、Ｐ型の識別番号８番のＭＯＳトランジスタであり、その相対的なトランジスタサイズが１であることを示している。また、図の左下のＮＭＯＳトランジスタに記されたＮ１８／０．５は、Ｎ型の識別番号１８番のＭＯＳトランジスタであり、その相対的なトランジスタサイズが０．５であることを示している。以下、順次用いる回路図においても、ＭＯＳトランジスタには、これと同じような表記を行い、文中では、図中に表記された識別番号を用いることにする。
ここではまず、図３に示す監視部１１０の回路構成について説明する。
図３に示す監視部１１０は、図４に示すように、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列接続された、２つのＭＯＳトランジスタの組を４組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ８とＮＭＯＳトランジスタ１８の組、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１６の組、ＰＭＯＳトランジスタ７とＰＭＯＳトランジスタ６の組、およびＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７の組である。ＰＭＯＳトランジスタ８とＮＭＯＳトランジスタ１８が互いに接続されたノード４ａは、コンデンサＣｓを介して電源ラインＶｄｄに接続されているとともに、ＰＭＯＳトランジスタ１６のゲートにも接続されている。
また、図４に示す監視部１１０は差動増幅器１１０１を有する。差動増幅器１１０１を構成するＮＭＯＳトランジスタ１１のゲートには、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１６が互いに接続されたノード４ｂが接続されている。差動増幅器１１０１を構成するこのＮＭＯＳトランジスタ１１の一端は、ＮＭＯＳトランジスタ１２，１３の各一端に接続されている。ＮＭＯＳトランジスタ１３の他端はグラウンドラインＶｓｓに接続されている。また、ＮＭＯＳトランジスタ１１，１２の他端それぞれは、ＰＭＯＳトランジスタ１１，１２それぞれを経由して電源ラインＶｄｄに接続されている。ＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１２が互いに接続されたノード４ｃは、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ１６双方のゲートに接続されている。また、ＮＭＯＳトランジスタ１１の他端（ドレイン）は、２つのＰＭＯＳトランジスタ１１，１２の各ゲートにも接続されている。さらに、ＮＭＯＳトランジスタ１２のゲートとグラウンドラインＶｓｓとの間にはコンデンサＣｄ１が接続されている。また、ＮＭＯＳトランジスタ１２のゲートには、後述するリファレンス電圧Ｖｒが入力され、ＮＭＯＳトランジスタ１３のゲートには、そのリファレンス電圧Ｖｒよりも低電圧の低バイアス電圧Ｖｂ２が入力される。
さらに、ＮＭＯＳトランジスタ１７のゲートにも、その低バイアス電圧Ｖｂ２が入力され、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ７双方のゲートには、上述のリファレンス電圧Ｖｒよりも高電圧の高バイアス電圧Ｖｂ１が入力される。
またさらに、ＰＭＯＳトランジスタ８のゲートは、ＰＭＯＳトランジスタ７とＰＭＯＳトランジスタ６が互いに接続されたノード４ｄに接続されており、ＮＭＯＳトランジスタ１８のゲートは、ＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７が互いに接続されたノード４ｅに接続されている。
このような回路構成の監視部１１０からは、ノード４ｅの電位がディスチャージ信号として出力される。
ここで、第１実施形態の電圧安定化回路１００が搭載された半導体基板には、図５に示すような所定電圧生成回路７００が作り込まれている。
図５は、半導体基板に作り込まれた所定電圧生成回路の回路図である。
この図５に示す所定電圧生成回路７００は、電源ラインＶｄｄとグラウンドラインＶｓｓの間の電圧を抵抗分割することによって、リファレンス電圧Ｖｒ、低バイアス電圧Ｖｂ２、および高バイアス電圧Ｖｂ１を生成する。すなわち、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、抵抗Ｒ１（抵抗値３ｋΩ）と抵抗Ｒ２（抵抗値３ｋΩ）が直列に接続されており、これらの抵抗Ｒ１，Ｒ２どうしが接続されたノード５ａの電位がリファレンス電圧Ｖｒとして出力される。したがって、リファレンス電圧Ｖｒの値は、電源ラインＶｄｄとグラウンドラインＶｓｓの間の電圧値の半分の値になる。なお、ノード５ａとグラウンドラインＶｓｓとの間には、リファレンス電圧Ｖｒを安定させるためのコンデンサＣ１（容量０．５ｐＦ）が接続されている。また、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、抵抗Ｒ３（抵抗値６．６７ｋΩ）とＮＭＯＳトランジスタ４０が直列に接続されている。さらに、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４１も直列に接続されている。ＰＭＯＳトランジスタ４１のゲートは、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４１が互いに接続されたノード５ｂに接続されており、そのノード５ｂの電位が高バイアス電圧Ｖｂ１として出力される。また、ＮＭＯＳトランジスタ４０，４１双方のゲートは、抵抗Ｒ３とＮＭＯＳトランジスタ４０が互いに接続されたノード５ｃに接続されており、このノード５ｃの電位が低バイアス電圧Ｖｂ２として出力される。これらの電圧Ｖｒ，Ｖｂ２，Ｖｂ１の大小関係は、高バイアス電圧Ｖｂ＞リファレンス電圧Ｖｒ＞低バイアス電圧Ｖｂ２となる。
続いて、図４を再び用いて、監視部１１０の回路動作について説明する。
電源ラインＶｄｄの電位が変化すると、コンデンサＣｓによってその変化量が検出され、そのコンデンサＣｓによって検出された変化量を表す電圧がノード４ａに印加される。ノード４ａの電位が高電位側に変化すると、ＰＭＯＳトランジスタ１６のオン抵抗が増加し、ＰＭＯＳトランジスタ１６に流れる電流が減少する。すると、ノード４ｂの電位が上昇する。ノード４ｂの電位の上昇を受けて、差動増幅器１１０１のノード４ｃの電位も上昇する。ノード４ｃの電位が上昇すると、ＰＭＯＳトランジスタ６のオン抵抗が増加し、ＮＭＯＳトランジスタ１６のオン抵抗が減少する。この結果、ＰＭＯＳトランジスタ６に流れる電流が減少することでノード４ｄの電位が上昇し、ＰＭＯＳトランジスタ８のオン抵抗が増加する。また、ＮＭＯＳトランジスタ１６に流れる電流が増加することで、ノード４ｅの電位も上昇し、ＮＭＯＳトランジスタ１８のオン抵抗が減少する。ノード４ｅの上昇した電位は、ディスチャージ信号として出力される。このディスチャージ信号は、図３に示す監視部１１０によって生成されるモニタ信号に相当する。
反対に、ノード４ａの電位が低電位側に変化すると、この監視部１１０の回路動作は、ノード４ａの電位が高電位側に変化したときとは逆の動作となり、ノード４ｅの電位は低下する。
次に、図３に示す電流制御部１２０の回路構成について説明する。
図３に示す電流制御部１２０は、図４に示すように、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列に接続された、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組を２組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３１の組、およびＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２の組である。また、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に接続された、ＮＭＯＳトランジスタ３３も有する。ＮＭＯＳトランジスタ３１のゲートには、ディスチャージ信号が入力される。ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３１が互いに接続されたノード４ｆは、２つのＰＭＯＳトランジスタ３１，３２のゲートに共通接続されており、これらのＰＭＯＳトランジスタ３１，３２からなるカレントミラー回路が構成されている。このカレントミラー回路を構成する一方のＰＭＯＳトランジスタ３２のトランジスタサイズは、もう一方のＰＭＯＳトランジスタ３１のトランジスタサイズの１５倍である。また、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２が互いに接続されたノード４ｇは、２つのＮＭＯＳトランジスタ３２，３３のゲートに共通接続されており、これらのＮＭＯＳトランジスタ３２，３３からなるカレントミラー回路も構成されている。このカレントミラー回路を構成する一方のＮＭＯＳトランジスタ３３のトランジスタサイズは、もう一方のＮＭＯＳトランジスタ３２のトランジスタサイズの３３倍以上である。
続いて、この電流制御部１２０の回路動作について説明する。
図４に示す電流制御部１２０は、入力されたディスチャージ信号に応じた電流信号の電流を２段増幅するものである。ノード４ｅの電位が上昇すると、その上昇した電位を表すディスチャージ信号が、ＮＭＯＳトランジスタ３１のゲートに入力され、ＮＭＯＳトランジスタ３１のオン抵抗が減少する。すると、ノード４ｆの電位が低電位側に変化し、２つのＰＭＯＳトランジスタ３１、３２のいずれのオン抵抗も減少する。このオン抵抗の減少により、ノード４ｇの電位が上昇し、今度は、２つのＮＭＯＳトランジスタ３２、３３のいずれのオン抵抗も減少する。その結果、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３１が直列に接続された経路に流れる電流が、ＮＭＯＳトランジスタ３１のゲートに入力されたディスチャージ信号に応じた電流信号となる。ここで、ＰＭＯＳトランジスタ３２が、ＰＭＯＳトランジスタ３１に比べて遙かに大きなトランジスタサイズであることから、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２が直列に接続された経路には、電流信号の電流よりも多量の電流が電源ラインＶｄｄから流れ出る。さらに、２つのＮＭＯＳトランジスタ３２，３３のトランジスタサイズの違いにより、ＮＭＯＳトランジスタ３３には、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２が直列に接続された経路に流れる電流量よりも多量の電流が電源ラインＶｄｄから流れ出る。
反対に、ノード４ｅの電位が低下すると、ＮＭＯＳトランジスタ３１のオン抵抗が増加し、最終的には、ＮＭＯＳトランジスタ３３に流れる電流の電流量が減少する。
ここで、図４に示す電源ラインＶｄｄには、不図示の電源から、その電源と半導体基板を結ぶ電力供給路を経由して、電源電圧が印加されている。図３に示す電圧安定化回路１００は、電源ラインＶｄｄの電圧が電源電圧を下回った場合には、ＮＭＯＳトランジスタ３３に流れる電流の電流量が実質的に０になるように設計されており、このような場合には、電源ラインＶｄｄからの電流の流れ出しが停止する。
このような第１実施形態の電圧安定化回路１００によれば、電源と半導体基板を結ぶ電力供給路の電圧が上昇しても、図３に示す第１の電流制御部１２０が、電源ラインＶｄｄから電流を連続的に流し出すことにより、電力供給路の電圧を安定させることができる。しかも、第１の電流制御部１２０が、電流信号の電流を増幅した電流を流し出すものである。電流の増幅は、電圧の増幅に比べて遙かに大きな数千倍もの増幅が可能である。このため、第１実施形態の電圧安定化回路１００によれば、電圧安定化回路の大きさをそのままにして、等価的な容量を増大させることができる。その結果、この電圧安定化回路１００によれば、半導体基板への搭載面積を小さくすることができる。
続いて、本発明の第２実施形態の電流安定化回路について説明する。
図６は、第２実施形態の電圧安定化回路を概念的に示した図である。
図６には、電源と半導体基板６２を結ぶ電力供給路６３が図示されている。この電力供給路６３を流れる電流Ｉは、半導体基板６２に設けられた電源ラインＶｄｄに流れ込み、半導体基板６２に作りこまれた負荷回路（不図示）に流れる（図中のＩ２参照）。
図６に示す電圧安定化回路２００の回路も、図３に示す第１実施形態の電圧安定化回路１００と同じく、監視部２１０と電流制御部２２０を備えている。図６に示す監視部２１０は、図３に示す監視部１１０と同じ構成および機能を有するものであり、ここでは、図６に示す電流制御部２２０について説明する。この電流制御部２２０は、電源ラインＶｄｄから、監視部２２０において生成されたモニタ信号に応じた電流を連続的に流し出すものである。すなわち、電流制御部２２０は、電源ラインＶｄｄから流し出す電流Ｉ１を、電源ラインＶｄｄの電圧が電源電圧で安定している場合には、所定の基準電流（矢印Ｍ参照）とし、電源ラインＶｄｄの電位が高電位側に変動した場合には、監視部２１０から入力されたモニタ信号に基づいて、所定の基準電流よりも大電流（矢印Ｌ参照）に変化させ、反対に、電源ラインＶｄｄの電位が低電位側に変動した場合には、モニタ信号に基づいて、所定の基準電流よりも小電流（矢印Ｓ参照）に変化させるものである。
ここで、図６とともに図７を用いて、この電圧安定化回路２００の動作について説明する。
図７は、図６に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図７の上には、図６に示す電力供給路６３の電流変化を表すグラフが示されており、そのグラフの下には、図６に示す電源ラインＶｄｄの電圧変化を表すグラフが示されている。これらのグラフの横軸は、いずれも時間（ナノセカンド）を表すものであり、同じスケールで同時刻を表すように互いに揃えられている。また、上のグラフの縦軸は電流値（Ａ）を表し、下のグラフの縦軸は電圧値（Ｖ）を表す。図７の上のグラフには、図６に示す電力供給路６３の電流変化が実線のグラフで示される他、電流制御部２２０が電源ラインＶｄｄから流し出す電流Ｉ１の電流量の変化が点線のグラフで示されており、さらに、半導体基板６２に作りこまれた負荷回路に流れる電流Ｉ２の電流変化が１点鎖線で示されている。また、図７の下のグラフには、図６に示す電源ラインＶｄｄの電圧変化が実線のグラフで示される他、比較のため図６に示す電圧安定化回路２００が配備されていない半導体基板の電源ラインＶｄｄの電圧変化が２点鎖線のグラフで示されている。
ここでは、電源電圧が１．０Ｖであるものとし、半導体基板６２の負荷回路には最初、６０Ａの電流が流れているものとして説明する。電源ラインＶｄｄの電圧が、電源電圧の１．０Ｖで安定しているときには、電流制御部２２０は、電源ラインＶｄｄから、点線のグラフが示すように１２Ａの電流を流し出している。この１２Ａという電流が、図６に示す矢印Ｍの基準電流に相当する。
ここで、負荷回路に流れる電流Ｉ２が６０Ａから４８Ａへ低下すると、電源ラインＶｄｄの電位が上昇する。図６に示す電圧安定化回路２００が配備されていない半導体基板の電源ラインＶｄｄの電位は、２点鎖線のグラフが示すように電源電位から急激に上昇する。すなわち、電源と半導体基板を結ぶ電力供給路のインダクタンスＬにより、電源ラインＶｄｄには（Ｌ ｄＩ／ｄｔ）分の電位上昇が生じる。しかしながら、図６に示す電圧安定化回路２００が配備された半導体基板６２では、監視部２１０に備えられたコンデンサ２１１が、電源ラインＶｄｄの電位上昇を検出し、その監視部２１０が上昇量を表すモニタ信号を出力することで、電流制御部２２０が、電源ラインＶｄｄから流し出す電流Ｉ１の電流量を、点線のグラフが示すように急激に増加させる。電源ラインＶｄｄから、このように多量の電流を流し出すことによって、電力供給路６３の電流変化は、上のグラフにおける実線のグラフが示すような僅かながらの減少にとどまり、逆起電力の発生は最小限に抑えられる。これにより、電源ラインＶｄｄの急激な電位上昇も抑えられ、電源ラインＶｄｄの電位変化は、下のグラフにおける実線のグラフが示すような僅かながらの上昇にとどまる。監視部２１０は、電源ラインＶｄｄの、この僅かながらの電位上昇を検出してモニタ信号を出力する。電流制御部２２０は、このモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ１を電源ラインＶｄｄから流し出す。電源ラインＶｄｄから流れ出る電流Ｉ１の電流量はゆるやかに減少し、それに伴い、電力供給路６３に流れる電流Ｉ１電流量もゆるやかに減少するとともに電源ラインＶｄｄの電位もゆるやかに低下する。その結果、電流制御部２２０が電源ラインＶｄｄから流し出す電流Ｉ１は基準電流の１２Ａに戻り、電源ラインＶｄｄの電位も電源電位の１．０Ｖに戻る。また、これらとともに電力供給路６３の電流変化もおさまり、電力供給路６３に流れる電流Ｉの電流量は安定する。なお、負荷回路には、４８Ａの電流Ｉ２が流れ続けている。
その後、負荷回路に流れる電流Ｉ２が４８Ａから６０Ａに戻ると、上述の説明とは逆に、電流制御部２２０が電源ラインＶｄｄから流し出す電流Ｉ１は基準電流の１２Ａから急激に減少する。これにより、電力供給路６３の電流変化は僅かながらの上昇にとどまり、逆起電力の発生は最小限に抑えられる。そのため、電源ラインＶｄｄの電位変化は僅かながらの低下にとどまる。以降は、電源ラインＶｄｄから流れ出る電流Ｉ１は１２Ａまでゆるやかに増加し、それに伴い、電力供給路６３に流れる電流の電流量もゆるやかに増加するとともに電源ラインＶｄｄの電位も電源電位の１．０Ｖまでゆるやかに上昇する。その結果、電力供給路６３の電流変化もおさまり、電力供給路６３の電流量は安定する。
このように、図６に示す電圧安定化回路２００では、電源ラインＶｄｄの電圧が電源電圧よりも上昇した場合に、電源ラインＶｄｄから流し出す電流Ｉ１を基準電流よりも少量に変化させることで、電源ラインＶｄｄに擬似的に電流供給を行い、電源ラインＶｄｄの電圧が上昇した場合でも低下した場合でも、電源ラインＶｄｄの電圧を安定化させることができ、その結果、電力供給路６３の電流変化を抑えることができる。
続いて、本発明の第３実施形態の電流安定化回路について説明する。
図８は、図６に第２実施形態の電圧安定化回路を概念的に示した図である。
この図８に示す電圧安定化回路３００は、これまで説明してきた電圧安定化回路１００，２００と同じく半導体基板６２上に作り込まれた回路である。図８に示す電圧安定化回路３００は、監視部３１０と、第１電流制御部３２０と、第２電流制御部３３０とを備える他、電源ラインＶｄｄよりも高い所定の高電位の高電位ラインＶｄｄ２も備えている。監視部３１０は、電源ラインＶｄｄの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部３１１を有する。また、監視部３１０は、電源ラインＶｄｄの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２監視部３１２も有する。いずれの監視部３１１，３１２も、オペアンプ３１１１，３１２１とコンデンサ３１１２，３１２２とからなる構成のものであり、このような構成は、図３に示す電圧安定化回路１００に備えられた監視部１１０の構成と同じである。ここでは、図８に示す監視部３１０についての詳しい説明は省略するが、第１の監視部３１１は、生成した第１のモニタ信号を第１電流制御部３２０に向けて出力する。第１電流制御部３２０は、構成および機能の面で、図３に示す電圧安定化回路１００に備えられた電流制御部１２０と同じであり、電流源３２１を備えたものであって、入力された第１のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ１を、その電流源３２１によって電源ラインＶｄｄから流し出す。また、第２の監視部３１２は、生成した第２のモニタ信号を第２電流制御部３３０に向けて出力する。第２電流制御部３３０は、高電位ラインＶｄｄ２と電源ラインＶｄｄとの間に接続された電流源３３１を有する。第２電流制御部３１は、第２のモニタ信号が入力されると、その第２のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ３を、その電流源３３１によって高電位ラインＶｄｄ２から電源ラインＶｄｄに流し込む。
この図８には、電源からの電力を、不図示の負荷回路が作り込まれた半導体基板６２の電源ラインＶｄｄに供給する電力供給路６３が図示されている。電力供給路６３には電流Ｉが流れており、不図示の負荷回路には電流Ｉ２が流れている。
ここで、図８とともに図９を用いて、この電圧安定化回路３００の動作について説明する。
図９は、図８に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
この図９には、第２実施形態の電圧安定化回路２００の説明において用いた図７のタイミングチャートと同じような２つのグラフが上下に示されている。図９の上に示すグラフは、図８に示す電力供給路６３の電流変化を表すグラフであり、図９の下に示すグラフは、図８に示す電源ラインＶｄｄの電圧変化を表すグラフである。なお、図９の上のグラフには、第１電流制御部３２０が電源ラインＶｄｄから流し出す電流Ｉ１の電流量の変化と、第２電流制御部３３０が高電位ラインＶｄｄ２から電源ラインＶｄｄに流し込む電流Ｉ３の電流量の変化との双方の変化が点線のグラフで示されている。
電源ラインＶｄｄの電圧が、電源電圧である１．０Ｖで安定しているときには、図８に示す第１電流制御部３２０は電源ラインＶｄｄからの電流Ｉ１の流し出しを停止しており、第２電流制御部３３０も電源ラインＶｄｄへの電流Ｉ３の流し込みを停止している。
ここで、負荷回路に流れる電流Ｉ２の電流量が６０Ａから４８Ａへ低下した時点で、電源ラインＶｄｄの電圧は電源電圧から上昇する。第１の監視部３１１は、この電源ラインＶｄｄの電位の高電位側への変動を検出し、第１のモニタ信号を生成する。生成された第１のモニタ信号が第１電流制御部３２０に入力されると、電源ラインＶｄｄからの電流Ｉ１の流し出しを今まで停止していた第１電流制御部３２０が、その電流Ｉ１の流し出しを瞬時に開始する。その結果、電力供給路６３の電流変化は僅かながらの減少にとどまり、逆起電力の発生は最小限に抑えられ、電源ラインＶｄｄの電位変化は、２点鎖線のグラフが示すような（Ｌ ｄＩ／ｄｔ）分の急激な電位上昇ではなく、実線のグラフが示すような僅かながらの上昇にとどまる。以降は、電源ラインＶｄｄから流れ出る電流Ｉ１の電流量はゆるやかに減少し、それに伴い、電力供給路６３に流れる電流Ｉの電流量もゆるやかに減少するとともに電源ラインＶｄｄの電位も電源電位の１．０Ｖまでゆるやかに低下する。その結果、電力供給路６３の電流変化もおさまり、電力供給路６３に流れる電流Ｉの電流量は安定する。この間、第２電流制御部３３０による、高電位ラインＶｄｄ２から電源ラインＶｄｄへの電流Ｉ３の流し込みは停止している。なお、負荷回路には、４８Ａの電流Ｉ２が流れ続けている。
その後、負荷回路に流れる電流Ｉ２の電流量が４８Ａから６０Ａに戻ると、電源ラインＶｄｄの電圧は電源電圧から低下する。第２の監視部３１２は、この電源ラインＶｄｄの電位の低電位側への変動を検出し、第２のモニタ信号を生成する。生成された第２のモニタ信号が第２電流制御部３３０に入力されると、高電位ラインＶｄｄ２からの電流Ｉ３の流し込みを今まで停止していた第２電流制御部２２０が、その電流Ｉ３の流し込みを瞬時に開始する。その結果、電力供給路６３の電流変化は、僅かながらの上昇にとどまり、逆起電力の発生は最小限に抑えられ、電源ラインＶｄｄの電位変化は、僅かながらの低下にとどまる。以降は、高電位ラインＶｄｄ２から流れ込む電流Ｉ３の電流量はゆるやかに減少し、それに伴い、電力供給路６３に流れる電流Ｉの電流量はゆるやかに増加するとともに電源ラインＶｄｄの電位も電源電位の１．０Ｖまでゆるやかに上昇する。その結果、電力供給路６３の電流変化もおさまり、電力供給路６３に流れる電流Ｉの電流量は安定する。この間、第１電流制御部３２０による、電源ラインＶｄｄからの電流Ｉ１の流し出しは停止している。
このように、図８に示す電圧安定化回路３００では、電源ラインＶｄｄの電圧が変動したときに、その変動に応じて、電源ラインＶｄｄからの電流の流し出しや電源ラインＶｄｄへの電流の流し込みを行い、それ以外のときには、電流の流し出しや流し込みを停止しているため、電力供給路６３の電流変化を、低電力で抑えることができる。
図１０は、第３実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１０に示す監視部３１０の回路構成は、図４に示す、第１実施形態の電圧安定化回路１００に備えられた監視部１１０の回路を２つ設けたような構成であり、ここでは、回路動作とともに回路構成を簡単に説明する。この図１０に示す監視部３１０は、２つの差動増幅器３１０１，３１０２を有する。一方の差動増幅器３１０１は、第１の監視部３１０１に設けられたものであり、もう一方の差動増幅器３１０２は、第２の監視部３１０１に設けられたものである。また、図８に示す半導体基板６２にも、上述した図５に示す所定電圧生成回路７００が作り込まれており、図１０に示すいくつかのＭＯＳトランジスタのゲートに入力されたリファレンス電圧Ｖｒや、高バイアス電圧Ｖｂ１や、低バイアス電圧Ｖｂ２はいずれも、この図５に示す所定電圧生成回路７００によって生成されたものである。
電源ラインＶｄｄの電位が変化すると、コンデンサＣｓによって検出された電源ラインＶｄｄの電圧変化量を表す電圧がノード１０ａに印加される。ノード１０ａの電位が高電位側に変化すると、ＰＭＯＳトランジスタ１６のオン抵抗が増加し、ノード１０ｂの電位が上昇する。ノード１０ｂの電位の上昇を受けて、第１の監視部３１０１に設けられた差動増幅器３１０１のノード１０ｃの電位が上昇し、ＮＭＯＳトランジスタ１６に流れる電流が増加する。その結果、ノード１０ｄの電位も上昇する。ノード１０ｄの電位はディスチャージ信号として出力される。一方、ノード１０ｂの電位の上昇を受けて、第２の監視部３１０２に設けられた差動増幅器３１０２のノード１０ｅの電位も上昇し、ＰＭＯＳトランジスタ６に流れる電流が減少する。その結果、ノード１０ｆの電位も上昇する。ノード１０ｆの電位はチャージ信号として出力される。
反対に、ノード１０ａの電位が低電位側に変化すると、この監視部３１０の回路動作は、ノード１０ａの電位が高電位側に変化したときとは逆の動作となり、ノード１０ｄの電位も、ノード１０ｆの電位も低下する。
図１１は、第３実施形態の電圧安定化回路に備えられた、第１電流制御部と第２電流制御部の回路図である。
図１１に示す第１電流制御部３２０の回路構成は、図４に示す第１実施形態の電圧安定化回路１００に備えられた電流制御部１２０の回路構成と同じであり、ここではまず、第２電流制御部３３０の回路構成について説明する。
図１１に示す第２電流制御部３３０は、高電位ラインＶｄｄ２とグラウンドラインＶｓｓとの間に直列に接続された、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組を２組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４の組、およびＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５の組である。また、高電位ラインＶｄｄ２と電源ラインＶｄｄとの間に接続されたＰＭＯＳトランジスタ３５も有する。このような第２電流制御部３３０には、ＮＭＯＳトランジスタ３４，３５からなるカレントミラー回路と、ＰＭＯＳトランジスタ３４，３５からなるカレントミラー回路との２つのカレントミラー回路が構成されている。ＮＭＯＳトランジスタ３５のトランジスタサイズは、ＮＭＯＳトランジスタ３４のトランジスタサイズの１０倍であり、ＰＭＯＳトランジスタ３４のトランジスタサイズも、ＰＭＯＳトランジスタ３５のトランジスタサイズの１０倍である。
続いて、第１電流制御部３２０と第２電流制御部３３０の回路動作について説明する。
第１電流制御部３２０を構成するＮＭＯＳトランジスタ３１のゲートには、ディスチャージ信号が入力され、第２電流制御部３３０を構成するＰＭＯＳトランジスタ３３のゲートには、チャージ信号が入力される。ここで、上述の説明のごとく、図１０に示すノード１０ａの電位が上昇すると、ノード１０ｄの電位もノード１０ｆの電位もともに上昇し、反対に、ノード１０ａの電位が低下すると、ノード１０ｄの電位もノード１０ｆの電位もともに低下する。ノード１０ｄの電位が上昇すると、図１１に示す第１電流制御部３２０によって、ノード１０ｄの上昇した電位を表すディスチャージ信号に応じた電流信号が生成される。生成された電流信号の電流は２段増幅され、２段増幅された電流が電源ラインＶｄｄから流れ出す。また、図１１に示す第２電流制御部３３０は、入力されたチャージ信号に応じた電流信号を生成し、第１電流制御部３２０と同じく、生成した電流信号の電流を２段増幅するものである。ノード１０ｆの上昇した電位を表すチャージ信号がＰＭＯＳトランジスタ３３のゲートに入力されると、ＰＭＯＳトランジスタ３３のオン抵抗が増加する。すると、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４が互いに接続されたノード１１ａの電位が低電位側に変化し、２つのＮＭＯＳトランジスタ３４、３５のいずれのオン抵抗も増加する。このオン抵抗の増加により、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５が互いに接続されたノード１１ｂの電位が上昇し、２つのＰＭＯＳトランジスタ３４，３５いずれのオン抵抗も増加する。この結果、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５が直列に接続された経路にも、ＰＭＯＳトランジスタ３５にも、高電位ラインＶｄｄ２から電源ラインＶｄｄに流れ込む電流が流れにくくなる。
反対に、ノード１０ｄの低下した電位を表すディスチャージ信号が入力されると、第１電流制御部３２０を構成するＮＭＯＳトランジスタ３３には、電源ラインＶｄｄから流れ出す電流が流れにくくなる。また、第２電流制御部３３０では、ノード１０ｆの低下した電位を表すチャージ信号に基づく電流が２段増幅され、２段増幅された電流が高電位ラインＶｄｄ２から電源ラインＶｄｄに流れ込む。
したがって、ノード１０ｄの上昇した電位を表すディスチャージ信号が、図８に示す第１の監視部３１１によって生成される第１のモニタ信号に相当し、ノード１０ｆの低下した電位を表すチャージ信号が、第２の監視部３１２によって生成される第２のモニタ信号に相当する。
続いて、本発明の第４実施形態の電流安定化回路について説明する。
図１２は、第４実施形態の電圧安定化回路を模式的に示した図である。
この図１２に示す第４実施形態の電圧安定化回路４００は、図８に示す第３実施形態の電圧安定化回路３００と比較して、監視部が異なる他は同じ構成である。すなわち、第３実施形態の電圧安定化回路３００では、第１の監視部３１１で電源ラインＶｄｄの電位の、高電位側への変化量を表す第１のモニタ信号を生成し、第２の監視部３１０２でその低電位側への変化量を表す第２のモニタ信号を生成しているが、この第４実施形態の電圧安定化回路４００では、図１２に示す１つの監視部４１０で第１のモニタ信号と第２のモニタ信号との双方の信号を生成する。ここでは、このような監視部４１０について説明し、図１２に示す第１電流制御部４２０及び第２電流制御部４３０についての説明は省略する。
図１３は、第４実施形態の電圧安定化回路に備えられた監視部の回路図である。
この図１３に示す監視部４１０は、図１２を用いて説明した、ディスチャージ信号とチャージ信号との２つの信号を生成するものである。このような監視部４１０の回路構成は、第１実施形態の電圧安定化回路１００に備えられた監視部１１０の、図４に示すノード４ｄの電位をチャージ信号として出力する点を除いては、図４に示す監視部１１０の回路構成と同じである。
図１３に示す監視部４１０では、コンデンサＣｓによって検出された電源ラインＶｄｄの電圧変化量を表す電圧がノード１３ａに印加される。ノード１３ａの電位が高電位側に変化すると、差動増幅器４１０１のノード１３ｂの電位が上昇し、ノード１３ｃの電位も上昇する。また、ノード１３ｂの電位上昇を受けて、ノード１３ｄの電位も上昇する。反対に、ノード１３ａの電位が低電位側に変化すると、この監視部４１０の回路動作は、ノード１３ａの電位が高電位側に変化したときとは逆の動作となり、ノード１３ｃの電位も、ノード１３ｄの電位も低下する。ノード１３ｃの電位はディスチャージ信号として出力され、ノード１３ｄの電位はチャージ信号として出力される。
このような第４実施形態の電圧安定化回路４００によれば、第３実施形態の電圧安定化回路３００に比べて、監視部４１０をさらに小型化することができ、半導体基板への搭載面積をより小さくすることができる。
続いて、本発明の第５実施形態の電流安定化回路について説明する。
図１４は、第５実施形態の電圧安定化回路を模式的に示した図である。
この図１４に示す第５実施形態の電圧安定化回路５００は、図８に示す第３実施形態の電圧安定化回路３００に備えられた高電位ラインＶｄｄ２をチャージポンプ５４０に置き換えたものであり、他の構成要素については、第３実施形態の電圧安定化回路３００の構成要素と同じである。すなわち、図１４に示す電圧安定化回路５００は、第１の監視部５１１と第２の監視部５１２を有する監視部５１０と、第１電流制御部５２０と、第２電流制御部５３０を備えている。図１４に示すチャージポンプ５４０は、２つのサブコンデンサ５４１、５４２、第１の切替スイッチ５４３、１つのメインコンデンサ５４４、及び第２の切替スイッチ５４５を有する。２つのサブコンデンサ５４１，５４２は、第１の切替スイッチ５４３と第２の切替スイッチ５４５によって、図中の矢印が示すように、電源ラインＶｄｄとグラウンドラインＶｓｓの間に並列接続された並列状態（実線で示された第１の切替スイッチ５４３および第２の切替スイッチ５４５参照）と、ノードｎ１とグラウンドラインＶｓｓの間に直列接続された直列状態（点線で示された第１の切替スイッチ５４３および第２の切替スイッチ５４５参照）との間で切り替えられる。２つのサブコンデンサ５４１，５４２が並列状態にあると、これらのサブコンデンサ５４１，５４２それぞれには、電源ラインＶｄｄからの電力が充電される。メインコンデンサ５４４は、ノードｎ１とグラウンドラインＶｓｓの間に接続されたものであり、２つのサブコンデンサ５４１，５４２が直列状態になることで、電源ラインＶｄｄからの電力が昇圧され、昇圧された電流が、今度は、メインコンデンサ５４４に充電される。第１の切替スイッチ５４３と第２の切替スイッチ５４５の双方には、この半導体基板６２を備える半導体装置で用いられているクロック信号を分周することで生成された分周クロック信号が入力されており（矢印Ｄ参照）、いずれの切替スイッチ５４３，５４５も、分周クロック信号に同期してスイッチングする。
第１電流制御部５２０は、図８に示す第１電流制御部３２０と同じく、電流源５２１を備えたものであって、入力された第１のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ１を、その電流源５２１によって電源ラインＶｄｄから流し出す。また、第２電流制御部５３０は、ノードｎ１と電源ラインＶｄｄとの間に接続された電流源５３１を有する。第２電流制御部５３０は、第２のモニタ信号が入力されると、その第２のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ３を、その電流源５３１によってノードｎ１から電源ラインＶｄｄに流し込む。
この図１４にも、図８と同じく、電源から電力を、不図示の負荷回路が作り込まれた半導体基板６２の電源ラインＶｄｄに供給する電力供給路６３が図示されている。電力供給路６３には電流Ｉが流れており、不図示の負荷回路には電流Ｉ２が流れている。
ここで、図１４とともに図１５を用いて、この電圧安定化回路５００の動作について説明する。
図１５は、図１４に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
この図１５には、第３実施形態の電圧安定化回路３００の説明において用いた図９のタイミングチャートと同じような２つのグラフが上下に示されている。図１５の上に示すグラフは、図１４に示す電力供給路６３の電流変化を表すグラフである。なお、この上のグラフに示された点線のグラフは、第１電流制御部５２０が電源ラインＶｄｄから流し出す電流Ｉ１の電流量の変化と、第２電流制御部５３０がノードｎ１から電源ラインＶｄｄに流し込む電流Ｉ３の電流量の変化との双方を表すものである。また、このグラフの下には、図１４に示す電源ラインＶｄｄの電圧変化を表すグラフが示されている。この下のグラフには、図１４に示すノードｎ１の電圧変化を表すグラフも１点鎖線で示されている。さらに、この下のグラフの時間軸（横軸）を利用して、このグラフには、上述の分周クロック信号が点線のグラフで示されている。
図１５にそれぞれ示す第１電流制御部５２０および第２電流制御部５３０の動作については、図８にそれぞれ示す第１電流制御部３２０および第２電流制御部３３０の動作と同じであるため、ここでは、図１５に示すチャージポンプ５４０の動作に着目して説明する。図１４に示す２つのサブコンデンサ５４１，５４２が直列状態になることで、電源ラインＶｄｄからの電力が昇圧される。昇圧された電力がメインコンデンサ５４４に充電されると、図１４に示すノードｎ１の電位は、電源ラインＶｄｄの電位よりも高電位になる。一方、ノードｎ１から電流Ｉ３が流れ出すと、ノードｎ１の電位は低下する。ここでの説明では、図１４に示すメインコンデンサ５４４は、最初放電しきった状態にあるものとし、ノードｎ１の電位は０Ｖである。一方、図１４に示す２つのサブコンデンサ５４１，５４２はともに、最初充電されきった状態にあるものとする。図１４に示す第１の切替スイッチ５４３と第２の切替スイッチ５４５は、分周クロック信号を構成するパルス信号の立ち上がりに同期して、２つのサブコンデンサ５４１，５４２を並列状態から直列状態に一旦し、再び並列状態に戻す。すなわち、パルス信号が立ち上がるタイミングで、２つのサブコンデンサ５４１，５４２は、電源ラインＶｄｄからの電力を昇圧する。これら２つのサブコンデンサ５４１，５４２は、電源ラインＶｄｄからの電力を昇圧した後は、次のパルス信号の立ち上がり時点まで充電される。ここでは、ノードｎ１の電位が、分周クロック信号を構成する最初のパルス信号の立ち上がりで、電源ラインＶｄｄの電位よりも高い２．０Ｖの電位まで上昇する。
半導体基板６２に作り込まれた不図示の負荷回路に流れる電流Ｉ２が６０Ａから４８Ａへ低下すると、電源ラインＶｄｄの電位が上昇し、第１電流制御部５２０は、電源ラインＶｄｄからの電流Ｉ１の流し出しを開始するが、第２電流制御部５３０は、メインコンデンサ５４４から電源ラインＶｄｄに向けての電流Ｉ３の流し込みを停止したままである。ノードｎ１の電位は２．０Ｖのままであり、このため、メインコンデンサ５４４は、昇圧された電力の充電を受け付けず、２つのサブコンデンサ５４１，５４２も、電源ラインＶｄｄからの充電を受け付けない。電力供給路６３の電流変化がおさまると、このおさまった時点で、第１電流制御部５２０は、電源ラインＶｄｄからの電流Ｉ１の流し出しを停止する。その後、負荷回路に流れる電流Ｉ２が４８Ａから６０Ａに戻ると、電力供給路６３の電圧が低下する。第１電流制御部５２０は、電源ラインＶｄｄからの電流Ｉ１の流し出しを停止したままであるが、第２電流制御部５３０は、メインコンデンサ５４４から電源ラインＶｄｄに向けての電流Ｉ３の流し込みを開始する（図１５の上のグラフにおける点線のグラフ参照）。このため、今まで２．０Ｖであったノードｎ１の電位は低下するが、低下し始めた時点以降の、最初のパルス信号の立ち上がりに同期して、昇圧された電力がメインコンデンサ５４４に充電される。第２電流制御部５３０は、チャージポンプ５４０から電源ラインＶｄｄに向けての電流Ｉ３の流し込みを継続しており、昇圧された電力がメインコンデンサ５４４に充電されても、ノードｎ１の電位は２．０Ｖまでは達しない。第２電流制御部５３０による電流Ｉ３の流し込みは、次（２番目）のパルス信号の立ち上がり時点においても継続されており、ノードｎ１の電位は、その時点まで漸次低下する。そして、次のパルス信号の立ち上がりに同期して、昇圧された電力がメインコンデンサ５４４に再び充電されると、ノードｎ１の電位は２．０Ｖに達し、ちょうどこの時点で、第２電流制御部５３０による電流Ｉ３の流し込みが終了する。
この第５実施形態の電圧安定化回路５００によれば、半導体基板６２にチャージポンプ５４０を作り込むことで、第３実施形態や第４実施形態の電圧安定化回路３００，４００のように、半導体基板６２に電源ラインＶｄｄとは別に高電位ラインＶｄｄ２を設けることが不要になる。
次に、本発明の第６実施形態の電流安定化回路について説明する。
図１６は、第６実施形態の電圧安定化回路を模式的に示した図である。
この図１６に示す第６実施形態の電圧安定化回路６００は、図１４に示す第５実施形態の電圧安定化回路５００に備えられたチャージポンプ５４０を、そのチャージポンプ５４０の構成とは異なる構成のチャージポンプ６４０に置き換えたものである。また、この第６実施形態の電圧安定化回路６００は、第１の監視部６１１と第２の監視部６１２を有する監視部６１０、第１電流制御部６２０、および第２電流制御部６３０を備えている他、モニタ信号分岐部６５０も備えている。
図１６に示すチャージポンプ６４０は、第５実施形態の電圧安定化回路５００に備えられたチャージポンプ５４０とは異なり、図１４に示すメインコンデンサ５４４に相当するコンデンサを有するものではない。すなわち、この図１６に示すチャージポンプ６４０は、２つのコンデンサ６４１、６４２と、切替スイッチ６４３とで構成されている。図１６に示す２つのコンデンサ６４１，６４２の接続状態は、切替スイッチ６４３によって、電源ラインＶｄｄとグラウンドラインＶｓｓの間に並列接続された並列状態（実線で示された切替スイッチ６４３参照）と直列接続された直列状態（点線で示された切替スイッチ６４３参照）との間で切り替えられる。これら２つのコンデンサ６４１，６４２が並列状態にあると、これら２つのコンデンサ６４１，６４２それぞれには、電源ラインＶｄｄからの電力が充電され、これら２つのコンデンサ６４１，６４２が直列状態になることで、電源ラインＶｄｄからの電力が昇圧され、ノードｎ２の電位が電源ラインＶｄｄの電位よりも高くなる。
図１６に示す第１の監視部６１１は、電源ラインＶｄｄの電圧の、高電位側への変化量を表す第１のモニタ信号を生成する。生成された第１のモニタ信号は第１電流制御部６２０に入力される。また、図１６に示す第２の監視部６１２は、電源ラインＶｄｄの電圧の、低電位側への変化量を表す第２のモニタ信号を生成する。生成された第２のモニタ信号はモニタ信号分岐部６５０に送られる。モニタ信号分岐部６５０は、第２のモニタ信号に基づいて電流制御信号を生成して第２の電流制御部６３０に伝達するとともに、第２のモニタ信号に基づいて接続状態切替信号を生成してチャージポンプ６４０に伝達する。この接続状態切替信号は、チャージポンプ６４０を構成する２つのコンデンサ６４１，６４２の接続状態を直列状態と並列状態との間で切り替える信号であり、これら２つのコンデンサ６４１，６４２は、接続状態切替信号に応じて接続状態を切り替える。
図１６に示す第１電流制御部６２０は、図１４に示す第１電流制御部５２０と同じく、電流源６２１を備えたものであって、入力された第１のモニタ信号に応じた電流信号の電流を増幅した電流Ｉ１を、その電流源６２１によって電源ラインＶｄｄから流し出す。また、第２電流制御部６３０は、電源ラインＶｄｄとグラウンドラインＶｓｓの間に直列接続された状態の２つのコンデンサ６４１，６４２の間に接続された電流源６３１を有する。第２電流制御部６３０は、モニタ信号分岐部６５０から送られてきた電流制御信号に基づく電流を増幅し、電流源６３１は、増幅された電流Ｉ３をノードｎ２から電源ラインＶｄｄに流し込む。
図１７は、第６実施形態の電圧安定化回路に備えられた監視部とモニタ信号分岐部の回路図である。
この図１７に示す回路は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列接続された、２つのＭＯＳトランジスタの組を８組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２１の組、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１８の組、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１６の組、ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１５の組、ＮＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２０の組、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８の組、ＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタ９の組、およびＰＭＯＳトランジスタ８とＰＭＯＳトランジスタ７の組である。ＰＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２１が互いに接続されたノード１７ａは、コンデンサＣｓを介して電源ラインＶｄｄに接続されているとともに、ＰＭＯＳトランジスタ１８のゲートにも接続されている。
また、この図１７に示す回路は、第１差動増幅器６１０１と第２差動増幅器６１０２との２つの差動増幅器を有する。第１差動増幅器６１０１を構成するＮＭＯＳトランジスタ１１のゲートには、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１８が互いに接続されたノード１７ｂの電圧が入力される。また、ＮＭＯＳトランジスタ１１の一端は、ＮＭＯＳトランジスタ１２，１３の各一端に接続されている。ＮＭＯＳトランジスタ１３の他端はグラウンドラインＶｓｓに接続されている。また、ＮＭＯＳトランジスタ１１，１２の他端それぞれは、ＰＭＯＳトランジスタ１１，１３それぞれを経由して電源ラインＶｄｄに接続されている。さらに、ＮＭＯＳトランジスタ１１の他端は、ＰＭＯＳトランジスタ１１，１３の各ゲートにも接続されており、これにより、ＰＭＯＳトランジスタ１１，１３からなるカレントミラー回路が構成されている。
また、第１差動増幅器６１０を構成する、３つのＮＭＯＳトランジスタ１１，１２，１３はいずれも、第２差動増幅器６１０２も構成しており、ＮＭＯＳトランジスタ１１，１２の一端（ソース）それぞれは、ＰＭＯＳトランジスタ１４，１２それぞれを経由して電源ラインＶｄｄに接続されている。また、ＮＭＯＳトランジスタ１２のその一端は、ＰＭＯＳトランジスタ１４，１２の各ゲートにも接続されており、これによりＰＭＯＳトランジスタ１４，１２からなるカレントミラー回路が構成されている。
ここで、図１６に示す半導体基板６２にも、上述した図５に示す所定電圧生成回路７００が作り込まれている。ＮＭＯＳトランジスタ１２のゲートにはこの所定電圧生成回路７００によって生成されたリファレンス電圧Ｖｒが入力され、ＮＭＯＳトランジスタ１３のゲートには低バイアス電圧Ｖｂ２が入力される。また、ＮＭＯＳトランジスタ１８のゲートにも低バイアス電圧Ｖｂ２が入力される。さらに、３つのＰＭＯＳトランジスタ８，１０，１７それぞれのゲートには高バイアス電圧Ｖｂ１が入力される。
さらに、ＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１２が互いに接続されたノード１７ｃには、ＰＭＯＳトランジスタ１６のゲートが接続されており、ＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１１が互いに接続されたノード１７ｄには、ＰＭＯＳトランジスタ１５のゲートが接続されている。また、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１６が互いに接続されたノード１７ｅには、ＮＭＯＳトランジスタ１５，１６のゲートが共通接続されているとともにＮＭＯＳトランジスタ２０のゲートも接続されている。ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１５が互いに接続されたノード１７ｆには、２つのＮＭＯＳトランジスタ１９，１７双方のゲートが接続されており、さらに、２つのＰＭＯＳトランジスタ９，７双方のゲートも接続されている。また、２つのＮＭＯＳトランジスタ１７，１８どうしが接続されたノード１７ｇには、ＮＭＯＳトランジスタ２１のゲートが接続されており、２つのＰＭＯＳトランジスタ８，７どうしが接続されたノード１７ｈには、ＰＭＯＳトランジスタ１９のゲートが接続されている。
続いて、図１７に示す回路の回路動作を説明する。
電源ラインＶｄｄの電位が変化すると、コンデンサＣｓによって検出された、電源ラインＶｄｄの電圧変化量を表す電圧がノード１７ａに印加される。ノード１７ａの電位が高電位側に変化すると、ＰＭＯＳトランジスタ１８のオン抵抗が増加し、ノード１７ｂの電位が上昇する。すると、ノード１７ｄの電位が低下し、これに伴いノード１７ｃの電位が上昇する。また、ノード１７ｃの電位上昇を受けてＰＭＯＳトランジスタ１４のオン抵抗が増加し、ノード１７ｄの電位がさらに低下する。このように、この監視部１１０では、ノード１７ｄの電位の変化を増長させる正のフィードバックをかけることで、回路動作を安定させている。ノード１７ｃの電位が上昇すると、ノード１７ｅの電位が低下し、ノード１７ｆの電位が上昇する。このノード１７ｆの電位は接続状態切替信号（ＳＣ）として出力される。また、ノード１７ｅの電位の低電位側への変化とノード１７ｆの電位の高電位側への変化によって、ノード１７ｉの電位は上昇する。このノード１７ｉの電位はディスチャージ信号として出力される。一方、ノード１７ｆの電位が上昇すると、ノード１７ｊの電位も上昇し、このノード１７ｊの電位はチャージ信号として出力される。チャージ信号は、図１６に示すモニタ信号分岐部６５０によって生成される電流制御信号に相当し、ＰＭＯＳトランジスタ９が、図１６に示すモニタ信号分岐部６５０に相当する。
さらに、ノード１７ｆの電位が上昇すると、ＮＭＯＳトランジスタ１７のオン抵抗が減少することでノード１７ｇの電位も上昇し、ＮＭＯＳトランジスタ２１のオン抵抗も減少する。また、ノード１７ｆの電位が上昇すると、ＰＭＯＳトランジスタ１７のオン抵抗が増加することでノード１７ｈの電位も上昇し、ＰＭＯＳトランジスタ１９のオン抵抗も増加する。ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ１９におけるこのようなオン抵抗の変化は、ノード１７ａの電位を低下させる。この図１７に示す回路では、このような回路動作によって、上昇した電源ラインＶｄｄの電位を元の電位に戻そうとする機能を有する。
反対に、ノード１７ａの電位が低電位側に変化すると、この監視部３１０の回路動作は、ノード１７ａの電位が高電位側に変化したときとは逆の動作となり、３つのノード１７ｆ，１７ｉ，１７ｊの電位は総て低電位側に変化する。
次に、図１８を用いて、図１６に示す第６実施形態の電圧安定化回路に備えられた第１電流制御部６２０について説明する。
図１８は、第６実施形態の電圧安定化回路に備えられた第１電流制御部の回路図である。
図１８に示す第１電流制御部６２０の回路構成は、図４に示す第１実施形態の電圧安定化回路１００に備えられた電流制御部１２０の回路構成と同じであり、ここでは、その回路動作についてごく簡単に説明する。ディスチャージ信号は、ＮＭＯＳトランジスタ３１のゲートに入力される。ここで、図１７に示すノード１７ｉの上昇した電位を表すディスチャージ信号がＮＭＯＳトランジスタ３１のゲートに入力されると、入力されたディスチャージ信号に応じた電流信号の電流は２段増幅され、２段増幅された電流が、電源ラインＶｄｄから流れ出す。一方、ノード１７ｉの低下した電位を表すディスチャージ信号がＮＭＯＳトランジスタ３１のゲートに入力されると、電源ラインＶｄｄから流れ出す電流が減少し、電源ラインＶｄｄの電圧が電源電圧を下回った場合には、電源ラインＶｄｄからの電流の流れ出しは停止する。したがって、ノード１７ｉの上昇した電位を表すディスチャージ信号が、図１６に示す第１の監視部６１１によって生成される第１のモニタ信号に相当する。
続いて、図１９を用いて、図１６に示す第６実施形態の電圧安定化回路に備えられた第２電流制御部６３０およびチャージポンプ６４０について説明する。
図１９は、第６実施形態の電圧安定化回路に備えられた第２電流制御部とチャージポンプの回路図である。
この図１９に示す回路には、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に５つのインバータが配備されている。いずれのインバータも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成されたものであり、この図１９では、各インバータに、識別番号を記すとともに相対的なトランジスタサイズも記している。例えば、図の左下の１段目のインバータに記されたＩＮＶ１ ５／１０は、識別番号ＩＮＶ１番のインバータであって、このインバータを構成するＰＭＯＳトランジスタの相対的なトランジスタサイズが５であり、ＮＭＯＳトランジスタのサイズが１０であることを示している。
図１９に示す回路では、電源ラインＶｄｄと、２段目のインバータＩＮＶ２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ双方のゲートが接続されたノード１９ａとの間に、ＰＭＯＳトランジスタ３７が接続されている。また、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４が直列に接続されている。図１９に示す回路では、ＰＭＯＳトランジスタ３３のゲートにチャージ信号が入力され、１段目のインバータＩＮＶ１を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ双方のゲートが接続されたノード１９ｂに接続状態切替信号が入力される。また、図１９に示す回路は、一端がグラウンドラインＶｓｓに接続されたＮＭＯＳトランジスタ３５を備えている。ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４が互いに接続するノード１９ｃは、２つのＮＭＯＳトランジスタ３４，３５のゲートに共通接続されており、これにより２つのＮＭＯＳトランジスタ３４，３５からなるカレントミラー回路が構成されている。カレントミラー回路を構成する一方のＮＭＯＳトランジスタ３５のトランジスタサイズは、もう一方のＮＭＯＳトランジスタ３４のトランジスタサイズの１０倍である。ノード１９ｃとグラウンドラインＶｓｓとの間には、ＮＭＯＳトランジスタ３７が接続されており、このＮＭＯＳトランジスタ３７のゲートは、３段目のインバータＩＮＶ３を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ双方のゲートが接続されたノード１９ｄに接続されている。さらに、ＰＭＯＳトランジスタ３７のゲートも、このノード１９ｄに接続されている。電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、直列に接続された抵抗Ｒｓｎ（抵抗値６．４ｍΩ）、コンデンサＣｓｎ（容量４．５３ｎＦ）、およびＮＭＯＳトランジスタ３６と、同じく直列に接続されたＰＭＯＳトランジスタ３６、コンデンサＣｓｐ（容量４．５３ｎＦ）、および抵抗Ｒｓｐ（抵抗値６．４ｍΩ）が並列に接続されている。コンデンサＣｓｎとＮＭＯＳトランジスタ３６が互いに接続されたノード１９ｅと、ＰＭＯＳトランジスタ３６とコンデンサＣｓｐが互いに接続されたノード１９ｆとの間には、ＰＭＯＳトランジスタ３５が接続されている。また、ノード１９ｆと、ＮＭＯＳトランジスタ３５のソースが接続するノード１９ｇとの間には、ＰＭＯＳトランジスタ３４が接続されている。このノード１９ｇは、２つのＰＭＯＳトランジスタ３４，３５のゲートに共通接続されており、これにより２つのＰＭＯＳトランジスタ３４，３５からなるカレントミラー回路が構成されている。このカレントミラー回路を構成する一方のＰＭＯＳトランジスタ３５のトランジスタサイズは、もう一方のＰＭＯＳトランジスタ３４のトランジスタサイズの１０倍である。また、４段目のインバータＩＮＶ４を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが互いに接続されたノード１９ｈには、ＮＭＯＳトランジスタ３６のゲートが接続されており、５段目のインバータＩＮＶ５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが互いに接続されたノード１９ｉには、ＰＭＯＳトランジスタ３６のゲートが接続されている。
続いて、この図１９に示す回路の動作について説明する。
ここで、上述の説明のごとく、図１７に示すノード１７ｆの電位が上昇すると、ノード１７ｉとノード１７ｊ双方の電位も上昇し、ノード１７ｆの電位が低下すると、ノード１７ｉとノード１７ｊ双方の電位も低下する。図１７に示すノード１７ｆの電位が上昇すると、ノード１７ｆの上昇した電位を表す接続状態切替信号が、ノード１９ｂに入力されるとともに、ノード１７ｊの上昇した電位を表すチャージ信号がＰＭＯＳトランジスタ３３のゲートに入力される。
ここではまず、チャージ信号の処理について述べる。ノード１７ｊの上昇した電位を表すチャージ信号がＰＭＯＳトランジスタ３３のゲートに入力されると、ＰＭＯＳトランジスタ３３のオン抵抗は増加し、ノード１９ｃの電位は低下する。すると、ＮＭＯＳトランジスタ３５のオン抵抗も増加し、このＮＭＯＳトランジスタ３５に流れる電流は減少する。
続いて、接続状態切替信号の処理について述べる。ノード１７ｆの上昇した電位を表す接続状態切替信号がノード１９ｂに入力されると、ノード１９ａの電位は低下し、ノード１９ｄの電位は上昇する。ノード１９ｄの電位の上昇を受けて、ＮＭＯＳトランジスタ３７のオン抵抗が減少する一方、ＰＭＯＳトランジスタ３７のオン抵抗は増加する。ＮＭＯＳトランジスタ３７のオン抵抗が減少すると、ノード１９ｃの電位はさらに低下し、ＮＭＯＳトランジスタ３５に流れようとする漏れ電流を抑えることができ、消費電力が低減される。すなわち、ＮＭＯＳトランジスタ３７は、チャージ信号に基づいて変化するＮＭＯＳトランジスタ３５に流れる電流の変化を促進させるものである。また、ＰＭＯＳトランジスタ３７のオン抵抗が増加すると、ノード１９ａの電位はさらに低下する。ＰＭＯＳトランジスタ３７は、入力された接続状態切替信号に基づくノード１９ａの電位変化を少し遅れて後押しするような正のフィードバックをかけている。このような正のフィードバックにより、この図１９に示す回路は、入力された接続状態切替信号に対するヒステリシスな特性を有し、入力された接続状態切替信号に対して安定した動作をとることができる。すなわち、ＰＭＯＳトランジスタ３７は、接続状態切替信号に基づいて変化するノード１９ａの電位の変化を促進させるものである。
ここで、上昇した電位を表すチャージ信号が入力されると、ノード１９ｇの電位が上昇し、２つのＰＭＯＳトランジスタ３４，３５に流れる電流が減少する。一方、上昇した電位を表す接続状態切替信号が入力されたことにより、ノード１９ｈの電位は上昇し、ノード１９ｉの電位は低下する。ノード１９ｈの電位が上昇すると、ＮＭＯＳトランジスタ３６に流れる電流が増加し、ノード１９ｉの電位が低下すると、ＰＭＯＳトランジスタ３６に流れる電流も増加する。これらの結果、２つのコンデンサＣｓｎ，Ｃｓｐの接続状態は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に並列接続された状態に切り替わる。
反対に、低下した電位を表すチャージ信号が入力されると、この図１９に示す回路は、電位の上昇量を表すチャージ信号が入力されたときとは逆の動作となる。すなわち、ノード１９ｃの電位が上昇し、ＮＭＯＳトランジスタ３５に流れる電流が増加する。これにより、ノード１９ｇの電位が低下し、ＰＭＯＳトランジスタ３５に流れる電流が増加する。一方、低下した電位を表す接続状態切替信号が入力されたことにより、ノード１９ｈの電位が低下し、ＮＭＯＳトランジスタ３６に流れる電流が減少する。また、ノード１９ｉの電位が上昇し、ＰＭＯＳトランジスタ３６に流れる電流も減少する。これらの結果、２つのコンデンサＣｓｎ，Ｃｓｐの接続状態は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列接続された状態に切り替わり、電流が、コンデンサＣｓｐ→ノード１９ｆ→ＰＭＯＳトランジスタ３５→ノード１９ｅ→コンデンサＣｓｎを通って、電源ラインＶｄｄに流れ込む。ここで、２つのＰＭＯＳトランジスタ３４，３５のトランジスタサイズの違いから、この電源ラインＶｄｄに流れ込む電流は、ＰＭＯＳトランジスタ３５によって増幅されたものとなる。
この第６実施形態の電圧安定化回路６００によれば、半導体基板６２に作り込まれたチャージポンプ５４０によって、第５実施形態の電圧安定化回路５００と同じく高電位ラインＶｄｄ２が不要になる。しかも、この第６実施形態の電圧安定化回路６００では、第５実施形態の電圧安定化回路５００に備えられたメインコンデンサ５４４が不要となり、第５実施形態の電圧安定化回路５００に比べてより小型化することができる。その結果、第６実施形態の電圧安定化回路６００によれば、半導体基板６２への搭載面積をさらに小さくすることができる。
以上６つの実施形態を用いて説明したように、本発明の電圧安定化回路によれば、電源ラインの電位の変化に応じて、電源ラインから連続的に電流が流し出されるため、電源ラインにおける電流変化量の増加に対応することができるとともに電源ラインにおける高速化した電流の変化速度に追従することができる。その結果、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる。しかも、いずれの実施形態においても、電圧安定化回路は、大面積のコンデンサを省いてトランジスタ等で構成されたものであるため、半導体基板への搭載面積を小さくすることができる。また、本発明の電圧安定化回路は、電源ラインから増幅した電流を流し出すものに限定されることはないが、電源ラインから増幅した電流を流し出すことにより、等価的な容量が大きくなり、電源ラインから、一時に大電流を流し出すことができる。その結果、電源ラインにおける電流変化量の増加により対応しやすくなるとともにその電源ラインにおける高速化した電流の変化速度により追従しやすくなる。
まず、本発明の第１実施形態の電圧安定化回路を概念的に説明し、続いて、その回路の回路図を説明する。
図３は、第１実施形態の電圧安定化回路を概念的に示した図である。
この図３に示す電圧安定化回路１００は、半導体基板上に作り込まれた回路であって、監視部１１０と、電流制御部１２０とを備えている。監視部１１０は、オペアンプ１１１とコンデンサ１１２と有する。オペアンプ１１１の一方の入力端子は、コンデンサ１１２を介して半導体基板の電源ラインＶｄｄに接続されており、もう一方の入力端子は、半導体基板のグラウンドラインＶｓｓに接続されている。この監視部１１０は、コンデンサ１１２によって、電源ラインＶｄｄの電位の変動量を検出する。オペアンプ１１１は、コンデンサ１１２が検出した変動量を表すモニタ信号を生成する。生成されたモニタ信号は電流制御部１２０に向けて出力される。電流制御部１２０は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に接続された電流源１２１を有する。また、電流制御部１２０は、モニタ信号に応じた電流信号の電流をβ倍に増幅する。電流源１２１は、電源ラインＶｄｄから、β倍に増幅された電流を連続流出することが自在なものである。したがって、電源ラインＶｄｄの電圧の電圧変化によってコンデンサ１１２に流れる電流Ｉは、電流制御部１２０によってβ倍に増幅され、電源ラインＶｄｄからは、Ｉ×（１＋β）の電流が流れ出す。よって、図３に示す電圧安定化回路１００の等価的な容量は（１＋β）倍である。
図４は、第１実施形態の電圧安定化回路の回路図である。
図３に示す電圧安定化回路１００は、複数のコンデンサと複数のＭＯＳトランジスタとの組み合わせによって構成されたものであり、この図４では、各ＭＯＳトランジスタに、識別番号を記すとともに相対的なトランジスタサイズも記している。例えば、図の左上のＰＭＯＳトランジスタに記されたＰ８／１は、Ｐ型の識別番号８番のＭＯＳトランジスタであり、その相対的なトランジスタサイズが１であることを示している。また、図の左下のＮＭＯＳトランジスタに記されたＮ１８／０．５は、Ｎ型の識別番号１８番のＭＯＳトランジスタであり、その相対的なトランジスタサイズが０．５であることを示している。以下、順次用いる回路図においても、ＭＯＳトランジスタには、これと同じような表記を行い、文中では、図中に表記された識別番号を用いることにする。
ここではまず、図３に示す監視部１１０の回路構成について説明する。
図３に示す監視部１１０は、図４に示すように、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列接続された、２つのＭＯＳトランジスタの組を４組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ８とＮＭＯＳトランジスタ１８の組、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１６の組、ＰＭＯＳトランジスタ７とＰＭＯＳトランジスタ６の組、およびＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７の組である。ＰＭＯＳトランジスタ８とＮＭＯＳトランジスタ１８が互いに接続されたノード４ａは、コンデンサＣｓを介して電源ラインＶｄｄに接続されているとともに、ＰＭＯＳトランジスタ１６のゲートにも接続されている。
また、図４に示す監視部１１０は差動増幅器１１０１を有する。差動増幅器１１０１を構成するＮＭＯＳトランジスタ１１のゲートには、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１６が互いに接続されたノード４ｂが接続されている。差動増幅器１１０１を構成するこのＮＭＯＳトランジスタ１１の一端は、ＮＭＯＳトランジスタ１２，１３の各一端に接続されている。ＮＭＯＳトランジスタ１３の他端はグラウンドラインＶｓｓに接続されている。また、ＮＭＯＳトランジスタ１１，１２の他端それぞれは、ＰＭＯＳトランジスタ１１，１２それぞれを経由して電源ラインＶｄｄに接続されている。ＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１２が互いに接続されたノード４ｃは、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ１６双方のゲートに接続されている。また、ＮＭＯＳトランジスタ１１の他端（ドレイン）は、２つのＰＭＯＳトランジスタ１１，１２の各ゲートにも接続されている。さらに、ＮＭＯＳトランジスタ１２のゲートとグラウンドラインＶｓｓとの間にはコンデンサＣｄ１が接続されている。また、ＮＭＯＳトランジスタ１２のゲートには、後述するリファレンス電圧Ｖｒが入力され、ＮＭＯＳトランジスタ１３のゲートには、そのリファレンス電圧Ｖｒよりも低電圧の低バイアス電圧Ｖｂ２が入力される。
さらに、ＮＭＯＳトランジスタ１７のゲートにも、その低バイアス電圧Ｖｂ２が入力され、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ７双方のゲートには、上述のリファレンス電圧Ｖｒよりも高電圧の高バイアス電圧Ｖｂ１が入力される。
またさらに、ＰＭＯＳトランジスタ８のゲートは、ＰＭＯＳトランジスタ７とＰＭＯＳトランジスタ６が互いに接続されたノード４ｄに接続されており、ＮＭＯＳトランジスタ１８のゲートは、ＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７が互いに接続されたノード４ｅに接続されている。
このような回路構成の監視部１１０からは、ノード４ｅの電位がディスチャージ信号として出力される。
ここで、第１実施形態の電圧安定化回路１００が搭載された半導体基板には、図５に示すような所定電圧生成回路７００が作り込まれている。
図５は、半導体基板に作り込まれた所定電圧生成回路の回路図である。
この図５に示す所定電圧生成回路７００は、電源ラインＶｄｄとグラウンドラインＶｓｓの間の電圧を抵抗分割することによって、リファレンス電圧Ｖｒ、低バイアス電圧Ｖｂ２、および高バイアス電圧Ｖｂ１を生成する。すなわち、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、抵抗Ｒ１（抵抗値３ｋΩ）と抵抗Ｒ２（抵抗値３ｋΩ）が直列に接続されており、これらの抵抗Ｒ１，Ｒ２どうしが接続されたノード５ａの電位がリファレンス電圧Ｖｒとして出力される。したがって、リファレンス電圧Ｖｒの値は、電源ラインＶｄｄとグラウンドラインＶｓｓの間の電圧値の半分の値になる。なお、ノード５ａとグラウンドラインＶｓｓとの間には、リファレンス電圧Ｖｒを安定させるためのコンデンサＣ１（容量０．５ｐＦ）が接続されている。また、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、抵抗Ｒ３（抵抗値６．６７ｋΩ）とＮＭＯＳトランジスタ４０が直列に接続されている。さらに、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４１も直列に接続されている。ＰＭＯＳトランジスタ４１のゲートは、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４１が互いに接続されたノード５ｂに接続されており、そのノード５ｂの電位が高バイアス電圧Ｖｂ１として出力される。また、ＮＭＯＳトランジスタ４０，４１双方のゲートは、抵抗Ｒ３とＮＭＯＳトランジスタ４０が互いに接続されたノード５ｃに接続されており、このノード５ｃの電位が低バイアス電圧Ｖｂ２として出力される。これらの電圧Ｖｒ，Ｖｂ２，Ｖｂ１の大小関係は、高バイアス電圧Ｖｂ＞リファレンス電圧Ｖｒ＞低バイアス電圧Ｖｂ２となる。
続いて、図４を再び用いて、監視部１１０の回路動作について説明する。
電源ラインＶｄｄの電位が変化すると、コンデンサＣｓによってその変化量が検出され、そのコンデンサＣｓによって検出された変化量を表す電圧がノード４ａに印加される。ノード４ａの電位が高電位側に変化すると、ＰＭＯＳトランジスタ１６のオン抵抗が増加し、ＰＭＯＳトランジスタ１６に流れる電流が減少する。すると、ノード４ｂの電位が上昇する。ノード４ｂの電位の上昇を受けて、差動増幅器１１０１のノード４ｃの電位も上昇する。ノード４ｃの電位が上昇すると、ＰＭＯＳトランジスタ６のオン抵抗が増加し、ＮＭＯＳトランジスタ１６のオン抵抗が減少する。この結果、ＰＭＯＳトランジスタ６に流れる電流が減少することでノード４ｄの電位が上昇し、ＰＭＯＳトランジスタ８のオン抵抗が増加する。また、ＮＭＯＳトランジスタ１６に流れる電流が増加することで、ノード４ｅの電位も上昇し、ＮＭＯＳトランジスタ１８のオン抵抗が減少する。ノード４ｅの上昇した電位は、ディスチャージ信号として出力される。このディスチャージ信号は、図３に示す監視部１１０によって生成されるモニタ信号に相当する。
反対に、ノード４ａの電位が低電位側に変化すると、この監視部１１０の回路動作は、ノード４ａの電位が高電位側に変化したときとは逆の動作となり、ノード４ｅの電位は低下する。
次に、図３に示す電流制御部１２０の回路構成について説明する。
図３に示す電流制御部１２０は、図４に示すように、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列に接続された、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組を２組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３１の組、およびＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２の組である。また、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に接続された、ＮＭＯＳトランジスタ３３も有する。ＮＭＯＳトランジスタ３１のゲートには、ディスチャージ信号が入力される。ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３１が互いに接続されたノード４ｆは、２つのＰＭＯＳトランジスタ３１，３２のゲートに共通接続されており、これらのＰＭＯＳトランジスタ３１，３２からなるカレントミラー回路が構成されている。このカレントミラー回路を構成する一方のＰＭＯＳトランジスタ３２のトランジスタサイズは、もう一方のＰＭＯＳトランジスタ３１のトランジスタサイズの１５倍である。また、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２が互いに接続されたノード４ｇは、２つのＮＭＯＳトランジスタ３２，３３のゲートに共通接続されており、これらのＮＭＯＳトランジスタ３２，３３からなるカレントミラー回路も構成されている。このカレントミラー回路を構成する一方のＮＭＯＳトランジスタ３３のトランジスタサイズは、もう一方のＮＭＯＳトランジスタ３２のトランジスタサイズの３３倍以上である。
続いて、この電流制御部１２０の回路動作について説明する。
図４に示す電流制御部１２０は、入力されたディスチャージ信号に応じた電流信号の電流を２段増幅するものである。ノード４ｅの電位が上昇すると、その上昇した電位を表すディスチャージ信号が、ＮＭＯＳトランジスタ３１のゲートに入力され、ＮＭＯＳトランジスタ３１のオン抵抗が減少する。すると、ノード４ｆの電位が低電位側に変化し、２つのＰＭＯＳトランジスタ３１、３２のいずれのオン抵抗も減少する。このオン抵抗の減少により、ノード４ｇの電位が上昇し、今度は、２つのＮＭＯＳトランジスタ３２、３３のいずれのオン抵抗も減少する。その結果、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３１が直列に接続された経路に流れる電流が、ＮＭＯＳトランジスタ３１のゲートに入力されたディスチャージ信号に応じた電流信号となる。ここで、ＰＭＯＳトランジスタ３２が、ＰＭＯＳトランジスタ３１に比べて遙かに大きなトランジスタサイズであることから、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２が直列に接続された経路には、電流信号の電流よりも多量の電流が電源ラインＶｄｄから流れ出る。さらに、２つのＮＭＯＳトランジスタ３２，３３のトランジスタサイズの違いにより、ＮＭＯＳトランジスタ３３には、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３２が直列に接続された経路に流れる電流量よりも多量の電流が電源ラインＶｄｄから流れ出る。
反対に、ノード４ｅの電位が低下すると、ＮＭＯＳトランジスタ３１のオン抵抗が増加し、最終的には、ＮＭＯＳトランジスタ３３に流れる電流の電流量が減少する。
ここで、図４に示す電源ラインＶｄｄには、不図示の電源から、その電源と半導体基板を結ぶ電力供給路を経由して、電源電圧が印加されている。図３に示す電圧安定化回路１００は、電源ラインＶｄｄの電圧が電源電圧を下回った場合には、ＮＭＯＳトランジスタ３３に流れる電流の電流量が実質的に０になるように設計されており、このような場合には、電源ラインＶｄｄからの電流の流れ出しが停止する。
このような第１実施形態の電圧安定化回路１００によれば、電源と半導体基板を結ぶ電力供給路の電圧が上昇しても、図３に示す第１の電流制御部１２０が、電源ラインＶｄｄから電流を連続的に流し出すことにより、電力供給路の電圧を安定させることができる。しかも、第１の電流制御部１２０が、電流信号の電流を増幅した電流を流し出すものである。電流の増幅は、電圧の増幅に比べて遙かに大きな数千倍もの増幅が可能である。このため、第１実施形態の電圧安定化回路１００によれば、電圧安定化回路の大きさをそのままにして、等価的な容量を増大させることができる。その結果、この電圧安定化回路１００によれば、半導体基板への搭載面積を小さくすることができる。
続いて、本発明の第２実施形態の電流安定化回路について説明する。
図６は、第２実施形態の電圧安定化回路を概念的に示した図である。
図６には、電源と半導体基板６２を結ぶ電力供給路６３が図示されている。この電力供給路６３を流れる電流Ｉは、半導体基板６２に設けられた電源ラインＶｄｄに流れ込み、半導体基板６２に作りこまれた負荷回路（不図示）に流れる（図中のＩ２参照）。
図６に示す電圧安定化回路２００の回路も、図３に示す第１実施形態の電圧安定化回路１００と同じく、監視部２１０と電流制御部２２０を備えている。図６に示す監視部２１０は、図３に示す監視部１１０と同じ構成および機能を有するものであり、ここでは、図６に示す電流制御部２２０について説明する。この電流制御部２２０は、電源ラインＶｄｄから、監視部２２０において生成されたモニタ信号に応じた電流を連続的に流し出すものである。すなわち、電流制御部２２０は、電源ラインＶｄｄから流し出す電流Ｉ１を、電源ラインＶｄｄの電圧が電源電圧で安定している場合には、所定の基準電流（矢印Ｍ参照）とし、電源ラインＶｄｄの電位が高電位側に変動した場合には、監視部２１０から入力されたモニタ信号に基づいて、所定の基準電流よりも大電流（矢印Ｌ参照）に変化させ、反対に、電源ラインＶｄｄの電位が低電位側に変動した場合には、モニタ信号に基づいて、所定の基準電流よりも小電流（矢印Ｓ参照）に変化させるものである。
ここで、図６とともに図７を用いて、この電圧安定化回路２００の動作について説明する。
図７は、図６に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
図７の上には、図６に示す電力供給路６３の電流変化を表すグラフが示されており、そのグラフの下には、図６に示す電源ラインＶｄｄの電圧変化を表すグラフが示されている。これらのグラフの横軸は、いずれも時間（ナノセカンド）を表すものであり、同じスケールで同時刻を表すように互いに揃えられている。また、上のグラフの縦軸は電流値（Ａ）を表し、下のグラフの縦軸は電圧値（Ｖ）を表す。図７の上のグラフには、図６に示す電力供給路６３の電流変化が実線のグラフで示される他、電流制御部２２０が電源ラインＶｄｄから流し出す電流Ｉ１の電流量の変化が点線のグラフで示されており、さらに、半導体基板６２に作りこまれた負荷回路に流れる電流Ｉ２の電流変化が１点鎖線で示されている。また、図７の下のグラフには、図６に示す電源ラインＶｄｄの電圧変化が実線のグラフで示される他、比較のため図６に示す電圧安定化回路２００が配備されていない半導体基板の電源ラインＶｄｄの電圧変化が２点鎖線のグラフで示されている。
ここでは、電源電圧が１．０Ｖであるものとし、半導体基板６２の負荷回路には最初、６０Ａの電流が流れているものとして説明する。電源ラインＶｄｄの電圧が、電源電圧の１．０Ｖで安定しているときには、電流制御部２２０は、電源ラインＶｄｄから、点線のグラフが示すように１２Ａの電流を流し出している。この１２Ａという電流が、図６に示す矢印Ｍの基準電流に相当する。
ここで、負荷回路に流れる電流Ｉ２が６０Ａから４８Ａへ低下すると、電源ラインＶｄｄの電位が上昇する。図６に示す電圧安定化回路２００が配備されていない半導体基板の電源ラインＶｄｄの電位は、２点鎖線のグラフが示すように電源電位から急激に上昇する。すなわち、電源と半導体基板を結ぶ電力供給路のインダクタンスＬにより、電源ラインＶｄｄには（Ｌ ｄＩ／ｄｔ）分の電位上昇が生じる。しかしながら、図６に示す電圧安定化回路２００が配備された半導体基板６２では、監視部２１０に備えられたコンデンサ２１１が、電源ラインＶｄｄの電位上昇を検出し、その監視部２１０が上昇量を表すモニタ信号を出力することで、電流制御部２２０が、電源ラインＶｄｄから流し出す電流Ｉ１の電流量を、点線のグラフが示すように急激に増加させる。電源ラインＶｄｄから、このように多量の電流を流し出すことによって、電力供給路６３の電流変化は、上のグラフにおける実線のグラフが示すような僅かながらの減少にとどまり、逆起電力の発生は最小限に抑えられる。これにより、電源ラインＶｄｄの急激な電位上昇も抑えられ、電源ラインＶｄｄの電位変化は、下のグラフにおける実線のグラフが示すような僅かながらの上昇にとどまる。監視部２１０は、電源ラインＶｄｄの、この僅かながらの電位上昇を検出してモニタ信号を出力する。電流制御部２２０は、このモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ１を電源ラインＶｄｄから流し出す。電源ラインＶｄｄから流れ出る電流Ｉ１の電流量はゆるやかに減少し、それに伴い、電力供給路６３に流れる電流Ｉ１電流量もゆるやかに減少するとともに電源ラインＶｄｄの電位もゆるやかに低下する。その結果、電流制御部２２０が電源ラインＶｄｄから流し出す電流Ｉ１は基準電流の１２Ａに戻り、電源ラインＶｄｄの電位も電源電位の１．０Ｖに戻る。また、これらとともに電力供給路６３の電流変化もおさまり、電力供給路６３に流れる電流Ｉの電流量は安定する。なお、負荷回路には、４８Ａの電流Ｉ２が流れ続けている。
その後、負荷回路に流れる電流Ｉ２が４８Ａから６０Ａに戻ると、上述の説明とは逆に、電流制御部２２０が電源ラインＶｄｄから流し出す電流Ｉ１は基準電流の１２Ａから急激に減少する。これにより、電力供給路６３の電流変化は僅かながらの上昇にとどまり、逆起電力の発生は最小限に抑えられる。そのため、電源ラインＶｄｄの電位変化は僅かながらの低下にとどまる。以降は、電源ラインＶｄｄから流れ出る電流Ｉ１は１２Ａまでゆるやかに増加し、それに伴い、電力供給路６３に流れる電流の電流量もゆるやかに増加するとともに電源ラインＶｄｄの電位も電源電位の１．０Ｖまでゆるやかに上昇する。その結果、電力供給路６３の電流変化もおさまり、電力供給路６３の電流量は安定する。
このように、図６に示す電圧安定化回路２００では、電源ラインＶｄｄの電圧が電源電圧よりも上昇した場合に、電源ラインＶｄｄから流し出す電流Ｉ１を基準電流よりも少量に変化させることで、電源ラインＶｄｄに擬似的に電流供給を行い、電源ラインＶｄｄの電圧が上昇した場合でも低下した場合でも、電源ラインＶｄｄの電圧を安定化させることができ、その結果、電力供給路６３の電流変化を抑えることができる。
続いて、本発明の第３実施形態の電流安定化回路について説明する。
図８は、図６に第２実施形態の電圧安定化回路を概念的に示した図である。
この図８に示す電圧安定化回路３００は、これまで説明してきた電圧安定化回路１００，２００と同じく半導体基板６２上に作り込まれた回路である。図８に示す電圧安定化回路３００は、監視部３１０と、第１電流制御部３２０と、第２電流制御部３３０とを備える他、電源ラインＶｄｄよりも高い所定の高電位の高電位ラインＶｄｄ２も備えている。監視部３１０は、電源ラインＶｄｄの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部３１１を有する。また、監視部３１０は、電源ラインＶｄｄの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２監視部３１２も有する。いずれの監視部３１１，３１２も、オペアンプ３１１１，３１２１とコンデンサ３１１２，３１２２とからなる構成のものであり、このような構成は、図３に示す電圧安定化回路１００に備えられた監視部１１０の構成と同じである。ここでは、図８に示す監視部３１０についての詳しい説明は省略するが、第１の監視部３１１は、生成した第１のモニタ信号を第１電流制御部３２０に向けて出力する。第１電流制御部３２０は、構成および機能の面で、図３に示す電圧安定化回路１００に備えられた電流制御部１２０と同じであり、電流源３２１を備えたものであって、入力された第１のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ１を、その電流源３２１によって電源ラインＶｄｄから流し出す。また、第２の監視部３１２は、生成した第２のモニタ信号を第２電流制御部３３０に向けて出力する。第２電流制御部３３０は、高電位ラインＶｄｄ２と電源ラインＶｄｄとの間に接続された電流源３３１を有する。第２電流制御部３１は、第２のモニタ信号が入力されると、その第２のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ３を、その電流源３３１によって高電位ラインＶｄｄ２から電源ラインＶｄｄに流し込む。
この図８には、電源からの電力を、不図示の負荷回路が作り込まれた半導体基板６２の電源ラインＶｄｄに供給する電力供給路６３が図示されている。電力供給路６３には電流Ｉが流れており、不図示の負荷回路には電流Ｉ２が流れている。
ここで、図８とともに図９を用いて、この電圧安定化回路３００の動作について説明する。
図９は、図８に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
この図９には、第２実施形態の電圧安定化回路２００の説明において用いた図７のタイミングチャートと同じような２つのグラフが上下に示されている。図９の上に示すグラフは、図８に示す電力供給路６３の電流変化を表すグラフであり、図９の下に示すグラフは、図８に示す電源ラインＶｄｄの電圧変化を表すグラフである。なお、図９の上のグラフには、第１電流制御部３２０が電源ラインＶｄｄから流し出す電流Ｉ１の電流量の変化と、第２電流制御部３３０が高電位ラインＶｄｄ２から電源ラインＶｄｄに流し込む電流Ｉ３の電流量の変化との双方の変化が点線のグラフで示されている。
電源ラインＶｄｄの電圧が、電源電圧である１．０Ｖで安定しているときには、図８に示す第１電流制御部３２０は電源ラインＶｄｄからの電流Ｉ１の流し出しを停止しており、第２電流制御部３３０も電源ラインＶｄｄへの電流Ｉ３の流し込みを停止している。
ここで、負荷回路に流れる電流Ｉ２の電流量が６０Ａから４８Ａへ低下した時点で、電源ラインＶｄｄの電圧は電源電圧から上昇する。第１の監視部３１１は、この電源ラインＶｄｄの電位の高電位側への変動を検出し、第１のモニタ信号を生成する。生成された第１のモニタ信号が第１電流制御部３２０に入力されると、電源ラインＶｄｄからの電流Ｉ１の流し出しを今まで停止していた第１電流制御部３２０が、その電流Ｉ１の流し出しを瞬時に開始する。その結果、電力供給路６３の電流変化は僅かながらの減少にとどまり、逆起電力の発生は最小限に抑えられ、電源ラインＶｄｄの電位変化は、２点鎖線のグラフが示すような（Ｌ ｄＩ／ｄｔ）分の急激な電位上昇ではなく、実線のグラフが示すような僅かながらの上昇にとどまる。以降は、電源ラインＶｄｄから流れ出る電流Ｉ１の電流量はゆるやかに減少し、それに伴い、電力供給路６３に流れる電流Ｉの電流量もゆるやかに減少するとともに電源ラインＶｄｄの電位も電源電位の１．０Ｖまでゆるやかに低下する。その結果、電力供給路６３の電流変化もおさまり、電力供給路６３に流れる電流Ｉの電流量は安定する。この間、第２電流制御部３３０による、高電位ラインＶｄｄ２から電源ラインＶｄｄへの電流Ｉ３の流し込みは停止している。なお、負荷回路には、４８Ａの電流Ｉ２が流れ続けている。
その後、負荷回路に流れる電流Ｉ２の電流量が４８Ａから６０Ａに戻ると、電源ラインＶｄｄの電圧は電源電圧から低下する。第２の監視部３１２は、この電源ラインＶｄｄの電位の低電位側への変動を検出し、第２のモニタ信号を生成する。生成された第２のモニタ信号が第２電流制御部３３０に入力されると、高電位ラインＶｄｄ２からの電流Ｉ３の流し込みを今まで停止していた第２電流制御部２２０が、その電流Ｉ３の流し込みを瞬時に開始する。その結果、電力供給路６３の電流変化は、僅かながらの上昇にとどまり、逆起電力の発生は最小限に抑えられ、電源ラインＶｄｄの電位変化は、僅かながらの低下にとどまる。以降は、高電位ラインＶｄｄ２から流れ込む電流Ｉ３の電流量はゆるやかに減少し、それに伴い、電力供給路６３に流れる電流Ｉの電流量はゆるやかに増加するとともに電源ラインＶｄｄの電位も電源電位の１．０Ｖまでゆるやかに上昇する。その結果、電力供給路６３の電流変化もおさまり、電力供給路６３に流れる電流Ｉの電流量は安定する。この間、第１電流制御部３２０による、電源ラインＶｄｄからの電流Ｉ１の流し出しは停止している。
このように、図８に示す電圧安定化回路３００では、電源ラインＶｄｄの電圧が変動したときに、その変動に応じて、電源ラインＶｄｄからの電流の流し出しや電源ラインＶｄｄへの電流の流し込みを行い、それ以外のときには、電流の流し出しや流し込みを停止しているため、電力供給路６３の電流変化を、低電力で抑えることができる。
図１０は、第３実施形態の電圧安定化回路に備えられた監視部の回路図である。
図１０に示す監視部３１０の回路構成は、図４に示す、第１実施形態の電圧安定化回路１００に備えられた監視部１１０の回路を２つ設けたような構成であり、ここでは、回路動作とともに回路構成を簡単に説明する。この図１０に示す監視部３１０は、２つの差動増幅器３１０１，３１０２を有する。一方の差動増幅器３１０１は、第１の監視部３１０１に設けられたものであり、もう一方の差動増幅器３１０２は、第２の監視部３１０１に設けられたものである。また、図８に示す半導体基板６２にも、上述した図５に示す所定電圧生成回路７００が作り込まれており、図１０に示すいくつかのＭＯＳトランジスタのゲートに入力されたリファレンス電圧Ｖｒや、高バイアス電圧Ｖｂ１や、低バイアス電圧Ｖｂ２はいずれも、この図５に示す所定電圧生成回路７００によって生成されたものである。
電源ラインＶｄｄの電位が変化すると、コンデンサＣｓによって検出された電源ラインＶｄｄの電圧変化量を表す電圧がノード１０ａに印加される。ノード１０ａの電位が高電位側に変化すると、ＰＭＯＳトランジスタ１６のオン抵抗が増加し、ノード１０ｂの電位が上昇する。ノード１０ｂの電位の上昇を受けて、第１の監視部３１０１に設けられた差動増幅器３１０１のノード１０ｃの電位が上昇し、ＮＭＯＳトランジスタ１６に流れる電流が増加する。その結果、ノード１０ｄの電位も上昇する。ノード１０ｄの電位はディスチャージ信号として出力される。一方、ノード１０ｂの電位の上昇を受けて、第２の監視部３１０２に設けられた差動増幅器３１０２のノード１０ｅの電位も上昇し、ＰＭＯＳトランジスタ６に流れる電流が減少する。その結果、ノード１０ｆの電位も上昇する。ノード１０ｆの電位はチャージ信号として出力される。
反対に、ノード１０ａの電位が低電位側に変化すると、この監視部３１０の回路動作は、ノード１０ａの電位が高電位側に変化したときとは逆の動作となり、ノード１０ｄの電位も、ノード１０ｆの電位も低下する。
図１１は、第３実施形態の電圧安定化回路に備えられた、第１電流制御部と第２電流制御部の回路図である。
図１１に示す第１電流制御部３２０の回路構成は、図４に示す第１実施形態の電圧安定化回路１００に備えられた電流制御部１２０の回路構成と同じであり、ここではまず、第２電流制御部３３０の回路構成について説明する。
図１１に示す第２電流制御部３３０は、高電位ラインＶｄｄ２とグラウンドラインＶｓｓとの間に直列に接続された、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組を２組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４の組、およびＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５の組である。また、高電位ラインＶｄｄ２と電源ラインＶｄｄとの間に接続されたＰＭＯＳトランジスタ３５も有する。このような第２電流制御部３３０には、ＮＭＯＳトランジスタ３４，３５からなるカレントミラー回路と、ＰＭＯＳトランジスタ３４，３５からなるカレントミラー回路との２つのカレントミラー回路が構成されている。ＮＭＯＳトランジスタ３５のトランジスタサイズは、ＮＭＯＳトランジスタ３４のトランジスタサイズの１０倍であり、ＰＭＯＳトランジスタ３４のトランジスタサイズも、ＰＭＯＳトランジスタ３５のトランジスタサイズの１０倍である。
続いて、第１電流制御部３２０と第２電流制御部３３０の回路動作について説明する。
第１電流制御部３２０を構成するＮＭＯＳトランジスタ３１のゲートには、ディスチャージ信号が入力され、第２電流制御部３３０を構成するＰＭＯＳトランジスタ３３のゲートには、チャージ信号が入力される。ここで、上述の説明のごとく、図１０に示すノード１０ａの電位が上昇すると、ノード１０ｄの電位もノード１０ｆの電位もともに上昇し、反対に、ノード１０ａの電位が低下すると、ノード１０ｄの電位もノード１０ｆの電位もともに低下する。ノード１０ｄの電位が上昇すると、図１１に示す第１電流制御部３２０によって、ノード１０ｄの上昇した電位を表すディスチャージ信号に応じた電流信号が生成される。生成された電流信号の電流は２段増幅され、２段増幅された電流が電源ラインＶｄｄから流れ出す。また、図１１に示す第２電流制御部３３０は、入力されたチャージ信号に応じた電流信号を生成し、第１電流制御部３２０と同じく、生成した電流信号の電流を２段増幅するものである。ノード１０ｆの上昇した電位を表すチャージ信号がＰＭＯＳトランジスタ３３のゲートに入力されると、ＰＭＯＳトランジスタ３３のオン抵抗が増加する。すると、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４が互いに接続されたノード１１ａの電位が低電位側に変化し、２つのＮＭＯＳトランジスタ３４、３５のいずれのオン抵抗も増加する。このオン抵抗の増加により、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５が互いに接続されたノード１１ｂの電位が上昇し、２つのＰＭＯＳトランジスタ３４，３５いずれのオン抵抗も増加する。この結果、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５が直列に接続された経路にも、ＰＭＯＳトランジスタ３５にも、高電位ラインＶｄｄ２から電源ラインＶｄｄに流れ込む電流が流れにくくなる。
反対に、ノード１０ｄの低下した電位を表すディスチャージ信号が入力されると、第１電流制御部３２０を構成するＮＭＯＳトランジスタ３３には、電源ラインＶｄｄから流れ出す電流が流れにくくなる。また、第２電流制御部３３０では、ノード１０ｆの低下した電位を表すチャージ信号に基づく電流が２段増幅され、２段増幅された電流が高電位ラインＶｄｄ２から電源ラインＶｄｄに流れ込む。
したがって、ノード１０ｄの上昇した電位を表すディスチャージ信号が、図８に示す第１の監視部３１１によって生成される第１のモニタ信号に相当し、ノード１０ｆの低下した電位を表すチャージ信号が、第２の監視部３１２によって生成される第２のモニタ信号に相当する。
続いて、本発明の第４実施形態の電流安定化回路について説明する。
図１２は、第４実施形態の電圧安定化回路を模式的に示した図である。
この図１２に示す第４実施形態の電圧安定化回路４００は、図８に示す第３実施形態の電圧安定化回路３００と比較して、監視部が異なる他は同じ構成である。すなわち、第３実施形態の電圧安定化回路３００では、第１の監視部３１１で電源ラインＶｄｄの電位の、高電位側への変化量を表す第１のモニタ信号を生成し、第２の監視部３１０２でその低電位側への変化量を表す第２のモニタ信号を生成しているが、この第４実施形態の電圧安定化回路４００では、図１２に示す１つの監視部４１０で第１のモニタ信号と第２のモニタ信号との双方の信号を生成する。ここでは、このような監視部４１０について説明し、図１２に示す第１電流制御部４２０及び第２電流制御部４３０についての説明は省略する。
図１３は、第４実施形態の電圧安定化回路に備えられた監視部の回路図である。
この図１３に示す監視部４１０は、図１２を用いて説明した、ディスチャージ信号とチャージ信号との２つの信号を生成するものである。このような監視部４１０の回路構成は、第１実施形態の電圧安定化回路１００に備えられた監視部１１０の、図４に示すノード４ｄの電位をチャージ信号として出力する点を除いては、図４に示す監視部１１０の回路構成と同じである。
図１３に示す監視部４１０では、コンデンサＣｓによって検出された電源ラインＶｄｄの電圧変化量を表す電圧がノード１３ａに印加される。ノード１３ａの電位が高電位側に変化すると、差動増幅器４１０１のノード１３ｂの電位が上昇し、ノード１３ｃの電位も上昇する。また、ノード１３ｂの電位上昇を受けて、ノード１３ｄの電位も上昇する。反対に、ノード１３ａの電位が低電位側に変化すると、この監視部４１０の回路動作は、ノード１３ａの電位が高電位側に変化したときとは逆の動作となり、ノード１３ｃの電位も、ノード１３ｄの電位も低下する。ノード１３ｃの電位はディスチャージ信号として出力され、ノード１３ｄの電位はチャージ信号として出力される。
このような第４実施形態の電圧安定化回路４００によれば、第３実施形態の電圧安定化回路３００に比べて、監視部４１０をさらに小型化することができ、半導体基板への搭載面積をより小さくすることができる。
続いて、本発明の第５実施形態の電流安定化回路について説明する。
図１４は、第５実施形態の電圧安定化回路を模式的に示した図である。
この図１４に示す第５実施形態の電圧安定化回路５００は、図８に示す第３実施形態の電圧安定化回路３００に備えられた高電位ラインＶｄｄ２をチャージポンプ５４０に置き換えたものであり、他の構成要素については、第３実施形態の電圧安定化回路３００の構成要素と同じである。すなわち、図１４に示す電圧安定化回路５００は、第１の監視部５１１と第２の監視部５１２を有する監視部５１０と、第１電流制御部５２０と、第２電流制御部５３０を備えている。図１４に示すチャージポンプ５４０は、２つのサブコンデンサ５４１、５４２、第１の切替スイッチ５４３、１つのメインコンデンサ５４４、及び第２の切替スイッチ５４５を有する。２つのサブコンデンサ５４１，５４２は、第１の切替スイッチ５４３と第２の切替スイッチ５４５によって、図中の矢印が示すように、電源ラインＶｄｄとグラウンドラインＶｓｓの間に並列接続された並列状態（実線で示された第１の切替スイッチ５４３および第２の切替スイッチ５４５参照）と、ノードｎ１とグラウンドラインＶｓｓの間に直列接続された直列状態（点線で示された第１の切替スイッチ５４３および第２の切替スイッチ５４５参照）との間で切り替えられる。２つのサブコンデンサ５４１，５４２が並列状態にあると、これらのサブコンデンサ５４１，５４２それぞれには、電源ラインＶｄｄからの電力が充電される。メインコンデンサ５４４は、ノードｎ１とグラウンドラインＶｓｓの間に接続されたものであり、２つのサブコンデンサ５４１，５４２が直列状態になることで、電源ラインＶｄｄからの電力が昇圧され、昇圧された電流が、今度は、メインコンデンサ５４４に充電される。第１の切替スイッチ５４３と第２の切替スイッチ５４５の双方には、この半導体基板６２を備える半導体装置で用いられているクロック信号を分周することで生成された分周クロック信号が入力されており（矢印Ｄ参照）、いずれの切替スイッチ５４３，５４５も、分周クロック信号に同期してスイッチングする。
第１電流制御部５２０は、図８に示す第１電流制御部３２０と同じく、電流源５２１を備えたものであって、入力された第１のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ１を、その電流源５２１によって電源ラインＶｄｄから流し出す。また、第２電流制御部５３０は、ノードｎ１と電源ラインＶｄｄとの間に接続された電流源５３１を有する。第２電流制御部５３０は、第２のモニタ信号が入力されると、その第２のモニタ信号に応じた電流信号を生成し、生成した電流信号の電流を増幅した電流Ｉ３を、その電流源５３１によってノードｎ１から電源ラインＶｄｄに流し込む。
この図１４にも、図８と同じく、電源から電力を、不図示の負荷回路が作り込まれた半導体基板６２の電源ラインＶｄｄに供給する電力供給路６３が図示されている。電力供給路６３には電流Ｉが流れており、不図示の負荷回路には電流Ｉ２が流れている。
ここで、図１４とともに図１５を用いて、この電圧安定化回路５００の動作について説明する。
図１５は、図１４に示す電力供給路の電流変化と電源ラインの電圧変化とを示すタイミングチャートである。
この図１５には、第３実施形態の電圧安定化回路３００の説明において用いた図９のタイミングチャートと同じような２つのグラフが上下に示されている。図１５の上に示すグラフは、図１４に示す電力供給路６３の電流変化を表すグラフである。なお、この上のグラフに示された点線のグラフは、第１電流制御部５２０が電源ラインＶｄｄから流し出す電流Ｉ１の電流量の変化と、第２電流制御部５３０がノードｎ１から電源ラインＶｄｄに流し込む電流Ｉ３の電流量の変化との双方を表すものである。また、このグラフの下には、図１４に示す電源ラインＶｄｄの電圧変化を表すグラフが示されている。この下のグラフには、図１４に示すノードｎ１の電圧変化を表すグラフも１点鎖線で示されている。さらに、この下のグラフの時間軸（横軸）を利用して、このグラフには、上述の分周クロック信号が点線のグラフで示されている。
図１５にそれぞれ示す第１電流制御部５２０および第２電流制御部５３０の動作については、図８にそれぞれ示す第１電流制御部３２０および第２電流制御部３３０の動作と同じであるため、ここでは、図１５に示すチャージポンプ５４０の動作に着目して説明する。図１４に示す２つのサブコンデンサ５４１，５４２が直列状態になることで、電源ラインＶｄｄからの電力が昇圧される。昇圧された電力がメインコンデンサ５４４に充電されると、図１４に示すノードｎ１の電位は、電源ラインＶｄｄの電位よりも高電位になる。一方、ノードｎ１から電流Ｉ３が流れ出すと、ノードｎ１の電位は低下する。ここでの説明では、図１４に示すメインコンデンサ５４４は、最初放電しきった状態にあるものとし、ノードｎ１の電位は０Ｖである。一方、図１４に示す２つのサブコンデンサ５４１，５４２はともに、最初充電されきった状態にあるものとする。図１４に示す第１の切替スイッチ５４３と第２の切替スイッチ５４５は、分周クロック信号を構成するパルス信号の立ち上がりに同期して、２つのサブコンデンサ５４１，５４２を並列状態から直列状態に一旦し、再び並列状態に戻す。すなわち、パルス信号が立ち上がるタイミングで、２つのサブコンデンサ５４１，５４２は、電源ラインＶｄｄからの電力を昇圧する。これら２つのサブコンデンサ５４１，５４２は、電源ラインＶｄｄからの電力を昇圧した後は、次のパルス信号の立ち上がり時点まで充電される。ここでは、ノードｎ１の電位が、分周クロック信号を構成する最初のパルス信号の立ち上がりで、電源ラインＶｄｄの電位よりも高い２．０Ｖの電位まで上昇する。
半導体基板６２に作り込まれた不図示の負荷回路に流れる電流Ｉ２が６０Ａから４８Ａへ低下すると、電源ラインＶｄｄの電位が上昇し、第１電流制御部５２０は、電源ラインＶｄｄからの電流Ｉ１の流し出しを開始するが、第２電流制御部５３０は、メインコンデンサ５４４から電源ラインＶｄｄに向けての電流Ｉ３の流し込みを停止したままである。ノードｎ１の電位は２．０Ｖのままであり、このため、メインコンデンサ５４４は、昇圧された電力の充電を受け付けず、２つのサブコンデンサ５４１，５４２も、電源ラインＶｄｄからの充電を受け付けない。電力供給路６３の電流変化がおさまると、このおさまった時点で、第１電流制御部５２０は、電源ラインＶｄｄからの電流Ｉ１の流し出しを停止する。その後、負荷回路に流れる電流Ｉ２が４８Ａから６０Ａに戻ると、電力供給路６３の電圧が低下する。第１電流制御部５２０は、電源ラインＶｄｄからの電流Ｉ１の流し出しを停止したままであるが、第２電流制御部５３０は、メインコンデンサ５４４から電源ラインＶｄｄに向けての電流Ｉ３の流し込みを開始する（図１５の上のグラフにおける点線のグラフ参照）。このため、今まで２．０Ｖであったノードｎ１の電位は低下するが、低下し始めた時点以降の、最初のパルス信号の立ち上がりに同期して、昇圧された電力がメインコンデンサ５４４に充電される。第２電流制御部５３０は、チャージポンプ５４０から電源ラインＶｄｄに向けての電流Ｉ３の流し込みを継続しており、昇圧された電力がメインコンデンサ５４４に充電されても、ノードｎ１の電位は２．０Ｖまでは達しない。第２電流制御部５３０による電流Ｉ３の流し込みは、次（２番目）のパルス信号の立ち上がり時点においても継続されており、ノードｎ１の電位は、その時点まで漸次低下する。そして、次のパルス信号の立ち上がりに同期して、昇圧された電力がメインコンデンサ５４４に再び充電されると、ノードｎ１の電位は２．０Ｖに達し、ちょうどこの時点で、第２電流制御部５３０による電流Ｉ３の流し込みが終了する。
この第５実施形態の電圧安定化回路５００によれば、半導体基板６２にチャージポンプ５４０を作り込むことで、第３実施形態や第４実施形態の電圧安定化回路３００，４００のように、半導体基板６２に電源ラインＶｄｄとは別に高電位ラインＶｄｄ２を設けることが不要になる。
次に、本発明の第６実施形態の電流安定化回路について説明する。
図１６は、第６実施形態の電圧安定化回路を模式的に示した図である。
この図１６に示す第６実施形態の電圧安定化回路６００は、図１４に示す第５実施形態の電圧安定化回路５００に備えられたチャージポンプ５４０を、そのチャージポンプ５４０の構成とは異なる構成のチャージポンプ６４０に置き換えたものである。また、この第６実施形態の電圧安定化回路６００は、第１の監視部６１１と第２の監視部６１２を有する監視部６１０、第１電流制御部６２０、および第２電流制御部６３０を備えている他、モニタ信号分岐部６５０も備えている。
図１６に示すチャージポンプ６４０は、第５実施形態の電圧安定化回路５００に備えられたチャージポンプ５４０とは異なり、図１４に示すメインコンデンサ５４４に相当するコンデンサを有するものではない。すなわち、この図１６に示すチャージポンプ６４０は、２つのコンデンサ６４１、６４２と、切替スイッチ６４３とで構成されている。図１６に示す２つのコンデンサ６４１，６４２の接続状態は、切替スイッチ６４３によって、電源ラインＶｄｄとグラウンドラインＶｓｓの間に並列接続された並列状態（実線で示された切替スイッチ６４３参照）と直列接続された直列状態（点線で示された切替スイッチ６４３参照）との間で切り替えられる。これら２つのコンデンサ６４１，６４２が並列状態にあると、これら２つのコンデンサ６４１，６４２それぞれには、電源ラインＶｄｄからの電力が充電され、これら２つのコンデンサ６４１，６４２が直列状態になることで、電源ラインＶｄｄからの電力が昇圧され、ノードｎ２の電位が電源ラインＶｄｄの電位よりも高くなる。
図１６に示す第１の監視部６１１は、電源ラインＶｄｄの電圧の、高電位側への変化量を表す第１のモニタ信号を生成する。生成された第１のモニタ信号は第１電流制御部６２０に入力される。また、図１６に示す第２の監視部６１２は、電源ラインＶｄｄの電圧の、低電位側への変化量を表す第２のモニタ信号を生成する。生成された第２のモニタ信号はモニタ信号分岐部６５０に送られる。モニタ信号分岐部６５０は、第２のモニタ信号に基づいて電流制御信号を生成して第２の電流制御部６３０に伝達するとともに、第２のモニタ信号に基づいて接続状態切替信号を生成してチャージポンプ６４０に伝達する。この接続状態切替信号は、チャージポンプ６４０を構成する２つのコンデンサ６４１，６４２の接続状態を直列状態と並列状態との間で切り替える信号であり、これら２つのコンデンサ６４１，６４２は、接続状態切替信号に応じて接続状態を切り替える。
図１６に示す第１電流制御部６２０は、図１４に示す第１電流制御部５２０と同じく、電流源６２１を備えたものであって、入力された第１のモニタ信号に応じた電流信号の電流を増幅した電流Ｉ１を、その電流源６２１によって電源ラインＶｄｄから流し出す。また、第２電流制御部６３０は、電源ラインＶｄｄとグラウンドラインＶｓｓの間に直列接続された状態の２つのコンデンサ６４１，６４２の間に接続された電流源６３１を有する。第２電流制御部６３０は、モニタ信号分岐部６５０から送られてきた電流制御信号に基づく電流を増幅し、電流源６３１は、増幅された電流Ｉ３をノードｎ２から電源ラインＶｄｄに流し込む。
図１７は、第６実施形態の電圧安定化回路に備えられた監視部とモニタ信号分岐部の回路図である。
この図１７に示す回路は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列接続された、２つのＭＯＳトランジスタの組を８組有する。これらのＭＯＳトランジスタの組は、ＰＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２１の組、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１８の組、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１６の組、ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１５の組、ＮＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２０の組、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８の組、ＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタ９の組、およびＰＭＯＳトランジスタ８とＰＭＯＳトランジスタ７の組である。ＰＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２１が互いに接続されたノード１７ａは、コンデンサＣｓを介して電源ラインＶｄｄに接続されているとともに、ＰＭＯＳトランジスタ１８のゲートにも接続されている。
また、この図１７に示す回路は、第１差動増幅器６１０１と第２差動増幅器６１０２との２つの差動増幅器を有する。第１差動増幅器６１０１を構成するＮＭＯＳトランジスタ１１のゲートには、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１８が互いに接続されたノード１７ｂの電圧が入力される。また、ＮＭＯＳトランジスタ１１の一端は、ＮＭＯＳトランジスタ１２，１３の各一端に接続されている。ＮＭＯＳトランジスタ１３の他端はグラウンドラインＶｓｓに接続されている。また、ＮＭＯＳトランジスタ１１，１２の他端それぞれは、ＰＭＯＳトランジスタ１１，１３それぞれを経由して電源ラインＶｄｄに接続されている。さらに、ＮＭＯＳトランジスタ１１の他端は、ＰＭＯＳトランジスタ１１，１３の各ゲートにも接続されており、これにより、ＰＭＯＳトランジスタ１１，１３からなるカレントミラー回路が構成されている。
また、第１差動増幅器６１０を構成する、３つのＮＭＯＳトランジスタ１１，１２，１３はいずれも、第２差動増幅器６１０２も構成しており、ＮＭＯＳトランジスタ１１，１２の一端（ソース）それぞれは、ＰＭＯＳトランジスタ１４，１２それぞれを経由して電源ラインＶｄｄに接続されている。また、ＮＭＯＳトランジスタ１２のその一端は、ＰＭＯＳトランジスタ１４，１２の各ゲートにも接続されており、これによりＰＭＯＳトランジスタ１４，１２からなるカレントミラー回路が構成されている。
ここで、図１６に示す半導体基板６２にも、上述した図５に示す所定電圧生成回路７００が作り込まれている。ＮＭＯＳトランジスタ１２のゲートにはこの所定電圧生成回路７００によって生成されたリファレンス電圧Ｖｒが入力され、ＮＭＯＳトランジスタ１３のゲートには低バイアス電圧Ｖｂ２が入力される。また、ＮＭＯＳトランジスタ１８のゲートにも低バイアス電圧Ｖｂ２が入力される。さらに、３つのＰＭＯＳトランジスタ８，１０，１７それぞれのゲートには高バイアス電圧Ｖｂ１が入力される。
さらに、ＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１２が互いに接続されたノード１７ｃには、ＰＭＯＳトランジスタ１６のゲートが接続されており、ＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１１が互いに接続されたノード１７ｄには、ＰＭＯＳトランジスタ１５のゲートが接続されている。また、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１６が互いに接続されたノード１７ｅには、ＮＭＯＳトランジスタ１５，１６のゲートが共通接続されているとともにＮＭＯＳトランジスタ２０のゲートも接続されている。ＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１５が互いに接続されたノード１７ｆには、２つのＮＭＯＳトランジスタ１９，１７双方のゲートが接続されており、さらに、２つのＰＭＯＳトランジスタ９，７双方のゲートも接続されている。また、２つのＮＭＯＳトランジスタ１７，１８どうしが接続されたノード１７ｇには、ＮＭＯＳトランジスタ２１のゲートが接続されており、２つのＰＭＯＳトランジスタ８，７どうしが接続されたノード１７ｈには、ＰＭＯＳトランジスタ１９のゲートが接続されている。
続いて、図１７に示す回路の回路動作を説明する。
電源ラインＶｄｄの電位が変化すると、コンデンサＣｓによって検出された、電源ラインＶｄｄの電圧変化量を表す電圧がノード１７ａに印加される。ノード１７ａの電位が高電位側に変化すると、ＰＭＯＳトランジスタ１８のオン抵抗が増加し、ノード１７ｂの電位が上昇する。すると、ノード１７ｄの電位が低下し、これに伴いノード１７ｃの電位が上昇する。また、ノード１７ｃの電位上昇を受けてＰＭＯＳトランジスタ１４のオン抵抗が増加し、ノード１７ｄの電位がさらに低下する。このように、この監視部１１０では、ノード１７ｄの電位の変化を増長させる正のフィードバックをかけることで、回路動作を安定させている。ノード１７ｃの電位が上昇すると、ノード１７ｅの電位が低下し、ノード１７ｆの電位が上昇する。このノード１７ｆの電位は接続状態切替信号（ＳＣ）として出力される。また、ノード１７ｅの電位の低電位側への変化とノード１７ｆの電位の高電位側への変化によって、ノード１７ｉの電位は上昇する。このノード１７ｉの電位はディスチャージ信号として出力される。一方、ノード１７ｆの電位が上昇すると、ノード１７ｊの電位も上昇し、このノード１７ｊの電位はチャージ信号として出力される。チャージ信号は、図１６に示すモニタ信号分岐部６５０によって生成される電流制御信号に相当し、ＰＭＯＳトランジスタ９が、図１６に示すモニタ信号分岐部６５０に相当する。
さらに、ノード１７ｆの電位が上昇すると、ＮＭＯＳトランジスタ１７のオン抵抗が減少することでノード１７ｇの電位も上昇し、ＮＭＯＳトランジスタ２１のオン抵抗も減少する。また、ノード１７ｆの電位が上昇すると、ＰＭＯＳトランジスタ１７のオン抵抗が増加することでノード１７ｈの電位も上昇し、ＰＭＯＳトランジスタ１９のオン抵抗も増加する。ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ１９におけるこのようなオン抵抗の変化は、ノード１７ａの電位を低下させる。この図１７に示す回路では、このような回路動作によって、上昇した電源ラインＶｄｄの電位を元の電位に戻そうとする機能を有する。
反対に、ノード１７ａの電位が低電位側に変化すると、この監視部３１０の回路動作は、ノード１７ａの電位が高電位側に変化したときとは逆の動作となり、３つのノード１７ｆ，１７ｉ，１７ｊの電位は総て低電位側に変化する。
次に、図１８を用いて、図１６に示す第６実施形態の電圧安定化回路に備えられた第１電流制御部６２０について説明する。
図１８は、第６実施形態の電圧安定化回路に備えられた第１電流制御部の回路図である。
図１８に示す第１電流制御部６２０の回路構成は、図４に示す第１実施形態の電圧安定化回路１００に備えられた電流制御部１２０の回路構成と同じであり、ここでは、その回路動作についてごく簡単に説明する。ディスチャージ信号は、ＮＭＯＳトランジスタ３１のゲートに入力される。ここで、図１７に示すノード１７ｉの上昇した電位を表すディスチャージ信号がＮＭＯＳトランジスタ３１のゲートに入力されると、入力されたディスチャージ信号に応じた電流信号の電流は２段増幅され、２段増幅された電流が、電源ラインＶｄｄから流れ出す。一方、ノード１７ｉの低下した電位を表すディスチャージ信号がＮＭＯＳトランジスタ３１のゲートに入力されると、電源ラインＶｄｄから流れ出す電流が減少し、電源ラインＶｄｄの電圧が電源電圧を下回った場合には、電源ラインＶｄｄからの電流の流れ出しは停止する。したがって、ノード１７ｉの上昇した電位を表すディスチャージ信号が、図１６に示す第１の監視部６１１によって生成される第１のモニタ信号に相当する。
続いて、図１９を用いて、図１６に示す第６実施形態の電圧安定化回路に備えられた第２電流制御部６３０およびチャージポンプ６４０について説明する。
図１９は、第６実施形態の電圧安定化回路に備えられた第２電流制御部とチャージポンプの回路図である。
この図１９に示す回路には、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に５つのインバータが配備されている。いずれのインバータも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成されたものであり、この図１９では、各インバータに、識別番号を記すとともに相対的なトランジスタサイズも記している。例えば、図の左下の１段目のインバータに記されたＩＮＶ１ ５／１０は、識別番号ＩＮＶ１番のインバータであって、このインバータを構成するＰＭＯＳトランジスタの相対的なトランジスタサイズが５であり、ＮＭＯＳトランジスタのサイズが１０であることを示している。
図１９に示す回路では、電源ラインＶｄｄと、２段目のインバータＩＮＶ２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ双方のゲートが接続されたノード１９ａとの間に、ＰＭＯＳトランジスタ３７が接続されている。また、電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４が直列に接続されている。図１９に示す回路では、ＰＭＯＳトランジスタ３３のゲートにチャージ信号が入力され、１段目のインバータＩＮＶ１を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ双方のゲートが接続されたノード１９ｂに接続状態切替信号が入力される。また、図１９に示す回路は、一端がグラウンドラインＶｓｓに接続されたＮＭＯＳトランジスタ３５を備えている。ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４が互いに接続するノード１９ｃは、２つのＮＭＯＳトランジスタ３４，３５のゲートに共通接続されており、これにより２つのＮＭＯＳトランジスタ３４，３５からなるカレントミラー回路が構成されている。カレントミラー回路を構成する一方のＮＭＯＳトランジスタ３５のトランジスタサイズは、もう一方のＮＭＯＳトランジスタ３４のトランジスタサイズの１０倍である。ノード１９ｃとグラウンドラインＶｓｓとの間には、ＮＭＯＳトランジスタ３７が接続されており、このＮＭＯＳトランジスタ３７のゲートは、３段目のインバータＩＮＶ３を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ双方のゲートが接続されたノード１９ｄに接続されている。さらに、ＰＭＯＳトランジスタ３７のゲートも、このノード１９ｄに接続されている。電源ラインＶｄｄとグラウンドラインＶｓｓとの間には、直列に接続された抵抗Ｒｓｎ（抵抗値６．４ｍΩ）、コンデンサＣｓｎ（容量４．５３ｎＦ）、およびＮＭＯＳトランジスタ３６と、同じく直列に接続されたＰＭＯＳトランジスタ３６、コンデンサＣｓｐ（容量４．５３ｎＦ）、および抵抗Ｒｓｐ（抵抗値６．４ｍΩ）が並列に接続されている。コンデンサＣｓｎとＮＭＯＳトランジスタ３６が互いに接続されたノード１９ｅと、ＰＭＯＳトランジスタ３６とコンデンサＣｓｐが互いに接続されたノード１９ｆとの間には、ＰＭＯＳトランジスタ３５が接続されている。また、ノード１９ｆと、ＮＭＯＳトランジスタ３５のソースが接続するノード１９ｇとの間には、ＰＭＯＳトランジスタ３４が接続されている。このノード１９ｇは、２つのＰＭＯＳトランジスタ３４，３５のゲートに共通接続されており、これにより２つのＰＭＯＳトランジスタ３４，３５からなるカレントミラー回路が構成されている。このカレントミラー回路を構成する一方のＰＭＯＳトランジスタ３５のトランジスタサイズは、もう一方のＰＭＯＳトランジスタ３４のトランジスタサイズの１０倍である。また、４段目のインバータＩＮＶ４を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが互いに接続されたノード１９ｈには、ＮＭＯＳトランジスタ３６のゲートが接続されており、５段目のインバータＩＮＶ５を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが互いに接続されたノード１９ｉには、ＰＭＯＳトランジスタ３６のゲートが接続されている。
続いて、この図１９に示す回路の動作について説明する。
ここで、上述の説明のごとく、図１７に示すノード１７ｆの電位が上昇すると、ノード１７ｉとノード１７ｊ双方の電位も上昇し、ノード１７ｆの電位が低下すると、ノード１７ｉとノード１７ｊ双方の電位も低下する。図１７に示すノード１７ｆの電位が上昇すると、ノード１７ｆの上昇した電位を表す接続状態切替信号が、ノード１９ｂに入力されるとともに、ノード１７ｊの上昇した電位を表すチャージ信号がＰＭＯＳトランジスタ３３のゲートに入力される。
ここではまず、チャージ信号の処理について述べる。ノード１７ｊの上昇した電位を表すチャージ信号がＰＭＯＳトランジスタ３３のゲートに入力されると、ＰＭＯＳトランジスタ３３のオン抵抗は増加し、ノード１９ｃの電位は低下する。すると、ＮＭＯＳトランジスタ３５のオン抵抗も増加し、このＮＭＯＳトランジスタ３５に流れる電流は減少する。
続いて、接続状態切替信号の処理について述べる。ノード１７ｆの上昇した電位を表す接続状態切替信号がノード１９ｂに入力されると、ノード１９ａの電位は低下し、ノード１９ｄの電位は上昇する。ノード１９ｄの電位の上昇を受けて、ＮＭＯＳトランジスタ３７のオン抵抗が減少する一方、ＰＭＯＳトランジスタ３７のオン抵抗は増加する。ＮＭＯＳトランジスタ３７のオン抵抗が減少すると、ノード１９ｃの電位はさらに低下し、ＮＭＯＳトランジスタ３５に流れようとする漏れ電流を抑えることができ、消費電力が低減される。すなわち、ＮＭＯＳトランジスタ３７は、チャージ信号に基づいて変化するＮＭＯＳトランジスタ３５に流れる電流の変化を促進させるものである。また、ＰＭＯＳトランジスタ３７のオン抵抗が増加すると、ノード１９ａの電位はさらに低下する。ＰＭＯＳトランジスタ３７は、入力された接続状態切替信号に基づくノード１９ａの電位変化を少し遅れて後押しするような正のフィードバックをかけている。このような正のフィードバックにより、この図１９に示す回路は、入力された接続状態切替信号に対するヒステリシスな特性を有し、入力された接続状態切替信号に対して安定した動作をとることができる。すなわち、ＰＭＯＳトランジスタ３７は、接続状態切替信号に基づいて変化するノード１９ａの電位の変化を促進させるものである。
ここで、上昇した電位を表すチャージ信号が入力されると、ノード１９ｇの電位が上昇し、２つのＰＭＯＳトランジスタ３４，３５に流れる電流が減少する。一方、上昇した電位を表す接続状態切替信号が入力されたことにより、ノード１９ｈの電位は上昇し、ノード１９ｉの電位は低下する。ノード１９ｈの電位が上昇すると、ＮＭＯＳトランジスタ３６に流れる電流が増加し、ノード１９ｉの電位が低下すると、ＰＭＯＳトランジスタ３６に流れる電流も増加する。これらの結果、２つのコンデンサＣｓｎ，Ｃｓｐの接続状態は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に並列接続された状態に切り替わる。
反対に、低下した電位を表すチャージ信号が入力されると、この図１９に示す回路は、電位の上昇量を表すチャージ信号が入力されたときとは逆の動作となる。すなわち、ノード１９ｃの電位が上昇し、ＮＭＯＳトランジスタ３５に流れる電流が増加する。これにより、ノード１９ｇの電位が低下し、ＰＭＯＳトランジスタ３５に流れる電流が増加する。一方、低下した電位を表す接続状態切替信号が入力されたことにより、ノード１９ｈの電位が低下し、ＮＭＯＳトランジスタ３６に流れる電流が減少する。また、ノード１９ｉの電位が上昇し、ＰＭＯＳトランジスタ３６に流れる電流も減少する。これらの結果、２つのコンデンサＣｓｎ，Ｃｓｐの接続状態は、電源ラインＶｄｄとグラウンドラインＶｓｓとの間に直列接続された状態に切り替わり、電流が、コンデンサＣｓｐ→ノード１９ｆ→ＰＭＯＳトランジスタ３５→ノード１９ｅ→コンデンサＣｓｎを通って、電源ラインＶｄｄに流れ込む。ここで、２つのＰＭＯＳトランジスタ３４，３５のトランジスタサイズの違いから、この電源ラインＶｄｄに流れ込む電流は、ＰＭＯＳトランジスタ３５によって増幅されたものとなる。
この第６実施形態の電圧安定化回路６００によれば、半導体基板６２に作り込まれたチャージポンプ５４０によって、第５実施形態の電圧安定化回路５００と同じく高電位ラインＶｄｄ２が不要になる。しかも、この第６実施形態の電圧安定化回路６００では、第５実施形態の電圧安定化回路５００に備えられたメインコンデンサ５４４が不要となり、第５実施形態の電圧安定化回路５００に比べてより小型化することができる。その結果、第６実施形態の電圧安定化回路６００によれば、半導体基板６２への搭載面積をさらに小さくすることができる。
以上６つの実施形態を用いて説明したように、本発明の電圧安定化回路によれば、電源ラインの電位の変化に応じて、電源ラインから連続的に電流が流し出されるため、電源ラインにおける電流変化量の増加に対応することができるとともに電源ラインにおける高速化した電流の変化速度に追従することができる。その結果、電源と半導体基板を結ぶ電力供給路の電圧を安定化させることができる。しかも、いずれの実施形態においても、電圧安定化回路は、大面積のコンデンサを省いてトランジスタ等で構成されたものであるため、半導体基板への搭載面積を小さくすることができる。また、本発明の電圧安定化回路は、電源ラインから増幅した電流を流し出すものに限定されることはないが、電源ラインから増幅した電流を流し出すことにより、等価的な容量が大きくなり、電源ラインから、一時に大電流を流し出すことができる。その結果、電源ラインにおける電流変化量の増加により対応しやすくなるとともにその電源ラインにおける高速化した電流の変化速度により追従しやすくなる。
Claims (6)
- 半導体基板上の電源ラインの電圧を安定化させる電圧安定化回路において、
前記電源ラインからの電力を昇圧することにより前記電源ラインの電位よりも高い電位を生成し、高電位電源ラインに出力する高電位生成部と、
前記電源ラインに接続され、前記電源ラインの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成する第１の監視部と、
前記電源ラインに接続され、前記電源ラインの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成する第２の監視部と
前記電源ラインから、前記第１のモニタ信号に応じた電流を、前記電源ラインに流し込む第１の電流制御部と、
前記高電位電源ラインから、前記第２のモニタ信号に応じた電流を、前記電源ラインに流し込む第２の電流制御部と、
前記第２のモニタ信号に基づいて、前記第２の電流制御部による、前記高電位電源ラインから前記電源ラインに流し込む電流を制御する電流制御信号を生成して前記第２の電流制御部に出力するとともに、前記第２のモニタ信号に基づいて前記高電位生成部を構成する２つのコンデンサの接続状態を、直列接続又は並列接続のいずれかの接続状態に切り替える接続状態切替信号を生成して該高電位生成部に伝達するモニタ信号分岐部を有することを特徴とする電圧安定化回路。 - 前記第２の電流制御部はさらに、
前記モニタ信号分岐部で分岐された後の接続状態切替信号を受けて、前記電流制御信号に基づいて変化する前記高電位電源ラインから前記電源ラインに流し込む電流の変化を促進させる変化促進回路を有することを特徴とする請求項１記載の電圧安定化回路。 - 前記高電位生成部はさらに、
前記モニタ信号分岐部で分岐された後の電流制御信号を受けて、前記接続状態切替信号に基づいて、直列接続又は並列接続のいずれかの接続状態に切り替えられるコンデンサの前記いずれかの接続状態への切替速度を促進させる切替促進回路を有することを特徴とする請求項１又は２項記載の電圧安定化回路。 - 半導体基板上の電源ラインの電圧を安定化させる電圧安定化回路の制御方法において、
高電位生成部が、前記電源ラインからの電力を昇圧することにより前記電源ラインの電位よりも高い電位を生成するステップと、
前記電源ラインに接続された第１の監視部が、前記電源ラインの電位が高電位側に変化した場合に高電位側への変化量を表す第１のモニタ信号を生成するステップと、
前記電源ラインに接続された第２の監視部が、前記電源ラインの電位が低電位側に変化した場合に低電位側への変化量を表す第２のモニタ信号を生成するステップと
第１の電流制御部が、前記電源ラインから、前記第１のモニタ信号に応じた電流を、前記電源ラインに流し込むステップと、
第２の電流制御部が、前記高電位電源ラインから、前記第２のモニタ信号に応じた電流を、前記電源ラインに流し込むステップと、
モニタ信号分岐部が、前記第２のモニタ信号に基づいて、前記第２の電流制御部による、前記高電位電源ラインから前記電源ラインに流し込む電流を制御する電流制御信号を生成して前記第２の電流制御部に出力するとともに、前記第２のモニタ信号に基づいて前記高電位生成部を構成する２つのコンデンサの接続状態を、直列接続又は並列接続のいずれかの接続状態に切り替える接続状態切替信号を生成して該高電位生成部に伝達するステップを有することを特徴とする電圧安定化回路の制御方法。 - 前記第２の電流制御部は、変化促進回路をさらに有し、
前記電圧安定化回路の制御方法はさらに、
前記変化促進回路が、前記モニタ信号分岐部で分岐された後の接続状態切替信号を受けて、前記電流制御信号に基づいて変化する前記高電位電源ラインから前記電源ラインに流 し込む電流の変化を促進させるステップを有することを特徴とする請求項４記載の電圧安定化装置の制御方法。 - 前記高電位生成部は、切替促進回路をさらに有し、
前記電圧安定化回路の制御方法はさらに、
前記切替促進回路が、前記モニタ信号分岐部で分岐された後の電流制御信号を受けて、前記接続状態切替信号に基づいて、直列接続又は並列接続のいずれかの接続状態に切り替えられるコンデンサの前記いずれかの接続状態への切替速度を促進させるステップを有することを特徴とする請求項４又は５項記載の電圧安定化回路の制御方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2002/010445 WO2004034169A1 (ja) | 2002-10-08 | 2002-10-08 | 電圧安定化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004034169A1 JPWO2004034169A1 (ja) | 2006-02-09 |
| JP4167225B2 true JP4167225B2 (ja) | 2008-10-15 |
Family
ID=32089040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004542783A Expired - Fee Related JP4167225B2 (ja) | 2002-10-08 | 2002-10-08 | 電圧安定化回路及び制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7038529B2 (ja) |
| JP (1) | JP4167225B2 (ja) |
| WO (1) | WO2004034169A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005066733A1 (ja) * | 2003-12-26 | 2005-07-21 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| JP4770281B2 (ja) * | 2005-06-17 | 2011-09-14 | ソニー株式会社 | 基準電圧供給回路および電子機器 |
| DE102005029110A1 (de) * | 2005-06-23 | 2006-12-28 | Infineon Technologies Ag | Digitale Schaltungseinheit |
| TW200820571A (en) * | 2006-10-27 | 2008-05-01 | Fitipower Integrated Tech Inc | Driving device |
| JP5092618B2 (ja) * | 2007-08-09 | 2012-12-05 | 株式会社ニコン | 固体撮像装置、及び、電子カメラ |
| JP5255248B2 (ja) * | 2007-09-04 | 2013-08-07 | 株式会社アドバンテスト | 電源安定化回路、電子デバイス、および、試験装置 |
| KR101121090B1 (ko) * | 2007-09-04 | 2012-03-16 | 가부시키가이샤 어드밴티스트 | 전원 안정화 회로, 전자 디바이스 및 시험 장치 |
| JP5254596B2 (ja) * | 2007-11-08 | 2013-08-07 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路および電子回路 |
| KR102322604B1 (ko) * | 2020-02-29 | 2021-11-08 | 주식회사 툴엔텍 | 차량 배터리 안정 작동용 안정기 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153498A (ja) | 1984-12-27 | 1986-07-12 | Matsushita Electric Ind Co Ltd | フイン付熱交換器 |
| JPS61153498U (ja) * | 1985-03-14 | 1986-09-22 | ||
| JP2970054B2 (ja) * | 1991-06-03 | 1999-11-02 | 日本電気株式会社 | Ｄｃ−ｄｃコンバータ |
| DE69308838T2 (de) * | 1993-08-18 | 1997-10-16 | Sgs Thomson Microelectronics | Spannungserhöhenderschaltung mit geregelter Ausgangsspannung |
| US5629608A (en) * | 1994-12-28 | 1997-05-13 | Intel Corporation | Power regulation system for controlling voltage excursions |
| JPH08190436A (ja) | 1995-01-12 | 1996-07-23 | Fujitsu Ltd | 電源制御回路 |
| US6069521A (en) * | 1997-06-27 | 2000-05-30 | Sun Microsystems | Voltage regulation method for attenuating inductance-induced on-chip supply variations |
| JP2000242344A (ja) | 1999-02-25 | 2000-09-08 | Oki Micro Design Co Ltd | 電圧変動補正回路 |
| EP1065580B1 (en) * | 1999-06-30 | 2003-11-12 | STMicroelectronics S.r.l. | Voltage regulating circuit for a capacitive load |
| US6316987B1 (en) * | 1999-10-22 | 2001-11-13 | Velio Communications, Inc. | Low-power low-jitter variable delay timing circuit |
| US6791302B2 (en) * | 2001-03-21 | 2004-09-14 | Primarion, Inc. | Methods and apparatus for open-loop enhanced control of power supply transients |
| FR2820904B1 (fr) * | 2001-02-09 | 2003-06-13 | Atmel Nantes Sa | Dispositif generateur d'une tension de reference precise |
| WO2002077741A1 (en) * | 2001-03-21 | 2002-10-03 | Primarion, Inc. | Dual loop regulator |
-
2002
- 2002-10-08 JP JP2004542783A patent/JP4167225B2/ja not_active Expired - Fee Related
- 2002-10-08 WO PCT/JP2002/010445 patent/WO2004034169A1/ja active Application Filing
-
2005
- 2005-03-02 US US11/068,761 patent/US7038529B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20050146378A1 (en) | 2005-07-07 |
| US7038529B2 (en) | 2006-05-02 |
| JPWO2004034169A1 (ja) | 2006-02-09 |
| WO2004034169A1 (ja) | 2004-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080324 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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