JP2001027918A - 方向性結合式メモリシステム - Google Patents

Abstract

(57)【要約】 【課題】方向結合器が占める配線長がバス接続されるモ
ジュール間隔を決めているので、その間隔を短くにるに
は方向性結合器の配線長を短くする必要があり、その結
果、伝送の効率すなわち結合度を下げる原因となるの
で、ある一定の間隔以下にすることができなかった。そ
のため、メモリモジュール間の間隔を狭くすることが課
題である。 【解決手段】メモリコントローラからの配線（メインラ
イン）を折り返し、折り返される前の配線と折り返され
た後の配線に方向結合器を形成できるので、結果として
結合器の配線長はモジュール間のピッチより短くするこ
とができ高密度実装が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置におい
てマルチプロセッサやメモリ等の素子間（例えばＣＭＯ
Ｓ等により構成されたデジタル回路間又はその機能ブロ
ック間）での信号伝送のための技術に関し、特に、複数
の素子が同一の伝送線に接続されデータ転送を行うバス
伝送の高速化技術に関する。特に、複数のメモリモジュ
ールとメモリコントローラを接続するバスとこれを用い
るシステムに関する。

【０００２】

【従来の技術】多数のノードが接続され高速にデータを
転送するためのバス方式として特開平７−１４１０７９
の非接触バス配線があった。従来技術の基本方式を図５
に示す。これは２ノード間のデータ転送をクロストー
ク、すなわち方向性結合器を用いて行っていた。すなわ
ち、図５は、バスマスタ１０−１とスレーブ１０−２〜
１０−８間の転送を２線間すなわち配線１−１と１−２
〜１−８間のクロストークを用いて転送する技術であ
る。図５は、バスマスタ１０−１とスレーブ１０−２〜
１０−８間の転送には適していおり、すなわちメモリと
メモリコントローラ間のデータ転送に適している。

【０００３】

【発明が解決しようとする課題】しかし、従来の技術の
特開平７−１４１０７９では方向結合器が占める配線長
がモジュール間隔を決めていた。このため、モジュール
の間隔を短縮するには方向性結合器の配線長を短くする
必要があるが、配線長の短縮は伝送の効率すなわち結合
度を下げる原因となるので、ある一定の間隔以下にする
ことができなかった。そのため、メモリモジュール間の
間隔を狭くすることでメモリの高密度実装を行うことが
第１の課題である。

【０００４】また、第２の課題として、高速データ伝送
において伝送速度が増すにつれて表皮効果など周波数依
存性のある効果により波形歪みが増大するという課題が
ある。 これはパルス波形の立上り、立下がりの肩の部
分が鈍るという現象になって現れ、この影響でパルス波
形をレシーバにて取り込む際にスキューの増大となって
現れている。すなわち、レシーバに入力されるパルス波
形の肩が鈍っているためにレシーバの基準電圧（Vref）
を超えるまたは下回る時間が増大し、結果としてレシー
バの取り込み時間が増大しスキューの原因となってい
た。

【０００５】表皮効果がパルスの肩を鈍らせる理由とし
て以下のように説明できる。

【０００６】高速パルスはその遷移（立上り・立ち下が
り）時間の逆数に応じて高周波成分を持つ。 例えばＴ
ｒの遷移時間を持つパルスが持つ帯域（ｆｋｎｅｅ）は
次式で表される。

【０００７】

【数１】 ｆknee＝0.35/Tr （数１） このため、１Ｇｂｐｓのパルスを伝送する場合、その３
０％が遷移時間とするとｆｎｅｅ＝０．３５／（０．３
［ｎｓ］）〜１ＧＨｚ である。この時の表皮効果によ
る抵抗増加分を計算してみる。

【０００８】20 [℃]における銅の体積抵抗率ρは1.72*
10^-8 [Ω・m]であり、標準的に用いられている基板の配
線（配線幅0.1 [mm]、配線厚み0.030[mm]）の場合では
ＤＣの抵抗値5.7［ｍΩ／ｍｍ］となる。ここで、「^」
は、べき乗を表わす。又、表皮効果による単位長さ当た
りの抵抗は、

【０００９】

【数２】 ｒ＝２．６＊１０^−６√ｆ ［Ω／ｍｍ］ （数２） であり、１ＧＨｚでは、

【００１０】

【数３】 ｒ＝８２［ｍΩ／ｍｍ］ （数３） となり、ＤＣの抵抗値６［ｍΩ／ｍｍ］と比べると抵抗
は遷移時間では１３倍に増加している。すなわち、遷移
時間のみ高抵抗となるのでこれにより波形が鈍りること
になる。これは高周波数ほど抵抗成分が大きくなり立上
り・立ち下がり時に影響が大きいためである。

【００１１】これを克服する技術としてパルス波形をド
ライバにて遷移時（立上り・立下がり）の波形を急峻に
すればよい。例えば "Limits of Electrical Signaling
(Transmitter Equalization)";IEEE HOT interconnect
V (1997,9/21-23),pp48にドライバ（transmitter)のDA
C(Digital Analog Converter)を用いた等化器の方式が
記載されている。これはドライバの波形を鈍り量に応じ
て逆に急峻に遷移波形を変化させることで行っていた。

【００１２】これを用いた場合では、ドライバが複雑に
なり、ＬＳＩに多数の素子を搭載することが難しいと言
う課題があった。

【００１３】第３の課題として、複数のメモリはメモリ
コントローラからみて近いか遠いかに応じて配線長に差
があった。このことからリードデータとライトデータに
時間差が生じる。チップの配置場所によってデータの到
達時間が異なり、これを補正するというのはシステム設
計に非常な困難さをもたらし、この時間差を無くすこと
が課題である。

【００１４】

【課題を解決するための手段】第１の課題を解決するた
めの手段として、メモリコントローラからの配線（メイ
ンライン）を途中で折り返し、折り返される前の配線と
折り返された後の配線に方向結合器を形成できるので、
結果として結合器の配線長はそのままにモジュール間の
ピッチをより短くすることができ高密度実装が可能とな
る。

【００１５】第２の課題を解決するための手段として、
前方クロストークを生成できる方向性結合器をＴ字型に
構成することで後方クロストーク成分と前方クロストー
ク成分をＮＲＺ信号の遷移時間に重畳することにより、
波形を急進にできるので表皮効果などの波形鈍りを補正
できる。その結果、ドライバに特別な制御を施す必要が
無くＬＳＩが単純になる。

【００１６】第３の課題を解決するための手段として、
同一の信号に方向性結合器により接続される、メモリコ
ントローラから近い位置に配置されているメモリチップ
も遠い位置に配置しているメモリチップも配線を折り返
し、リードサイクルとライトサイクルで切り換えること
で場所による遅延差を無くすことで設計が容易になる。
また、これを可能にするために、第２の手段Ｔ字型に方
向性結合器を接続することで、両方向に信号が生成され
る特性を利用している。

【００１７】

【発明の実施の形態】第１の実施例を図１を用いて説明
する。

【００１８】１０−１はメモリコントローラ制御機構を
有するＬＳＩチップ(以下MC: Memory Controllor)であ
り、２−２〜２−９はメモリチップ１０−２〜１０−９
を複数搭載したメモリモジュールである。プリント配線
板１(Printed Circuit Board)は、ＭＣ１０−１とメモ
リモジュール２−２〜２−９を実装し、ＭＣ１０−１と
メモリモジュール２−２〜２−９内のメモリチップ１０
−２〜１０−９間でデータ転送を可能とする配線を有し
ているマザーボード（Mother Board）である。メモリモ
ジュール２−２〜２−９はコネクタ（connector）を介
してマザーボードに接続されている。

【００１９】ＭＣ１０−１はメモリチップ１０−２〜１
０−９に対しデータの読み書き（リード・ライト）の動
作を行う。この読み書きのためのデータ転送用配線が１
−１〜１−９であり、この中で特にＭＣ１０−１に接続
される配線１−１をメインライン(main line)と呼ぶ。

【００２０】マザーボード１内の波線ｍ１，ｃ１，ｍ
２，ｃ２はそれぞれ基板内の信号層を表している。配線
１−１〜１−９はそれぞれ一方の端をＭＣ１０−１なら
びにメモリチップ１０−２〜１０−９に接続され、他方
の端は終端抵抗Ｒｔｔを介して終端電圧Ｖｔｔに接続さ
れている。この終端電圧Ｖｔｔに接続されている終端抵
抗Ｒｔｔを黒い四角（■）で表した。この終端抵抗はそ
れぞれ配線１−１〜１−７の持つ配線特性インピーダン
スとおおむね同じ値の抵抗値を持つ。このため、配線１
−１〜１−７からの信号はこの終端部で吸収され反射が
生じないよう動作する。

【００２１】ＭＣ１０−１とメモリチップ１０−２〜１
０−９間のデータ転送は反転した”Ｃ”字で表されたＣ
２〜Ｃ９の方向性結合器で行われる。この方向性結合器
は特開平７−１４１０７９記載のものと等価である。す
なわち、これは、２ノード間のデータ転送を２並行配線
間の結合であるクロストーク（方向性結合器）を用いて
行っていた。すなわち、ＭＣ（バスマスタ）１０−１と
メモリチップ（バススレーブ）１０−２〜１０−９間の
転送を２線間すなわちメインライン１−１と配線１−２
〜１−８間のクロストークを用いて転送する。このクロ
ストーク信号はドライブパルスのエッジに対して生成さ
れ、ある時間後、終端電圧に戻る。この為、ドライブ信
号が矩形波であるＮＲＺ信号であれば方向性結合器によ
り生成される信号はＲＴＺ信号と見ることができ、この
意味で方向性結合器はＮＲＺ信号からＲＴＺ信号への変
換器であるといえる。

【００２２】マザーボード１に於いて、これに搭載され
るメモリモジュール２−２〜２−９の間隔（ピッチ）は
特開平７−１４１０７９に於いては方向性結合器が連続
して配置しているためこの結合器の長さ以下には出来な
いという課題があった（図７）。

【００２３】それに対し本実施例では、メインライン１
−１の配線はＭＣ１０−１から見てｍ１層を図面右手方
向に、メモリチップからのｃ１層の配線１−２，１−
４，１−６，１−８との結合器Ｃ２，Ｃ４，Ｃ６，Ｃ８
を構成した後、マザーボード１上の配線層をｍ２に変え
て、図面左手方向に折り返される。この折り返されたメ
インライン１−１はメモリチップからのｃ２層の配線１
−９，１−７，１−５，１−３との結合器Ｃ９，Ｃ７，
Ｃ５，Ｃ３を構成し、その後終端される。ここで、結合
器Ｃ２，Ｃ４，Ｃ６，Ｃ８はマザーボード１のｍ１層と
ｃ１層との間（上方層）で構成され、結合器Ｃ３，Ｃ
５，Ｃ７，Ｃ９はマザーボード１のｍ２層とｃ２との間
（下方層）で構成される。

【００２４】結合器Ｃ２〜Ｃ９はメインライン１に対し
て配線の特性インピーダンスが一定になるように連続し
て配置されている。ＭＣ１０−１とメモリチップ１−２
〜１−９との間のデータ転送が何れの結合器に於いても
後方クロストークを用いて行われるよう配置・配線され
ている。すなわち、メインライン１−１の上方層にある
結合器Ｃ２，Ｃ４，Ｃ６，Ｃ８と、下方層にある結合器
Ｃ９，Ｃ７，Ｃ５，Ｃ３とでは配線が反対方向である
が、メインライン１−１に対しては同じ向きとなってい
るので、これにより後方クロストークが何れの転送に於
いても生じるよう配置されていることになる。

【００２５】図１のように、結合器を構成する片方の配
線であるメインライン１−１を一方の層から他方の層へ
と１回折り返し、それぞれの層で方向性結合器を構成出
来るので、メモリモジュール２−２〜２−９の間隔を、
方向性結合器Ｃ２〜Ｃ９の結合器の配線長の半分程度に
出来る。このため、１枚のマザーボード１にメモリモジ
ュールを高密度で実装できる。

【００２６】このような場合でも結合に必要な結合長は
同じで、信号伝搬のための必要な結合量は、図７に示す
従来技術の場合と同じであり、同等の信号波形品質を有
していることになる。

【００２７】すなわち、従来技術に於いては、図７のよ
うにマザーボード１に搭載されるメモリモジュール２−
２〜２−４の間隔（ピッチ）は方向性結合器が連続して
配置しているため、この結合器の長さ以下には出来ない
という課題があった。しかし、図１のようにメインライ
ンを折り返したことで、マザーボード１に搭載されるメ
モリモジュール２−２〜２−４の間隔（ピッチ）を結合
器の長さの半分にできシステムとして高密度実装が可能
となる。

【００２８】図２にマザーボード１の層構成の例を示
す。

【００２９】図２は、図１のマザーボード１のメインラ
イン１−１に対して垂直な方向の断面である。図２は、
上層からＣＡＰ１層、電源層（Ｖ１）、グランド層（Ｇ
１）、信号層（ｍ１）、信号層（ｃ１）、グランド層
（Ｇ２）、電源層（Ｖ２）、信号層（ｍ２）、信号層
（ｃ２）、グランド層（Ｇ３）、電源層（Ｖ３）、ＣＡ
Ｐ２層となっている例である。一般的にプリント配線板
は両面を銅で覆われた銅張板をプリプレグで接着してあ
り、このプリプレグを２本の波線で表した。

【００３０】ｍ１層、ｃ１層の上下層に並んだ並行配線
１−１，１−２により、図１中の方向性結合器Ｃ２を構
成している。同様に、ｍ２層、ｃ２層の上下層に並んだ
並行配線１−１，１−３により、図１中の結合器Ｃ３を
構成している。

【００３１】ここで、信号層（ｍ１）のメインライン１
−１と信号層（ｍ２）のメインライン１−１は図１のよ
うに折り返された同じ配線である。

【００３２】これらのｍ１層−ｃ１層とｍ２層−ｃ２層
の結合器間にグランド層或いは電源層が位置しており、
方向性結合器ｃ２−ｃ３間の結合である信号間のノイズ
を防ぐよう機能している。図２のように構成することに
より、結合器間の信号の結合、すなわち漏話ノイズが小
さくなり、高速のデータ転送が可能となる。

【００３３】また、図３のように、結合器は断面に対し
て上下方向に結合しているが、当然、横方向に配置して
結合するように構成しても良い。ここで、横方向とは、
同一層を用いて結合器を構成することである。例えば、
楕円で囲った結合器ｃ２ａは配線１−１ａと配線１−２
ａからなり、折り返されたメインライン１−１ａはｍ２
層で配線１−３ａと結合器ｃ３ａを形成する。同様に、
信号ビットの異なるメインライン１−１ｂはｍ１層で配
線１−２ｂと結合して結合器ｃ２ｂを形成し、折り返さ
れた１−１ｂは配線１−３ｂと結合器ｃ３ｂを形成す
る。それぞれの結合器Ｃ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂ
間の結合によって生ずるノイズの量を低減するために、
層間にはレベル（level）（平面の）電源層を設け、か
つ、層内では電源層間に距離を置いている。図３のよう
に構成することにより、図２に比べて、結合器を構成す
るための層数が少なくて済むという効果が図２がある。

【００３４】図４に、図１の回路で図３の層構成の実装
方式の鳥瞰図を示す。用いた記号の意味はこれまでの図
と同じである。ＭＣ１０−１から引き出されたメインラ
イン１−１ａと１−１ｂは、ＣＡＰ１層からｍ１層へ層
を変えて配線され、ｍ１層では図３のような断面を持つ
結合器Ｃ２ａ，Ｃ４ａ，Ｃ２ｂ，Ｃ４ｂを形成し、その
後、層をｍ２層に変えて同様に結合器Ｃ３ａ，Ｃ３ｂを
形成し、層をＣＡＰ２層に変えて終端されている。結合
器からの配線はそれぞれメモリモジュール２−２〜２−
４に搭載されているメモリ１０−１〜１０−４に接続さ
れている。図４の例では2ビット（bit）の信号のみ記載
してある。

【００３５】また、図１、及び図４で更に、折り返しを
２つ以上設けることで、メモリモジュール２−２〜２−
９間隔を方向性結合器の長さに依らず更に短くできるこ
とも容易に理解できる。すなわち、メインライン１−１
の折り返し部分を２つ設け、異なる層で方向性結合器を
構成し、かつ、同一層で重複しないように配置すること
でモジュール間隔を結合器長の１／３程度に短く実装で
きる。このため、１回折り返した場合よりも更にメモリ
モジュールの高密度実装が可能である。同様に、折り返
し部分を３つ設けて方向性結合器が重ならないように折
り込むことで、モジュール間隔を結合器の長さの１／４
程度に短く実装でき、更に高密度実装が可能である。

【００３６】本実施例ではメモリモジュールの枚数は２
−２〜２−９の８枚であるが、それ以上でもそれ以下で
も良く、その枚数はシステム構成により異なる。また、
終端抵抗Ｒｔｔはマザーボード１の上面にあっても下面
に有っても、その機能は違わないので、どちらにあって
も良い。また、本実施例の方向性結合器は後方クロスト
ークを利用したものであるが、前方クロストークを利用
したものでも良い。この場合の結合器を構成するメイン
ライン１−１と配線１−２〜１−９の信号伝搬の向きは
反対方向となる。この場合でも、メインライン１−１を
折り返すことで結合配線の長さ以下のピッチでメモリモ
ジュールを実装できる。

【００３７】第２の実施例として図６に示すように配置
・配線しても高密度実装が実現できる。

【００３８】図６に於いて各記号は図１のそれと同じ機
能を有している。図６で、図１と異なるのは方向性結合
器の構成である。すなわち、メインライン１−１は直線
的に配置され、メインライン１−１の両側左右に互い違
いになるようにもう片方の結合器Ｃ２〜Ｃ６の配線１−
２〜１−６を構成している。この図６のマザーボード１
の配線例を図７に示す。図７は図６のメモリシステムを
ボードの上面から見た図であり、図７に示されている配
線は同じ信号層内にある多数の配線のうちの１ビット
（bit）のデータである。マザーボード１にはＭＣ１０
−１とメモリモジュール２−２〜２−６が接続されるコ
ネクタ２〜６が配置されている。メモリシステムのデー
タ信号は、バス接続されるので各コネクタの同じ位置の
信号ピンに電気的に接続される。すなわち、コネクタの
中で１つの信号ピンに注目すると、この信号は各コネク
タとも同じピンから信号配線が引き出され、この信号配
線が基板１上でメインライン１−１と結合することによ
り信号の伝達が可能となる。

【００３９】図７に於いて、ＭＣ１０−１から引き出さ
れたメインライン１−１が終端に向かって配線され、そ
の両側に方向性結合器Ｃ２〜Ｃ６が定インピーダンスに
なるように形成されている。コネクタ３とコネクタ４の
間に、結合器Ｃ２のメインライン１−１と配線１−２が
コネクタ３の信号配線引出し用ＶＩＡを避けるように伸
びており、さらに結合器と配線長分だけ結合した後、終
端抵抗Ｒｔｔにより終端される。

【００４０】コネクタ３とコネクタ４との間に於いて、
メインライン１−１の一方の側に結合器Ｃ２用の配線１
−２が配置され、他方の側に結合器Ｃ３用の配線１−３
が同じ結合度を保つように同じ配線ピッチで配置されて
いる。同じ配線ピッチで配置している理由は、コネクタ
３と４に同じ機能を有するモジュールが接続出来るため
には、結合器Ｃ２とＣ３とで同じ振幅の信号電圧を生成
できるように、結合の度合いを同じにする必要があるた
めである。逆に言えば、同じ間隔で配線を配置すること
により、メインライン１−１と配線１−２、１−３はそ
れぞれ同じクロストーク係数を持つことができ、コネク
タ３、及びコネクタ４に装着されるメモリモジュールか
らのデータを同じ信号振幅で読み書きできる。

【００４１】このように、他の信号についても同様な配
置配線で方向性結合器Ｃ２とＣ３，Ｃ３とＣ４、Ｃ４と
Ｃ５、Ｃ５とＣ６をそれぞれメインライン１−１の両側
に形成することで、結合器Ｃ２〜Ｃ６に必要な配線長に
比べて約半分までコネクタ２〜６のピッチを狭めること
ができる。その結果、第一の実施例の図１と同様な効果
を持ち、かつ、マザーボード１に高密度のメモリを搭載
できる。

【００４２】ここで、コネクタ２とコネクタ３との間で
は、メインライン１−１の片側にしか配線１−２がない
が、この２つの配線の結合とメインライン１−１の両側
にある３つの配線の結合とが異なることによるインピー
ダンスのミスマッチングを防ぐ目的で、ダミーの配線を
コネクタ２とコネクタ３の間のメインライン１−１の配
線１−２とは反対側に終端配線しても良い。その結果、
メインライン１−１のインピーダンスがよりフラットに
なるため、インピーダンスミスマッチが少なくなって信
号歪みが小さくなり、さらに、高速なデータ転送ができ
る。

【００４３】また、第３の実施例として図８のように高
密度実装を同一層内で実現する折り返しメインラインを
構成しても良い。

【００４４】図８は電気的には図１と同じ構成であり、
図８は図７と同様にマザーボード１をボードの上面より
見た図である。図８では、ＭＣ１０−１からのメインラ
イン１−１が基板（マザーボード）１内の同一信号層で
折り返されている。ＭＣ１０−１からの信号はコネクタ
２〜６の同じ位置にある信号ピンに結合するが、メイン
ライン１−１はこの信号ピンを囲むように同一層で配線
されている。

【００４５】このメインライン１−１に対してコネクタ
２〜６からの配線１−２〜１−６は、結合器Ｃ２〜Ｃ６
のそれぞれが、順に並んでいるコネクタの一つおきに対
応するように構成され、折り返される前のメインライン
１−１と折り返された後のメインライン１−１にそれぞ
れ結合している。もちろん、コネクタ２〜６、及びメイ
ンライン１−１は終端されており、終端部で反射歪みは
ない。また、ＭＣ１０−１からのデータ配線（メインラ
イン）はメモリモジュールのデータビット数に応じて４
バイト、８バイト、１６バイトと多数引き出されるが、
マザーボード１において単一層のみを使用して配線する
場合に配線密度が高すぎて配線できない時、複数有る信
号に応じて、メインライン１−１を、それぞれ別の単一
層を用いて配線しても良い。例えば、図８のメインライ
ン１−１が偶数番目のデータだとすると、奇数番目の信
号に対しては別の信号層を使用することで配線密度を半
分に減らすことができる。同様に信号の番号に対する３
の剰余に応じて信号層を割り当てれば同一層内の配線密
度を１／３に低減できる。

【００４６】更に、別の効果として、同一の配線層を使
用してメインライン１−１を配線することにより、図１
に比べて折り返し部にＶＩＡを用いる必要が無く、ＶＩ
Ａに依るインピーダンスの乱れが殆ど無いので、メイン
ライン１−１の特性インピーダンスが一定となる。これ
により、ＶＩＡ部での信号の反射がより少なくなって波
形歪みが少なくなるので、更に高速なデータ転送を実現
できる。

【００４７】第４の実施例を図９を用いて説明する。

【００４８】本実施例は第１の実施例或いは第２、第３
の実施例の両方に適用できるメモリモジュールに関す
る。

【００４９】図９（ａ）はメモリモジュール２−２内の
信号接続図である。図９（ａ）に示すメモリモジュール
２−２は１つの信号線１−２に２つのメモリチップ１０
−２ａ，１０−２ｂを接続することで、モジュール当た
りのメモリ容量を倍増できる。図９（ｂ）はモジュール
２−２の基板断面である。メモリチップ１０−２ａ，１
０−２ｂはモジュール２−２の基板の両側に配置されて
おり、同じ信号ピン同士を最短で接続するよう配線１−
２の端に信号用ＶＩＡを設け、このＶＩＡによりチップ
１０−２ａ，１０−２ｂを接続している。図９（ｂ）の
ように配置配線することで、配線１−２に接続されてい
るメモリチップ１０−２ａ，１０−２ｂが最短で接続さ
れ、チップ上の入力及び出力波形をそれぞれほぼ同じに
することが出来る。このため、１モジュール当たりのメ
モリ搭載容量を倍増できる。その結果、システムとして
高密度のメモリを実装できる。

【００５０】第５の実施例を図１０を用いて説明する。

【００５１】本実施例は方向性結合器用のトランシーバ
を別部品として設けることで、更にメモリモジュールの
搭載容量を増加させるものである。

【００５２】トランシーバ３−１〜３−９はドライバ６
ー２とレシーバ５−１からなり、ドライバ６−２とレシ
ーバ５ー１の出力制御を行う方向制御機能を有する。図
１０では、ドライバ６−２は三角形で示され、方向性結
合器に接続されたレシーバ５−１は底辺が２本有る三角
形で示されている。ドライバ６−２は通常のディジタル
信号（矩形パルス）であるＮＲＺ（Non Return to Zer
o)信号を入力し、この信号をＮＲＺ信号で出力する。方
向性結合器によりＮＲＺ信号からＲＴＺ（Return To Ze
ro）信号へ変換された信号を、レシーバは元のディジタ
ル信号であるＮＲＺ信号へ復調することができる。すな
わち、ＲＴＺ信号からＮＲＺ信号へ変換する。

【００５３】モジュール２−１はメモリコントローラ１
０−１とトランシーバ３−１を有する。メモリモジュー
ル２−２〜２−９はメモリチップをそれぞれ複数搭載し
ており、これらモジュール２−１〜２−９はマザーボー
ド１上にコネクタを介して配置されている。

【００５４】メインライン１−１は他方の端を終端電圧
Ｖｔｔに整合終端されている。方向性結合器Ｃ２〜Ｃ９
では、メモリモジュール２−２〜２−９内のトランシー
バ３−２〜３−９から引き出された配線がメインライン
１−１と共に結合器を成している。これらの配線はメイ
ンライン１−１と同様に終端電圧Ｖｔｔに整合終端され
ている。メインライン１−１は図１、図７、及び図８の
ように折り返されて平行結合器を構成しても良い。

【００５５】ＭＣ１０−１は、メモリリード、ライトの
状態に応じてトランシーバ３−１〜３−９への信号伝達
方向を制御するためのリードライト（Ｒ／Ｗ）信号４を
送出する。信号４はまた、メモリチップに対するリード
ライト信号と兼用しても良い。図１０では、リードライ
ト信号Ｒ／Ｗは全てのチップが接続されているが、ＭＣ
１０−１ドライバのファンアウトとＲ／Ｗ信号の動作周
波数の関係で、ファンアウトが多い場合はこれを減らす
ようにトランシーバを追加しても良く、このトランシー
バ間のデータのやりとりは動作周波数が低いのでＮＲＺ
からＮＲＺへの伝達でよい。

【００５６】次に、図１０のＭＣ１０−１からデータを
書き込むライト動作について説明する。

【００５７】まず、ＭＣ１０−１は、Ｒ／Ｗ信号をライ
トモードにしてトランシーバ３−１内のバッファ６−２
をイネーブルにし、バッファ５ー１をディセーブルにす
る。逆に、ＭＣ１０−１は、メモリモジュール２−２〜
２−９内のトランシーバ３−２〜３−９に内蔵されてい
るバッファ６−２をディセーブルにし、バッファ５ー１
をイネーブルにする。このようにすることで、ＭＣ１０
−１から各メモリに対する書き込みの準備ができる。

【００５８】バンク・ＲＡＳ(Raw Address Strobe)／Ｃ
ＡＳ(Column Address Strobe)アドレスを送信して書き
込みが準備できた後、ＭＣ１０−１はディジタル（ＮＲ
Ｚ）のデータを送出する。送出されたＮＲＺ信号は、結
合器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メモリモジュ
ール２−２〜２−９内のトランシーバ３−２〜３−９に
伝達される。伝達されたＲＴＺ信号はトランシーバ３−
２〜３−９内のそれぞれのバッファ５−１でＲＴＺ信号
からＮＴＺ信号に復調され、バス２０−２〜２０−９を
介してメモリチップにデータが伝えられ、これをメモリ
に書き込むことでライト動作が完了する。

【００５９】次に、ＭＣ１０−１へデータを読み込むリ
ード動作について説明する。

【００６０】まず、ＭＣ１０−１はＲ／Ｗ信号をリード
モードにしてトランシーバ３−１内のバッファ５ー１を
イネーブルにバッファ６ー２をディセーブルにする。逆
に、ＭＣ１０−１は、メモリモジュール２−２〜２−９
内のトランシーバ３−２〜３−９に内蔵されているバッ
ファ５ー１をディセーブルにし、バッフ６ー２をイネー
ブルにする。このようにすることで、各メモリからＭＣ
１０−１に対する読み込みの準備ができる。

【００６１】バンク・ＲＡＳ／ＣＡＳアドレスを送信し
て読み込みが準備できた後、アドレス指定されたメモリ
からディジタル（ＮＲＺ）のデータが送出される。伝達
されたＲＴＺ信号は、トランシーバ３−２〜３−９内の
それぞれのバッファ６−２でＮＲＺ信号のまま送出さ
れ、結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メイン
ライン１−１に伝搬される。伝達されたＲＴＺ信号は、
トランシーバ３−１内のバッファ５−１でＲＴＺ信号か
らＮＲＺ信号に復調され、ＭＣ１０−１にデータが伝え
られ、これをＭＣ１０−１が読み込むことでリード動作
が完了する。ここで、リード時又はライト時に先立ち、
アドレスやリードライト状態を決めておくことは言うま
でもない。

【００６２】このように、メモリコントローラモジュー
ル内に設けられたトランシーバ３−１を方向性結合器Ｃ
２〜Ｃ９と組み合わせることで、低歪みでかつ高速にデ
ータを転送できるため、ＭＣ１０−１は全ての信号をＮ
ＲＺで高速に送受信することが出来る。その結果、レシ
ーバにＲＴＺ信号復調用の特別な回路を持つ必要がな
く、ＮＲＺ転送用のみのドライバレシーバを持つメモリ
コントローラも接続できる。また、メモリコントローラ
をモジュール形式にすることによりメインライン１−１
に直接接続できるＲＴＺレシーバを有するメモリコント
ローラを接続することもできる。その結果、システムの
構成を柔軟にできる。

【００６３】このように、メモリモジュール内に設けら
れたトランシーバ３−２〜３−９を方向性結合器Ｃ２〜
Ｃ９と組み合わせることで低歪みかつ高速にＭＣ１０−
１とのデータ転送ができる。更に、このような構成によ
って、メモリチップは従来のＮＲＺ信号のみのインタフ
ェースを持つだけでよく、低価格なチップを接続できる
という効果がある。更に、メモリモジュール２−２内の
データバスは一般にメインライン１−１に比べて短いの
で高速動作が可能であり、メモリモジュール間の方向性
結合器を用いたバスと同様な高速動作が可能である。そ
の結果、システムとして、メモリモジュール内にメモリ
チップを多数搭載することが出来るのでメモリシステム
の高密度化が可能である。

【００６４】トランシーバの構成を図１１を用いて説明
する。

【００６５】トランシーバ３−１にはデータ入出力用の
信号ピンが２つあり、それぞれＤＡ，ＤＹと記した。バ
ッファ５−１，５−２，６−１，６−２がトランシーバ
３−１内に設けられて並列接続されてトランシーバ回路
を構成し、バッファ５ー１、６−１はＲＴＺ信号をＮＲ
Ｚ信号に復調する機能を有する。トランシーバ内のバッ
ファ５−２と６−２はＮＲＺ信号を入力し、ＮＲＺ信号
を出力する。

【００６６】バッファ５−１，５−２，６−１，６−２
は全て排他的に動作し、ただ一つのみ選択されることで
伝送方向と信号変換種が選択される。

【００６７】例えば、データＤＹからＤＡへのデータの
転送には、方向制御信号ＡｔｏＹ信号をＨにし、バッフ
ァ５−１または５−２をイネーブルにする。バッファ５
−１か５−２の選択にはＲＴＺ信号を用いる。データＤ
ＡからＤＹへのデータの転送には、ＡｔｏＹ信号をＬに
バッファ６−１または６−２をイネーブルにし、バッフ
ァ６ー１か６−２の選択にはＲＴＺ信号を用いる。

【００６８】また、Ｖｒｅｆはバッファ５−１，５−
２，６−１，６−２の入力信号に対する基準電圧であ
り、それぞれ矢印で示した端子に接続されている。この
基準信号で入力信号が判定される。

【００６９】図１１のように構成することで、ＤＡ，Ｄ
Ｙ信号はデータ転送の方向に対し対称になり、ＲＴＺ信
号もＮＲＺ信号もどちらの信号からもデータ転送できる
ようになる。なお、図１１で、バッファ５−１，５−
２，６−１，６−２を４つ並列接続しているが、ＲＴＺ
用のバッファ５ー１とＮＲＺ信号用のバッファ６−２の
みを並列接続する構成も可能である。このような場合で
も、図１０に示すトランシーバ３−１〜３−９の機能を
果たすことが出来る。なぜなら、図１０のライト時、リ
ード時とも、ＭＣ１０−１或いはチップ側から信号を送
出する場合はＮＲＺ信号用バッファ６ー２を選択し、マ
ザーボード１からのＲＴＺ信号を受ける場合はＲＴＺ信
号用のバッファ５ー１を選択すればデータ転送が行える
ためである。

【００７０】先に述べたように、高速データ伝送におい
て伝送速度が増すにつれて表皮効果など周波数依存性の
ある効果により波形歪みが増大するという課題がある。
これを克服する技術として、ドライバによって遷移時
（立上り・立下がり）のパルス波形を急峻にする技術も
あるがドライバの構成や制御が複雑である。これをドラ
イバではなく結合器により行うことが本実施例の目的で
ある。

【００７１】上記の目的を達成するために、Ｔ字型結合
器を用いたメモリバスを図１６に示し、このＴ字型結合
器の原理を図１２、及び図１３を用いて説明する。

【００７２】図１６はＴ字型結合器をメモリバスシステ
ムに適応した図であり、メモリコントローラ１０−１、
及びメモリチップ１０−２がＴ字型結合器に接続されて
いる。コントローラ１０−１，及びメモリ１０−２とも
データ送受信用のドライバ、レシーバからなるインタフ
ェース回路を有している。すなわち、このメインタフェ
ース回路にはＮＲＺ信号ドライバとＲＴＺ信号レシーバ
を含む。

【００７３】図１６でＴ字型結合器Ｔ１は、片方の端が
終端されているメインライン１−１に結合した結合器Ｃ
１，Ｃ２と引出し配線からなり、その引き出し線の両端
が終端抵抗Ｒｔｔａ，Ｒｔｔｂで終端されている。本実
施例では結合器Ｃ１とＣ２は同じ長さの結合配線長を持
つ。

【００７４】図１２は、図１６に示したＴ字型結合器の
メモリライト動作の説明図であり、図１３はリード動作
の説明図である。

【００７５】図１２，及び図１３で白抜きの箱は伝送線
路を示している。メインライン１−１に対応する配線は
伝送線Ｌ１，Ｌ２，Ｌ３，Ｌ４からなり、図１６の配線
１−２に対応する配線は伝送線Ｌ５，Ｌ６，Ｌ７からな
る。伝送線Ｌ２とＬ５が結合器C1を形成し、伝送線L3と
Ｌ６が結合器Ｃ２を形成している。

【００７６】本実施例では、点線で示されたＴ字型結合
器Ｔ１は、互いに接続された２つの結合器Ｃ１とＣ２
と、これらの引き出し用の伝送線Ｌ７を有する部分を呼
ぶこととする。

【００７７】結合器Ｔ１の各端子は、結合器の裸の（真
の）電気特性を明らかにする目的で終端電源Ｖｔｔに終
端抵抗Ｒｔｔに接続され、これにより各点での伝送路の
反射がない。

【００７８】図１２のライト動作では、図１６のＭＣ１
０−１のドライバは図１２でのパルス源（ｖｐｕｌｓ
ｅ）、その内部抵抗ｒｄ及びＭＣ１０−１が持つ静電容
量Ｃｐ１からなる等価回路として表現している。また、
図１６のメモリ１０−２のレシーバは、図１２ではノー
ドｓ５に接続された静電容量Ｃｐ５と抵抗ｒｓで表現し
た。また、リード動作ではＭＣ１０−１のレシーバは図
１３のノードｄ１に接続された静電容量Ｃｐ１と抵抗ｒ
ｄで表わし、メモリ１０−２のドライバはパルス源、そ
の内部抵抗ｒｓと等価容量Ｃｐ５で表した。

【００７９】このＴ字型結合器の特性を明らかにするた
め回路シミュレーションを行った。

【００８０】各点での信号波形を図１４と図１５に示
す。

【００８１】回路シミュレーションにはＳＰＩＣＥ（Si
mulation Program for IntegratedCircuit Emphasis）
を用いた。ただし、使用したＳＰＩＣＥでは表皮効果が
扱えないので表皮効果のない波形すなわち、波形の鈍り
がない状態を模擬している。実際は表皮効果がこのシミ
ュレーション結果に重畳されることになり、一般的には
信号波形の肩が減衰あるいは鈍る。

【００８２】図１４は図１２に対応したリード動作での
各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形、図１５
は図１３に対応したライト動作での各点（ｄ１，ｄ４，
ｓ１，ｓ４，ｓ５）の波形である。図１４、図１５はド
ライブ位置が異なるのみで他の回路の定数は同じであ
る。

【００８３】図１４でドライブ位置は図１２のノード
（点）ｄ１である。波形の観測点はドライブ点のｄ１、
メインライン１−１の終端点ｄ４、ｒｓの入力端ｓ５と
結合器の両側終端部でのｓ１，ｓ４である。

【００８４】各パラメータはそれぞれ以下の通りであ
る。

【００８５】 終端抵抗値 rtt = 50［Ω］ 等価入力容量 c1 = 3［pF］ 等価入力容量 c5 = 3［pF］ 終端電源電圧 vtt = 1.0［Ｖ］ 点ｓ５の内部インピーダンス rs = 50［Ω］ vpulse内部インピーダンス rd = 50［Ω］ 遷移時間 tr = 0.2［nｓ］ メインライン１−１の引出し線(Ｌ１)の伝搬遅延時間 tpd1 = 216 [ps] メインライン１−１の引出し線(Ｌ４)の伝搬遅延時間 tpd2 = 360 [ps] Ｔ字型線路１−２の引出し線(Ｌ７) の伝搬遅延時間 tpd5 = 216 [ps] メインライン１−１の線路(Ｌ１)のインピーダンス z1 = 50［Ω］ メインライン１−１の線路(Ｌ２) z2 = 50［Ω］ Ｔ字型線路１−２の引出し線(Ｌ７) z5 = 25［Ω］ 結合器(coupler1,coupler2)のモデルは r11=1m ［Ω／ｍ］Ｌ11=361.3n ［Ｈ／ｍ］ r22=1m ［Ω／ｍ］Ｌ22=361.3n ［Ｈ／ｍ］ Ｌ12=050n［Ｈ／ｍ］ cr1=144.5p ［Ｆ／ｍ］ cr2=144.5p ［Ｆ／ｍ］ c12=40.p ［Ｆ／ｍ］ である。

【００８６】ここで、ｒ１１，ｒ２２は単位長さ当たり
の配線抵抗、Ｌ１１，Ｌ２２は配線の単位長さ当たりの
自己インダクタンス、ＣＲ１，ＣＲ２はは配線の単位長
さ当たりの自己キャパシタンス、Ｌ１２，Ｃ１２は単位
長さ当たりの相互インダクタンスと相互キャパシタンス
である。

【００８７】図１４においてノードｄ１は送信信号波
形、ノードｄ４はメインライン１−１の終端抵抗位置で
の波形、ｓ１，ｓ４，ｓ５はＴ字型結合器の他方の配線
の各点の波形である。図１４で受信波形はｓ５の太い実
線で書かれた波形であり、遷移時に急峻な鋭い波形をな
している。これにより表皮効果などの信号波形の肩の減
衰を補正することが出来ているのが分かる。

【００８８】同様に図１５は図１３に対応する波形であ
り、ノードｓ５からの送信波形は矩形であり、受信ノー
ドｄ１の波形は図１４と同様に遷移時間に急峻な鋭い波
形をなしている。これにより表皮効果などの信号波形の
肩の減衰を補正することが出来ているのが分かる。

【００８９】次に、波形が急峻にできる理由を図１８、
図１９を用いて説明する。

【００９０】図１８（１）はライトデータであり図１２
のｖｐｕｌｓｅ或いは図１６のＭＣ１０−１からのＮＲ
Ｚ信号波形である。これがメインライン１−１を伝搬
し、Ｔ１時間後、結合器Ｃ１とＣ２の接続点（分岐点）
に対応するメインライン１−１上の位置に到達するとす
る。この時刻の結合器Ｃ１に生成される信号が図１８
（２）となり、これは結合器Ｃ１がＭＳＬ(Micro Strip
Line)の場合、前方クロストーク（FWXT:Forward Cross
talk)として生じる。これはＭＣ１０−１の出力波形の
立上り時間（Ｔａ）と同程度のパルス幅となる。このＦ
ＷＸＴはメインライン１−１上を伝搬するパルスと同じ
速度で併走する性質を持ち、メインライン１−１上のＬ
２とＬ３の接続点に到達するのと同時刻に配線１−２の
分岐点であるＬ５とＬ６の接続点にクロストークとして
生じる。なお、結合器がＳＬ(Strip Line)の場合は結合
係数がゼロなのでＦＷＸＴは生じない。

【００９１】更に、メインライン１−１上のＮＲＺ信号
は終端に向かってＬ３上を無反射で伝搬するが、この伝
搬パルスが結合器Ｃ２に後方クロストーク（ＢＷＸＴ：
Backward Crosstalk)を生じさせる。このクロストーク
波形が図１８（３）である。このクロストーク波形図１
８（３）は結合器Ｃ２の配線長を往復伝搬する時間幅だ
け続く。

【００９２】例えば、結合器がガラスエポキシ系プリン
ト基板で出来ているとすると比誘電率はおおよそεｒ＝
４．６である。結合長が３０［ｍｍ］の場合、パルスの
伝搬速度を７．１５［ｐｓ／ｍｍ］（＝√（比誘電率＝
４．６）／光速）を掛けると、往復の伝搬遅延時間は４
２９［ｐｓ］となる。

【００９３】図１２に示す結合器Ｔ１では、結合器Ｃ１
で生じた前方クロストークと結合器Ｃ２で生じた後方ク
ロストーク信号が重畳される。これが図１８（４）であ
り、図１６のメモリチップ１０−２に伝搬する。

【００９４】表皮効果は波形の肩が鈍る現象であり、こ
の波形鈍りを打ち消すにはパルスの立上りをオーバーシ
ュートを起こせばよく、まさに図１８（４）はその通り
の波形になっている。図１８は図１６に於いてＭＣ１０
−１からチップ１０−２のデータ転送に関する波形であ
るが、同様にチップ１０−２からＭＣ１０−１のデータ
転送に対しても同じ波形が生成される。これを図１９を
用いて説明する。

【００９５】図１９（１）はチップ１０−２からのＮＲ
Ｚ信号である。これが配線１−２の分岐点に到達した
後、結合器Ｃ１（Ｌ５）とＣ２（Ｌ６）の両方に進行す
る。その後、図１８で説明した波形生成プロセスが逆方
向に生じる。図１９（２）はＭＣ１０−１側の図１５で
はｄ１の電圧波形である。ここで、結合器Ｃ１によるＦ
ＷＸＴが生成され伝送線Ｌ５を伝送するパルス波形と併
走して伝送線Ｌ２をパルスを増大させながら進行する。
他方、結合器Ｃ２による生成されたＢＷＸＴは配線１−
２の分岐点にパルスが入力したと同時刻に生成され、生
成されたＢＷＸＴは伝送線Ｌ２を進行する。このパルス
幅は図１８と同じＴｂ時間である。この結合器Ｃ１で生
成された前方クロストークと結合器Ｃ２で生成された後
方クロストークは伝送線Ｌ２を同時刻に進行し結果とし
て、図１９（２）の様な波形となる。これはＭＣ１０−
１ドライブの場合の図１８（４）と同じである。逆に、
図１３のｄ４側の波形は図１９（３）のようになる。こ
れは図１９（２）と到達時間を除いて同じ波形である。
なぜならば、メインライン１−１に生じるＢＷＸＴとＦ
ＷＸＴがＭＣ１０−１とは反対に結合器Ｃ２とＣ１でそ
れぞれ生成されるが、そのクロストーク生成過程は同じ
ためである。

【００９６】以上のようにＴ字型の結合器を用いた場
合、遷移時間のみエッジが急峻に立ち上がる（オーバー
シュート）にも関わらず、結合器Ｃ２のみ用いていた場
合と同じパルス幅を持ちパルス幅が太くならない。すな
わち、Ｔ字型結合器を用いても表皮効果による波形鈍り
を補正できると同時に結合器Ｃ２のみ用いた場合と同じ
パルス幅が保たれるので高速動作を低下させることはな
い。

【００９７】このオーバーシュート分はＦＷＸＴで生じ
ているので、Micro Strip Lineを結合器に選ぶべきであ
る。また、ＦＷＸＴに於いても基板の構成によってはそ
の前方クロストーク係数が正であったり負であったりす
るので正になるように基板の配線構造を選ぶことが重要
である。

【００９８】このように動作するので、図１６のメモリ
システムではＭＣ１０−１とメモリチップ１０−２〜１
０−４間で表皮効果による波形鈍りをＴ字型結合器Ｔ１
〜Ｔ３で生成されるオーバシュートにより補正できるの
でより高速化できる。

【００９９】次に、このＴ字型結合線路を用いたメモリ
システムを図１７を用いて説明する。本実施例の目的は
第１の実施例の高密度メモリ搭載の他に、高速データ転
送に不可欠なデータ取り込みタイミング設計を簡単にす
ることを目的としている。

【０１００】１０−１はメモリコントローラ（ＭＣ）
で、メモリチップ１０−２〜１０−７に対してリード信
号・ライト信号とクロック信号を送受信している。７ー
１はクロック信号用のメインラインである。７ー２〜７
ー７はメインライン７ー１と結合したＴ字型結合器であ
り、メモリチップ１０−２〜１０−７にそれぞれ接続さ
れている。

【０１０１】クロック信号ＣＬＫｏｕｔはＭＣ１０−１
からＭＣ１０−１内のクロック位相φに同期して出力さ
れ、メインライン７ー１を通ってＭＣ１０−１のクロッ
ク入力信号ＣＬＫｉｎに再入力される。メインライン７
ー１はＭＣ１０−１の近くで両端が終端されており、こ
の端での反射はほとんどない。

【０１０２】スイッチ９のライト，リード信号端子はデ
ータ用のメインライン８ー１に接続され、スイッチ９
は、ライト時にはWrite方向へ、リード時にはRead方向
に低インピーダンスで接続される。データ用のメインラ
イン８ー１と結合器８−２〜８−７はクロック用の配線
７−１と結合器７−２〜７−７と同じ配線位置（同形）
で配線されている。スイッチ９の伝搬遅延時間は有限の
値を持つが、この時間と等しい伝搬遅延時間を持つ配線
がクロック信号ＣＬＫｏｕｔの配線７−１に足されてお
り、ＭＣ１０−１から見て同形配線となる。

【０１０３】ここで、図１７にはＣＬＫ信号とデータ信
号のみ図示したがその他の信号、例えばアドレス信号や
制御信号、チップセレクト信号などチップに対して書き
込むだけの一方向の信号はスイッチ９の様な切替え器は
持つ必要がない。

【０１０４】ＭＣ１０−１からデータを書き込む場合
（ライト動作）を図２９を用いて説明する。符号とその
意味は図１７と同じである。

【０１０５】まず、ＭＣ１０−１はメモリ書き込に先立
ちスイッチ９を制御しWrite側に切り換えておく。バン
ク・ＲＡＳ／ＣＡＳアドレスを送信し、ライトデータ動
作の準備できた後、ＭＣ１０−１はＮＲＺのライトデー
タをクロックＣＬＫｏｕｔと同期して送出する。

【０１０６】例えば、メモリ１０−２に対して書き込み
動作を行う場合、送出されたクロック信号（ＣＬＫｏｕ
ｔ）とライトデータのＮＲＺ信号はそれぞれのＴ字型結
合器７−２，８−２でＲＴＺ信号に変換される。

【０１０７】クロック信号ＣＬＫｏｕｔは配線７−１、
７−２上を伝搬する経路Ｒ１でメモリ１０−２に到達す
る。ライトデータは配線８−１、８−２上を伝搬する経
路Ｒ２でメモリ１０−２に到達する。経路Ｒ１とＲ２は
スイッチ９を含めて等長配線であるので、結果としてメ
モリ１０−２においてクロック信号とライトデータが同
位相で到達することになる。ここで、位相とはクロック
信号とデータ信号の信号波形の位相を言い、同位相とは
位相差がリード／ライト動作では無視できるほど小さい
ことを言う。

【０１０８】同様に、他のメモリ１０−３〜１０−７に
対してもクロック信号とライトデータ信号の位相差は、
ＭＣ１０−１からの伝搬遅延時間の差はあるものの、同
形配線のため同じである。すなわち、クロック信号とラ
イトデータ信号の位相差は各メモリチップ１０−２〜１
０−７で同じなので、メモリ１０−２〜１０−７はクロ
ック信号ＣＬＫｏｕｔを用いてデータを取り込む（ラッ
チ）ことができる。このように、どのメモリに対して
も、同じ位相差を持つクロック信号ＣＬＫｏｕｔとライ
トデータを伝達できる。

【０１０９】ＭＣ１０−１からデータを読み出す場合
（リード動作）の動作を図３０を用いて説明する。

【０１１０】まず、ＭＣ１０−１はＲ／Ｗ信号をreadモ
ードにする。バンク・ＲＡＳ／ＣＡＳアドレスを送信し
て読み込みが準備できた後、アドレス指定されたメモリ
からＮＲＺ信号のリードデータがクロック信号ＣＬＫｏ
ｕｔに同期して送出される。

【０１１１】例えばメモリ１０−２から読み込むとす
る。クロック信号ＣＬＫｏｕｔは図２９と同じく配線７
−１，７−２の経路Ｒ３でメモリ１０−２に入力されて
いる。リードデータはメモリ１０−２から入力されたク
ロック信号ＣＬＫｏｕｔに同期して出力される。出力さ
れたリードデータは配線８−２，８−１の経路Ｒ４でス
イッチ９を会してＭＣ１０−１に入力される。すなわ
ち、ＭＣ１０−１からみてメモリ１０−２のリードデー
タの到着時刻は”経路Ｒ３の伝搬遅延時間”＋”メモリ
１０−２の入力クロックＣＬＫｏｕｔからリードデータ
信号までの出力時間”＋”経路Ｒ４の伝搬遅延時間”と
なり、これはどのメモリ１０−２〜１０−７に対しても
同じである。なぜならば、経路Ｒ３と経路Ｒ４の和がど
のメモリに対しても同じであるからである。すなわち、
ＭＣ１０−１から近いメモリ１０−２では経路Ｒ３は短
いがその分経路Ｒ４は長い。ＭＣ１０−１から遠いメモ
リ１０−３では経路Ｒ３は長いがその分経路Ｒ４は短
い。つまり、メモリチップはＭＣ１０−１に対し電気的
に伝搬遅延時間が近い場合も遠い場合もＭＣ１０−１に
対し同時刻にリードデータは到着することになる。この
ため、ＭＣ１０−１内では戻ってきたクロック信号ＣＬ
Ｋｉｎを用いれば、どの位置のメモリチップからのリー
ドデータであっても同位相でラッチできることになり、
データタイミングに掛かる設計が大幅に容易になる。

【０１１２】このようにライトデータに対してもリード
データに対しても同位相差とできるのは、方向性結合器
７ー２〜７ー７あるいは８ー２〜８ー７によるインピー
ダンスの乱れが無いこと、Ｔ字型結合器により前方にも
後方にも同じパルスを送出できることによる。この場合
でも更にＴ字型結合器を用いることで遷移時間パルスを
急峻にできるので表皮効果などの波形歪みに対しても有
効に高速動作させることができる。

【０１１３】次に、この実施例の更なる応用例を図２０
を用いて示す。

【０１１４】図２０は図１７に比べて、ＭＣ１０−１の
データ用の信号回路が異なる。これはライトデータとリ
ードデータ用のインタフェース回路を分けて、それぞれ
がドライバ及びレシーバを有する実施例である。ここ
で、ライトデータ送出用のドライバとリードデータ受信
用のレシーバの内部インピーダンスはメインライン７−
１，８ー１の特性インピーダンスＺｏと同じであり、Ｍ
Ｃ１０−１の端子に於いて信号の反射波はない。このよ
うに構成することで図１７と同じようにリード・ライト
データのタイミングが揃い、パルス遷移を急峻にでき、
高密度実装を実現できる上に、データ用の終端抵抗とス
イッチ９を無くすことができ低価格化を実現できる効果
がある。

【０１１５】次に、Ｔ字型結合器を用いた別の実施例を
図２１を用いて説明する。

【０１１６】本実施例に於いて図１７の実施例と異なる
のはＣＬＫ信号の変わりに、ストローブ信号（ＤＱＳ）
を用いて、データの送受信を行う点である。

【０１１７】ＤＱＳ信号はＭＣ１０−１の内部クロック
信号φに同期してデータライト時に送出される。メモリ
チップ１０−２〜１０−７は、メインライン８ー１に結
合したＴ字型結合器８ー２〜８ー７で生成されたライト
データ（ＤＱ信号）をＤＱＳ信号を用いてラッチする。
これは先の実施例（図２０）と同じくＤＱＳ信号とＤＱ
信号の伝搬位相差がどのメモリに於いても同じになる事
による。

【０１１８】リードデータに対しては、各チップからの
リードデータ（ＤＱ）は結合器とメインライン８ー１を
介してＭＣ１０−１に入力される。これと同時にリード
データを送出したメモリチップからはストローブ信号
（ＤＱＳ）も送出される。これによりメモリチップ１０
−２〜１０−７のＭＣ１０−１に対する遅延時間が異な
るような配置に対してもリードデータ（ＤＱ）とストロ
ーブ信号（ＤＱＳ）信号の位相差が等しいのでＭＣ１０
−１ではＤＱＳ信号によりリードデータＤＱをラッチす
ることができる。すなわち、配線を折り返さない場合で
もリードデータをタイミングを揃えて取り込むことがで
きる。更に、ＤＱＳ信号ＤＱ信号に対して図７、図８で
説明したようなメインラインに対し左右に結合する結合
器を用いることで高密度実装が可能となる。

【０１１９】次に高密度実装を実現する実施例を図２２
を用いて説明する。

【０１２０】図２２に於いて、メインライン１−１はＭ
Ｃ１０−１から引き出され、ＭＣ１０−１付近で分岐し
ており分岐配線の端がそれぞれ終端されている。メモリ
モジュール２−２〜２−９からの配線はこのメインライ
ン１−１と方向性結合器を構成することでデータの送受
信を可能としている。図２２ではメインライン１−１は
マザーボード１の上方の層（ｍ１）と下方の層（ｍ２）
にＭＣ１０−１付近で分岐しており、分岐したメインラ
イン１−１に対してモジュール２−２〜２−９からの配
線がそれぞれの層（ｃ１，Ｃ２）で交互に結合してい
る。

【０１２１】このようにメインライン１−１を分岐さ
せ、この分岐したメインライン１−１に対して結合器Ｃ
２〜Ｃ９を構成することにより、結合器Ｃ２〜Ｃ９の配
線長よりも短いピッチでメモリモジュールを実装するこ
とができる。

【０１２２】又、同様に図２３のように高密度実装が可
能な構成とできる。

【０１２３】ＭＣ１０−１から引き出されたメインライ
ン１−１はＭＣ１０−１付近の配線層ｍ１で左右に分岐
し、この分岐した配線が配線層ｍ２にそれぞれ折り返さ
れ、これら折り返されたメインライン１−１に対し結合
器Ｃ２〜Ｃ９を構成するようにメモリモジュール２−２
〜２−９が配置されている。この配置は図２２と比べて
ＭＣ１０−１がメモリモジュール２−２〜２−９に対し
て中央に配置されている。このように、製品を構成する
上で放熱や部品の干渉、といった実装上の制約条件に応
じて、図２２のような構成でも、図２３のような構成で
も実装が可能なことを示しており、製品設計に自由度を
増すことができる。

【０１２４】さて、上述の結合部を別の部品、すなわち
結合素子として構成してもよい。この実施例を図２４を
用いて説明する。

【０１２５】図２４（ａ）は方向性結合器を多数搭載し
たチップ（素子）６０を示す。図２４（ａ）のチップで
は４ビット分の信号端子ＤＡ１〜ＤＡ４，ＤＹ１〜ＤＹ
４，ＥＡ１〜ＥＡ４，ＥＹ１〜ＥＹ４を有する。４ビッ
トのデータ信号番号をｉで示すとすると、チップ６０内
では、端子ＤＡｉとＥＡｉ間の特性インピーダンスがＺ
ｏである配線と、端子ＤＹｉとＥＹｉ間の特性インピー
ダンスがＺｏである配線が設けられ、更にこれらの配線
間に方向性結合器Ｃｉが形成されている。結合器Ｃｉ同
士間の結合は無視できるぐらい小さい。これにより、ビ
ット間の干渉を低減できる。

【０１２６】この結合器６０の部材として、エポキシ系
樹脂上に形成された配線ばかりでなく、ポリイミド系樹
脂やアルミナやムライトなどのセラミック、更にシリコ
ン上に形成した配線であっても与える機能は同じであ
る。図２４（ａ）のように構成することにより、多ビッ
トの結合器をマザーボードに持たせなくても、別部品と
することができ、基板密度が更に上がるばかりでなくマ
ザーボード設計の自由度が増す。

【０１２７】また、図２４（ｂ）に示すように、終端電
源Ｖｔｔに接続された終端抵抗Ｒｔｔを内蔵するように
結合器チップ６１を構成しても良い。これは図２４
（ａ）に比べて、端子ＥＡｉに対応する部分に終端抵抗
を設けることでチップ上のピン数を減らすと共に、マザ
ーボード上から終端抵抗を減らすことができるという効
果がある。更に、図２４（ｃ）のように、Ｔ字型結合器
を両端に終端抵抗を内蔵するように構成しても良い。信
号の入出力は図２４（ｂ）と同じであるが結合器Ｃ１，
Ｃ１’の両端がＶｔｔ端子で終端されている。

【０１２８】なお、図２４（ｂ）、（ｃ）の素子６１，
或いは６２内の終端抵抗は実装設計上の自由度を高める
目的で素子６１，６２内に設けられたスイッチにより制
御されてもよい。例えば、スイッチをオンにすれば抵抗
が低インピーダンスとなり図２４（a）のように終端抵
抗のない状態になり、あるいはスイッチをオフにすれば
図２４（ｂ）のように抵抗値のある状態に制御できる。

【０１２９】図２４の結合素子をメモリシステムに応用
した実施例を図２５を用いて説明する。

【０１３０】図２５はＭＣ１０−１とメモリモジュール
２−２〜２−５に搭載されたメモリチップ間でデータを
送受信するシステムの基板断面を含む配線模式図であ
る。ＭＣ１０−１から引き出された配線１−１が結合素
子６１−２の図２４（ｂ）に示すＤＹｉに相当する端子
に接続され、結合素子６１−２のＤＡｉに相当する端子
にはメモリモジュール２−２が配線されている。

【０１３１】また、結合素子６１−２の端子ＥＹｉから
マザーボード１上に配線１−２が引き出され、第２の結
合素子６１−３に接続されて、配線は以降同様であり、
結合素子６１−５からの配線１−５は終端されている。

【０１３２】図２５のように配置配線することにより、
ＭＣ１０−１からのデータ信号は結合素子６１−２〜６
１−５を介してメモリモジュール２−２〜２−５に結合
し、データを伝送することができる。また、配線１−１
〜１−５と結合素子６１−２〜６１−５の特性インピー
ダンスがＭＣ１０−１から見た配線の特性インピーダン
スＺｏに一致していれば無反射で伝送することができこ
れにより低ノイズでデータ転送できる。また、結合素子
６１−２〜６１−５を別チップに構成することにより、
マザーボードの設計に自由度を持たせることができる。
すなわち、結合器の配線長が制限以下になるようにメモ
リモジュールを搭載することができ高密度実装が可能で
ある。また、マザーボード１の層構成に結合器を持たせ
なくて済むので層数を減らすことができ基板を低価格化
できる。更に、結合素子を別部品とすることにより、マ
ザーボード１の基板全体の中に結合器を設けるよりも、
部品の製造上のバラツキを抑える事ができる。

【０１３３】ここで、当然結合素子６１−２〜６１−５
はマザーボード１に対してメモリモジュール２−２側に
搭載するばかりでなく、裏面側に搭載することもでき
る。

【０１３４】次に、方向性結合器を用いたデータ転送に
好適なＭＣの内部ブロック図を図２６に示す。

【０１３５】点線で示した１０はＭＣの制御を示すブロ
ック図である。メモリへのアクセスはアドレス変換部１
７、リードデータ信号１５、ライトデータ１６を介して
行われる。すなわち、ライトアクセスは、アドレス変換
部１７でのアドレス計算によって、論理アドレスを物理
アドレスへ変換し、物理アドレスの番地に対応したメモ
リにデータ信号１６のデータを送る。これをＭＣ１０内
では、その他必要に応じてシーケンサ１９がＭＣ１０に
接続されているメモリに応じたタイミングで各ブロック
を制御する。例えば、ＲＡＳ，ＣＡＳの切替え、ベース
アドレスＢＡ、チップセレクトＣＳの送信のシーケンス
・タイミング管理を行う。これに必要ならばデータにＥ
ＣＣ(Error Correct Code)を生成部ＥＣＣｇにて生成
し、データに付加させて送信する。

【０１３６】同様に、リードアクセスに対してはメモリ
に対するリード要求とアドレスをＲＡＳ，ＣＡＳの切替
え、ベースアドレスＢＡ、チップセレクトＣＳの送信に
より行う。このほかに、当然、リードライト切替え信号
やデータマスク信号も含む場合もある。メモリがリード
データを送信したのを見計らってレシーバ５よりデータ
を受信し、ＥＣＣ部でデータエラーの検出訂正を行った
後、ＭＣ制御部１０はリード要求に対するデータを返す
働きを行う。尚、レシーバ５はＲＴＺ信号をＮＲＺ信号
に復調できる機能も持っている。このほかシーケンサ部
１９はドライバ６のイネーブル制御や、DRAMのリフレシ
ュ制御、ｐｏｗｅｒ ｏｎ制御なども当然行う。

【０１３７】このような機能を有することでシステムの
別の部位からのメモリアクセス要求、例えばI/O側から
のＤＭＡ転送要求や、プロセッサからのメモリアクセス
要求に対し、データのメモリへの格納（ライト）、参照
（リード）が可能である。

【０１３８】次に、図２７に本発明の方向性結合器を用
いたメモリバスシステムを応用した実施例を示す。

【０１３９】図２７は４つのＣＰＵとチップセット３０
０がプロセッサバス２０１により相互接続されている。
また、ＤＲＡＭを制御するメモリコントローラを内蔵す
るチップセット３００がメモリバス２０２により相互接
続されている。更にＰＣＩなどの周辺装置を接続するた
めのI/OポートＬＳＩとチップセット３００がI/Oバス２
０３により相互接続されている。また、グラフィックポ
ートとして、チップセット３００とグラフィック制御Ｌ
ＳＩがグラフィックバス２０４を介して接続されてい
る。

【０１４０】これらのバス２０１〜２０４はチップセッ
ト３００に接続されている。チップセット３００はバス
２０１〜２０４は各バス間のデータ送受信を司る。

【０１４１】ここで、メモリバス２０２に本発明の方向
性結合器を用いたデータ転送を行っている。これにより
メモリアクセルの高速動作が可能でスループットが向上
し、レイテンシが短くなるのでシステム性能が向上する
という効果がある。

【０１４２】又、本発明の方向性結合器を図２８のよう
にプロセッサモジュール４００内のキャシュメモリバス
４１０に応用しても同等な効果が得られる。この場合、
結合器はプロセッサモジュール内に構成され、例えば、
ＭＣＭ（Multi Chip Module)のように多数の半導体素子
を１つのパッケージに実装する技術を用いれば、キャシ
ュコントローラを内蔵するプロセッサとキャシュメモリ
とをパッケージに構成された結合器により結合させるこ
とができ、これにより高速なデータ転送が可能となる。

【０１４３】

【発明の効果】メインラインを折り返し、この折り返し
たメインラインに対し方向性結合器を構成することで、
メモリモジュールの間隔を方向性結合器の結合器の配線
長の半分程度に出来る。

【０１４４】Ｔ字型結合器を用いることで、波形が急峻
になり表皮効果に対して補償する効果がある。このた
め、高速動作が可能となる。

【０１４５】複数のメモリに対しメモリコントローラか
らのクロック信号とデータ信号の配線を折り返しクロッ
ク信号を再入力することで、リードデータとライトデー
タに時間差を無くすことができる。このことによりシス
テム設計に非常な容易になった。

【図面の簡単な説明】

【図１】第１の実施例を説明する図である。

【図２】第１の実施例の基板構成図である。

【図３】第１の実施例の別の基板構成図である。

【図４】第１の実施例の鳥瞰図である。

【図５】従来の方式である。

【図６】第２の実施例のメモリモジュールを高密度で実
装するための配線方式である。

【図７】第２の実施例の基板配線である。

【図８】第２の実施例の別の基板配線である。

【図９】メモリモジュールである。

【図１０】方向性結合式伝送用トランシーバを用いたメ
モリシステムである。

【図１１】方向性結合式伝送用トランシーバの内部構造
である。

【図１２】Ｔ字型結合器等価回路（ライト動作）であ
る。

【図１３】Ｔ字型結合器等価回路（リード動作）であ
る。

【図１４】シミュレーション波形（ライト動作）であ
る。

【図１５】シミュレーション波形（リード動作）であ
る。

【図１６】Ｔ字型結合器を用いたメモリシステムであ
る。

【図１７】リターンクロックとＴ字型結合器を用いたメ
モリシステムである。

【図１８】Ｔ字型結合器を用いたメモリシステムの説明
図（ライト動作）である。

【図１９】Ｔ字型結合器を用いたメモリシステムの説明
図（リード動作）である。

【図２０】リターンクロックとＴ字型結合器を用いたメ
モリシステムである。

【図２１】ＤＱＳ信号とＴ字型結合器を用いたメモリシ
ステムである。

【図２２】折り返し配線を用いた方向性結合式メモリ方
式である。

【図２３】折り返し配線を用いた方向性結合式メモリ方
式である。

【図２４】方向性結合素子である。

【図２５】方向性結合素子を用いたメモリシステムであ
る。

【図２６】メモリコントローラブロック図である。

【図２７】折り返しメインラインを用いたメモリバスを
持つシステムである。

【図２８】折り返しメインラインを用いたキャシュメモ
リバスを持つシステムである。

【図２９】メモリシステムのライト動作説明図である。

【図３０】メモリシステムのリード動作説明図である。

【符号の説明】

１・・・・・・・・・・・・・・・・・・・・プリント
基板（マザーボード） １−１・・・・・・・・・・・・・・・・・・メインラ
イン １−２〜１−８・・・・・・・・・・・・・・バス配線 ２、２−１〜２−６・・・・・・・・・・・・データ転
送を行う半導体素子をそれぞれ搭載するモジュール基板 ２−ａ〜２−ｄ・・・・・・・・・・・・・・メモリモ
ジュールを多数搭載するメモリサブシステム ３、３−１〜３−５ ・・・・・・・・・・・トランシ
ーバ ４ ・・・・・・・・・・・・・・・・・・・リード、
ライト方向制御信号 ５、５−１、５ー２，５−３，５−４ ・・・差動型レ
シーバ ６、・・・・・・・・・・・・・・・・・・・ドライバ ７，７−１ ・・・・・・・・・・・・・・・クロック
信号線 ８，８−１ ・・・・・・・・・・・・・・・データ信
号線 ９・・・・・・・・・・・・・・・・・・・・リードラ
イト切替えスイッチ １０・・・・・・・・・・・・・・・・・・・システム
チップセット １０−１・・・・・・・・・・・・・・・・・メモリコ
ントローラ（部） １０−２〜１０−８・・・・・・・・・・・・データ転
送を行う半導体素子（メモリ） １５・・・・・・・・・・・・・・・・・・・リードデ
ータ信号 １６・・・・・・・・・・・・・・・・・・・ライトデ
ータ信号 １７・・・・・・・・・・・・・・・・・・・アドレス
変換部 ２０−２〜２０−９ ・・・・・・・・・・・モジュー
ル内データバス ３０・・・・・・・・・・・・・・・・・・・プロセッ
サ（ＣＰＵ）部 ４０・・・・・・・・・・・・・・・・・・・グラフィ
ック部 ５０・・・・・・・・・・・・・・・・・・・Ｉ／Ｏ部 ６０、６１・・・・・・・・・・・・・・・・方向性結
合チップ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｐ 5/18 Ｈ０１Ｐ 5/18 Ｊ (72)発明者 常広 隆司 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 木村 光一 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 波多野 進 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 伊藤 和弥 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 管野 利夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内

Claims (25)

【特許請求の範囲】
1. 【請求項１】１つのバスマスタと複数のバススレーブ間
   でデータ転送を行うバスシステムにおいて、 該バスマスタから引き出された配線に対し該バススレー
   ブのそれぞれから引き出された配線の一部が非接触かつ
   近接して平行に配置された方向性結合器を形成し、 該バスマスタから終端抵抗まで引き出された該配線が折
   り返して配線され、該バスマスタからの該引出し配線の
   該バスマスタから折り返し点までの第１の配線部、及び
   折り返し点から終端抵抗までの第２の配線部に対し該バ
   ススレーブから引き出された該配線の一部を交互に順次
   配置して方向性結合器を構成することを特徴としたバス
   システム。
2. 【請求項２】請求項１において、 バスマスタからの引出し配線が前記バスマスタ付近にて
   ２つに分岐して引き出され、それぞれの分岐引き出し配
   線に対し該バススレーブから引き出された配線の一部が
   方向性結合器を構成することを特徴としたバスシステ
   ム。
3. 【請求項３】請求項２において、 該バスマスタと該バススレーブ間のデータ伝達を行うた
   め、該バスマスタから引き出された配線に対し該バスス
   レーブからそれぞれ引き出された配線の一部が非接触か
   つ近接して平行に配置されて方向性結合器を形成し、 該バスマスタからの引出し配線が該バスマスタ付近にて
   ２つに分岐して引き出されたそれぞれの分岐引き出し配
   線が折り返して配線され、該引出し配線の該分岐から折
   り返し点までの第１の配線部、及び折り返し点から終端
   抵抗までの第２の配線部に対し該バススレーブから引き
   出された該配線が方向性結合器を構成することを特徴と
   したバスシステム。
4. 【請求項４】請求項１、請求項２、請求項３において、 バスマスタからの引出し配線とバススレーブからの引出
   し配線により構成される方向性結合器がプリント配線基
   板に形成され、更に前記方向性結合器が前記プリント基
   板の同一配線層に形成されたことを特徴とするプリント
   配線基板。
5. 【請求項５】請求項１、請求項２、請求項３において、 バスマスタからの引出し配線とバススレーブからの引出
   し配線とにより構成される方向性結合器がプリント配線
   基板に形成され、更に前記方向性結合器のそれぞれが前
   記プリント基板の異なる配線層に形成されたことを特徴
   とするプリント配線基板。
6. 【請求項６】１つのバスマスタと複数のバススレーブ間
   でデータ転送を行うバスシステムにおいて、 該バスマスタと該バススレーブ間のデータ送受信を行う
   ため、該バスマスタから終端抵抗まで引き出された配線
   に対し該バススレーブのそれぞれから終端抵抗まで引き
   出された配線の一部が非接触かつ近接して平行に配置さ
   れて方向性結合器を形成し、 該バススレーブから引き出された該配線が、該バスマス
   タからの該引出し配線の同一基板層内の該バスマスタか
   らの該引出し配線の両側にそれぞれ形成された方向性結
   合器を、交互に順次配置することを特徴としたバスシス
   テム。
7. 【請求項７】請求項１、請求項２、請求項３、請求項
   ４、請求項５、請求項６において、 バスマスタとしてメモリコントローラの機能を有し、バ
   ススレーブとしてデータの読み書きできるメモリの機能
   を有し、前記バススレーブであるメモリを多数搭載した
   メモリモジュールがコネクタを介して前記バスマスタで
   あるメモリコントローラを搭載したプリント基板に接続
   されることを特徴としたメモリシステム。
8. 【請求項８】請求項７において、 メモリから方向性結合器に接続されるメモリモジュール
   内の引出し配線に、複数個の前記メモリが接続され、該
   メモリがメモリモジュールプリント基板の両面に搭載さ
   れたことを特徴とするメモリモジュール。
9. 【請求項９】２つのデータ用端子を有し、一方から他方
   へ双方向にデータの流れを制御する方向制御機構と、 ＮＲＺ（Non-Return to Zero）信号を入力しＮＲＺ信号
   で出力するバッファと、 ＲＴＺ（Return To Zero）信号を入力しＮＲＺ信号に復
   調出力するレシーバの機能を有するバッファとを持ち、 前記方向制御機構により双方向にデータの流れを制御し
   てデータ出力すること、及びＮＲＺ信号からＮＲＺ信号
   をあるいは、ＲＴＺ信号からＮＲＺ信号に信号変換して
   データ出力することを特徴とするトランシーバ。
10. 【請求項１０】請求項１〜３，請求項６〜７、及び、請
    求項９において、 方向性結合器が形成されたプリント基板に接続され、複
    数のメモリとＮＲＺからＲＴＺへ変換する前記トランシ
    ーバとを搭載したモジュールであって、前記方向性結合
    器からのＲＴＺ信号をＮＲＺ信号に前記トランシーバに
    て復調して前記メモリに伝え、前記メモリからのデータ
    をＮＲＺ信号のままドライブすることを特徴とするメモ
    リモジュール。
11. 【請求項１１】請求項１〜３，請求項６〜７、及び、請
    求項９において、 方向性結合器が形成されたプリント基板に接続され、メ
    モリコントローラを搭載したモジュールであって、前記
    方向性結合器からのＲＴＺ信号をＮＲＺ信号に復調して
    前記メモリコントローラに伝え、前記メモリコントロー
    ラからのデータをＮＲＺ信号のままドライブする前記ト
    ランシーバを有することを特徴とするメモリコントロー
    ラモジュール。
12. 【請求項１２】請求項１０記載のメモリモジュールと請
    求項１１記載のメモリコントローラモジュールとが接続
    されるプリント基板に方向性結合器が形成され、前記メ
    モリコントローラモジュール内のメモリコントローラと
    前記メモリモジュール内のメモリ間でデータの転送を行
    うことを特徴としたメモリシステム。
13. 【請求項１３】請求項１〜３，請求項６，７、１２にお
    いて、 １つのバスマスタと１つ以上のバススレーブ間でデータ
    転送を行うバスシステムであって、該バスマスタと該バ
    ススレーブ間のデータ伝達を行うため、該バスマスタか
    ら終端抵抗まで引き出された配線と近接して平行に配置
    することで形成される方向性結合器を構成する２つの配
    線を接続し、前記バススレーブから前記２つの配線の接
    続点までＴ字型に配線し、かつ、バススレーブ側のＴ字
    型の方向性結合器の両端を整合終端することでデータ転
    送を可能としたことを特徴とするバスシステム。
14. 【請求項１４】請求項１３において、 正の前方クロストーク係数を有する方向性結合器を２つ
    Ｔ字型に接続することで、バスマスタからＮＲＺ（Non-
    Return to Zero）信号のデータ転送において前記バスマ
    スタに近い側の前記方向性結合器により正の前方クロス
    トークを生成し、前記バスマスタに遠い側の前記方向性
    結合器により正の後方クロストークを生成し、接続点に
    てこれらが重ね合わされ、バススレーブに於いて、急峻
    な立上り又は立下がりを有するＲＴＺ（Return To Zer
    o）信号を生成することを特徴とする方向性結合器。
15. 【請求項１５】請求項１３，１４おいて、 メモリコントローラからクロック信号とデータ信号に対
    して配線が引き出し折り返され、 前記クロック信号と前記データ信号でそれぞれメモリか
    ら引き出された配線と前記メモリコントローラからの引
    出し配線がＴ字型結合器を構成し、前記メモリコントロ
    ーラから折り返し点までの配線部、及び折り返し点以降
    の配線部に対し、該メモリから引き出された前記クロッ
    ク信号と前記データ信号用の配線が交互に順次配置され
    て複数のＴ字型結合器を構成し、前記クロック信号と前
    記データ信号用のそれぞれの前記Ｔ字型結合器が、前記
    メモリと前記メモリコントローラとの間でデータ伝搬遅
    延時間が同じになるように構成したことを特徴とするメ
    モリシステム。
16. 【請求項１６】請求項１５おいて、 メモリコントローラからクロック信号に対する配線が引
    き出して折り返され、折り返された後の前記クロック信
    号が前記メモリコントローラに再び入力し、前記メモリ
    コントローラのデータ信号に対する折り返されたデータ
    信号用配線の両端が接続されたスイッチを、リード動作
    とライト動作に対して前記メモリコントローラのデータ
    信号の伝搬の向きとクロック信号伝搬の向きとが同じに
    なるように切り換え、更にメモリから引き出された配線
    と前記メモリコントローラからの引出し配線がＴ字型結
    合器を構成し、 ライト動作では、 前記メモリコントローラからはクロック信号に同期して
    ライトデータを送出し、前記スイッチはクロック信号の
    伝搬方向と同じ向きになるようにデータ信号の伝搬の向
    きを切り換え、前記メモリでは送信された前記クロック
    信号により同位相で到達したライトデータをラッチし、 リード動作では、 前記メモリからは受信された前記クロック信号に同期し
    てリードデータを送出し、前記スイッチはクロック信号
    の伝搬方向と同じ向きになるように前記ライト動作とは
    反対になるようデータ信号の伝搬の向きを切り換え、前
    記メモリコントローラに戻ってきた前記クロック信号を
    用いて前記メモリからの前記リードデータをラッチする
    ことを特徴とするメモリシステム。
17. 【請求項１７】請求項１５おいて、 メモリコントローラからクロック信号とデータ信号に対
    する配線が引き出して折り返され、 折り返された後の前記クロック信号が前記メモリコント
    ローラに再び入力し、 折り返された後の前記データ信号が前記メモリコントロ
    ーラに再び入力し、 前記メモリコントローラのデータ信号の伝搬の向きとク
    ロック信号伝搬の向きとで、信号伝搬遅延時間が同じに
    なるよう配線され、 前記メモリコントローラからはクロック信号に同期して
    ライトデータを送出し、前記メモリからは送信された前
    記クロック信号により、ライトデータをラッチし、 前記メモリからは受信された前記クロック信号に同期し
    てリードデータを送出し、前記メモリコントローラに戻
    ってきた前記クロック信号を用いて前記メモリからの前
    記リードデータをラッチすることを特徴とするメモリシ
    ステム。
18. 【請求項１８】請求項１３、請求項１４おいて、 メモリコントローラから引き出されたデータ信号とデー
    タストローブ信号用の配線が引き出され、 前記データ信号と前記データストローブ信号に対するメ
    モリから引き出された配線と前記メモリコントローラか
    らの引出し配線とがＴ字型結合器を構成し、 前記メモリコントローラからの前記データストローブ信
    号に同期してライトデータを送出し、前記メモリコント
    ローラに戻ってきた前記データストローブ信号を用いて
    メモリからのリードデータをラッチすることを特徴とす
    るメモリシステム。
19. 【請求項１９】配線の特性インピーダンスが一定な２つ
    の配線を非接触かつ近接して平行に配置してなる方向性
    結合器を複数信号分内蔵したことを特徴とする方向性結
    合素子。
20. 【請求項２０】請求項１９において、 ２つの配線からなり、１つの配線に対し片方の端子を整
    合終端した方向性結合器を複数信号分内蔵したことを特
    徴とする方向性結合素子。
21. 【請求項２１】請求項１９において、 終端されたＴ字型結合器を複数信号分内蔵したことを特
    徴とする方向性結合素子。
22. 【請求項２２】メモリコントローラとメモリを複数搭載
    するメモリモジュール間の結合に請求項１９、請求項２
    ０或いは請求項２１記載の方向性結合素子を用いたこと
    を特徴とするメモリシステム。
23. 【請求項２３】請求項１〜３、請求項６，７、或いは請
    求項１２或いは請求項１５〜１８、２２において、 リードデータ信号の送信にＮＲＺ信号を送信し、ライト
    データの取り込みにＲＴＺ信号を受信するインタフェー
    スを内蔵し、アドレス・制御信号用にＮＲＺの信号を受
    信するインタフェースを内蔵したことを特徴とするメモ
    リコントローラ。
24. 【請求項２４】請求項１〜３、請求項６，７、或いは請
    求項１２或いは請求項１５〜１８、２２において、 プロセッサが処理するデータを格納・読み込みのため、
    また、I/O部からＤＭＡ（Direct Memory Access）転送
    するため、或いはグラフィック部から画像表示するメモ
    リアクセスのため、方向性結合器を用いたメモリシステ
    ムを用いたことを特徴とする情報処理装置。
25. 【請求項２５】請求項１〜３、請求項６，７、或いは請
    求項１２或いは請求項１５〜１８、２２において、 プロセッサが処理するデータを格納・読み込みのため、
    ２次キャシュメモリに方向性結合器を用いたメモリシス
    テムを用いたことを特徴とするプロセッサ。