JP2000332249A - 半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 本願発明で開示する発明は、従来と比較し
て、さらに結晶成長に要する熱処理時間を短縮してプロ
セス簡略化を図る。 【解決手段】一つの活性層２０４を挟んで二つの触媒元
素導入領域２０１、２０２を配置して結晶化を行い、活
性層２０４が触媒元素導入領域２０１と、そこから成長
した結晶の先端部２０５に挟まれた領域に存在させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。

【０００４】ＴＦＴの活性層を形成する半導体薄膜とし
て、これまで非晶質シリコン膜（典型的にはアモルファ
スシリコン膜）が多用されてきたが、より動作速度の速
いＴＦＴの需要が高まり結晶質シリコン膜（典型的には
ポリシリコン膜）が主流になりつつある。この結晶質シ
リコン膜を得る技術としては、非晶質シリコン膜を成膜
した後、加熱処理またはレーザー光の照射によって結晶
化させる方法がよく用いられている。

【０００５】また、非晶質シリコン膜を成膜した後、非
晶質シリコン膜の結晶化を助長させるための触媒元素
（例えばニッケル）を導入し、加熱処理を行って結晶質
シリコン膜を得る技術（特開平６−２３２０５９号、特
開平７−３２１３３９号）が開示されている。この技術
によれば、短時間で均一な結晶質シリコン膜を得ること
ができる。

【０００６】しかし、非晶質シリコン膜の結晶化を助長
させるための触媒元素はＴＦＴの特性を悪化させる場合
が多い。そこで、結晶化させた後、触媒元素が高濃度に
存在する領域をエッチング等によって除去している。

【０００７】以下に非晶質シリコン膜の結晶化を助長さ
せるための触媒元素を用いた結晶化技術及び、触媒元素
が高濃度に存在する領域を除去する技術を具体的に示
す。

【０００８】図１において、１０１はシリコン膜、１０
２はシリコン膜面における帯状の領域（以下、触媒元素
導入領域と呼ぶ）である。また、１０３は触媒元素導入
領域以外のシリコン膜面を覆う酸化珪素マスクである。
なお、酸化珪素マスク１０３を用いることにより、触媒
元素導入領域１０２に触媒元素を選択的に導入する。

【０００９】まず、触媒元素を触媒元素導入領域１０２
に導入し、熱処理を行うことによって触媒元素導入領域
１０２から絶縁表面に対して平行な方向、かつ触媒元素
導入領域１０２の長辺に対してほぼ垂直な方向に結晶を
成長させる。なお、１０４は結晶成長の方向を示してい
る。

【００１０】こうして得られた結晶成長の先端部を１０
５とする。結晶成長の先端部１０５には触媒元素が高濃
度に存在することが知られている。ある結晶成長距離を
越えると、シリコン膜１０１のうち、帯状の触媒元素導
入領域１０２と触媒元素が高濃度に存在する結晶成長の
先端部１０５との間にＴＦＴの活性層を配置できる領域
が形成される。

【００１１】次いで、結晶成長の先端部１０５と帯状の
触媒元素導入領域１０２とで挟まれた領域を用いてＴＦ
Ｔの活性層を形成する際に、触媒元素が高濃度に存在す
る他の領域（少なくとも結晶成長の先端部１０５を含
む）をエッチングによって除去する。

【００１２】従来では、後の工程によりＴＦＴの活性層
となる領域が、結晶成長の先端部１０５と帯状の触媒元
素導入領域１０２とで挟まれた領域内に存在するよう
に、触媒元素導入領域１０２の配置を決定し、結晶化の
ための熱処理条件を決定していた。

【００１３】

【発明が解決しようとする課題】本願発明で開示する発
明は、従来と比較して、さらに結晶成長に要する熱処理
時間を短縮してプロセス簡略化を図ることを課題とす
る。

【００１４】また、近年の回路の微細化及び集積化に伴
い、少ないスペースに触媒元素導入領域を効率よく配置
することも本願発明の課題の一つである。

【００１５】従来では、後の工程によりＴＦＴの活性層
となる領域が、結晶成長の先端部と帯状の触媒元素導入
領域とで挟まれた領域内に存在するように、触媒元素導
入領域の配置を決定すればよいとされていた。また、触
媒元素は結晶化後の工程で除去しても、完全に除去する
のが困難であるため、必要最低限の量を導入すればよい
とされていた。

【００１６】そのため、触媒元素導入領域は、後の工程
によりＴＦＴの活性層となる領域に対して、一方の側に
一つ設けられていた。なお、一つの触媒元素導入領域
（幅ｗ＝１０μｍ）のみ配置された場合の５７０℃にお
ける結晶成長速度は約３μｍ／ｈｒ程度であった。

【００１７】本発明人らは、結晶成長条件が触媒元素導
入領域の幅及び配置間隔に大きく依存していることに着
目し、従来と比較して結晶成長を効率よく行う方法を見
出した。

【００１８】

【課題を解決するための手段】本明細書で開示する発明
の構成は、非晶質シリコン膜を形成する工程と、前記非
晶質シリコン膜に結晶化を助長する触媒元素を選択的に
導入する工程と、加熱処理により前記触媒元素が導入さ
れた領域から結晶成長させる工程と、前記結晶成長させ
た領域を用いてＴＦＴの活性層を形成する工程とを有す
ることを特徴とする半導体装置の作製方法である。

【００１９】また、他の発明の構成は、非晶質シリコン
膜を形成する工程と、前記非晶質シリコン膜に結晶化を
助長する触媒元素を選択的に導入する工程と、加熱処理
により前記触媒元素が導入された領域から結晶成長させ
る工程と、前記結晶成長させた領域に存在する前記触媒
元素を除去または低減させる工程と、前記触媒元素を除
去または低減された領域を用いてＴＦＴの活性層を形成
する工程とを有することを特徴とする半導体装置の作製
方法である。

【００２０】また、上記各構成において、前記触媒元素
を選択的に導入する工程は、前記非晶質シリコン膜の一
部を露呈させる開口部を有したマスクを用いて行われ、
前記マスクは、前記結晶成長を行わせた領域を挟んで複
数の開口部を有していることを特徴とする半導体装置の
作製方法。

【００２１】また、上記構成において、前記開口部と、
前記結晶成長を行わせた領域の端部との間にＴＦＴの活
性層を形成することを特徴としている。

【００２２】上記各構成において、前記結晶化を助長す
る触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ、Ｇｅ、Ｐｄか
ら選ばれた一種または複数種類であることを特徴として
いる。

【００２３】本明細書では、触媒元素導入領域の配置を
決定することにより、結晶成長を効率よく行う技術を以
下に説明する。

【００２４】本願発明人らは、図２に示したように、一
つの活性層２０４を挟んで二つの触媒元素導入領域２０
１、２０２を配置して結晶化を行う実験を行った。

【００２５】後の工程によりＴＦＴの活性層となる領域
２０４を２つの触媒元素導入領域２０１、２０２が挟ん
だ状態で結晶化を行えば、一方の触媒元素導入領域から
他方の触媒元素導入領域に向かって互いに結晶が成長す
ることになる。なお、ＴＦＴの活性層となる領域２０４
が触媒元素導入領域２０１と、そこから成長した結晶の
先端部２０５に挟まれた領域に存在するように、触媒元
素導入領域２０１が配置されているものとする。

【００２６】まず、６５ｎｍの膜厚を有する非晶質シリ
コン膜と、１５０ｎｍの膜厚を有する酸化珪素膜を積層
した。次いで、触媒元素導入領域２０１、２０２に触媒
元素を導入するため、酸化珪素膜に非晶質シリコン膜に
達する開口部を形成した。この開口部によって露呈され
たシリコン膜面における帯状の領域が触媒元素導入領域
となる。

【００２７】次いで、結晶成長を助長させる触媒元素と
してニッケルを用い、重量換算で１０ｐｐｍのニッケル
元素を含んだ酢酸ニッケルエタノール溶液を用いて触媒
元素導入領域にニッケル元素を導入した。最後に、５７
０℃の熱処理を行い結晶成長させた。

【００２８】図２において、結晶成長方向２０３（一方
の触媒元素導入領域２０１から、他方の触媒元素導入領
域２０２に向かう方向）における結晶成長速度をｖ、２
つの触媒元素導入領域２０１、２０２の間隔距離をｄと
する。また、触媒元素導入領域２０１、２０２の幅をｗ
とする。ここでは、ｗ＝１０μｍとした場合と、ｗ＝３
０μｍとした場合とでそれぞれ結晶化のための熱処理を
行った。

【００２９】上記条件において、２つの触媒元素導入領
域に挟まれた領域の間隔距離ｄの値から結晶成長速度ｖ
を算出したグラフを図３に示す。図３から明らかなよう
に、結晶成長速度ｖは間隔距離ｄに依存し、間隔距離ｄ
＜４００μｍの範囲においては、間隔距離ｄが大きけれ
ば結晶成長速度ｖは小さくなる。ただし、間隔距離ｄが
４００μｍを越えると結晶成長速度ｖは飽和する傾向に
ある。この飽和した結晶成長速度ｖの値は、１つの触媒
元素導入領域のみを配置して結晶化させた時の結晶成長
速度とほぼ等しい。

【００３０】このようにして本願発明人らは、結晶成長
条件が２つの触媒元素導入領域の間隔距離ｄに大きく依
存していることを見出した。また、触媒元素導入領域２
０２から触媒元素導入領域２０１へ向かう方向の結晶成
長速度も同様に間隔距離ｄに依存する。

【００３１】従って、所望の領域を挟んで２つの触媒元
素導入領域を配置し、その間隔距離ｄを小さくすれば効
率よく短時間で所望の領域の結晶化を行うことができ
る。ただし、間隔距離ｄは、結晶成長距離の２倍または
それ以上である。加えて、間隔距離ｄは、４００μｍ＞
ｄ≧２×（触媒元素導入領域２０１と活性層となる領域
２０４との間隔＋結晶成長方向２０３における活性層と
なる領域２０４の幅）である。

【００３２】また、触媒元素導入領域の幅ｗが広くなる
につれて、結晶成長速度ｖは大きくなる。従って、触媒
元素導入領域の幅ｗを広くすれば効率よく短時間で結晶
化を行うことができる。

【００３３】なお、熱処理条件等のパラメーターを変化
させても結晶成長速度ｖと間隔距離ｄとの間に成立する
関係は変わらなかった。

【００３４】図３の関係を利用して、結晶化を行いたい
領域を結晶化させるために必要な触媒元素導入領域の幅
ｗと間隔距離ｄを決定することにより結晶成長速度ｖを
上げて短時間で結晶化を行うことが可能となった。結晶
成長に要する時間を短縮することは、プロセス簡略化を
図る上で大変重要である。

【００３５】以下に触媒元素導入領域の幅ｗと間隔距離
ｄの決定手順の一例を示す。

【００３６】例えば、図３の関係を得た上記条件と同じ
条件（非晶質シリコン膜の膜厚は６５ｎｍ、触媒元素導
入用マスクに用いた酸化珪素膜の初期膜厚は１５０ｎ
ｍ、重量換算で１０ｐｐｍのニッケル元素を含んだ酢酸
ニッケルエタノール溶液を添加し、５７０℃の熱処理を
する）を用いて非晶質シリコン膜を結晶化させる場合を
考える。

【００３７】また、所望の領域（ここではＴＦＴの活性
層となる領域）は図４に示すように配置されている場合
を考える。図４において、活性層となる領域４０１、４
０２は２００μｍ間隔で配置されている。活性層となる
領域４０１、４０２の幅をそれぞれ２０μｍとした。

【００３８】ここでは、活性層となる領域４０１、４０
２と触媒元素導入領域との間のマージンを１０μｍとす
る。また、一方の触媒元素導入領域より成長した結晶の
先端部からのマージンを１０μｍとし、結晶の先端部に
挟まれた領域に活性層となる領域４０１、４０２を配置
する。従って、活性層となる領域４０１、４０２を結晶
化するための結晶成長距離は４０μｍ（１０μｍ＋２０
μｍ＋１０μｍ）以上必要である。

【００３９】１０μｍの幅ｗを有する３つの触媒元素導
入領域５０３、５０４、５０５をそれぞれ図５に示すよ
うに配置すると、間隔距離ｄは１９０μｍ（２００μｍ
−１０μｍ）となる。従って、図３より間隔距離ｄは１
９０μｍの時の結晶成長速度は約７μｍ／ｈｒであるこ
とが読みとれるので、結晶化に必要な熱処理時間は５．
７時間と算出できる。

【００４０】また、上記例とは他の例として所望の領域
（ここではＴＦＴの活性層となる領域）が図６に示すよ
うに配置されている場合を考える。図６において、活性
層となる領域６０１、６０２は５００μｍ間隔で配置さ
れている。活性層となる領域６０１、６０２の幅はそれ
ぞれ６０μｍである。

【００４１】この場合においては、同様に幅ｗが１０μ
ｍの触媒元素導入領域を配置したと仮定して算出した場
合（ｄ＝４９０μｍ）、結晶化に必要な時間は２７．８
時間となる。図５の配置に比べて図６の配置では結晶化
に要する時間が長くなってしまうことがわかる。従っ
て、図６の場合においては、触媒元素導入領域の幅ｗを
３０μｍとする。間隔距離ｄ＝４７０μｍとなり、図３
により結晶化に必要な時間は１１．４時間と算出でき
る。さらに、幅ｗを３０μｍ以上とすればさらに熱処理
時間を短縮できる。

【００４２】なお、触媒元素導入領域の幅ｗは結晶成長
速度ｖと間隔距離ｄとの関係が得られていれば、特に１
０μｍや３０μｍに限定されない。ただし、この触媒元
素導入領域の幅ｗは熱処理条件と、必要な結晶成長距離
に応じて決定することが望ましい。

【００４３】以上のように、図３を利用すれば、ある熱
処理時間において、必要な結晶成長距離を得るための触
媒元素導入領域の配置を決定することができる。

【００４４】以上の構成でなる本願発明について、以下
に示す発明の実施の形態でもってさらに詳細な説明を行
うこととする。

【００４５】

【発明の実施の形態】本発明の実施の形態について図８
〜１０を用いて説明する。ここでは、同一基板上に画素
部とその画素部を駆動するための駆動回路とを同時に作
製する方法について説明する。ただし、説明を簡単にす
るために駆動回路のうち、バッファー回路部の一部を図
示することとする。

【００４６】図８はバッファー回路部全体のうち端の部
分を示した図で、２つのインバーター回路８０１、８０
２が一番端に配置されており、図示しないが図の下側に
は同様な回路が周期的に配置されている。また、８０５
は結晶質シリコン膜のパターン、８０６はゲート線、８
０７、８０８、８０９はソース線である。

【００４７】まず、６５ｎｍの膜厚を有する非晶質シリ
コン膜と、１５０ｎｍの膜厚を有する酸化珪素膜を積層
した。次いで、触媒元素導入領域に触媒元素を導入する
ため、酸化珪素膜に非晶質シリコン膜に達する開口部を
形成した。この開口部によって露呈されたシリコン膜面
における帯状の領域が触媒元素導入領域となる。

【００４８】次いで、結晶成長を助長させる触媒元素と
してニッケルを用い、重量換算で１０ｐｐｍのニッケル
元素を含んだ酢酸ニッケルエタノール溶液を用いて触媒
元素導入領域にニッケル元素を導入した。

【００４９】各活性層の幅は６０μｍである。結晶成長
の先端部がＴＦＴの活性層に配置された場合、特性が悪
化する。従って、本発明においては、結晶成長の先端部
とＴＦＴの活性層との間にある程度のマージンをもたせ
て配置する。ただし、先端部は、偏差σで約１μｍ程度
のばらつきをもっていることを考慮に入れると、好まし
くは、マージンを２μｍ以上とすればよい。ここでは、
マージンを１０μｍとした。

【００５０】活性層となる領域を結晶化させるのに必要
な結晶成長距離は、８０μｍ（１０μｍ＋６０μｍ＋１
０μｍ）以上である。触媒元素導入領域の間隔距離ｄ
は、（５００−ｗ）μｍである。図３より、触媒元素導
入領域の幅ｗ＝１０μｍ、ｄ＝４９０μｍの場合、結晶
化に必要な時間は２７．８時間である。触媒元素導入領
域の幅ｗを１０μｍにした場合は、結晶化の時間が長く
なってしまう。従って、触媒元素導入領域の幅ｗを３０
μｍにする。図３より、ｗ＝３０μｍ、ｄ＝４７０μｍ
のときに結晶化に必要な時間は１２．４時間と算出でき
る。よって、５７０℃、１１．４時間の熱処理において
活性層となる領域に１０μｍのマージンを加えた領域を
結晶化することができる。

【００５１】よって、図９に示すように幅３０μｍの触
媒元素導入領域９１０、９１１を配置する。なお、図９
は図８に用いた同一の符号を用いた。

【００５２】以上のように、図３の関係を用いて各素子
に適した触媒元素導入領域の配置を決定することができ
る。

【００５３】こうして２つの触媒元素導入領域の間隔距
離ｄを調節して結晶成長速度を大きくし、短時間で結晶
化された結晶質シリコン膜を用いてＴＦＴや他の素子の
半導体部分に用いて半導体装置を完成させる。

【００５４】

【実施例】［実施例１］本実施例では本発明の構成につ
いて図１０〜図１３を用い、画素部とその周辺に設けら
れるドライバー回路の基本形態であるＣＭＯＳ回路を同
時に形成したアクティブマトリクス基板の作製方法につ
いて説明する。

【００５５】図１０（Ａ）において、基板１００１に
は、ガラス基板や石英基板やシリコン基板を使用するこ
とが望ましい。本実施例では石英基板を用いた。その他
にも金属基板またはステンレス基板の表面に絶縁膜を形
成したものを基板としても良い。本実施例の場合、８０
０℃以上の温度に耐えうる耐熱性を要求されるので、そ
れを満たす基板であればどのような基板を用いても構わ
ない。

【００５６】そして、基板１００１のＴＦＴが形成され
る表面には、２０〜１００ｎｍ（好ましくは４０〜８０
ｎｍ）の厚さの非晶質構造を含む半導体膜１００２を減
圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法で形
成する。なお、本実施例では６０ｎｍ厚の非晶質シリコ
ン膜を形成するが、後に熱酸化工程があるのでこの膜厚
が最終的なＴＦＴの活性層の膜厚になるわけではない。

【００５７】また、非晶質構造を含む半導体膜として
は、非晶質半導体膜、微結晶半導体膜があり、さらに非
晶質シリコンゲルマニウム膜などの非晶質構造を含む化
合物半導体膜も含まれる。さらに、基板上に下地膜と非
晶質シリコン膜とを大気解放しないで連続的に形成する
ことも有効である。そうすることにより基板表面の汚染
が非晶質シリコン膜に影響を与えないようにすることが
可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができる。

【００５８】次に、非晶質シリコン膜１００２上に珪素
（シリコン）を含む絶縁膜でなるマスク膜１００３を形
成し、パターニングによって開口部１００４a、１００
４bを形成する。この開口部によって露呈された非晶質
シリコン膜面における帯状の領域が、次の結晶化工程の
際に結晶化を助長する触媒元素を導入するための触媒元
素導入領域となる。（図１０（Ａ））

【００５９】この触媒元素導入領域の位置が後の結晶化
工程において重要となる。本実施例では図示しないが、
活性層となる領域から１０μｍのマージンをとり、帯状
の第１の触媒元素導入領域（幅ｗ＝１０μｍ）を配置し
た。そして、活性層となる領域を挟むように第２の触媒
元素導入領域を配置した。実施者は、図３を用いて、こ
の第１の触媒元素導入領域と第２の触媒元素導入領域と
の間隔距離ｄ及び触媒元素導入領域の幅ｗを適宜決定す
ればよい。本実施例ではｄ＝１９０μｍ、ｗ＝１０μｍ
とした。ただし、全て同じ間隔距離ｄや幅ｗにする必要
はなく、回路配置を考慮して、適宜実施者が決定すれば
よい。

【００６０】なお、珪素を含む絶縁膜としては、酸化シ
リコン膜、窒化シリコン膜、窒化酸化シリコン膜を用い
ることができる。窒化酸化シリコン膜は、珪素、窒素及
び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで
表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ₄
とＮ₂ＯとＮＨ₃を原料ガスとして作製することが可能で
あり、含有する窒素濃度が２５atomic%以上５０atomic%
未満とすると良い。

【００６１】また、このマスク膜１００３のパターニン
グを行うと同時に、後のパターニング工程の基準となる
マーカーパターンを形成しておく。マスク膜１００３を
エッチングする際に非晶質シリコン膜１００２も僅かに
エッチングされるが、この段差が後にマスク合わせの時
にマーカーパターンとして用いることができるのであ
る。

【００６２】次に、特開平１０−２４７７３５号公報
（米国出願番号０９／０３４，０４１に対応）に記載さ
れた技術に従って、結晶構造を含む半導体膜を形成す
る。同公報記載の技術は、非晶質構造を含む半導体膜の
結晶化に際して、結晶化を助長する触媒元素（ニッケ
ル、コバルト、ゲルマニウム、錫、鉛、パラジウム、
鉄、銅から選ばれた一種または複数種の元素）を用いる
結晶化手段である。

【００６３】具体的には、非晶質構造を含む半導体膜の
表面に触媒元素を保持させた状態で加熱処理を行い、非
晶質構造を含む半導体膜を、結晶構造を含む半導体膜に
変化させるものである。なお、結晶化手段としては、特
開平７−１３０６５２号公報の実施例１に記載された技
術を用いても良い。また、結晶質構造を含む半導体膜に
は、いわゆる単結晶半導体膜も多結晶半導体膜も含まれ
るが、同公報で形成される結晶構造を含む半導体膜は結
晶粒界を有している。

【００６４】なお、同公報では触媒元素を含む層をマス
ク膜上に形成する際にスピンコート法を用いているが、
触媒元素を含む薄膜をスパッタ法や蒸着法といった気相
法を用いて成膜する手段をとっても良い。

【００６５】また、非晶質シリコン膜は含有水素量にも
よるが、好ましくは４００〜５５０℃で１時間程度の加
熱処理を行い、水素を十分に脱離させてから結晶化させ
ることが望ましい。その場合、含有水素量を５atom％以
下とすることが好ましい。

【００６６】結晶化工程は、まず４００〜５００℃で１
時間程度の熱処理工程を行い、水素を膜中から脱離させ
た後、５００〜６５０℃（好ましくは５５０〜６００
℃）で６〜１６時間（好ましくは８〜１４時間）の熱処
理を行う。

【００６７】本実施例では、触媒元素としてニッケルを
用い、触媒元素導入領域の幅および位置を上述のように
工夫したため、５７０℃、５．７時間の熱処理で結晶化
することができた。その結果、開口部１００４a、１０
０４bを起点として概略基板と平行な方向（矢印で示し
た方向）に結晶化が進行し、巨視的な結晶成長方向が揃
った結晶構造を含む半導体膜（本実施例では結晶質シリ
コン膜）１００５a〜１００５dが形成された。(図１０
（Ｂ）)なお、１００５ｂと１００５ｃの境界は、結晶
成長がぶつかる領域であり、比較的高濃度にニッケルが
存在している。

【００６８】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
本実施例では、先ほど形成したマスク膜１００３をその
ままマスクとして１５族に属する元素（本実施例ではリ
ン）を添加する工程を行い、開口部１００４a、１００
４bで露出した結晶質シリコン膜に１×１０¹⁹〜１×１
０²⁰atoms/cm³の濃度でリンを含むリン添加領域（以
下、ゲッタリング領域という）１００６a、１００６bを
形成する。（図１０（Ｃ））

【００６９】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質シリコン膜中のニッケルは矢印の方向
に移動し、リンのゲッタリング作用によってゲッタリン
グ領域１００６a、１００６bに捕獲される。即ち、結晶
質シリコン膜中からニッケルが除去されるため、ゲッタ
リング後の結晶質シリコン膜１００７a〜１００７dに含
まれるニッケル濃度は、１×１０¹⁷atms/cm³以下、好ま
しくは１×１０¹⁶atms/cm³にまで低減することができ
る。

【００７０】次に、マスク膜１００３を除去し、結晶質
シリコン膜１００７a〜１００７d上に後の不純物添加時
のために保護膜１００８を形成する。保護膜１００８は
１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）
の厚さの窒化酸化シリコン膜または酸化シリコン膜を用
いると良い。この保護膜１００８は不純物添加時に結晶
質シリコン膜が直接プラズマに曝されないようにするた
めと、微妙な濃度制御を可能にするための意味がある。

【００７１】そして、その上にレジストマスク１００９
を形成し、保護膜１００８を介してｐ型を付与する不純
物元素（以下、ｐ型不純物元素という）を添加する。ｐ
型不純物元素としては、代表的には１３族に属する元
素、典型的にはボロンまたはガリウムを用いることがで
きる。この工程（チャネルドープ工程という）はＴＦＴ
のしきい値電圧を制御するための工程である。なお、こ
こではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ
励起したイオンドープ法でボロンを添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。

【００７２】この工程により１×１０¹⁵〜１×１０¹⁸at
oms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms/c
m³）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域１０１０a、１０１０bを形成する。な
お、本明細書中では上記濃度範囲でｐ型不純物元素を含
む不純物領域（但し、リンは含まれていない領域）をｐ
型不純物領域（ｂ）と定義する。（図１０（Ｄ））

【００７３】次に、レジストマスク１００９を除去し、
結晶質シリコン膜をパターニングして島状の半導体層
（以下、活性層という）１０１１〜１０１４を形成す
る。図示しないが、結晶質シリコン膜をエッチングする
際に基板または基板上に設けられている下地膜も僅かに
エッチングされる。そのため、触媒元素導入領域を配置
した跡がわずかに残る。

【００７４】なお、活性層１０１１〜１０１４は、ニッ
ケルを選択的に導入して結晶化することによって、非常
に結晶性の良い結晶質シリコン膜で形成されている。具
体的には、棒状または柱状の結晶が、特定の方向性を持
って並んだ結晶構造を有している。また、結晶化後、ニ
ッケルをリンのゲッタリング作用により除去又は低減し
ており、活性層１０１１〜１０１４中に残存する触媒元
素の濃度は、１×１０¹⁷atms/cm³以下、好ましくは１×
１０¹⁶atms/cm³である。（図１０（Ｅ））

【００７５】また、ｐチャネル型ＴＦＴの活性層１０１
１は意図的に導入された不純物元素を含まない領域であ
り、ｎチャネル型ＴＦＴの活性層１０１２〜１０１４は
ｐ型不純物領域（ｂ）となっている。本明細書中では、
この状態の活性層１０１１〜１０１４は全て真性または
実質的に真性であると定義する。即ち、ＴＦＴの動作に
支障をきたさない程度に不純物元素が意図的に導入され
ている領域が実質的に真性な領域と考えて良い。

【００７６】次に、プラズマＣＶＤ法またはスパッタ法
により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成す
る。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を
形成する。この珪素を含む絶縁膜は、他の珪素を含む絶
縁膜を単層または積層で用いても構わない。

【００７７】次に、８００〜１１５０℃（好ましくは９
００〜１０００℃）の温度で１５分〜８時間（好ましく
は３０分〜２時間）の熱処理工程を、酸化性雰囲気下で
行う（熱酸化工程）。本実施例では酸素雰囲気中に３体
積％の塩化水素を添加した雰囲気中で９５０℃、８０分
の熱処理工程を行う。なお、図１０（Ｄ）の工程で添加
されたボロンはこの熱酸化工程の間に活性化される。
（図１１（Ａ））

【００７８】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体層中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、本実施例では酸素雰囲気中にハロゲン元素を含ま
せた雰囲気としたが、１００％酸素雰囲気で行っても構
わない。

【００７９】この熱酸化工程の間、珪素を含む絶縁膜と
その下の活性層１０１１〜１０１４との界面においても
酸化反応が進行する。本願発明ではそれを考慮して最終
的に形成されるゲート絶縁膜１０１５の膜厚が５０〜２
００ｎｍ（好ましくは１００〜１５０ｎｍ）となるよう
に調節する。本実施例の熱酸化工程では、６０ｎｍ厚の
活性層のうち２５ｎｍが酸化されて活性層１０１１〜１
０１４の膜厚は４５ｎｍとなる。また、３０ｎｍ厚の珪
素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わる
ので、最終的なゲート絶縁膜１０１５の膜厚は１１０ｎ
ｍとなる。

【００８０】次に、新たにレジストマスク１０１６〜１
０１９を形成する。そして、ｎ型を付与する不純物元素
（以下、ｎ型不純物元素という）を添加してｎ型を呈す
る不純物領域１０２０〜１０２２を形成する。なお、ｎ
型不純物元素としては、代表的には１５族に属する元
素、典型的にはリンまたは砒素を用いることができる。
（図１１（Ｂ））

【００８１】この不純物領域１０２０〜１０２２は、後
にＣＭＯＳ回路およびサンプリング回路のｎチャネル型
ＴＦＴにおいて、ＬＤＤ領域として機能させるための不
純物領域である。なお、ここで形成された不純物領域に
はｎ型不純物元素が２×１０ ¹⁶〜５×１０¹⁹atoms/cm³
（代表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃
度で含まれている。本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と
定義する。

【００８２】なお、ここではフォスフィン（ＰＨ₃）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、ゲート膜１０１５を介して結晶質
シリコン膜にリンを添加する。

【００８３】次に、６００〜１０００℃（好ましくは７
００〜８００℃）の不活性雰囲気中で熱処理を行い、図
１１（Ｂ）の工程で添加されたリンを活性化する。本実
施例では８００℃、１時間の熱処理を窒素雰囲気中で行
う。（図１１（Ｃ））

【００８４】この時、同時にリンの添加時に損傷した活
性層及び活性層とゲート絶縁膜との界面を修復すること
が可能である。この活性化工程は電熱炉を用いたファー
ネスアニールが好ましいが、ランプアニールやレーザー
アニールといった光アニールを併用しても良い。

【００８５】この工程によりｎ型不純物領域（ｂ）１０
２０〜１０２２の境界部、即ち、ｎ型不純物領域（ｂ）
の周囲に存在する真性又は実質的に真性な領域（勿論、
ｐ型不純物領域（ｂ）も含む）との接合部が明確にな
る。このことは、後にＴＦＴが完成した時点において、
ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部
を形成しうることを意味する。

【００８６】次に、ゲート配線となる導電膜を形成す
る。なお、ゲート配線は単層の導電膜で形成しても良い
が、必要に応じて二層、三層といった積層膜とすること
が好ましい。本実施例では、第１導電膜１０２３と第２
導電膜１０２４とでなる積層膜を形成する。（図１１
（Ｄ））

【００８７】ここで第１導電膜１０２３、第２導電膜１
０２４としては、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を主成分とする導電膜（代表的には窒化タンタル
膜、窒化タングステン膜、窒化チタン膜）、または前記
元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金
膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）
を用いることができる。

【００８８】なお、第１導電膜１０２３は１０〜５０ｎ
ｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜１０
２４は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、第１導電膜１０２
３として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜
を、第２導電膜１０２４として、３５０ｎｍ厚のタング
ステン膜を用いる。なお、図示しないが、第１導電膜１
０２３の下にシリコン膜を２〜２０ｎｍ程度の厚さで形
成しておくことは有効である。これによりその上に形成
される導電膜の密着性の向上と、酸化防止を図ることが
できる。

【００８９】また、第１導電膜１０２３として窒化タン
タル膜、第２導電膜としてタンタル膜を用いることも有
効である。

【００９０】次に、第１導電膜１０２３と第２導電膜１
０２４とを一括でエッチングして４００ｎｍ厚のゲート
配線１０２５〜１０２８を形成する。この時、ドライバ
ー回路に形成されるゲート配線１０２６、１０２７はｎ
型不純物領域（ｂ）１０２０〜１０２２の一部とゲート
絶縁膜１０１５を介して重なるように形成する。この重
なった部分が後にＬov領域となる。なお、ゲート配線１
０２８a、１０２８bは断面では二つに見えるが実際は連
続的に繋がった一つのパターンから形成されている。
（図１１（Ｅ））

【００９１】次に、レジストマスク１０２９を形成し、
ｐ型不純物元素（本実施例ではボロン）を添加して高濃
度にボロンを含む不純物領域１０３０、１０３１を形成
する。本実施例ではジボラン（Ｂ₂Ｈ₆）を用いたイオン
ドープ法（勿論、イオンインプランテーション法でも良
い）により３×１０²⁰〜３×１０²¹atoms/cm³（代表的
には５×１０²⁰〜１×１０²¹atoms/cm³）濃度でボロン
を添加する。なお、本明細書中では上記濃度範囲でｐ型
不純物元素を含む不純物領域をｐ型不純物領域（ａ）と
定義する。（図１２（Ａ））

【００９２】次に、レジストマスク１０２９を除去し、
ゲート配線及びｐチャネル型ＴＦＴとなる領域を覆う形
でレジストマスク１０３２〜１０３４を形成する。そし
て、ｎ型不純物元素（本実施例ではリン）を添加して高
濃度にリンを含む不純物領域１０３５〜１０４１を形成
する。ここでも、フォスフィン（ＰＨ₃）を用いたイオ
ンドープ法（勿論、イオンインプランテーション法でも
良い）で行い、この領域のリンの濃度は１×１０²⁰〜１
×１０²¹atoms/cm³（代表的には２×１０²⁰〜５×１０
²¹atoms/cm³）とする。（図１２（Ｂ））

【００９３】なお、本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ａ）と
定義する。また、不純物領域１０３５〜１０４１が形成
された領域には既に前工程で添加されたリンまたはボロ
ンが含まれるが、十分に高い濃度でリンが添加されるこ
とになるので、前工程で添加されたリンまたはボロンの
影響は考えなくて良い。従って、本明細書中では不純物
領域１０３５〜１０４１はｎ型不純物領域（ａ）と言い
換えても構わない。

【００９４】次に、レジストマスク１０３２〜１０３４
を除去し、珪素を含む絶縁膜でなるキャップ膜１０４２
を形成する。膜厚は２５〜１００ｎｍ（好ましくは３０
〜５０ｎｍ）とすれば良い。本実施例では２５ｎｍ厚の
窒化珪素膜を用いることとする。キャップ膜１０４２は
後の活性化工程でゲート配線の酸化を防ぐ保護膜として
も機能するが、厚く形成しすぎると応力が強くなって膜
はがれ等の不具合が発生するので好ましくは１００ｎｍ
以下とすることが好ましい。

【００９５】次に、ゲート配線１０２５〜１０２８をマ
スクとして自己整合的にｎ型不純物元素（本実施例では
リン）を添加する。こうして形成された不純物領域１０
４３〜１０４６には前記ｎ型不純物領域（ｂ）の１／２
〜１／１０（代表的には１／３〜１／４）の濃度（但
し、前述のチャネルドープ工程で添加されたボロン濃度
よりも５〜１０倍高い濃度、代表的には１×１０¹⁶〜５
×１０¹⁸atoms/cm³、典型的には３×１０¹⁷〜３×１０
¹⁸atoms/cm³、）でリンが添加されるように調節する。
なお、本明細書中では上記濃度範囲でｎ型不純物元素を
含む不純物領域（但し、ｐ型不純物領域（ａ）を除く）
をｎ型不純物領域（ｃ）と定義する。（図１２（Ｃ））

【００９６】この工程では１０５ｎｍの膜厚の絶縁膜
（キャップ膜１０４２とゲート絶縁膜１０１５との積層
膜）を通してリンを添加することになるが、ゲート配線
１０３４a、１０３４bの側壁に形成されたキャップ膜も
マスクとして機能する。即ち、キャップ膜１０４２の膜
厚に相当する長さのオフセット領域が形成されることに
なる。なお、オフセット領域とは、チャネル形成領域に
接して形成され、チャネル形成領域と同一組成の半導体
膜でなるが、ゲート電圧が印加されないため反転層（チ
ャネル領域）を形成しない高抵抗な領域を指す。オフ電
流値を下げるためにはＬＤＤ領域とゲート配線の重なり
を極力抑えることが重要であり、そういう意味でオフセ
ット領域を設けることは有効と言える。

【００９７】なお、本実施例のように、チャネル形成領
域にも１×１０¹⁵〜１×１０¹⁸atoms/cm³の濃度でｐ型
不純物元素を含んでいる場合、当然オフセット領域にも
同濃度でｐ型不純物元素が含まれる。

【００９８】このオフセット領域の長さは、実際にゲー
ト配線の側壁に形成されるキャップ膜の膜厚や不純物元
素を添加する際の回り込み現象（マスクの下に潜り込む
ように不純物が添加される現象）によって決まるが、Ｌ
ＤＤ領域とゲート配線との重なりを抑えるという観点か
らすれば、本願発明のようにｎ型不純物領域（ｃ）を形
成する際に、前もってキャップ膜を形成しておくことは
非常に有効である。

【００９９】なお、この工程ではゲート配線で隠された
部分を除いて全ての不純物領域にも１×１０¹⁶〜５×１
０¹⁸atoms/cm³の濃度でリンが添加されているが、非常
に低濃度であるため各不純物領域の機能には影響を与え
ない。また、ｎ型不純物領域（ｂ）１０４３〜１０４６
には既にチャネルドープ工程で１×１０¹⁵〜１×１０ ¹⁸
atoms/cm³の濃度のボロンが添加されているが、この工
程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１
０倍の濃度でリンが添加されるので、この場合もボロン
はｎ型不純物領域（ｂ）の機能には影響を与えないと考
えて良い。

【０１００】但し、厳密にはｎ型不純物領域（ｂ）１０
４７、１０４８のうちゲート配線に重なった部分のリン
濃度が２×１０¹⁶〜５×１０¹⁹atoms/cm³のままである
のに対し、ゲート配線に重ならない部分はそれに１×１
０¹⁶〜５×１０¹⁸atoms/cm³の濃度のリンが加わってお
り、若干高い濃度でリンを含むことになる。

【０１０１】次に、第１層間絶縁膜１０４９を形成す
る。第１層間絶縁膜１０４９としては、珪素を含む絶縁
膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化
酸化シリコン膜またはそれらを組み合わせた積層膜で形
成すれば良い。また、膜厚は１００〜４００ｎｍとすれ
ば良い。本実施例では、プラズマＣＶＤ法でＳｉＨ₄、
Ｎ₂Ｏ、ＮＨ₃を原料ガスとし、２００ｎｍ厚の窒化酸化
シリコン膜（但し窒素濃度が２５〜５０atomic%）を用
いる。

【０１０２】その後、それぞれの濃度で添加されたｎ型
またはｐ型不純物元素を活性化するために熱処理工程を
行った。この工程はファーネスアニール法、レーザーア
ニール法、ランプアニール法またはそれらを併用して行
うことができる。ファーネスアニール法で行う場合は、
不活性雰囲気中において５００〜８００℃、好ましくは
５５０〜６００℃で行えば良い。本実施例では６００
℃、４時間の熱処理を行い、不純物元素を活性化する。
（図１２（Ｄ））

【０１０３】なお、本実施例では窒化シリコン膜１０４
２と窒化酸化シリコン膜１０４９とを積層した状態でゲ
ート配線を覆い、その状態で活性化工程を行っている。
本実施例ではタングステンを配線材料として用いている
が、タングステン膜は非常に酸化に弱いことが知られて
いる。即ち、保護膜で覆って酸化してもピンホールが保
護膜に存在すればただちに酸化されてしまう。ところ
が、本実施例では酸化防止膜としては非常に有効な窒化
シリコン膜を用い、且つ、窒化シリコン膜に対して窒化
酸化シリコン膜を積層しているため、窒化シリコン膜の
ピンホールの問題を気にせずに高い温度で活性化工程を
行うことが可能である。

【０１０４】次に、活性化工程の後、３〜１００％の水
素を含む雰囲気中で、３００〜４５０℃で１〜４時間の
熱処理を行い、活性層の水素化を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。

【０１０５】活性化工程を終えたら、第１層間絶縁膜１
０４９の上に５００ｎｍ〜１．５μm厚の第２層間絶縁
膜１０５０を形成する。本実施例では第２層間絶縁膜１
０５０として８００ｎｍ厚の酸化シリコン膜をプラズマ
ＣＶＤ法により形成する。こうして第１層間絶縁膜（窒
化酸化シリコン膜）１０４９と第２層間絶縁膜（酸化シ
リコン膜）１０５０との積層膜でなる１μｍ厚の層間絶
縁膜を形成する。

【０１０６】なお、後の工程で耐熱性が許せば、第２層
間絶縁膜１０５０として、ポリイミド、アクリル、ポリ
アミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテ
ン）等の有機樹脂膜を用いることも可能である。

【０１０７】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１０５１〜１０５４と、ドレイン配線１
０５５〜１０５７を形成する。なお、ＣＭＯＳ回路を形
成するためにドレイン配線１０５５はｐチャネル型ＴＦ
Ｔとｎチャネル型ＴＦＴとの間で共通化されている。ま
た、図示していないが、本実施例ではこの配線を、Ｔｉ
膜を２００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎ
ｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した
３層構造の積層膜とする。（図１３（Ａ））

【０１０８】次に、パッシベーション膜１０５８とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成する。この時、本実施例では膜
の形成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いて
プラズマ処理を行い、成膜後に熱処理を行う。この前処
理により励起された水素が第１、第２層間絶縁膜中に供
給される。この状態で熱処理を行うことで、パッシベー
ション膜１０５８の膜質を改善するとともに、第１、第
２層間絶縁膜中に添加された水素が下層側に拡散するた
め、効果的に活性層を水素化することができる。

【０１０９】また、パッシベーション膜１０５８を形成
した後に、さらに水素化工程を行っても良い。例えば、
３〜１００％の水素を含む雰囲気中で、３００〜４５０
℃で１〜１２時間の熱処理を行うと良く、あるいはプラ
ズマ水素化法を用いても同様の効果が得られる。なお、
水素化工程後に画素電極とドレイン配線を接続するため
のコンタクトホールを形成する位置において、パッシベ
ーション膜１０５８に開口部（図示せず）を形成してお
いても良い。

【０１１０】その後、有機樹脂からなる第３層間絶縁膜
１０５９を約１μmの厚さに形成する。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
する。

【０１１１】次に、画素部となる領域において、第３層
間絶縁膜１０５９上に遮蔽膜１０６０を形成する。な
お、本明細書中では光と電磁波を遮るという意味で遮蔽
膜という文言を用いる。遮蔽膜１０６０はアルミニウム
（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ば
れた元素でなる膜またはいずれかの元素を主成分とする
膜で１００〜３００ｎｍの厚さに形成する。本実施例で
は1wt%のチタンを含有させたアルミニウム膜を１２５ｎ
ｍの厚さに形成する。

【０１１２】なお、第３層間絶縁膜１０５９上に酸化シ
リコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、こ
の上に形成する遮蔽膜の密着性を高めることができる。
また、有機樹脂で形成した第３層間絶縁膜１０５９の表
面にＣＦ₄ガスを用いたプラズマ処理を施すと、表面改
質により膜上に形成する遮蔽膜の密着性を向上させるこ
とができる。

【０１１３】また、このチタンを含有させたアルミニウ
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、ドライバー回路内で回路
間をつなぐ接続配線を形成できる。但し、その場合は遮
蔽膜または接続配線を形成する材料を成膜する前に、予
め第３層間絶縁膜にコンタクトホールを形成しておく必
要がある。

【０１１４】次に、遮蔽膜１０６０の表面に陽極酸化法
またはプラズマ酸化法（本実施例では陽極酸化法）によ
り２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚
さの酸化物１０６１を形成する。本実施例では遮蔽膜１
０６０としてアルミニウムを主成分とする膜を用いたた
め、陽極酸化物１０６１として酸化アルミニウム膜（ア
ルミナ膜）が形成される。

【０１１５】この陽極酸化処理に際して、まず十分にア
ルカリイオン濃度の小さい酒石酸エチレングリコール溶
液を作製する。これは１５％の酒石酸アンモニウム水溶
液とエチレングリコールとを２：８で混合した溶液であ
り、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白
金電極を設け、遮蔽膜１０６０が形成されている基板を
溶液に浸し、遮蔽膜１０６０を陽極として、一定（数ｍ
Ａ〜数十ｍＡ）の直流電流を流す。

【０１１６】溶液中の陰極と陽極との間の電圧は陽極酸
化物の成長に従い時間と共に変化するが、定電流のまま
１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到
達電圧４５Ｖに達したところで陽極酸化処理を終了させ
る。このようにして遮蔽膜１０６０の表面には厚さ約５
０ｎｍの陽極酸化物１０６１を形成することができる。
また、その結果、遮蔽膜１０６０の膜厚は９０ｎｍとな
る。なお、ここで示した陽極酸化法に係わる数値は一例
にすぎず、作製する素子の大きさ等によって当然最適値
は変化しうるものである。

【０１１７】また、ここでは陽極酸化法を用いて遮蔽膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）
膜、酸化タンタル膜または有機樹脂膜を用いても良い。
さらに、これらを組み合わせた積層膜を用いても良い。

【０１１８】次に、第３層間絶縁膜１０５９、パッシベ
ーション膜１０５８にドレイン配線１０５７に達するコ
ンタクトホールを形成し、画素電極１０６２を形成す
る。なお、画素電極１０６３は隣接する別の画素の画素
電極である。画素電極１０６２、１０６３は、透過型液
晶表示装置とする場合には透明導電膜を用い、反射型の
液晶表示装置とする場合には金属膜を用いれば良い。こ
こでは透過型の液晶表示装置とするために、酸化インジ
ウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ
法で形成する。

【０１１９】また、この時、画素電極１０６２と遮蔽膜
１０６０とが陽極酸化物１０６１を介して重なり、保持
容量（キャハ゜シタンス・ストレーシ゛）１０６４を形成する。なお、
この場合、遮蔽膜１０６０をフローティング状態（電気
的に孤立した状態）か固定電位、好ましくはコモン電位
（データとして送られる画像信号の中間電位）に設定し
ておくことが望ましい。

【０１２０】こうして同一基板上に、ドライバー回路と
画素部とを有したアクティブマトリクス基板が完成し
た。なお、図１３（Ｂ）においては、ドライバー回路に
はｐチャネル型ＴＦＴ１３０１、ｎチャネル型ＴＦＴ１
３０２、１３０３が形成され、画素部にはｎチャネル型
ＴＦＴでなる画素ＴＦＴ１３０４が形成される。

【０１２１】ドライバー回路のｐチャネル型ＴＦＴ１３
０１には、チャネル形成領域１２０１、ソース領域１２
０２、ドレイン領域１２０３がそれぞれｐ型不純物領域
（ａ）で形成される。但し、厳密にはソース１２０２領
域及びドレイン領域１２０３に１×１０¹⁶〜５×１０¹⁸
atoms/cm³の濃度でリンを含んでいる。

【０１２２】また、ｎチャネル型ＴＦＴ１３０２には、
チャネル形成領域１２０４、ソース領域１２０５、ドレ
イン領域１２０６、そしてチャネル形成領域とドレイン
領域との間に、ゲート絶縁膜を介してゲート配線と重な
った領域（本明細書中ではこのような領域をＬov領域と
いう。なお、ovはoverlapの意味で付した。）１２０７
が形成される。この時、Ｌov領域１２０７は２×１０¹⁶
〜５×１０¹⁹atoms/cm ³の濃度でリンを含み、且つ、ゲ
ート配線と全部重なるように形成される。

【０１２３】また、ｎチャネル型ＴＦＴ１３０３には、
チャネル形成領域１２０８、ソース領域１２０９、ドレ
イン領域１２１０、そしてチャネル形成領域を挟むよう
にしてＬＤＤ領域１２１１、１２１２が形成される。即
ち、ソース領域とチャネル形成領域との間及びドレイン
領域とチャネル形成領域との間にＬＤＤ領域が形成され
る。

【０１２４】なお、この構造ではＬＤＤ領域１２１１、
１２１２の一部がゲート配線と重なるように配置された
ために、ゲート絶縁膜を介してゲート配線と重なった領
域（Ｌov領域）とゲート配線と重ならない領域（本明細
書中ではこのような領域をＬoff領域という。なお、off
はoffsetの意味で付した。）が実現されている。

【０１２５】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ１３０２のＬov領域２０７の長さ（幅）
は０．３〜３．０μｍ、代表的には０．５〜１．５μｍ
とすれば良い。また、ｎチャネル型ＴＦＴ１３０３のＬ
ov領域の長さ（幅）は０．３〜３．０μｍ、代表的には
０，５〜１．５μｍ、Ｌoff領域の長さ（幅）は１．０
〜３．５μｍ、代表的には１．５〜２．０μｍとすれば
良い。また、画素ＴＦＴ１３０４に設けられるＬoff領
域１２１７〜１２２０の長さ（幅）は０．５〜３．５μ
ｍ、代表的には２．０〜２．５μｍとすれば良い。

【０１２６】なお、本発明は本実施例に示した保持容量
の構造に限定される必要はない。例えば、本出願人によ
る特願平９−３１６５６７号出願、特願平９−２７３４
４４号出願または特願平１０−２５４０９７号出願に記
載された構造の保持容量を用いることもできる。

【０１２７】次いで上記基板から、液晶表示装置を作製
する工程を説明する。図１４に示すように、図１３
（Ｂ）の状態の画素部及びドライバー回路が形成された
基板に対し、配向膜１４０１を形成する。本実施例では
配向膜としてポリイミド膜を用いる。また、対向基板１
４０２には、透明導電膜１４０３と、配向膜１４０４と
を形成する。なお、対向基板には必要に応じてカラーフ
ィルターや遮蔽膜を形成しても良い。

【０１２８】次に、配向膜を形成した後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って配
向するように調節する。そして、画素部と、ドライバー
回路が形成された基板と対向基板とを、公知のセル組み
工程によってシール材やスペーサなどを介して貼りあわ
せる。その後、両基板の間に液晶１４０５を注入し、封
止剤によって完全に封止する。液晶には公知の液晶材料
を用いれば良い。このようにして図１４に示す液晶表示
装置が完成する。

【０１２９】次に、この液晶表示装置の構成を、図１５
の斜視図を用いて説明する。なお、図１５は、図１４の
断面構造図と対応付けるため、共通の符号を用いてい
る。石英基板１００１上には、画素部１５０１と、ゲー
ト側ドライバー回路１５０２と、ソース側ドライバー回
路１５０３が形成されている。画素部の画素ＴＦＴ１３
０４はｎチャネル型ＴＦＴであり、周辺に設けられるド
ライバー回路はＣＭＯＳ回路を基本として構成されてい
る。ゲート側ドライバー回路１５０２と、ソース側ドラ
イバー回路１５０３はそれぞれゲート配線１０２８とソ
ース配線１０５４で画素部１５０１に接続されている。
また、ＦＰＣ１５０４が接続された外部入出力端子１５
０５からドライバー回路の入出力端子までの接続配線１
５０６、１５０７が設けられている。

【０１３０】次に、図１５に示した液晶表示装置の回路
構成の一例を図１６に示す。本実施例の液晶表示装置
は、ソース側ドライバー回路１６０１、ゲート側ドライ
バー回路（Ａ）１６０７、ゲート側ドライバー回路
（Ｂ）１６１１、プリチャージ回路１６１２、画素部１
６０６を有している。なお、本明細書中において、ドラ
イバー回路には画像信号処理回路１６０１およびゲート
側ドライバー回路１６０７が含まれる。

【０１３１】ソース側ドライバー回路１６０１は、シフ
トレジスタ回路１６０２、レベルシフタ回路１６０３、
バッファ回路１６０４、サンプリング回路１６０５を備
えている。また、ゲート側ドライバー回路（Ａ）１６０
７は、シフトレジスタ回路１６０８、レベルシフタ回路
１６０９、バッファ回路１６１０を備えている。ゲート
側ドライバー回路（Ｂ）１６１１も同様な構成である。

【０１３２】なお、本実施例の構成は、図１０〜１４に
示した工程に従ってＴＦＴを作製することによって容易
に実現することができる。また、本実施例では画素部と
ドライバー回路の構成のみ示しているが、実施例１の作
製工程に従えば、その他にも信号分割回路、分周波回
路、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回
路、さらにはマイクロプロセッサ回路などの信号処理回
路（論理回路と言っても良い）を同一基板上に形成する
ことも可能である。

【０１３３】このように本発明は、同一基板上に画素部
と該画素部を制御するためのドライバー回路とを少なく
とも含む半導体装置、例えば同一基板上に信号処理回
路、ドライバー回路および画素部とを具備した半導体装
置を実現しうる。

【０１３４】［実施例２］実施例１における図１１
（Ａ）に示した熱酸化工程までの工程を経た活性層の結
晶構造は結晶格子に連続性を持つ特異な結晶構造とな
る。その特徴について以下に説明する。

【０１３５】実施例１の作製工程に従って形成した結晶
質シリコン膜は、微視的に見れば複数の棒状又は柱状の
結晶が集まって並んだ結晶構造を有する。このことはＴ
ＥＭ（透過型電子顕微鏡法）による観察で容易に確認で
きた。

【０１３６】また、電子線回折及びエックス線（Ｘ線）
回折を利用すると活性層の表面（チャネルを形成する部
分）が、結晶軸に多少のずれが含まれているものの主た
る配向面として｛１１０｝面を有することを確認でき
た。本出願人がスポット径約１．５μmの電子線回折写
真を詳細に観察した結果、｛１１０｝面に対応する回折
斑点がきれいに現れているが、各斑点は同心円上に分布
を持っていることが確認された。

【０１３７】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることから容易
に確認できた。

【０１３８】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０１３９】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０１４０】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。

【０１４１】本出願人が本実施例を実施して得た結晶質
シリコン膜を詳細にＴＥＭを用いて観察した結果、結晶
粒界の殆ど（９０％以上、典型的には９５％以上）がΣ
３の対応粒界、即ち｛２１１｝双晶粒界であることが判
明した。

【０１４２】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。

【０１４３】本実施例の結晶質シリコン膜は、結晶粒界
において隣接する結晶粒の各格子縞がまさに約70.5°の
角度で連続しており、その事からこの結晶粒界は｛２１
１｝双晶粒界であるという結論に辿り着いた。

【０１４４】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。

【０１４５】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本実施例を実施して得た
結晶質シリコン膜は面方位が概略｛１１０｝で揃ってい
るからこそ、広範囲に渡ってこの様な対応粒界を形成し
うる。

【０１４６】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する結晶質シリコ
ン膜は実質的に結晶粒界が存在しない見なすことができ
る。

【０１４７】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程ま
たはゲッタリング工程にあたる）によって結晶粒内に存
在する欠陥が殆ど消滅していることがＴＥＭ観察によっ
て確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。

【０１４８】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶質シリコン膜のスピン密度は少なく
とも 5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins
/cm³以下）であることが判明している。ただし、この測
定値は現存する測定装置の検出限界に近いので、実際の
スピン密度はさらに低いと予想される。

【０１４９】以上の事から、本実施例を実施することで
得られた結晶質シリコン膜は結晶粒内及び結晶粒界が実
質的に存在しないため、単結晶シリコン膜又は実質的な
単結晶シリコン膜と考えて良い。本出願人はこのような
結晶構造を有する結晶質シリコン膜をＣＧＳ(Continuou
s Grain Silicon)と呼んでいる。

【０１５０】ＣＧＳに関する記載は本出願人による特願
平１０−０４４６５９号、特願平１０−１５２３１６
号、特願平１０−１５２３０８号または特願平１０−１
５２３０５号の出願を参照すれば良い。

【０１５１】（ＴＦＴの電気特性に関する知見）本実施
例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する
電気特性を示した。本出願人が試作したＴＦＴ（但し、
活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００n
m）からは次に示す様なデータが得られている。

【０１５２】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに60〜100mV/decade（代表的には60〜85mV/decade ）
と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで 200〜650cm²/Vs
（代表的には 300〜500cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm²/Vs（代表的には 150〜200cm²/Vs）と大
きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１５３】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。なお、本実施例の構成は、実施例１または実施
例２の構成とも自由に組み合わせることが可能である。
但し、非晶質半導体膜の結晶化に、実施例１または実施
例２で示したような結晶化を助長する触媒元素を用いて
いることが重要である。

【０１５４】［実施例３］本発明は従来のＭＯＳＦＥＴ
上に層間絶縁膜を形成し、その上にＴＦＴを形成する際
に用いることも可能である。即ち、三次元構造の半導体
装置を実現することも可能である。また、基板としてＳ
ＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商
標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）な
どのＳＯＩ基板を用いることも可能である。

【０１５５】なお、本実施例の構成は、実施例１の構成
と組み合わせることが可能である。

【０１５６】［実施例４］本発明によって作製された液
晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
が挙げられる。

【０１５７】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、または米国特許第5,594,569号に開示された材料を
用いることができる。

【０１５８】特に、しきい値なし（無しきい値）の反強
誘電性液晶（Thresholdless Antiferroelectric LCD：
ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧
を±２．５Ｖ程度に低減しうるため電源電圧として５〜
８Ｖ程度で済む場合がある。即ち、ドライバー回路と画
素マトリクス回路を同じ電源電圧で動作させることが可
能となり、液晶表示装置全体の低消費電力化を図ること
ができる。

【０１５９】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。上記
実施例で用いるような結晶質ＴＦＴは非常に動作速度の
速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電
性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。

【０１６０】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。

【０１６１】また、本実施例の構成は、実施例１または
実施例３のいずれの構成とも自由に組み合わせることが
可能である。

【０１６２】〔実施例５〕本願発明を実施して形成され
たＣＭＯＳ回路や画素マトリクス回路は様々な電気光学
装置（アクティブマトリクス型液晶ディスプレイ、アク
ティブマトリクス型ＥＬディスプレイ、アクティブマト
リクス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示媒体として組み込んだ電
子機器全てに本願発明を実施できる。

【０１６３】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１７及び図１８に示す。

【０１６４】図１７（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示装置２
００３、キーボード２００４で構成される。本願発明を
画像入力部２００２、表示装置２００３やその他の信号
制御回路に適用することができる。

【０１６５】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。

【０１６６】図１７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。

【０１６７】図１７（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本発明は表示装置２３０２やその他
の信号制御回路に適用することができる。

【０１６８】図１７（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカ部２４
０３、記録媒体２４０４、操作スイッチ２４０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示装置２４０２やその
他の信号制御回路に適用することができる。

【０１６９】図１７（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本願発明を表示装置２５０２やその他の信号制御回
路に適用することができる。

【０１７０】図１８（Ａ）はフロント型プロジェクター
であり、表示装置２６０１、スクリーン２６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。

【０１７１】図１８（Ｂ）はリア型プロジェクターであ
り、本体２７０１、表示装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。

【０１７２】なお、図１８（Ｃ）は、図１８（Ａ）及び
図１８（Ｂ）中における表示装置２６０１、２７０２の
構造の一例を示した図である。表示装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１８（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１７３】また、図１８（Ｄ）は、図１８（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、２８１３、２８１４、偏光
変換素子２８１５、集光レンズ２８１６で構成される。
なお、図１８（Ｄ）に示した光源光学系は一例であって
特に限定されない。例えば、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設け
てもよい。

【０１７４】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜４のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０１７５】

【発明の効果】本発明で提示された技術により、結晶成
長速度を大きくして結晶化工程に要する熱処理時間を短
縮し、優れた電気特性を有するＴＦＴを作製することが
可能である。

【０１７６】また、本発明で提示された技術を用いて、
触媒元素導入領域の幅及び配置を最適化することによ
り、少ないスペースに触媒元素導入領域を効率よく配置
し、回路の微細化及び集積化を図ることが可能である。

【図面の簡単な説明】

【図１】 触媒元素導入領域からの結晶成長を示す図

【図２】 触媒元素導入領域の配置の一例を示す図。

【図３】 間隔距離ｄと結晶成長速度ｖとの関係を示
す図。

【図４】 活性層となる領域の配置の一例を示す図。

【図５】 触媒元素導入領域の配置及び活性層領域の
配置の一例を示す図。

【図６】 活性層となる領域の配置の一例を示す図。

【図７】 触媒元素導入領域の配置及び活性層となる
領域の配置の一例を示す図。

【図８】 ＴＦＴを有する素子の上面図。

【図９】 ＴＦＴを有する素子及び触媒元素導入領域
の配置の一例を示す図。

【図１０】 作製工程を示す図。

【図１１】 作製工程を示す図。

【図１２】 作製工程を示す図。

【図１３】 作製工程を示す図。

【図１４】 液晶表示装置の断面構造図

【図１５】 ＡＭ−ＬＣＤの外観を示す図。

【図１６】 周辺回路を示す図。

【図１７】 電子機器の一例を示す図。

【図１８】 電子機器の一例を示す図。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F052 AA11 CA02 DA02 DB02 DB03 FA06 GB05 JA04 5F110 AA16 BB02 BB04 CC02 DD01 DD03 DD11 EE01 EE02 EE04 EE05 EE06 EE08 EE15 FF02 FF04 FF09 FF23 FF28 FF30 GG02 GG13 GG32 GG34 GG45 GG47 GG52 GG55 HJ01 HJ04 HJ13 HJ22 HJ23 HL03 HL04 HL06 HL12 HL23 HM14 HM15 NN02 NN03 NN04 NN22 NN23 NN24 NN35 NN36 NN44 NN46 NN47 PP23 PP34 PP35 QQ23 QQ24 QQ25 QQ28

Claims (5)

【特許請求の範囲】
1. 【請求項１】非晶質シリコン膜を形成する工程と、 前記非晶質シリコン膜に結晶化を助長する触媒元素を選
   択的に導入する工程と、 加熱処理により前記触媒元素が導入された領域から結晶
   成長させる工程と、 前記結晶成長させた領域を用いてＴＦＴの活性層を形成
   する工程とを有することを特徴とする半導体装置の作製
   方法。
2. 【請求項２】非晶質シリコン膜を形成する工程と、 前記非晶質シリコン膜に結晶化を助長する触媒元素を選
   択的に導入する工程と、 加熱処理により前記触媒元素が導入された領域から結晶
   成長させる工程と、 前記結晶成長させた領域に存在する前記触媒元素を除去
   または低減させる工程と、前記触媒元素を除去または低
   減された領域を用いてＴＦＴの活性層を形成する工程と
   を有することを特徴とする半導体装置の作製方法。
3. 【請求項３】請求項１または請求項２において、前記触
   媒元素を選択的に導入する工程は、前記非晶質シリコン
   膜の一部を露呈させる開口部を有したマスクを用いて行
   われ、 前記マスクは、前記結晶成長を行わせた領域を挟んで複
   数の開口部を有していることを特徴とする半導体装置の
   作製方法。
4. 【請求項４】請求項３において、前記開口部と、前記結
   晶成長を行わせた領域の端部との間にＴＦＴの活性層を
   形成することを特徴とする半導体装置の作製方法。
5. 【請求項５】請求項１乃至４のいずれか一において、前
   記結晶化を助長する触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｃ
   ｕ、Ｇｅ、Ｐｄから選ばれた一種または複数種類である
   ことを特徴とする半導体装置の作製方法。