JP2000331898A - ノッチ付半導体ウエハ - Google Patents
ノッチ付半導体ウエハInfo
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- JP2000331898A JP2000331898A JP11141062A JP14106299A JP2000331898A JP 2000331898 A JP2000331898 A JP 2000331898A JP 11141062 A JP11141062 A JP 11141062A JP 14106299 A JP14106299 A JP 14106299A JP 2000331898 A JP2000331898 A JP 2000331898A
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- JP
- Japan
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- semiconductor wafer
- notched
- notch
- amount
- chamfer
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
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Abstract
(57)【要約】
【課題】ノッチ付半導体ウエハの表面と裏面が容易に識
別できる、ノッチ付半導体ウエハを提供すること。 【解決手段】円形半導体ウエハの結晶方位を識別するた
め、該半導体ウエハの外周の一端に切り込み加工が施さ
れて成るノッチ付半導体ウエハにおいて、前記ノッチ部
分の表面の面取量をＡ、裏面の面取量をＢとしたとき、
Ａ≧２・Ｂの関係を満足するように構成したことにあ
る。
別できる、ノッチ付半導体ウエハを提供すること。 【解決手段】円形半導体ウエハの結晶方位を識別するた
め、該半導体ウエハの外周の一端に切り込み加工が施さ
れて成るノッチ付半導体ウエハにおいて、前記ノッチ部
分の表面の面取量をＡ、裏面の面取量をＢとしたとき、
Ａ≧２・Ｂの関係を満足するように構成したことにあ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、円形半導体ウエハ
の結晶方位を識別するため、該半導体ウエハ外周の一端
に切り込み（ノッチ）加工が施されて成る、ノッチ付半
導体ウエハに関するものである。
の結晶方位を識別するため、該半導体ウエハ外周の一端
に切り込み（ノッチ）加工が施されて成る、ノッチ付半
導体ウエハに関するものである。
【０００２】
【従来の技術】半導体デバイスは、その性能を最大限に
生かすため、材料である半導体ウエハの最適な結晶方位
を基準にして作製される必要がある。そのため、半導体
ウエハには結晶方位を識別するため切削加工が施されて
いる。
生かすため、材料である半導体ウエハの最適な結晶方位
を基準にして作製される必要がある。そのため、半導体
ウエハには結晶方位を識別するため切削加工が施されて
いる。
【０００３】図２は、従来の半導体ウエハの第一例を示
す平面図である。１１は半導体ウエハ、１２はオリエン
テーションフラットである。基準となる結晶方位に沿っ
て半導体ウエハ１１の一端を直線状に加工したもので、
加工部をオリエンテーションフラットと呼ぶ。以下、省
略してオリフラと呼ぶこともある。通常オリフラ１２
は、半導体ウエハ１１の外径に対し１／３程度の長さに
なるように加工される。
す平面図である。１１は半導体ウエハ、１２はオリエン
テーションフラットである。基準となる結晶方位に沿っ
て半導体ウエハ１１の一端を直線状に加工したもので、
加工部をオリエンテーションフラットと呼ぶ。以下、省
略してオリフラと呼ぶこともある。通常オリフラ１２
は、半導体ウエハ１１の外径に対し１／３程度の長さに
なるように加工される。
【０００４】さて、半導体デバイスの高集積化に伴い、
半導体ウエハ１１に高平坦度が要求された場合、半導体
ウエハ１１の表面と裏面にミラー加工（鏡面加工）を施
す必要がある。このミラー加工は、半導体ウエハ１１の
表面と裏面とで同時に行なわれる。このように半導体ウ
エハ１１の表面と裏面にミラー加工を施すと、オリエン
テーションフラット１２のみでは、半導体ウエハ１１の
表裏の識別が困難となる。
半導体ウエハ１１に高平坦度が要求された場合、半導体
ウエハ１１の表面と裏面にミラー加工（鏡面加工）を施
す必要がある。このミラー加工は、半導体ウエハ１１の
表面と裏面とで同時に行なわれる。このように半導体ウ
エハ１１の表面と裏面にミラー加工を施すと、オリエン
テーションフラット１２のみでは、半導体ウエハ１１の
表裏の識別が困難となる。
【０００５】図３は、従来の半導体ウエハの第二例を示
す平面図である。これは、半導体ウエハ１１の表裏を容
易に識別できるようにするため、インデックスフラット
１３が設けられている。インデックスフラット１３は、
時には２次オリフラと呼ぶこともある。
す平面図である。これは、半導体ウエハ１１の表裏を容
易に識別できるようにするため、インデックスフラット
１３が設けられている。インデックスフラット１３は、
時には２次オリフラと呼ぶこともある。
【０００６】近年、１枚の半導体ウエハから数多くの半
導体デバイスを取得し、半導体デバイスのチップコスト
を低減するために、半導体ウエハの大口径化が進められ
ている。その結果、半導体ウエハの大口径化に伴って半
導体ウエハの重量は増加することが避けられない。その
ため、スピンコータ等デバイス製造プロセス中で、半導
体ウエハの高速回転時における問題が発生した。
導体デバイスを取得し、半導体デバイスのチップコスト
を低減するために、半導体ウエハの大口径化が進められ
ている。その結果、半導体ウエハの大口径化に伴って半
導体ウエハの重量は増加することが避けられない。その
ため、スピンコータ等デバイス製造プロセス中で、半導
体ウエハの高速回転時における問題が発生した。
【０００７】つまり、円形の半導体ウエハに対して、オ
リエンテーションフラット１２やインデックスフラット
１３が設けられていることにより、半導体ウエハの高速
回転中に偏荷重が発生し、ロータに真空吸着されている
半導体ウエハが離脱、飛散するという危険性が出てき
た。
リエンテーションフラット１２やインデックスフラット
１３が設けられていることにより、半導体ウエハの高速
回転中に偏荷重が発生し、ロータに真空吸着されている
半導体ウエハが離脱、飛散するという危険性が出てき
た。
【０００８】図４は、上述の問題を解決する従来のノッ
チ付半導体ウエハの平面図である。オリフラ１２に替わ
る結晶方位識別法として、半導体ウエハの外周の一端に
切り込み（ノッチ）を施すノッチ加工が行なわれてい
る。ノッチ１５の切り込み深さは約１mmである。
チ付半導体ウエハの平面図である。オリフラ１２に替わ
る結晶方位識別法として、半導体ウエハの外周の一端に
切り込み（ノッチ）を施すノッチ加工が行なわれてい
る。ノッチ１５の切り込み深さは約１mmである。
【０００９】図５は、従来のノッチ付半導体ウエハ１４
のノッチ部分の面取形状を示す断面図である。Ａ’はノ
ッチ付半導体ウエハ１４の表面の面取量、Ｂ’はノッチ
付半導体ウエハ１４の裏面の面取量である。表面及び裏
面ともに、面取量は略同じである。
のノッチ部分の面取形状を示す断面図である。Ａ’はノ
ッチ付半導体ウエハ１４の表面の面取量、Ｂ’はノッチ
付半導体ウエハ１４の裏面の面取量である。表面及び裏
面ともに、面取量は略同じである。
【００１０】
【発明が解決しようとする課題】従来のノッチ付半導体
ウエハには以下の問題点があった。
ウエハには以下の問題点があった。
【００１１】ノッチ１５の部分では、他の外周部分と同
様に面取加工が施されるが、表面及び裏面とも同量の面
取加工が施されていた。そのため、表面と裏面の両面に
ミラー加工を施した場合、ノッチ１５のみではノッチ付
半導体ウエハ１４の表裏の識別が容易にできないという
問題があった。
様に面取加工が施されるが、表面及び裏面とも同量の面
取加工が施されていた。そのため、表面と裏面の両面に
ミラー加工を施した場合、ノッチ１５のみではノッチ付
半導体ウエハ１４の表裏の識別が容易にできないという
問題があった。
【００１２】従って本発明の目的は、前記した従来技術
の欠点を解消し、ノッチ付半導体ウエハの表面と裏面が
容易に識別できる、ノッチ付半導体ウエハを提供するこ
とにある。
の欠点を解消し、ノッチ付半導体ウエハの表面と裏面が
容易に識別できる、ノッチ付半導体ウエハを提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明は上記の目的を実
現するため、円形半導体ウエハの結晶方位を識別するた
め、該半導体ウエハの外周の一端に切り込み加工が施さ
れて成るノッチ付半導体ウエハにおいて、前記ノッチ部
分の表面の面取量をＡ、裏面の面取量をＢとしたとき
に、Ａ≧２・Ｂの関係を満足するようにした。
現するため、円形半導体ウエハの結晶方位を識別するた
め、該半導体ウエハの外周の一端に切り込み加工が施さ
れて成るノッチ付半導体ウエハにおいて、前記ノッチ部
分の表面の面取量をＡ、裏面の面取量をＢとしたとき
に、Ａ≧２・Ｂの関係を満足するようにした。
【００１４】
【発明の実施の形態】図１は、本発明のノッチ付半導体
ウエハの一実施例を示す断面図である。１はノッチ付半
導体ウエハである。ノッチがある部分について示してい
る。Ａはノッチ付半導体ウエハ１の表面の面取量、Ｂは
ノッチ付半導体ウエハ１の裏面の面取量である。ノッチ
がある部分の面取量の違いを目視で容易に識別するため
に、表面の面取量を裏面の面取量の２倍、または２倍以
上とした。
ウエハの一実施例を示す断面図である。１はノッチ付半
導体ウエハである。ノッチがある部分について示してい
る。Ａはノッチ付半導体ウエハ１の表面の面取量、Ｂは
ノッチ付半導体ウエハ１の裏面の面取量である。ノッチ
がある部分の面取量の違いを目視で容易に識別するため
に、表面の面取量を裏面の面取量の２倍、または２倍以
上とした。
【００１５】６インチＧａＡｓ（ガリウム砒素）化合物
半導体結晶を用いて、実際にノッチ付半導体ウエハの試
作を行なった。ＧａＡｓ化合物半導体結晶から（１０
０）面を基準に、厚さ８７５μｍに結晶をスライスし、
半導体ウエハとした。
半導体結晶を用いて、実際にノッチ付半導体ウエハの試
作を行なった。ＧａＡｓ化合物半導体結晶から（１０
０）面を基準に、厚さ８７５μｍに結晶をスライスし、
半導体ウエハとした。
【００１６】次に、半導体ウエハの外周部の面取加工を
行なった。鏡面加工に際し表面及び裏面とも厚さ１００
μｍ除去し、最終の半導体ウエハの厚さを６７５μｍ、
面取量３００μｍとするため、面取加工時の面取量は表
面及び裏面とも５５０μｍとした。
行なった。鏡面加工に際し表面及び裏面とも厚さ１００
μｍ除去し、最終の半導体ウエハの厚さを６７５μｍ、
面取量３００μｍとするため、面取加工時の面取量は表
面及び裏面とも５５０μｍとした。
【００１７】そして、同一装置で連続的に［０１０］方
向にノッチ加工及びノッチがある部分の面取加工を行な
った。面取量は、半導体ウエハの表面が６５０μｍ、半
導体ウエハの裏面が４５０μｍとした。
向にノッチ加工及びノッチがある部分の面取加工を行な
った。面取量は、半導体ウエハの表面が６５０μｍ、半
導体ウエハの裏面が４５０μｍとした。
【００１８】続いて、両面同時ラップ、両面同時ポリッ
シュにより表面及び裏面をそれぞれ１００μｍ研磨し
た。ここで、ノッチがある部分の面取量を目視で確認し
たところ表面と裏面の面取量の違いが容易に識別でき
た。面取量を実際に測定したところ表面は４００μｍ、
裏面は２００μｍであった。これにより、ノッチ付半導
体ウエハの表裏を容易に識別することが可能になった。
シュにより表面及び裏面をそれぞれ１００μｍ研磨し
た。ここで、ノッチがある部分の面取量を目視で確認し
たところ表面と裏面の面取量の違いが容易に識別でき
た。面取量を実際に測定したところ表面は４００μｍ、
裏面は２００μｍであった。これにより、ノッチ付半導
体ウエハの表裏を容易に識別することが可能になった。
【００１９】
【発明の効果】本発明のノッチ付半導体ウエハは、ノッ
チのある部分の面取り量に関して、表面の面取量を裏面
の面取量の２倍、または２倍以上としたので、表裏を容
易に識別することが可能となり、プロセス中ウエハハン
ドリング時のノッチ付半導体ウエハの表裏取り違えとい
う単純なミスを防ぎ、デバイス歩留を向上させることが
できる。
チのある部分の面取り量に関して、表面の面取量を裏面
の面取量の２倍、または２倍以上としたので、表裏を容
易に識別することが可能となり、プロセス中ウエハハン
ドリング時のノッチ付半導体ウエハの表裏取り違えとい
う単純なミスを防ぎ、デバイス歩留を向上させることが
できる。
【図１】本発明のノッチ付半導体ウエハの一実施例を示
す断面図である。
す断面図である。
【図２】従来の半導体ウエハの第一例を示す平面図であ
る。
る。
【図３】従来の半導体ウエハの第二例を示す平面図であ
る。
る。
【図４】従来のノッチ付半導体ウエハの平面図である。
【図５】図４のノッチ付半導体ウエハの断面図である。
１ ノッチ付半導体ウエハ １１ 半導体ウエハ １２ オリエンテーションフラット １３ インデックスフラット １４ ノッチ付半導体ウエハ １５ ノッチ Ａ、Ａ’ ノッチ部分の表面の面取量 Ｂ、Ｂ’ ノッチ部分の裏面の面取量
Claims (1)
- 【請求項１】円形半導体ウエハの結晶方位を識別するた
め、該半導体ウエハの外周の一端に切り込み（ノッチ）
加工が施されて成るノッチ付半導体ウエハにおいて、前
記ノッチ部分の表面の面取量をＡ、裏面の面取量をＢと
したとき、Ａ≧２・Ｂを満足するように構成して成るこ
とを特徴とするノッチ付半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141062A JP2000331898A (ja) | 1999-05-21 | 1999-05-21 | ノッチ付半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141062A JP2000331898A (ja) | 1999-05-21 | 1999-05-21 | ノッチ付半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000331898A true JP2000331898A (ja) | 2000-11-30 |
Family
ID=15283373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141062A Pending JP2000331898A (ja) | 1999-05-21 | 1999-05-21 | ノッチ付半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000331898A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222746A (ja) * | 2001-01-23 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 窒化物半導体ウェーハ及びその製造方法 |
| US6909165B2 (en) | 2003-03-28 | 2005-06-21 | Sumitomo Electric Industries, Ltd. | Obverse/reverse discriminative rectangular nitride semiconductor wafer |
| US6998700B2 (en) | 2001-09-14 | 2006-02-14 | Dowa Mining Co., Ltd | Notched compound semiconductor wafer |
| JP2010195598A (ja) * | 2009-02-23 | 2010-09-09 | Hitachi Cable Ltd | 窒化物半導体基板 |
| JP2017157796A (ja) * | 2016-03-04 | 2017-09-07 | 株式会社Sumco | シリコンウェーハの製造方法およびシリコンウェーハ |
-
1999
- 1999-05-21 JP JP11141062A patent/JP2000331898A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222746A (ja) * | 2001-01-23 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 窒化物半導体ウェーハ及びその製造方法 |
| US6998700B2 (en) | 2001-09-14 | 2006-02-14 | Dowa Mining Co., Ltd | Notched compound semiconductor wafer |
| EP1437762A4 (en) * | 2001-09-14 | 2008-09-10 | Dowa Holdings Co Ltd | CROPPED ASSEMBLED SEMICONDUCTOR WAFER |
| KR100869431B1 (ko) * | 2001-09-14 | 2008-11-21 | 도와 홀딩스 가부시끼가이샤 | 노치를 갖는 화합물 반도체 웨이퍼 |
| US6909165B2 (en) | 2003-03-28 | 2005-06-21 | Sumitomo Electric Industries, Ltd. | Obverse/reverse discriminative rectangular nitride semiconductor wafer |
| JP2010195598A (ja) * | 2009-02-23 | 2010-09-09 | Hitachi Cable Ltd | 窒化物半導体基板 |
| JP2017157796A (ja) * | 2016-03-04 | 2017-09-07 | 株式会社Sumco | シリコンウェーハの製造方法およびシリコンウェーハ |
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