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JP2000196021A - ウエハ―レベルパッケ―ジ及びウエハ―レベルパッケ―ジを用いた半導体装置の製造方法 - Google Patents

ウエハ―レベルパッケ―ジ及びウエハ―レベルパッケ―ジを用いた半導体装置の製造方法

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Publication number
JP2000196021A
JP2000196021A JP37480498A JP37480498A JP2000196021A JP 2000196021 A JP2000196021 A JP 2000196021A JP 37480498 A JP37480498 A JP 37480498A JP 37480498 A JP37480498 A JP 37480498A JP 2000196021 A JP2000196021 A JP 2000196021A
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JP
Japan
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test
level package
wafer
semiconductor
terminals
Prior art date
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Shigeyuki Maruyama
茂幸 丸山
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】本発明は予備試験（ＰＴ）及び最終試験（Ｆ
Ｔ）が実施されるウエハーレベルパッケージ及びウエハ
ーレベルパッケージを用いた半導体装置の製造方法に関
し、製造効率の向上及び製造コストの低減を図ることを
課題とする。 【解決手段】複数の半導体チップ回路形成領域12（回路
領域) 内に複数のチップ端子13が形成されてなる半導体
ウエハー11と、チップ端子13をチップ端子形成位置から
異なる位置に引き出すと共に外部接続端子14が形成され
てなる再配線15と、外部接続端子14が外部に露出するよ
う設けられると共に再配線を被覆する封止樹脂22とを具
備するウエハーレベルパッケージに関する。そして、上
記チップ端子13の内、試験実施時に用いられるチップ端
子13A を再配線15により回路領域12の外部位置に引出
し、かつ、引き出されたこの再配線15と接続するよう試
験端子16を設けると共に、この試験端子16が封止樹脂22
から露出するよう構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はウエハーレベルパッ
ケージ及びウエハーレベルパッケージを用いた半導体装
置の製造方法に係り、特に予備試験（Preliminaly Tes
t: 以下、ＰＴと略称する）及び最終試験（Final Test:
以下、ＦＴと略称する）が実施されるウエハーレベル
パッケージ及びウエハーレベルパッケージを用いた半導
体装置の製造方法に関する。
【０００２】近年、半導体ウエハーをウエハー状態のま
までフルテスト（ＰＴ，ＦＴを含む）を実施することで
半導体装置の製造工程及び試験工程の効率化を求める要
求がある。このように、半導体ウエハーをウエハー状態
のままでフルテストする構成によれば、従来のように半
導体ウエハーを切断処理し個片化した状態の半導体装置
に対し個々試験を行なう構成に比べ、ハンドリング効
率がよい、設備の共有化を図れる（ウエハーサイズが
同じならハンドリング設備は共用可能）、省スペース
化が図れる（個片のＬＳＩはトレイ等の容器に収納する
ため、保管エリアや設備面積が大きくなる）等のメリッ
トがある。
【０００３】一方、高密度実装化を図るため、ＫＧＤ(K
nown Good Die:良品保障された半導体チップ),リアルチ
ップサイズパッケージ（半導体チップと等しい大きさを
有したパッケージ）の要求が高まっている。しかるに、
ＫＧＤ，リアルチップサイズパッケージに対応していな
い従来の半導体装置のパッケージ構造では、パッケージ
の面積が半導体チップの面積より大きいため、どこかで
個片に切り離す必要がある。このため、従来のパッケー
ジ構造では、半導体ウエハーのまま製造から試験まで一
貫して処理を行なうことができなかった。
【０００４】しかるに、ＫＧＤ，リアルチップサイズパ
ッケージでは、最終的なパッケージ形態が半導体チップ
の面積と一致するため、半導体ウエハーの形態のままで
製造から試験まで一貫して処理を行なうことが可能であ
り、上記したメリットを享受することができる。
【０００５】
【従来の技術】近年、半導体ウエハーのまま製造から試
験まで一貫して処理を行いうるパッケージ構造としてウ
エハーレベルパッケージが注目されている。このウエハ
ーレベルパッケージは、大略すると半導体ウエハー上に
チップ端子が形成されてなる複数の半導体チップ回路、
外部接続される外部接続端子、この外部接続端子とチッ
プ端子を接続する再配線、及び半導体チップ回路及び再
配線を保護するために形成された封止樹脂等の絶縁材を
有した構成とされている（尚、絶縁材を配設しない構成
のものもある）。
【０００６】このウエハーレベルパッケージは、ウエハ
ー状態のまま（即ち、切断を行なわない状態）で半導体
装置として機能させる構成としてもよく、また各半導体
チップ回路単位で切断し個片化することにより半導体装
置として使用する構成としてもよい。ここで、上記構成
とされたウエハーレベルパッケージに対する試験につい
て考察する。ウエハーレベルパッケージにおいても、他
のパッケージ形態の半導体装置と同様に、その製造工程
内に試験工程を有する。この試験工程で実施する試験
は、予備試験（ＰＴ）と最終試験（ＦＴ）に大別され
る。
【０００７】ＰＴは絶縁材の配設前に実施される試験で
あり、配線の導通試験等の主として半導体チップ回路自
体の動作を含まない概略的な試験である（一部、動作試
験を行なう場合もある）。前記のように、ＰＴは絶縁材
の配設前に実施される試験であるため、半導体チップ回
路に形成されたチップ端子を用いて試験を行なうことが
できる。
【０００８】このＰＴの実施は、特にＫＧＤ，リアルチ
ップサイズパッケージに対応していない従来の半導体装
置のパッケージ構造（以下、従来構造パッケージとい
う）に適用した場合、その利益が大であった。即ち、従
来構造パッケージの製造方法では、ＰＴ実施後に半導体
ウエハーを個片化する切断処理（ダイシング処理）が実
施され、ＰＴにおいて良品であると判断されたチップに
のみ絶縁材の配設及びＦＴが実施されていた。このた
め、ＰＴにおいて不良であると判断されたチップに対し
ては絶縁材の配設及びＦＴは実施されず、よって製造効
率の向上を図ることができる。
【０００９】一方、ＦＴは絶縁材の配設後に実施される
試験であり、半導体チップ回路の動作を含め実施される
総合的な試験である。前記のように、ＦＴは絶縁材の配
設後に実施される試験であるため、使用できる端子は絶
縁材から露出した外部接続端子のみである。即ち、一般
にユーザが使用する端子以外の端子（チップ端子はこの
端子に相当する）は外部に出せない。よって、ＦＴを行
なう際、絶縁材により封止されてしまうチップ端子につ
いては、これを用いてＦＴを行なうことはできない。
【００１０】このため、従来のウエハーレベルパッケー
ジに対する試験は、先ず絶縁材を配設する絶縁材配設工
程を実施する前に、まだ絶縁材により覆われてないチッ
プ端子を用いてＰＴを実施し、その後に絶縁材配設工程
を実施し、その後に絶縁材から露出した外部接続端子を
用いてＦＴを行なう構成とされていた。
【００１１】
【発明が解決しようとする課題】ところで、従来の試験
方法では、ＰＴを実施する目的が不良チップに対する絶
縁材の配設及びＦＴの実施を削除し製造効率の向上を図
る点にあったため、ＦＴを実施する前に予めＰＴを行な
うことに意義があった。これに対し、不良チップも含め
て全ての半導体チップ回路に対し絶縁材の配設及びＦＴ
の実施を行なうウエハーレベルパッケージの場合、ＦＴ
を実施する前にＰＴを行なうことの必然性は少ない。
【００１２】また、上記したようにウエハーレベルパッ
ケージは、半導体ウエハーのままの形態で製造から試験
までを一貫して処理し製造工程の簡略化等を図ることを
目的としているため、更なる製造工程の簡略化を図るた
め、従来では２工程に分けて実施されていたＰＴとＦＴ
を一つの試験工程にまとめることが考えられる。ＰＴと
ＦＴを一つの試験工程にまとめて実施する際、この試験
工程を絶縁材の配設前に実施する場合（従来のＰＴを行
なうタイミング）と、絶縁材の配設後に実施する場合
（従来のＦＴを行なうタイミング）との二つの場合が考
えられる。しかるに、絶縁材の配設前にＰＴ及びＦＴを
一括的に行なう構成とすると、その後に実施される絶縁
材の配設工程において半導体チップ回路に発生した異常
については試験により発見することができない。よっ
て、試験工程は、半導体装置の製造工程において、最後
に近い工程として実施することが望ましい。
【００１３】ところが、絶縁材の配設後にＰＴ及びＦＴ
を一括的に行なう構成では、試験装置（半導体テスター
等）に接続しうる端子は、絶縁材から露出している外部
接続端子のみである。即ち、チップ端子には、外部接続
端子としては機能しないが、半導体チップ回路に対し試
験を行なう際には使用したいチップ端子（以下、このチ
ップ端子を試験チップ端子という）が存在する。ところ
が、試験用チップ端子は絶縁材を配設することにより覆
われてしまうため、絶縁材を配設した後に試験用チップ
端子を用いた試験を実施することはできない。
【００１４】また、これを解決するために、半導体チッ
プ回路領域に外部接続端子と同様に絶縁材から露出した
構成を有すると共に、前記した試験用チップ端子と接続
した構成の試験端子を設けることが考えられる。この試
験端子を設けることにより、絶縁材を配設した後にＰＴ
及びＦＴの全ての試験（フルテスト）を実施することが
可能となる。
【００１５】しかるに、試験端子は試験工程が終了した
後は使用しないため、パッケージに無駄な端子となる。
このように試験工程にのみ使用する端子を半導体チップ
領域に形成した構成では、試験端子の占有面積分だけ半
導体チップ領域が大型化し、近年半導体装置に求められ
ている小型化の要求に答えることができない。また、半
導体チップを機能させるために使用される外部接続端子
と近接した位置に試験端子が存在すると、誤まってこの
試験端子も実装基板に実装してしまうおそれがあり、こ
の場合には誤動作が発生するおそれがある。よって、試
験端子を絶縁材の配設後にまで残すことは避けざるをえ
ない。
【００１６】更に、ＰＴ自体を実施しない（即ち、全て
の試験をＦＴにて実施する）構成とすることも考えられ
るが、前記のようにＦＴでは試験チップ端子の全てを用
いることができないため、ＰＴのみで実施されていた試
験は実施できない（例えば、ＲＡＭ回路とロジック回路
が混載されている場合には、ＲＡＭ回路の単独試験はで
きない）。一方において、近年では半導体装置に対し高
い信頼性が要求されており、よって製造工程の簡略化の
みからＰＴを除去することはできない。
【００１７】上記してきた各理由により、従来ではＰＴ
とＦＴを一括的に行なうことは行なわれてはおらず、絶
縁材を配設する前に先ずＰＴを実施し、その後に絶縁材
を配設し、更にその後にＦＴを実施することが行なわれ
ていた。このため、ウエハーレベルパッケージの製造工
程が複雑化し、製造効率が低下すると共に製造コストの
上昇してしまうという問題点があった。
【００１８】本発明は上記の点に鑑みてなさたれもので
あり、製造効率の向上及び製造コストの低減を図りうる
ウエハーレベルパッケージ及びウエハーレベルパッケー
ジを用いた半導体装置の製造方法を提供することを目的
とする。
【００１９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。請求項１記載の発明は、複数の半導
体チップ回路形成領域内に複数のチップ端子が形成され
てなる半導体ウエハーと、該半導体ウェーハ上に形成さ
れており、前記チップ端子を該チップ端子形成位置から
異なる位置に引き出すと共に外部接続端子が形成されて
なる再配線と、を具備するウエハーレベルパッケージに
おいて、前記チップ端子の内、試験実施時に用いられる
チップ端子を前記再配線により前記半導体チップ回路形
成領域の外部位置に引出し、かつ、引き出された該再配
線と接続するよう試験端子を設けたことを特徴とするも
のである。
【００２０】請求項２記載の発明は、複数の半導体チッ
プ回路形成領域内に複数のチップ端子が形成されてなる
半導体ウエハーと、該半導体ウェーハ上に形成されてお
り、前記チップ端子を該チップ端子形成位置から異なる
位置に引き出すと共に外部接続端子が形成されてなる再
配線と、前記外部接続端子が外部に露出するよう、か
つ、少なくとも前記再配線を被覆するよう形成された絶
縁材と、を具備するウエハーレベルパッケージにおい
て、前記チップ端子の内、試験実施時に用いられるチッ
プ端子を前記再配線により前記半導体チップ回路形成領
域の外部位置に引出し、かつ、引き出された該再配線と
接続するよう試験端子を設けると共に、該試験端子が前
記絶縁材から露出するよう構成したことを特徴とするも
のである。
【００２１】また、請求項３記載の発明は、前記請求項
１または２記載のウエハーレベルパッケージにおいて、
前記チップ端子と前記試験端子との間に過剰給電を防止
する素子を配設し、かつ、該素子の配設位置を前記半導
体チップ回路形成領域の外部位置に設定したことを特徴
とするものである。
【００２２】また、請求項４記載の発明は、前記請求項
１乃至３のいずれかに記載のウエハーレベルパッケージ
において、前記複数の半導体チップ回路形成領域に対応
して複数形成された前記試験端子が、前記半導体チップ
回路形成領域の外部位置に形成された共通配線により接
続されていることを特徴とするものである。
【００２３】また、請求項５記載の発明は、前記請求項
２または３記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域の外部位置に共通配線を
形成すると共に、前記複数の半導体チップ回路形成領域
から外部に引き出された前記再配線を前記共通配線に接
続し、かつ、前記共通配線の一部に試験パッドを前記絶
縁材から露出するよう形成したことを特徴とするもので
ある。
【００２４】また、請求項６記載の発明は、前記請求項
１乃至５のいずれかに記載のウエハーレベルパッケージ
において、前記半導体チップ回路形成領域内に機能の異
なる複数のユニットを混載し、かつ、単独の前記ユニッ
トから、または複数組み合わされた前記ユニットから前
記再配線を前記半導体チップ回路形成領域の外部に引き
出し、該再配線に前記試験端子を形成したことを特徴と
するものである。
【００２５】また、請求項７記載の発明は、前記請求項
１乃至５のいずれかに記載のウエハーレベルパッケージ
において、前記半導体チップ回路形成領域内に試験専用
回路を組み込むと共に該試験専用回路から前記再配線を
前記半導体チップ回路形成領域の外部に引き出し、該再
配線に前記試験端子を形成したことを特徴とするもので
ある。
【００２６】また、請求項８記載の発明は、前記請求項
１乃至５のいずれかに記載のウエハーレベルパッケージ
において、前記半導体ウェーハ上の前記半導体チップ回
路形成領域の外部に試験専用回路を形成すると共に、該
試験専用回路上或いは該試験専用回路から引き出された
再配線に前記試験端子を形成したことを特徴とするもの
である。
【００２７】また、請求項９記載の発明は、前記請求項
２乃至７のいずれかに記載のウエハーレベルパッケージ
において、前記半導体ウェーハ上の前記半導体チップ回
路形成領域の外部に、前記再配線と接続された試験履歴
を格納する試験履歴格納部を形成すると共に、該試験履
歴格納部に対して読み出し及び書き込みを行なう入出力
端子を前記絶縁材から露出するよう形成したことを特徴
とするものである。
【００２８】また、請求項１０記載の発明は、前記請求
項１乃至３のいずれかに記載のウエハーレベルパッケー
ジにおいて、前記半導体ウェーハ上の前記半導体チップ
回路形成領域の外部に、前記半導体チップ回路に対して
試験を行なう試験用素子を配設すると共に、前記再配線
を前記試験用素子に接続したことを特徴とするものであ
る。
【００２９】また、請求項１１記載の発明は、前記請求
項１乃至１０のいずれかに記載のウエハーレベルパッケ
ージにおいて、前記試験端子の配設位置に規則性を持た
せることにより、前記試験端子の配設位置により前記半
導体ウェーハの識別を行いうるよう構成したことを特徴
とするものである。
【００３０】また、請求項１２記載の発明に係るウエハ
ーレベルパッケージを用いた半導体装置の製造方法は、
前記請求項１乃至１１のいずれかに記載のウエハーレベ
ルパッケージを製造するウエハーレベルパッケージ製造
工程と、前記試験端子を用いて前記ウエハーレベルパッ
ケージに形成されている前記複数の半導体チップ回路に
対して試験を行なう試験工程と、前記試験工程の終了し
た後、前記ウエハーレベルパッケージの前記半導体チッ
プ回路形成領域の外部位置を切断することにより、前記
半導体チップ回路毎に個片化した半導体装置を製造する
切断工程と、を有することを特徴とするものである。
【００３１】また、請求項１３記載の発明は、前記請求
項１２記載のウエハーレベルパッケージを用いた半導体
装置の製造方法において、前記ウエハーレベルパッケー
ジ製造工程では、前記外部接続端子と前記試験端子が一
括的に形成されることを特徴とするものである。導体装
置の製造方法。
【００３２】更に、請求項１４記載の発明は、前記請求
項１２または１３記載のウエハーレベルパッケージを用
いた半導体装置の製造方法において、前記切断工程で
は、前記半導体チップ回路形成領域の外部位置に形成さ
れた構成物が一括的に除去されることを特徴とするもの
である。
【００３３】上記の各手段は、次のように作用する。請
求項１記載の発明によれば、チップ端子の内、試験実施
時に用いられるチップ端子を再配線により半導体チップ
回路形成領域の外部位置に引出すと共に、引き出された
再配線と接続するよう試験端子を設けたことにより、試
験端子を設けても半導体チップ回路形成領域が大きくな
るようなことはない。従って、半導体チップ回路形成領
域に試験端子を設ける構成に比べて、個片化した際の半
導体装置の形状を小型化することができる。
【００３４】また、試験端子が形成される半導体チップ
回路形成領域の外部位置は、ウエハーレベルパッケージ
が切断されて個々の半導体装置とされる際に除去される
部位であるため、半導体装置が個片化された状態では、
試験端子は半導体装置に残存することはなく、ウエハー
レベルパッケージに試験端子を設けても、個片化した状
態の半導体装置の使用条件を妨げるようなことはない。
【００３５】請求項２及び請求項１２記載の発明によれ
ば、試験実施時に用いられるチップ端子を再配線により
半導体チップ回路形成領域の外部位置に引出し、この引
き出された再配線と接続するよう試験端子を設けると共
に試験端子が絶縁材から露出するよう構成したことによ
り、絶縁材（例えば封止樹脂）の配設後においても試験
端子を用いることが可能となる。よって、試験実施時に
は外部接続端子と共に試験端子を用いて試験を行うこと
ができるため、従来絶縁材の配設前に行っていた予備試
験と、絶縁材の配設後に行っていた最終試験を一括的に
行うことができる（フルテストを行うことができる）。
これにより、従来では２工程に分けて実施していた試験
工程を１回でまとめて実施できるため、試験工程の簡略
化を図ることができる。
【００３６】また、試験端子は再配線により半導体チッ
プ回路形成領域の外部位置に形成されている。よって、
試験端子を設けても半導体チップ回路形成領域が大きく
なるようなことはない。更に、試験端子が形成される半
導体チップ回路形成領域の外部位置は、ウエハーレベル
パッケージが切断されて個々の半導体装置とされる際に
除去される部位である。よって、半導体装置が個片化さ
れた状態では、試験端子は半導体装置に残存することは
なく、ウエハーレベルパッケージに試験端子を設けて
も、個片化した状態の半導体装置の使用条件を妨げるよ
うなことはない。
【００３７】また、請求項３記載の発明によれば、チッ
プ端子と試験端子との間に過剰給電を防止する素子を配
設したことにより、過剰給電があった場合はこの素子に
よりコンタクタの損傷或いは周辺チップの延焼（損傷）
を防止することかできる。また、この素子は半導体チッ
プ回路形成領域の外部位置に配設されているため、半導
体装置が個片化された状態でこの素子が半導体装置に残
存することはなく、よってこの素子を設けても個片化し
た状態の半導体装置の使用条件を妨げるようなことはな
い。
【００３８】また、請求項４記載の発明によれば、複数
の半導体チップ回路形成領域に対応して複数形成された
試験端子が、半導体チップ回路形成領域の外部位置に形
成された共通配線により接続された構成とされているた
め、一つの試験端子に試験信号を供給することにより、
この共通配線を用いて複数の試験端子に同時に試験信号
を供給することができるため、配線数の削減を図ること
ができる。
【００３９】また、請求項５記載の発明によれば、複数
の半導体チップ回路形成領域に対応して複数形成された
再配線が、半導体チップ回路形成領域の外部位置に形成
された共通配線に接続された構成とされているため、一
つの試験端子に試験信号を供給することにより、この共
通配線を用いて複数の半導体チップ回路に同時に試験信
号を供給することができる。これにより、配線数の削減
を図ることができると共に、試験設備（特にコンタク
タ）の簡単化を図ることができる。。また、個々の半導
体チップ回路形に対応して試験端子を設ける必要もなく
なる。
【００４０】また、請求項６記載の発明によれば、半導
体チップ回路形成領域内に機能の異なる複数のユニット
を混載し、その中の単独のユニットから、または複数組
み合わされたユニットから再配線を半導体チップ回路形
成領域の外部に引き出すと共にこの再配線に試験端子を
形成したことにより、直接外部接続端子と接続されてい
ないユニットに対して試験を行うことが可能となる。
【００４１】即ち、従来では複数のユニットが混在した
構成のウエハーレベルパッケージでは、その中の特定の
ユニットのみを独立して試験することができないものが
あった。しかるに、この特定のユニットから再配線を半
導体チップ回路形成領域の外部に引き出し、この再配線
に試験端子を形成することにより、試験を行うことが可
能となる。
【００４２】よって、従来では単独で試験を行えなかっ
たユニットに対して試験を行うことが可能となり、試験
の信頼性を向上させることができる。また、再配線及び
試験端子は、ウエハーレベルパッケージを切断し半導体
装置に個片化した際に除去されるため、個片化した状態
の半導体装置の使用条件を妨げるようなことはない。ま
た、請求項７記載の発明によれば、半導体チップ回路形
成領域内に試験専用回路を組み込むと共に再配線を半導
体チップ回路形成領域の外部に引き出し、この再配線に
試験端子を形成したことにより、試験端子により絶縁部
材を配線した後においても試験専用回路を用いることが
可能となり、より信頼性の高い試験を行なうことができ
る。また、試験端子は半導体装置に個片化する時に除去
されるため、よって試験端子が個片化した状態の半導体
装置の使用条件を妨げるようなことはない。
【００４３】また、請求項８記載の発明によれば、半導
体ウェーハ上の半導体チップ回路形成領域の外部に試験
専用回路を形成すると共に、この試験専用回路上或いは
この試験専用回路から引き出された再配線に試験端子を
形成したことにより、半導体チップ回路形成領域内に試
験専用回路を組み込むと共に再配線を半導体チップ回路
形成領域の外部に引き出し、この再配線に試験端子を形
成したことにより、試験端子により絶縁部材を配線した
後においても試験専用回路を用いることが可能となり、
より信頼性の高い試験を行なうことができる。
【００４４】また、試験専用回路は半導体チップ回路形
成領域の外部に設けられているため、試験専用回路を設
けても半導体チップ回路形成領域の面積は変化しないた
め、ウエハーレベルパッケージに試験専用回路を設けて
も、個片化された半導体装置が大型化してしまうような
ことはない。更に、試験専用回路及び試験端子は半導体
装置に個片化する時に除去されるため、よって試験専用
回路及び試験端子が個片化した状態の半導体装置の使用
条件を妨げるようなことはない。
【００４５】また、請求項９記載の発明によれば、半導
体チップ回路形成領域の外部に再配線と接続された試験
履歴格納部を形成すると共に、この試験履歴格納部に対
して入出力端子を絶縁材から露出するよう形成したこと
により、試験履歴格納部に入出力端子を介してアクセス
することにより、試験履歴情報を得ることが可能とな
る。絶縁材（例えば、封止樹脂）を配設された状態のウ
エハーレベルパッケージは外観識別することが困難で、
また試験履歴情報をウエハーレベルパッケージの外周部
分に付与するのは困難である。
【００４６】しかるに、試験履歴格納部を形成すること
により、ウエハーレベルパッケージの試験履歴を容易に
書き込み／読み出しすることができ、試験効率及び試験
精度の向上を図ることができる。また、試験履歴格納部
は半導体チップ回路形成領域の外部に設けられているた
め半導体装置に個片化する時に除去される。よって、試
験履歴格納部が個片化した状態の半導体装置の使用条件
を妨げるようなことはない。
【００４７】また、請求項１０記載の発明によれば、半
導体チップ回路形成領域の外部に、再配線に接続される
と共に半導体チップ回路に対して試験を行なう試験用素
子を配設したことにより、半導体ウエハー上に試験素子
が配設されるため、より高精度の試験を行なうことが可
能となる。特に、試験用素子とチップ素子との配線距離
を短くできるため、高周波試験に際し利益が大である。
【００４８】また、請求項１１記載の発明によれば、試
験端子の配設位置に規則性を持たせ、この試験端子の配
設位置により半導体ウェーハの識別を行いうるよう構成
したことにより、外観識別することが困難なウエハーレ
ベルパッケージにおいても、この試験端子の位置により
ウエハーレベルパッケージの識別を行なうことが可能と
なる。また、この識別機能を有した試験端子も半導体装
置に個片化する時に除去されるため、識別機能を有した
試験端子が個片化した状態の半導体装置の使用条件を妨
げるようなことはない。
【００４９】また、請求項１３記載の発明によれば、ウ
エハーレベルパッケージ製造工程において、外部接続端
子と試験端子を一括的に形成したことにより、各端子を
別個に形成する構成に比べて製造工程の簡略化を図るこ
とが可能となる。更に、請求項１４記載の発明によれ
ば、切断工程において、半導体チップ回路形成領域の外
部位置に形成された構成物（試験端子等）を一括的に除
去することにより、この構成物を除去するための工程を
別個に設ける構成に比べて製造工程の簡略化を図ること
が可能となる。
【００５０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１乃至図３は、本発明の第１
実施例であるウエハーレベルパッケージ１０Ａを示して
いる。図１はウエハーレベルパッケージ１０Ａの部分拡
大した平面図であり、図２はウエハーレベルパッケージ
１０Ａの部分拡大した断面図であり、図３はウエハーレ
ベルパッケージ１０Ａの全体平面図である。
【００５１】このウエハーレベルパッケージは、ウエハ
ー状態のままで半導体装置として機能させることも、ま
た各半導体チップ回路単位で切断し個片化することによ
り半導体装置４０（図１９に個片化された半導体装置４
０を示す）として使用することも可能なものである。図
２に示すように、ウエハーレベルパッケージ１０Ａは、
大略すると半導体ウエハー１１の上部に外部接続端子１
４，再配線１５，試験用端子１６，及び絶縁層１７（絶
縁材）等を配設した構成とされている。
【００５２】半導体ウエハー１１は、例えばシリコン基
板上に複数の半導体チップ回路形成領域１２（以下、回
路領域という）が形成されている。この回路領域１２内
には、半導体チップ回路と複数のチップ端子１３が形成
されている。このチップ端子１３は半導体チップ回路と
接続しており、よってチップ端子１３に信号及び電源の
供給を行なうことにより、半導体チップ回路は動作す
る。
【００５３】また、複数設けられているチップ端子１３
は、大略すると二つの機能に分類される。その一つは、
半導体チップ回路を動作させるのに直接寄与するチップ
端子である。また、もう一つは、半導体チップ回路に対
し試験を行なう時にのみ用いるチップ端子である。以下
の説明では、特に後者（半導体チップ回路に対し試験を
行なう時にのみ用いるチップ端子）を特定して述べる必
要がある場合には試験用チップ端子１３Ａというものと
し、試験用チップ端子１３Ａ以外の端子をチップ端子１
３Ｂというものとする。
【００５４】外部接続端子１４は、ウエハーレベルパッ
ケージ１０Ａ或いは個片化された半導体装置４０を実装
基板（図示せず）に実装する際に用いる端子である。本
実施例では、外部接続端子１４はチップ端子１３Ｂ上に
直接形成された構成とされている。よって、本実施例で
は平面的に見た場合、外部接続端子１４の形成位置はチ
ップ端子１３Ｂの形成位置と一致する。この外部接続端
子１４は、後に詳述するように、スパッタリング法，蒸
着法，或いはメッキ法等を用いて半導体ウエハー１１の
上面より所定量突出するよう形成されている。
【００５５】再配線１５は導電膜であり、半導体ウエハ
ー１１の上面に所定のパターンで形成されている。この
再配線１５は、その一端部がチップ端子１３（１３Ａ，
１３Ｂ）に接続されると共に、他端部に外部接続端子１
４或いは試験用端子１６が形成される。このように、半
導体ウエハー１１上に再配線１５を形成することによ
り、チップ端子１３を半導体ウエハー１１上の任意位置
まで引出し、この引出し位置に外部接続端子１４或いは
試験用端子１６を形成することが可能となる。よって、
再配線１５を設けることにより、端子レイアウトの自由
度を向上させることができる。この際、再配線１５によ
り各端子１４，１６の引出し位置は、回路領域１２内に
限定されるものではなく、回路領域１２の外部に引き出
すこともできる（以下、回路領域１２の外部の領域を外
部領域１８というものとする）。
【００５６】尚、本実施例では、上記したように外部接
続端子１４はチップ端子１３Ｂ上に直接形成された構成
であるため、再配線１５は試験用チップ端子１３Ａから
のみ引き出された構成となっている。また、図示しない
が、回路領域１２の上部には絶縁薄膜が形成されてお
り、再配線１５はこの絶縁薄膜上に形成されている。よ
って、回路領域１２に再配線１５を形成しても、再配線
１５と半導体チップ回路が短絡してしまうことはない。
【００５７】試験用端子１６は、回路領域内に形成され
た半導体チップ回路に対して試験を行なう際に用いられ
る端子であり、外部接続端子１４と同様にスパッタリン
グ法，蒸着法，或いはメッキ法等を用いて半導体ウエハ
ー１１の上面より所定量突出するよう形成されている。
また、図２に示されるように、試験用端子１６の突出高
さ及びその形状は外部接続端子１４と等しくなるよう構
成されているため、試験用端子１６を外部接続端子１４
と同等に扱うことができる。この試験用端子１６は、前
記した再配線１５により回路領域１２内の試験用チップ
端子１３Ａに接続されている。よって、試験用端子１６
は、ウエハーレベルパッケージ１０Ａに対し試験を行な
う時にのみ使用される端子となる。
【００５８】絶縁層１７は例えばＳｉＯ2 等の絶縁材を
所定の膜厚で形成したものであり、回路領域１２に形成
されている半導体チップ回路，チップ端子１３，及び再
配線１５等を保護する機能を奏するものである。本実施
例では、この絶縁層１７は半導体ウエハー１１上の全面
に形成されているが、前記した外部接続端子１４及び試
験用端子１６は、この絶縁層１７を介してその外部に露
出するよう（突出するよう）構成されている。よって、
絶縁層１７を半導体ウエハー１１上に形成した後におい
ても、外部接続端子１４及び試験用端子１６を用いて半
導体チップ回路と電気的な導通を図ることができる構成
となっている。
【００５９】ここで、上記構成とされたウエハーレベル
パッケージ１０Ａにおいて、試験用端子１６の配設位置
に注目する。前記したように、試験用端子１６は再配線
１５により試験用チップ端子１３Ａに接続されている。
また、再配線１５の引出し位置は回路領域１２内に限定
されるものではなく、外部領域１８に引き出すこともで
きる。
【００６０】そこで、本実施例では、再配線１５を回路
領域１２の外部位置に引出し、この外部領域１８に試験
用端子１６の配設した構成としたことを特徴としてい
る。また、ウエハーレベルパッケージ１０Ａを個片化し
半導体装置４０として使用する場合には、ウエハーレベ
ルパッケージ１０Ａに対して切断処理（スクライブ）が
行なわれるが、試験用端子１６の形成位置はこのスクラ
イブがされる位置（スクライブライン）上にあるよう構
成されている。尚、図３に一点鎖線で示す位置がスクラ
イブラインである。
【００６１】上記のように本実施例に係るウエハーレベ
ルパッケージ１０Ａでは、試験用チップ端子１３Ａを再
配線１５により回路領域１２の外部位置（外部領域１
８）に引出し、この外部領域１８に引き出された再配線
１５に絶縁層１７から露出した試験端子１６を設けた構
成としている。これにより、絶縁層１７を配設した後に
おいても試験端子１６を用いることが可能となる。
【００６２】よって、試験実施時には外部接続端子１４
と共に試験端子１６を用いて試験を行うことができるた
め、従来では絶縁層１７を配設する前に行っていたＰＴ
（予備試験）と、絶縁層１７の配設後に行っていたＦＴ
（最終試験）を一括的に行うことが可能となる。このよ
うに、一括的にフルテストを行うことが可能となること
により、従来では２工程に分けて実施していた試験工程
を１回でまとめて実施でき、よって試験工程（製造工
程）の簡略化及び製造コストの低減を図ることができ
る。
【００６３】また、試験端子１６は、再配線１５を配設
することにより外部領域１８（回路領域１２の外部）に
形成されている。よって、試験端子１６を設けても回路
領域１２の面積が大きくなるようなことはない。よっ
て、半導体装置４０として用いる場合には、半導体装置
４０の小型化を図ることができる。更に、試験端子１６
が形成される外部領域１８は、ウエハーレベルパッケー
ジ１０Ａが切断されて個々の半導体装置４０とされる際
に除去される部分である。よって、半導体装置４０が個
片化された状態では、試験端子１６は外部領域１８と共
に除去され半導体装置４０に残存することはない。従っ
て、ウエハーレベルパッケージ１０Ａに試験端子１６を
設けても、個片化した状態の半導体装置４０の使用条件
を妨げるようなことはない。
【００６４】尚、上記した実施例では、試験端子１６を
スクライブライン上に形成下構成を示したが（図３参
照）、試験端子１６の形成位置は必ずしもスクライブラ
イン上に限定されるものではなく、外部領域１８であれ
ばスクライブライン以外の位置（例えば、半導体ウエハ
ー１１の外周位置等）に設けた構成としてもよい。続い
て、本発明の第２実施例について説明する。
【００６５】図４は、本発明の第２実施例であるウエハ
ーレベルパッケージ１０Ｂを示している。尚、図４にお
いて、先に図１乃至図３を用いて説明した第１実施例に
係るウエハーレベルパッケージ１０Ａの構成と対応する
構成については同一符号を付してその説明を省略する。
また、後に図５乃至図２０を用いて説明する各実施例に
ついても同様とする。
【００６６】本実施例に係るウエハーレベルパッケージ
１０Ｂは、半導体ウエハー１１の上部に先ず再配線層１
９を形成し、この再配線層１９の上部に外部接続端子１
４，試験端子１６，及び封止樹脂２２（絶縁材）を配設
した構成としている。再配線層１９は、再配線１５，絶
縁膜２０，及びスルーホール２１等により構成されてい
る。絶縁膜２０は例えばＳｉＯ2 等の絶縁材よりなり、
その上面に再配線１５が所定のパターンで形成されてい
る。また、絶縁膜２０にはスルーホール２１が形成され
ており、回路領域１２に形成されたチップ端子１３と再
配線１５は、このスルーホール２１により電気的に接続
された構成となっている。
【００６７】封止樹脂２２は例えばエポキシ系の樹脂で
あり、例えば金型を用いたモールド法により半導体ウエ
ハー１１の全面に形成されている。また、前記した外部
接続端子１４及び試験端子１６は、この封止樹脂２２を
介してその上部に突出し、外部と電気的な接続を行いう
る構成となっている。上記構成とされたウエハーレベル
パッケージ１０Ｂにおいても、先に説明した第１実施例
に係るウエハーレベルパッケージ１０Ａと同等の作用効
果を実現できる。更に、本実施例では、半導体ウエハー
１１の上部に、一般に樹脂パッケージ材料として用いら
れているエポキシ系樹脂よりなる封止樹脂２２を設けた
ため、半導体ウエハー１１（半導体チップ回路，配線層
１５等）の保護をより確実に行なうことができ、ウエハ
ーレベルパッケージ１０Ｂの信頼性の向上を図ることが
できる。尚、封止樹脂２２の材質はエポキシ系樹脂に限
定されるものてはなく、例えばポリイミド等の他の樹脂
を用いることも可能である。
【００６８】続いて、本発明の第３実施例について説明
する。図５は、本発明の第３実施例であるウエハーレベ
ルパッケージ１０Ｃを示している。先に図１乃至図３を
用いて説明した第１実施例に係るウエハーレベルパッケ
ージ１０Ａでは、外部接続端子１４をチップ端子１３Ｂ
上に直接形成した構成について説明した。これに対して
本実施例では、回路領域１２の内部に内部用再配線２３
を形成することにより、チップ端子１３Ｂの形成位置と
外部接続端子１４の形成位置を異ならせたことを特徴と
するものである。
【００６９】このように、外部接続端子１４の形成位置
は、必ずしもチップ端子１３Ｂの形成位置と一致させる
必要はない。また、外部接続端子１４の形成位置とチッ
プ端子１３Ｂの形成位置を異ならせることにより、回路
領域１２内における半導体チップ回路の回路構成に自由
度を持たせることができる。続いて、本発明の第４実施
例について説明する。
【００７０】図６は、本発明の第４実施例であるウエハ
ーレベルパッケージ１０Ｄを示している。本実施例に係
るウエハーレベルパッケージ１０Ｄは、外部領域１８に
引き出された再配線１５の途中位置にヒューズ２４を配
設したことを特徴とするものである。このヒューズ２４
は、試験用チップ端子１３Ａと試験端子１６との間に過
剰給電が行なわれることを防止する機能を奏するもので
ある。尚、試験用チップ端子１３Ａは電源供給端子であ
り、試験端子１６は給電配線４２に接続されている。
【００７１】例えば、ウエハーレベルパッケージに対し
てバーンイン試験を行なう場合、個々の半導体チップ回
路に独立して給電配線を設けることが難しい場合が多
く、本実施例のように給電配線４２を複数の半導体チッ
プ回路で共有すれば安価にバーンイン試験を実施するこ
とができる。しかるに、給電配線４２を複数の半導体チ
ップ回路で共有した場合、ＤＣ不良（電源ショート不
良）の半導体チップ回路が含まれていると、他の正常な
半導体チップ回路において焼損の危険がある。よって、
試験用チップ端子１３Ａと試験端子１６との間に過剰給
電を防止するヒューズ２４を設けることにより、不良半
導体チップ回路の存在により過剰給電があったとして
も、ヒューズ２４が切断されることにより正常な半導体
チップ回路が損傷することを防止することが可能とな
る。
【００７２】また、このヒューズ２４は外部領域１８に
配設されているため、半導体装置４０が個片化される際
にヒューズ２４は除去され、このヒューズ２４が半導体
装置４０に残存することはない。よって、ヒューズ２４
を設けても個片化した状態の半導体装置４０の使用条件
を妨げるようなことはない。続いて、本発明の第５実施
例について説明する。
【００７３】図７は、本発明の第５実施例であるウエハ
ーレベルパッケージ１０Ｅを示している。本実施例に係
るウエハーレベルパッケージ１０Ｅは、複数の回路領域
１２毎に形成されている試験端子１６が、外部領域１８
に形成された共通配線２５によりそれぞれ接続されてい
ることを特徴としている。この構成とすることにより、
一つの試験端子１６に試験信号を供給することにより、
この共通配線２５を用いて複数の試験端子１６に同時に
試験信号を供給することができるため、配線数の削減を
図ることができる。また、個々の試験端子１６に試験信
号を個別に供給する構成に比べ、試験効率の向上を図る
ことができる。
【００７４】また、共通配線２５が形成される外部領域
１８は、ウエハーレベルパッケージ１０Ｅが切断されて
個々の半導体装置４０とされる際に除去される部分であ
るため、ウエハーレベルパッケージ１０Ｅに共通配線２
５を設けても、個片化した状態の半導体装置４０の使用
条件を妨げるようなことはない。続いて、本発明の第６
実施例について説明する。
【００７５】図８は、本発明の第６実施例であるウエハ
ーレベルパッケージ１０Ｆを示している。本実施例に係
るウエハーレベルパッケージ１０Ｆは、半導体ウエハー
１１上に複数形成されている半導体チップ回路に形成さ
れているチップ端子１３間を連絡配線２６で接続したこ
とを特徴とするものである。具体的には、図８に示す例
では、回路領域１２Ａに形成されているチップ端子１３
Ｃと、回路領域１２Ｂに形成されているチップ端子１３
Ｄが、連絡配線２６により接続された構成を示してい
る。
【００７６】半導体チップ回路に形成されるチップ端子
１３には、試験実施時には接続しておいた方が試験効率
の向上及び配線数の低減を図れるものがある。よって、
このようなチップ端子１３（１３Ｃ，１３Ｄ）を連絡配
線２６を用いて接続しておくことにより、試験効率の向
上及び配線数の低減を図ることができる。また、連絡配
線２６が形成される外部領域１８は、ウエハーレベルパ
ッケージ１０Ｆが切断されて個々の半導体装置４０とさ
れる際に除去される部分であるため、ウエハーレベルパ
ッケージ１０Ｆに連絡配線２６を設けても、個片化した
状態の半導体装置４０の使用条件を妨げるようなことは
ない。
【００７７】続いて、本発明の第７実施例について説明
する。図９は、本発明の第７実施例であるウエハーレベ
ルパッケージ１０Ｇを示している。本実施例に係るウエ
ハーレベルパッケージ１０Ｇは、第６実施例と同様に外
部領域１８に共通配線２５を形成すると共に、複数の回
路領域１２から引き出された再配線１５をこの共通配線
２５に接続した構成とされている。また、共通配線２５
の一部に試験パッド２７を形成すると共に、この試験パ
ッド２７が絶縁層１７（或いは、封止樹脂２２）から露
出するよう形成したことを特徴とする。
【００７８】この構成によれば、複数の回路領域１２に
対応して複数形成された再配線１５が共通配線２５に接
続された構成とされているため、試験パッド２７に試験
信号を供給することにより、この共通配線２５を用いて
複数の半導体チップ回路に同時に試験信号を供給するこ
とができるため、配線数の削減を図ることができる。ま
た、個々の半導体チップ回路に試験端子１６を設ける必
要がなくなるため、ウエハーレベルパッケージ１０Ｇの
構造の簡単化及び製造工程の簡略化を図ることができ
る。
【００７９】続いて、本発明の第８実施例について説明
する。図１０は、本発明の第８実施例であるウエハーレ
ベルパッケージ１０Ｈを示している。本実施例に係るウ
エハーレベルパッケージ１０Ｈは、回路領域１２内に機
能の異なる複数のユニット２８，２９を混載した構成と
されている。そして、この複数のユニット２８，２９の
中の単独のユニット、または複数組み合わされたユニッ
トから再配線１５を外部領域１８に引き出し、この再配
線１８に試験端子１６を形成した構成とされている。
【００８０】具体的には、本実施例では回路領域１２内
にロジック部(LOGIC部）２８とランダムアクセスメモリ
部（ＲＡＭ部）２９を有した構成とされており、この L
OGIC部２８とＲＡＭ部２９は内部配線３０により接続さ
れている。また、 LOGIC部２８にはチップ端子が形成さ
れており、このチップ端子には外部接続端子１４が配設
されている。
【００８１】このＲＡＭ，ＬＯＧＩＣ等の性質、機能の
ことなるユニットが混載された半導体装置はシステムＬ
ＳＩと称せられ、またこのシステムＬＳＩは半導体装置
の高密度化，高性能化に伴い増加する傾向にある。しか
るに、システムＬＳＩでは、内設されるユニットを個々
に単独で試験することが難しい。何故なら、これらのユ
ニットは、同一の回路領域１２内で内部配線３０により
結線されており、最終的には外部接続端子１４から直接
アクセスできないユニットが存在するためである。例え
ば本実施例の構成では、 LOGIC部２８とＲＡＭ部２９が
内部配線３０により接続されているため、外部接続端子
１４は LOGIC部２８へのアクセス端子として機能し、外
部接続端子１４によりＲＡＭ部２９に直接アクセスする
ことはできない。
【００８２】このシステムＬＳＩ全体の機能としては、
LOGIC部２８は内部配線３０を経由してＲＡＭ部２９に
アクセスし、ＲＡＭ部２９のデータを LOGIC部２８がも
らいこれを処理し、その上で外部接続端子１４から外部
に出力する。従って、従来構成のシステムＬＳＩでは、
ＲＡＭ部２９に直接アクセスすることはできず、よって
ＲＡＭ部２９を単独で試験することはできなかった。
【００８３】しかるに本実施例の構成によれば、従来で
は単独で試験することができなかったユニットであるＲ
ＡＭ部２９から再配線１５を外部領域１８に引き出すと
共に、この再配線１５に試験端子１６を形成したことに
より、外部接続端子１４と直接接続されていないユニッ
トであるＲＡＭ部２９に対して試験を行うことが可能と
なる。
【００８４】このように、従来では単独で試験を行えな
かったＲＡＭ部２９（ユニット）に対して試験を行うこ
とが可能となることにより、試験の信頼性を向上させる
ことができる。また、再配線１５及び試験端子１６は、
ウエハーレベルパッケージ１０Ｈを切断し半導体装置４
０に個片化した際に除去されるため、個片化した状態の
半導体装置４０の使用条件を妨げるようなことはない。
【００８５】続いて、本発明の第９実施例について説明
する。図１１は、本発明の第９実施例であるウエハーレ
ベルパッケージ１０Ｉを示している。本実施例に係るウ
エハーレベルパッケージ１０Ｉは、回路領域１２内にバ
ーンイン試験専用回路３２(Built In Self Test:以下、
ＢＩＳＴという）を組み込むと共に、このＢＩＳＴ３２
から再配線１５を外部領域１８に引き出し、この引き出
し位置において再配線１５に試験端子１６を形成したこ
とを特徴とするものである。
【００８６】このＢＩＳＴ３２を組み込むことで、メイ
ン回路部３１のテストをＢＩＳＴ３２が実施し、その結
果だけを試験用チップ端子１３Ａから取り出す（読み出
す）ことができる。しかし、このＢＩＳＴ３２の入出力
端子となる試験用チップ端子１３Ａは、ウエハーパッケ
ージ後の外部接続端子として残せないため、専らＰＴだ
けで使用されていた（ＦＴでは使用できなかった）。
【００８７】これに対して本実施例では、ウエハーパッ
ケージ後もＢＩＳＴ３２の入出力端子となる試験用チッ
プ端子１３Ａに、試験端子１６及び再配線１５を介して
アクセスできるため、ＦＴでＢＩＳＴ３２を使用した試
験が可能となる。これにより、ＰＴの必要性は少なくな
り、ＰＴをカットしてＦＴのみで試験（フルテスト）す
ることが可能となる。
【００８８】続いて、本発明の第１０実施例について説
明する。図１２は、本発明の第１０実施例であるウエハ
ーレベルパッケージ１０Ｊを示している。本実施例に係
るウエハーレベルパッケージ１０Ｊは、外部領域１８に
バーンイン専用回路３２Ａ（以下、ＢＩ専用回路３２Ａ
という）を形成したことを特徴としている。
【００８９】具体的には、回路領域１２に形成された試
験用チップ端子１３Ａから外部領域１８に向け再配線１
５が形成されており、この再配線１５にＢＩ専用回路３
２Ａが接続されている。また、ＢＩ専用回路３２Ａから
引き出された再配線１５には試験端子１６が形成されて
いる。前記のように、ＢＩ専用回路３２Ａ及び再配線１
５は外部領域１８に形成されている。尚、試験端子１６
の形成位置は、ＢＩ専用回路３２Ａの上部に直接形成し
た構成としてもよい。
【００９０】ところで、ウエハーレベルパッケージ及び
通常のウエハー（以下、ウエハーレベルパッケージと通
常のウエハーを総称してウエハーという）は、ウエハー
状態でのフルテストについては殆ど行われていなかっ
た。この理由の一つには、特にウエハー状態ではバーン
イン試験を実施するのが困難であることがある。即ち、
現在のコンタクタ技術では、ウエハーに形成された各半
導体チップ回路に形成されている多数の端子（外部接続
端子１４，及び試験端子１６）に対し、その全てに一括
的にコンタクトすることが難しい。これは、ウエハーに
形成された端子数は数万と膨大な上、端子ピッチも狭い
ことによる。
【００９１】そこで、この問題点を解決するためにＢＩ
専用回路３２Ａを回路領域１２内に組み込み、数端子
（バーンイン専用回路にアクセスするバーンイン用端
子）にコンタクトする方法の実施が進められている。し
かるに、ＢＩ専用回路３２Ａを回路領域１２内に組み込
んだ従来のウエハーレベルパッケージでは、バーンイン
用端子が外部接続端子１４と共に半導体装置４０に残存
してしまい、前記したと同様の問題点が生じる。
【００９２】しかるに本実施例の構成では、ＢＩ専用回
路３２Ａから再配線１５を外部領域１８に引き出し、こ
の引き出し位置において再配線１５に試験端子１６（バ
ーンイン用端子として機能する）を形成したことによ
り、試験端子１６を介してＢＩ専用回路３２Ａにアクセ
スすることにより、絶縁層１７（封止樹脂２２）を配線
した後においてもＢＩ専用回路３２Ａを用いることが可
能となる。
【００９３】よって、ウエハーレベルパッケージ１０Ｉ
に対してバーンイン試験を行なうことが可能となり、よ
り信頼性の高い試験を行なうことができる。また、試験
端子１６は半導体装置４０に個片化する時に除去される
ため、よって試験端子１６が個片化した状態の半導体装
置４０の使用条件を妨げるようなことはない。続いて、
本発明の第１１実施例について説明する。
【００９４】図１３は、本発明の第１１実施例であるウ
エハーレベルパッケージ１０Ｋを示している。本実施例
に係るウエハーレベルパッケージ１０Ｋは、半導体ウェ
ーハ１１上の外部領域１８に、試験履歴記録部３３（試
験履歴格納部）を形成したことを特徴とするものであ
る。この試験履歴記録部３３は、外部領域１８に形成さ
れた記録用再配線３５により、半導体ウェーハ１１上に
形成されている全ての半導体チップ回路に接続されてい
る。また、試験履歴記録部３３にはアクセス端子３４
（入出力端子）が設けられている。
【００９５】このアクセス端子３４は半導体ウェーハ１
１上に形成された絶縁層１７（封止樹脂２２）の上部に
突出した構成とされており、よって絶縁層１７（封止樹
脂２２）を配設した後においてもアクセス端子３４によ
り試験履歴記録部３３にアクセスすることができる。従
って、試験履歴記録部３３にアクセスすると、試験履
歴，不良半導体チップ回路の位置等の試験データを格納
／取り出しを行なうことができる。
【００９６】ところで、絶縁層１７或いは封止樹脂２２
を配設された状態のウエハーレベルパッケージ１０Ｋ
は、半導体ウエハー１１全体が樹脂（黒色樹脂が多い）
よりなる絶縁層１７或いは封止樹脂２２に覆われている
ため、外観識別することが困難である。また、半導体チ
ップ回路は半導体ウエハー１１上に高密度に配設されて
いるため、膨大な量の試験履歴情報を文字，記号等によ
りウエハーレベルパッケージ１０Ｋの外周部分に印字，
捺印等するのは困難である。
【００９７】しかるに、試験履歴記録部３３を設けるこ
とにより、ウエハーレベルパッケージ１０Ｋの試験履歴
が膨大な量であっても、容易にこれを書き込み／読み出
しすることができ、試験効率及び試験精度の向上を図る
ことができる。また、試験履歴記録部３３は外部領域１
８に設けられているため半導体装置４０に個片化する時
に除去される。よって、試験履歴記録部３３が個片化し
た状態の半導体装置４０の使用条件を妨げるようなこと
はない。
【００９８】続いて、本発明の第１２実施例について説
明する。図１４は、本発明の第１２実施例であるウエハ
ーレベルパッケージ１０Ｌを示している。本実施例に係
るウエハーレベルパッケージ１０Ｌは、半導体ウェーハ
１１上の外部領域１８に、半導体チップ回路に対して試
験を行なう試験サポート用素子３６を配設すると共に、
各回路領域１２に形成された試験用チップ素子１３Ａに
接続された再配線１５を共通配線２５を介して試験サポ
ート用素子３６に接続した構成としている。
【００９９】試験サポート用素子３６は、例えば試験専
用ＬＳＩや抵抗等の電気部品である。この試験サポート
用素子３６を設けることにより、ウエハーレベル試験を
効率化することができる。また、試験サポート用素子３
６と試験用チップ素子１３Ａとの配線距離を短くできる
ため、特に高周波試験を行なう際に利益が大である。ま
た、試験サポート用素子３６及び共通配線３５は外部領
域１８に形成されているため、半導体装置４０に個片化
する時に除去される。よって、試験サポート用素子３６
及び共通配線３５が個片化した状態の半導体装置４０の
使用条件を妨げるようなことはない。
【０１００】続いて、本発明の第１３実施例について説
明する。図１５は、本発明の第１３実施例であるウエハ
ーレベルパッケージ１０Ｍを示している。本実施例に係
るウエハーレベルパッケージ１０Ｍは、識別エリア３７
に試験端子１６及びダミー端子３８を所定の規則性を持
たせて配設することにより、半導体ウェーハ１１の識別
を行いうるよう構成したことを特徴とするものである。
【０１０１】この識別エリア３７は半導体ウエハー１１
の外部領域１８に形成されており、また試験端子１６は
再配線１５により対応する各回路領域１２に接続されて
いる。また、ダミー端子３８は、再配線１５に接続され
ていないが、その形状は試験端子１６と同等であり、絶
縁層１７（封止樹脂２２）から外部に露出した構成とな
っている。
【０１０２】前記したように、絶縁層１７或いは封止樹
脂２２を配設された状態のウエハーレベルパッケージ１
０Ｋは、外観識別することが困難である。しかるに、試
験端子１６及びダミー端子３８は半導体ウエハー１１の
特性（例えばインデックスマーク、品種記号、ロット判
別）を示す所定の規則性を有して配置されており、かつ
絶縁層１７（封止樹脂２２）から外部に露出した構成と
なっている。よって、この試験端子１６及びダミー端子
３８の配置位置を見ることにより、半導体ウェーハ１１
を識別することが可能となり、外観識別が困難なウエハ
ーレベルパッケージ１０Ｍであっても、識別処理を確実
に行なうことができる。
【０１０３】尚、この識別機能を有した試験端子１６及
びダミー端子３８も半導体装置４０に個片化する時に除
去されるため、試験端子１６及びダミー端子３８が個片
化した状態の半導体装置４０の使用条件を妨げるような
ことはない。また、試験端子１６の配置のみで識別が可
能であれば、ダミー端子３８は必ずしも設ける必要はな
い。
【０１０４】続いて、本発明の第１４実施例について説
明する。図２０は、本発明の第１４実施例であるウエハ
ーレベルパッケージ１０Ｎを示している。前記した各実
施例に係るウエハーレベルパッケージ１０Ａ〜１０Ｍで
は、再配線１５の上部に絶縁層１７或いは封止樹脂２２
が配設される構成とされていた。これに対し、本実施例
に係るウエハーレベルパッケージ１０Ｎは、再配線１５
の上部に絶縁材（絶縁層１７，封止樹脂２２等）が配設
されていないことを特徴とするものである（但し、半導
体チップ回路と再配線１５との間には、絶縁用の薄膜が
形成されている）。
【０１０５】この構成では、再配線１５は常に外部に露
出した状態となっている。従って、回路領域１２上に露
出した再配線１５に試験端子１６を形成しておくことに
より、ウエハーレベルパッケージ１０Ｎが製造された後
でも各半導体チップ回路に対し試験を実施することがて
きる。しかるに、前記したように、半導体チップ回路が
形成された回路領域１２内にユーザが使用しない端子は
配設したくなくない。そこで、試験端子１６に代えて、
回路領域１２内に試験用コンタクト４１（図１８参照）
が接続可能なフラットな接続パッドを形成することも考
えられる。ところが、試験用コンタクト４１が適正に接
続するためには接続パッドはある程度の面積を必要とす
るため、この構成では回路領域１２の面積が大きくなっ
てしまう。
【０１０６】これに対し本実施例に係るウエハーレベル
パッケージ１０Ｎは、試験実施時に用いられるチップ端
子１３を再配線１５により回路領域１２の外部位置に引
出し、かつ引き出された再配線１５に試験端子１６を設
けたことにより、試験端子１６を設けても回路領域１２
が大きくなるようなことはない。従って、回路領域１２
に試験端子を設ける構成に比べ、回路領域１２の有効利
用を図るこができ、また個片化した際には各半導体装置
４０を小型化することができる。
【０１０７】また、試験端子１６が形成される位置は、
ウエハーレベルパッケージ１０Ｎが切断されて個々の半
導体装置４０とされる際に除去される部位であるため、
半導体装置４０が個片化された状態では、試験端子１６
は半導体装置に残存することはない。よって、ウエハー
レベルパッケージ１０Ｎに試験端子１６を設けても、個
片化した状態の半導体装置４０の使用条件を妨げるよう
なことはない。
【０１０８】続いて、本発明の一実施例であるウエハー
レベルパッケージを用いた半導体装置の製造方法（以
下、半導体装置製造方法という）について説明する。図
１６乃至図１９は、半導体装置製造方法を説明するため
の図であり、図１６は半導体装置製造方法の工程図であ
り、図１７乃至図１９は具体的な製造方法を示す図であ
る。尚、以下の製造方法の説明では、先に図４を用いて
説明した第２実施例に係るウエハーレベルパッケージ１
０Ｂから半導体装置４０を製造する方法を例に挙げて説
明するものとする。
【０１０９】図１６に示すように、本実施例に係る半導
体装置製造方法は、大略するとパッケージ製造工程（ス
テップ１），試験工程（ステップ２），及び切断工程
（ステップ３）を有している。パッケージ製造工程（ス
テップ１）は、図４に示した第２実施例に係るウエハー
レベルパッケージ１０Ｂを製造する工程である。また、
試験工程（ステップ２）は、試験端子１６及び外部接続
端子１４を用いてウエハーレベルパッケージ１０Ｂに形
成されている半導体チップ回路に対して試験を行なう工
程である。更に、切断工程（ステップ３）は、試験工程
の終了した後に、ウエハーレベルパッケージ１０Ｂの外
部領域１８（スクライブライン）を切断することによ
り、個片化した半導体装置４０を製造する工程である。
以下、各工程について詳述する。
【０１１０】図７は、ウエハーレベルパッケージ１０Ｂ
を製造するパッケージ製造工程（ステップ１）を示して
いる。ウエハーレベルパッケージ１０Ｂを製造するに
は、先ず図１７（Ａ）に示すように、回路領域１２が既
に形成された半導体ウエハー１１を用意する。続いて、
図１７（Ｂ）に示すように、半導体ウエハー１１の上部
に絶縁膜２０（ＳｉＯ2 膜）を所定の膜厚で形成すると
共に、ホトリソグラフィ技術を利用してスルーホール２
１となる小孔を形成する。次に、例えばメッキ法（スパ
ッタリング法，蒸着法等の他の薄膜形成技術でも可能）
を用いることにより絶縁膜２０上に導電膜を形成し、そ
の後エッチング処理を行なうことにより、所定パターン
を有した再配線１５を形成する。
【０１１１】この際、前記の小孔内にも導電膜となる導
電材は導入され、スルーホール２１が形成される。ま
た、このスルーホール２１は、その下端が回路領域に形
成されているチップ端子１３（１３Ａ，１３Ｂ）と電気
的に接続されると共に、上端は再配線１５に電気的に接
続される。これにより、半導体ウエハー１１の上部に再
配線層１９が形成される。
【０１１２】上記のように半導体ウエハー１１上に再配
線層１９が形成されると、続いて図１７（Ｃ）に示され
るように、外部接続端子１４及び試験端子１６の形成処
理が行なわれる。前記したように、外部接続端子１４及
び試験端子１６は同一形状を有しているため、一括的に
形成することが可能である。このため、本実施例では外
部接続端子１４と試験端子１６を一括的に形成してい
る。
【０１１３】具体的には、外部接続端子１４及び試験端
子１６の形成位置に開口部を有するマスクを用いて、メ
ッキ法（スパッタリング法，蒸着法等でも可能）を用い
て外部接続端子１４及び試験端子１６を成長させる。各
端子１４，１５の高さは、メッキ時間を制御することに
より調整することが可能である。このように本実施例で
は、外部接続端子１４と試験端子１６を一括的に形成す
るため、各端子１４，１５を別個に形成する構成に比べ
て製造工程の簡略化を図ることが可能となる。
【０１１４】尚、本実施例の場合、外部接続端子１４は
半導体チップ回路に形成されたチップ端子１３Ｂ上に直
接形成され、また試験端子１６は再配線１５の上部に形
成される。また、試験端子１６の形成位置は、半導体チ
ップ回路が形成された回路領域１２の外部位置、即ち外
部領域１８に選定されている。上記のように、外部接続
端子１４と試験端子１６が形成されると、続いて半導体
ウエハー１１は図示しない金型に装着され、樹脂モール
ド処理が行なわれる。これにより、図１７（Ｄ）に示す
ように、半導体ウエハー１１の上部には封止樹脂２２が
形成される。前記したように、この封止樹脂２２の材料
としては、エポキシ系の樹脂を用いることが考えられ
る。
【０１１５】この封止樹脂２２を形成する際、外部接続
端子１４及び試験端子１６の上部所定範囲は封止樹脂２
２から露出するようモールド処理が行なわれる。よっ
て、封止樹脂２２（絶縁材）が配設された後において
も、外部接続端子１４及び試験端子１６を用いて半導体
チップ回路にアクセスすることは可能となる。以上説明
した一連の処理を実施することにより、ウエハーレベル
パッケージ１０Ｂは製造される。
【０１１６】上記したパッケージ製造工程（ステップ
１）が終了すると、続いて試験工程（ステップ２）が実
施される。図１８は試験工程を示している。試験工程で
は、封止樹脂２２から露出している外部接続端子１４及
び試験端子１６に対し、半導体装置テスター（図示せ
ず）に接続された試験用コンタクタ４１を接触導通させ
る。そして、従来では２工程として行なわれていたＰＴ
（予備試験）とＦＴ（最終試験）を一括的に実施する。
【０１１７】即ち、本実施例によれば、封止樹脂２２
（絶縁材）の形成後においても試験用チップ端子１３Ａ
に接続された試験端子１６を用いることが可能であり、
よって試験実施時には外部接続端子１４と共に試験端子
１６を用いて試験を行うことができる。これにより、従
来では封止樹脂２２を配設する前に行っていたＰＴと、
封止樹脂２２の配設後に行っていたＦＴを一括的に行う
ことができ（フルテストを行うことができ）、試験工程
の簡略化を図ることができる。また、ウエハーのまま行
なっていたＰＴより外部接続端子１４の配設ピッチを大
きくすることができる。よって、試験時に外部接続端子
１４に接続されるコンタクタの精度を家訓和でき、用意
にコンタクトすることが可能となる。
【０１１８】尚、図１８に示す例では、外部接続端子１
４及び試験端子１６に接続するコンタクタとしてプロー
ブ状のものを示したが、メンブレンタイプのコンタクタ
を用いた構成としてもよい。また、上記試験により得ら
れた情報は、先に図１３を用いて説明した第１１実施例
に係るウエハーレベルパッケージ１０Ｋのように試験履
歴記録部３３を設けている場合には、この試験履歴記録
部３３に格納される。
【０１１９】更に、ウエハーレベルパッケージ１０Ｂを
ウエハー状態で半導体装置として使用する場合には、後
に説明する切断工程（ステップ３）を実施せず、ウエハ
ー状態のままで実装基板等に対して実装処理等が行なわ
れる。上記したパッケージ製造工程（ステップ１）及び
試験工程（ステップ２）が終了すると、続いて切断工程
（ステップ３）が実施される。この切断工程では、図１
９に示すように、外部領域１８をダイシングソー３９で
切断除去することにより、個片化された半導体装置４０
を形成する。
【０１２０】このダイシングソー３９の切断位置（ダイ
シングライン）は、図３に一点鎖線で示したように外部
領域１８とさてれいる。また、ダイシングソー３９によ
り切断処理を行なった時点で、半導体装置４０の平面視
した状態に大きさは、回路領域１２の大きさと略等しく
なるよう構成されている。即ち、製造される半導体装置
４０は、リアルチップサイズパッケージとなっている。
【０１２１】このように、ダイシングソー３９による切
断位置は外部領域１８とされているため、切断工程を実
施することにより外部領域１８に形成されている構成物
（本実施例の場合は、再配線１５，試験端子１６）も一
括的に除去される。よって、本実施例の構成によれば、
この構成物１５，１６を除去するための工程を別個に設
ける構成に比べて製造工程の簡略化を図ることが可能と
なる。また、再配線１５及び試験端子１６は、個片化さ
れた半導体装置４０には残存しないため、半導体装置４
０の小型化を図ることができると共に、再配線１５及び
試験端子１６が個片化した状態の半導体装置４０の使用
条件を妨げるようなこともない。
【０１２２】尚、本実施例に係る製造方法では、ウエハ
ーレベルパッケージ１０Ｂの製造方法を例に挙げて説明
したが、前記した第１及び第３乃至第１３実施例に係る
ウエハーレベルパッケージ１０Ａ，１０Ｃ〜１０Ｍも略
同等の製造方法を利用して製造することができ、同等の
作用効果を実現することができる。また、各実施例に係
るウエハーレベルパッケージ１０Ａ，１０Ｃ〜１０Ｍに
おいて、外部領域１８に形成された構成物は、切断工程
において一括的に除去されるため、これらの構成物が個
片化した状態の半導体装置４０の使用条件を妨げるよう
なことはない。
【０１２３】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、試験端子を設けても半導体チップ回路形成
領域が大きくなるようなことはなく、従って半導体チッ
プ回路形成領域に試験端子を設ける構成に比べて、個片
化した際の半導体装置の形状を小型化することができ
る。また、半導体装置が個片化された状態では、試験端
子は半導体装置に残存することはなく、ウエハーレベル
パッケージに試験端子を設けても、個片化した状態の半
導体装置の使用条件を妨げるようなことはない。
【０１２４】請求項２及び請求項１２記載の発明によれ
ば、絶縁材（例えば封止樹脂）の配設後においても試験
端子を用いることが可能となり、よって試験実施時には
外部接続端子と共に試験端子を用いて試験を行うことが
できるため、従来絶縁材の配設前に行っていた予備試験
と、絶縁材の配設後に行っていた最終試験を一括的に行
うことができる（フルテストを行うことができる）。こ
れにより、従来では２工程に分けて実施していた試験工
程を１回でまとめて実施できるため、試験工程の簡略化
を図ることができる。
【０１２５】また、試験端子は再配線により半導体チッ
プ回路形成領域の外部位置に形成されているため、試験
端子を設けても半導体チップ回路形成領域が大きくなる
ようなことはない。更に、半導体装置が個片化された状
態では、試験端子は半導体装置に残存することはなく、
ウエハーレベルパッケージに試験端子を設けても、個片
化した状態の半導体装置の使用条件を妨げるようなこと
はない。
【０１２６】また、請求項３記載の発明によれば、過剰
給電があった場合はこの過剰給電を防止する素子によ
り、テスト装置側のコンタクタの損傷或いは周辺チップ
の延焼（損傷）を防止することかできる。また、この素
子は半導体チップ回路形成領域の外部位置に配設されて
いるため、半導体装置が個片化された状態でこの素子が
半導体装置に残存することはなく、よってこの素子を設
けても個片化した状態の半導体装置の使用条件を妨げる
ようなことはない。
【０１２７】また、請求項４及び請求項５記載の発明に
よれば、配線数の削減を図ることができる。また、請求
項６記載の発明によれば、従来では単独で試験を行えな
かったユニットに対して試験を行うことが可能となり、
試験の信頼性を向上させることができる。また、再配線
及び試験端子は、ウエハーレベルパッケージを切断し半
導体装置を個片化した際に除去されるため、個片化した
状態の半導体装置の使用条件を妨げるようなことはな
い。更に、テスト装置（特に、コンタクタ）の簡略化を
図ることができる。
【０１２８】また、請求項７記載の発明によれば、試験
端子により絶縁部材を配線した後においても試験専用回
路を用いることが可能となり、より信頼性の高い試験を
行なうことができる。また、試験端子は半導体装置を個
片化する時に除去されるため、よって試験端子が個片化
した状態の半導体装置の使用条件を妨げるようなことは
ない。
【０１２９】また、請求項８記載の発明によれば、絶縁
部材を配線した後においても試験端子を介して試験専用
回路を用いることが可能となり、より信頼性の高い試験
を行なうことができる。また、試験専用回路は半導体チ
ップ回路形成領域の外部に設けられているため、ウエハ
ーレベルパッケージに試験専用回路を設けても、個片化
された半導体装置が大型化してしまうようなことはな
い。
【０１３０】更に、試験専用回路及び試験端子は半導体
装置を個片化する時に除去されるため、よって試験専用
回路及び試験端子が個片化した状態の半導体装置の使用
条件を妨げるようなことはない。また、請求項９記載の
発明によれば、試験履歴格納部に入出力端子を介してア
クセスすることにより試験履歴情報を得ることが可能と
なり、試験効率及び試験精度の向上を図ることができ
る。また、試験履歴格納部は半導体チップ回路形成領域
の外部に設けられており、半導体装置を個片化する時に
除去されるため、試験履歴格納部が個片化した状態の半
導体装置の使用条件を妨げるようなことはない。
【０１３１】また、請求項１０記載の発明によれば、半
導体ウエハー上に試験素子が配設されるため、より高精
度の試験を行なうことが可能となる。また、請求項１１
記載の発明によれば、外観識別することが困難なウエハ
ーレベルパッケージにおいても、この試験端子の位置に
よりウエハーレベルパッケージの識別を行なうことが可
能となる。また、この識別機能を有した試験端子も半導
体装置を個片化する時に除去されるため、識別機能を有
した試験端子が個片化した状態の半導体装置の使用条件
を妨げるようなことはない。
【０１３２】更に、請求項１３及び請求項１４記載の発
明によれば、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるウエハーレベルパッ
ケージの部分拡大した平面図である。
【図２】本発明の第１実施例であるウエハーレベルパッ
ケージの部分拡大した断面図である。
【図３】本発明の第１実施例であるウエハーレベルパッ
ケージの全体平面図である。
【図４】本発明の第２実施例であるウエハーレベルパッ
ケージの部分拡大した断面図である。
【図５】本発明の第３実施例であるウエハーレベルパッ
ケージの部分拡大した平面図である。
【図６】本発明の第４実施例であるウエハーレベルパッ
ケージの部分拡大した平面図である。
【図７】本発明の第５実施例であるウエハーレベルパッ
ケージの部分拡大した平面図である。
【図８】本発明の第６実施例であるウエハーレベルパッ
ケージの部分拡大した平面図である。
【図９】本発明の第７実施例であるウエハーレベルパッ
ケージの部分拡大した平面図である。
【図１０】本発明の第８実施例であるウエハーレベルパ
ッケージの部分拡大した平面図である。
【図１１】本発明の第９実施例であるウエハーレベルパ
ッケージの部分拡大した平面図である。
【図１２】本発明の第１０実施例であるウエハーレベル
パッケージの部分拡大した平面図である。
【図１３】本発明の第１１実施例であるウエハーレベル
パッケージの全体平面図である。
【図１４】本発明の第１２実施例であるウエハーレベル
パッケージの部分拡大した平面図である。
【図１５】本発明の第１３実施例であるウエハーレベル
パッケージの部分拡大した平面図である。
【図１６】本発明の一実施例であるウエハーレベルパッ
ケージを用いた半導体装置の製造方法の工程図である。
【図１７】本発明の一実施例であるウエハーレベルパッ
ケージを用いた半導体装置の製造方法を説明するための
図である（パッケージ製造工程）。
【図１８】本発明の一実施例であるウエハーレベルパッ
ケージを用いた半導体装置の製造方法を説明するための
図である（試験工程）。
【図１９】本発明の一実施例であるウエハーレベルパッ
ケージを用いた半導体装置の製造方法を説明するための
図である（切断工程）。
【図２０】本発明の第１４実施例であるウエハーレベル
パッケージの部分拡大した断面図である。
【符号の説明】
１０Ａ〜１０Ｎ ウエハーレベルパッケージ １１ 半導体ウエハー １２，１２Ａ，１２Ｂ 回路領域 １３，１３Ｂ〜１３Ｄ チップ端子 １３Ａ 試験用チップ端子 １４ 外部接続端子 １５，１５Ａ，１５Ｂ 再配線 １６ 試験端子 １７ 絶縁層 １８ 外部領域 １９ 再配線層 ２２ 封止樹脂 ２３ 内部再配線 ２４ ヒューズ ２５ 共通配線 ２６ 連絡配線 ２７ 試験パッド ２８ ロジック部 ２９ ＲＡＭ部 ３０ 内部配線 ３１ メイン回路部 ３２ ＢＩＳＴ ３２Ａ ＢＩ専用回路 ３３ 試験履歴記録部 ３４ アクセス端子 ３５ 記録用配線 ３６ 試験サポート素子 ３７ 識別エリア ３８ ダミー端子 ３９ ダイシングソー ４０ 半導体装置 ４１ 試験用コンタクト
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｆターム(参考） 4M106 AA01 AA02 AA07 AA08 AB07 AB12 AC02 AC13 AD02 AD06 AD10 AD13 AD30 BA14 CA56 CA70 5F033 PP15 PP19 PP26 RR04 XX37 5F038 AV15 BE07 BE09 BH11 CA03 CA10 CA13 CA15 DF05 DT04 DT08 DT10 EZ04 EZ20 5F064 AA10 BB01 BB13 BB31 DD32 DD39 DD42 EE22 EE27 EE51 FF27

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップ回路形成領域内に複
    数のチップ端子が形成されてなる半導体ウエハーと、 該半導体ウェーハ上に形成されており、前記チップ端子
    を該チップ端子形成位置から異なる位置に引き出すと共
    に外部接続端子が形成されてなる再配線と、を具備する
    ウエハーレベルパッケージにおいて、 前記チップ端子の内、試験実施時に用いられるチップ端
    子を前記再配線により前記半導体チップ回路形成領域の
    外部位置に引出し、 かつ、引き出された該再配線と接続するよう試験端子を
    設けたことを特徴とするウエハーレベルパッケージ。
  2. 【請求項２】 複数の半導体チップ回路形成領域内に複
    数のチップ端子が形成されてなる半導体ウエハーと、 該半導体ウェーハ上に形成されており、前記チップ端子
    を該チップ端子形成位置から異なる位置に引き出すと共
    に外部接続端子が形成されてなる再配線と、 前記外部接続端子が外部に露出するよう、かつ、少なく
    とも前記再配線を被覆するよう形成された絶縁材と、を
    具備するウエハーレベルパッケージにおいて、 前記チップ端子の内、試験実施時に用いられるチップ端
    子を前記再配線により前記半導体チップ回路形成領域の
    外部位置に引出し、 かつ、引き出された該再配線と接続するよう試験端子を
    設けると共に、該試験端子が前記絶縁材から露出するよ
    う構成したことを特徴とするウエハーレベルパッケー
    ジ。
  3. 【請求項３】 請求項１または２記載のウエハーレベル
    パッケージにおいて、 前記チップ端子と前記試験端子との間に過剰給電を防止
    する素子を配設し、かつ、該素子の配設位置を前記半導
    体チップ回路形成領域の外部位置に設定したことを特徴
    とするウエハーレベルパッケージ。
  4. 【請求項４】 請求項１乃至３のいずれかに記載のウエ
    ハーレベルパッケージにおいて、 前記複数の半導体チップ回路形成領域に対応して複数形
    成された前記試験端子が、前記半導体チップ回路形成領
    域の外部位置に形成された共通配線により接続されてい
    ることを特徴とするウエハーレベルパッケージ。
  5. 【請求項５】 請求項２乃または３記載のウエハーレベ
    ルパッケージにおいて、 前記半導体チップ回路形成領域の外部位置に共通配線を
    形成すると共に、前記複数の半導体チップ回路形成領域
    から外部に引き出された前記再配線を前記共通配線に接
    続し、 かつ、前記共通配線の一部に試験パッドを前記絶縁材か
    ら露出するよう形成したことを特徴とするウエハーレベ
    ルパッケージ。
  6. 【請求項６】 請求項１乃至５のいずれかに記載のウエ
    ハーレベルパッケージにおいて、 前記半導体チップ回路形成領域内に機能の異なる複数の
    ユニットを混載し、 かつ、単独の前記ユニットから、または複数組み合わさ
    れた前記ユニットから前記再配線を前記半導体チップ回
    路形成領域の外部に引き出し、該再配線に前記試験端子
    を形成したことを特徴とするウエハーレベルパッケー
    ジ。
  7. 【請求項７】 請求項１乃至５のいずれかに記載のウエ
    ハーレベルパッケージにおいて、 前記半導体チップ回路形成領域内に試験専用回路を組み
    込むと共に、該試験専用回路から前記再配線を前記半導
    体チップ回路形成領域の外部に引き出し、該再配線に前
    記試験端子を形成したことを特徴とするウエハーレベル
    パッケージ。
  8. 【請求項８】 請求項１乃至５のいずれかに記載のウエ
    ハーレベルパッケージにおいて、 前記半導体ウェーハ上の前記半導体チップ回路形成領域
    の外部に試験専用回路を形成すると共に、該試験専用回
    路上或いは該試験専用回路から引き出された再配線に前
    記試験端子を形成したことを特徴とするウエハーレベル
    パッケージ。
  9. 【請求項９】 請求項２乃至８のいずれかに記載のウエ
    ハーレベルパッケージにおいて、 前記半導体ウェーハ上の前記半導体チップ回路形成領域
    の外部に、前記再配線と接続された試験履歴を格納する
    試験履歴格納部を形成すると共に、 該試験履歴格納部に対して読み出し及び書き込みを行な
    う入出力端子を前記絶縁材から露出するよう形成したこ
    とを特徴とするウエハーレベルパッケージ。
  10. 【請求項１０】 請求項１乃至３のいずれかに記載のウ
    エハーレベルパッケージにおいて、 前記半導体ウェーハ上の前記半導体チップ回路形成領域
    の外部に、前記半導体チップ回路に対して試験を行なう
    試験用素子を配設すると共に、前記再配線を前記試験用
    素子に接続したことを特徴とするウエハーレベルパッケ
    ージ。
  11. 【請求項１１】 請求項１乃至１０のいずれかに記載の
    ウエハーレベルパッケージにおいて、 前記試験端子の配設位置に規則性を持たせることによ
    り、前記試験端子の配設位置により前記半導体ウェーハ
    の識別を行いうるよう構成したことを特徴とするウエハ
    ーレベルパッケージ。
  12. 【請求項１２】 請求項１乃至１１のいずれかに記載の
    ウエハーレベルパッケージを製造するウエハーレベルパ
    ッケージ製造工程と、 前記試験端子を用いて前記ウエハーレベルパッケージに
    形成されている前記複数の半導体チップ回路に対して試
    験を行なう試験工程と、 前記試験工程の終了した後、前記ウエハーレベルパッケ
    ージの前記半導体チップ回路形成領域の外部位置を切断
    することにより、前記半導体チップ回路毎に個片化した
    半導体装置を製造する切断工程と、 を有することを特徴とするウエハーレベルパッケージを
    用いた半導体装置の製造方法。
  13. 【請求項１３】 請求項１２記載のウエハーレベルパッ
    ケージを用いた半導体装置の製造方法において、 前記ウエハーレベルパッケージ製造工程では、前記外部
    接続端子と前記試験端子が一括的に形成されることを特
    徴とするウエハーレベルパッケージを用いた半導体装置
    の製造方法。
  14. 【請求項１４】 請求項１２または１３記載のウエハー
    レベルパッケージを用いた半導体装置の製造方法におい
    て、 前記切断工程では、前記半導体チップ回路形成領域の外
    部位置に形成された構成物が一括的に除去されることを
    特徴とするウエハーレベルパッケージを用いた半導体装
    置の製造方法。
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