JP2004138391A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】個片化前の複数が一体となった状態で形成された半導体装置を一括して測定する。
【解決手段】表面、裏面、複数の装置領域と、前記複数の装置領域のそれぞれに形成された複数の電極とを有する配線基板の複数の装置領域上に、各々表面、裏面と、前記表面上に形成された複数の電極を有する複数の半導体チップをそれぞれ配置し、それぞれの半導体チップの複数の電極と、それぞれの装置領域の複数の電極を電気的に接続し、前記複数の半導体チップを封止する封止体を形成し、それぞれがハウジングから露出する複数のコンタクトピンを有する複数のプローブと、前記複数のプローブが塔載されたマザーボードを準備して、前記封止体を形成する工程の後に、前記それぞれの装置領域の複数の電極を、前記複数のプローブに接続し、電気的特性試験を行なった後に、前記それぞれの装置領域ごとに、前記配線基板および前記封止体を切断し、半導体装置を個片化する。
【選択図】　　　　図６

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、プローブを用いた電気特性試験を行なう半導体装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造では、単結晶シリコン等のウェハに設けられた複数の素子形成領域に、半導体素子或いは配線パターンを一括して形成して所定の回路を構成し、隣接する素子形成領域間のスクライビング領域にてウェハを切断して、夫々の素子形成領域を個々の半導体チップとして分離するダイシングを行い、こうして個片化された個々の半導体チップが、例えばベース基板或いはリードフレームに固定するダイボンディング及びワイヤボンディング等の実装工程及び樹脂封止等の封止工程を経て半導体装置として完成する。
【０００３】
しかしながら、半導体装置が実装される電子機器では、小型化・薄型化及び動作の高速化・高周波化が進められており、電子機器の実装基板に半導体装置を実装する実装形態についても小型化・薄型化・高密度化が求められている。このため、実装基板に半導体チップを直接実装するベアチップ実装、複数の半導体装置を単一の封止体に封止するＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）化の必要性が高まっている。
【０００４】
こうした場合に、ベアチップ実装では実装前に、ＭＣＭでは封止前に、個々の半導体チップについて、正常に動作することが確認された良品であるＫＧＤ（Ｋｎｏｗｎ　Ｇｏｏｄ　Ｄｉｅ）と不良品とを予め選別しておく必要がある。
【０００５】
また、半導体装置では、不良品の発見或いは特性の均一化或いは経時的に発生する欠陥の発見等を目的として、製造された半導体装置の電気的特性を測定する電気特性試験が行われている。経時的な欠陥の発見等を目的とするバーンインでは、顧客での使用条件よりも過酷な高温等の使用条件下等の負荷を与えた状態で半導体装置の回路動作を一定時間行ない、顧客での使用中に問題となる経時的に発生する欠陥を加速的に発生させて、経時的な不良要因を出荷前に発見し、製品の初期不良を排除している。
【０００６】
こうした半導体装置の特性試験等を行なう際には、試験後に半導体装置を取り外す必要があるので、半導体装置をテスト基板に固定実装せずに、着脱の容易な半導体装置用のソケットに半導体装置を収容し、ソケットを介して半導体装置をテスト基板に接続して測定を行なっている。
【０００７】
【特許文献１】
特開２００１−２１７０５４号公報
【特許文献２】
特開平７−３２１１６８号公報
【０００８】
【発明が解決しようとする課題】
前記特許文献１には個片化された半導体装置等の電気部品を着脱自在に収容する電気部品用ソケットが開示されており、このソケットでは電気部品の端子に接触するコンタクトピンの中間部に設けた変形部と補助弾性部材とによってコンタクトピンの接触部を付勢する技術が記載されている。
【０００９】
近年、配線基板を用いた半導体装置の製造方法において、生産性を向上するために、複数の装置領域が多数個繋がった状態の配線基板を部材として用いて、複数個分の製造工程を一括して処理する手法が用いられている。特に、複数の装置領域を覆う大きなキャビティを持つ封止金型を用いて一括封止（ｂｌｏｃｋ　ｍｏｌｄｉｎｇ）し、その後配線基板と封止体をダイシングブレードによって切断するという一連の製造方法を用いる事によって、封止工程における生産性を向上するだけでなく、外形の異なる複数種類の製品に対して封止金型を共用できる、配線基板の破棄する領域を狭くすることができるなどという利点も得られる。前記一括封止工程を用いて、生産性を向上した半導体装置の製造方法をＭＡＰ（Ｍｕｌｔｉ　Ａｒｒａｙｅｄ　Ｐａｃｋａｇｉｎｇ）と呼ぶ。しかしながら、前記文献１に記載されたソケットを用いた場合には、半導体装置を個片化した状態でテストするために、テスト工程における生産性の低下が免れないという問題がある。
【００１０】
また、半導体チップの小型とともに、その製品外形の小型化も進められており、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）型では製品外形が搭載する半導体チップと略同等のサイズとなっている。こうした半導体装置の小型化のために、裏面研磨等により半導体チップの厚さが薄くなり、それを被覆する封止体も薄くされているため半導体装置の強度が低くなっている。加えて、小型化によって半導体装置を固定するために利用することが可能な領域が縮小されている。
【００１１】
これらの要因から、小型化された半導体装置を収容するソケットでは、ソケットの半導体装置を固定する機構に繊細さが求められることになり、半導体装置が小型化するにつれて、半導体装置に対する相対的なソケットのサイズは逆に大きくなってしまう。
【００１２】
このため、特にバーンインテストのように加熱を伴う測定では、処理空間に収容できるテスト基板の数には限りがあるため、測定の対象となる半導体装置数の増加によって処理の回数が増加し、その度に加熱を行なわなければならないので測定に要する時間が大幅に増加してしまう。
【００１３】
前記特許文献２には、半導体ウェハの電気的検査に用いるプローブカードについて記載されており、特に、温度変化によるプリント基板の熱変形を抑制すると共に針の針先の初期の平坦度を維持することのできる技術について開示されている。
【００１４】
半導体ウェハの電気的検査においては、半導体ウェハとテストヘッドとを電気的に接続するために、半導体ウェハの電極に圧接するプローブ針などの端子が必要になるが、これら端子は、端子自体の弾性変形によって半導体ウェハの電極への接触の信頼性を確保しているために、繰り返し使用していくうちに損傷しやすい部分であるという問題がある。
【００１５】
前記特許文献１においては、プローブカードの形状の工夫などによって各プローブ針における接続信頼度を向上する技術について開示されているが、プローブ針の本数を増やすほどに、部分的なプローブ針の損傷の可能性が高くなり、こうしたときに損傷したプローブ針のみを修理する事が困難であるがゆえに、プローブカード全体を交換しなければならないという問題を有する。
【００１６】
また、半導体素子の高集積化によって、半導体チップ面積に対して搭載する回路の規模或いは回路の種類が拡大されており、こうした高集積化によってより多くの回路或いはより多機能の回路が搭載されるために、より多くのパッドが半導体装置に必要となっている。こうした半導体チップのサイズ縮小及びパッド数の増加によって、半導体装置のパッドはより微細化・狭ピッチ化されている。
【００１７】
パッドの微細化の進展に合わせてプローブも小型化及び多ピン化が求められているが、従来のプローブカードでは、タングステンやベリリウム銅等を針状に加工した個々のプローブピンを多数配列しエポキシ樹脂等で固定したものをプリント基板に電気的に接続するというメカニカルな製法をとっているために、プローブカードの微細化・多ピン化を進めにくく、半導体装置の微細化に対応することが難しくなっている。
【００１８】
また、測定する半導体チップのサイズに対して必要となるプローブカードの面積が大きいために、ウェハの全域を測定できるだけのピン数を備えたプローブカードは実現が難しく、加えてプローブカード価格が高いため、量産工程の測定に用いる場合には、測定に要するコストが製品価格を上昇させてしまう。
【００１９】
また、従来のプローブでは、針状の金属の弾性変形を利用しているためウェハに垂直なＺ方向の変位量が少ないので、ウェハに反り等の変形が生じた場合には、プローブの変位によって変形を吸収することができなくなり、ウェハ全域でプローブの接触を維持することが難しいので、大径のウェハに形成された半導体装置の全体を一括してテストすることが困難である。
【００２０】
本発明の課題は、これらの問題を解決し、半導体チップの状態或いは封止された状態等の種々の半導体装置について、ウェハ等の個片化前の複数が一体となった状態で、形成された半導体装置を一括して測定することが可能となる技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
表面、裏面、複数の装置領域と、前記複数の装置領域のそれぞれに形成された複数の電極とを有する配線基板を準備する工程と、各々表面、裏面と、前記表面上に形成された複数の電極を有する複数の半導体チップを準備する工程と、前記複数の半導体チップを、前記配線基板の複数の装置領域上にそれぞれ配置し、それぞれの半導体チップの複数の電極と、それぞれの装置領域の複数の電極を電気的に接続する工程と、前記複数の半導体チップを封止する封止体を形成する工程と、それぞれがハウジングと、前記ハウジングから露出する複数のコンタクトピンを有する複数のプローブと、前記複数のプローブが塔載されたマザーボードを準備する工程と、前記封止体を形成する工程の後に、前記それぞれの装置領域の複数の電極を、前記複数のプローブに接続し、電気的特性試験を行なう工程と、前記電気的特性試験の工程の後に、前記それぞれの装置領域ごとに、前記配線基板および前記封止体を切断し、半導体装置を個片化する工程とを有する。
【００２２】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２３】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置測定用プローブを示し、（ａ）が部分縦断正面図、（ｂ）が平面図、（ｃ）がａ−ａ線に沿った横断面図であり、（ｄ）については後述する。このプローブ１（テスト用接続端子）では、２０本のコンタクトピン２が樹脂等を用いたハウジング３に固定され一体となっており、このプローブ１が、半導体装置の測定では２０ピンの半導体装置と一対一に対応し、夫々のコンタクトピン２は測定対象である半導体装置の外部端子の配置にあわせて配置されている。
【００２４】
コンタクトピン２は、半導体装置の外部端子と接触する接触部４と、この接触部４に連続する弾性部５と、弾性部５に連続し基板に固定された状態で測定装置に基板配線を介して接続する接続部６とからなっており、図２に示すようにＺ方向に加重されると弾性部５が弾性変形し、その反発力により接触部４を付勢する。
【００２５】
接触部４は先端がＲをつけた丸みを帯びており、例えばバーンイン試験の加熱時等の温度変化が伴う測定で、測定対象に熱膨張による変形が生じた場合に接触部４の先端の移動を円滑にして接触部分４に無理な応力が発生するのを防止する。また、接触部４の先端の移動が円滑なため、接触後に水平方向に微小移動を行なうワイピングによって測定対象である外部端子表面に形成された自然酸化膜を除去することができるので、接触部４と外部端子との接触抵抗を低減させることが可能となる。
【００２６】
なお、接触部４の末端に係止部４ａが左右に張り出しており、この係止部４ａがハウジング３に係止されて接触部４の突出量を均一化し、弾性部５の加工誤差等による接触部４の突出量の不整合を防止している。接触部４は、ハウジング３の先端部３ａによってＸ方向およびＹ方向の移動が制限される。また、弾性部５は、ハウジング３の側壁３ｂ及び内部の隔壁（図示せず）によってＸ方向およびＹ方向の移動が制限され互いの接触を防止する構成となっている。
【００２７】
なお、先端部３ａは、測定対象の近傍に凸部等がある場合に、その凸部等を避けるために側壁３ｂよりも幅を狭くすることが望ましい。このため、図１及び図２に示す例ではコンタクトピン２の接触部４の側面をハウジング３の接触部３ａ側面から一部露出させてあるが、例えば後述する図６に示すように接触部４の側面をすべてハウジング３の先端部３ａによって覆う形態として接触部４の保護及び接触部４の不慮の接触導通を防止する構成としてもよい。
【００２８】
弾性部５は、加重方向に直交するＸ方向に位置を変えて交互に配置された円弧状の変形部分５ａと変形部分５ａ間をつなぐ連結部分５ｂとからなっており、ばねとなる変形部分５ａの弾性変形によって接触部４がＺ方向に変位し、前記弾性変形の反発力によって接触部４を付勢し、接触部４を測定対象に押圧することによってコンタクトピン２と測定対象との接触導通を維持する。
【００２９】
Ｚ方向の弾性部５の変位量を大きくするためには、変形部分５ａの円弧の径を大きくすることも考えられるが、それではＸ方向にコンタクトピン２のサイズが拡大してしまうので、本実施の形態のコンタクトピン２では、加重方向に弾性を有する変形部分５ａを積層した構成としてＸ方向のサイズを縮小させている。
【００３０】
コンタクトピン２は、チタン銅等の金属シートに金メッキを施しプレス加工したものであり、図３に示すように、複数のコンタクトピン２を一体に加工し、プレス加工後に図中破線にて示す装置領域６０の外形に沿って切断して各コンタクトピン２に分離する。この加工で弾性部５を成形する場合には、先ず図４の（ａ）に示すように変形部分５ａの内周に相当する部分を円形に打ち抜き、続いて（ｂ）に示すように連結部分５ｂの側縁を前記円形の径よりも狭い幅の矩形形状に打ち抜くことによって、連結部分５ｂでは変形部分５ａと比較して幅が広くなるため、連結部分５ｂの強度が向上し成形時或いは成形後の変形を防止することができる。
【００３１】
また、連結部分５ｂでは、その両端に位置する変形部分５ａの内側方向に厚みをもたせてあるので、両端に位置する変形部分５ａが夫々円弧の内側にシフトしており、変形部分５ａがＺ方向に重なり合って形成されるため、弾性部５のＺ方向のサイズを縮小することができる。本実施の形態では変形部分５ａを９段に積み重ねてあるが、更に大きな変位量が必要であればより多段に変形部分５ａを積み上げることによって対処することが可能である。
【００３２】
接続部６では、その一端で弾性部５と連続し、中間にハウジング３側壁３ｂに対応する溝が形成されており、この溝にハウジング３の側壁３ｂ端部を嵌合させてコンタクトピン２をハウジング３に固定する。そして、接続部６他端には、ハウジング３の側壁３ｂからオフセットさせて、接続端子６ａが設けられている。
【００３３】
接続端子６ａでは、図１中の（ｃ）に示すように、中央部に孔を設けこの孔の周縁部を若干張り出させることによって弾性変形を容易にしたプレスフィット構造となっている。このプレスフィット構造としては図１中の（ｄ）に示すように、接続端子６ａの断面をＮ字状に変形させて端部を弾性変形させる等の他の構成を採用することが可能である。
【００３４】
図５は、複数のプローブ１を取り付けるプローブ基板（電気特性試験用マザーボード）を示す平面図であり、図６は図５中ａ−ａ線に沿った縦断面図である。プローブ基板７は図の例では５層の多層配線基板になっており、プローブ１をプローブ基板７に取り付ける際には、プローブ基板７のスルーホール７ａに接続端子６ａのプレスフィット構造が嵌合しその弾性力によってコンタクトピン２をプローブ基板７に固定することができる。
【００３５】
接続端子６ａが挿入されたスルーホール７ａは各層の配線７ｂに夫々接続されており、この例では接続端子６ａａは下から３層目の配線７ｂによって引き回されて信号パッド８ａに導通し、接続端子６ａｂは下から２層目の配線７ｂによって引き回されて信号パッド８ｂに導通し、接続端子６ａｃは下から１層目の配線７ｂによって引き回されて信号パッド８ｃに導通し、接続端子６ａｄは下から４層目の配線７ｂによって引き回されて信号パッド８ｄに導通し、夫々の配線７ｂはスルーホール７ａによって最上層の配線７ｂの端部に形成された信号パッド８ａ，８ｂ，８ｃ，８ｄに接続され、この信号パッド８ａ，８ｂ，８ｃ，８ｄに測定装置を接続して半導体チップ等の測定を行なう。
【００３６】
こうした配線７ｂの引き回しについては、夫々の配線７ｂを独立させて引き出すこともできるが、必要に応じてグランド配線・電源配線・アドレス配線・データ線等の共通化できる配線については基板内で結線し、配線７ｂ及び信号パッド８ａ，８ｂ，８ｃ，８ｄの簡略化を図ることが可能である。
【００３７】
また、プローブ１をプローブ基板７に取り付ける際には、図７に示す圧入治具９を用い、図８の（ａ）に示すように圧入治具９の弾性力によってプローブ１を保持した状態で行なうが、接続端子６ａがハウジング３の側壁３ｂからオフセットさせてあるので、圧入治具９の端部が直接接続端子６ａに当接する。このため、プローブ１の取り付け時に、ハウジング３に大きな力が加わるのを防止することができるので、ハウジング３の厚さを薄くしてコンパクト化しても、コンタクトピン２の弾性部５或いは接触部４の変形等を防止することができる。
【００３８】
また、接続端子６ａはプローブ基板７を貫通し、接続端子６ａの端部が反対側に突出している。このため、例えばコンタクトピン２の破損による動作不良、もしくは金属疲労による接続信頼性の低下等の発生によりプローブ１を交換する際に、図８の（ｂ）に示すように、前記突出部分を押すことによって接続端子６ａのプレスフィット構造がプローブ基板７のスルーホール７ａから押し出されてプローブ１の固定が解かれるので容易にプローブ１を取り外すことができる。
【００３９】
面積の大きな測定対象を同時に測定する場合にはプローブ基板７に多数のプローブ１を取り付けることになる。このため、一部のプローブ１に動作不良が生じ全体を同時に測定することができなくなった場合に、本実施の形態の接続端子６ａによれば、不良のプローブ１を容易かつ迅速に交換することができるので、工程の遅延を低減させることが可能となる。
【００４０】
本実施の形態のコンタクトピン２はシート材を加工したものであり、コンタクトピン２の平面配置を考える場合にはＸ方向の幅がシート材の厚さよりも大きいので、平面配置はＸ方向の向きによって異なってくる。即ち、一のコンタクトピン２´の幅の広い部分を最も近接する他のコンタクトピン２からずれた方向に向けることによってコンタクトピン２をより高密度に配置することができる。
【００４１】
具体的には、図９中の（ａ）に示すように、コンタクトピン２が交互に位置をずらして配置される所謂千鳥配列の場合には、一のコンタクトピン２´に対して最も近接する他のコンタクトピン２は斜め上下に位置しているためコンタクトピン２，２´を水平方向に配置し、図中の（ｂ）に示すように、コンタクトピン２が縦横の線に沿って配置される所謂格子配列の場合には、一のコンタクトピン２´に対して最も近接する他のコンタクトピン２は左右上下に位置しているためコンタクトピン２，２´を斜め方向に配置することによって、高密度にコンタクトピン２を配置することができる。
【００４２】
図１０に示すのは本実施の形態のプローブ１に用いるコンタクトピン２の変形例であり、図中部分拡大して要部の正面及び側面を示してある。前述したコンタクトピン２では、測定時に流れる電流はすべての変形部分５ａ及び連結部分５ｂを通り蛇行して流れることになる。このため電流の流路（配線長さ）が長くなりコンタクトピン２のインダクタンスが増大する場合も考えられる。
【００４３】
このコンタクトピン２では、インダクタンスを低減させるために、連結部分５ｂの一部に対向させて短絡部分となる突起５ｃを設けてあり、図１１に示すように、変形時には対向する突起５ｃが互いに接触し、突起５ｃ間の連結部分５ｂ及び変形部分５ａを流れていた電流がこの突起５ｃ間をバイパスとして流れるため、電流の流路を短縮しインダクタンスを低減させることができる。
【００４４】
また、この短絡部分としては、図１２に他の変形例を同様に示すように、突起５ｃに替えて（ｂ）に示す傾斜面５ｄを設ける構成として、（ｂ）に示す弾性部５の変形時に対向する傾斜面５ｄが接触して傾斜面５ｄ間を電流がバイパスとして流れる構成とすることによって、弾性部５のＺ方向のサイズである高さを減少させることができる。
【００４５】
前述したコンタクトピン２では、プローブ１の取り付け・取り外しを容易にするため、接続端子６ａにプレスフィット構造を採用し、コンタクトピン２をプローブ基板７のスルーホール７ａに固定する構成となっているが、図１３に示すように、コンタクトピン２の接続端子６ａをハンダ１０等によりプローブ基板７の配線７ａに面実装する構成とすることによって、ハウジング３の側壁３ｂから接続端子６ａをオフセットさせる必要がなくなるためプローブ１の取り付け面積を縮小することができるので、プローブ１をより高集積化することが可能になる。加えて、コンタクトピン２のためのスルーホール７ａをなくすことによってプローブ基板７内部にて配線７ｂの引き回しが容易になる。
【００４６】
また、前述した実施の形態ではプレス加工によってコンタクトピン２を成形したが、エッチングによりコンタクトピン２を加工した場合には、より高精度の加工が可能となるため、より微細なコンタクトピン２を形成してプローブ１の高密度化を図ることが可能となる。
【００４７】
また、前述したプローブ基板７では配線７ｂの端部に信号パッド８ａ，８ｂ，８ｃ，８ｄを形成したが、測定の態様に応じて、通常の測定回路に直接接続する、ケーブルに接続する或いはボード−ボート間コネクタに接続する等適宜の形態を採用することが可能である。またこのプローブ基板７に、多数チップの測定によって生じる電源スパイクノイズや、同時信号切り換え等に起因して生じる電源降下を抑制するためのデカップリングコンデンサ、ノイズフィルタ、チョークコイル、安定化電源等或いは外付けの電源バスバー等の部品や回路を搭載する構成としてもよい。
【００４８】
また、ウェハの大径化及び半導体チップの小型化によりウェハに形成される半導体チップの数が増加している。このため、同時にコンタクトする半導体チップ数が多数ある場合には、コンタクト時に基板が受けるコンタクト圧の総計が大きくなりプローブ基板７が撓むことも考えられる。例えば２０ピンのプローブ１が３００個取り付けられているプローブ基板７では、各コンタクトピン２に３０ｇの荷重を行なうとプローブ１当たり６００ｇ、プローブ基板７全体では１８０ｋｇもの大きな加重になる。
【００４９】
このため、プローブ基板７の剛性だけではこうした加重を許容することができない場合も考えられ、こうした場合には、図１４に示すように、プローブ基板７の反りを防止するために、絶縁性のガラス繊維補強プラスチックや、耐熱性・耐クリープ特性に優れたアルミニュウム、ジュラルミン、マグネシウム合金、鉄、ステンレス、チタン等で形成した補強構造体１１をプローブ基板７に取り付けるのが有効である。
【００５０】
この補強構造体１１には、プローブ基板７から突出した接続端子６ａ、プローブ基板７上に取り付けられた部品等との接触を防止するため、或いは配線７ｂ等の絶縁性を確保するために直接接触を防止する凹凸を形成してもよい。補強構造体１１には他に、信号取り出し端子、コネクタ、ケーブル等と整合を取る貫通孔を形成してもよい。アルミニュウムダイキャスト或いはマグネシウム合金射出成形等の方法で補強構造体１１を形成する場合には、こうした凹凸或いは貫通孔を容易に形成することが可能である。
【００５１】
（実施の形態２）
次に、図１５に示すＭＡＰ方式により製造する半導体装置について、前述したプローブ１を用いて、個片化前に半導体装置の一括測定を行なう半導体装置の製造方法について説明する。
【００５２】
この半導体装置では、ベース基板２１の破線で示される複数の装置領域６０のそれぞれに半導体チップ２２を搭載し、半導体チップ２１のボンディングパッド２３とベース基板２１に形成されたボンディングリード２４とをボンディングワイヤ２５によって電気的に接続され、ベース基板２１の素子搭載面が封止体２６によって覆われている。ボンディングリード２４は、ベース基板に形成された配線２７によってベース基板２１を貫通するスルーホール２８に接続され、スルーホール２８がベース基板２１の裏面にて配線２９の一端に接続され、配線２９の他端がプローブ端子３０と接続する構成となっている。
【００５３】
ＭＡＰ方式の半導体装置の製造では、図１６にフローを示すように、図１７に素子搭載面（表面）を図１８に裏面を示すベース基板２１と半導体チップ２２とを用意する。ベース基板２１ではガラスエポキシ樹脂等の板状絶縁体に銅箔の配線２７、２９により形成したものであり、特に電極となる部分２４、３０にはＮｉ−Ａｕメッキなどで被覆するのが好ましい。この例では破線にて示す６個の半導体装置を同時に形成する。
【００５４】
先ず、図１９に示すように、ベース基板２１表面の破線で示される装置領域６０上に夫々半導体チップ２２を搭載するダイボンディングを行なう（図中では２個の半導体チップ２２のみをボンディングしている）。続いて図２０に示すように、搭載した半導体チップ２２のボンディングパッド２３とベース基板２１のボンディングリード２４とを金線等のボンディングワイヤ２５によって電気的に接続するワイヤボンディングを行なう。（図中では２個の半導体チップ２２についてのみをボンディングしている）
続いて図２１に示すように、エポキシ樹脂等を用いたトランスファーモールディングによって夫々の半導体装置の封止体２６を一体に一括封止する。トランスファーモールディングにおける樹脂経路であるランナーやゲート部分の封止体は図面において省略してある。このベース基板２１の裏面には図に示すように、スルーホール２８と配線２９によって接続されたプローブ端子３０が形成されており、図２２に示すように、このプローブ端子３０にプローブ１の接触部４を接触導通させてすべての半導体装置について個片化前に一括測定を行なう。
【００５５】
このプローブ端子３０は、半導体装置のＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）端子として、或いはこのプローブ端子３０にハンダボールを搭載しハンダリフロー及びフラックス洗浄を経てＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）端子として活用することができる。特に配線基板の電極上にメッキ膜などを形成した状態で端子として用いるＬＧＡ型半導体装置においては、ＢＧＡ型半導体装置などに比較して、配線基板の電極上に半田ボールなどの突起電極を持たないために、電気特性試験のためのプローブとして本発明に開示された構成のものを適用する必然性が高まる。これは、ＬＧＡ型半導体装置においては、電極がランド形状であるが故に電極表面がほぼ平らであり、プローブと電極との接続信頼性を確保するためには、コンタクトピンの弾性変形のストロークを十分に確保する必要がある。そこで、前記実施の形態に記した弾性部５の形状を適用したコンタクトピン２を用いる事により、ＬＧＡ型半導体装置の電気特性試験においても、プローブと電極との接続信頼性を十分に確保する事が可能となる。
【００５６】
この後、図２３に破線にて示す装置領域６０の外形に沿って、ベース基板２１及び封止体２６を一括して切断するダイシングにて個片化することによって、図１５に示す半導体装置が完成する。
【００５７】
また、前述したベース基板２１は無電解メッキによって配線２７，２９を形成しているため夫々の配線２７，２９は互いに独立して形成されているが、電解メッキで形成されたベース基板の場合には、図２４及び図２５に示すようにメッキ工程時に各電極に電位を供給するため夫々の配線が引き出し線２９ａによって電気的に接続されており、個片化の際にダイシングによって夫々の配線２９と引き出し配線２９ａとを分離している。
【００５８】
このため、個片化前に測定を行なうには、測定に先立って引き出し配線２９ａと夫々の配線２９とを分離する必要があり、図２６に示すようにベース基板２１の裏面をハーフカットして引き出し配線２９ａと夫々の配線２９とを分離絶縁する。この裏面ハーフカットは最小限メッキ形成された配線２９，２９ａを切断できる深さで行ない、ハーフカットの位置は個片化のためのダイシングのラインに合わせてある。図２７は個片化後の半導体装置を示す底面図であり、隣接する半導体チップのための引き出し線２９ａが分離された状態で残存しているが、使用上問題は生じない。なお、ハーフカットの位置については、実使用に影響を与えなければ、必ずしもダイシングのラインに合わせる必要はない。
【００５９】
（実施の形態３）
次に、前述したプローブ１を用いて、図２８に示すウェハ３１に形成された半導体チップについて個片化前に一括測定を行ない、ＫＧＤの選別を行なう半導体装置の製造方法について説明する。特にこの際、各半導体チップに対して、実使用時の負荷以上の加速的な負荷を印可して、より短時間でテストを完了するのがテストにかかる時間および費用を削減する上で好ましい。こうしたテストはエージングテストと呼ばれる。ウェハ３１には、ボンディングパッド３３が一辺に沿って配置された半導体チップ３２が、縦横に配置されて複数形成され一体となっている。
【００６０】
この半導体チップ３２に形成されているボンディングパッド３３は前述したコンタクトピン２の接触部４のサイズよりも小さく、その配置間隔もより微細になっている。このため、コンタクトピン２を直接ボンディングパッド３３に接触させることが困難となる。
【００６１】
このため本実施の形態では、ボンディングパッド３３と接続し、コンタクトピンの配列に適合する様に、ボンディングパッド３３よりも大きなピッチで配列された端子を有する配線基板である変換基板（インターポーザー）３４を用い、図２９に示すように、ウェハ３１を変換基板３４に重ね合わせた状態で測定を行なう。ここで、図２９中のａ部を拡大して図３０に示し、図３０中のａ−ａ’線に沿った縦断面図を図３１に示す。
【００６２】
変換基板３４はガラスエポキシ或いはポリイミド等を用いた配線基板であり各半導体チップ３２の配置間隔に対応した間隔でスリット３４ａが形成されており、このスリット３４ａに半導体チップ３２のボンディングパッド３３が露出する。変換基板３４には半導体装置の外部端子に対応する測定パッド３５が形成されており、この測定パッド３５に変換基板に形成された配線３６の一端が接続し、配線３６の他端がボンディングリード３７となっている。
【００６３】
先ず、このボンディングリード３７と半導体チップ３２のボンディングパッド３３とをボンディングワイヤ３８によって接続する。なお、このワイヤボンディングでは、予め他の検査等により、電源ショート・消費電流不良・入出力特性不良・ファンクション不良等の不良の半導体チップが特定されている場合には、該当する半導体チップにはワイヤボンディングをせずに、不良の半導体チップ３２と変換基板３４との接続を行なわず非導通の状態としておいて、良品のみの全数測定を行なうことができる。これによって無駄な測定を減らして測定を効率化することができ、特に、不良半導体チップ３２に起因して、過電流等により測定端子或いは測定回路に異常ダメージが加わるのを防止するのに有効である。
【００６４】
続いて、図３１に示すように、測定パッド３５にコンタクトピン２の接触部４を接触導通させる。この測定に用いるプローブ基板には各半導体チップ３２に対応させてプローブ１が配置されており、各プローブ１では測定パッド３５に対応させてコンタクトピンが配置されているので、ウェハ３１に形成された半導体チップ３２を同時に一括して測定することができる。測定が終了すると、ボンディングワイヤ３８を撤去して変換基板３４からウェハ３１を外して、ウェハ３１のダイシングを行なって半導体チップ３２を個片化し、測定結果から良品と判定されたＫＧＤを選別する。
【００６５】
図３２に示すのはこうして選別されたＫＧＤを用いたＭＣＭ型半導体装置の一例を示す縦断面図であり、この半導体装置ではベース基板４１にフラッシュメモリチップ４２を２段に積層実装して記憶容量を倍増させている。フラッシュメモリチップ４２の一辺にはワイヤボンディングのためのボンディングパッド４３が形成されており、このボンディングパッド４３とベース基板４１のボンディングリード４４とをボンディングワイヤ４５によって接続し、ボンディングワイヤ４５及びベース基板４１の配線４６を介して半導体チップ４２と外部端子４７とを電気的に接続している。
【００６６】
また、測定を行なう半導体チップには、その半導体チップの使用目的に供するために組み込まれているテスト対象回路の他に、テスト対象回路に与えるテストパターンの生成器、テスト対象回路からの出力パターンを圧縮する圧縮器、圧縮された出力パターンを期待出力パターンと比較する比較器等のテスト用回路を同一半導体チップに組み込み、これらのテスト用回路を用いてテスト対象回路の測定を行なうＢＩＳＴ（Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）方式を採用した半導体チップがある。
【００６７】
ＢＩＳＴの一例であるＪＴＡＧ（Ｊｏｉｎｔ　Ｔｅｓｔ　Ａｃｔｉｏｎ　Ｂｏｕｎｄａｒｙ　Ｓｃａｎ　Ａｒｃｈｉｔｅｃｔｕｒｅ）テストは、１９９０年にＩＥＥＥ１１４９．１として規格化されたバウンダリスキャンテスト法（ＩＥＥＥ　Ｓｔａｎｄａｒｄ　Ｔｅｓｔ　Ａｃｃｅｓｓ　Ｐｏｒｔ　ａｎｄ　Ｂｏｕｎｄａｒｙ　Ｓｃａｎ　Ａｒｃｈｉｔｅｃｔｕｒｅ）である。このテスト法では、電源としてＶｃｃ，Ｖｓｓ、クロック信号のＴＣＫ、クロック信号の立ち上がりエッジでサンプリングしテスト対象回路に命令やデータをシリアル入力するＴＤＩ、クロック信号の立ち下がりエッジで出力値を確定しテスト対象回路からデータをシリアル出力するＴＤＯ、クロック信号の立ち上がりエッジでサンプリングしテスト動作を制御するＴＭＳ（Ｔｅｓｔ　Ｍｏｄｅ　Ｓｅｌｅｃｔ）、ＴＭＳ信号とクロック信号とによってバウンダリスキャンレジスタを制御する順序回路（ステートマシーン）でありＴＭＳ信号をデコードするＴＡＰ（Ｔｅｓｔ　Ａｃｃｅｓｓ　Ｐｏｒｔ）、ＴＡＰコントローラを非同期で初期化する負論理のオプション信号である／ＴＲＳＴの各信号端子が必要となる。
【００６８】
このようにＢＩＳＴによれば、測定に必要な少数の端子を測定装置に接続すれば測定が可能であり、すべての端子を接続する必要はない。このため、前述した半導体チップ３２とは異なり、図３３に示すように、四辺に多数のボンディングパッド３３が形成された半導体チップ３２についても、前述した場合と同様に変換基板３４をウェハ３１の状態で測定を行なうことができる。
【００６９】
このＢＩＳＴが組み込まれた半導体チップが形成されたウェハ３１を測定する場合には、図３４に示すように、前述した測定に必要な各必要な信号端子のボンディングパッド３３を半導体チップ３２の一辺に配置しておけば、この一辺を変換基板３４のスリット３４ａから露出させることによって、測定に必要な信号端子がすべてスリットにて接続が可能になる。
【００７０】
変換基板３４には、半導体チップ３２に対応させて、１２ピンの測定パッド３５とこの測定パッド３５に一端が接続し他端がボンディングリード３７に接続されている配線３６が形成されており、この内測定に必要な配線３６のボンディングリード３７とスリット３４ａに露出した測定に必要な半導体チップ３２のボンディングパッド３３とをボンディングワイヤ３８によって接続し、他の測定パッド３５はＮＣとしておけばよい。
【００７１】
また、予め他の検査等により、電源ショート・消費電流不良・入出力特性不良・ファンクション不良等の不良の半導体チップが特定されている場合には、不良の半導体チップと変換基板３４との接続を行なわず非導通の状態としておいて、良品のみの全数測定を行なうことができる。これによって無駄な測定を減らして測定を効率化することができ、特に、不良半導体チップに起因して、過電流等により測定端子或いは測定回路に異常ダメージが加わるのを防止するのに有効である。
【００７２】
測定では、変換基板３４の測定パッド３５にコンタクトピン２の接触部４を接触導通させて、ウェハ３１に形成された全半導体チップ３２を同時に一括して測定することができる。このように図３３に示す半導体チップ３２の四辺に多くのボンディングパッド３３が配置されている場合であっても前述した場合と同様に半導体チップ３２の測定を行なうことができる。
【００７３】
なお、ここではＢＩＳＴについてＪＴＡＧを例として説明したが、この方法に限らず部分的に特定のボンディングパッドだけを用いて測定を行なう場合全般に本実施の形態を適用することが可能である。また、半導体チップ３２の一辺に配置されたボンディングパッド３３だけでは、測定に必要な信号を確保することができない場合には、前記一辺に対向しスリット３４ａから同様に露出している他辺に形成されたボンディングパッドを測定に用いてもよい。
【００７４】
（実施の形態４）
次に、前述したプローブ１を用いて、図２８に示すウェハ３１についてＷＬＰ形成された半導体装置について個片化前に一括測定を行なう半導体装置の製造方法について説明する。ウェハ３１には、図３５に示すボンディングパッド３３が一辺に沿って配置された半導体チップ３２が、縦横に配置されて複数形成され一体となっている。
【００７５】
図３６に示すのはこの半導体装置に用いるベース基板５１を示す平面図及び底面図である。このベース基板５１では、ガラスエポキシ樹脂等の板状絶縁体に銅箔の配線５２をメッキ等により形成したものであり、ベース基板５１の半導体チップ接続面には半導体チップ３２のボンディングパッド３３に対応するボンディングリード５３と、このボンディングリード５３に一端が接続し他端がスルーホール５４に接続されている配線５２が形成されており、スルーホール５４は基板５１を貫通し、底面ではこのスルーホール５４に一端が接続し他端が１２ピンの外部パッド５５と接続されている配線５２が形成され、このベース基板５１は半導体チップ３２と同一形状であり、同数がウェハ３１状態の半導体チップ３２の配列と対応して一体となっている。
【００７６】
図３７に縦断面図を示すように、ウェハ状態の半導体チップ３２とベース基板５１とはアンダーフィル接着剤５６によって接着されており、半導体チップ３２のボンディングパッド３３とベース基板５１のボンディングリード５３とが金等のバンプ５７によって接続されている。この状態で個片化前にウェハ全体の半導体チップ３２の測定を行なうには、ベース基板５１の外部パッド５５の配置に対応したコンタクトピン３２配置のプローブ１を、半導体チップ３２の配列と同様にプローブ基板に配列し、ベース基板５１底面の外部パッド５５にプローブ１のコンタクトピン２の接触部４を接触導通させて、ウェハ３１に形成された全半導体チップ３２を同時に一括して測定する。
【００７７】
また、予め他の検査等により、電源ショート・消費電流不良・入出力特性不良・ファンクション不良等の不良の半導体チップ３２が特定されている場合には、該当する半導体チップ３２にバンプ５７を形成せずに、不良の半導体チップ３２とベース基板５１との接続を行なわず非導通の状態としておいて、良品のみの全数測定を行なうことができる。これによって無駄な測定を減らして測定を効率化することができ、特に、不良半導体チップ３２に起因して、過電流等により測定端子或いは測定回路に異常ダメージが加わるのを防止するのに有効である。
【００７８】
なお、前述した半導体チップ３２のボンディングパッド３３とベース基板５１のボンディングリード５３との接続は、バンプ５７の他に銀ペースト、異方性導電ペースト、異方性導電フィルム等の他のフリップチップ接続技術を採用することも可能であり、スルーホール５４・外部パッド５５・配線５２の形成を、例えばポリイミド等の絶縁膜にバリアメタルで被覆された銅配線を形成するＬＳＩ配線形成プロセスを用いて形成することも可能である。
【００７９】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００８０】
例えば、前記各々の実施の形態における電気特性試験においては、個片化工程前の段階で前記電気特性試験を行なう実施例について記載されていたが、複数個を一括で試験する事によって、電気特性試験工程の簡略化を行なう事が出来るため、個片化のための分割、例えばダイシング工程の後に電気特性試験を行ってもよく、そのような場合でも、前記プローブ基板（マザーボード）に搭載された複数のプローブと一括で接続できる様に個片化された半導体装置もしくは半導体チップを配列しておくのが好ましい。
【００８１】
具体的には、図示は省略するが、実施の形態２においては、半導体装置の個片化のためのダイシング工程の後に、個片化された複数の半導体装置をトレイに並べた状態で、電気特性試験を行なう事ができる。
【００８２】
また、図示は省略するが、実施の形態３においては、半導体チップの個片化のためのダイシング工程の後に、個片化された複数の半導体チップをトレイに並べた状態で、電気特性試験を行なう事ができる。
【００８３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、一体加工されたコンタクトピンとハウジングによってプローブを構成することができるという効果がある。
（２）本発明によれば、上記効果（１）により、プローブのコストを低減させることができるという効果がある。
（３）本発明によれば、上記効果（１）により、変形部分を積み重ねることにより充分な変位量を得ることができるという効果がある。
（４）本発明によれば、上記効果（１）により、コンタクトピンを小型化しプローブの高密度化を図ることができるという効果がある。
（５）本発明によれば、ウェハ状態或いは個片化前のＭＡＰ半導体装置等のように複数の半導体装置が一体となった状態で、一括して測定を行なうことができるという効果がある。
（６）本発明によれば、上記効果（５）により、測定に要する時間を短縮し、測定に要するコストを短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置測定用プローブを示し、（ａ）が部分縦断正面図、（ｂ）が平面図、（ｃ），（ｄ）がａ−ａ線に沿った横断面図である。
【図２】加重状態のプローブを示す縦断面図である。
【図３】製造工程のコンタクトピンを示す正面図である。
【図４】コンタクトピンの加工を説明する部分拡大図である。
【図５】複数のプローブを取り付けるプローブ基板を示す平面図である。
【図６】図５中ａ−ａ線に沿った縦断面図である。
【図７】圧入治具を示す正面図である。
【図８】プローブの取り付け及び取り外しを説明する縦断面図である。
【図９】コンタクトピンの配置を示す部分平面図である。
【図１０】コンタクトピンの変形例を示す正面図及び部分拡大図である。
【図１１】コンタクトピンの変形例を示す正面図及び部分拡大図である。
【図１２】コンタクトピンの他の変形例を示す部分拡大図である。
【図１３】プローブ取り付けの変形例を示す縦断面図である。
【図１４】補強構造体を取り付けたプローブ基板を示す縦断面図である。
【図１５】ＭＡＰ方式により製造する半導体装置を示す平面図及び底面図である。
【図１６】ＭＡＰ方式の半導体装置製造のフローを示す図である。
【図１７】ＭＡＰ方式の半導体装置製造に用いるベース基板を示す平面図である。
【図１８】ＭＡＰ方式の半導体装置製造に用いるベース基板を示す底面図である。
【図１９】ＭＡＰ方式の半導体装置製造を工程毎に示す平面図である。
【図２０】ＭＡＰ方式の半導体装置製造を工程毎に示す平面図である。
【図２１】ＭＡＰ方式の半導体装置製造を工程毎に示す平面図である。
【図２２】ＭＡＰ方式の半導体装置の一括測定を示す縦断面図である。
【図２３】ＭＡＰ方式の半導体装置製造を工程毎に示す平面図である。
【図２４】ＭＡＰ方式の半導体装置製造に用いる他のベース基板を示す平面図である。
【図２５】図２４に示す他のベース基板の縦断面図である。
【図２６】前記他のベース基板を用いた半導体装置製造を示す縦断面図である。
【図２７】前記他のベース基板を用いた半導体装置を示す底面図である。
【図２８】ウェハ及び半導体チップを示す平面図である。
【図２９】変換基板を示す平面図である。
【図３０】図２９中のａ部を示す部分拡大図である。
【図３１】ウェハ状態の半導体装置の一括測定を示す部分縦断面図である。
【図３２】ＭＣＭ型半導体装置を示す縦断面図である。
【図３３】ウェハ及び半導体チップを示す平面図である。
【図３４】ウェハ及び変換基板を示す部分拡大図である。
【図３５】ＷＬＰ方式の半導体装置製造に用いる半導体チップを示す平面図である。
【図３６】ＷＬＰ方式の半導体装置製造に用いるベース基板を示す平面図及び底面図である。
【図３７】ＷＬＰ方式の半導体装置の一括測定を示す部分縦断面図である。
【符号の説明】
１…プローブ、２…コンタクトピン、３…ハウジング、３ａ…先端部、３ｂ…側壁、４…接触部、４ａ…係止部、５…弾性部、５ａ…変形部分、５ｂ…連結部分、５ｃ…突起部分、６…接続部、６ａ…接続端子、７…プローブ基板、７ａ…スルーホール、７ｂ…配線、８ａ，８ｂ，８ｃ，８ｄ…信号パッド、９…圧入治具、１０…ハンダ、１１…補強構造体、２１，４１，５１…ベース基板、２２，３２，４２…半導体チップ、２３，３３，４３…ボンディングパッド、２４，３７，４４，５３…ボンディングリード、２５，３８，４５…ボンディングワイヤ、２６…封止体、２７，２９，３６，４６，５２…配線、２９ａ…引き出し配線、２８，５４…スルーホール、３０…プローブ端子、３１…ウェハ、３２…半導体チップ、３３…ボンディングパッド、３４…変換基板、３４ａ…スリット、３５…測定パッド、４７…外部端子、５５…外部パッド、５６…アンダーフィル接着剤、５７…バンプ、６０…装置領域。

Claims (15)

1. 表面、裏面、複数の装置領域と、前記複数の装置領域のそれぞれに形成された複数の電極とを有する配線基板を準備する工程と、
   各々表面、裏面と、前記表面上に形成された複数の電極を有する複数の半導体チップを準備する工程と、
   前記複数の半導体チップを、前記配線基板の複数の装置領域上にそれぞれ配置し、それぞれの半導体チップの複数の電極と、それぞれの装置領域の複数の電極を電気的に接続する工程と、
   前記複数の半導体チップを封止する封止体を形成する工程と、
   それぞれがハウジングと、前記ハウジングから露出する複数のコンタクトピンを有する複数のプローブと、前記複数のプローブが塔載されたマザーボードを準備する工程と、
   前記封止体を形成する工程の後に、前記それぞれの装置領域の複数の電極を、前記複数のプローブに接続し、電気的特性試験を行なう工程と、
   前記電気的特性試験の工程の後に、前記それぞれの装置領域ごとに、前記配線基板および前記封止体を切断し、半導体装置を個片化する工程とを有する半導体装置の製造方法。
2. 前記複数のコンタクトピンは、前記装置領域の複数の電極と接触する接触部と、この接触部に連続する弾性部と、弾性部に連続し基板に接続する接続部とからなっており、前記弾性部は、加重方向に向かって交互に配置された円弧状の変形部分と変形部分間をつなぐ連結部分とからなっており、ばねとなる変形部分の弾性変形によって前記接触部を前記それぞれの装置領域の複数の電極に押圧することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記連結部分では変形部分と比較して幅が広くなっていることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記連結部分では、その両端に位置する変形部分の円弧の内側方向に厚みをもたせることによって幅を広くして、両端に位置する変形部分が夫々円弧の内側にシフトしていることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記接続部にはプレスフィット構造を有する接続端子が設けられていることを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記プレスフィット構造を有する接続端子がハウジングの側壁からオフセットさせて設けられていることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記電気的特性試験がバーンインテストであることを特徴とする請求項１に記載の半導体装置の製造方法。
8. 前記半導体装置がＢＩＳＴ方式の半導体装置であることを特徴とする請求項１に記載の半導体装置の製造方法。
9. 主面、裏面と、その主面上に形成された複数の半導体装置形成領域と、前記複数の半導体装置形成領域のそれぞれに形成された複数の半導体素子および複数の電極とを有する半導体ウェハを準備する工程と、
   それぞれがハウジングと、前記ハウジングから露出する複数のコンタクトピンを有する複数のプローブと、前記複数プローブが塔載されたマザーボードを準備する工程と、
   前記それぞれの半導体装置形成領域の複数の電極を、前記複数のプローブに接続し、電気的特性試験を行なう工程と、
   前記電気的特性試験の工程の後に、前記それぞれの半導体装置形成領域ごとに、前記半導体ウェハを切断し、半導体チップを個片化する工程とを有する半導体装置の製造方法。
10. 前記複数のコンタクトピンは、前記半導体装置形成領域の複数の電極と接触する接触部と、この接触部に連続する弾性部と、弾性部に連続し基板に接続する接続部とからなっており、前記弾性部は、加重方向に向かって交互に配置された円弧状の変形部分と変形部分間をつなぐ連結部分とからなっており、ばねとなる変形部分の弾性変形によって前記接触部を前記それぞれの半導体装置形成領域の複数の電極に押圧することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記連結部分では変形部分と比較して幅が広くなっていることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記連結部分では、その両端に位置する変形部分の円弧の内側方向に厚みをもたせることによって幅を広くして、両端に位置する変形部分が夫々円弧の内側にシフトしていることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記接続部にはプレスフィット構造を有する接続端子が設けられていることを特徴とする請求項１０に記載の半導体装置の製造方法。
14. 前記電気特性試験が変換基板を用い、前記ウェハを前記変換基板に重ね合わせた状態で行なうことを特徴とする請求項９に記載の半導体装置の製造方法。
15. 前記電気特性試験によってＫＧＤの選別又はエージングテストを行なうことを特徴とする請求項９に記載の半導体装置の製造方法。

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