JP2000148044A - 半導体装置 - Google Patents
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Abstract
を除去し、歩留まりを向上させる。 【解決手段】 基板1上に複数の薄膜トランジスタtと
複数のコンデンサcを配置してなる半導体装置におい
て、複数のコンデンサcの第1の電極は複数の薄膜トラ
ンジスタtのソースに接続されており、複数のコンデン
サcの第2の電極は共通電極バイアスラインVs-lineと
接続されており、複数の薄膜トランジスタのゲート電極
は複数のゲートラインVg-lineに接続されており、複数
の薄膜トランジスタのドレインは複数の転送ラインSig-
lineに接続されており、共通電極バイアスラインと複数
のゲートラインと複数の転送ラインとが電気的に接続さ
れている。
Description
り、特にTFTを用いた液晶パネルや光電変換装置とし
て好適に用いられる半導体装置に係わる。
急速に進んでいる。TFTを用いた液晶パネルの製造技
術の発展や、光電変換素子を有するエリアセンサーの各
分野への利用(例えば、X線撮像装置)の影響によるも
のである。また、その大判化の流れとともに、パターン
ピッチの微細化が進んでいる。これに伴い、パネル製造
工程における歩留まりの低下がおこっている。その原因
として、次のようなことが考えられる。
ルあたりの配線距離が増加し、断線確率があがった。
ルあたりのTFTや配線クロス部の面積が増加したた
め、ショートの確率があがった。
ルサイズの大判化によりパネルとの接触部の面積が大き
くなり、静電気の摩擦帯電、剥離帯電量が増加し、か
つ、均一で即座な除電が難しくなっている。そして、パ
ターンピッチの微細化により上下のパターンクロス部数
が増加することから、ESDによる不良発生確率が上が
った。
(3)にあげたパネルのESDに対しては、共通電極バ
イアスライン(Vs line)、ゲートライン(Vg line)、
もしくは、共通電極バイアスライン(Vs line)、ゲー
トライン(Vg line)、転送ライン(Sig line)を金属
ラインにより接続し、各ラインを接続することが有効で
あるが、これら接続された各ラインは途中工程で分離す
ることが求められる。この分離はたとえばダイヤモンド
粒子を樹脂材料で固めたブレードを用いたパネルスライ
ス工程で行うことができるが、金属配線部の切断を行う
ことにより、金属部のカケ(チッピング)による配線異
常や、金属部の伸びによる金属配線間のショート、ま
た、スライス時の水や熱による金属の疲労や腐食におけ
る信頼性に影響を及ぼすなどの問題が出てくる場合があ
る。
する半導体装置において、製造工程における静電気破壊
(ESD)を効果的に防止することができ、より歩留ま
り向上を実現できる半導体装置を提供することを目的と
する。
入して、つまり、ライン間を所望の抵抗接続してスライ
ス工程による分離工程を必ずしも必要とせず、分離工程
が必要な場合も金属配線のない部分で行なうことが可能
になる半導体装置を提供することを目的とする。また、
金属導体部分のスライス工程による分離で生じる問題を
生ずることなく静電気破壊を防止することができる半導
体装置を提供することを目的とする。
電気的に接続されているため、その静電気破壊の防止効
果が最終的な装置内への設置まで充分に効果を発揮する
ことができる半導体装置を提供することを目的とする。
基板上に複数の薄膜トランジスタと複数のコンデンサを
配置してなる半導体装置において、前記複数のコンデン
サの第1の電極は前記複数の薄膜トランジスタのソース
に接続されており、前記複数のコンデンサの第2の電極
は共通電極バイアスライン(Vs line)と接続されてお
り、前記複数の薄膜トランジスタのゲート電極は複数の
ゲートライン(Vg line)に接続されており、前記複数
の薄膜トランジスタのドレインは複数の転送ライン(Si
g line)に接続されており、前記共通電極バイアスライ
ンと前記複数のゲートラインと前記複数の転送ラインと
が電気的に接続されているものである。
の薄膜トランジスタと複数のコンデンサを配置してなる
半導体装置において、前記複数のコンデンサの第1の電
極は前記複数の薄膜トランジスタのソースまたは、ドレ
インに接続されており、前記複数のコンデンサの第2の
電極は共通電極バイアスライン(Vs line)と接続され
ており、前記複数の薄膜トランジスタのゲート電極は複
数のゲートライン(Vgline)に接続されており、前記共
通電極バイアスラインと前記複数のゲートラインが電気
的に接続されているものである。
の薄膜トランジスタとそれにかかわる複数の配線を有
し、該配線が縦横に交差して配され、各交差部で電気的
に絶縁されているとともに、各配線間を抵抗を介して接
続してなるものである。
アスライン(Vs line)と前記複数のゲートライン(Vg
line)、もしくは、前記共通電極バイアスラインと前記
複数のVg lineと前記複数の転送ライン(Sig line)を
接続することを可能とするものであり、パネル製造工程
の静電気の発生に対し、前記共通電極バイアスラインと
前記複数のゲートライン、もしくは、前記共通電極バイ
アスラインと前記複数のゲートラインと前記複数の転送
ラインを同電位に保つことにより、前記接続された各ラ
イン間の静電気破壊(ESD)の防止を可能とし、歩留
まりの向上を図るものである。
ある抵抗を持たして接続することにより、スライス工程
において分離する必要をなくすことを可能とし、また、
スライス工程において分離する際は、半導体層において
スライスすることにより前記信頼性の問題を除去するこ
とを可能とするものである。
詳細に説明する。
面に基づいて説明する。図1は本発明の第1の実施例に
関わる半導体装置の概略的な等価回路図であり、図2は
本実施例の半導体装置におけるスライス工程前の概略的
等価回路とスライス位置を示す概略的平面図である。
は、パネルスライス後のTFTマトリックスパネル1、
ドライバ(Driver)2、信号処理ICまたはソースドラ
イバ(Source Driver)3、共通電極ドライバ(Drive
r)4を有する。また、c11,c12,・・・はコンデンサで
あり、不図示の光電変換素子により発生した電子と正孔
とを、バイアスを印加することにより分離した状態を表
している。また、t11,t12,・・・はTFTであり、光
電変換素子により発生した電荷を転送する際のスイッチ
素子の役割を果たす。
アルミ、クロムなどを真空蒸着等の方法で形成される下
部電極と、電子、ホール両方の通過を阻止する窒化シリ
コンや酸化シリコンで形成される絶縁層、水素化アモル
ファスシリコンの真性半導体層で形成される半導体層、
ホールの注入を阻止するアモルファスシリコンのn+層
で形成される注入阻止層、アルミを真空蒸着等の方法で
形成される絶縁層を順に有している。
から制御され、各系統間は抵抗Rvs-vsにより接続され
ている。各ゲートラインVg line間は抵抗Rsにより接続
され、また共通電極バイアスラインVs lineとゲートラ
インVg line間は抵抗Rvs-gにより接続されている。
する場合、ドライバ2のDr.1には、TFT(t11,t2
1,t31,・・・)のオン電圧Vghがかかり、ドライバ2の
Dr.2及びDr.3はTFTのオフ電圧Vglがかかっている。
各ドライバDr.1〜Dr.3から一番目のTFT(t11,t1
2,t13,・・・)のゲート電極に至るまでに、抵抗Roを
配置し、各ゲートラインVg line間は半導体層による抵
抗Rsで接続する。ここで、抵抗RsはTFTのスレッシ
ョルド電圧をVthとすると、Dr.2の一番目のTFT(t
12)のゲート電極にかかる電圧がこのVthより低くなる
ような抵抗値とする。こうすれば、第1ラインのゲート
ラインVg lineを除く他のラインのTFTがオンするこ
とはない。
る。今、ドライバ2のDr.1には、TFT(t11,t21,
t31,・・・)のオン電圧Vghがかかり、それ以外にはT
FTのオフ電圧Vglがかかっている。第1ラインと第2
ラインのゲートラインVg lineだけを考えると、図3
(a)のような等価回路となり、a点の電位Vaは、 Va=Vgl+(Vgh−Vgl)・Ro/(Rs+2Ro) となる。
インVg lineを考えると、図3(b)のような等価回路
となり、a点の電位Va′は、 Va′=Vgl+(Vgh−Vgl)・R/(Rs+Ro+R) となる。ここで、R=Ro(Rs+Ro)/(Rs+2R
o)である。
+2Ro)−(Vgh−Vgl)・R/(Rs+Ro+R)>
0 なので、Va>Va′となり、第1ライン〜第nラインの
ゲートラインVg lineを考えても図3(a)中のa点の
電位はゲートラインVg lineが増えるごとに低下してい
く。そして、一つ前のゲートラインVg lineの電位より
も次のラインのゲートラインVg lineの電位の方が低く
なる(例えば図3(b)中のb点の電位VbはVa′>V
bとなる。)。したがって、Va<Vthとなるように抵抗
Rsを設定すれば、ゲートラインVg lineの数に係わら
ず、第2ライン以降のゲートラインVglineにかかる電圧
がVthより低くなる。
れ、かつDr.1の駆動電圧に対し、Dr.2、Dr.3、・・・に
接続されたすべてのTFTは、ゲート電極の電位がVth
より小さくなるためオフの状態となり、各Vg lineを接
続し、かつ制御が可能となる。
V、Vth≒2V、Ro≒100Ωとしたときに、抵抗Rs
は、 Rs>85.7Ω であればよいことになる。ただし、製造工程のバラツキ
やマージンを考慮するとRsは1MΩ程度が好ましい。
りである。
の光吸収による電子または正孔の蓄積時の共通電極バイ
アス(蓄積バイアス)は9Vであり、また蓄積された電
子または正孔の除去時のリフレッシュバイアス(除去バ
イアス)は3Vである。このため、Vg line(Vgh=1
5V,Vgl=−5V)とVs lineとのバイアス差は、最
大で14Vであり、Vg line間のバイアス差(Vgh−Vg
l=20V)と比較すると小さいため、Vs lineのバイア
ス印加部とVg lineのバイアス印加部との間の抵抗Rvs-
gがRs+Roより大きければ、Rvs-gにより接続されて
いるVg lineにより駆動しているTFTが、Vg lineにV
ghのバイアスを印加した際はTFTが駆動し、Vglのバ
イアスを印加した際はTFTがスレッショルド電圧まで
到達せず、TFTがオフとなる。つまり、ESD対策と
して、抵抗Rvs-gはVg lineの駆動を考慮すると、 Rvs-g>Rs を満たす抵抗を持たせることにより正常に駆動する。
対策の接続による印加バイアスのバイアス変動がVg lin
eとVs line間のバイアス差の1%より小さい範囲では正
常に駆動することが確認された。よって、Rvs-gは、 Rvs-g>100×Ro を満たす範囲においては、バイアス変動を1%程度より
小さく抑え、正常に駆動することができる。
(別々のバイアスを印加)において、Rvs-vsの接続に
よるバイアス変動が2系統別駆動のVs line間のバイア
ス差の1%より小さければ正常に駆動するため、Rvs-v
sは、 Rvs-vs>100×Ro であればよい。
-g、Rvs-vsを10MΩとすることにより、Vs lineの各
系統と各Vg lineを制御可能としている。
造工程において発生する静電気に対し、各系統の共通電
極バイアスラインVs lineと各ゲートラインVg lineの帯
電電位差によるパネルのESDがなくなり、歩留まりの
向上につながる。
ルのスライス前の等価回路である。
から制御され、各系統間は抵抗Rvs-vsにより接続され
ている。各ゲートラインVg line間は抵抗Rsにより接続
され、各転送ラインSig line間は抵抗Rs-sにより接続
され、また共通電極バイアスラインVs lineとゲートラ
インVg line間は抵抗Rvs-gにより接続されている。こ
れにより、TFTパネルにおける全Vg line、全Vs lin
e、そして全Sig lineは電気的に接続されており、常に
同電位が保たれることになる。このため、パネル製造工
程において発生する静電気に対し各配線の帯電電位差に
よるパネルのESDがなくなり、歩留まりの向上につな
がる。
転送用である配線(Sig line)は、パネルスライス工程
までは半導体層により接続されており、パネルのスライ
スとともに各ラインが分離される。
面に基づいて説明する。図4は本発明の第2の実施例に
関わる半導体装置の概略的等価回路であり、図5は本実
施例の半導体装置のスライス工程前の概略的等価回路と
スライス位置を示す。
ネルスライス後のTFTマトリックスパネル1とドライ
バ(Driver)2、信号処理ICまたはソースドライバ
(Source Driver)3、共通電極ドライバ(Driver)4
からなる。また、c11,c12…はコンデンサであり、液
晶部を表している。また、t11,t12…はTFTであ
り、Source Driverから液晶に電界強度を与える際のス
イッチ素子の役割を果たす。共通電極バイアスラインVs
lineは2系統から制御され、各系統は電気的に分離さ
れている。また、全Vg line、全Vs line、及び全Sig li
neも同様に電気的に分離されている。
ネルのスライス前の概略的等価回路である。
から制御されている。各系統の共通電極バイアスライン
Vs lineと各ゲートラインVg lineと各転送ラインSig li
neは各半導体層に接続されており、前記各半導体層は、
前記複数のTFTと複数のコンデンサが配置されている
素子が形成されている領域の外周部に配置された金属配
線により接続されている。
的断面図で、絶縁基板5上に半導体層6と金属配線7が
形成されているパネルをTFTマトリックス配置側を半
導体層部(スライス領域8)でスライスしている様子を
表す図である。図5における各系統のVs lineと各Vg li
neと各Sig lineと接続されている各半導体層部で図6の
ようにスライス領域8でスライスすることにより各ライ
ンが分離される。
面図である。TFTマトリックス側は半導体層部により
スライスされている。9はスライス端部を示している。
面に基づいて説明する。図8は本発明の第3の実施例に
関わる半導体装置の概略的等価回路である。
ネルスライス後のTFTマトリックスパネル1、ドライ
バ(Driver)2、信号処理ICまたはソースドライバ
(Source Driver)3、共通電極ドライバ(Driver)4
からなる。また、c11,c12…はコンデンサであり、光
電変換素子により発生した電子と正孔とを、バイアスを
印加することにより分離された状態を表している。ま
た、t11,t12…はTFTであり、光電変換素子により
発生した電荷を転送する際のスイッチ素子の役割を果た
す。
s lineには配線抵抗低減のために、共通電極ドライバー
から複数の配線を通じてバイアスを印加している。また
Vs lineの各系統間は抵抗Rvs-vsにより接続されてい
る。各Vg line間は抵抗Rsにより接続され、またVs lin
eとVg line間はRvs-gにより接続されている。
のオン電圧Vghがかかり、Dr.2及びDr.3はTFTのオフ
電圧Vglがかかっている。各ドライバから一番目のTF
Tのゲート電極に至るまでに抵抗をRo配置し、各Vg l
ineは半導体層により抵抗Rsで接続されている。ここ
で、RsはTFTのスレッショルド電圧をVthとする
と、Dr.2の一番目のTFT(t12)のゲート電極にかか
る電圧がこのVthより低い抵抗とする。
実施例1で説明したように、 Vgl+(Vgh−Vgl)Ro/(Rs+2Ro)<Vth 上記式より、 Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl) なるRsを持たせた場合、各ドライバーを接続し、かつ
Dr.1の駆動電圧に対し、Dr.2、Dr.3、・・・に接続され
たすべてのTFTは、ゲート電極の電位がVthより小さ
くなるためオフの状態となり、各Vg lineを接続し、か
つ制御が可能となる。
V、Vth≒2V、Ro≒100Ωであり、 Rs>85.7Ω を満たす1MΩとする。
なった。
もしくはされる電子または正孔の蓄積時の共通電極バイ
アス(蓄積バイアス)は9Vであり、また転送後の蓄積
された電子または正孔の除去時のリフレッシュバイアス
(除去バイアス)は3Vである。このため、Vg line
(Vgh=15V,Vgl=−5V)とVs lineとのバイア
ス差は、最大で14Vであり、Vg line間のバイアス差
(Vgh−Vgl=20V)と比較すると小さいため、Vs l
ineのバイアス印加部とVg lineのバイアス印加部との間
の抵抗Rvs-gがRs+Roより大きければ、Rvs-gにより
接続されているVg lineにより駆動しているTFTが、V
g lineにVghのバイアスを印加した際はTFTが駆動
し、Vglのバイアスを印加した際はTFTがスレッショ
ルド電圧まで到達せず、TFTがオフとなる。つまり、
ESD対策として、抵抗Rvs-gはVg lineの駆動を考慮
すると、 Rvs-g>Rs を満たす抵抗を持たせることにより正常に駆動する。
対策の接続による印加バイアスのバイアス変動がVg lin
eとVs line間のバイアス差の1%より小さい範囲では正
常に駆動することが確認された。よって、Rvs-gは、 Rvs-g>100×Ro を満たす範囲においては、バイアス変動を1%程度より
小さく抑え、正常に駆動する。
(別々のバイアスを印加)において、Rvs-vsの接続に
よるバイアス変動が2系統別駆動のVs line間のバイア
ス差の1%より小さければ正常に駆動するため、Rvs-v
sは、 Rvs-vs>100×Ro であればよい。
Rvs-g、Rvs-vsを10MΩとすることにより、Vs line
の各系統と各Vg lineを制御可能としている。
造工程において発生する静電気に対し、各系統のVs lin
eと各Vg lineの帯電電位差によるパネルのESDがなく
なり、歩留まりの向上につながる。
面に基づいて説明する。図9は本発明の第4の実施例に
関わる半導体装置の概略的等価回路である。
換層により発生した電荷を転送する際のスイッチ素子の
役割を果たす。
各系統間は抵抗Rvs-vsにより接続されている。各Vg li
ne間は抵抗Rs により接続され、また、Vs lineとVg li
ne間はRvs-gにより接続されている。
り、パネル検査時にプローブなどを通じてバイアス電圧
を印加することができ、電気実装前の検査工程により良
品/不良品の判定をすることが可能となっている。
t21,t31,…)のオン電圧Vghを印加しており、Dr.2
及びDr.3はTFTのオフ電圧Vglを印加している。各検
査パッド部から一番目のTFTのゲート電極にいたるま
でに抵抗Roを配置し、各Vglineは半導体層により抵抗
Rsで接続されている。ここで、RsはTFTのスレッシ
ョルド電圧をVthとすると、Dr.2の一番目のTFT(t
12)のゲート電極にかかる電圧がこのVthより低い抵抗
となる十分に高い抵抗Rsを持たせる。本実施例におい
てはRs=1MΩとする。
neのバイアス差とVgh−Vglのバイアス差を考慮すると Rvs-g>Rs を満たす抵抗を持たせることにより正常に駆動する。
対策の接続による印加バイアスのバイアス変動がVg lin
eとVs line間のバイアス差の1%より小さい範囲では正
常に駆動することが確認された。よって、Rvs-gは、R
vs-g>100×Roを満たす範囲においては、バイアス
変動を1%程度より小さく抑え、正常に駆動する。
抵抗値として、Rvs-g、Rvs-vsを10MΩとすること
により、Vs lineの各系統と各Vg lineを制御可能として
いる。
行うにあたり、全パッドを一括に測定することが困難
で、特定のブロックごとの測定を複数回行い1枚のパネ
ルを検査する場合、次のような現象が起こることがあ
る。
査領域がDr.4〜において、Dr.1にTFTのオン電圧Vg
h、Dr.2、3にTFTオフ電圧Vglが印加された場合は、
Dr.4以降の電気的にフローティング電位であるVg line
には、Dr.3のリーク電流により電圧が決定するため、各
Vg lineはTFTのオフ電圧となり、Dr.1に接続された
光電変換素子の検査を行うことができる。しかし、図1
0の概略的回路図に示されるように、Dr.1,2がTFT
のオフ電圧Vgl、Dr.3がTFTのオン電圧Vghとなった
場合、Dr.4以降の電気的にフローティング電位であるVg
lineは、Dr.3のリーク電流によりTFTのオン電圧と
なるため、結果Dr.3に接続された光電変換素子の検査が
できなくなる。つまり、Dr側の検査領域の端部の電圧
が、未検査領域側にリークすることにより検査領域端部
の光電変換素子の評価が不可となる現象が発生すること
がある。
的回路に示されるように検査領域と未検査領域となるブ
ロックの境界に定常的にVglもしくはGND電位をプロ
ーブから供給できるダミーパッド部11を設けることに
より、未検査領域のVg lineの電位をダミーパッドから
のリーク電流で制御し、VglもしくはGND電位とし、
未検査領域のTFTをオフ電圧で維持する。結果、ブロ
ックごとの検査においても、静電気対策として設けた抵
抗Rsを有する配線のリーク電流が問題とならず、検査
可能となる。
ネル製造工程において発生する静電気に対し、各系統の
Vs lineと各Vg lineの帯電電位差によるパネルのESD
がなくなり、歩留まりの向上につながり、かつ、検査工
程特有の問題をも除去できる。
ば、TFTマトリックスパネルを用いた半導体装置にお
いて、製造工程における静電気破壊(ESD)を効果的
に防止することができ、より歩留まり向上を実現でき
る。
抗を挿入してある、つまり、ライン間を所望の抵抗接続
しているため、スライス工程による分離工程を必ずしも
必要とせず、分離工程が必要な場合も金属配線のない部
分で行なうことが可能となる。したがって、金属導体部
分のスライス工程による分離で生じる問題を生ずること
なく静電気破壊を防止することができる。
介して電気的に接続されているため、その静電気破壊の
防止効果は最終的な装置内への設置まで充分に効果を発
揮することができる。
でなく、本発明の主旨の範囲で適宜変形、組合せ可能で
あることはいうまでもない。
略的等価回路図である。
略的平面図である。
等価回路図である。
略的等価回路図である。
略的平面図である。
略的等価回路図である。
略的平面図である。
概略的平面図である。
概略的平面図である。
Claims (19)
- 【請求項1】 基板上に複数の薄膜トランジスタと複数
のコンデンサを配置してなる半導体装置において、 前記複数のコンデンサの第1の電極は前記複数の薄膜ト
ランジスタのソースまたはドレインの一方に接続されて
おり、前記複数のコンデンサの第2の電極は共通電極バ
イアスラインと接続されており、前記複数の薄膜トラン
ジスタのゲート電極は複数のゲートラインに接続されて
おり、前記複数の薄膜トランジスタのソースまたはドレ
インの他方は複数の転送ラインに接続されており、前記
共通電極バイアスラインと前記複数のゲートラインと前
記複数の転送ラインとが電気的に接続されている半導体
装置。 - 【請求項2】 前記共通電極バイアスラインと前記複数
のゲートラインと前記複数の転送ラインとが半導体層に
より接続されている請求項1に記載の半導体装置。 - 【請求項3】 前記半導体層により接続された前記共通
電極バイアスラインと前記複数のゲートラインと前記複
数の転送ラインとが、前記半導体層で基板をスライスす
ることにより電気的に分離されてなる請求項1に記載の
半導体装置。 - 【請求項4】 前記半導体層により接続された前記共通
電極バイアスラインと前記複数のゲートラインと前記複
数の転送ラインのうち、前記複数の転送ラインに接続さ
れた前記半導体層でパネルをスライスすることにより前
記複数の転送ラインが電気的に分離され、前記共通電極
バイアスラインと前記複数のゲートラインが前記半導体
層で接続されてなる請求項1に記載の半導体装置。 - 【請求項5】 前記複数のゲートライン間に半導体層が
設けられ、該半導体層による接続抵抗の値をRs、前記
薄膜トランジスタのゲート電極オン電圧をVgh、前記薄
膜トランジスタのゲート電極オフ電圧をVgl、前記薄膜
トランジスタのスレッショルド電圧をVth、前記薄膜ト
ランジスタのゲート電極印加手段とゲートライン,共通
電極印加手段と共通電極ライン間の抵抗の値をRoとす
ると、前記接続抵抗が、 Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl) を満たす抵抗値からなる請求項1に記載の半導体装置。 - 【請求項6】 前記共通電極バイアスラインと前記複数
のゲートラインとの間の前記半導体層による抵抗値Rvs
-gが、 Rvs-g>Rs、かつ、Rvs-g>100Ro を満たす請求項5に記載の半導体装置。 - 【請求項7】 前記共通電極バイアスラインを2系統以
上で駆動させる場合、各系統間に半導体層が設けられ、
該半導体層による抵抗値Rvs-vsが、 Rvs-vs>100Ro を満たす請求項5に記載の半導体装置。 - 【請求項8】 前記共通電極バイアスラインと前記複数
のゲートラインと前記複数の転送ラインとが、半導体層
と、前記複数の薄膜トランジスタと前記複数のコンデン
サとが形成されている領域の外周部に配置された配線に
より接続されている請求項1に記載の半導体装置。 - 【請求項9】 前記半導体層と前記配線により接続され
た前記共通電極バイアスラインと前記複数のゲートライ
ンと前記複数の転送ラインとが、前記半導体層部で基板
をスライスすることにより電気的に分離されてなる請求
項8に記載の半導体装置。 - 【請求項10】 前記半導体層と前記配線により接続さ
れた前記共通電極バイアスラインと前記複数のゲートラ
インと前記複数の転送ラインのうち、前記共通電極バイ
アスラインと前記複数のゲートラインと前記複数の転送
ラインに接続された前記半導体層で基板をスライスする
ことにより、前記複数の転送ラインが電気的に分離さ
れ、前記共通電極バイアスラインと前記複数のゲートラ
インが前記半導体層で接続されてなる請求項8に記載の
半導体装置。 - 【請求項11】 前記複数のゲートライン間に半導体層
が設けられ、該半導体層による接続抵抗の値をRs、前
記薄膜トランジスタのゲート電極オン電圧をVgh、前記
薄膜トランジスタのゲート電極オフ電圧をVgl、前記薄
膜トランジスタのスレッショルド電圧をVth、前記薄膜
トランジスタのゲート電極印加手段とゲートライン,共
通電極印加手段と共通電極ライン間の抵抗の値をRoと
すると、前記接続抵抗が、 Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl) を満たす抵抗値からなる請求項8に記載の半導体装置。 - 【請求項12】 前記共通電極バイアスラインと前記複
数のゲートラインとの間の前記半導体層による抵抗値R
vs-gが、 Rvs-g>Rs、かつ、Rvs-g>100Ro を満たす請求項11に記載の半導体装置。 - 【請求項13】 前記共通電極バイアスラインを2系統
以上で駆動させる場合、各系統間に半導体層が設けら
れ、該半導体層による抵抗値Rvs-vsが、 Rvs-vs>100Ro を満たす請求項11に記載の半導体装置。 - 【請求項14】 基板上に複数の薄膜トランジスタと複
数のコンデンサを配置してなる半導体装置において、 前記複数のコンデンサの第1の電極は前記複数の薄膜ト
ランジスタのソースまたはドレインの一方に接続されて
おり、前記複数のコンデンサの第2の電極は共通電極バ
イアスラインと接続されており、前記共通電極バイアス
ラインは共通電極ドライバから複数の配線を通じてバイ
アスを印加しており、前記複数の薄膜トランジスタのゲ
ート電極は複数のゲートラインに接続されており、前記
複数の薄膜トランジスタのソースまたはドレインの他方
は複数の転送ラインに接続されており、前記共通電極バ
イアスラインと前記複数のゲートラインが電気的に接続
されている半導体装置。 - 【請求項15】 前記共通電極バイアスラインと前記複
数のゲートラインが半導体層により接続されている請求
項14記載の半導体装置。 - 【請求項16】 前記複数のゲートライン間に半導体層
が設けられ、該半導体層による接続抵抗の値をRs、前
記薄膜トランジスタのゲート電極オン電圧をVgh、前記
薄膜トランジスタのゲート電極オフ電圧をVgl、前記薄
膜トランジスタのスレッショルド電圧をVth、前記薄膜
トランジスタのゲート電極印加手段とゲートライン,共
通電極印加手段と共通電極ライン間の抵抗の値をRoと
すると、前記接続抵抗Rsが、 Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl) を満たす抵抗値からなる請求項14に記載の半導体装
置。 - 【請求項17】 前記共通電極バイアスラインと前記複
数のゲートラインとの間の前記半導体層による抵抗値R
vs-gが、 Rvs-g>Rs、かつ、Rvs-g>100Ro を満たす請求項16に記載の半導体装置。 - 【請求項18】 前記共通電極バイアスラインを2系統
以上で駆動させる場合、各系統間に半導体層が設けら
れ、該半導体層による抵抗値Rvs-vsが、 Rvs-vs>100Ro を満たす請求項16に記載の半導体装置。 - 【請求項19】 基板上に複数の薄膜トランジスタとそ
れにかかわる複数の配線を有し、該配線が縦横に交差し
て配され、各交差部で電気的に絶縁されているととも
に、各配線間を抵抗を介して接続してなる半導体装置。
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