JPH08152652A - フラットパネル表示装置用アレイ基板 - Google Patents

Abstract

(57)【要約】 【課題】隣接するサージ保護スイッチ回路が同時に静電
破壊することを防止する。 【解決手段】ガラス基板１０１と、複数の画素電極１５
１、複数の画素ＴＦＴ１２１、および複数の配線ライン
Ｘｉを有しガラス基板１０１上に形成される表示部と、
領域ＣＡに形成される短絡ラインＳＲＸ１，ＳＲＸ２
と、領域ＣＡにおいて各々対応配線ラインＸｉの電位が
所定レベルを越えたときに対応配線ラインＸｉを電気的
に短絡ラインＳＲＸ１，ＳＲＸ２に接続する複数のサー
ジ保護スイッチ回路ＣＴＸｉと、領域ＣＡに形成され複
数の配線ラインＳＲＸ１，ＳＲＸ２に接続される複数の
検査パッドＣＡＸｉとを設ける。特に、全検査パッドＣ
ＡＸｉおよび全サージ保護スイッチ回路ＣＴＸｉは表示
部の一方側に配置され、検査パッドＣＡＸｉのうちの奇
数検査パッドおよび偶数検査パッドが互いに異なる距離
だけガラス基板１０１の縁ＣＥから離される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サージ保護スイッ
チ回路が表示部に接続されるフラットパネル表示装置用
アレイ基板に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ、ワード
プロセッサ、ＴＶ、ビデオプロジェクタ等の機器は液晶
ディスプレイ（ＬＣＤ）に代表されるフラットパネル表
示装置を広く利用している。このフラットパネル表示装
置は、一般に薄型、軽量、低消費電力という特徴を持
つ。特にアクティブマトリクスＬＣＤの研究開発は非常
に盛んである。このアクティブマトリクスＬＣＤは複数
の画素電極をそれぞれ駆動するために複数の薄膜トラン
ジスタ（ＴＦＴ）を有するため、隣接画素間でクロスト
ークのない良好な表示画像が得られる。

【０００３】一般的なアクティブマトリクスＬＣＤは次
のように構成される。このＬＣＤは、液晶組成物がアレ
イ基板と対向基板との間に配向膜を介して保持され、液
晶組成物を透過する光によって画像を表示する。アレイ
基板は、ＩＴＯ(Indium TinOxide)で構成されガラス基
板上にマトリクス状に配列される複数の画素電極、これ
ら画素電極の行に沿って形成される複数の走査線、これ
ら画素電極の列に沿って形成される複数の信号線、およ
びこれら走査線および信号線の交点近傍にそれぞれ形成
される複数の画素ＴＦＴを有する。各画素ＴＦＴは走査
線からの選択信号に応答して信号線からの映像信号を対
応画素電極に供給する。アレイ基板はさらにガラス基板
上において複数の走査線とほぼ平行に配置され、補助容
量Ｃｓを構成するために絶縁膜により対応画素電極から
絶縁される複数の補助容量線を有する。対向基板はガラ
ス基板上に形成されるマトリクス遮光膜およびこの遮光
膜を覆う絶縁膜上に形成されるコモン電極を有する。遮
光膜はアレイ基板において画素電極と走査および信号線
との間に位置する領域を透過する光およびＴＦＴの入射
光を遮光する。コモン電極は銀粒子等の導電粒子を樹脂
中に分散したトランスフアァ材を介してアレイ基板に設
けられたコモン電位線に電気的に接続される。このコモ
ン電位線、信号線および走査線はポリイミド等のフレキ
シブル基材上に金属配線を持つFlexible Print Circuit
（ＦＰＣ）配線板あるいはこれに駆動素子を追加したTa
pe Automated Bonding（ＴＡＢ）配線板等を介して外部
回路基板に形成される駆動回路に電気的に接続される。
さらに、アレイ基板は駆動回路から信号線および走査線
に供給される電圧を受け取る導電性端子として用いられ
る複数の接続パッドおよび画素ＴＦＴおよびその配線を
検査するために供給される検査電圧を受け取る導電性端
子として用いられる複数の検査パッドを有する。検査パ
ッドは検査時を除いて用いられないため、アレイ基板の
製造工程で検査が行われた後に除去できるよう接続パッ
ドの外側に配置される。

【０００４】例えば特開平３−２９６７２５号は、アレ
イ基板の製造中に発生する静電気から画素ＴＦＴを保護
する技術を開示する。この技術では、複数のサージ保護
スイッチ回路がアレイ基板の外周に沿って形成される短
絡ラインと信号線および走査線との間に接続される。各
サージ保護スイッチ回路はダイオードやＴＦＴ等の非線
形素子で構成され、信号線または走査線の電位が比較的
小さいときに高抵抗体として機能し、信号線または走査
線の電位が著しく大きいときに導電体として機能する。
すなわち、走査線および信号線のいずれかがアレイ基板
の製造中に発生する静電電荷によって高電位になると、
サージ保護スイッチ回路がこの電荷を短絡ラインに逃が
す。各画素ＴＦＴのゲートおよびソース間の電位差が著
しく増大すると、短絡ラインがこれらゲートおよびソー
スに接続された走査線および信号線に電気的に接続さ
れ、この画素ＴＦＴのゲートおよびソース間の電位差を
低減する。従って、画素ＴＦＴがゲートおよびソース間
の電位差のために破壊されることが防止される。画素Ｔ
ＦＴおよびその配線の欠陥検査時、短絡ラインは検査用
電圧の印加される走査線および信号線から電気的に分離
される。このため、欠陥検査がサージ保護スイッチ回路
のために妨げられることがない。

【０００５】

【発明が解決しようとする課題】従来、複数のサージ保
護スイッチ回路がアレイ基板の製造中に静電破壊され、
隣接する配線ライン（信号線または走査線）を短絡ライ
ンを介して短絡することがあった。しかし、これら配線
ラインが接触して設けられたときに生じる短絡からこの
短絡を欠陥検査時に区別することは困難である。本発明
の目的は、隣接するサージ保護スイッチ回路が同時に静
電破壊されないフラットパネル表示装置用アレイ基板を
提供することにある。

【０００６】

【課題を解決するための手段】本発明によれば、絶縁基
板と、行および列方向に配列される複数の画素電極、こ
れら画素電極に接続されこれら画素電極の電位をそれぞ
れ制御する複数の画素選択スイッチ素子、およびこれら
画素選択スイッチ素子に接続され外部に延出する複数の
配線ラインを含み絶縁基板上に形成される表示部と、絶
縁基板上において表示部の外部に位置する除去可能領域
内に形成される短絡ラインと、この除去可能領域内にお
いて短絡ラインおよび配線ライン間にそれぞれ接続され
各々対応配線ラインの電位が所定レベルを越えたときに
この対応配線ラインを電気的に短絡ラインに接続する複
数のサージ保護スイッチ回路と、除去可能領域内に形成
され複数の配線ラインにそれぞれ接続される複数の検査
パッドとを備え、複数の検査パッドおよび複数のサージ
保護スイッチ回路が行および列方向の少なくとも一方に
おいて表示部の一方側に配置され、複数の検査パッドの
うちの隣接パッドが互いに異なる距離だけ絶縁基板の縁
から離されるフラットパネル表示装置用アレイ基板が提
供される。

【０００７】本発明者は、上述のサージ保護スイッチ回
路がフラットパネル表示装置用アレイ基板の製造中に破
壊される原因を検証した。絶縁基板は様々な処理で支持
台に対して繰り返し着脱され、この着脱の繰り返しによ
り帯電する。絶縁基板が多量の静電電荷を蓄積した状態
で支持台、位置決めピン等の外部部材に接触すると、放
電がこの外部部材と絶縁基板の除去可能領域に形成され
た検査パッド間で起きる。この放電は表示部よりも検査
パッドに近い複数の隣接するサージ保護スイッチ回路を
同時に破壊する傾向がある。

【０００８】上述のフラットパネル表示装置用アレイ基
板によれば、複数の検査パッドのうちの隣接パッドが互
いに異なる距離だけ絶縁基板の縁から離される。この場
合、隣接パッドに対応するサージ保護スイッチ回路のひ
とつを静電破壊から保護できる。従って、欠陥検査時に
おいて隣接する配線ラインの短絡をこれらが接触して形
成された状態とみなすことができる。

【０００９】

【発明の実施の形態】以下、本発明の一実施例に係るフ
ラットパネル表示装置用アレイ基板を図面を参照して詳
細に説明する。図１はこのアレイ基板１００の平面構造
を示す。このアレイ基板１００は例えば光透過型のアク
ティブマトリクス液晶ディスプレイ（ＬＣＤ）に組み込
まれる部品として用いられる。アクティブマトリクスＬ
ＣＤのスクリーンが対角１０．４インチのスクリーンサ
イズを持つ場合、アレイ基板１００は２００ｍｍ×３０
０ｍｍの透明なガラス基板１０１を用いて形成される。
図１に示すように、ガラス基板１０１は表示領域ＤＡ、
接続パッド領域ＣＰ、および欠陥検査領域ＣＡに区分さ
れる。接続パッド領域ＣＰは表示領域ＤＡの外側に配置
され、欠陥検査領域ＣＡは接続パッド領域ＣＰの外側に
配置される。

【００１０】図２は図１に示す領域Ｓに形成される回路
の構造を示す。この表示領域ＤＡにおいて、アレイ基板
１００はマトリクス形式で配列される４８０×１９２０
個の画素電極１５１と、１９２０本の信号線１０３（Ｘ
ｉ（ｉ＝１，２，３，…，１９２０））と、４８０本の
走査線１１１（Ｙｊ（ｊ＝１，２，３，…，４８０））
とを有する。これら走査線１１１は画素電極１５１の行
にそれぞれ沿って形成され、信号線１０３は画素電極１
５１の列にそれぞれ沿って形成される。従って、走査線
１１１は信号線１０３にほぼ直交する。信号線１０３の
間隔は１１０μｍに設定され、走査線１１１の間隔は３
３０μｍに設定される。アレイ基板１００は信号線１０
３と走査線１１１との交点近傍に形成されそれぞれ画素
電極１５１の電位を制御する４８０×１９２０個のＴＦ
Ｔ１２１をさらに有する。

【００１１】詳しくは、図３および図４に示すように、
各ＴＦＴ１２１はガラス基板１０１上で走査線１１１の
一部で構成させるゲート電極と、このゲート電極上に酸
化シリコンと窒化シリコンとを堆積することにより得ら
れる絶縁膜１１３と、この絶縁膜１１３を介してゲート
電極上に形成されるａ−Ｓｉ：Ｈの半導体膜１１５とを
有する。半導体膜１１５上には、窒化シリコンのチャネ
ル保護膜１１７がゲート電極に自己整合して形成され
る。半導体膜１１５は、ｎ⁺型ａ−Ｓｉ：Ｈの低抵抗半
導体膜１１９を介してソース電極１３１に電気的に接続
されると共に、ｎ⁺型ａ−Ｓｉ：Ｈの低抵抗半導体膜１
１９を介してドレイン電極１０５に電気的に接続され
る。ソース電極１３１は画素電極１５１に接続され、ド
レイン電極１０５は信号線１０３の延出部分で構成され
る。アレイ基板１００はさらに走査線１１１に対してほ
ぼ平行に設定される補助容量線１６１を有する。この補
助容量線１６１および画素電極１５１は補助容量Ｃｓを
構成する重複部分を持つ。信号線１０３、走査線１１
１、およびＴＦＴ１２１は、窒化シリコンの保護膜１７
１により全体的に覆われる。

【００１２】接続パッド領域ＣＰにおいて、アレイ基板
１００は４８０個の走査線接続パッドＣＰＹｊ（ｊ＝
１，２，３，…，４８０）および信号線接続パッドＣＰ
Ｘｉ（ｉ＝１，２，３，…，１９２０）を有する。図２
に示すように、走査線接続パッドＣＰＹｊはそれぞれ表
示領域ＤＡからガラス基板１０１の一端ＲＥに向かって
延出する走査線Ｙｊの部分にそれぞれ接続され、信号線
接続パッドＣＰＸｉはそれぞれ表示領域ＤＡからガラス
基板１０１の一端ＣＥに向かって延出する信号線Ｘｉの
部分に接続される。走査線接続パッドＣＰＹｊおよび信
号線接続パッドＣＰＸｉは外部回路基板（図示せず）に
設けられる駆動回路を接続するための導電性端子として
用いられる。全走査線接続パッドＣＰＹｊはガラス基板
１０１の端ＲＥに対応する走査線Ｙｊの同じ側だけに配
置され、信号線接続パッドＣＰＸｉはガラス基板１０１
の端ＣＥに対応する信号線Ｘｉの同じ側だけに配置され
る。この接続パッドＣＰＹｊおよびＣＰＸｉの配置はガ
ラス基板１０１の利用効率と共に接続パッド領域ＣＰに
対する表示領域ＤＡの割合を効果的に増大するために選
定されたものである。

【００１３】欠陥検査領域ＣＡにおいて、アレイ基板１
００は走査線検査パッドＣＡＹｊ（ｊ＝１，２，３，
…，４８０）および信号線検査パッドＣＡＸｉ（ｉ＝
１，２，３，…，１９２０）を含む。走査線検査パッド
ＣＡＹｊ（ｊ＝１，２，３，…４８０）はそれぞれ走査
線接続パッドＣＰＹｊ（ｊ＝１，２，３，…，４８０）
を介してさらにガラス基板１０１の端ＲＥに向かって延
出する走査線Ｙｊ（ｊ＝１，２，３，…，４８０）の部
分に接続され、信号線検査パッドＣＡＸｉ（ｉ＝１，
２，３，…，１９２０）は信号線接続パッドＣＰＸｉ
（ｉ＝１，２，３，…，１９２０）を介してさらにガラ
ス基板１０１の端ＣＥに向かって延出する信号線Ｘｉ
（ｉ＝１，２，３，…，１９２０）の部分にそれぞれ接
続される。走査線接続パッドＣＰＹｊおよび信号線接続
パッドＣＰＸｉと同様に、走査線検査パッドＣＡＹｊは
ガラス基板１０１の端ＲＥに対応する走査線Ｙｊの同じ
側だけに配置され、信号線検査パッドＣＡＸｉはガラス
基板１０１の端ＣＥに対応する信号線Ｘｉの同じ側だけ
に配置される。この検査パッドＣＡＹｊおよびＣＡＸｉ
の配置はガラス基板１０１の利用効率を効果的に増大す
るために選定されたものである。

【００１４】信号線検査パッドＣＡＸｉ（ｉ＝１，２，
３，…，１９２０）は、奇数信号線検査パッドＣＡＸｉ
（ｉ＝１，３，５，…，１９１９）がガラス基板１０１
の端ＣＥから距離ｄ１だけ離され、偶数信号線検査パッ
ドＣＡＸｉ（ｉ＝２，４，６，…，１９２０）がガラス
基板１０１の端ＣＥから距離ｄ２だけ離される千鳥状に
配列される。具体的には、距離ｄ１が１ｍｍに設定さ
れ、距離ｄ２が３ｍｍに設定される。このため、偶数信
号線検査パッドＣＡＸｉ（ｉ＝２，４，６，…，１９２
０）は、奇数信号線検査パッドＣＡＸｉ（ｉ＝１，３，
５，…，１９１９）と比較してガラス基板１０１の端Ｃ
Ｅから遠ざけられる。ちなみに、信号線検査パッドＣＡ
Ｘｉは信号線Ｘｉに直交する行方向において９５μｍの
幅を有し、走査線検査パッドＣＡＹｊは走査線Ｙｊに直
交する列方向において１１０μｍの幅を有する。

【００１５】走査線検査パッドＣＡＹｊ（ｊ＝１，２，
３，…，４８０）は、それぞれサージ保護スイッチ回路
ＣＴＹｊ（ｊ＝１，２，３，…，４８０）を介して短絡
ラインＳＲＹに接続される。短絡ラインＳＲＹはガラス
基板１０１の端ＲＥに沿ってこれとほぼ平行に形成され
る。さらに、この短絡ラインＳＲＹは少なくとも信号線
Ｘｉ（ｉ＝１，２，３，…，１９２０）と同一材料で構
成され、外部との放電が起こり易いよう図４に示す保護
膜１７１から露出する。各サージ保護スイッチ回路ＣＴ
Ｙｊは画素ＴＦＴ１２１と同一工程で形成され、図２に
示すようにゲート・ドレイン間が互いに接続された一対
のＴＦＴで構成される。この一対のＴＦＴは２０Ｖの電
圧がソース・ドレイン間電圧として印加されたときに１
２０ｋΩの抵抗値を持つ。

【００１６】奇数信号線検査パッドＣＡＸｉ（ｉ＝１，
３，５，…，１９１９）は、サージ保護スイッチ回路Ｃ
ＴＸｉ（ｉ＝１，３，５，…，１９１９）を介して短絡
ラインＳＲＸ１に接続される。偶数信号線検査パッドＣ
ＡＸｉ（ｉ＝２，４，６，…，１９２０）はサージ保護
スイッチ回路ＣＴＸｉ（ｉ＝２，４，６，…，１９２
０）を介して短絡ラインＳＲＸ２に接続される。短絡ラ
インＳＲＸ１およびＳＲＸ２は奇数信号線検査パッドＣ
ＡＸｉ（ｉ＝１，３，５，…，１９１９）および偶数信
号線検査パッドＣＡＸｉ（ｉ＝２，４，６，…，１９２
０）間においてガラス基板１０１の端ＣＥとほぼ平行に
形成される。さらに短絡ラインＳＲＸ１およびＳＲＸ２
は少なくとも信号線Ｘｉ（ｉ＝１，２，３，…，１９２
０）と同一材料で構成され、外部との放電が起こり易い
よう図４に示す保護膜１７１から露出する。短絡ライン
ＳＲＸ１は短絡ラインＳＲＸ２よりも奇数信号線検査パ
ッドＣＡＸｉ（ｉ＝１，３，５，…，１９１９）の近く
に配置される。短絡ラインＳＲＸ２は短絡ラインＳＲＸ
１よりも偶数信号線検査パッドＣＡＸｉ（ｉ＝２，４，
６，…，１９２０）の近くに配置される。短絡ラインＳ
ＲＹは短絡ラインＳＲＸ２に接続され、短絡ラインＳＲ
Ｘ２は短絡ラインＳＲＸ１に接続される。各サージ保護
スイッチ回路ＣＴＸｉは画素ＴＦＴ１２１と同一工程で
形成され、図２に示すようにゲート・ドレイン間が互い
に接続された一対のＴＦＴで構成される。この一対のＴ
ＦＴは２０Ｖの電圧がソース・ドレイン間電圧として印
加されたときに１２０ｋΩの抵抗値を持つ。

【００１７】短絡ラインＳＲＸ１およびＳＲＸ２は補助
短絡ラインＳＲＸ３にも接続される。補助短絡ラインＳ
ＲＸ３は少なくとも信号線Ｘｉ（ｉ＝１，２，３，…，
１９２０）と同一材料で構成され、奇数信号線検査パッ
ドＣＡＸｉ（ｉ＝１，３，５，…，１９１９）とガラス
基板１０１の端ＣＥとの間において短絡ラインＳＲＸ１
および短絡ラインＳＲＸ２とほぼ平行に形成される。

【００１８】上述した実施例によれば、アレイ基板１０
０が製造中に帯電しても、放電が主としてガラス基板１
０１の端ＲＥに近い短絡ラインＳＲＹまたはガラス基板
１０１の端ＣＥに近い補助短絡ラインＳＲＸ３を介して
起き、これによりサージ保護スイッチ回路ＣＴＸｉおよ
びＣＴＹｊへのダメージを軽減する。

【００１９】奇数信号線検査パッドＣＡＸｉ（ｉ＝１，
３，５，…，１９１９）と偶数信号線検査パッドＣＡＸ
ｉ（ｉ＝２，４，６，…，１９２０）とはそれぞれガラ
ス基板１０１の端ＣＥから互いに異なる距離ｄ１および
ｄ２だけ離される。このため、強い放電が奇数信号線検
査パッドＣＡＸｉ（ｉ＝１，３，５，…，１９１９）に
おいて隣接する検査パッドまたは偶数信号線検査パッド
ＣＡＸｉ（ｉ＝２，４，６，…，１９２０）において隣
接する検査パッドを介して起きることがある。しかし、
この放電は隣接する信号線Ｘｉ（ｉ＝ｐ）およびＸｉ
（ｉ＝ｐ＋１）に対応する奇数信号線検査パッドＣＡＸ
ｉ（ｉ＝ｐ）および偶数信号線検査パッドＣＡＸｉ（ｉ
＝ｐ＋１）の対を介して起きることはほとんどない。

【００２０】短絡ラインＳＲＸ１およびＳＲＸ２は奇数
信号線検査パッドＣＡＸｉ（ｉ＝１，３，５，…，１９
１９）と偶数信号線検査パッドＣＡＸｉ（ｉ＝２，４，
６，…，１９２０）との間に配置され、偶数信号線検査
パッドＣＡＸｉ（ｉ＝２，４，６，…，１９２０）の電
気シールドとして作用する。この電気シールドは、奇数
信号線検査パッドＣＡＸｉ（ｉ＝１，３，５，…，１９
１９）に接続されたサージ保護スイッチ回路ＣＴＸｉを
破壊する正殿電荷の放電から偶数信号線検査パッドＣＡ
Ｘｉ（ｉ＝２，４，６，…，１９２０）に接続されたサ
ージ保護スイッチ回路ＣＴＸｉを保護することができ
る。

【００２１】サージ保護スイッチ回路ＣＴＸｉ（ｉ＝
１，３，５，…，１９１９）は短絡ラインＳＲＸ１と奇
数信号線検査パッドＣＡＸｉ（ｉ＝１，３，５，…，１
９１９）との間に接続され、サージ保護スイッチ回路Ｃ
ＴＸｉ（ｉ＝２，４，６，…，１９２０）は短絡ライン
ＳＲＸ２と偶数信号線検査パッドＣＡＸｉ（ｉ＝２，
４，６，…，１９２０）との間に接続され、これら短絡
ラインＳＲＸ１およびＳＲＸ２は信号線検査パッドＣＡ
Ｘｉ（ｉ＝１，２，３，…，１９２０）を囲うフレーム
の外側で接続される。このため、サージ保護スイッチ回
路ＣＴＸｉのうちの隣接するもの同士の同時静電破壊が
より効果的に防止される。

【００２２】検査パッドＣＡＹｊおよび接続パッド領域
ＣＰＹｊはガラス基板１０１の端ＲＥに対応する信号線
Ｙｊの同一側に配置され、検査パッドＣＡＸｉおよび接
続パッド領域ＣＰＸｉはガラス基板１０１の端ＣＥに対
応する信号線Ｘｉの同一側に配置される。このため、ガ
ラス基板１０１の利用効率はこれら回路コンポーネント
が走査線Ｙｊの他方側および信号線Ｘｉの他方側にも配
置される場合と比較して向上する。さらにこの配置は表
示領域ＤＡに対する接続パッド領域ＣＰの割合を低減す
ることができる。

【００２３】信号線検査パッドＣＡＸｉ（ｉ＝１，２，
３，…，１９２０）はガラス基板１０１の端ＣＥに対応
する信号線Ｘｉの一方側に配置されるが、これら信号線
検査パッドＣＡＸｉ（ｉ＝１，２，３，…，１９２０）
が千鳥状に配列されるため、信号線Ｘｉ相互の距離の２
倍に基づいて各信号線検査パッドＣＡＸｉの幅Ｐ１を広
げることができる。従って、検査用プローブを信号線検
査パッドＣＡＸｉ（ｉ＝１，２，３，…，１９２０）に
接触させたときに発生する接触不良を確実に低減でき
る。

【００２４】ここで、上述のアレイ基板１００の欠陥検
査について説明する。この欠陥検査時、複数の検査プロ
ーブが検査パッドＣＡＹｊおよびＣＡＸｉと短絡ライン
ＳＲＸ１、ＳＲＸ２、ＳＲＸ３、およびＳＲＹにこれら
の電位を可変設定するためにそれぞれ当接される。

【００２５】配線ラインのうちの隣接ラインの短絡は次
のようにして見つけられる。例えば隣接信号線Ｘ１およ
びＸ２間の短絡については、検査パッドＣＡＸ１および
ＣＡＸ２間の電流が短絡ラインＳＲＸ１，ＳＲＸ２、Ｓ
ＲＸ３、およびＳＲＹの電位を０Ｖに設定し隣接する検
査パッドＣＡＸ１およびＣＡＸ２の電位をそれぞれ５Ｖ
および０Ｖに設定した状態で測定される。この電流の測
定値がほぼゼロであれば、信号線Ｘ１が信号線Ｘ２と接
触せずに設けられかつサージ保護スイッチ回路ＣＴＸ１
が高抵抗体として機能する正常な状態にあると判定され
る。この電流の測定値が著しくゼロより大きければ、信
号線Ｘ１が信号線Ｘ２と接触して設けられたかまたはサ
ージ保護スイッチ回路ＣＴＸ１が導電体として機能する
静電破壊状態にあると判定される。（尚、電流の代わり
に、この電流によって充電されるような容量の電圧を測
定してもよい。） 信号線Ｘ１と信号線Ｘ２との接触は、検査パッドＣＡＸ
２の電位を０Ｖから検査パッドＣＡＸ１の電位に等しい
５Ｖに変更することにより低下する検査パッドＣＡＸ１
およびＣＡＸ２間の電流から検出できる。また、サージ
保護スイッチ回路ＣＴＸ１の静電破壊は短絡ラインＳＲ
Ｘ１，ＳＲＸ２、ＳＲＸ３、およびＳＲＹの電位を０Ｖ
から検査パッドＣＡＸ１の電位に等しい５Ｖに変更する
ことにより低下する検査パッドＣＡＸ１および短絡ライ
ンＳＲＸ１間の電流から検出できる。

【００２６】ちなみに、サージ保護スイッチ回路ＣＴＸ
１およびＣＴＸ２が形成された検査領域ＣＡはアレイ基
板１００を用いて液晶表示装置に組み立てる際に除去さ
れる。このため、アレイ基板１００の製品価値はサージ
保護スイッチ回路ＣＴＸ１およびＣＴＸ２の両方が静電
破壊されても損なわれない。他方、信号線Ｘ１およびＸ
２が接触して設けられた場合には、信号線Ｘ１およびＸ
２をアレイ基板１００に残さなくてはならないため、ア
レイ基板１００は不良品として扱われる。

【００２７】上述の検査方法は、サージ保護スイッチ回
路ＣＴＸ１およびＣＴＸ２の両方の静電破壊と信号線Ｘ
１およびＸ２の接触とを識別する必要がある場合に利用
できない。しかし、本実施例のアレイ基板１００はサー
ジ保護スイッチ回路ＣＴＸ１およびＣＴＸ２が同時に静
電破壊されないよう構成されるため、アレイ基板１００
が信号線Ｘ１およびＸ２が接触して設けられた不良品で
あるかどうかを検出するためにこの検査方法を用いるこ
とができる。

【００２８】配線ラインの断線および画素ＴＦＴの不
良、その他の欠陥は次のようにして見つけられる。図５
では、ＶＸｉが各信号線検査パッドＣＡＸｉの電位を示
し、ＶＹｊが各走査線検査パッドＣＡＹｊの電位を示
し、Ｖ（ｉ，ｊ）は主に各補助容量Ｃｓの電位を示す。
２０Ｖの第１選択パルス電圧ＶＹ１は、５Ｖの電圧ＶＸ
を信号線検査パッドＣＡＸｉに供給しながら、走査線検
査パッドＣＡＹｊに順次供給される。これにより、所定
の電圧Ｖｓが各画素電極１５１と補助容量線１６１との
間の電位差として各補助容量Ｃｓに保持される。この電
圧Ｖｓは時間経過に伴うリークにより徐々に減衰する。
そこで、所定時間ｔの経過後、第２選択パルス電圧ＶＹ
２が再び走査線検査パッドＣＡＹｊに順次供給され、補
助容量Ｃｓに保持される電圧が対応信号線検査パッドＣ
ＡＸｉから読み取られる。

【００２９】正常動作するアレイ基板１００では、補助
容量Ｃｓが読取時に電圧Ｖｓから所定量だけ減衰した電
圧Ｖｓ’を保持する。しかし、欠陥がアレイ基板１００
内にある場合は、次のような電位差Ｖｓ’が読取られ
る。

【００３０】例えば、走査線Ｙ１が信号線Ｘ４と信号線
Ｘ５との間で断線している場合、電圧ＶＸが走査線Ｙ１
と信号線Ｘ５からＸ１９２０との組合せに対応する画素
電極１５１のいずれにも全く印加されない。このため、
正常なアレイ基板のそれと異なる電圧Ｖｓ’が走査線Ｙ
１と信号線Ｘ５からＸ１９２０との組合せに対応する画
素電極１５１と補助容量線１６１との間の各補助容量Ｃ
ｓから読み取られる。この結果、走査線Ｙ１が信号線Ｘ
４と信号線Ｘ５との間で断線していることが確認でき
る。

【００３１】信号線Ｘ１が走査線Ｙ２と走査線Ｙ３との
間で断線している場合も、上述の場合と同様に、電圧Ｖ
Ｘが信号線Ｘ１と走査線Ｙ３からＹ４８０との組合せに
対応する画素電極１５１のいずれにも全く印加されず、
このことから信号線Ｘ１の断線の確認ができる。

【００３２】欠陥が信号線Ｘ２と走査線Ｙ２との交点に
配置されるＴＦＴ１２１にある場合、正常なアレイ基板
のそれと異なる電圧Ｖｓ’がこのＴＦＴ１２１に対応す
る画素電極１５１と補助容量線１６１との間の補助容量
Ｃｓから読取られる。上述の断線とは違って、電圧Ｖ
ｓ’はＴＦＴの状態を反映する。このため、信号線Ｘ２
と走査線Ｙ２との交点に配置されるＴＦＴ１２１が不良
であることを確認できる。

【００３３】信号線Ｘ１および走査線Ｙ１との組合せに
対応する画素電極１５１および補助容量線１６１とが短
絡している場合には、この短絡が補助容量線１６１の電
位から検出できる。

【００３４】アレイ基板１００が上述の欠陥検査により
正常であると判定されると、液晶ディスプレイの組立が
このアレイ基板１００を用いて行われる。最初の処理で
は、図６に示す配向膜１８１が図２に示す表示領域ＤＡ
全体上に有機膜を凸版印刷し、これを乾燥させ、さらに
これをラビング処理することにより形成される。この
後、アレイ基板１００が５ミクロンの隙間で対向基板３
００に貼り合わされ、この隙間が基板１００および３０
０間に残された開口を介して注入される液晶材料４０１
で満たされ、さらにこの開口が封止される。上述の対向
基板３００は、透明なガラス基板３０１上に形成される
マトリクス遮光層３１１、有機保護膜３３１を介して遮
光膜３１１を覆うＩＴＯのコモン電極３４１、およびこ
のコモン電極３４１上に形成される配向膜３５１を有す
る。遮光膜３１１はクロム酸化膜と、この上に積層され
るクロム膜とから構成され、アレイ基板１００上で画素
電極と走査および信号線との間に位置する領域を透過す
る光およびＴＦＴの入射光を遮光する。カラーフィルタ
３２１はこの遮光層３１１によってマスクされない画素
電極１５１に対応して形成され、赤Ｒ、緑Ｇ、青Ｂの３
原色の成分が画素電極１５１に選択的に割り付けられた
光を透過させる。

【００３５】上述のアレイ基板１００および対向基板３
００を貼り合わせ後、図２に示す欠陥検査領域ＣＡが機
械的切除、エネルギービーム切除、または面取りにより
アレイ基板１００から除去され、図６に示す偏光板１９
１および３９１がアレイ基板１００および対向基板３０
０にそれぞれ貼り付けられ、これにより液晶表示パネル
１を形成する。液晶表示パネル１に残された接続パッド
ＣＰＸｉおよびＣＰＹｊはそれぞれ外部基板の駆動回路
（図示せず）に電気的に接続される。この後、液晶表示
パネル１は面照明光源と共にケースに取り付けられる。
このとき、液晶表示パネル１の表示領域ＤＡがケースか
ら露出され、面照明光源が液晶表示パネル１の背後に置
かれる。こうして、液晶表示パネル１が固定されたあと
液晶ディスプレイが完成する。

【００３６】本実施例によれば、アレイ基板１００が製
造途中で帯電しても、サージ保護スイッチ回路ＣＴＸｉ
およびＣＴＹｊが表示領域ＤＡ内に形成された画素ＴＦ
Ｔ１２１を静電破壊から効果的に保護できる。さらに、
隣接する信号線検査パッドＣＡＸｉが端ＣＥから互いに
異なる距離だけ離れて配置されるため、隣接するサージ
保護スイッチ回路ＣＴＸｉが同時に破壊されることが防
止できる。このため、これらサージ保護スイッチ回路Ｃ
ＴＸｉの同時破壊を２信号線１０３の短絡原因とみなす
必要がなく、欠陥検査の時間を短縮すると共に歩留りを
向上する。

【００３７】さらに、奇数信号線検査パッドＣＡＸｉ
（ｉ＝１，３，５，…，１９１９）は偶数信号線検査パ
ッドＣＡＸｉ（ｉ＝２，４，６，…，１９２０）から短
絡ラインＳＲＸ１およびＳＲＸ２によって隔てられる。
このため、各信号線検査パッドＣＡＸｉの幅Ｐ１は信号
線Ｘｉ間隔が極微細であっても比較的広く設定でき、こ
れにより各信号線検査パッドＣＡＸｉと検査用プローブ
との確実な電気的接続が得られる。従って、位置合わせ
不良等を招くことなく、検査がより確実に行える。

【００３８】本発明は上述の実施例に限定されず、その
要旨を逸脱しない範囲で様々に変形可能である。例えば
走査線検査パッドＣＡＹｊについても、上述の信号線検
査パッドＣＡＸｉと同様に千鳥状に配列にすることもで
きる。すなわち、図７に示すように隣接する走査線検査
パッドＣＡＹｊをガラス基板１０１の端ＲＥから互いに
異なる距離だけ離された場合、隣接する２サージ保護ス
イッチ回路ＣＴＹｉが同時に静電破壊されることも防止
できる。

【００３９】図７では、奇数走査線検査パッドＣＡＹｊ
（ｊ＝１，３，５，…，４７９）がサージ保護スイッチ
回路ＣＴＹｊ（ｊ＝１，３，５，…，４７９）を介して
短絡ラインＳＲＹ２に電気的に接続され、偶数走査線検
査パッドＣＡＹｊ（ｊ＝２，４，６，…，４８０）がサ
ージ保護スイッチ回路ＣＴＹｊ（ｊ＝２，４，６，…，
４８０）により短絡ラインＳＲＹ１に電気的に接続され
る。しかし、走査線検査パッドＣＡＹｊ（ｊ＝１，２，
３，…，４８０）が全て上述の実施例と同様に短絡ライ
ンＳＲＹに接続されてもよい。

【００４０】また、上述の実施例のアレイ基板１００
は、短絡ラインＳＲＸ１がサージ保護スイッチ回路ＣＴ
Ｘｉ（ｉ＝１，３，５，…，１９１９）を介して奇数信
号線Ｘｉ（ｉ＝１，３，５，…，１９１９）に電気的に
接続され、短絡ラインＳＲＸ２がサージ保護スイッチ回
路ＣＴＸｉ（ｊ＝２，４，６，…，１９２０）を介して
偶数信号線Ｘｉ（ｉ＝２，４，６…，１９２０）に電気
的に接続されるように構成される。しかし、３本以上の
短絡ラインが用いられてもよい。短絡ライン数が例えば
３本であれば、第１、第２、および第３短絡ラインがそ
れぞれ信号線Ｘｉ（ｉ＝１，４，７…，１９１８）、信
号線Ｘｉ（ｉ＝２，５，８…，１９１９）、および信号
線Ｘｉ（ｉ＝３，６，９…，１９２０）にサージ保護ス
イッチ回路ＣＴＸｉ（ｉ＝１，４，７…，１９１８）、
サージ保護スイッチ回路ＣＴＸｉ（ｉ＝２，５，８…，
１９１９）、サージ保護スイッチ回路ＣＴＸｉ（ｉ＝
３，６，９…，１９２０）により電気的に接続される。

【００４１】上述の実施例では、サージ保護スイッチ回
路ＣＴＸｉおよびＣＴＹｊの各々が一対のＴＦＴで構成
されたが、この一対のＴＦＴは所望の抵抗値を得るため
に２を越える数のＴＦＴあるいはダイオードに置き換え
ることもできる。

【００４２】また、アレイ基板１００の欠陥検査は、不
良品を確実に排除するためにアレイ基板１００の製造中
だけでなく欠陥検査領域ＣＡの除去前に再び行れてもよ
い。さらに、欠陥検査領域ＣＡは、完成後のアレイ基板
１００を用いて液晶ディスプレイの組み立てる前にこの
アレイ基板１００から除去されてもよい。

【００４３】上述の実施例において、補助短絡ラインが
信号線Ｘｉおよび走査線Ｙｊをこの補助短絡ラインにそ
れぞれ電気的に接続する複数のサージ保護スイッチ回路
と共に接続パッド領域ＣＰ内に形成してもよい。この場
合、例えば偏光板の貼り付け工程のように欠陥検査領域
ＣＡの除去後に行われる工程でアレイ基板１００が帯電
しても、画素ＴＦＴ１２１を静電破壊から効果的に保護
することができる。

【００４４】

【発明の効果】本発明によれば、フラットパネル表示装
置用アレイ基板において隣接するサージ保護スイッチ回
路が同時に静電破壊されることが防止される。

【図面の簡単な説明】

【図１】本発明の一実施例に係るフラットパネル表示装
置用アレイ基板を示す平面図である。

【図２】図１に示すアレイ基板の領域Ｓ内に形成される
回路の構造を概略的に示す図である。

【図３】図１に示すアレイ基板の領域ＤＡ内に形成され
る各画素の構造の示す平面図である。

【図４】図３に示すＩＶ−ＩＶ線に沿って切断したアレ
イ基板の断面を示す断面図である。

【図５】図１に示すアレイ基板の欠陥検査において印加
される電圧の波形図である。

【図６】図１に示すアレイ基板を用いた液晶表示装置の
構造を概略的に示す断面図である。

【図７】図２に示す回路の変形例を示す図である。

【符号の説明】

ＤＡ…表示領域、ＣＰ…接続領域、ＣＡ…不良検査領
域、１００…アレイ基板、１０１…ガラス基板、１０
３，Ｘｊ…信号線、１１１，Ｙｊ…走査線、１２１…画
素ＴＦＴ、１５１…画素電極、ＣＰＸｉ…信号線接続パ
ッド、ＣＰＹｊ…走査線接続パッド、ＣＡＸｉ…信号線
検査パッド、ＣＡＹｊ…走査線検査パッド、ＣＴＸｉ，
ＣＴＹｊ…サージ保護スイッチ回路、ＳＲＹ，ＳＲＸ
１，ＳＲＸ２，ＳＲＸ３…短絡ライン。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 絶縁基板と、行および列方向に配列され
   る複数の画素電極、これら画素電極に接続されこれら画
   素電極の電位をそれぞれ制御する複数の画素選択スイッ
   チ素子、および前記複数の画素選択スイッチ素子に接続
   され外部に延出する複数の配線ラインを含み前記絶縁基
   板上に形成される表示部と、前記絶縁基板上において前
   記表示部の外部に位置する除去可能領域内に形成される
   短絡ラインと、前記除去可能領域内において前記短絡ラ
   インおよび前記複数の配線ライン間にそれぞれ接続され
   各々対応配線ラインの電位が所定レベルを越えたときに
   この対応配線ラインを電気的に前記短絡ラインに接続す
   る複数のサージ保護スイッチ回路と、前記除去可能領域
   内に形成され前記複数の配線ラインにそれぞれ接続され
   る複数の検査パッドとを備え、前記複数の検査パッドお
   よび複数のサージ保護スイッチ回路が行および列方向の
   少なくとも一方において前記表示部の一方側に配置さ
   れ、前記複数の検査パッドのうちの隣接パッドが互いに
   異なる距離だけ前記絶縁基板の縁から離されることを特
   徴とするフラットパネル表示装置用アレイ基板。
2. 【請求項２】 前記複数の検査パッドは前記絶縁基板の
   縁から第１距離だけ離れた検査パッドの第１グループと
   絶縁基板の縁から第１距離よりも遠い第２距離離れた検
   査パッドの第２グループとを含み、前記短絡ラインは前
   記第１グループの検査パッドと前記第２グループの検査
   パッドの間に形成されることを特徴とする請求項１に記
   載のフラットパネル表示装置用アレイ基板。
3. 【請求項３】 前記短絡ラインは互いにほぼ平行に配置
   される第１ラインと第２ラインを有し、前記第１グルー
   プの検査パッドは対応サージ保護スイッチ回路を介して
   前記第１ラインに接続され、前記第２グループの検査パ
   ッドは対応サージ保護スイッチ回路を介して第２ライン
   に接続されることを特徴とする請求項２に記載のフラッ
   トパネル表示装置用アレイ基板。
4. 【請求項４】 前記絶縁基板の縁および前記第１グルー
   プの検査パッド間に形成され前記短絡ラインに接続され
   る補助短絡ラインをさらに備えることを特徴とする請求
   項２に記載のフラットパネル表示装置用アレイ基板。
5. 【請求項５】 前記絶縁基板上に前記短絡ラインを露出
   する窓部を含む保護膜をさらに備えることを特徴とする
   請求項１に記載のフラットパネル表示装置用アレイ基
   板。
6. 【請求項６】 前記複数の配線ラインは前記複数の画素
   電極の行に沿って形成される複数の走査線および前記複
   数の画素電極の列に沿って形成される複数の信号線とを
   有し、前記複数の検査パッドは前記複数の走査線にそれ
   ぞれ接続された複数の走査線検査パッドおよび前記複数
   の信号線にそれぞれ接続された複数の信号線検査パッド
   を有し、前記画素選択スイッチ素子の各々は前記複数の
   走査線のうちの１本に接続されるゲートおよび前記複数
   の信号線のうちの１本と前記複数の画素電極のうちの１
   個との間に接続されるチャネルを有する薄膜トランジス
   タを有することを特徴とする請求項１に記載のフラット
   パネル表示装置用アレイ基板。
7. 【請求項７】 前記複数の信号線検査パッドの全ては前
   記複数の信号線の一方側に配置されることを特徴とする
   請求項６に記載のフラットパネル表示装置用アレイ基
   板。
8. 【請求項８】 前記複数の走査線検査パッドの全ては前
   記複数の走査線の一方側に配置されることを特徴とする
   請求項６に記載のフラットパネル表示装置用アレイ基
   板。
9. 【請求項９】 前記複数の信号線検査パッドの全ては前
   記複数の信号線の一方側に配置され、前記複数の走査線
   検査パッドの全ては前記複数の走査線の一方側に配置さ
   れることを特徴とする請求項６に記載のフラットパネル
   表示装置用アレイ基板。
10. 【請求項１０】 絶縁基板と、行および列方向に配列さ
    れる複数の画素電極、これら画素電極に接続されこれら
    画素電極の電位をそれぞれ制御する複数の画素選択スイ
    ッチ素子、および前記複数の画素選択スイッチ素子に接
    続され外部に延出する複数の配線ラインを含み前記絶縁
    基板上に形成される表示部と、前記絶縁基板上において
    前記表示部の外部に位置する除去可能領域内に形成され
    る短絡ラインと、前記除去可能領域内において前記短絡
    ラインおよび前記複数の配線ライン間にそれぞれ接続さ
    れ各々対応配線ラインの電位が所定レベルを越えたとき
    にこの対応配線ラインを電気的に前記短絡ラインに接続
    する複数のサージ保護スイッチ回路と、前記除去可能領
    域内に形成され前記複数の配線ラインにそれぞれ接続さ
    れる複数の検査パッドと、前記絶縁基板の縁と前記複数
    の検査パッドとの間に形成され、前記短絡ラインに接続
    される補助短絡ラインとを備えることを特徴とするフラ
    ットパネル表示装置用アレイ基板。
11. 【請求項１１】 前記複数の検査パッドおよび前記複数
    のサージ保護スイッチ回路が行および列方向の少なくと
    も一方において前記表示部の一方側に配置されることを
    特徴とする請求項１０に記載のフラットパネル表示装置
    用アレイ基板。
12. 【請求項１２】 絶縁基板と、行および列方向に配列さ
    れる複数の画素電極、これら画素電極に接続されこれら
    画素電極の電位をそれぞれ制御する複数の画素選択スイ
    ッチ素子、および前記複数の画素選択スイッチ素子に接
    続され外部に延出する複数の配線ラインを含み前記絶縁
    基板上に形成される表示部と、前記絶縁基板上において
    前記表示部の外部に位置する除去可能領域内に形成され
    る複数の短絡ラインと、前記除去可能領域内において前
    記複数の短絡ラインの対応する一つと前記複数の配線ラ
    インのうちの対応する一つとの間に各々接続され対応配
    線ラインの電位が所定レベルを越えたときに前記対応配
    線ラインを電気的に前記対応短絡ラインに接続する複数
    のサージ保護スイッチ回路と、前記除去可能領域内に形
    成され前記複数の配線ラインにそれぞれ接続される複数
    の検査パッドとを備え、前記複数の検査パッドのうちの
    隣接パッドがそれぞれ対応サージ保護スイッチ回路を介
    して互いに異なる短絡ラインに接続されることを特徴と
    するフラットパネル表示装置用アレイ基板。
13. 【請求項１３】 前記複数の検査パッドおよび前記複数
    のサージ保護スイッチ回路が行および列方向の少なくと
    も一方において前記表示部の一方側に配置されることを
    特徴とする請求項１２に記載のフラットパネル表示装置
    用アレイ基板。
14. 【請求項１４】 前記複数の短絡ラインが対応サージ保
    護スイッチ回路を介して前記検査パッドのうちの奇数検
    査パッドに接続される第１短絡ラインと、対応サージ保
    護スイッチ回路を介して前記検査パッドのうちの偶数検
    査パッドに接続される第２短絡ラインを有することを特
    徴とする請求項１３に記載のフラットパネル表示装置用
    アレイ基板。