JP2000031203A - フェイスダウン実装構造 - Google Patents
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- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 少なくとも、パシベーションの段差の個所で
は、所要膜厚の金属膜で覆うことにより、局部的な熱応
力集中を防止して、クラック発生を抑えた、フェイスダ
ウン実装構造を提供する。 【解決手段】 配線基板上に形成された配線及び端子に
対応して、ＩＣ基板側の端子上にメタル層を、また、そ
のメタル層上に金属突起を設けて、導電性接着剤あるい
は導電性接着フィルムを用いて、前記配線基板上の配線
及び端子のある面と、前記ＩＣ基板側の金属突起のある
面とを、互いに接着し、同時に、端子間の電気的接続を
とるように構成したフェイスダウン実装構造において、
前記金属突起の部分を除いて、前記ＩＣ基板の接着面側
の、少なくとも、該ＩＣ基板上の配線及び端子に重なる
保護絶縁膜の段差部分を含む領域を、金属膜で覆ったこ
とを特徴とする。
は、所要膜厚の金属膜で覆うことにより、局部的な熱応
力集中を防止して、クラック発生を抑えた、フェイスダ
ウン実装構造を提供する。 【解決手段】 配線基板上に形成された配線及び端子に
対応して、ＩＣ基板側の端子上にメタル層を、また、そ
のメタル層上に金属突起を設けて、導電性接着剤あるい
は導電性接着フィルムを用いて、前記配線基板上の配線
及び端子のある面と、前記ＩＣ基板側の金属突起のある
面とを、互いに接着し、同時に、端子間の電気的接続を
とるように構成したフェイスダウン実装構造において、
前記金属突起の部分を除いて、前記ＩＣ基板の接着面側
の、少なくとも、該ＩＣ基板上の配線及び端子に重なる
保護絶縁膜の段差部分を含む領域を、金属膜で覆ったこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、異方性導電接着フ
ィルム、あるいは、異方性導電接着剤を用いて、ＩＣを
実装するフェイスダウン実装構造に関するものである。
ィルム、あるいは、異方性導電接着剤を用いて、ＩＣを
実装するフェイスダウン実装構造に関するものである。
【０００２】
【従来の技術】従来、半導体の実装技術として、フェイ
スダウン実装構造には、フリップチップ方式が採用され
ている。このフリップチップ方式は、大型コンピュータ
ーの半導体実装方式として開発されたが、近年に到り、
電子デバイスの駆動ＩＣの多ピン化及び小型化の要求の
ためにも採用されるようになった。
スダウン実装構造には、フリップチップ方式が採用され
ている。このフリップチップ方式は、大型コンピュータ
ーの半導体実装方式として開発されたが、近年に到り、
電子デバイスの駆動ＩＣの多ピン化及び小型化の要求の
ためにも採用されるようになった。
【０００３】例えば、サーマルプリントヘッドにおいて
は、ヒーターを駆動するための駆動ＩＣを３０００〜４
０００ｂｉｔ分、あるいはそれ以上、搭載する必要が、
また、各ｂｉｔ毎にヒーターと接続する必要があり、こ
の点、一括で接続できることから、半田バンプによるフ
リップチップ方式が用いられている。
は、ヒーターを駆動するための駆動ＩＣを３０００〜４
０００ｂｉｔ分、あるいはそれ以上、搭載する必要が、
また、各ｂｉｔ毎にヒーターと接続する必要があり、こ
の点、一括で接続できることから、半田バンプによるフ
リップチップ方式が用いられている。
【０００４】近年、液晶表示装置のドライバ実装におい
ても、表示装置の小型化の必要性から、パネル周辺のガ
ラス配線基板上に、異方性導電フィルム（以下、ＡＣＦ
と称す）を用いて、ＩＣ基板上に金属突起（以下、バン
プと称する）を形成した駆動ＩＣを搭載するのに、上述
のフリップチップ方式が用いられて、半田フラックスの
問題を解消している。特に、液晶表示装置の場合は、基
板材料が無アルカリガラスである朋珪酸ガラスであるた
めに、その線膨張係数は４．３〜４．６×１０ -6／℃で
あって、シリコンの２．６×１０-6／℃とでは、線膨張
係数差が小さいので、ＡＣＦで、駆動ＩＣを接着して
も、何ら問題がなかった。
ても、表示装置の小型化の必要性から、パネル周辺のガ
ラス配線基板上に、異方性導電フィルム（以下、ＡＣＦ
と称す）を用いて、ＩＣ基板上に金属突起（以下、バン
プと称する）を形成した駆動ＩＣを搭載するのに、上述
のフリップチップ方式が用いられて、半田フラックスの
問題を解消している。特に、液晶表示装置の場合は、基
板材料が無アルカリガラスである朋珪酸ガラスであるた
めに、その線膨張係数は４．３〜４．６×１０ -6／℃で
あって、シリコンの２．６×１０-6／℃とでは、線膨張
係数差が小さいので、ＡＣＦで、駆動ＩＣを接着して
も、何ら問題がなかった。
【０００５】
【発明が解決しようとする課題】しかしながら、このフ
リップチップ方式によるフェイスダウン実装に際して、
ＩＣ基板としてのＳｉの線膨張係数と、ガラス配線基板
の材料の線膨張係数とがかなり違う場合、新たな問題が
提起される。
リップチップ方式によるフェイスダウン実装に際して、
ＩＣ基板としてのＳｉの線膨張係数と、ガラス配線基板
の材料の線膨張係数とがかなり違う場合、新たな問題が
提起される。
【０００６】例えば、以下のような線膨張係数の配線基
板を用いる場合、 朋珪酸ガラス（コーニング社製 ＃７０５９）：４．５
×１０-6／℃ バリウム朋珪酸（日本電気硝子製 ＢＬＣ）：５．１×
１０-6／℃ 青板ガラス基板：８．８×１０-6／℃ Ａｌ基板：２３．１×１０-6／℃ Ｃｕ基板：１６．５×１０-6／℃ ガラスエポキシ基板（ＦＲ−４）：１５×１０-6／℃ 即ち、図４の示すように、Ａｌ板あるいはＣｕ板を用い
て、この上に配線７ａを形成した配線基板７と、半導体
チップ（そのＩＣ基板は符号５で示す）であるＳｉチッ
プの組み合わせで、チップサイズ＝２ｍｍ×１０ｍｍ
で、バンプサイズ＝７０μｍ角（バンプは符号１で示
す）が３３０個の場合において、ＡＣＦで接合する条件
とした場合は、ツール温度：３５０℃、圧力：１５ｋｇ
ｆ、時間：６０ｓｅｃで接合すると、接合後、室温にな
った時点で、ＩＣの最上層である保護絶縁膜（以下、パ
シベーション膜と称す）１０にクラック３０が入り、そ
の後、信頼性試験である温度サイクル試験を行ったとこ
ろが、クラック３０が進行して、配線切れを起こすこと
が解った。
板を用いる場合、 朋珪酸ガラス（コーニング社製 ＃７０５９）：４．５
×１０-6／℃ バリウム朋珪酸（日本電気硝子製 ＢＬＣ）：５．１×
１０-6／℃ 青板ガラス基板：８．８×１０-6／℃ Ａｌ基板：２３．１×１０-6／℃ Ｃｕ基板：１６．５×１０-6／℃ ガラスエポキシ基板（ＦＲ−４）：１５×１０-6／℃ 即ち、図４の示すように、Ａｌ板あるいはＣｕ板を用い
て、この上に配線７ａを形成した配線基板７と、半導体
チップ（そのＩＣ基板は符号５で示す）であるＳｉチッ
プの組み合わせで、チップサイズ＝２ｍｍ×１０ｍｍ
で、バンプサイズ＝７０μｍ角（バンプは符号１で示
す）が３３０個の場合において、ＡＣＦで接合する条件
とした場合は、ツール温度：３５０℃、圧力：１５ｋｇ
ｆ、時間：６０ｓｅｃで接合すると、接合後、室温にな
った時点で、ＩＣの最上層である保護絶縁膜（以下、パ
シベーション膜と称す）１０にクラック３０が入り、そ
の後、信頼性試験である温度サイクル試験を行ったとこ
ろが、クラック３０が進行して、配線切れを起こすこと
が解った。
【０００７】クラック３０が入る箇所としては、図４に
おいて、Ａｌ配線９の段差部あるいはバンプ１下の、端
子（以下、Ａｌパッドと称す）６の端部が挙げられる。
即ち、このバンプ１を形成する場合に、バンプ１とＡｌ
パッド６と間には、必要なメタル層（以下、バリアメタ
ルと称する）２が形成されているが、このバリアメタル
２で覆われていないパシベーション１０の段差部がクラ
ックの原因個所である。
おいて、Ａｌ配線９の段差部あるいはバンプ１下の、端
子（以下、Ａｌパッドと称す）６の端部が挙げられる。
即ち、このバンプ１を形成する場合に、バンプ１とＡｌ
パッド６と間には、必要なメタル層（以下、バリアメタ
ルと称する）２が形成されているが、このバリアメタル
２で覆われていないパシベーション１０の段差部がクラ
ックの原因個所である。
【０００８】同様に、Ｃｕ基材を用いた配線基板の場合
も、Ａｌ基板と比較すれば、程度は軽いものの、矢張
り、同様の事態（クラック）が発生した。これとは対称
に、無アルカリガラス基板、白板ガラス基板の場合は、
上述のクラックが発生しなかった。なお、青板ガラス基
板の場合は、チップの大きさ、接合条件、あるいは、試
験条件によって、クラックが発生することがある。ま
た、ガラスエポキシ基板の場合は、他の基板材料と比較
して、ヤング率が低いため、温度変化に対応して、線膨
張係数差で発生する応力を、基板の変形で吸収するの
で、問題にならない。
も、Ａｌ基板と比較すれば、程度は軽いものの、矢張
り、同様の事態（クラック）が発生した。これとは対称
に、無アルカリガラス基板、白板ガラス基板の場合は、
上述のクラックが発生しなかった。なお、青板ガラス基
板の場合は、チップの大きさ、接合条件、あるいは、試
験条件によって、クラックが発生することがある。ま
た、ガラスエポキシ基板の場合は、他の基板材料と比較
して、ヤング率が低いため、温度変化に対応して、線膨
張係数差で発生する応力を、基板の変形で吸収するの
で、問題にならない。
【０００９】このように、加工時に発生する上述のクラ
ックは、線膨張係数差による高温から常温に戻る際に、
また、信頼性試験によるクラックは、常温から低温に曝
された際に、バンプ側のパッド６や配線９の段差部にお
いて、線膨張係数差による伸び縮みによって応力の集中
が起こり、バンプ周囲、及び、配線の段差部のパシベー
ション１０にクラックが入ることが解った。
ックは、線膨張係数差による高温から常温に戻る際に、
また、信頼性試験によるクラックは、常温から低温に曝
された際に、バンプ側のパッド６や配線９の段差部にお
いて、線膨張係数差による伸び縮みによって応力の集中
が起こり、バンプ周囲、及び、配線の段差部のパシベー
ション１０にクラックが入ることが解った。
【００１０】上述の従来例によれば、特に、ＩＣ基板側
のクラックは、バンプ周囲のＡｌ端子の端部、あるい
は、Ａｌ配線の段差部に、また、多層配線の交差部を覆
ったパシベーションの段差から入り易く、加工時に加わ
る熱、温度サイクル試験などによる熱応力で進行し、そ
れらが、ついには、Ａｌ配線、或いは、多結晶シリコン
配線のオープン（断線）を起こすに至るのである。
のクラックは、バンプ周囲のＡｌ端子の端部、あるい
は、Ａｌ配線の段差部に、また、多層配線の交差部を覆
ったパシベーションの段差から入り易く、加工時に加わ
る熱、温度サイクル試験などによる熱応力で進行し、そ
れらが、ついには、Ａｌ配線、或いは、多結晶シリコン
配線のオープン（断線）を起こすに至るのである。
【００１１】本発明は、上記事情に基づいてなされたも
ので、少なくとも、パシベーションの段差の個所では、
所要膜厚の金属膜で覆うことにより、局部的な熱応力集
中を防止して、クラック発生を抑えた、フェイスダウン
実装構造を提供することを目的とする。
ので、少なくとも、パシベーションの段差の個所では、
所要膜厚の金属膜で覆うことにより、局部的な熱応力集
中を防止して、クラック発生を抑えた、フェイスダウン
実装構造を提供することを目的とする。
【００１２】
【課題を解決する手段】この目的達成のために、本発明
では、配線基板上に形成された配線及び端子に対応し
て、ＩＣ基板側の端子上にメタル層（バリアメタル）
を、また、そのメタル層上に金属突起（バンプ）を設け
て、導電性接着剤あるいは導電性接着フィルムを用い
て、前記配線基板上の配線及び端子のある面と、前記Ｉ
Ｃ基板側の金属突起のある面とを、互いに接着し、同時
に、端子間の電気的接続をとるように構成したフェイス
ダウン実装構造において、前記金属突起の部分を除い
て、前記ＩＣ基板の接着面側の、少なくとも、該ＩＣ基
板上の配線及び端子に重なる保護絶縁膜（パシベーショ
ン膜）の段差部分を含む領域を、金属膜で覆ったことを
特徴とする。
では、配線基板上に形成された配線及び端子に対応し
て、ＩＣ基板側の端子上にメタル層（バリアメタル）
を、また、そのメタル層上に金属突起（バンプ）を設け
て、導電性接着剤あるいは導電性接着フィルムを用い
て、前記配線基板上の配線及び端子のある面と、前記Ｉ
Ｃ基板側の金属突起のある面とを、互いに接着し、同時
に、端子間の電気的接続をとるように構成したフェイス
ダウン実装構造において、前記金属突起の部分を除い
て、前記ＩＣ基板の接着面側の、少なくとも、該ＩＣ基
板上の配線及び端子に重なる保護絶縁膜（パシベーショ
ン膜）の段差部分を含む領域を、金属膜で覆ったことを
特徴とする。
【００１３】また、本発明では、配線基板上の端子のあ
る面と、ＩＣ基板上の金属突起のある面とを、互いに接
合し、該端子と該金属突起との間の電気的接続をとるよ
うに構成した実装構造において、前記ＩＣ基板の接着面
側の最上層配線または最上層金属層の端部を覆う保護絶
縁膜の表面に形成された段差部分を金属膜で覆うことを
特徴とする。そして、この際、前記金属膜が前記金属突
起下のバリアメタル層の延在部であり、その延在部によ
って、前記金属突起の下方に該バリアメタル層を介して
配された最上層配線または最上層金属層の端部上に形成
された前記保護絶縁膜表面の段差部を覆うのがよい。
る面と、ＩＣ基板上の金属突起のある面とを、互いに接
合し、該端子と該金属突起との間の電気的接続をとるよ
うに構成した実装構造において、前記ＩＣ基板の接着面
側の最上層配線または最上層金属層の端部を覆う保護絶
縁膜の表面に形成された段差部分を金属膜で覆うことを
特徴とする。そして、この際、前記金属膜が前記金属突
起下のバリアメタル層の延在部であり、その延在部によ
って、前記金属突起の下方に該バリアメタル層を介して
配された最上層配線または最上層金属層の端部上に形成
された前記保護絶縁膜表面の段差部を覆うのがよい。
【００１４】この場合、本発明の実施の形態において、
前記金属膜が前記金属突起下のメタル層の一部であり、
該金属突起の周囲で、前記保護絶縁膜上に延在されてい
ること、あるいは、前記金属膜が、前記金属突起の周囲
で、該金属突起下のメタル層から延在する第１の金属
膜、及び、これとは別の第２の金属膜からなり、前記保
護絶縁膜上に設けられていること、更に、前記ＩＣ基板
の接着面側において、前記金属突起の部分を除いて、前
記保護絶縁膜上の第２の金属膜を第２の保護絶縁膜で覆
ったことなどが、その好ましい形である。
前記金属膜が前記金属突起下のメタル層の一部であり、
該金属突起の周囲で、前記保護絶縁膜上に延在されてい
ること、あるいは、前記金属膜が、前記金属突起の周囲
で、該金属突起下のメタル層から延在する第１の金属
膜、及び、これとは別の第２の金属膜からなり、前記保
護絶縁膜上に設けられていること、更に、前記ＩＣ基板
の接着面側において、前記金属突起の部分を除いて、前
記保護絶縁膜上の第２の金属膜を第２の保護絶縁膜で覆
ったことなどが、その好ましい形である。
【００１５】また、上述の第２の保護絶縁膜は、その一
部を、第１及び第２の金属膜で挟まれていること、前記
配線及び端子に重なる前記保護絶縁膜は、その一部が前
記端子と金属突起下のメタル層から延在する金属膜との
間の一部に挟まれていること、メタル層から前記保護膜
上に延在させた金属膜、あるいは、前記金属膜とは別に
ＩＣ上に形成した第２の金属膜が、Ｔａ、Ｔｉ、Ｗ、あ
るいは、これら金属の何れかの合金であること、前記金
属膜の厚さは、３０００オグストローム以上であるこ
と、前記保護絶縁膜は、ポリイミドあるいはポリアミ
ド、エポキシ系の有機樹脂層であること、前記配線基板
の線膨張係数が、前記ＩＣ基板の線膨張係数に対して３
倍以上であること、前記配線基板の材料が、Ｃｕ、Ａ
ｌ、Ｍｏ、Ｆｅ、Ｎｉ、あるいは、これら金属の何れか
の合金であること、更には、前記金属膜で覆う部分の段
差部は、多層配線の交差部及び重なる部分の配線パター
ン端部に形成される保護絶縁膜の段差部であることが、
本発明の具体的な構成として、有効である。
部を、第１及び第２の金属膜で挟まれていること、前記
配線及び端子に重なる前記保護絶縁膜は、その一部が前
記端子と金属突起下のメタル層から延在する金属膜との
間の一部に挟まれていること、メタル層から前記保護膜
上に延在させた金属膜、あるいは、前記金属膜とは別に
ＩＣ上に形成した第２の金属膜が、Ｔａ、Ｔｉ、Ｗ、あ
るいは、これら金属の何れかの合金であること、前記金
属膜の厚さは、３０００オグストローム以上であるこ
と、前記保護絶縁膜は、ポリイミドあるいはポリアミ
ド、エポキシ系の有機樹脂層であること、前記配線基板
の線膨張係数が、前記ＩＣ基板の線膨張係数に対して３
倍以上であること、前記配線基板の材料が、Ｃｕ、Ａ
ｌ、Ｍｏ、Ｆｅ、Ｎｉ、あるいは、これら金属の何れか
の合金であること、更には、前記金属膜で覆う部分の段
差部は、多層配線の交差部及び重なる部分の配線パター
ン端部に形成される保護絶縁膜の段差部であることが、
本発明の具体的な構成として、有効である。
【００１６】従って、本発明の上述の構成に依れば、所
要膜厚の金属膜で、バンプ周囲の端子の端部、あるいは
配線の段差部、更には、多層配線の交差部を覆ったパシ
ベーションの段差部を覆うことにより、フリップチップ
方式による実装に際して、線膨張係数差による熱応力集
中を防止でき、パシベーション・クラックを防止するこ
とが可能になった。これにより、信頼性の高いフェイス
ダウン実装構造の製品を提供することができる。
要膜厚の金属膜で、バンプ周囲の端子の端部、あるいは
配線の段差部、更には、多層配線の交差部を覆ったパシ
ベーションの段差部を覆うことにより、フリップチップ
方式による実装に際して、線膨張係数差による熱応力集
中を防止でき、パシベーション・クラックを防止するこ
とが可能になった。これにより、信頼性の高いフェイス
ダウン実装構造の製品を提供することができる。
【００１７】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明における第１の実施の実施の形態を示すフェイスダ
ウン実装構造での駆動ＩＣ側の構成を示す模式的断面図
である。また、図２は、本発明における駆動ＩＣを配線
基板にフリップチップ実装した状態を示す模式的断面図
である。
発明における第１の実施の実施の形態を示すフェイスダ
ウン実装構造での駆動ＩＣ側の構成を示す模式的断面図
である。また、図２は、本発明における駆動ＩＣを配線
基板にフリップチップ実装した状態を示す模式的断面図
である。
【００１８】図１において、符号１はバンプで、材質は
Ａｕであり、２はバリアメタルであって、例えば、Ｔｉ
層とＰｄ層とを積層した構造であり、この実施の形態で
は、バンプ１の周囲に延在する部分２ｂが、本発明に係
わる、パシベーション膜１０のクラック防止のための金
属膜（保護膜）を兼ねている。なお、符号５はＳｉの材
料からなるＩＣ基板、６はＡｌ配線、８はバンプ１下の
Ａｌパッドであり、パシベーション膜１０は、バンプ１
の装着位置を除いて、Ａｌ配線６やＡｌ端子８を被覆し
ている。
Ａｕであり、２はバリアメタルであって、例えば、Ｔｉ
層とＰｄ層とを積層した構造であり、この実施の形態で
は、バンプ１の周囲に延在する部分２ｂが、本発明に係
わる、パシベーション膜１０のクラック防止のための金
属膜（保護膜）を兼ねている。なお、符号５はＳｉの材
料からなるＩＣ基板、６はＡｌ配線、８はバンプ１下の
Ａｌパッドであり、パシベーション膜１０は、バンプ１
の装着位置を除いて、Ａｌ配線６やＡｌ端子８を被覆し
ている。
【００１９】このように、ＩＣの最上層配線であるＡｌ
配線６の端部を覆うパシベーション膜の表面には、符号
２ａ、２ｂのような段差部分が形成されているが、この
部分２ａ、２ｂをバリアメタル２の延在部で覆ってい
る。これにより、この部分でのクラック発生を抑止でき
る。
配線６の端部を覆うパシベーション膜の表面には、符号
２ａ、２ｂのような段差部分が形成されているが、この
部分２ａ、２ｂをバリアメタル２の延在部で覆ってい
る。これにより、この部分でのクラック発生を抑止でき
る。
【００２０】図２に示すように、上述の駆動ＩＣは、そ
のバンプ１のある面を、異方性導電フィルム（ＡＣＦ）
３を介して、配線基板の配線及び端子のある面に接合し
ている。なお、ここで、符号４は異方性導電フィルム３
内に分散されている導電粒子、符号９はＩＣ基板５の上
の下層のＡｌ配線、９ａは下層配線９と上層のＡｌ配線
６とのコンタクトホール、また、１０ａはパシベーショ
ン膜１０の一部で、両配線９及び６の層間絶縁膜であ
る。
のバンプ１のある面を、異方性導電フィルム（ＡＣＦ）
３を介して、配線基板の配線及び端子のある面に接合し
ている。なお、ここで、符号４は異方性導電フィルム３
内に分散されている導電粒子、符号９はＩＣ基板５の上
の下層のＡｌ配線、９ａは下層配線９と上層のＡｌ配線
６とのコンタクトホール、また、１０ａはパシベーショ
ン膜１０の一部で、両配線９及び６の層間絶縁膜であ
る。
【００２１】バンプ１は、半導体の製造プロセスを終了
したウエハーを洗浄した後、スパッタリングによって、
先ずバリアメタル２の金属膜（この実施の形態では、Ｔ
ｉ＋Ｐｄを基材とした４０００オグストローム厚さのも
の）を形成し、その上に設けられる。この場合、Ｔｉ上
のＰｄ層は残しておいても何ら問題はない。なお、この
他には、一般に、バリアメタルとして、Ｔｉ、Ｐｄ以外
にもＷ、ＷＮ、ＴｉＮあるいはＴｉＷなどの層を少なく
とも１層、用いることが知られている。
したウエハーを洗浄した後、スパッタリングによって、
先ずバリアメタル２の金属膜（この実施の形態では、Ｔ
ｉ＋Ｐｄを基材とした４０００オグストローム厚さのも
の）を形成し、その上に設けられる。この場合、Ｔｉ上
のＰｄ層は残しておいても何ら問題はない。なお、この
他には、一般に、バリアメタルとして、Ｔｉ、Ｐｄ以外
にもＷ、ＷＮ、ＴｉＮあるいはＴｉＷなどの層を少なく
とも１層、用いることが知られている。
【００２２】また、バンプ１をメッキ法でバリアメタル
２に付ける際の密着性を高めるために、バリアメタル２
との密着層として、例えば、ＡｕあるいはＰｄ、もしく
は、Ｃｕを３０００オグストロームの厚さで形成するの
がよい。それには、密着層を先にパターン加工し、バリ
アメタル２を残す部分に密着層を残す。更に、バンプ１
を設けたい部分だけに、メッキを行うためのレジストを
塗布し、バンプ１を形成したい部分を開口し、バリアメ
タル２を共通電極として、バンプ１となるＡｕを電解メ
ッキで形成するのである。その後、レジストを剥離し、
密着層を除いた部分のバリアメタル２を、その密着層を
マスクとして、エッチングし、熱処理を行い、メッキ部
の密着性を上げて、バンプ１が最終的に形成される。
２に付ける際の密着性を高めるために、バリアメタル２
との密着層として、例えば、ＡｕあるいはＰｄ、もしく
は、Ｃｕを３０００オグストロームの厚さで形成するの
がよい。それには、密着層を先にパターン加工し、バリ
アメタル２を残す部分に密着層を残す。更に、バンプ１
を設けたい部分だけに、メッキを行うためのレジストを
塗布し、バンプ１を形成したい部分を開口し、バリアメ
タル２を共通電極として、バンプ１となるＡｕを電解メ
ッキで形成するのである。その後、レジストを剥離し、
密着層を除いた部分のバリアメタル２を、その密着層を
マスクとして、エッチングし、熱処理を行い、メッキ部
の密着性を上げて、バンプ１が最終的に形成される。
【００２３】前記メッキ密着層をパターン加工する場合
には、所望の場所に、バリアメタル２を残し、メッキ時
に、メッキレジストを載せることにより、バリアメタル
２を金属膜（保護膜）として、Ａｌ配線６の上の所望の
部分（特に、パシベーション膜１０に段差が生じる端
部）に位置して、パシベーション膜の上に金属膜（保護
膜）を形成することが可能になる。
には、所望の場所に、バリアメタル２を残し、メッキ時
に、メッキレジストを載せることにより、バリアメタル
２を金属膜（保護膜）として、Ａｌ配線６の上の所望の
部分（特に、パシベーション膜１０に段差が生じる端
部）に位置して、パシベーション膜の上に金属膜（保護
膜）を形成することが可能になる。
【００２４】なお、上記構成では、チップサイズ：９．
５ｍｍ×２．４ｍｍの駆動ＩＣを用いて、配線及び端子
を設けたＡｌ基板７に、例えば、ソニーケミカル製ＡＣ
Ｆ（ＣＰ８４３０１）を用い、フリップチップ方式で実
装を行ったところ、従来から問題であった断線が発生し
ないことが判明した。
５ｍｍ×２．４ｍｍの駆動ＩＣを用いて、配線及び端子
を設けたＡｌ基板７に、例えば、ソニーケミカル製ＡＣ
Ｆ（ＣＰ８４３０１）を用い、フリップチップ方式で実
装を行ったところ、従来から問題であった断線が発生し
ないことが判明した。
【００２５】従って、上記構成のＩＣを用いることによ
り、ＩＣ基板としてのＳｉと、配線基板としてのＡｌ基
板との、線膨張係数差による加工時あるいは信頼性試験
において、熱応力集中によるパシベーション・クラック
を防止することが可能になり、製品の信頼性を向上する
ことが可能になった。
り、ＩＣ基板としてのＳｉと、配線基板としてのＡｌ基
板との、線膨張係数差による加工時あるいは信頼性試験
において、熱応力集中によるパシベーション・クラック
を防止することが可能になり、製品の信頼性を向上する
ことが可能になった。
【００２６】（第２の実施の形態）図３には、本発明に
係わる第２の実施の形態が示されている。ここで、符号
１はバンプであり、符号２はバリアメタルであり、Ｔｉ
＋Ｐｄで構成され、パシベーション膜としてのポリイミ
ド膜１０の上に延在されていて、バンプ１の周囲に第１
の金属膜を形成している。また、符号５はＩＣ基板とし
てのＳｉ、６はＡｌ配線、８はバンプ下のＡｌパッドで
ある。
係わる第２の実施の形態が示されている。ここで、符号
１はバンプであり、符号２はバリアメタルであり、Ｔｉ
＋Ｐｄで構成され、パシベーション膜としてのポリイミ
ド膜１０の上に延在されていて、バンプ１の周囲に第１
の金属膜を形成している。また、符号５はＩＣ基板とし
てのＳｉ、６はＡｌ配線、８はバンプ下のＡｌパッドで
ある。
【００２７】また、符号１１はパシベーション膜１０上
に設けられた第２の金属膜（最上層金属層）で、この実
施の形態では、Ｔａで構成されていて、その一部１１ａ
は、パシベーション膜１０の段差部を保護している。更
に、符号１２は、有機樹脂層で構成された第２の保護絶
縁膜（パシベーション膜）で、この実施の形態では、ポ
リイミド膜を用いている。
に設けられた第２の金属膜（最上層金属層）で、この実
施の形態では、Ｔａで構成されていて、その一部１１ａ
は、パシベーション膜１０の段差部を保護している。更
に、符号１２は、有機樹脂層で構成された第２の保護絶
縁膜（パシベーション膜）で、この実施の形態では、ポ
リイミド膜を用いている。
【００２８】この実施の形態は、更なる応力緩和を意図
しており、ここでは、第２の保護絶縁膜１２は、その一
部を、第１の金属膜２（バンプ１の周囲に延在された部
分）及び別に設けた第２の金属膜１１で挟まれており、
また、最上層配線であるＡｌ配線６及びＡｌ端子８に重
なるパシベーション膜１０は、その一部が、Ａｌ端子８
とバンプ１下のメタル層から延在する第１の金属膜２と
の間の一部に挟まれている。
しており、ここでは、第２の保護絶縁膜１２は、その一
部を、第１の金属膜２（バンプ１の周囲に延在された部
分）及び別に設けた第２の金属膜１１で挟まれており、
また、最上層配線であるＡｌ配線６及びＡｌ端子８に重
なるパシベーション膜１０は、その一部が、Ａｌ端子８
とバンプ１下のメタル層から延在する第１の金属膜２と
の間の一部に挟まれている。
【００２９】本発明に係わる半導体の製造プロセスにお
いては、パシベーション膜であるＳｉＮ膜上に、スパッ
タリングを用いて、高融点金属であるＴａ膜を付け、所
望の位置に残するように、パターン加工を行う。この場
合、チップ端部付近の、Ａｌ配線６上に位置するパシベ
ーション膜１０の段差部分を覆うように、金属膜１１と
してのＴａ膜を、４０００〜８０００オグストロームの
厚さで形成している。なお、この金属膜としては、Ｔ
ｉ、Ｗ、あるいは、これらの金属の合金膜でも、同等の
効果が得られる。
いては、パシベーション膜であるＳｉＮ膜上に、スパッ
タリングを用いて、高融点金属であるＴａ膜を付け、所
望の位置に残するように、パターン加工を行う。この場
合、チップ端部付近の、Ａｌ配線６上に位置するパシベ
ーション膜１０の段差部分を覆うように、金属膜１１と
してのＴａ膜を、４０００〜８０００オグストロームの
厚さで形成している。なお、この金属膜としては、Ｔ
ｉ、Ｗ、あるいは、これらの金属の合金膜でも、同等の
効果が得られる。
【００３０】更に、その上に第２の保護絶縁膜として、
ポリイミド膜１２を、２〜３μｍの厚さで形成し、半硬
化状態で、バンプ１の形成箇所において、前記ポリイミ
ド膜をエッチングし、バンプ形成を行う端子部（Ａｌパ
ッド）に位置して開口部を設け、その後、ポリイミド膜
のポストベークを行い、更に、第１の実施の形態での方
法と同様に、バンプ周囲にバンプ下に設けられているバ
リアメタル（その厚さが４０００オグストローム）を前
記ポリイミド膜１２上に延在させることによって、Ｔａ
膜１１との層間絶縁膜として、このポリイミド膜１２を
挟み込む構成となる。
ポリイミド膜１２を、２〜３μｍの厚さで形成し、半硬
化状態で、バンプ１の形成箇所において、前記ポリイミ
ド膜をエッチングし、バンプ形成を行う端子部（Ａｌパ
ッド）に位置して開口部を設け、その後、ポリイミド膜
のポストベークを行い、更に、第１の実施の形態での方
法と同様に、バンプ周囲にバンプ下に設けられているバ
リアメタル（その厚さが４０００オグストローム）を前
記ポリイミド膜１２上に延在させることによって、Ｔａ
膜１１との層間絶縁膜として、このポリイミド膜１２を
挟み込む構成となる。
【００３１】この実施の形態では、先述の第１の実施の
形態とは異なり、バリアメタル２のＴｉ単層で保護する
場合よりも更に応力緩和がはかられるから、製品の信頼
性が更に向上することになる。
形態とは異なり、バリアメタル２のＴｉ単層で保護する
場合よりも更に応力緩和がはかられるから、製品の信頼
性が更に向上することになる。
【００３２】
【発明の効果】本発明は、以上詳述したように、配線基
板上に形成された配線及び端子に対応して、ＩＣ基板側
の端子上にメタル層を、また、そのメタル層上に金属突
起を設けて、導電性接着剤あるいは導電性接着フィルム
を用いて、前記配線基板上の配線及び端子のある面と、
前記ＩＣ基板側の金属突起のある面とを、互いに接着
し、同時に、端子間の電気的接続をとるように構成した
フェイスダウン実装構造において、前記金属突起の部分
を除いて、前記ＩＣ基板の接着面側の、少なくとも、該
ＩＣ基板上の配線及び端子に重なる保護絶縁膜の段差部
分を含む領域を、金属膜で覆ったことで、フリップチッ
プ方式における実装の際、更には、信頼性試験の際に、
線膨張係数差による熱応力集中によるパシベーションク
ラックを防止することが可能になり、製品の品質向上を
もたらす結果となる。
板上に形成された配線及び端子に対応して、ＩＣ基板側
の端子上にメタル層を、また、そのメタル層上に金属突
起を設けて、導電性接着剤あるいは導電性接着フィルム
を用いて、前記配線基板上の配線及び端子のある面と、
前記ＩＣ基板側の金属突起のある面とを、互いに接着
し、同時に、端子間の電気的接続をとるように構成した
フェイスダウン実装構造において、前記金属突起の部分
を除いて、前記ＩＣ基板の接着面側の、少なくとも、該
ＩＣ基板上の配線及び端子に重なる保護絶縁膜の段差部
分を含む領域を、金属膜で覆ったことで、フリップチッ
プ方式における実装の際、更には、信頼性試験の際に、
線膨張係数差による熱応力集中によるパシベーションク
ラックを防止することが可能になり、製品の品質向上を
もたらす結果となる。
【図１】本発明の第１の実施の形態を示すＩＣチップ側
の構造を示す模式断面図である。
の構造を示す模式断面図である。
【図２】同じく、フェイスダウン実装の状況を示す模式
断面図である。
断面図である。
【図３】本発明の第２の実施の形態を示すＩＣチップ側
の構造を示す模式断面図である。
の構造を示す模式断面図である。
【図４】従来の構成において、クラックが生じている状
況を示す模式断面図である。
況を示す模式断面図である。
１ バンプ（金属突起） ２ バリアメタル（メタル層） ２ａ バリアメタルの保護膜（延在された金属膜） ３ 異方性導電フィルム ４ 導電粒子 ５ Ｓｉ基板（ＩＣ基板） ６ 上層のＡｌ配線 ７ 配線基板 ７ａ 接合部の配線基板上の端子部 ８ Ａｌパッド ９ 下層のＡｌ配線 ９ａ コンタクトホール １０ パシベーション膜（保護絶縁膜） １０ａ 層間絶縁膜 １１ Ｔａ膜（第２の金属膜） １１ａ Ｔａ膜での保護部 １２ ポリイミド膜（第２の保護絶縁膜） ３０ パシベーション・クラック
Claims (13)
- 【請求項１】 配線基板上に形成された配線及び端子に
対応して、ＩＣ基板側の端子上にメタル層を、また、そ
のメタル層上に金属突起を設けて、導電性接着剤あるい
は導電性接着フィルムを用いて、前記配線基板上の配線
及び端子のある面と、前記ＩＣ基板側の金属突起のある
面とを、互いに接着し、同時に、端子間の電気的接続を
とるように構成したフェイスダウン実装構造において、
前記金属突起の部分を除いて、前記ＩＣ基板の接着面側
の、少なくとも、該ＩＣ基板上の配線及び端子に重なる
保護絶縁膜の段差部分を含む領域を、金属膜で覆ったこ
とを特徴とするフェイスダウン実装構造。 - 【請求項２】 前記金属膜が前記金属突起下のメタル層
あるいはメタル層の一部であり、該金属突起の周囲で、
前記保護絶縁膜上に延在されていることを特徴とする請
求項１記載のフェイスダウン実装構造。 - 【請求項３】 前記金属膜は、前記金属突起の周囲で、
該金属突起下のメタル層から延在する第１の金属膜、及
び、これとは別の第２の金属膜からなり、前記保護絶縁
膜上に設けられていることを特徴とする請求項１に記載
のフェイスダウン実装構造。 - 【請求項４】 前記ＩＣ基板の接着面側において、前記
金属突起の部分を除いて、前記保護絶縁膜上の第２の金
属膜を第２の保護絶縁膜で覆ったことを特徴とする請求
項３に記載のフェイスダウン実装構造。 - 【請求項５】 第２の保護絶縁膜は、その一部を、第１
及び第２の金属膜で挟まれていることを特徴とする請求
項４に記載のフェイスダウン実装構造。 - 【請求項６】 前記配線及び端子に重なる前記保護絶縁
膜は、その一部が前記端子と金属突起下のメタル層から
延在する金属膜との間の一部に挟まれていることを特徴
とする請求項１〜５の何れかに記載のフェイスダウン実
装構造。 - 【請求項７】 メタル層から前記保護膜上に延在させた
金属膜、あるいは、前記金属膜とは別にＩＣ上に形成し
た第２の金属膜が、Ｔａ、Ｔｉ、Ｗ、あるいは、これら
金属の何れかの合金であることを特徴とする請求項１〜
６の何れかに記載のフェイスダウン実装構造。 - 【請求項８】 前記金属膜の厚さは、３０００オグスト
ローム以上であることを特徴とする請求項１〜７の何れ
かに記載のフェイスダウン実装構造。 - 【請求項９】 前記保護絶縁膜は、ポリイミドあるいは
ポリアミド、エポキシ系の有機樹脂層であることを特徴
とする請求項１〜８の何れかに記載のフェイスダウン実
装構造。 - 【請求項１０】 前記配線基板の材料が、Ｃｕ、Ａｌ、
Ｍｏ、Ｆｅ、Ｎｉ、あるいは、これら金属の何れかの合
金であることを特徴とする請求項１〜９の何れかに記載
のフェイスダウン実装構造。 - 【請求項１１】 前記金属膜で覆う部分の段差部は、多
層配線の交差部及び重なる部分の配線パターン端部に形
成される保護絶縁膜の段差部であることを特徴とする請
求項１〜１０の何れかに記載のフェイスダウン実装構
造。 - 【請求項１２】 配線基板上の端子のある面と、ＩＣ基
板上の金属突起のある面とを、互いに接合し、該端子と
該金属突起との間の電気的接続をとるように構成した実
装構造において、前記ＩＣ基板の接着面側の最上層配線
または最上層金属層の端部を覆う保護絶縁膜の表面に形
成された段差部分を金属膜で覆うことを特徴とする実装
構造。 - 【請求項１３】 前記金属膜が前記金属突起下のバリア
メタル層の延在部であり、その延在部によって、前記金
属突起の下方に該バリアメタル層を介して配された最上
層配線または最上層金属層の端部上に形成された前記保
護絶縁膜表面の段差部を覆うことを特徴とする請求項１
２に記載の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19750498A JP3710292B2 (ja) | 1998-07-13 | 1998-07-13 | フェイスダウン実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19750498A JP3710292B2 (ja) | 1998-07-13 | 1998-07-13 | フェイスダウン実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031203A true JP2000031203A (ja) | 2000-01-28 |
| JP3710292B2 JP3710292B2 (ja) | 2005-10-26 |
Family
ID=16375583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19750498A Expired - Fee Related JP3710292B2 (ja) | 1998-07-13 | 1998-07-13 | フェイスダウン実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3710292B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007209A1 (de) * | 2000-07-17 | 2002-01-24 | Infineon Technologies Ag | Elektronisches chipbauteil mit einer integrierten schaltung und verfahren zur herstellung |
| SG108931A1 (en) * | 2002-09-02 | 2005-02-28 | Murata Manufacturing Co | Mounting board and electronic device using the same |
| CN1295769C (zh) * | 2003-01-22 | 2007-01-17 | 松下电器产业株式会社 | 半导体器件 |
| KR100979237B1 (ko) * | 2008-01-08 | 2010-08-31 | 주식회사 하이닉스반도체 | Ｂｇａ 패키지용 기판 및 그의 제조방법 |
-
1998
- 1998-07-13 JP JP19750498A patent/JP3710292B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007209A1 (de) * | 2000-07-17 | 2002-01-24 | Infineon Technologies Ag | Elektronisches chipbauteil mit einer integrierten schaltung und verfahren zur herstellung |
| US6969917B2 (en) | 2000-07-17 | 2005-11-29 | Infineon Technologies Ag | Electronic chip component with an integrated circuit and fabrication method |
| SG108931A1 (en) * | 2002-09-02 | 2005-02-28 | Murata Manufacturing Co | Mounting board and electronic device using the same |
| US7005585B2 (en) | 2002-09-02 | 2006-02-28 | Murata Manufacturing Co., Ltd. | Mounting board and electronic device using same |
| CN1295769C (zh) * | 2003-01-22 | 2007-01-17 | 松下电器产业株式会社 | 半导体器件 |
| KR100979237B1 (ko) * | 2008-01-08 | 2010-08-31 | 주식회사 하이닉스반도체 | Ｂｇａ 패키지용 기판 및 그의 제조방법 |
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| Publication number | Publication date |
|---|---|
| JP3710292B2 (ja) | 2005-10-26 |
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