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JP2000022111A - 高温酸化を用いた半導体素子のキャパシタ形成方法 - Google Patents

高温酸化を用いた半導体素子のキャパシタ形成方法

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Publication number
JP2000022111A
JP2000022111A JP10325565A JP32556598A JP2000022111A JP 2000022111 A JP2000022111 A JP 2000022111A JP 10325565 A JP10325565 A JP 10325565A JP 32556598 A JP32556598 A JP 32556598A JP 2000022111 A JP2000022111 A JP 2000022111A
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JP
Japan
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film
temperature oxidation
conductive film
forming
capacitor
Prior art date
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Pending
Application number
JP10325565A
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English (en)
Inventor
Soton Nan
相 敦 南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 高温酸化を用いた半導体素子のキャパシタ形
成方法を提供する。 【解決手段】 誘電体膜を蒸着する前に、シリサイド化
のための第２導電膜１０６を半導体基板１００上にブラ
ンケット方式で蒸着し、高温酸化工程を進行させて、層
間絶縁膜１０２上には二酸化チタニウムのような第２導
電膜の酸化物１０８を形成して下部電極間の短絡欠陥を
抑制し、下部電極１０４の表面には第２導電膜を含むシ
リサイド層１０７と高誘電率を有する二酸化チタンのよ
うな第２導電膜の酸化物１０８を同時に形成して、これ
を誘電体膜として使用することによって高いキャパシタ
ンスを達成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、より詳細には半導体素子のキャパシタ形成
方法に関する。
【０００２】
【従来の技術】半導体集積回路(IC:Integrated Circui
t)の製造技術の発達と応用分野の拡張によって大容量メ
モリ素子の開発が進展している。このようなメモリ素子
の大容量化は集積度の増加をもたらし、これにより単位
メモリセルの面積は減少し、セルキャパシタンスも減少
している。
【０００３】特に情報の貯蔵手段として用いられるキャ
パシタとこれに連結されたスイッチングトランジスタよ
りなるＤＲＡＭ素子において、単位メモリセルの面積減
少によるセルキャパシタンスの減少は、メモリセルの読
出し能力を低下させ、ソフトエラーを増加させるので、
メモリ素子の高集積化を達成するためには必ず解決すべ
き課題である。
【０００４】半導体メモリ素子に用いられるキャパシタ
は、下部電極のストレージノード、誘電体膜、そして上
部電極のプレートノードよりなる。このような半導体メ
モリ素子のキャパシタで、限定された面積内でさらに高
いキャパシタンスを得るために次の３つの観点で研究が
なされている。第１は誘電体膜の厚さ減少、第２はキャ
パシタの有効面積増加、第３は誘電定数が大きい物質の
使用という側面からの研究がそうである。
【０００５】この中で誘電定数が大きい物質を使用して
キャパシタを製造する方法を調べると、初期には誘電体
膜として酸化膜及び窒化膜またはこれが組合された複合
膜を使用したが、このような物質の代りに誘電定数が大
きい五酸化二タンタル（Ｔａ2 Ｏ5 ）、三酸化チタスト
ロンチウム（ＳｒＴｉＯ3 ）及び三酸化チタストロンチ
ウムバリウム（（ＢａＳｒ）ＴｉＯ3 ）を使用しようと
する試みが持続的になされている。
【０００６】ここで、五酸化二タンタルは、酸化膜を誘
電体膜として使用するときと比較すると、誘電定数が酸
化膜の６倍の２４程度で現在としては高誘電物質の中で
最も実現可能な高誘電膜材料として予想されているが、
薄膜状態で内部の酸素欠乏によって漏れ電流の増加が問
題になる。これに対する先行技術が米国特許第５０７９
１９１号(Title: Process for producing a semiconduc
tor device、Date: Jan.7、1992)に登録された場合があ
る。
【０００７】前記の従来技術では、薄膜状態の五酸化二
タンタル膜で漏れ電流が大きくなる問題、即ち、五酸化
二タンタル誘電体膜内で酸素欠乏問題を解決するため
に、五酸化二タンタルを材質とする誘電体膜を蒸着した
後に６００〜１０００℃の酸化工程を進行して、誘電体
膜の密度を高めながら誘電体膜内に不足な酸素を供給し
ている。
【０００８】しかし、このような方法は誘電体膜下部に
誘電率が低い酸化膜を成長させて全体的なキャパシタン
スを落とし、酸化工程のための高温の温度条件は、不純
物がドーピングされたポリシリコンよりなる下部電極表
面に不純物濃度低下を招来することによって、Ｃｍｉｎ
／Ｃｍａｘの変化を大きくする問題をもたらす。
【０００９】
【発明が解決しようとする課題】本発明が達成しようと
する技術的課題は、シリサイド系列の導電膜が酸化工程
で酸化する特徴を利用して、下部電極が形成された半導
体基板上に金属材質の第２導電膜を積層し、酸化工程を
進行して層間絶縁膜上には第２導電膜の酸化物を形成し
て下部電極間の短絡欠陥を抑制し、下部電極表面では第
２導電膜を含むシリサイド層と高誘電率を有する第２導
電膜の酸化物を同時に形成させて、これを誘電体膜とし
て使用することによって、高いキャパシタンスが達成で
きる高温酸化を用いた半導体素子のキャパシタ形成方法
を提供することにある。
【００１０】
【課題を解決するための手段】前記の技術的課題を達成
するための本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法は、まず層間絶縁膜が形成された半
導体基板に、第１導電膜よりなったキャパシタ下部電極
パターンを形成する。そして前記キャパシタ下部電極が
形成された半導体基板の全面に第２導電膜を積層し、半
導体基板を高温酸化させて、キャパシタ下部電極パター
ンの表面には第２導電膜と混合されたシリサイド及び第
２導電膜の酸化物を形成し、層間絶縁膜の表面には第２
導電膜の酸化物だけを形成する。続いて前記高温酸化が
進行された半導体基板に誘電体膜を積層し、第３導電膜
を積層して上部電極を形成する。
【００１１】本発明の望ましい実施例によると、前記第
１導電膜は、不純物がドーピングされたポリシリコンを
使用し、前記第２導電膜は、チタニウム、タングステ
ン、タンタル、モリブデン、白金、コバルト、パラジウ
ム、ニッケル及びハフニウムの中で選択されたいずれか
一つを使用し、前記誘電体膜は、酸化膜、窒化膜、五酸
化二タンタルの中の少なくとも一つを含む単一膜または
複合膜を使用し、前記第３導電膜は、不純物がドーピン
グされたポリシリコンまたは金属を使用することが適し
ている。
【００１２】望ましくは、前記高温酸化は、半導体基板
を熱処理ＲＴＰ装備のチャンバに入れて６５０〜８５０
℃酸素雰囲気で３０秒から５分間急速酸化処理ＲＴＯを
進行したり、前記半導体基板をファーネスに入れて６５
０〜８５０℃酸素雰囲気で５分から１時間乾式酸化処理
を進行したり、前記半導体基板をファーネスに入れて６
００〜８００℃で５分から１時間湿式酸化処理が進行で
きる。
【００１３】また、本発明の望ましい実施例によると、
記誘電体膜を積層する工程後に、紫外線オゾン処理や酸
化工程を進行する誘電体膜に対する後処理工程をさらに
進行することが適している。
【００１４】本発明によると、高温酸化工程を利用して
層間絶縁膜上には二酸化チタンのような第２導電膜の酸
化物を形成して、下部電極間の短絡欠陥を抑制し、下部
電極の表面では第２導電膜を含むシリサイド層と高誘電
率を有する第２導電膜の酸化物を同時に形成させて、こ
れを誘電体膜として使用することによって、半導体素子
のキャパシタ形成工程で高いキャパシタンスを得ること
ができる。
【００１５】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を詳細に説明する。図１乃至図６
は本発明による高温酸化を用いた半導体素子のキャパシ
タ形成方法を説明するために示す断面図である。
【００１６】図１を参照すると、トランジスタ及びビッ
トラインのような下部構造（図示せず）が形成された半
導体基板１００に、層間絶縁膜(ILD: Inter Layer Diel
ectric、102)を積層しパターニングを進行して、トラン
ジスタのソース領域を露出するコンタクトホールを形成
する。次いで不純物がドーピングされたポリシリコンを
使用して前記コンタクトホールを埋込しながら層間絶縁
膜１０２の上部を覆う第１導電膜を形成し、これをパタ
ーニングして下部電極パターン１０４を形成する。
【００１７】図２を参照すると、前記の下部電極パター
ン１０４が形成された半導体基板に第２導電膜１０６、
例えばチタニウム層を形成する。このような第２導電膜
１０６は、シリサイドを形成できる物質のチタニウム、
タングステン、タンタル、モリブデン、白金、コバル
ト、パラジウム、ニッケル及びハフニウムの中で選択さ
れた何れか一つを使用して形成できる。また第２導電膜
１０６を形成する方法は、化学気相蒸着、スパッタリン
グまたは原子層蒸着(ALD: Atomic Layer Deposition)な
どの方法を利用できる。
【００１８】図３を参照すると、前記第２導電膜１０６
が形成された半導体基板に高温酸化工程を進行して、層
間絶縁膜１０２上には下部電極パターン１０４間の短絡
欠陥が防止できる第２導電膜酸化物１０８、例えば二酸
化チタニウム膜を形成し、下部電極パターン１０４上に
は、第２導電膜シリサイド及び第２導電膜酸化物１０８
のチタニウムシリサイドと二酸化チタニウム膜を同時に
形成する。従ってチタニウムシリサイド１０７は下部電
極パターン１０４上にだけ選択的に形成される。
【００１９】ここでチタニウムシリサイド１０７は、下
部電極を金属材質に形成するようにして、既存のＳＩＳ
型(Silicon Insulator Silicon type)キャパシタからＭ
ＩＭ型(Metal Insulator Metal type)またはＭＩＳ型(M
etal Insulator Silicon)キャパシタへの構造転換に重
要な役割をするだけでなく、前記チタニウムシリサイド
１０７上の二酸化チタニウム膜１０８は誘電率が４０以
上で、高誘電率を有する誘電体膜として使用するのに有
利である。従って高誘電率を有する二酸化チタニウム膜
１０８と後続工程で形成される五酸化二タンタルの複合
膜として誘電体膜を構成することによって、高いキャパ
シタンスを確保することができる。
【００２０】前記高温酸化は半導体基板を高温熱処理
（ＲＴＰ）装備のチャンバに入れて６５０〜８５０℃酸
素雰囲気で３０秒から５分間急速酸化処理（ＲＴＯ）が
進行できる。また他の方法の高温酸化方法では、前記半
導体基板をファーネスに入れて６５０〜８５０℃酸素雰
囲気で５分から１時間間乾式酸化処理を進行したり、前
記半導体基板をファーネスで６００〜８００℃の温度で
５分から１時間湿式酸化処理を進行できる。
【００２１】図４を参照すると、前記高温酸化が進行さ
れた半導体基板上にＴａ（ＯＣ2 Ｈ5 ）5 の液体ソース
を利用して、約３００〜６００℃の温度で低圧化学気相
蒸着を進行して、五酸化二タンタルよりなる誘電体膜１
１０を２０〜２００Åの厚さで蒸着する。従って誘電体
膜１１０は、誘電定数が２４程度の五酸化二タンタル膜
と、誘電定数が４０程度の二酸化チタニウムの複合膜に
なる。ここで、誘電体膜１１０として前記酸化膜と五酸
化二タンタル膜の複合膜の他に酸化膜、窒化膜及び五酸
化二タンタル膜の中の少なくとも一つを含む単一膜また
は複合膜を使用して形成しても良い。
【００２２】図５を参照すると、前記誘電体膜１１０が
形成された半導体基板に誘電体膜内部の酸素欠乏を防止
するための後続処理を実施する。このような後続処理は
１００〜４００℃で紫外線オゾンを利用して、約１５分
間熱処理を実施して誘電体膜１１０の内部に酸素１１２
を供給したり、酸化工程などを利用して誘電体膜１１０
の内部に酸素１１２を供給する。
【００２３】図６を参照すると、前記誘電体膜１１０に
対する後処理が完了した半導体基板の全面に第３導電膜
を使用して上部電極１１４を形成する。このような第３
導電膜は不純物がドーピングされたポリシリコンを使用
したり、窒化チタニウム、その他にシリサイドのような
金属を利用して形成できる。
【００２４】なお、本発明は前記の実施形態に限らず、
本発明が属する技術的思想内で当分野の通常の知識を有
する者により多くの変形が可能である。
【００２５】
【発明の効果】従って、前述した本発明によると、高温
酸化工程を利用して、層間絶縁膜上には二酸化チタニウ
ムのような第２導電膜の酸化物を形成して下部電極間の
短絡欠陥を抑制し、下部電極の表面では第２導電膜を含
むシリサイド層と高誘電率を有する第２導電膜の酸化物
を同時に形成させて、これを誘電体膜として使用するこ
とによって、半導体素子のキャパシタ形成工程で高いキ
ャパシタンスを達成できる。
【図面の簡単な説明】
【図１】 本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法を説明するために示す断面図であ
る。
【図２】 本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法を説明するために示す断面図であ
る。
【図３】 本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法を説明するために示す断面図であ
る。
【図４】 本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法を説明するために示す断面図であ
る。
【図５】 本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法を説明するために示す断面図であ
る。
【図６】 本発明による高温酸化を用いた半導体素子の
キャパシタ形成方法を説明するために示す断面図であ
る。
【符号の説明】
１００ 半導体基板 １０２ 層間絶縁膜 １０４ 下部電極パターン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 層間絶縁膜が形成された半導体基板に第
    １導電膜よりなるキャパシタ下部電極パターンを形成す
    る工程と、 前記キャパシタ下部電極が形成された半導体基板の全面
    に第２導電膜を積層する工程と、 前記第２導電膜が形成された半導体基板を高温酸化させ
    て、キャパシタ下部電極パターンの表面には第２導電膜
    と混合されたシリサイド及び第２導電膜の酸化物を形成
    し、層間絶縁膜の表面には第２導電膜の酸化物だけを形
    成する工程と、 前記高温酸化が進行された半導体基板に誘電体膜を積層
    する工程と、 前記誘電体膜が積層された半導体基板に第３導電膜を利
    用して積層して上部電極を形成する工程を具備すること
    を特徴とする高温酸化を用いた半導体素子のキャパシタ
    形成方法。
  2. 【請求項２】 前記第１導電膜は、不純物がドーピング
    されたポリシリコンを使用することを特徴とする請求項
    １に記載の高温酸化を用いた半導体素子のキャパシタ形
    成方法。
  3. 【請求項３】 前記第２導電膜は、チタニウム、タング
    ステン、タンタル、モリブデン、白金、コバルト、パラ
    ジウム、ニッケル及びハフニウムの中で選択されたいず
    れか一つを使用することを特徴とする請求項１に記載の
    高温酸化を用いた半導体素子のキャパシタ形成方法。
  4. 【請求項４】 前記高温酸化は、半導体基板を熱処理装
    備のチャンバに入れて６５０〜８５０℃酸素雰囲気で３
    ０秒から５分間急速酸化処理を進行することを特徴とす
    る請求項１に記載の高温酸化を用いた半導体素子のキャ
    パシタ形成方法。
  5. 【請求項５】 前記高温酸化は、半導体基板をファーネ
    スに入れて６５０〜８５０℃酸素雰囲気で５分から１時
    間乾式酸化処理を進行することを特徴とする請求項１に
    記載の高温酸化を用いた半導体素子のキャパシタ形成方
    法。
  6. 【請求項６】 前記高温酸化は、半導体基板をファーネ
    スに入れて６００〜８００℃で５分から１時間湿式酸化
    処理を進行することを特徴とする請求項１に記載の高温
    酸化を用いた半導体素子のキャパシタ形成方法。
  7. 【請求項７】 前記誘電体膜は、酸化膜、窒化膜、五酸
    化二タンタルの中の少なくとも一つを含む単一膜または
    複合膜を使用して構成することを特徴とする請求項１に
    記載の高温酸化を用いた半導体素子のキャパシタ形成方
    法。
  8. 【請求項８】 前記誘電体膜を積層する工程の後に、誘
    電体膜を後処理する工程をさらに具備することを特徴と
    する請求項１に記載の高温酸化を用いた半導体素子のキ
    ャパシタ形成方法。
  9. 【請求項９】 前記後処理工程で紫外線オゾン処理や酸
    化工程を進行することを特徴とする請求項８に記載の高
    温酸化を用いた半導体素子のキャパシタ形成方法。
  10. 【請求項１０】 前記第３導電膜は、不純物がドーピン
    グされたポリシリコンまたは金属を使用することを特徴
    とする請求項１に記載の高温酸化を用いた半導体素子の
    キャパシタ形成方法。
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