IT201800001115A1

IT201800001115A1 - Un circuito oscillatore, e relativo circuito integrato

Info

Publication number: IT201800001115A1
Application number: IT201800001115A
Authority: IT
Inventors: Giovanni Carlo Tripoli; Cecilia Teresa Rita Gatti; Paul Georges Marie Rose; Roberto Faravelli
Original assignee: St Microelectronics Srl
Priority date: 2018-01-16
Filing date: 2018-01-16
Publication date: 2019-07-16
Also published as: US20190222203A1; US10630267B2

Description

DESCRIZIONE dell’invenzione industriale dal titolo:

“Un circuito oscillatore, e relativo circuito integrato”

TESTO DELLA DESCRIZIONE

Campo tecnico

Le forme di attuazione della presente descrizione sono relative ai circuiti oscillatori. Specificamente, varie forme di attuazione della presente descrizione sono relative agli oscillatori ad anello controllati in corrente con compensazione/correzione in temperatura.

Sfondo

Molti circuiti integrati richiedono un oscillatore stabile, che fornisce un segnale elettronico oscillante. Per esempio, i circuiti sequenziali digitali, come i microprocessori, possono richiedere un segnale di clock. Tuttavia, anche i circuiti analogici possono richiedere un segnale oscillante, per es., un segnale oscillante di riferimento usato per generare e/o elaborare segnali. Per esempio, nei sistemi a sensori MEMS un segnale oscillante può essere usato come un riferimento di tempo preciso per una catena di acquisizione elettrica. Per esempio, il segnale di riferimento di temporizzazione può essere fornito a un generatore di fase.

Nel caso dei circuiti analogici, la precisione del segnale oscillante può così impattare direttamente sulle prestazioni del circuito. Tuttavia, anche nel caso dei circuiti digitali la precisione del segnale di clock può influenzare il comportamento del circuito, per es., nel caso dei clock in tempo reale o dei sistemi di trasmissione di dati.

Spesso tali oscillatori sono implementati con un oscillatore ad anello. Per esempio, gli oscillatori ad anello permettono una reiezione elevata alle variazioni dell’alimentazione e un basso spread sulle tolleranze dei processi tecnologici e una bassa deriva (“drift”) con la temperatura.

Per esempio, la Figura 1 rappresenta un esempio di un oscillatore comprendente un oscillatore ad anello 2 che genera un segnale oscillante OSC e una sorgente di corrente di riferimento 1 che genera almeno una corrente di riferimento iosc per l’oscillatore ad anello 2.

Sintesi

In considerazione di ciò che precede, uno scopo delle varie forme di attuazione della presente descrizione è di fornire soluzioni per generare un segnale oscillante compensato in temperatura.

Secondo una o più forme di attuazione, uno o più degli scopi precedenti sono raggiunti per mezzo di un circuito oscillatore avente le caratteristiche esposte specificamente nelle rivendicazioni che seguono. Le forme di attuazione concernono inoltre un relativo circuito integrato.

Le rivendicazioni sono parte integrante dell’insegnamento tecnico della descrizione qui fornita.

Come menzionato in precedenza, varie forme di attuazione della presente descrizione sono relative a un circuito oscillatore. Specificamente, il circuito oscillatore comprende un oscillatore ad anello e una sorgente di corrente di riferimento.

In varie forme di attuazione, l’oscillatore ad anello comprende un numero dispari di stadi invertitori comprendenti un primo stadio invertitore, un ultimo stadio invertitore e uno o più stadi invertitori intermedi, in cui il terminale di ingresso di ciascuno stadio invertitore intermedio è connesso al terminale di uscita di uno stadio invertitore a monte e il terminale di uscita di ciascuno stadio invertitore intermedio è connesso al terminale di ingresso di uno stadio invertitore a valle, in cui il terminale di ingresso del primo stadio invertitore è connesso al terminale di uscita dell’ultimo stadio invertitore.

In varie forme di attuazione, ciascuno stadio invertitore comprende un FET a canale n che ha una prima soglia di riferimento che varia con la temperatura. Specificamente, il terminale di gate del FET a canale n è connesso al terminale di ingresso del rispettivo stadio invertitore, il terminale di drain del FET a canale n è connesso al terminale di uscita del rispettivo stadio invertitore e il terminale di source del FET a canale n è connesso a una tensione di riferimento, come la massa. Inoltre, una capacità è connessa tra i terminali di drain e di source del FET a canale n.

In varie forme di attuazione, la sorgente di corrente di riferimento è configurata in modo da generare una pluralità di corrente, in cui ciascuna della pluralità di correnti è applicata direttamente al terminale di drain di un rispettivo FET a canale n di un rispettivo stadio invertitore. Di conseguenza, in varie forme di attuazione, il terminale di drain del FET a canale n dell’ultimo stadio invertitore fornisce un segnale oscillante che ha una frequenza che dipende dal ritardo introdotto da ciascuno stadio invertitore dell’oscillatore ad anello, che dipende a sua volta dal valore della capacità, dalla corrente usata per caricare selettivamente la capacità e dalla prima soglia di riferimento.

Specificamente, in varie forme di attuazione, la sorgente di corrente di riferimento comprende un FET di riferimento a canale n che ha una seconda soglia di riferimento che varia con la temperatura, in cui il terminale di source del transistore di riferimento è connesso alla tensione di riferimento, come alla massa, e a mezzi di polarizzazione configurati per generare una corrente di polarizzazione per il FET di riferimento a canale n, in cui la corrente di polarizzazione è applicata al terminale di drain del FET di riferimento a canale n.

In varie forme di attuazione, la sorgente di corrente di riferimento comprende inoltre un resistore connesso tra i terminali di gate e di source del FET di riferimento a canale n, e un ulteriore FET a canale n, in cui il terminale di gate dell’ulteriore FET a canale n è connesso al terminale di drain del FET di riferimento a canale n e il terminale di source dell’ulteriore FET a canale n è connesso al terminale di gate del FET di riferimento a canale n. Di conseguenza, l’ulteriore FET a canale n è configurato in modo da generare una corrente di riferimento che scorre attraverso il resistore, regolando con ciò la tensione sul resistore alla seconda tensione di soglia.

In varie forme di attuazione, la sorgente di corrente di riferimento comprende anche uno specchio di corrente connesso al terminale di drain dell’ulteriore FET a canale n e configurato in modo da generare la pluralità di correnti rispecchiando la corrente di riferimento.

Per esempio, lo specchio di corrente può comprendere un FET a canale p di ingresso, in cui il terminale di source del FET a canale p di ingresso è connesso a una tensione di alimentazione, il terminale di drain del FET a canale p di ingresso è connesso al terminale di drain dell’ulteriore FET a canale n e il terminale di gate del FET a canale p di ingresso è connesso al terminale di drain del FET a canale p di ingresso. In questo caso, lo specchio di corrente può comprendere inoltre un rispettivo FET a canale p di uscita per ciascuna della pluralità di correnti, in cui il terminale di source di ciascuno dei FET a canale p di uscita è connesso alla tensione di alimentazione, il terminale di gate di ciascuno dei FET a canale p di uscita è connesso al terminale di gate del FET a canale p di ingresso e il terminale di drain di ciascuno dei FET a canale p di uscita è connesso al terminale di drain di un rispettivo FET a canale n di un rispettivo stadio invertitore.

La corrente di polarizzazione può così essere generata rispecchiando la corrente di riferimento. Per esempio, in questo caso, il circuito può comprendere un ulteriore FET a canale p di uscita per lo specchio di corrente, in cui il terminale di source dell’ulteriore FET a canale p di uscita è connesso alla tensione di alimentazione, il terminale di gate dell’ulteriore FET a canale p di uscita è connesso al terminale di gate del FET a canale p di ingresso e il terminale di drain dell’ulteriore FET a canale p di uscita è connesso al terminale di drain del FET di riferimento a canale n. Tuttavia, la corrente di polarizzazione può anche essere generata in altri modi, per es., per mezzo di un ulteriore specchio di corrente configurato per generare la corrente di polarizzazione rispecchiando una corrente ulteriore. Per esempio, una tale corrente ulteriore può essere generata da un ulteriore FET e da un ulteriore resistore.

Di conseguenza, nella forma di attuazione considerata, la corrente di riferimento dipende dalla resistenza del resistore e dalla seconda soglia di riferimento. Di conseguenza, usando una prima soglia di riferimento e una seconda soglia di riferimento che hanno lo stesso comportamento in temperatura, il comportamento in temperatura della sorgente di corrente di riferimento può compensare il comportamento in temperatura dell’oscillatore ad anello. Per esempio, a questo scopo, il FET a canale n degli stadi invertitori e il FET di riferimento a canale n possono essere implementati con la stessa tecnologia e la stessa dimensione, per cui la seconda soglia di riferimento varia con la temperatura come la prima soglia di riferimento.

Breve descrizione delle figure

Forme di attuazione della presente descrizione saranno ora descritte con riferimento ai disegni annessi, che sono forniti puramente a titolo di esempio non limitativo, e nei quali:

- la Figura 1 è già stata descritta in precedenza;

- la Figura 2 rappresenta un esempio di un oscillatore ad anello;

- le Figure 3 e 4 rappresentano forme di attuazione di sorgenti di corrente di riferimento per un oscillatore ad anello;

- la Figura 5 rappresenta una forma di attuazione di un oscillatore ad anello secondo la presente descrizione;

- le Figure 6 e 7 rappresentano forme di attuazione di un riferimento band-gap atto a essere usato in una sorgente di corrente di riferimento;

- la Figura 8 rappresenta una prima forma di attuazione di sorgenti di corrente di riferimento per un oscillatore ad anello; e

- la Figura 9 rappresenta una seconda forma di attuazione di sorgenti di corrente di riferimento per un oscillatore ad anello.

Descrizione dettagliata

Nella descrizione che segue, sono dati numerosi dettagli specifici, allo scopo di fornire una comprensione approfondita delle forme di attuazione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture ben note non sono rappresentate o descritte in dettaglio per evitare di rendere poco chiari certi aspetti delle forme di attuazione.

Un riferimento in tutta questa descrizione a “una forma di attuazione” significa che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Così, le frasi “in una forma di attuazione” che compaiono in vari luoghi in tutta questa descrizione non fanno necessariamente riferimento tutte alla stessa forma di attuazione. Inoltre, le particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione.

I riferimenti usati qui sono forniti semplicemente per convenienza e non definiscono l’ambito o il significato delle forme di attuazione.

Nelle seguenti Figure da 2 a 9 parti, elementi o componenti che sono già stati descritti con riferimento alla Figura 1 sono indicati con gli stessi riferimenti usati precedentemente in tali Figure; la descrizione di tali elementi descritti precedentemente non sarà ripetuta in seguito al fine di non sovraccaricare la presente descrizione dettagliata.

Come menzionato in precedenza, varie forme di attuazione della presente domanda sono relative a un circuito oscillatore che genera un segnale di clock/oscillante. In varie forme di attuazione, il circuito oscillatore è configurato al fine di mantenere la frequenza del segnale oscillante sostanzialmente costante rispetto alla temperatura.

La Figura 2 rappresenta un esempio di un oscillatore ad anello 2. Specificamente, un oscillatore ad anello 2 comprende una pluralità di stadi invertitori IS. Specificamente, il numero degli stadi invertitori IS è dispari e almeno tre, per esempio, 3, 5 o 7 stadi invertitori IS. Così, generalmente, l’oscillatore ad anello 2 comprende un primo stadio invertitore ISa, un ultimo stadio invertitore ISc, e uno o più stadi invertitori intermedi ISb. Ciascuno degli stadi invertitori IS comprende un terminale di ingresso e un terminale di uscita. Inoltre, gli stadi invertitori IS sono connessi in cascata al fine di formare un anello, cioè:

- il terminale di ingresso di ciascuno stadio invertitore intermedio ISb è connesso (per es., direttamente) al terminale di uscita di uno stadio invertitore IS a monte/precedente e il terminale di uscita di ciascuno stadio invertitore intermedio ISb è connesso (per es., direttamente) al terminale di ingresso di uno stadio invertitore IS a valle/seguente; e

- il terminale di ingresso del primo stadio invertitore ISa è connesso (per es., direttamente) al terminale di uscita dell’ultimo stadio invertitore ISc.

Per esempio, nell’esempio considerato, ciascuno stadio invertitore IS comprende un transistore a effetto di campo (FET, “Field Effect Transistor”) a canale p 200, come un transistore a effetto di campo a semiconduttore a ossidi metallici (MOSFET, “Metal-Oxide-Semiconductor Field Effect Transistor”) a canale p, cioè un PMOS, e un FET a canale n 202, come un MOSFET a canale n, cioè un NMOS. Di conseguenza, nell’esempio considerato, l’oscillatore ad anello comprende transistori a canale p 200a, 200b e 200c e transistori a canale n 202a, 202b e 202c rispettivamente per gli stadi invertitori ISa, ISb e ISc.

Specificamente, nell’esempio considerato, il terminale di gate del transistore a canale p 200 e il terminale di gate del transistore a canale n 202 di ciascuno stadio invertitore IS sono connessi al terminale di ingresso del rispettivo stadio invertitore IS. Il terminale di source del transistore a canale p 200 è configurato in modo da ricevere una rispettiva corrente di riferimento iosc, e il terminale di source del transistore a canale n 202 è connesso a una tensione di riferimento, come la massa. Il terminale di drain del transistore a canale p 200 e il terminale di drain del transistore a canale n 202 di ciascuno stadio invertitore IS sono connessi al terminale di uscita del rispettivo stadio invertitore IS. Nell’esempio considerato, ciascuno degli stadi invertitori ISa, ISb e ISc è così pilotato da una rispettiva corrente di riferimento iosca, ioscb e ioscc.

Generalmente, una capacità C è associata a ciascun terminale di uscita, che è connesso al terminale di ingresso di uno stadio invertitore IS successivo. Generalmente, la capacità C può così corrispondere alle capacità parassite di drain-source dei transistori 200 e 202 dello stadio invertitore e alle capacità parassite di gate-source dei transistori 200 e 202 dello stadio invertitore IS seguente. Tuttavia, può essere usato anche un condensatore aggiuntivo, per es., un condensatore connesso tra i terminali di drain e di source di ciascun transistore 202. Così, caricando alternativamente la capacità C tramite il FET a canale p 200 e scaricando la capacità C tramite il FET a canale n 202, i vari stadi di invertitori IS commuteranno in sequenza, in cui l’ultimo stadio invertitore ISc pilota di nuovo la commutazione del primo stadio invertitore ISa. Il funzionamento di tali oscillatori ad anello è ben noto nella tecnica. Per esempio, si può fare riferimento ai documenti EP 2 482 453 A1, US 2006/0226921 A1 o US 2009/0302954 A1, che sono incorporati qui tramite citazione.

A causa del fatto che la frequenza di commutazione dell’oscillatore ad anello dipende dal tempo di carica del condensatore C e così dal valore della corrente di riferimento iosc, le correnti di riferimento iosc per l’oscillatore ad anello dovrebbero essere costanti.

Per esempio, le Figure 3 e 4 rappresentano due forme di attuazione possibili di sorgenti di corrente di riferimento 1.

Specificamente, nelle forme di attuazione considerate, la sorgente di corrente di riferimento 1 comprende:

- una sorgente di tensione di riferimento band-gap 100; - un amplificatore operazionale 102;

- un generatore di corrente variabile 104; e

- un resistore R.

Specificamente, il generatore di corrente variabile 104 è configurato per generare una corrente iref in funzione del segnale fornito all’uscita dell’amplificatore operazionale 102.

Per esempio, il generatore di corrente variabile 104 è implementato con un FET a canale n, come un NMOS, nella Figura 3 e il generatore di corrente variabile 104 è implementato con un FET a canale p, come un PMOS, nella Figura 4. L’uscita del generatore di corrente variabile 104 è connessa (per es., direttamente) tramite il resistore R a una tensione di riferimento, come la massa.

Nell’esempio considerato, la sorgente di tensione di riferimento 100 genera una tensione di riferimento Vref, che è applicata (per es., direttamente) a un primo terminale di ingresso dell’amplificatore operazionale 102. Per contro, il secondo terminale di ingresso dell’amplificatore operazionale 102 è connesso (per es., direttamente) al terminale di uscita del generatore di corrente 104 e riceve così la tensione al resistore R.

Per esempio, come rappresentato nella Figura 3, quando è usato un FET a canale n 104, la tensione di riferimento Vref può essere applicata al terminale di ingresso positivo/non invertente dell’amplificatore operazionale 102 e il terminale di uscita del generatore di corrente 104 può essere connesso al terminale di ingresso negativo/invertente dell’amplificatore operazionale 102.

Per contro, come rappresentato nella Figura 4, quando è usato un FET a canale p 104, la tensione di riferimento Vref può essere applicata al terminale di ingresso negativo/invertente dell’amplificatore operazionale 102 e il terminale di uscita del generatore di corrente 104 può essere connesso al terminale di ingresso positivo/non invertente dell’amplificatore operazionale 102.

Di conseguenza, l’amplificatore operazionale 102 applica (tramite l’anello di retroazione che comprende il generatore di corrente variabile 104 e il resistore R) la tensione di riferimento Vref al resistore R. Di conseguenza, nella condizione stazionaria la corrente iref generata dal generatore di corrente 104 sarà:

iref = Vref / R (1) Negli esempi considerati, la sorgente di corrente di riferimento 1 può così comprendere anche uno specchio di corrente 106 al fine di generare una pluralità di correnti di riferimento iosc per gli stadi invertitori IS, cioè le correnti di riferimento iosca, ioscb e ioscc.

Nelle forme di attuazione considerate, lo specchio di corrente 106 è implementato con dei FET a canale p, come PMOS. Specificamente, lo specchio di corrente 106 comprende un FET a canale p di ingresso 108, e una pluralità di FET a canale p di uscita 110, per es., transistori 110a, 110b e 110c, in cui i terminali di gate dei transistori di uscita 110 sono pilotati con la stessa tensione di gate-source del transistore di ingresso 108, cioè i terminali di gate dei transistori di uscita 110 sono connessi (per es., direttamente) al terminale di gate del transistore di ingresso 108. I terminali di source dei FET a canale p di ingresso e di uscita 108 e 110 sono connessi a una tensione di alimentazione VCC. Il terminale di drain di ciascuno dei FET a canale p di uscita 110 fornisce una rispettiva corrente di riferimento iosc, per es., i transistori 110a, 110b e 110c forniscono le correnti di riferimento iosca, ioscb e ioscc. I terminali di drain dei FET 110a, 110b e 110c possono così essere connessi (per es., direttamente) rispettivamente ai terminali di source dei transistori 200a, 200b e 200c dell’oscillatore ad anello 2.

Come rappresentato nella Figura 3, quando è usato un FET a canale n 104, il terminale di drain e il terminale di gate del FET a canale p di ingresso 108 possono essere connessi (per es., direttamente) al terminale di drain del FET a canale n 104, per cui la corrente iref scorre anche attraverso il transistore FET di ingresso 108.

Per contro, come rappresentato nella Figura 4, quando è usato un FET a canale p 104, il FET a canale p di ingresso 108 può corrispondere direttamente alla sorgente di corrente variabile 104, cioè il terminale di drain del FET a canale p di ingresso 108 rappresenta il terminale di uscita del generatore di corrente variabile 104 (connesso al resistore R) e il terminale di gate del FET a canale p di ingresso 108 è connesso all’uscita dell’amplificatore operazionale 102. Anche in questo caso, la corrente iref che scorre attraverso il resistore R scorre anche attraverso il transistore FET di ingresso 108. Generalmente, anche in questo caso, il FET a canale p di ingresso 108 dello specchio di corrente 106 può anche essere in aggiunta al FET a canale p 104 (in modo simile a quanto è stato rappresentato nella Figura 3).

Tali oscillatori che comprendono stadi invertenti IS in cascata hanno il vantaggio che la frequenza del segnale di clock è abbastanza indipendente dalle variazioni della tensione di alimentazione VCC, aumentando con ciò il rapporto di reiezione dell’alimentazione (PSRR, “Power Supply Rejection Ratio”) della frequenza di uscita dell’oscillatore.

Tuttavia, come descritto anche nei documenti citati in precedenza, una sorgente di tensione di riferimento band-gap 100 presenterà intrinsecamente una variazione della tensione di riferimento Vref in funzione della temperatura della sorgente di tensione di riferimento 100, variando con ciò la corrente di riferimento iref. I documenti citati forniscono così soluzioni per compensare queste variazioni. Per esempio, nel documento US 2009/0302954 A1 è proposto l’uso di resistori variabili R, che compensano la variazione della tensione di riferimento Vref, mantenendo costante con ciò la corrente iref e similmente le correnti iosc.

In varie forme di attuazione, è usato un approccio differente per ridurre/compensare la variazione della frequenza del segnale oscillante OSC rispetto alla temperatura.

Specificamente, il circuito oscillatore ha di nuovo la struttura rappresentata nella Figura 1, cioè il circuito oscillatore della presente descrizione comprende:

- un oscillatore ad anello 2’ configurato in modo da generare un segnale oscillante OSC, in cui l’oscillatore ad anello 2’ comprende una pluralità di stadi invertitori IS’, in cui ciascuno stadio invertitore IS’ è pilotato tramite una rispettiva corrente di riferimento iosc, e

- una sorgente di corrente di riferimento 1 configurata in modo da generare le correnti di riferimento iosc per gli stadi invertitori IS dell’oscillatore ad anello 2’.

Come menzionato in precedenza, nella soluzione di tecnica nota la compensazione in temperatura è ottenuta mantenendo sostanzialmente costante la corrente (costanti le correnti) di riferimento iosc su un dato intervallo di temperatura, tipicamente il possibile intervallo di temperature operative del circuito oscillatore, per es., tra 0 C e 40 C, eventualmente anche tra -20 C e 80 C.

Per contro, in varie forme di attuazione della presente descrizione, invece di mantenere costanti le correnti di riferimento iosc rispetto alla temperatura, la sorgente di corrente di riferimento 1 e l’oscillatore ad anello 2’ sono configurati in modo compensarsi l’una con l’altro.

Specificamente, in varie forme di attuazione, la sorgente di corrente di riferimento 1 ha l’architettura descritta con riferimento alle Figure 3 o 4, e si applica completamente la rispettiva descrizione. Specificamente, in varie forme di attuazione, la sorgente di corrente di riferimento 1 comprende:

- una sorgente di tensione di riferimento band-gap 100 configurata in modo da generare una tensione di riferimento Vref;

- un amplificatore operazionale 102;

- un generatore di corrente variabile 104; e

- un resistore R.

Specificamente, in linea con la descrizione delle Figure 3 e 4, la sorgente di tensione di riferimento 100, l’amplificatore operazionale 102, il generatore di corrente variabile 104 e il resistore sono configurati in modo da applicare la tensione di riferimento Vref al resistore R, generando con ciò una corrente di riferimento iref in funzione della tensione di riferimento Vref, cioè:

iref = Vref / R (2) In varie forme di attuazione, la sorgente di corrente di riferimento 1 comprende anche uno specchio di corrente 106 che comprende un transistore di ingresso 108 e una pluralità di transistori di uscita 110a, 110b e 110c per generare le correnti di riferimento iosca, ioscb e ioscc per i vari stadi invertitori IS’ dell’oscillatore ad anello 2’ rispecchiando/riproducendo la corrente iref.

Per esempio, quando è usato un FET a canale n come sorgente di corrente variabile 104, il transistore di ingresso 108 dello specchio di corrente 106 è connesso (per es., direttamente) in serie con il transistore 104 (si veda la Figura 3). Per contro, quando è usato un FET a canale p come sorgente di corrente 104, il transistore di ingresso 108 dello specchio di corrente 106 può essere connesso (per es., direttamente) in serie con il transistore 104 questo transistore 104 o il transistore di ingresso 108 può corrispondere direttamente al transistore 104 (si veda anche la Figura 4).

La Figura 5 rappresenta una forma di attuazione dell’oscillatore ad anello 2’. Specificamente, nella forma di attuazione considerata, l’oscillatore ad anello 2’ comprende di nuovo una pluralità di stadi invertitori IS’. Specificamente, il numero degli stadi invertitori IS’ è di nuovo dispari e almeno tre, per esempio, 3, 5 o 7 stadi invertitori IS’. Così, anche l’oscillatore ad anello 2’ comprende un primo stadio invertitore IS’a, un ultimo stadio invertitore IS’c e uno o più stadi invertitori intermedi IS’b. Ciascuno degli stadi invertitori IS’ comprende un terminale di ingresso e un terminale di uscita. Inoltre gli stadi invertitori IS’ sono connessi in cascata, in cui:

- il terminale di ingresso di ciascuno stadio invertitore intermedio IS’b è connesso (per es., direttamente) al terminale di uscita dello stadio invertitore IS’ a monte/precedente e il terminale di uscita di ciascuno stadio invertitore intermedio IS’b è connesso (per es., direttamente) al terminale di ingresso dello stadio invertitore IS’ a valle/seguente; e

- il terminale di ingresso del primo stadio invertitore IS’a è connesso (per es., direttamente) al terminale di uscita dell’ultimo stadio invertitore IS’c.

Nella forma di attuazione considerata, il terminale di uscita dell’ultimo stadio invertitore IS’c fornisce un segnale oscillante OSC.

In varie forme di attuazione, ciascuno stadio invertitore IS’ comprende soltanto un FET a canale n 204, come un NMOS. Di conseguenza, nella forma di attuazione considerata, l’oscillatore ad anello 2’ comprende transistori a canale n 204a, 204b e 204c per gli stadi invertitori IS’a, IS’b e IS’c.

Specificamente, nella forma di attuazione considerata, i terminali di gate dei transistori a canale n 204 sono connessi (per es., direttamente) al terminale di ingresso del rispettivo stadio invertitore IS. I terminali di drain dei transistori a canale n 204 sono configurati in modo da ricevere una rispettiva corrente di riferimento iosc, e i terminali di source dei transistori a canale n 204 sono connessi (per es., direttamente) a una tensione di riferimento, come la massa. I terminali di drain dei transistori a canale n 204 sono connessi (per es., direttamente) al terminale di uscita del rispettivo stadio invertitore IS’. Nella forma di attuazione considerata, ciascuno degli stadi invertitori così non comprende dei FET a canale p e le correnti di riferimento iosca, ioscb e ioscc sono applicate (per es., direttamente) ai terminali di drain dei transistori a canale n 204a, 204b e 204c degli stadi invertitori IS’. Per esempio, il terminale di drain di ciascuno dei transistori a canale n 204 può essere connesso direttamente al terminale di drain di un rispettivo transistore a canale p 110 dello specchio di corrente 106.

Generalmente, anche in questo caso, una capacità C è associata a ciascun terminale di uscita di uno stadio invertitore IS’ (che è anche connesso al terminale di ingresso di uno stadio invertitore IS’ seguente), cioè una capacità C è connessa tra i terminali di drain e di source di ciascuno dei transistori 204, che sono anche connessi ai terminali di gate e di source dei transistori 204 dello stadio invertitore IS’ seguente. Generalmente, la capacità C può così corrispondere alla somma delle capacità parassite di gate-source e di drain-source dei transistori 204 e/o a un condensatore aggiuntivo.

In varie forme di attuazione, il circuito oscillatore può anche comprendere uno stadio di uscita OS. Specificamente, nella forma di attuazione considerata, lo stadio di uscita OS comprende un terminale di ingresso connesso al terminale di uscita dell’ultimo stadio invertitore IS’c dell’oscillatore ad anello 2’, ricevendo con ciò il segnale oscillante OSC, e a un terminale di uscita che fornisce un segnale oscillante stabilizzato OSC’.

Per esempio, un tale stadio di uscita OS opzionale può comprendere:

- uno stadio invertitore aggiuntivo IS’d, per es., che comprende un FET a canale n 204d, in cui il terminale di gate del transistore 204d è connesso (per es., direttamente) al terminale di uscita dell’ultimo stadio invertitore IS’c, in cui il terminale di source del transistore 204a è connesso (per es., direttamente) alla tensione di riferimento, per es., la massa, e il terminale di drain riceve un ulteriore corrente di riferimento ioscd generata dalla sorgente di corrente di riferimento 1, per es., aggiungendo un transistore di uscita aggiuntivo 110d allo specchio di corrente 106; preferibilmente, la capacità Cd connessa tra i terminali di drain e di source di questo transistore 204d è piccola rispetto alle capacità C degli stadi invertitori IS’; e/o

- un comparatore 206, come un trigger di Schmitt.

Così, quando il transistore 204 di un dato primo stadio invertitore IS’ è chiuso in base alla tensione applicata al terminale di ingresso dello stadio invertitore IS’ (che è fornita dal terminale di uscita di uno stadio invertitore IS’ precedente), la capacità C associata al terminale di uscita del primo stadio invertitore IS’ è cortocircuitata e la corrente iosc fornita al primo stadio invertitore IS’ scorrerà attraverso il rispettivo transistore 204.

Di conseguenza, il transistore 204 del secondo stadio invertitore IS’ seguente sarà aperto. In questa condizione, la corrente iosc fornita al secondo stadio invertitore IS’ caricherà così la capacità C associata al terminale di uscita del secondo stadio invertitore IS’.

Una volta che la tensione VC sulla capacità C associata al terminale di uscita del secondo stadio invertitore IS’ raggiunge (o supera) la tensione di soglia Vth1 del transistore 204 del terzo stadio invertitore IS’ seguente, cioè VC ≥ Vth1, il rispettivo transistore 204 sarà chiuso.

Questa operazione continua per gli altri stadi invertitori IS’ e, a causa del numero dispari di stadi invertitori IS’, il transistore 204 di ciascuno stadio invertitore IS’ è commutato alternativamente a on e off.

Così, nella forma di attuazione considerata, il ritardo D introdotto da ciascuno stadio invertitore IS’ dipende dal valore della capacità C, dalla corrente di riferimento iosc e dalla tensione di soglia Vth1 dei FET a canale n 204, e può essere approssimato con:

D = (C / iosc) · Vth1 (3) Per contro, la frequenza f del segnale oscillante OSC generato dall’oscillatore ad anello 2’ può essere calcolata in funzione del ritardo D di tutti gli stadi invertitori IS’ dell’oscillatore ad anello 2’:

f = 1 / (N · D) (4) dove N è il numero di stadi invertitori IS’ dell’oscillatore ad anello 2’.

Così, anche in questo caso, la frequenza di oscillazione f dipende direttamente dalle correnti iosc fornite agli stadi invertitori IS’ (cioè, le correnti iosca, ioscb e ioscc). Tuttavia, nella forma di attuazione considerata, la frequenza di oscillazione f dipende anche dalle tensioni di soglia Vth1 dei transistori a canale n 204.

Nelle soluzioni di tecnica nota, gli stadi invertitori IS’ sono polarizzati con correnti iosc che provengono da una sorgente di corrente di riferimento 1 configurata per fornire correnti iosc più stabili possibili rispetto allo spread e alla temperatura, nella misura in cui le dipendenze dalla temperatura dei transistori 200 e 202 si compensano parzialmente le une con le altre.

Per contro, secondo varie forme di attuazione della presente descrizione, le correnti iosc generate dalla sorgente di corrente di riferimento 1’ non sono costanti con la temperatura, ma variano al fine di compensare la (o almeno di ridurre l’impatto della) variazione della tensione di soglia Vth1 dei transistori 204 degli stadi invertitori IS’, mantenendo con ciò sostanzialmente costante la frequenza f rispetto alla temperatura, per es., per tipiche temperature operative tra 0 C e 40 C, eventualmente anche tra -20 C e 80 C, preferibilmente tra -30 C e 120 C. In questo contesto, il termine sostanzialmente costante indica che la frequenza f varia meno dello 0,5% per l’intervallo di temperatura indicato.

Specificamente, nelle forme di attuazione discusse in precedenza, la sorgente di corrente di riferimento 1 genera correnti iosc rispecchiando la corrente iref, che è proporzionale alla tensione di riferimento Vref. In varie forme di attuazione, la tensione di riferimento Vref è generata da un riferimento band-gap 100. Specificamente, in varie forme di attuazione, il riferimento band-gap comprendendo a questo scopo un FET di riferimento 112, come un FET a canale n, per es., un NMOS, in cui:

Vref = Vth2 (5) dove la tensione Vth2 corrisponde alla tensione di soglia (gate-source) del FET di riferimento 112 del riferimento band-gap 100.

Di conseguenza, combinando le equazioni (2) e (5), l’equazione (3) può essere riformulata come:

D = [C / (Vth2 / R)] · Vth1 (6) Di conseguenza, usando all’interno del riferimento band-gap 100 un FET di riferimento 112 che ha lo stesso comportamento in temperatura del transistore 204, il ritardo D sarà indipendente dalle variazioni di Vth1 e Vth2 rispetto alla temperatura. Per esempio, preferibilmente il FET di riferimento 112 del riferimento band-gap 100 è implementato con la stessa tecnologia e nello stesso circuito integrato del transistore 204. Preferibilmente, entrambi i transistori 112 e 204 hanno anche le stesse dimensioni. Di conseguenza, preferibilmente:

Vth2(T) = Vth1(T) (7) cioè, la tensione di soglia Vth2 corrisponde alla tensione di soglia Vth1 anche in caso di variazioni della temperatura T.

In questo caso, l’equazione (6) può essere semplificata a:

D = C · R (8) In varie forme di attuazione, lo spread del ritardo D dovuto allo spread e/o alle tolleranze della tecnologia/processo può così essere sostanzialmente indipendente dai parametri dei transistori. Generalmente il ritardo D può ancora essere affetto da una differenza tra le soglie Vth1 e Vth2, ma lo spread dei valori Vth1 e Vth2 dovrebbe essere costante quando sono usati transistori con le stesse dimensioni e la stessa tecnologia, e implementando i transistori in un circuito integrato comune.

Di conseguenza, lo spread del ritardo D può dipendere soltanto dallo spread delle capacità C e della resistenza del resistore R. Similmente, il ritardo D può ancora dipendere da variazioni delle capacità C e in particolare della resistenza del resistore R con la temperatura.

In varie forme di attuazione, anche il FET di riferimento 112 del riferimento band-gap 100 può così essere progettato/dimensionato, in modo tale che la variazione della tensione Vth2(T) rispetto alla temperatura non compensi soltanto la variazione della soglia Vth1(T) ma anche la variazione della resistenza R(T). In alternativa, il resistore R può essere sostituito da una pluralità di resistori, che sono connessi in serie e/o in parallelo. Specificamente, questi resistori sono selezionati al fine di assicurare che la resistenza R complessiva dei resistori rimanga sostanzialmente costante con la temperatura. Per esempio, a questo scopo, uno o più dei resistori possono essere resistori con coefficiente positivo e/o negativo.

La Figura 6 rappresenta una prima forma di attuazione di una sorgente di tensione di riferimento band-gap 100 secondo la presente descrizione.

Specificamente, nella forma di attuazione considerata, la sorgente di tensione di riferimento band-gap 100 comprende un primo ramo che comprende il transistore di riferimento 112, in particolare un FET a canale n, come un NMOS, e un FET a canale p 120, come un PMOS, connessi (per es., direttamente) in serie tra la tensione di alimentazione VCC e una tensione di riferimento, come la massa. Per esempio, nella forma di attuazione considerata, il terminale di source del transistore 112 è connesso (per es., direttamente) a massa, il terminale di drain del transistore 112 è connesso (per es., direttamente) al terminale di drain del transistore 120 e il terminale di source del transistore 120 è connesso (per es., direttamente) alla tensione di alimentazione VCC.

Inoltre, nella forma di attuazione considerata, la sorgente di tensione di riferimento band-gap 100 comprende un secondo ramo che comprende un ulteriore FET a canale n 114, come un NMOS, un ulteriore FET a canale p 122, come un PMOS, e un resistore 116 connessi (per es., direttamente) in serie tra la tensione di alimentazione VCC e la tensione di riferimento, come la massa. Per esempio, nella forma di attuazione considerata, il terminale di source del transistore 114 è connesso (per es., direttamente) tramite il resistore 116 a massa, il terminale di drain del transistore 114 è connesso (per es., direttamente) al terminale di drain del transistore 122 e il terminale di source del transistore 122 è connesso (per es., direttamente) alla tensione di alimentazione VCC.

Specificamente, nella forma di attuazione considerata, i transistori a canale n 112 e 114 sono configurati come un primo specchio di corrente e i transistori a canale p 120 e 122 sono configurati come un secondo specchio di corrente 118. A questo scopo, il terminale di gate del transistore 114 è connesso (per es., direttamente) al terminale di gate del transistore 112, che è anche connesso (per es., direttamente) al terminale di drain del transistore 112. Similmente, il terminale di gate del transistore 120 è connesso (per es., direttamente) al terminale di gate del transistore 122, che è anche connesso (per es., direttamente) al terminale di drain del transistore 122.

Di conseguenza, nella forma di attuazione considerata, una prima corrente i1 scorrerà attraverso il primo ramo e una seconda corrente i2 scorrerà attraverso il secondo ramo, in cui le correnti i1 e i2 sono sostanzialmente uguali (determinate in funzione della resistenza del resistore 116), generando anche con ciò la corrente di polarizzazione per il transistore 112. Di conseguenza, il transistore 112 è polarizzato e la tensione tra i terminali di gate e di source del transistore 112 corrisponderà alla tensione di riferimento Vth2 del transistore 112. Di conseguenza, il terminale di gate del transistore 112 può fornire la tensione di riferimento Vref.

La Figura 7 rappresenta una seconda forma di attuazione della sorgente di tensione di riferimento band-gap 100.

Specificamente, nella forma di attuazione considerata, il terminale di gate del transistore 112 non è più connesso direttamente al terminale di drain del transistore 112, ma un transistore aggiuntivo 124, come un FET a canale n, per es. un NMOS, è connesso tra questi terminali. Specificamente, nella forma di attuazione considerata, il terminale di source del transistore 123 è connesso (per es., direttamente) al terminale di gate del transistore 112, il terminale di gate del transistore 124 è connesso (per es., direttamente) al terminale di drain del transistore 112 e il terminale di drain del transistore 124 è connesso (per es., direttamente) alla tensione di alimentazione VCC. Sostanzialmente, il transistore 124 implementa una retroazione bufferata per lo specchio di corrente 112/114. Specificamente, il transistore 124 agisce come una sorgente di corrente variabile che genera una corrente i3 al fine di mantenere la tensione al terminale di gate del transistore alla tensione di soglia Vth2 del transistore 112.

La Figura 8 rappresenta una prima forma di attuazione della sorgente di corrente di riferimento 1 usando la sorgente di riferimento band-gap 100 della Figura 7.

Come menzionato in precedenza, la sorgente di corrente di riferimento 1 comprende in aggiunta alla sorgente di riferimento band-gap 100:

- un amplificatore operazionale 100;

- una sorgente di corrente variabile 104;

- un resistore R; e

- uno specchio di corrente 106 opzionale.

Nella forma di attuazione della sorgente di riferimento band-gap 100 rappresentata nella Figura 7, il terminale di gate del transistore 112 fornisce già la tensione Vref corrispondente alla tensione di soglia Vth2 del transistore 112. Inoltre, la retroazione bufferata tramite il transistore 118 assicura che la tensione al terminale di gate del transistore 112 sia mantenuta alla tensione di soglia Vth2, indipendentemente dalle condizioni di carico al terminale di gate del transistore 112.

Così, il circuito implementa già la funzione dell’amplificatore operazionale 112 e della sorgente di corrente variabile 104. Specificamente, il transistore 124 corrisponde alla sorgente di corrente variabile 104.

Di conseguenza, nella forma di attuazione considerata, il resistore R può essere connesso direttamente tra i terminali di gate e di source del transistore 112.

Nella forma di attuazione considerata, la corrente che scorre attraverso il transistore 124/104 rappresenta così la corrente di riferimento i3 = iref. Di conseguenza, lo specchio di corrente 106 può riprodurre/rispecchiare questa corrente.

Per esempio, nella forma di attuazione considerata, è usato di nuovo uno specchio di corrente 106 con dei FET a canale p, per es. PMOS, in cui il transistore di ingresso 108 è connesso tra la tensione di alimentazione VCC e il terminale di drain del transistore 104. Specificamente, il terminale di source del transistore 108 è connesso (per es., direttamente) alla tensione di alimentazione VCC e il terminale di drain del transistore 108 è connesso (per es., direttamente) al terminale di drain del transistore 124/104. Infine, il terminale di gate del transistore 108 è connesso (per es., direttamente) al terminale di drain del transistore 108 e ai terminali di gate dei transistori di uscita 110a, 110b e 110c dello specchio di corrente 106. Nella forma di attuazione considerata, è rappresentato un ulteriore transistore di uscita 110d, che può essere usato per fornire la corrente di riferimento ioscd al transistore 204d dello stadio di uscita OS.

Di conseguenza, nella forma di attuazione discussa con riferimento alle Figure 7 e 8, lo specchio di corrente 118 (che comprende i transistori 120 e 122) è usato per generare una corrente di polarizzazione i1 che è applicata al terminale di drain del transistore di riferimento 112. Specificamente, nella forma di attuazione considerata, la corrente di polarizzazione i1 è generata rispecchiando la corrente i2. Inoltre, il transistore 124 (104) che agisce come una sorgente di corrente variabile genera una corrente i3 (iref) separata che è applicata a un resistore R connesso tra i terminali di gate e di source del transistore di riferimento 112. Specificamente, il transistore 124 è configurato per regolare la corrente i3 (iref) in modo tale che la tensione tra i terminali di gate e di source (cioè, la tensione sul resistore) corrisponda alla tensione di soglia Vth2 del transistore di riferimento 112.

In generale, la corrente di polarizzazione i1 per il transistore di riferimento 112 può essere generata così anche in modo differente.

Per esempio, la Figura 9 rappresenta una forma di attuazione, in cui lo specchio di corrente 118 genera la corrente di polarizzazione i1 rispecchiando direttamente la corrente i3 (iref) fornita dal transistore 124 (cioè, dalla sorgente di corrente variabile 104). Per esempio, in questo caso, il transistore di ingresso 108 dello specchio di corrente 106 può anche essere usato come transistore di ingresso 122 dello specchio di corrente 118, e implementando con ciò uno specchio di corrente comune. Inoltre, in questo caso, il secondo ramo che comprende il transistore 114 e il resistore 116 può essere omesso. Di conseguenza, nella forma di attuazione considerata, il terminale di gate del transistore di ingresso 108 dello specchio di corrente 106 (che corrisponde al transistore di ingresso 122 dello specchio di corrente 118) è così connesso non solo ai terminali di gate dei transistori di uscita 110 dello specchio di corrente 106, ma anche al transistore di uscita dello specchio di corrente 118.

Di conseguenza, nelle forme di attuazione considerate, la sorgente di corrente di riferimento 1 comprende:

- un transistore di riferimento a canale n 112, in cui il terminale di source del transistore di riferimento 112 è connesso a una tensione di riferimento, per es., a massa;

- mezzi di polarizzazione configurati in modo da generare una corrente di polarizzazione i1, in cui la corrente di polarizzazione è applicata al terminale di drain del transistore di riferimento 112;

- un resistore R connesso tra i terminali di gate e di source del transistore di riferimento 112;

- un transistore a canale n 124, in cui il terminale di gate del transistore 124 è connesso al terminale di drain del transistore 112 e il terminale di source è connesso al terminale di gate del transistore 112; specificamente, il transistore 124 agisce come una sorgente di corrente variabile che genera una corrente di riferimento iref, che scorre attraverso il resistore R, regolando con ciò la tensione sul resistore R alla tensione di soglia Vth2 del transistore di riferimento 112; e

- uno specchio di corrente 106 connesso al terminale di drain del transistore 124 e configurato in modo da generare una pluralità di correnti iosc rispecchiando la corrente di riferimento iref, in cui ciascuna corrente iosc è applicata al terminale di drain di un rispettivo transistore a canale n 204 dell’oscillatore ad anello 2’.

Nella forma di attuazione rappresentata nella Figura 8, la corrente di polarizzazione i1 è generata per mezzo di uno specchio di corrente 118, che è configurato in modo da rispecchiare una corrente i3 aggiuntiva, generata da un ulteriore transistore 114 e un ulteriore resistore 116. Per contro, nella forma di attuazione rappresentata nella Figura 9, la corrente di polarizzazione i1 è generata per mezzo di uno specchio di corrente 118/106, che è configurato per rispecchiare la corrente di riferimento iref.

Naturalmente, fermi restando i principi di fondo dell’invenzione, i dettagli di costruzione e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto è stato descritto e illustrato qui, puramente a titolo di esempio, senza uscire con ciò dall’ambito della presente invenzione, come definito dalle rivendicazioni che seguono.

Claims

RIVENDICAZIONI 1. Un circuito oscillatore comprendente: a) un oscillatore ad anello (2’) che comprende un numero dispari di stadi invertitori (IS’), detti stadi invertitori (IS’) comprendendo un primo stadio invertitore (ISa), un ultimo stadio invertitore (ISc) e uno o più stadi invertitori intermedi (ISb), in cui ciascuno stadio invertitore (IS’) comprende: - un terminale di ingresso e un terminale di uscita, - un transistore a effetto di campo a canale n (204) che comprende terminali di drain, di source e di gate, in cui detto transistore a effetto di campo a canale n (204) ha una prima soglia di riferimento (Vth1) che varia con la temperatura, in cui il terminale di gate di detto transistore a effetto di campo a canale n (204) è connesso al terminale di ingresso del rispettivo stadio invertitore (IS’), il terminale di drain di detto transistore a effetto di campo a canale n (204) è connesso al terminale di uscita del rispettivo stadio invertitore (IS’) e il terminale di source di detto transistore a effetto di campo a canale n (204) è connesso a una tensione di riferimento, come la massa, e - una capacità (C) connessa tra i terminali di drain e di source di detto transistore a effetto di campo a canale n (204); in cui il terminale di ingresso di ciascuno stadio invertitore intermedio (IS’b) è connesso al terminale di uscita di uno stadio invertitore (IS’) a monte e il terminale di uscita di ciascuno stadio invertitore intermedio (IS’b) è connesso al terminale di ingresso di uno stadio invertitore (IS’) a valle, in cui il terminale di ingresso di detto primo stadio invertitore (IS’a) è connesso al terminale di uscita di detto ultimo stadio invertitore (IS’c); e b) una sorgente di corrente di riferimento (1) configurata in modo da generare una pluralità di correnti (iosc), in cui ciascuna di detta pluralità di correnti (iosc) è applicata direttamente al terminale di drain di un rispettivo transistore a effetto di campo a canale n (204) di un rispettivo stadio invertitore (IS’), detta sorgente di corrente di riferimento (1) comprendendo: - un transistore a effetto di campo di riferimento a canale n (112) che comprende terminali di drain, di source e di gate, in cui detto transistore a effetto di campo di riferimento a canale n (112) ha una seconda soglia di riferimento (Vth2) che varia con la temperatura, in cui il terminale di source di detto transistore di riferimento (112) è connesso a detta tensione di riferimento, - mezzi di polarizzazione (118; 114, 116, 118) configurati in modo da generare una corrente di polarizzazione (i1), in cui detta corrente di polarizzazione (i1) è applicata al terminale di drain di detto transistore a effetto di campo di riferimento a canale n (112); - un resistore (R) connesso tra i terminali di gate e di source di detto transistore a effetto di campo di riferimento a canale n (112); - un ulteriore transistore a effetto di campo a canale n (104, 124) che comprende terminali di drain, di source e di gate, in cui il terminale di gate di detto ulteriore transistore a effetto di campo a canale n (104, 124) è connesso al terminale di drain di detto transistore a effetto di campo di riferimento a canale n (112) e il terminale di source di detto ulteriore transistore a effetto di campo a canale n (104, 124) è connesso al terminale di gate di detto transistore a effetto di campo di riferimento a canale n (112), per cui detto ulteriore transistore a effetto di campo a canale n (104, 124) è configurato in modo da generare una corrente di riferimento (iref) che scorre attraverso detto resistore (R), regolando con ciò la tensione sul resistore (R) a detta seconda tensione di soglia (Vth2), e - uno specchio di corrente (106) connesso al terminale di drain di detto ulteriore transistore a effetto di campo a canale n (104, 124) e configurato in modo da generare detta pluralità di correnti (iosc) rispecchiando detta corrente di riferimento (iref).
2. Un circuito oscillatore secondo la Rivendicazione 1, in cui detto specchio di corrente (106) comprende: - un transistore a effetto di campo a canale p di ingresso (108) che comprende terminali di drain, di source e di gate, in cui il terminale di source di detto transistore a effetto di campo a canale p di ingresso (108) è connesso a una tensione di alimentazione (VCC), il terminale di drain di detto transistore a effetto di campo a canale p di ingresso (108) è connesso al terminale di drain di detto ulteriore transistore a effetto di campo a canale n (104, 124) e il terminale di gate di detto transistore a effetto di campo a canale p di ingresso (108) è connesso al terminale di drain di detto transistore a effetto di campo a canale p di ingresso (108), e - un rispettivo transistore a effetto di campo a canale p di uscita (110) per ciascuna di detta pluralità di correnti (iosc), ciascun detto transistore a effetto di campo a canale p di uscita (110) comprendendo terminali di drain, di source e di gate, in cui il terminale di source di ciascuno di detti transistori a effetto di campo a canale p di uscita (110) è connesso a detta tensione di alimentazione (VCC), il terminale di gate di ciascuno di detti transistori a effetto di campo a canale p di uscita (110) è connesso al terminale di gate di detto transistore a effetto di campo a canale p di ingresso (108) e il terminale di drain di ciascuno di detti transistori a effetto di campo a canale p di uscita (110) è connesso al terminale di drain di un rispettivo transistore a effetto di campo a canale n (204) di un rispettivo stadio invertitore (IS’).
3. Un circuito oscillatore secondo la Rivendicazione 2, in cui detti mezzi di polarizzazione (118; 114, 116, 118) comprendono: - un ulteriore transistore a effetto di campo a canale p di uscita (120), in cui il terminale di source di detto ulteriore transistore a effetto di campo a canale p di uscita (120) è connesso a detta tensione di alimentazione (VCC), il terminale di gate di detto ulteriore transistore a effetto di campo a canale p di uscita (120) è connesso al terminale di gate di detto transistore a effetto di campo a canale p di ingresso (108) e il terminale di drain di detto ulteriore transistore a effetto di campo a canale p di uscita (120) è connesso al terminale di drain di detto transistore a effetto di campo di riferimento a canale n (112).
4. Un circuito oscillatore secondo una qualsiasi delle rivendicazioni precedenti, in cui detti mezzi di polarizzazione (118; 114, 116, 118) comprendono: - un ulteriore specchio di corrente (118) configurato in modo da generare detta corrente di polarizzazione (i1) rispecchiando un’ulteriore corrente (i2).
5. Un circuito oscillatore secondo la Rivendicazione 4, in cui detta ulteriore corrente (i2) è generata da un ulteriore transistore a effetto di campo (114) e da un ulteriore resistore (116).
6. Un circuito oscillatore secondo una qualsiasi delle rivendicazioni precedenti, in cui il transistore a effetto di campo a canale n (204) di detti stadi invertitori (IS’) e detto transistore a effetto di campo di riferimento a canale n (112) sono implementati con la stessa tecnologia e hanno la stessa dimensione, per cui detta seconda soglia di riferimento (Vth2) varia con la temperatura come detta prima soglia di riferimento (Vth1).
7. Un circuito oscillatore secondo una qualsiasi delle rivendicazioni precedenti, in cui il terminale di drain del transistore a effetto di campo a canale n (204) di detto ultimo stadio invertitore (IS’c) fornisce un segnale oscillante (OSC), e in cui la frequenza f di detto segnale oscillante (OSC) è: f = 1 / (N · D) dove N è il numero di stadi invertitori (IS’) di detto oscillatore ad anello (2’) e D è il ritardo introdotto da ciascuno stadio invertitore (IS’) di detto oscillatore ad anello (2’), con: D = [C / (Vth2 / R)] · Vth1 dove C è il valore di detta capacità (C) di ciascuno stadio invertitore, R è il valore di detto resistore (R), e Vth1 e Vth2 sono rispettivamente i valori di detta prima (Vth1) e di detta seconda (Vth2) soglia di riferimento.
8. Un circuito oscillatore secondo la Rivendicazione 7, comprendente uno stadio di uscita (OS) configurato in modo da stabilizzare detto segnale oscillante (OSC), in cui detto stadio di uscita (OS) comprende: - un ulteriore stadio invertitore (IS’d); e/o - un comparatore (206).
9. Un circuito integrato comprendente un circuito oscillatore secondo una qualsiasi delle rivendicazioni precedenti.