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CN117767923A - 延时电路与半导体器件 - Google Patents

延时电路与半导体器件 Download PDF

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CN117767923A
CN117767923A CN202211127975.1A CN202211127975A CN117767923A CN 117767923 A CN117767923 A CN 117767923A CN 202211127975 A CN202211127975 A CN 202211127975A CN 117767923 A CN117767923 A CN 117767923A
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CN
China
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transistor
unit
delay
delay circuit
voltage
Prior art date
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Application number
CN202211127975.1A
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张鑫鑫
秦建勇
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Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
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Publication date
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Priority to US18/180,018 priority patent/US11894850B1/en
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Abstract

本公开提供了一种延时电路与半导体器件，涉及电子电路技术领域，上述延时电路包括延时单元与线性稳压单元；其中，延时单元包括反相单元和电源控制单元，所述反相单元用于接收输入信号并对输入信号进行延迟，所述电源控制单元用于根据电源控制信号向反相单元提供电压；所述线性稳压单元耦接所述延时单元，用于根据参考电压输出所述电源控制信号。本公开可以准确控制延时单元的延迟时间，提高延时电路的延时精度。

Description

延时电路与半导体器件
技术领域
本公开涉及电子电路技术领域，尤其涉及一种延时电路与半导体器件。
背景技术
延时电路可用于对脉冲信号的上升沿和/或下降沿进行延时，已经广泛应用于集成电路中。
在相关技术中，延时电路的延迟时间会受到温度、电压等的影响，导致现有的延时电路很难准确控制延迟时间，延时精度不高。
发明内容
本公开提供了一种延时电路与半导体器件，可以准确控制延迟时间，提高延时精度。
第一方面，本公开实施例提供了一种延时电路，包括：
延时单元，所述延时单元包括反相单元和电源控制单元，所述反相单元用于接收输入信号并对所述输入信号进行延迟，所述电源控制单元用于根据电源控制信号向所述反相单元提供电压；
线性稳压单元，所述线性稳压单元耦接所述延时单元，用于根据参考电压输出所述电源控制信号。
在一些实施方式中，所述反相单元包括第一晶体管、第二晶体管及第一电容器，所述第一晶体管和所述第二晶体管的沟道类型不同；
所述第一晶体管的栅极连接所述第二晶体管的栅极并接收所述输入信号，所述第一晶体管的漏极连接所述第二晶体管的漏极并作为所述延时单元的输出端，所述第一晶体管的源极和/或所述第二晶体管的源极接收所述电压；所述第一电容器的一端和所述延时单元的输出端连接，所述第一电容器的另一端接地。
在一些实施方式中，所述电源控制单元包括第一电源控制单元和/或第二电源控制单元；
所述第一电源控制单元用于根据第一电源控制信号向所述第一晶体管的源极提供电源电压；
所述第二电源控制单元用于根据第二电源控制信号向所述第二晶体管的源极提供接地电压。
在一些实施方式中，所述第一电源控制单元包括第三晶体管，所述第三晶体管和所述第一晶体管的沟道类型相同，所述第三晶体管的源极与第一电源连接，漏极与所述第一晶体管的源极连接，栅极用于接收所述第一电源控制信号；
所述第二电源控制单元包括第四晶体管，所述第四晶体管和所述第二晶体管的沟道类型相同，所述第四晶体管的源极接地，漏极与所述第二晶体管的源极连接，栅极用于接收所述第二电源控制信号。
在一些实施方式中，所述第一电源由低压差线性稳压器供电，所述低压差线性稳压器的输入参考电压采用带隙基准电压。
在一些实施方式中，所述参考电压包括正温度系数电压和/或负温度系数电压。
在一些实施方式中，所述延时电路还包括温度系数电压生成电路，所述温度系数电压生成电路用于接收零温度系数电流，并根据所述零温度系数电流生成所述正温度系数电压和/或所述负温度系数电压。
在一些实施方式中，所述零温度系数电流是利用正温度系数电流和负温度系数电流形成的，所述零温度系数电流不随温度变化而变化。
在一些实施方式中，所述温度系数电压生成电路包括第一NMOS、第二NMOS及PMOS；
所述第一NMOS的栅极与所述第二NMOS的栅极连接，所述第一NMOS的源极接地，所述第一NMOS的漏极以及所述第一NMOS与所述第二NMOS的共接栅极用于接收所述零温度系数电流；
所述第二NMOS的源极接地，所述第二NMOS的漏极分别与所述PMOS的漏极和栅极连接，所述第一NMOS与所述第二NMOS的共接栅极用于输出所述负温度系数电压；
所述PMOS的源极连接预设电压，所述PMOS的栅极用于输出所述正温度系数电压。
在一些实施方式中，所述线性稳压单元用于根据所述正温度系数电压输出所述第一电源控制信号，和/或根据所述负温度系数电压输出所述第二电源控制信号。
在一些实施方式中，所述线性稳压单元包括第一输出端和/或第二输出端，所述第一输出端用于输出所述第一电源控制信号，所述第二输出端用于输出所述第二电源控制信号；
所述延时电路包括第二电容器和/或第三电容器，所述第二电容器的第一端与所述第一输出端连接，所述第二电容器的第二端接地；
所述第三电容器的第一端与所述第二输出端连接，所述第二电容器的第二端接地。
在一些实施方式中，所述线性稳压单元中包括电压跟随器电路。
在一些实施方式中，当所述延时电路包括N个所述延时单元时，所述延时电路包括N个所述线性稳压单元，且不同的所述线性稳压单元耦接不同的所述延时单元；其中，N为大于1的整数。
在一些实施方式中，当所述延时电路包括N个所述延时单元时，所述延时电路包括M个所述线性稳压单元，且每个所述线性稳压单元分别耦接P个不同的所述延时单元；其中，N为大于1的整数，且N为M的倍数，P＝M/N。
在一些实施方式中，当所述延时电路包括多个所述延时单元时，所述线性稳压单元包括第一线性稳压单元、第二线性稳压单元以及控制电路；
所述第一线性稳压单元处于开启状态；所述控制电路用于控制所述第二线性稳压单元是否开启。
第二方面，本公开实施例提供了一种半导体器件，包括延时电路，所述延时电路为第一方面提供的延时电路。
本公开实施例所提供的延时电路，包括延时单元与线性稳压单元，该延时单元包括反相单元和电源控制单元，通过线性稳压单元向延时单元提供电源控制信号，以及通过电源控制单元根据该电源控制信号向反相单元提供电压，可以准确控制上述延时电路的延迟时间，提高上述延时电路的延时精度。
附图说明
图1为本公开实施例中提供的一种延时电路100的结构示意图；
图2为本公开实施例中提供的一种延时电路200的结构示意图；
图3为本公开实施例中提供的一种延时电路200的另一结构示意图；
图4为本公开实施例中反相单元2011的放电电流对比示意图
图5为本公开实施例中提供的一种低压差线性稳压器的结构示意图；
图6为本公开实施例中提供的一种延时电路200的又一结构示意图；
图7为本公开实施例中提供的一种线性稳压单元202的结构示意图；
图8为本公开实施例中提供的一种延时电路800的结构示意图；
图9为本公开实施例中提供的一种延时电路900的结构示意图；
图10为本公开实施例中提供的一种延时电路1000的结构示意图；
图11为本公开实施例中提供的一种延时电路1100的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。此外，虽然本公开中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本公开中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本公开的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本公开中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本公开实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
本公开实施例中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
MOS按照沟道类型，可以分为PMOS(P沟道型)和NMOS(N沟道型)。其中，MOS包括栅极(G)、源极(S)、漏极(D)以及衬底(bulk)等四端，对于NMOS而言，栅极(G)与源极(S)之间的电压Vgs大于一定的值时，NMOS就会导通。对于PMOS而言，栅极(G)与源极(S)之间的电压Vgs小于一定的值时，PMOS就会导通。
MOS在半导体技术领域中广泛应用，例如，PMOS和NMOS串联可以构成反相器(或称为非门)，该反相器对上升沿信号或下降沿信号具有一定的延时作用。
在一些实施方式中，反相器的输入端和输出端之间还可以设置有电容器，以进一步延长上升沿信号或下降沿信号到达输出端的时间。
参照图1，图1为本公开实施例中提供的一种延时电路100的结构示意图。在图1中，上述延时电路100包括多个延时单元101，每个延时单元101中均包括PMOS、NMOS以及电容器Cap。其中，PMOS的栅极(G)与NMOS的栅极(G)连接，且PMOS与NMOS的共接栅极为延时单元101的输入端Vin；PMOS的漏极(D)与NMOS的漏极(D)连接，且PMOS与NMOS的共接漏极为延时单元101的输出端Vout；PMOS的源极(S)与供电电源VDD连接，NMOS的源极(S)接地(GND)；电容器Cap的一端和延时单元101的输出端连接，另一端接地。
其中，每个延时单元101可以通过调节内部电容器Cap的电容值大小，来实现不同的延迟时间。然而，由于电容器的充放电电流会受到温度、电压等的影响，因此，现有的延时单元很难准确控制其延迟时间，延时精度不高。
面对上述技术问题，本公开实施例中提供了一种延时电路，可以准确控制延迟时间，提高延时精度。具体实现方式请参见以下实施例。
参照图2，图2为本公开实施例中提供的一种延时电路200的结构示意图。在图2中，上述延时电路200包括延时单元201与线性稳压单元202，延时单元201包括反相单元2011和电源控制单元2012。
其中，反相单元2011用于接收输入信号并对该输入信号进行延迟，例如反相单元2011可以延长上升沿信号或下降沿信号从输入端Vin到达输出端Vout的时间。
电源控制单元2012用于根据电源控制信号向反相单元2011提供电压。
在一些实施方式中，反相单元2011可以由PMOS和NMOS串联构成，例如，反相单元2011中的PMOS和NMOS的共接栅极为延时单元反相单元2011的输入端Vin，反相单元2011中的PMOS和NMOS的共接漏极为延时单元反相单元2011的输出端Vout。
可选的，电源控制单元2012可以用于为反相单元2011中的PMOS的源极提供电压；或者，电源控制单元2012也可以用于为反相单元2011中的NMOS的源极提供电压；再或者，电源控制单元2012还可以同时用于为反相单元2011中的PMOS的源极以及NMOS的源极提供电压，本公开实施例中不做限制。
在一些实施方式中，线性稳压单元202耦接延时单元201。其中，线性稳压单元202可以根据参考电压输出上述电源控制信号。即线性稳压单元202可以根据参考电压控制电源控制单元2012的导通与关闭。
示例性的，上述电源控制单元2012可以包括PMOS和/或NMOS，线性稳压单元202可以根据参考电压为PMOS和/或NMOS的栅极提供电源控制信号，以控制PMOS和/或NMOS的导通与关闭。
本公开实施例所提供的延时电路200，通过线性稳压单元202向延时单元201提供电源控制信号，以及通过电源控制单元2012根据该电源控制信号向反相单元2011提供电压，可以准确控制上述延时电路200的延迟时间，提高上述延时电路的延时精度。
参照图3，图3为本公开实施例中提供的一种延时电路200的另一结构示意图。在图3中，上述延时电路200包括延时单元201与线性稳压单元202，延时单元201包括反相单元2011和电源控制单元。
其中，反相单元2011包括第一晶体管M11、第二晶体管M12及第一电容器Cap1。其中，第一晶体管M11和第二晶体管M12的沟道类型不同，如第一晶体管M11为PMOS，第二晶体管M12为NMOS。
第一晶体管M11的栅极(G)连接第二晶体管M12的栅极(G)并作为延时单元201的输入端接收输入信号，第一晶体管M11的漏极(D)连接所述第二晶体管M12的漏极(D)并作为延时单元201的输出端，第一晶体管M11的源极(S)和/或第二晶体管的源极(S)接收上述电源控制单元提供的电压；第一电容器Cap1的一端和延时单元201的输出端连接，第一电容器Cap1的另一端接地。
可选的，在一些实施方式中，上述电源控制单元包括第一电源控制单元301和/或第二电源控制单元302。
其中，第一电源控制单元301用于根据第一电源控制信号Vdbias_p向第一晶体管M11的源极(S)提供电源电压；第二电源控制单元302用于根据第二电源控制信号Vdbias_n向第二晶体管M12的源极(S)提供接地电压。
需要说明的是，在一些实施例中，上述电源控制单元可以只包括第一电源控制单元301或者只包括第二电源控制单元302，在另一些实施例中，上述电源控制单元可以同时包括第一电源控制单元301和第二电源控制单元302。例如，在上述电源控制单元只包括第一电源控制单元301时，第二晶体管M12的源极(S)可以直接接地；在上述电源控制单元只包括第二电源控制单元302时，第一晶体管M11的源极(S)可以直接与预设的电源VDD连接。
可选的，在一些实施方式中，第一电源控制单元301包括第三晶体管M21，第三晶体管M21和第一晶体管M11的沟道类型相同，如第一晶体管M11为PMOS时，第三晶体管M21也为PMOS。
其中，第三晶体管M21的源极(S)与第一电源Vcc连接，漏极(D)与第一晶体管M11的源极(S)连接，栅极(G)用于接收第一电源控制信号Vdbias_p。
第二电源控制单元302包括第四晶体管M22，第四晶体管M22和第二晶体管M12的沟道类型相同，如第二晶体管M12为NMOS时，第四晶体管M22也为NMOS。
其中，第四晶体管M22的源极(S)接地，漏极(D)与第二晶体管的M12源极(S)连接，栅极(G)用于接收第二电源控制信号Vdbias_n。
可以理解的是，在延时单元201中设置第三晶体管M21与第四晶体管M22，可以有效减小反相单元2011的放电电流与充电电流。
为了更好的理解本公开实施例，参照图4，图4为本公开实施例中反相单元2011的放电电流对比示意图。
在图4中，虚线表示未引入第三晶体管M21与第四晶体管M22时反相单元2011的放电电流变化曲线；实线表示引入第三晶体管M21与第四晶体管M22时反相单元2011的放电电流变化曲线。
从图4中可以看出，在未引入第三晶体管M21与第四晶体管M22时反相单元2011的放电电流比较大，此时反相单元2011的延时也会较大；在引入第三晶体管M21与第四晶体管M22向反相单元2011提供电压时，反相单元2011的放电电流会明显减小，此时反相单元2011的延时也会明显减小，从而使得反相单元2011的延时更精细化，更容易控制。
同理，在引入第三晶体管M21与第四晶体管M22向反相单元2011提供电压时，反相单元2011的充电电流也会明显减小。
在一些实施方式中，线性稳压单元202可以基于参考电压Vdbias_p_ref输出第一电源控制信号Vdbias_p，以及基于参考电压Vdbias_n_ref输出第二电源控制信号Vdbias_n。
在一些实施方式中，上述参考电压Vdbias_p_ref为正温度系数电压，参考电压Vdbias_n_ref均为负温度系数电压。
其中，以第三晶体管M21为PMOS为例，PMOS上的电流I和PMOS的栅源电压(Vgs，导通时为负值)与阈值电压(Vth，为负值)之差成比例关系，由于PMOS的栅极电压Vdibas_p_ref为正温度系数电压，因此，当PMOS的阈值电压随温度升高而增大时，PMOS的栅极电压Vdibas_p_ref也会随温度升高而增大，在PMOS的源极电压不变的情况下，PMOS的栅源电压(Vgs)与阈值电压(Vth)之差则不会随温度升高而增大。由此，第三晶体管M21栅极接收的第一电源控制信号Vdbias_p也是正温度系数的电压，第三晶体管M21的阈值电压也随温度升高而升高，但流经第三晶体管M21上的电流I为与温度变化无关的恒定电流，即通过线性稳压单元202，PMOS和第三晶体管M21相当于形成了一个电流镜。
同理，第四晶体管M22为NMOS为例，NMOS上的电流I和NMOS的栅源电压(Vgs)与阈值电压(Vth)之差成比例关系，由于NMOS的栅极电压Vdibas_n_ref为负温度系数电压，因此，当NMOS的阈值电压随温度升高而降低时，NMOS的栅极电压Vdibas_n_ref也会随温度升高而降低，在NMOS的源极电压不变的情况下，NMOS的栅源电压(Vgs)与阈值电压(Vth)之差则不会随温度升高而降低。由此，流经第四晶体管M22上的电流I同样为与温度变化无关的恒定电流。
可以理解的是，延时单元201通常是通过调节内部电容器Cap1的电容值大小来实现不同的延迟时间。由于电容器的充放电电流主要受温度和电压的影响，因此延时单元201的延迟时间主要受到温度和电压因素的影响。
在本实施例中，通过将与温度相关的正温度系数电压与负温度系数电压引入延时单元201中，可以抵消第三晶体管M21与第四晶体管M22的阈值电压受温度变化的影响，使流入反相单元2011的电流不会随温度变化而变化，从而能够使反相单元2011中Cap1的充放电电流保持恒定，由此可以消除温度变化对延时单元201的延迟时长的影响，提高延时单元201的延时精度。
在一些实施方式中，第一电源Vcc可以由低压差线性稳压器(low dropout linearregulator，LDO)供电，该低压差线性稳压器的输入参考电压采用带隙基准电压。
其中，LDO是一种微功耗的低压差线性稳压器，它通常具有极低的自有噪声和较高的电源抑制比(Power Supply Rejection Ratio，PSRR)。
可选的，LDO内部可以由4大部件构成，分别是分压取样电路、基准电压、误差放大电路和晶体管调整电路。其中，分压取样电路用于通过电阻对输出电压进行采集；误差放大电路用于将采集的电压输入到比较器反向输入端，与正向输入端的基准电压进行比较，再将比较结果进行放大；晶体管调整电路用于把放大后的信号输出到晶体管的控制极，从而可以利用放大后的信号(电流)控制晶体管的导通电压。
为了更好的理解本公开实施例，参照图5，图5为本公开实施例中提供的一种低压差线性稳压器的结构示意图。
在一些实施方式中，上述低压差线性稳压器的输入参考电压VRef采用带隙基准电压。
其中，上述带隙基准电压不受电源电压、温度的影响。
可以理解的是，上述低压差线性稳压器的输入参考电压VRef采用带隙基准电压，可以保证产生的Vcc电压不会随着温度和电压的波动而波动，进而使得延时单元201的延迟时长不会受到电源电压波动的影响，有效提高延时电路200的延时精度。
本公开实施例所提供的延时电路，通过线性稳压单元202向延时单元201提供电源控制信号，以及通过上述电源控制单元根据该电源控制信号向反相单元2011提供电压，可以有效消除温度变化与电压波动对延时单元201的延迟时长的影响，从而提高延时电路200的延时精度。
基于上述实施例中描述的内容，参照图6，图6为本公开实施例中提供的一种延时电路200的又一结构示意图。在图6中，上述延时电路200包括延时单元201、线性稳压单元202以及温度系数电压生成电路501，延时单元201包括反相单元2011和电源控制单元。
其中，反相单元2011、电源控制单元及线性稳压单元202的详细结构可以参照图3与图5所示的实施例，在此不再赘述。
温度系数电压生成电路501用于接收零温度系数电流I_sum，并根据零温度系数电流I_sum生成正温度系数电压和/或负温度系数电压。其中，正温度系数电压为上述参考电压Vdbias_p_ref，负温度系数电压为上述参考电压Vdbias_n_ref。
在一些实施例中，零温度系数电流I_sum是利用正温度系数电流和负温度系数电流形成的，其不随温度变化而变化。
示例性的，I_sum＝a·Iptat+b·Ictat。
其中，Iptat表示正温度系数电流，Ictat表示负温度系数电流，a、b为非零的自然数。
在一些实施例中，温度系数电压生成电路包括第一NMOS、第二NMOS及PMOS；第一NMOS的栅极与第二NMOS的栅极连接，第一NMOS的源极接地，第一NMOS的漏极以及第一NMOS与第二NMOS的共接栅极用于接收零温度系数电流I_sum；第二NMOS的源极接地，第二NMOS的漏极分别与PMOS的漏极和栅极连接，第一NMOS与第二NMOS的共接栅极用于输出负温度系数电压Vdbias_n_ref；PMOS的源极连接预设电压，PMOS的栅极用于输出正温度系数电压Vdbias_p_ref。
在一些实施例中。线性稳压单元202根据正温度系数电压Vdbias_p_ref产生电源控制信号Vdbias_p，该电源控制信号Vdbias_p作为第三晶体管M21的输入电压；线性稳压单元202根据负温度系数电压Vdbias_n_ref产生电源控制信号Vdbias_n，该电源控制信号Vdbias_n作为第四晶体管M22的输入电压。
其中，上述线性稳压单元202中包括电压跟随器电路。
为了更好的理解本公开实施例，参照图7，图7为本公开实施例中提供的一种线性稳压单元202的结构示意图。
在一些实施例中，线性稳压单元202可以根据上述正温度系数电压Vdbias_p_ref输出第一电源控制信号Vdbias_p，和/或根据负温度系数电压Vdbias_n_ref输出第二电源控制信号Vdbias_n。
本公开实施例提供上述温度系数电压生成电路501与线性稳压单元202，可以将零温度系数电流引入到延时单元201中，从而避免温度对延时单元201的延迟时长的影响。在一些实施方式中，可以理解的是，如果不采用线性稳压单元202，而是直接将温度系数电压生成电路501中生成的上述正温度系数电压Vdbias-p-ref和/或负温度系数电压Vdbias_n_ref提供给延时单元201，则会影响延时单元201的延时精度。
参照图8，图8为本公开实施例中提供的一种延时电路800的结构示意图。
如图8所示，当延时单元201的输入端由低电平变化为高电平时，第二晶体管M12开启，net0节点开始放电，由高电平变为低电平。在放电过程中，对net2节点进行充电，造成net2节点电压上升，net节点电压上升通过第四晶体管M22的栅漏极之间的寄生电容Cgd会耦合到负温度系数电压Vdbias_n_ref上。最终，反应为负温度系数电压Vdbias_n_ref的回踢噪声(kickbacknoise)。同理，在正温度系数电压Vdbias_p_ref上也同样会耦合回踢噪声。
其中，在正温度系数电压Vdbias_p_ref与负温度系数电压Vdbias_n_ref同时提供给多个延时单元时，耦合到正温度系数电压Vdbias_p_ref与负温度系数电压Vdbias_n_ref的噪声最终会影响其它延时单元的延时精度。
本实施例所提供的延时电路，由于线性稳压单元202中的电压跟随器具有很好的带负载的能力，因此，利用线性稳压单元202将正温度系数电压Vdbias_p_ref输出为第一电源控制信号Vdbias-p，将负温度系数电压Vdbias-n-ref输出为第二电源控制信号Vdbias-n，既可以将与温度无关的恒定电流引入延时单元201中，又可以提高延时电路对于延时单元201的驱动能力。
在一些实施方式中，上述延时电路还可以包括多个延时单元。其中，当上述延时电路包括N个延时单元时，上述延时电路可以包括N个线性稳压单元，且不同的线性稳压单元耦接不同的延时单元。其中，N为大于1的整数。
为了更好的理解本公开实施例，参照图9，图9为本公开实施例中提供的一种延时电路900的结构示意图。
其中，在图9中，温度系数电压生成电路501、线性稳压单元202及延时单元201的详细结构可以参照上述实施例中描述的内容，在此不再赘述。
在一些实施方式中，线性稳压单元202包括第一输出端和/或第二输出端，第一输出端用于输出第一电源控制信号Vdbias-p，第二输出端用于输出第二电源控制信号Vdbias-n。
上述延时电路900还包括第二电容器Cap2和/或第三电容器Cap3。其中，第二电容器Cap2的第一端与上述第一输出端连接，第二电容器Cap2的第二端接地。第三电容器Cap3的第一端与上述第二输出端连接，第二电容器Cap3的第二端接地。
可以理解的是，通过在延时电路900中设置第二电容器Cap2和/或第三电容器Cap3，可以减小局域网络中噪声耦合对其它延时单元的影响。
示例性的，在延时电路900中设置第二电容器Cap2后，局域网络中的噪声可以减小至原来的Cgd/(Cgd+Ccap)。其中，Cgd为延时单元中的电源控制单元的晶体管的栅漏极之间的寄生电容值，Ccap为第二电容器Cap2的电容值。
在一些实施方式中，当延时电路900包括多个延时单元201时，线性稳压单元202分为两类，包括第一线性稳压单元与第二线性稳压单元，其中第二线性稳压单元耦接控制电路，上述第一线性稳压单元处于开启状态；上述控制电路用于控制上述第二线性稳压单元是否开启。
示例性的，上述第一线性稳压单元在正常情况下可以一直处于开启状态，设计功耗较低，耦接需要经常使用的延时单元201，而第二线性稳压单元耦接其它剩余的延时单元201，其在正常情况下关闭，以节省功耗；在某些特定操作下，可以通过上述控制电路快速开启上述第二线性稳压单元。
本实施例所提供的延时电路，通过多个线性稳压单元202对不同位置的延时单元201单独提供电压，可以避免不同位置的延时单元201的噪声耦合到整个电压网络中。另外，通过设置第二电容器和/或第三电容器，可以减小局域网络中噪声耦合对其它延时单元的影响。
在一些实施方式中，上述延时电路还可以包括多个延时单元。其中，当延时电路包括N个延时单元时，延时电路可以包括M个线性稳压单元，且每个线性稳压单元分别耦接P个不同的延时单元；其中，N为大于1的整数，且N为M的倍数，P＝M/N。
示例性的，当延时电路包括10个延时单元时，延时电路可以包括5个线性稳压单元，每个线性稳压单元分别耦接2个不同的延时单元。
为了更好的理解本公开实施例，参照图10，图10为本公开实施例中提供的一种延时电路1000的结构示意图。
其中，在图10中，温度系数电压生成电路501、线性稳压单元202及延时单元201的详细结构可以参照上述实施例中描述的内容，在此不再赘述。
其中，每个线性稳压单元202分别耦接2个不同的延时单元。
在一些实施方式中，线性稳压单元202包括第一输出端和/或第二输出端，第一输出端用于输出第一电源控制信号Vdbias-p，第二输出端用于输出第二电源控制信号Vdbias-n。
上述延时电路900还包括第二电容器Cap2和/或第三电容器Cap3。其中，第二电容器Cap2的第一端与上述第一输出端连接，第二电容器Cap2的第二端接地。第三电容器Cap3的第一端与上述第二输出端连接，第二电容器Cap3的第二端接地。
可以理解的是，通过在延时电路900中设置第二电容器Cap2和/或第三电容器Cap3，可以减小局域网络中噪声耦合对其它延时单元的影响。
在一些实施方式中，当延时电路1000包括多个延时单元201时，线性稳压单元202分为两类，包括第一线性稳压单元与第二线性稳压单元，其中第二线性稳压单元耦接控制电路，上述第一线性稳压单元处于开启状态；上述控制电路用于控制上述第二线性稳压单元是否开启。
示例性的，上述第一线性稳压单元在正常情况下可以一直处于开启状态，设计功耗较低，耦接需要经常使用的延时单元201，而第二线性稳压单元耦接其它剩余的延时单元201，其在正常情况下关闭，以节省功耗；在某些特定操作下，可以通过上述控制电路快速开启上述第二线性稳压单元。
本实施例所提供的延时电路，通过多个线性稳压单元202对不同位置的延时单元201单独提供电压，可以避免不同位置的延时单元201的噪声耦合到整个电压网络中。另外，通过设置第二电容器和/或第三电容器，可以减小局域网络中噪声耦合对其它延时单元的影响。
在一些实施方式中，上述多个延时单元201可以依次级联，第一级延时单元201的输入端作为延时电路的输入端，最后一级延时单元201的输出端作为延时电路的输出端。其中，每个延时单元201中均包括反相单元和电源控制单元。
在一些实施方式中，上述延时单元201可以包括依次级联的多个反相单元2011，第一级反相单元2011的输入端作为延时电路的输入端，最后一级反相单元2011的输出端作为延时电路的输出端。其中，各个反相单元2011共用一个电源控制单元。
为了更好的理解本实施例，参照图11，图11为本公开实施例中提供的一种延时电路1100的结构示意图。
在图11中，延时电路1100包括线性稳压单元202与延时单元201，延时单元201可以包括依次级联的多个反相单元2011，各个反相单元2011共用第一电源控制单元301和第二电源控制单元302。
基于上述实施例中描述的内容，在一些实施例中，本公开还提供了一种半导体器件，该半导体器件包括上述实施例中描述的延时电路，在此不再赘述。
应当理解的是，在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本公开各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (16)

1.一种延时电路，其特征在于，包括：
延时单元，所述延时单元包括反相单元和电源控制单元，所述反相单元用于接收输入信号并对所述输入信号进行延迟，所述电源控制单元用于根据电源控制信号向所述反相单元提供电压；
线性稳压单元，所述线性稳压单元耦接所述延时单元，用于根据参考电压输出所述电源控制信号。
2.根据权利要求1所述的延时电路，其特征在于，所述反相单元包括第一晶体管、第二晶体管及第一电容器，所述第一晶体管和所述第二晶体管的沟道类型不同；
所述第一晶体管的栅极连接所述第二晶体管的栅极并接收所述输入信号，所述第一晶体管的漏极连接所述第二晶体管的漏极并作为所述延时单元的输出端，所述第一晶体管的源极和/或所述第二晶体管的源极接收所述电压；所述第一电容器的一端和所述延时单元的输出端连接，所述第一电容器的另一端接地。
3.根据权利要求2所述的延时电路，其特征在于，所述电源控制单元包括第一电源控制单元和/或第二电源控制单元；
所述第一电源控制单元用于根据第一电源控制信号向所述第一晶体管的源极提供电源电压；
所述第二电源控制单元用于根据第二电源控制信号向所述第二晶体管的源极提供接地电压。
4.根据权利要求3所述的延时电路，其特征在于，所述第一电源控制单元包括第三晶体管，所述第三晶体管和所述第一晶体管的沟道类型相同，所述第三晶体管的源极与第一电源连接，漏极与所述第一晶体管的源极连接，栅极用于接收所述第一电源控制信号；
所述第二电源控制单元包括第四晶体管，所述第四晶体管和所述第二晶体管的沟道类型相同，所述第四晶体管的源极接地，漏极与所述第二晶体管的源极连接，栅极用于接收所述第二电源控制信号。
5.根据权利要求4所述的延时电路，其特征在于，所述第一电源由低压差线性稳压器供电，所述低压差线性稳压器的输入参考电压采用带隙基准电压。
6.根据权利要求4所述的延时电路，其特征在于，所述参考电压包括正温度系数电压和/或负温度系数电压。
7.根据权利要求6所述的延时电路，其特征在于，所述延时电路还包括温度系数电压生成电路，所述温度系数电压生成电路用于接收零温度系数电流，并根据所述零温度系数电流生成所述正温度系数电压和/或所述负温度系数电压。
8.根据权利要求7所述的延时电路，其特征在于，所述零温度系数电流是利用正温度系数电流和负温度系数电流形成的，所述零温度系数电流不随温度变化而变化。
9.根据权利要求7所述的延时电路，其特征在于，所述温度系数电压生成电路包括第一NMOS、第二NMOS及PMOS；
所述第一NMOS的栅极与所述第二NMOS的栅极连接，所述第一NMOS的源极接地，所述第一NMOS的漏极以及所述第一NMOS与所述第二NMOS的共接栅极用于接收所述零温度系数电流；
所述第二NMOS的源极接地，所述第二NMOS的漏极分别与所述PMOS的漏极和栅极连接，所述第一NMOS与所述第二NMOS的共接栅极用于输出所述负温度系数电压；
所述PMOS的源极连接预设电压，所述PMOS的栅极用于输出所述正温度系数电压。
10.根据权利要求9所述的延时电路，其特征在于，所述线性稳压单元用于根据所述正温度系数电压输出所述第一电源控制信号，和/或根据所述负温度系数电压输出所述第二电源控制信号。
11.根据权利要求9所述的延时电路，其特征在于，所述线性稳压单元包括第一输出端和/或第二输出端，所述第一输出端用于输出所述第一电源控制信号，所述第二输出端用于输出所述第二电源控制信号；
所述延时电路包括第二电容器和/或第三电容器，所述第二电容器的第一端与所述第一输出端连接，所述第二电容器的第二端接地；
所述第三电容器的第一端与所述第二输出端连接，所述第二电容器的第二端接地。
12.根据权利要求11所述的延时电路，其特征在于，所述线性稳压单元中包括电压跟随器电路。
13.根据权利要求11所述的延时电路，其特征在于，当所述延时电路包括N个所述延时单元时，所述延时电路包括N个所述线性稳压单元，且不同的所述线性稳压单元耦接不同的所述延时单元；其中，N为大于1的整数。
14.根据权利要求11所述的延时电路，其特征在于，当所述延时电路包括N个所述延时单元时，所述延时电路包括M个所述线性稳压单元，且每个所述线性稳压单元分别耦接P个不同的所述延时单元；其中，N为大于1的整数，且N为M的倍数，P＝M/N。
15.根据权利要求11所述的延时电路，其特征在于，当所述延时电路包括多个所述延时单元时，所述线性稳压单元包括第一线性稳压单元、第二线性稳压单元以及控制电路；
所述第一线性稳压单元处于开启状态；所述控制电路用于控制所述第二线性稳压单元是否开启。
16.一种半导体器件，其特征在于，包括延时电路，所述延时电路为权利要求1至15任一项所述的延时电路。
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