[go: up one dir, main page]

FR2848334A1 - Procede de fabrication d'une structure multicouche - Google Patents

Procede de fabrication d'une structure multicouche Download PDF

Info

Publication number
FR2848334A1
FR2848334A1 FR0215499A FR0215499A FR2848334A1 FR 2848334 A1 FR2848334 A1 FR 2848334A1 FR 0215499 A FR0215499 A FR 0215499A FR 0215499 A FR0215499 A FR 0215499A FR 2848334 A1 FR2848334 A1 FR 2848334A1
Authority
FR
France
Prior art keywords
layer
sige
level
support substrate
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR0215499A
Other languages
English (en)
Inventor
Carlos Mazure
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Priority to FR0215499A priority Critical patent/FR2848334A1/fr
Priority to TW092134368A priority patent/TWI289880B/zh
Priority to PCT/IB2003/006397 priority patent/WO2004053961A1/fr
Priority to KR1020057010109A priority patent/KR100797210B1/ko
Priority to JP2004558309A priority patent/JP4762547B2/ja
Priority to CNA2003801052499A priority patent/CN1720605A/zh
Priority to AU2003294170A priority patent/AU2003294170A1/en
Priority to EP03789590A priority patent/EP1568073A1/fr
Publication of FR2848334A1 publication Critical patent/FR2848334A1/fr
Priority to US11/106,135 priority patent/US7510949B2/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

La présente invention concerne un procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat (20) en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux matériaux semiconducteurs présentant des paramètres de maille sensiblement différents, caractérisé en ce que le procédé comprend les étapes suivantes :• réalisation d'une couche (110) comprenant ladite couche mince superficielle sur un substrat support (100),• création d'une zone de fragilisation dans l'ensemble (10) formé par ledit substrat support et ladite couche déposée,• collage dudit ensemble avec un substrat cible (20),• détachement au niveau de cette zone de fragilisation,• traitement de surface de la structure ainsi obtenue.

Description

i
La présente invention concerne un procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux 5 matériaux semiconducteurs présentant des paramètres de maille sensiblement différents.
On connaît déjà des procédés de ce type.
Il est ainsi connu de réaliser des structures comportant un substrat en un matériau tel que le silicium, et une couche mince superficielle en un 10 matériau tel que le silicium - germanium (SiGe), ou même le Germanium (Ge).
La demande de brevet FR 0208600 au nom de la Demanderesse concerne ainsi un procédé de réalisation d'une structure comprenant une couche mince de matériau semiconducteur à partir d'une plaquette comprenant une couche d'adaptation de paramètre de maille comprenant une couche 15 supérieure en matériau semiconducteur ayant un premier paramètre de maille, caractérisé en ce qu'il comprend les étapes suivantes: (a) croissance sur la couche supérieure de la couche d'adaptation d'un film en matériau semiconducteur ayant un second paramètre de maille nominal sensiblement différent du premier paramètre de maille, avec une 20 épaisseur suffisamment faible pour garder le premier paramètre de maille de la couche supérieure de la couche d'adaptation sous-jacente et être ainsi contraint, (b) croissance sur le film d'une couche relaxée en matériau semiconducteur ayant un paramètre de maille nominal sensiblement identique au premier 25 paramètre de maille, (c) enlèvement d'au moins une partie de la plaquette du côté de la couche d'adaptation par rapport à la couche relaxée comprenant les opérations suivantes: * formation d'une zone de fragilisation du côté de la couche 30 d'adaptation par rapport à la couche relaxée, apport d'énergie au niveau de la zone de fragilisation pour détacher de la plaquette une structure comprenant la couche relaxée.
Le procédé de cette demande de brevet utilise ainsi une technique de transfert de couche (en particulier de type SMARTCUTO ou encore de type ELTRANO) pour constituer la tranche désirée.
Et un élément de départ de ce procédé est une plaquette comprenant une couche d'adaptation de paramètre de maille, qui correspond à une région de la plaquette présentant en surface une couche de matériau sensiblement relaxé et sans un nombre notable de défauts structurels, telles que des 10 dislocations.
On précise qu'on entend par " couche relaxée " toute couche d'un matériau semiconducteur qui a une structure cristallographique non contrainte, c'est à dire qui présente un paramètre de maille sensiblement identique au paramètre de maille nominal du matériau de la couche.
A l'inverse, on appelle " couche contrainte " toute couche d'un matériau semiconducteur dont la structure cristallographique est contrainte en traction ou en compression lors d'une croissance cristalline, telle qu'une épitaxie, obligeant au moins un paramètre de maille à être sensiblement différent du paramètre de maille nominal de ce matériau.
Le procédé de la demande de brevet FR 0208600 constitue une solution avantageuse pour constituer des structures telles que mentionnées au début de ce texte.
La présente invention a pour objet d'apporter certains compléments à l'enseignement de cette demande de brevet.
Afin d'atteindre ce but, l'invention propose un procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux matériaux semiconducteurs présentant des paramètres de maille sensiblement 30 différents, caractérisé en ce que le procédé comprend les étapes suivantes: * réalisation d'une couche comprenant ladite couche mince superficielle sur un substrat support, * création d'une zone de fragilisation dans l'ensemble formé par ledit substrat support et ladite couche déposée, * collage dudit ensemble avec un substrat cible, * détachement au niveau de cette zone de fragilisation, * traitement de surface de la structure ainsi obtenue.
Des aspcets préférés, mais non limitatifs de ce procédé sont les suivants: a ladite réalisation de couche est faite par épitaxie, * ladite épitaxie est réalisée avec les étapes suivantes: > stabilisation en température du substrat support à une première température stabilisée prédéterminée, > dépôt chimique en phase vapeur à ladite première température 15 déterminée jusqu'à l'obtention d'une couche de base sur le substrat support d'une épaisseur prédéterminée inférieure à une épaisseur finale voulue pour ladite couche comprenant la couche mince superficielle, > accroissement de la température de dépôt chimique en phase vapeur depuis la première température prédéterminée jusqu'à une seconde 20 température prédéterminée, et > poursuite du dépôt chimique en phase vapeur à ladite seconde température prédéterminée jusqu'à obtention de l'épaisseur finale voulue pour la couche, * la première température prédéterminée est de l'ordre de 400'C à 500QC, 25 et la deuxième température prédéterminée est de l'ordre de 7500C à 8500C, * la première température prédéterminée est de l'ordre de 430'C à 460'C, et la deuxième température prédéterminée est de l'ordre de 8000C à 8500C, * ladite réalisation de couche est faite par création d'une couche contrainte et relaxation de cette couche, * ladite création de zone fragilisée est réalisée par implantation, * ladite implantation est effectuée entre l'étape de réalisation et celle de collage, * l'implantation est réalisée de manière à définir la zone de fragilisation dans l'épaisseur du substrat support, * l'implantation est réalisée de manière à définir la zone de fragilisation dans une région de la couche créée correspondant à une couche 10 d'adaptation de paramètre de maille, * le substrat de la structure multicouche est en silicium, le substrat support est en silicium, * la couche créée est en SiGe ou en Ge, * lors de la réalisation de la couche on constitue un niveau correspondant 15 à une couche d'arrêt pour une attaque chimique lors de l'étape de traitement de surface, * lors de la réalisation de la couche on constitue trois niveaux correspondant respectivement à: > Niveau 1: couche d'adaptation de paramètre de maille, 20 > Niveau 2: couche d'arrêt > Niveau 3: couche active de la structure qui sera obtenue, * les matériaux desdites couches sont choisis parmi les suivants: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) SiGe ou Ge SiGe Si contraint SiGe ou Ge * les matériaux desdites couches sont choisis parmi les suivants: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) Ge SiGe Si contraint SiGe * la couche d'arrêt est conservée dans la structure finale, * lors de la réalisation de la couche on constitue deux niveaux correspondant respectivement à: > Niveau 1: couche d'adaptation de paramètre de maille, > Niveau 2: couche active de la structure qui sera obtenue, * les matériaux desdites couches sont choisis parmi les suivants: Matériau niveau 1 Matériau niveau 2 Ge SiGe (50150) SiGe Si contraint D'autres aspects, buts et avantages de l'invention apparaîtront mieux à 10 la lecture de la description suivante de l'invention, faite en référence aux dessins annexés sur lesquels les figures la à le illustrent les principales étapes de mise en oeuvre d'une forme de réalisation de l'invention.
En référence tout d'abord à la figure la, on a représenté un substrat support 100, sur lequel on a déposé une couche 105 (représentée en traits 15 hachurés).
Le substrat support 100 est en un matériau semiconducteur présentant une premier paramètre de maille. Il peut par exemple être en silicium.
La couche 105 est une couche d'un matériau présentant un deuxième paramètre de maille différente du premier paramètre de maille mentionné ci20 dessus.
La couche 105 peut ainsi être réalisée en SiGe, ou même en Ge.
On précise que la couche 105 est déposée par une technique permettant de: * déposer une épaisseur désirée d'un matériau dont le paramètre de maille est sensiblement différent du paramètre de maille du substrat support sur lequel on effectue le dépôt, * tout en constituant une couche superficielle d'un tel dépôt qui est pratiquement exempte de défauts du type dislocations.
Le document WO 00/15885 enseigne par exemple un procédé permettant de réaliser de la sorte un dépôt de SiGe ou de Ge sur du silicium.
Un tel procédé de dépôt peut ainsi être par exemple réalisé selon un premier mode dans lequel on effectue un dépôt de Ge monocristallin sur un 10 substrat support de silicium monocristallin, en mettant en oeuvre les étapes suivantes: * stabilisation en température du substrat de silicium monocristallin à une première température stabilisée prédéterminée de 400'C à 5000C, de préférence 4300C à 4600C, * dépôt chimique en phase vapeur (CVD) de Ge à ladite première température déterminée jusqu'à l'obtention d'une couche de base de Ge sur le substrat support d'une épaisseur prédéterminée inférieure à une épaisseur finale voulue, * accroissement de la température de dépôt chimique en phase vapeur du Ge 20 depuis la première température prédéterminée jusqu'à une seconde température prédéterminée allant de 750'C à 8500C, de préférence de 8000C à 8500C, et * poursuite du dépôt chimique en phase vapeur du Ge à ladite seconde température prédéterminée jusqu'à obtention de l'épaisseur finale voulue 25 pour la couche de Ge monocristallin.
Un tel procédé de dépôt peut également être effectué selon des variantes par exemple celles divulguées par le document WO 00/15885.
D'autres méthodes d'obtention d'une couche mince de SiGe relaxé ou de Ge relaxé, directement sur un substrat support pouvant être en silicium, sont envisageables. On pourra par exemple également se référer à la publication " Strain 5 relaxation of pseudomorphic Si1-xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication ", B. Hollânder et ai, Nuclear Instrument and Metods in Physics Research B175-177 (2001) 357-367.
Dans un tel procédé, la couche 110 est réalisée par création d'une couche contrainte, et relaxation de cette couche.
Dans tous les cas, on a réalisé sur le substrat support 100 une couche qui comprend la couche mince superficielle de la structure de la structure que l'on veut fabriquer.
On a de la sorte constitué une plaquette intermédiaire 10, comprenant sur le substrat support 100 une couche 110 de SiGe (avec tout rapport Si/Ge 15 désiré) ou de Ge.
Une interface 105 est ainsi définie entre la couche 110 et le support 100. On précise qu'en mettant en oeuvre ce type de procédé de dépôt, on a confiné les défauts du type dislocation dans la région de la couche 110 qui est 20 adjacente à l'interface 105.
Par " confinement ", on signifie que la grande majorité des défauts du type dislocation se trouvent dans ladite région. Le reste de la couche 110 n'est pas absolument exempt de défauts, mais leur concentration est compatible avec les applications microélectroniques.
Ainsi, cette région de la couche 110 dans laquelle les défauts du type dislocation sont confinés constitue une couche d'adaptation de paramètre de maille, entre le substrat support 100 en silicium et la région superficielle de la couche 110, qui constitue en elle-même une couche de la plaquette 10 qui est en Ge ou en SiGe relaxé.
Et cette couche de Ge ou de SiGe relaxé a une épaisseur désirée suite au dépôt effectué au début du procédé. Cette épaisseur désirée peut en particulier être de l'ordre de 0.5 à 1 micron.
En référence maintenant à la figure 1lb, on constitue dans l'épaisseur de la plaquette 10 une zone de fragilisation 120.
Cette zone de fragilisation peut en particulier être réalisée par implantation (par exemple d'ions H+) au travers de la couche 110.
Dans ce cas, les paramètres de l'implantation peuvent être définir pour que la zone de fragilisation soit située dans le substrat support 100, comme 10 représenté sur la figure 1lb.
Il est également possible de définir ces paramètres pour que la zone de fragilisation soit située dans la couche 110 elle-même (de préférence dans la région de cette couche qui est adjacente à l'interface 105).
On précise que la zone de fragilisation peut également avoir été réalisée 15 par création d'une région poreuse dans le substrat support 100, avant d'effectuer le dépôt de la couche 110.
On procède ensuite au retournement de la plaquette comprenant sa zone de fragilisation, et on colle cette plaquette avec un substrat cible 20.
Le substrat cible 20 peut être en silicium.
La face de la plaquette 10 qui est collée sur le substrat cible est celle qui correspond à la surface " relaxée " de la couche 110.
Pour effectuer ce collage, on a nettoyé les surface devant être mises en contact et on a éventuellement inséré entre ces surfaces une couche d'adhésion. On peut aussi avoir inséré entre la plaquette et le substrat cible une couche d'isolant électrique, par exemple un oxyde.
Un tel oxyde peut provenir de l'oxydation de la surface du substrat cible 20. Il peut également provenir de l'oxydation de la surface de la couche 30 i1 0, si celle-ci est en SiGe.
Si la couche 110 est en Ge, il est également possible de lui associer avant collage une couche d'oxyde, par dépôt d'oxyde.
La plaquette et/ou le substrat cible peuvent ainsi être associés à une couche isolante, avant le collage.
Après ce collage, il est possible de procéder à des traitements thermiques classiques de consolidation d'interface de collage.
On procède ensuite à un détachement au niveau de l'interface de fragilisation, par un apport d'énergie thermique et/ou mécanique.
Il en résulte une structure 30 comprenant comme illustré sur la figure 10 Id: * le substrat cible 20, * la couche 110, * éventuellement un résidu du substrat support 100.
Dans cette structure, la couche 110 comprend elle-même: * une couche d'adaptation de paramètre de maille (partie de la couche 110 qui est adjacente au résidu du substrat support 100), et * une couche relaxée d'épaisseur désirée.
Dans le cas o la zone de fragilisation a été constituée par implantation dans l'épaisseur de la couche 110, la structure 30 obtenue ne comprend pas de 20 résidu du substrat support, et une partie de la couche d'adaptation de paramètre de maille a été séparée de cette structure 30 lors du détachement.
Dans ce cas, on traite ensuite la surface de la structure obtenue (figure 1 e) pour améliorer l'état de surface de la couche 110.
Ce traitement de surface peut comprendre un polissage, et d'autres 25 traitements.
Dans le cas maintenant o la zone de fragilisation a été constituée dans l'épaisseur du substrat support 100 (par implantation ou par création a priori d'une région poreuse), on procède à une attaque sélective du résidu de ce substrat support.
Cette attaque sélective peut être une gravure chimique sélective, qui n'attaque que le matériau du substrat support.
Une telle gravure peut être réalisée par voie humide (choix d'une solution de gravure adaptée), ou par voie sèche (gravure par plasma d'énergie choisie, ou pulvérisation).
Une telle gravure peut être précédée d'un polissage.
A l'issue de cette attaque sélective, on traite la surface libre de la couche 110 pour supprimer la couche d'adaptation de paramètre de maille, qui correspond comme on l'a dit à la partie de cette couche 110 dans laquelle sont 10 confinés le défauts du type dislocation.
On a décrit ci-dessus deux variantes principales de mise en oeuvre de l'invention (création d'une zone de fragilisation dans le substrat support, et dans la couche 110 respectivement).
Dans ces deux cas, la couche active de la structure finale correspond à 15 la partie relaxée de la couche 110.
Selon une troisième variante principale, la couche 110 est en réalité constituée de différents niveaux (ou strates), et on a constitué cette couche 110 de la manière suivante: * dépôt d'un premier niveau, par exemple par une technique telle que celle 20 divulguée par le document WO 00/15885 ou encore par la référence B. Hollânder et aI mentionnée plus haut, ou de manière générale par tout autre technique connue de réalisation d'une couche mince relaxée, * dépôt d'un deuxième niveau, constituant une couche d'arrêt pour une attaque chimique, * dépôt d'un troisième niveau correspondant à une couche relaxée qui constituera la couche active de la structure finale. Ce dépôt est effectué avec une épaisseur désirée pour la couche active.
Le premier niveau correspond à la couche d'adaptation de paramètre de maille. Il peut être en SiGe, voire en Ge. il
Le deuxième niveau doit à la fois: * présenter une bonne sélectivité par rapport au troisième niveau, vis-à-vis d'une attaque chimique (à cet égard, des matériaux différents doivent être employés pour les niveaux 2 et 3), et * ne pas induire de différence trop importante en termes de paramètre de maille avec les deux niveaux qui l'entourent (à cet égard, les matériaux des niveaux 1, 2 et 3 ne doivent pas être trop différents).
On pourra par exemple réaliser les combinaisons suivantes: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) SiGe ou Ge SiGe Si contraint SiGe ou Ge On précise qu'il est préférable que les couche de niveau 1 et 3 soient 15 réalisées dans des matériaux de même nature, pour que la couche de niveau 2, intercalée entre ces deux couches, reçoive des contraintes homogène sur ses deux faces.
Dans ce cas, on utilisera de préférence les matériaux suivants: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) Ge SiGe Si contraint SiGe Dans cette troisième variante, on procède aux mêmes étapes de création de zone de fragilisation, de collage et de détachement de la structure 30. La zone de fragilisation peut ainsi ici encore être située dans la couche 110. Dans ce cas, elle se trouve de préférence dans l'épaisseur du premier niveau (dans lequel elle a alors été réalisée par implantation).
Pour obtenir la structure finale, on procède à deux attaques sélectives: e une première attaque sélective pour éliminer le résidu du premier niveau.
Cette attaque peut en particulier être une attaque chimique, ce qui justifie l'insertion d'un niveau correspondant à une couche d'arrêt, a une deuxième attaque sélective, pour éliminer la couche d'arrêt elle-même.
On précise qu'il est également possible de ne constituer la couche 110 10 qu'avec deux niveaux, dont un premier niveau tel que décrit ci-dessus et un deuxième niveau " rassemblant " les niveaux 2 et 3 évoqués ci-dessus.
Dans ce cas, le deuxième niveau peut être par exemple en silicium contraint, alors que le premier niveau est en SiGe ou en Ge.
Et le deuxième niveau constitue alors lui-même la couche active de la 15 structure finale, alors que le premier niveau constitue toujours une couche d'adaptation de paramètre de maille.
Toujours dans ce cas, les matériaux suivants pourront être mis en oeuvre (ce tableau, comme les précédents, est donné à titre d'exemple non limitatif) Matériau niveau 1 Matériau niveau 2 Ge SiGe (50/50) SiGe Si contraint Dans tous les cas, on pourra procéder à des opérations classiques de traitement de surface après avoir obtenu la structure de la figure 1 e.
L'invention permet ainsi de constituer des structures multicouches 25 comprenant par exemple une couche de Ge ou de SiGe sur un substrat de silicium. On remarquera que les structures obtenues par l'invention sont exemptes de défauts du type dislocation, même dans une région enterrée.
Et les structures obtenues de la sorte peuvent ensuite être utilisées pour faire croître par épitaxie sur la couche de SiGe ou de Ge des couches supplémentaires, par exemple en silicium contraint.
Dans le cas o la couche de niveau 2 est en Si contraint, il peut être avantageux de ne réaliser qu'une seule attaque sélective afin de conserver une structure finale consistant en une bi-couche de silicium contraint SiGe sur un substrat de silicium.
Dans ce cas, la structure finale conserve la couche d'arrêt.
Finalement, il est également possible de déposer une couche de silicium contraint sur la couche de niveau 3 avant l'étape de collage de cette structure sur le substrat cible, afin de réaliser au final une structure comprenant une couche de silicium contraint sur un substrat de silicium.

Claims (24)

REVENDICATIONS
1. Procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat (20) en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux matériaux semiconducteurs présentant des paramètres de maille sensiblement différents, caractérisé 10 en ce que le procédé comprend les étapes suivantes: réalisation d'une couche (110) comprenant ladite couche mince superficielle sur un substrat support (100), * création d'une zone de fragilisation dans l'ensemble (10) formé par ledit substrat support et ladite couche déposée, 15. collage dudit ensemble avec un substrat cible (20), * détachement au niveau de cette zone de fragilisation, * traitement de surface de la structure ainsi obtenue.
2. Procédé selon la revendication précédente, caractérisé en ce que ladite 20 réalisation de couche est faite par épitaxie.
3. Procédé selon la revendication précédente, caractérisé en ce que ladite épitaxie est réalisée avec les étapes suivantes: * stabilisation en température du substrat support à une première 25 température stabilisée prédéterminée, dépôt chimique en phase vapeur à ladite première température déterminée jusqu'à l'obtention d'une couche de base sur le substrat support d'une épaisseur prédéterminée inférieure à une épaisseur finale voulue pour ladite couche (110) comprenant la couche mince superficielle, * accroissement de la température de dépôt chimique en phase vapeur depuis la première température prédéterminée jusqu'à une seconde température prédéterminée, et * poursuite du dépôt chimique en phase vapeur à ladite seconde température prédéterminée jusqu'à obtention de l'épaisseur finale voulue pour la couche.
4. Procédé selon la revendication précédente, caractérisé en ce que la première température prédéterminée est de l'ordre de 4000C à 5000C, et la deuxième température prédéterminée est de l'ordre de 7500C à 8500C.
5. Procédé selon la revendication précédente, caractérisé en ce que la 15 première température prédéterminée est de l'ordre de 430'C à 4600C, et la deuxième température prédéterminée est de l'ordre de 8000C à 8500C.
6. Procédé selon la revendication 1, caractérisé en ce que ladite réalisation de couche est faite par création d'une couche contrainte et relaxation de 20 cette couche.
7. Procédé selon l'une des revendications précédentes, caractérisé en ce que ladite création de zone fragilisée est réalisée par implantation.
8. Procédé selon la revendication précédente, caractérisé en ce que ladite implantation est effectuée entre l'étape de réalisation et celle de collage.
9. Procédé selon la revendication précédente, caractérisé en ce que l'implantation est réalisée de manière à définir la zone de fragilisation dans l'épaisseur du substrat support.
10. Procédé selon la revendication 8, caractérisé en ce que l'implantation est réalisée de manière à définir la zone de fragilisation dans une région de la couche (110) créée correspondant à une couche d'adaptation de paramètre de maille.
11. Procédé selon l'une des revendications précédentes, caractérisé en ce que préalablement au collage on a inséré entre ledit ensemble (10) formé par le substrat support et la couche déposée, et le substrat cible (20), une couche d'isolant électrique.
12. Procédé selon la revendication précédente, caractérisé en ce que préalablement au collage on a constitué à la surface dudit ensemble (10) formé par le substrat support et la couche déposée une couche électriquement isolante.
13. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que préalablement au collage on a constitué sur le substrat cible une couche électriquement isolante.
14. Procédé selon l'une des trois revendications précédentes, caractérisé en 25 ce que ladite couche électriquement isolante est une couche d'oxyde.
15. Procédé selon l'une des revendications précédentes, caractérisé en ce que le substrat (20) de la structure multicouche est en silicium.
16. Procédé selon l'une des revendications précédentes, caractérisé en ce que le substrat support (100) est en silicium.
17. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche (110) créée est en SiGe ou en Ge.
18. Procédé selon l'une des revendications précédentes, caractérisé en ce que lors de la réalisation de la couche on constitue un niveau correspondant à une couche d'arrêt pour une attaque chimique lors de l'étape de traitement 10 de surface.
19. Procédé selon la revendication précédente, caractérisé en ce que lors du de la réalisation de la couche on constitue trois niveaux correspondant respectivement à: 15. Niveau 1: couche d'adaptation de paramètre de maille, * Niveau 2: couche d'arrêt, ò Niveau 3: couche active de la structure qui sera obtenue.
20. Procédé selon la revendication précédente, caractérisé en ce que les 20 matériaux des couches correspondant auxdits trois niveaux constituent une des combinaisons suivantes: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) SiGe ou Ge SiGe Si contraint SiGe ou Ge
21. Procédé selon la revendication précédente, caractérisé en ce que les matériaux des couches correspondant auxdits trois niveaux constituent une 25 des combinaisons suivantes: ls Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) Ge SiGe Si contraint SiGe
22. Procédé selon l'une des quatre revendications précédentes, caractérisée en ce que la couche d'arrêt est conservée dans la structure finale.
23. Procédé selon la revendication 18, caractérisé en ce que lors de la réalisation de la couche on constitue deux niveaux correspondant respectivement à: a Niveau 1: couche d'adaptation de paramètre de maille, 10 * Niveau 2 couche active de la structure qui sera obtenue.
24. Procédé selon la revendication précédente, caractérisé en ce que les matériaux des couches correspondant auxdits trois niveaux constituent une des combinaisons suivantes: Matériau niveau 1 Matériau niveau 2 Ge SiGe (50/50) SiGe Si contraint
FR0215499A 2002-07-09 2002-12-06 Procede de fabrication d'une structure multicouche Pending FR2848334A1 (fr)

Priority Applications (9)

Application Number Priority Date Filing Date Title
FR0215499A FR2848334A1 (fr) 2002-12-06 2002-12-06 Procede de fabrication d'une structure multicouche
TW092134368A TWI289880B (en) 2002-12-06 2003-12-05 Manufacturing process for a multilayer structure
PCT/IB2003/006397 WO2004053961A1 (fr) 2002-12-06 2003-12-05 Procede de fabrication d'une structure multicouche
KR1020057010109A KR100797210B1 (ko) 2002-12-06 2003-12-05 다층구조의 제조방법
JP2004558309A JP4762547B2 (ja) 2002-12-06 2003-12-05 多層構造の製造方法
CNA2003801052499A CN1720605A (zh) 2002-12-06 2003-12-05 多层结构的制造工艺
AU2003294170A AU2003294170A1 (en) 2002-12-06 2003-12-05 Manufacturing process for a multilayer structure
EP03789590A EP1568073A1 (fr) 2002-12-06 2003-12-05 Procede de fabrication d'une structure multicouche
US11/106,135 US7510949B2 (en) 2002-07-09 2005-04-13 Methods for producing a multilayer semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0215499A FR2848334A1 (fr) 2002-12-06 2002-12-06 Procede de fabrication d'une structure multicouche

Publications (1)

Publication Number Publication Date
FR2848334A1 true FR2848334A1 (fr) 2004-06-11

Family

ID=32320086

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0215499A Pending FR2848334A1 (fr) 2002-07-09 2002-12-06 Procede de fabrication d'une structure multicouche

Country Status (8)

Country Link
EP (1) EP1568073A1 (fr)
JP (1) JP4762547B2 (fr)
KR (1) KR100797210B1 (fr)
CN (1) CN1720605A (fr)
AU (1) AU2003294170A1 (fr)
FR (1) FR2848334A1 (fr)
TW (1) TWI289880B (fr)
WO (1) WO2004053961A1 (fr)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110081B2 (en) 2002-11-12 2006-09-19 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
US7247545B2 (en) * 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
CN101960604B (zh) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN105023991B (zh) * 2014-04-30 2018-02-23 环视先进数字显示无锡有限公司 一种基于无机物的led积层电路板的制造方法
CN108231695A (zh) * 2016-12-15 2018-06-29 上海新微技术研发中心有限公司 复合衬底及其制造方法
CN107195534B (zh) * 2017-05-24 2021-04-13 中国科学院上海微系统与信息技术研究所 Ge复合衬底、衬底外延结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
WO2000015885A1 (fr) * 1998-09-10 2000-03-23 France Telecom Procede d'obtention d'une couche de germanium monocristallin sur un substrat de silicium monocristallin, et produits obtenus
EP1050901A2 (fr) * 1999-04-30 2000-11-08 Canon Kabushiki Kaisha Procédé de séparation d'un elément composé et procédé pour la fabrication d'un film mince
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
WO2002015244A2 (fr) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Procede de production d'articles semiconducteurs par croissance epitaxiale graduelle
WO2002071491A1 (fr) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Plate-forme au silicium-germanium relachee pour electronique cmos grande vitesse et circuits analogiques grande vitesse
US20020168864A1 (en) * 2001-04-04 2002-11-14 Zhiyuan Cheng Method for semiconductor device fabrication

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6566158B2 (en) * 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
WO2000015885A1 (fr) * 1998-09-10 2000-03-23 France Telecom Procede d'obtention d'une couche de germanium monocristallin sur un substrat de silicium monocristallin, et produits obtenus
EP1050901A2 (fr) * 1999-04-30 2000-11-08 Canon Kabushiki Kaisha Procédé de séparation d'un elément composé et procédé pour la fabrication d'un film mince
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
WO2002015244A2 (fr) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Procede de production d'articles semiconducteurs par croissance epitaxiale graduelle
WO2002071491A1 (fr) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Plate-forme au silicium-germanium relachee pour electronique cmos grande vitesse et circuits analogiques grande vitesse
US20020168864A1 (en) * 2001-04-04 2002-11-14 Zhiyuan Cheng Method for semiconductor device fabrication

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TARASCHI GIANNI, LANGDO THOMAS A. ET AL.: "Relaxed SiGe-on-insulator fabricated via wafer bonding and etch back", JOURNAL OF VACUUM SCIENCE AND TECHNOLOGY - B, vol. 20, no. 2, March 2002 (2002-03-01), pages 725 - 727, XP002259419 *

Also Published As

Publication number Publication date
CN1720605A (zh) 2006-01-11
TW200511393A (en) 2005-03-16
KR20050084146A (ko) 2005-08-26
TWI289880B (en) 2007-11-11
WO2004053961A1 (fr) 2004-06-24
JP2006509361A (ja) 2006-03-16
JP4762547B2 (ja) 2011-08-31
AU2003294170A1 (en) 2004-06-30
EP1568073A1 (fr) 2005-08-31
KR100797210B1 (ko) 2008-01-22

Similar Documents

Publication Publication Date Title
EP1292975B1 (fr) Procede de fabrication de substrats et substrats obtenus par ce procede
EP2342744B1 (fr) Procede de formation d'une couche monocristalline dans le domaine micro-electronique
EP1938362B1 (fr) Procede de fabrication d'un element en couches minces
EP1285461A1 (fr) Substrat fragilise et procede de fabrication d'un tel substrat
FR2884967A1 (fr) TRANCHE sSOI A COUCHE DE SILICIUM TENDUE
WO2002047156A1 (fr) Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
WO2004109781A1 (fr) Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat
EP2342745B1 (fr) Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree
FR2842350A1 (fr) Procede de transfert d'une couche de materiau semiconducteur contraint
FR2864970A1 (fr) Substrat a support a coefficient de dilatation thermique determine
FR2880988A1 (fr) TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
EP4128328A1 (fr) Procede de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
FR2889887A1 (fr) Procede de report d'une couche mince sur un support
FR2952224A1 (fr) Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante.
FR2860340A1 (fr) Collage indirect avec disparition de la couche de collage
FR2848334A1 (fr) Procede de fabrication d'une structure multicouche
EP1337683B1 (fr) Procede d'auto-organisation de microstructures ou de nanostructures et dispositif associe obtenu
FR2851847A1 (fr) Relaxation d'une couche mince apres transfert
FR2851848A1 (fr) Relaxation a haute temperature d'une couche mince apres transfert
EP1861873A1 (fr) Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur
EP1786025A1 (fr) Relaxation de couches
FR2933235A1 (fr) Substrat bon marche et procede de fabrication associe
FR2894989A1 (fr) Procede de fabrication d'un substrat composite et substrat composite selon ledit procede
WO2006077216A2 (fr) Formation et traitement d'une structure en sige
WO2005013317A2 (fr) Structure semiconducteur-sur-isolant contrainte ayant une tenue des contraintes aux hautes temperatures