FR2827423A1 - Procede d'amelioration d'etat de surface - Google Patents
Procede d'amelioration d'etat de surface Download PDFInfo
- Publication number
- FR2827423A1 FR2827423A1 FR0109495A FR0109495A FR2827423A1 FR 2827423 A1 FR2827423 A1 FR 2827423A1 FR 0109495 A FR0109495 A FR 0109495A FR 0109495 A FR0109495 A FR 0109495A FR 2827423 A1 FR2827423 A1 FR 2827423A1
- Authority
- FR
- France
- Prior art keywords
- wafer
- annealing
- rapid thermal
- thermal annealing
- treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
L'invention propose un procédé d'amélioration de l'état de la surface libre d'une tranche de matériau semiconducteur, ledit procédé comprenant une étape de recuit thermique rapide afin de lisser ladite surface libre, caractérisé en ce que le procédé comporte préalablement au recuit thermique rapide un traitement d'une zone superficielle de la tranche en vue de prévenir l'apparition du piquage lors du recuit thermique rapide.L'invention propose également une structure réalisée par un tel procédé.
Description
<Desc/Clms Page number 1>
La présente invention concerne de manière générale le traitement de surface des matériaux, et particulièrement le traitement de substrats destinés à la fabrication de composants pour des applications en micro- électronique et/ou en opto-électronique.
Plus précisément, l'invention concerne un procédé d'amélioration de l'état de la surface libre d'une tranche de matériau semiconducteur, ledit procédé comprenant une étape de recuit thermique rapide afin de lisser ladite surface libre.
Par surface libre , on entend la surface d'une tranche qui est exposée à l'environnement extérieur (par opposition à une surface d'interface qui est au contact de la surface d'une autre tranche ou d'un autre élément).
Par recuit thermique rapide on entend un recuit rapide sous atmosphère contrôlée, selon un mode communément nommé RTA (correspondant à l'acronyme de l'expression anglo-saxonne Rapid Thermal Annealing).
Dans la suite de ce texte, on désignera ainsi indifféremment ce mode de recuit par l'acronyme RTA, ou par l'appellation francophone de"recuit thermique rapide".
Pour réaliser un recuit RTA d'une tranche de matériau, on recuit la tranche à une température élevée, pouvant être de l'ordre de 1100 C à 1300 C, pendant 1 à 60 secondes.
Le recuit RTA est effectué sous atmosphère contrôlée. Dans l'application préférée de l'invention, cette atmosphère peut être par exemple une atmosphère comprenant un mélange d'hydrogène et d'argon, ou une atmosphère d'argon pur.
Et dans cette application préférée de l'invention, on met en oeuvre ladite invention de manière particulièrement avantageuse en combinaison avec un procédé de fabrication de films minces ou de couches de matériau semiconducteur du type décrit dans le brevet FR 2 681 472.
<Desc/Clms Page number 2>
Un procédé reproduisant les enseignements du document cité cidessus est connu comme le procédé SMARTCUT. Ses étapes principales sont schématiquement les suivantes : . Une étape d'implantation d'atomes, sous une face d'un substrat de matériau semiconducteur (en particulier du silicium), dans une zone d'implantation du substrat, * Une étape de mise en contact intime du substrat implanté avec un raidisseur, et 'Une étape de clivage du substrat implanté au niveau de la zone d'implantation, pour transférer la partie du substrat située entre la surface soumise à l'implantation et la zone d'implantation, sur le raidisseur et former ainsi un film mince, ou une couche, de semiconducteur sur celui-ci.
Par implantation d'atomes, on entend tout bombardement d'espèces atomiques ou ioniques, susceptible d'introduire ces espèces dans le matériau de la tranche avec un maximum de concentration des espèces implantées situé à une profondeur déterminée de la tranche par rapport à la surface bombardée de manière à définir une zone de fragilisation.
La profondeur de la zone de fragilisation est fonction de la nature des espèces implantées, et de l'énergie qui leur est associée pour l'implantation.
On précise qu'on désigne dans ce texte par le terme générique de tranche le film ou la couche transférée par un tel procédé du type SMARTCUT.
La tranche (qui est en matériau semiconducteur) peut ainsi être associée à un raidisseur, et éventuellement à d'autres couches intermédiaires.
Et ce terme de tranche recouvre également dans le présent texte toute tranche, couche ou film de matériau semiconducteur tel que le silicium, que la tranche ait été produite par un procédé du type
<Desc/Clms Page number 3>
SMARTCUT ou non, l'objectif étant dans tous les cas d'améliorer l'état de la surface libre de la tranche.
Pour les applications mentionnées au début de ce texte, les spécifications de rugosité associées à la surface libre des tranches sont en effet très sévères, et la rugosité de la surface libre des tranches est un paramètre qui conditionne dans une certaine mesure la qualité des composants qui seront réalisés sur la tranche.
Il est ainsi courant de trouver des spécifications de rugosité ne devant pas dépasser 5 Angströms en valeur rms (correspondant à l'acronyme anglo-saxon root mean square ) On précise que les mesures de rugosité sont généralement effectuées grâce à un microscope à force atomique (AFM selon l'acronyme qui correspond à l'appellation anglo-saxonne de Atomic Force Microscope).
Avec ce type d'appareil, la rugosité est mesurée sur des surfaces balayées par la pointe du microscope AFM, allant de 1x1 mà 10x10 m et plus rarement 50x50 m2, voire 100x100 jm2.
La rugosité peut être caractérisée, en particulier, selon deux modalités.
Selon l'une de ces modalités, la rugosité est dite à hautes fréquences et correspond à des surfaces balayées de l'ordre de 1x1 jm.
Selon l'autre de ces modalités, la rugosité est dite à basses fréquences et correspond à des surfaces balayées de l'ordre de 10x10 m2, ou plus. La spécification de 5 Angströms donnée ci-dessus à titre indicatif est ainsi une rugosité correspondant à une surface balayée de 10x10 jj m2.
Et les tranches qui sont produites par les procédés connus (de type SMARTCUTO ou autre) présentent des rugosités de surface dont les valeurs sont supérieures à des spécifications de l'ordre de celles mentionnées ci-dessus, en l'absence de l'application à la surface de la tranche d'un traitement spécifique tel qu'un polissage
<Desc/Clms Page number 4>
Un premier type de procédé connu pour diminuer la rugosité de surface des tranches consiste à faire subir à la tranche un traitement thermique classique (oxydation sacrificielle par exemple).
Mais un traitement de ce type ne permet pas d'amener la rugosité des tranches au niveau des spécifications mentionnées ci-dessus.
Et si on peut certes imaginer de multiplier les étapes de tels traitements thermiques classiques, et/ou de les combiner avec d'autres types de procédé connus, en vue de réduire encore la rugosité, ceci conduirait à un procédé long et complexe.
Un deuxième type de procédé connu pour diminuer la rugosité consiste à effectuer un polissage mécano-chimique de la surface libre de la tranche.
Ce type de procédé peut effectivement permettre de réduire la rugosité de la surface libre de la tranche
Dans le cas où il existe un gradient de concentration de défauts croissant en direction de la surface libre de la tranche, ce deuxième type de procédé connu peut en outre permettre d'abraser ladite tranche jusqu'à une zone présentant une concentration de défauts acceptable.
Dans le cas où il existe un gradient de concentration de défauts croissant en direction de la surface libre de la tranche, ce deuxième type de procédé connu peut en outre permettre d'abraser ladite tranche jusqu'à une zone présentant une concentration de défauts acceptable.
Cependant, ce deuxième type de procédé connu présente l'inconvénient de compromettre l'uniformité de l'épaisseur de la couche utile de la tranche, c'est à dire de la couche qui sera effectivement exploitée pour la création de composants.
Et cet inconvénient est accru dans le cas où on procède à un polissage important de la surface de la tranche, ce qui serait le cas pour arriver à des rugosités telles que mentionnées ci-dessus.
Selon un troisième type de procédé, on fait subir à la tranche un recuit RTA sous atmosphère contrôlée.
Ce troisième type de procédé permet de diminuer de manière généralement satisfaisante la rugosité de surface des tranches (en particulier sans dégrader l'uniformité de l'épaisseur de la couche utile), et constitue ainsi une solution intéressante.
<Desc/Clms Page number 5>
Cependant, si ce troisième type de procédé peut effectivement permettre d'obtenir des rugosités hautes fréquences et basses fréquences globalement satisfaisantes, la Demanderesse a observé que le fait de faire subir à la tranche un recuit RTA peut induire un inconvénient.
En effet, en analysant finement l'état de la surface de tranches (en particulier de tranches de silicium) ayant subi un tel traitement, la Demanderesse a déterminé que des trous de très petites dimensions se superposaient à une surface dont la rugosité générale était par ailleurs satisfaisante.
Une telle analyse peut être menée à partir d'une observation avec un microscope à force atomique.
Ces petits trous ont typiquement des dimensions de l'ordre de quelques nm de profondeur, et quelques dizaines de nm de diamètre
Ces trous présentent des similitudes avec les trous que l'on peut parfois observer à la surface de matériaux tels que du silicium, et que l'on attribue à un phénomène dit de piquage , connu également sous l'appellation anglo-saxonne de pitting .
Ces trous présentent des similitudes avec les trous que l'on peut parfois observer à la surface de matériaux tels que du silicium, et que l'on attribue à un phénomène dit de piquage , connu également sous l'appellation anglo-saxonne de pitting .
On précise toutefois que si le terme de piquage sera employé par commodité dans ce texte pour désigner de tels trous, leur ratio profondeur/diamètre est inférieur aux ratios habituellement observés dans le cas de trous de piquage classiques.
Ainsi, la Demanderesse a déterminé que l'application d'un recuit RTA à une tranche (en particulier de silicium) favorisait l'apparition de ce phénomène de piquage.
Cette observation a été faite particulièrement dans le cas de tranches de SOI-acronyme de Silicon On Insulator pour silicium sur isolant (ou SOA-acronyme de Silicon On Anything pour silicium sur un matériau quelconque), issues d'un procédé de type SMARTCUT.
Et dans la mesure où le recuit RTA constitue l'étape ultime de traitement d'une tranche pour améliorer son état de surface, le piquage de la surface d'une tranche sortant d'un recuit RTA est problématique, car la
<Desc/Clms Page number 6>
surface piquée générée par le recuit RTA se retrouvera dans le produit final.
On pourrait bien sûr envisager de retraiter les tranches issues du recuit RTA, pour corriger ce phénomène et tenter d'éliminer le piquage, en polissant une épaisseur suffisante de la tranche piquée
Mais on se retrouverait alors de nouveau exposé aux inconvénients du polissage mentionnés a-dessus, et on perdrait dans ce cas les bénéfices liés au recuit RTA.
Mais on se retrouverait alors de nouveau exposé aux inconvénients du polissage mentionnés a-dessus, et on perdrait dans ce cas les bénéfices liés au recuit RTA.
Le but de l'invention est de perfectionner les procédés d'amélioration de l'état de la surface libre d'une tranche de matériau semiconducteur par recuit RTA.
Plus précisément, le but de l'invention est de permettre en outre d'affranchir de tels procédés de l'inconvénient lié au piquage mentionné cidessus.
Et comme on l'a dit, l'invention s'applique plus particulièrement à des surfaces de tranches de type SOI (ou SOA), issues d'un procédé StVtARTCUT.
Afin d'atteindre les buts exposés ci-dessus, l'invention propose un procédé d'amélioration de l'état de la surface libre d'une tranche de matériau semiconducteur, ledit procédé comprenant une étape de recuit thermique rapide afin de lisser ladite surface libre, caractérisé en ce que le procédé comporte avant le recuit thermique rapide un traitement préalable d'une zone superficielle de la tranche en vue de prévenir l'apparition du piquage lors du recuit thermique rapide.
Des aspects préférés, mais non limitatifs du procédé selon l'invention sont les suivants : * ledit traitement préalable est un recuit haute température destiné à reconstruire la zone superficielle,
* ledit recuit haute température est effectué sous atmosphère neutre, . la température dudit recuit à haute température est comprise entre 600 Cet1300 C,
* ledit recuit haute température est effectué sous atmosphère neutre, . la température dudit recuit à haute température est comprise entre 600 Cet1300 C,
<Desc/Clms Page number 7>
. la température dudit recuit à haute température est comprise entre 800 Cet1100 C, . ledit traitement préalable permet d'éliminer la partie perturbée de la zone superficielle, * ledit traitement préalable est une attaque chimique, . ledit traitement préalable est de type gravure humide ou gravure sèche, . ledit traitement préalable est une oxydation sacrificielle, * l'étape de recuit thermique rapide est suivie d'une oxydation sacrificielle.
Et l'invention propose également une structure SOI ou SOA obtenue par un procédé selon l'une des revendications précédentes.
D'autres aspects, buts et avantages de l'invention apparaîtront mieux à la lecture de la description suivante de formes préférées de réalisation de l'invention.
Cette description est faite en référence à l'application préférée de l'invention, qui concerne l'amélioration de l'état de surface d'une tranche de SOI ou SOA, issue d'un procédé SMARTCUT. Toutefois, la tranche peut être d'un type différent.
Une caractéristique commune aux différents modes de réalisation de l'invention est qu'on prépare la surface de la tranche, préalablement à une étape de recuit RTA de la tranche qui est destinée à réduire la rugosité de surface de la tranche.
Le recuit RTA peut être effectué en particulier sous une atmosphère de mélange hydrogène/argon, ou d'argon pur.
Dans le cas où la tranche a été créée par le clivage du procédé SMARTCUT, la surface de la tranche est la surface de clivage, (surface as splitted selon l'expression anglo-saxonne) - cette surface présente des irrégularités, que l'on désire réduire par un recuit RTA
Selon un premier mode de réalisation de l'invention, on réalise cette préparation de la surface de la tranche en effectuant un recuit haute température sous atmosphère neutre, préalablement au recuit RTA
Selon un premier mode de réalisation de l'invention, on réalise cette préparation de la surface de la tranche en effectuant un recuit haute température sous atmosphère neutre, préalablement au recuit RTA
<Desc/Clms Page number 8>
Ce recuit préalable est appliqué à la tranche, dont la surface à traiter est disposée de manière à être exposée au recuit.
Lors de ce recuit préalable, la température peut être comprise entre 600 Cet1300 C.
De préférence, cette température est comprise entre 800 C et 1100 C.
Ce recuit préalable peut également être effectué sous vide, la pression pouvant cependant avoir toute valeur jusqu'à 1 atmosphère.
Un tel recuit préalable permet de reconstruire la zone perturbée de la surface de la tranche, et d'éliminer les défauts menant au piquage lors du recuit RTA.
Ces défauts, générés en particulier lors du clivage, ont été observées par la Demanderesse en utilisant une technique de microscopie à transmission électronique qui permettent de visualiser des détails de l'ordre de grandeur de l'atome, sous la forme de cavités de la zone superficielle de la tranche, sur des surfaces de tranches issues d'un procédé SMARTCUT.
Ces cavités se trouvent rassemblées dans une zone superficielle de la tranche d'une épaisseur de l'ordre de plusieurs dizaines de nm Du fait de la présence de ces cavités, la zone en question est une zone perturbée, par rapport aux régions inférieures de la tranche dont la structure cristalline n'est pas perturbée.
Les cavités peuvent avoir un diamètre de l'ordre de 10 à 20 nm.
Le recuit préalable peut être réalisé dans un four classique (le recuit RTA de lissage de surface étant quant à lui ensuite réalisé dans un four spécifique), ou dans le même four que le recuit RTA.
Selon un deuxième mode de réalisation de l'invention, le traitement préalable de la tranche consiste à effectuer une attaque chimique de la surface de la tranche.
<Desc/Clms Page number 9>
Cette attaque chimique peut être de type gravure humide ou gravure sèche. Dans ce cas, l'effet du traitement préalable est de supprimer la zone superficielle de la tranche qui comporte les cavités mentionnées ci-dessus et qui sont à l'origine du phénomène de piquage sous recuit RTA
Dans tous les modes de réalisation de l'invention en effet, le but du traitement préalable au recuit RTA est de traiter la zone superficielle dont la structure est perturbée par la présence des cavités.
Dans tous les modes de réalisation de l'invention en effet, le but du traitement préalable au recuit RTA est de traiter la zone superficielle dont la structure est perturbée par la présence des cavités.
Ce traitement de la zone peut consister à réduire ou éliminer les cavités de la zone (c'est le cas dans le premier mode de réalisation), ou à attaquer directement cette zone pour la réduire/éliminer elle même (deuxième mode de réalisation, et comme on va le voir troisième mode également).
Selon un troisième mode de réalisation de l'invention en effet, on fait subir à la tranche, préalablement au recuit RTA, une oxydation sacrificielle
Dans ce troisième mode de réalisation, l'effet du traitement préalable est ici encore de réduire ou éliminer non pas seulement les cavités de la zone perturbée superficielle de la tranche qui comporte les cavités, mais de réduire ou éliminer cette zone superficielle perturbée elle-même
Ainsi, en faisant subir à la tranche une oxydation sacrificielle avant le recuit RTA, on favorise la réduction/élimination de la zone perturbée (on précise qu'il est également possible que cette oxydation sacrificielle permette en outre de réduire ou éliminer les cavités de cette zone).
Dans ce troisième mode de réalisation, l'effet du traitement préalable est ici encore de réduire ou éliminer non pas seulement les cavités de la zone perturbée superficielle de la tranche qui comporte les cavités, mais de réduire ou éliminer cette zone superficielle perturbée elle-même
Ainsi, en faisant subir à la tranche une oxydation sacrificielle avant le recuit RTA, on favorise la réduction/élimination de la zone perturbée (on précise qu'il est également possible que cette oxydation sacrificielle permette en outre de réduire ou éliminer les cavités de cette zone).
Dans une variante préférée de ce troisième mode de réalisation, l'étape d'oxydation sacrificielle se décompose en une étape d'oxydation et une étape de désoxydation, un traitement thermique étant intercalé entre l'étape d'oxydation et l'étape de désoxydation.
L'étape d'oxydation est préférentiellement réalisée à une température comprise entre 7000C et 1100 C.
L'étape d'oxydation peut être réalisée par voie sèche ou par voie humide.
<Desc/Clms Page number 10>
Par voie sèche, l'étape d'oxydation est, par exemple, menée en chauffant la tranche sous oxygène gazeux.
Par voie humide, l'étape d'oxydation est, par exemple, menée en chauffant la tranche dans une atmosphère chargée en vapeur d'eau.
Par voie sèche ou par voie humide, selon des procédés classiques connus de l'homme du métier, l'atmosphère d'oxydation peut aussi être chargée en acide chlorhydrique
L'étape d'oxydation aboutit à la formation d'un oxyde à la surface de la tranche.
L'étape d'oxydation aboutit à la formation d'un oxyde à la surface de la tranche.
L'étape de traitement thermique est réalisée par toute opération thermique destinée à améliorer les qualités du matériau constitutif de la zone superficielle de la tranche.
Ce traitement thermique peut être effectué à température constante ou à température variable.
Dans ce dernier cas, le traitement thermique est réalisé, par exemple, avec une augmentation progressive de la température entre deux valeurs, ou avec une oscillation cyclique entre deux valeurs, etc.
Préférentiellement, l'étape de traitement thermique est effectuée au
moins en partie à une température supérieure à 1000 C, et plus particulièrement vers 11 00-1200oC.
moins en partie à une température supérieure à 1000 C, et plus particulièrement vers 11 00-1200oC.
Préférentiellement, l'étape de traitement thermique est effectuée sous atmosphère non oxydante.
L'atmosphère du traitement thermique peut comprendre de l'argon, de l'azote, de l'hydrogène, etc., ou encore un mélange de ces gaz. Le traitement thermique peut également être réalisée sous vide.
Dans cette variante préférée du troisième mode de réalisation de l'invention, l'étape d'oxydation est réalisée avant l'étape de traitement thermique.
On notera que si il a déjà pu être envisagé de réduire le piquage dû spécifiquement à l'étape de traitement thermique d'une telle oxydation sacrificielle, la problématique à laquelle la présente invention répond et qui
<Desc/Clms Page number 11>
est celle de prévenir le piquage dû à une étape ultérieure de recuit RTA, n'a quant à elle pas été abordée.
On rappelle d'ailleurs à cet égard que le piquage qui peut être provoqué par une oxydation sacrificielle est un vrai piquage (dans lequel les trous sont plus profonds que larges), alors que les trous dont on veut ici prévenir l'apparition suite à un recuit RTA sont généralement plus larges que profonds.
Selon une variante avantageuse, l'étape d'oxydation débute avec le début de la montée en température du traitement thermique et se termine avant la fin de ce dernier.
Le traitement thermique permet de guérir, au moins en partie, les défauts générés au cours des étapes précédentes du procédé de fabrication et de traitement de la tranche.
Plus particulièrement, le traitement thermique peut être effectué pendant une durée et à une température telles que l'on réalise par celui-ci une guérison des défauts cristallins, tels que des fautes d'empilement, des défauts"HF", etc., engendrés dans la couche superficielle de la tranche, au cours de l'étape d'oxydation.
On appelle défaut"HF", un défaut dont la présence est révélée par une auréole de décoration dans une couche telle qu'une couche d'oxyde enterré dans l'épaisseur de la tranche, après traitement de la tranche dans un bain d'acide fluorhydrique.
L'étape de désoxydation est préférentiellement réalisée en solution.
Cette solution est par exemple un solution d'acide fluorhydrique à 10 ou 20%. Quelques minutes suffisent pour enlever mille à quelques milliers d'angströms d'oxyde, en plongeant la tranche dans une telle solution.
On précise que dans les différents modes de réalisation de l'invention, on pourra faire suivre l'étape de recuit RTA d'une oxydation sacrificielle telle que décrite ci-dessus (dans ces cas, si l'on met en oeuvre le troisième mode de réalisation de l'invention, on procèdera ainsi à deux oxydations sacrificielles).
<Desc/Clms Page number 12>
L'ajout de cette oxydation sacrificielle après le recuit RTA permet d'amincir la couche utile de la tranche, pour l'amener à l'épaisseur désirée.
Et c'est principalement en jouant sur la durée de l'oxydation que l'on détermine l'épaisseur qui sera ainsi enlevée à la couche utile de la tranche
On comprend donc que l'invention, dans chacun de ses différents modes de réalisation, permet de traiter la zone superficielle qui a été mise en évidence par la Demanderesse (particulièrement dans le cas d'une structure SOI ou SOA issue d'un procédé SMARTCUT), de manière à éviter ensuite l'apparition du piquage lors d'un recuit RTA.
On comprend donc que l'invention, dans chacun de ses différents modes de réalisation, permet de traiter la zone superficielle qui a été mise en évidence par la Demanderesse (particulièrement dans le cas d'une structure SOI ou SOA issue d'un procédé SMARTCUT), de manière à éviter ensuite l'apparition du piquage lors d'un recuit RTA.
Et dans chacun de ces modes de réalisation, l'invention permet d'améliorer grandement la morphologie de surface des tranches ayant subi un recuit RTA : ce recuit permet d'améliorer la rugosité des tranches, et à une échelle plus fine, on ajoute grâce à l'invention l'avantage de prévenir le piquage.
Claims (11)
- REVENDICATIONS 1 Procédé d'amélioration de l'état de la surface libre d'une tranche de matériau semiconducteur, ledit procédé comprenant une étape de recuit thermique rapide afin de lisser ladite surface libre, caractérisé en ce que le procédé comporte avant le recuit thermique rapide un traitement préalable d'une zone superficielle de la tranche en vue de prévenir l'apparition du piquage lors du recuit thermique rapide.
- 2. Procédé selon la revendication précédente, caractérisé en ce que ledit traitement préalable est un recuit haute température destiné à reconstruire la zone superficielle.
- 3 Procédé selon la revendication précédente, caractérisé en ce que ledit recuit haute température est effectué sous atmosphère neutre.
- 4. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que la température dudit recuit à haute température est comprise entre 6000C et 1300 C.
- 5. Procédé selon la revendication précédente, caractérisé en ce que la température dudit recuit à haute température est comprise entre 800 C et1100 C.
- 6. Procédé selon la revendication 1, caractérisé en ce que ledit traitement préalable permet d'éliminer la partie perturbée de la zone superficielle.
- 7. Procédé selon la revendication précédente, caractérisé en ce que ledit traitement préalable est une attaque chimique.<Desc/Clms Page number 14>
- 8 Procédé selon la revendication précédente, caractérisé en ce que ledit traitement préalable est de type gravure humide ou gravure sèche.
- 9. Procédé selon la revendication 6, caractérisé en ce que ledit traitement préalable est une oxydation sacrificielle
- 10. Procédé selon l'une des revendications précédentes, caractérisé en ce que l'étape de recuit thermique rapide est suivie d'une oxydation sacrificielle.
- 11. Structure SOI ou SOA obtenue par un procédé selon l'une des revendications précédentes.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0109495A FR2827423B1 (fr) | 2001-07-16 | 2001-07-16 | Procede d'amelioration d'etat de surface |
JP2003514611A JP2004535685A (ja) | 2001-07-16 | 2002-07-16 | 表面状態を改善する方法 |
EP20020767576 EP1407483A1 (fr) | 2001-07-16 | 2002-07-16 | Procede d'amelioration de l'etat de surface d'une plaquette semiconductrice |
CNB028158644A CN1291464C (zh) | 2001-07-16 | 2002-07-16 | 提高半导体表面条件的方法及采用此方法制得的结构 |
PCT/FR2002/002543 WO2003009366A1 (fr) | 2001-07-16 | 2002-07-16 | Procede d'amelioration de l'etat de surface d'une plaquette semiconductrice |
KR1020047000742A KR100803811B1 (ko) | 2001-07-16 | 2002-07-16 | 반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법 |
US10/754,930 US6903032B2 (en) | 2001-07-16 | 2004-01-08 | Method for preparing a semiconductor wafer surface |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0109495A FR2827423B1 (fr) | 2001-07-16 | 2001-07-16 | Procede d'amelioration d'etat de surface |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2827423A1 true FR2827423A1 (fr) | 2003-01-17 |
FR2827423B1 FR2827423B1 (fr) | 2005-05-20 |
Family
ID=8865580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0109495A Expired - Lifetime FR2827423B1 (fr) | 2001-07-16 | 2001-07-16 | Procede d'amelioration d'etat de surface |
Country Status (7)
Country | Link |
---|---|
US (1) | US6903032B2 (fr) |
EP (1) | EP1407483A1 (fr) |
JP (1) | JP2004535685A (fr) |
KR (1) | KR100803811B1 (fr) |
CN (1) | CN1291464C (fr) |
FR (1) | FR2827423B1 (fr) |
WO (1) | WO2003009366A1 (fr) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005055308A1 (fr) * | 2003-12-03 | 2005-06-16 | S.O.I.Tec Silicon On Insulator Technologies | Procede permettant de reduire la rugosite de surface d'une tranche |
WO2008093187A1 (fr) * | 2007-02-01 | 2008-08-07 | S.O.I.Tec Silicon On Insulator Technologies | Procédé de production d'un substrat du type silicium sur isolant |
US7749910B2 (en) | 2001-07-04 | 2010-07-06 | S.O.I.Tec Silicon On Insulator Technologies | Method of reducing the surface roughness of a semiconductor wafer |
US7883628B2 (en) | 2001-07-04 | 2011-02-08 | S.O.I.Tec Silicon On Insulator Technologies | Method of reducing the surface roughness of a semiconductor wafer |
US7939427B2 (en) | 2007-02-01 | 2011-05-10 | S.O.I.Tec Silicon On Insulator Technologies | Process for fabricating a substrate of the silicon-on-insulator type with reduced roughness and uniform thickness |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1519409B1 (fr) * | 2003-09-26 | 2008-08-20 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Procédé de fabrication des substrats pour croissance épitaxiale |
JP4285244B2 (ja) * | 2004-01-08 | 2009-06-24 | 株式会社Sumco | Soiウェーハの作製方法 |
KR100914898B1 (ko) * | 2004-12-28 | 2009-08-31 | 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 | 낮은 홀들의 밀도를 가지는 박막을 구현하는 방법 |
DE602004022882D1 (de) * | 2004-12-28 | 2009-10-08 | Soitec Silicon On Insulator | Ner geringen dichte von löchern |
FR2895563B1 (fr) | 2005-12-22 | 2008-04-04 | Soitec Silicon On Insulator | Procede de simplification d'une sequence de finition et structure obtenue par le procede |
KR100831447B1 (ko) | 2006-07-03 | 2008-05-21 | 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 | 반도체 웨이퍼의 표면 거칠기 개선 방법 |
FR2907966B1 (fr) * | 2006-10-27 | 2009-01-30 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat. |
JP5231449B2 (ja) * | 2006-12-28 | 2013-07-10 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 平滑なウェハの製造方法 |
JP5466410B2 (ja) * | 2008-02-14 | 2014-04-09 | 信越化学工業株式会社 | Soi基板の表面処理方法 |
EP2161741B1 (fr) * | 2008-09-03 | 2014-06-11 | Soitec | Procédé de fabrication d'un semi-conducteur sur un substrat isolant doté d'une densité réduite de défauts SECCO |
JP2012510180A (ja) * | 2008-11-26 | 2012-04-26 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | シリコン−オン−インシュレータ構造体を処理する方法 |
US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
FR2943458B1 (fr) * | 2009-03-18 | 2011-06-10 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type "silicium sur isolant" soi |
FR2957716B1 (fr) * | 2010-03-18 | 2012-10-05 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type semi-conducteur sur isolant |
JP5096634B2 (ja) * | 2012-06-14 | 2012-12-12 | ソイテック | 低いホール密度を有する薄層を得るための方法 |
JP6086031B2 (ja) * | 2013-05-29 | 2017-03-01 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
FR3007891B1 (fr) * | 2013-06-28 | 2016-11-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite |
JP2016082093A (ja) * | 2014-10-17 | 2016-05-16 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2761526A1 (fr) * | 1997-03-31 | 1998-10-02 | Mitsubishi Electric Corp | Procede pour fabriquer une tranche de silicium et tranche de silicium fabriquee par ce procede |
FR2777115A1 (fr) * | 1998-04-07 | 1999-10-08 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
EP0954014A1 (fr) * | 1998-04-23 | 1999-11-03 | Shin-Etsu Handotai Company Limited | Procédé de fabrication d'une pastille SOI par délamination utilisant des ions d'hydrogène et la pastille SOI fabriqué par ce procédé |
EP1045448A1 (fr) * | 1998-10-16 | 2000-10-18 | Shin-Etsu Handotai Co., Ltd | Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede |
FR2797713A1 (fr) * | 1999-08-20 | 2001-02-23 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
WO2001028000A1 (fr) * | 1999-10-14 | 2001-04-19 | Shin-Etsu Handotai Co., Ltd. | Procede de fabrication d'une tranche de soi, et tranche de soi |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
JPH09223668A (ja) * | 1995-12-15 | 1997-08-26 | Toshiba Corp | 半導体基板および半導体基板の処理方法 |
US5989981A (en) * | 1996-07-05 | 1999-11-23 | Nippon Telegraph And Telephone Corporation | Method of manufacturing SOI substrate |
JP3522482B2 (ja) * | 1997-02-24 | 2004-04-26 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
JP4298009B2 (ja) * | 1998-07-22 | 2009-07-15 | 株式会社半導体エネルギー研究所 | Soi基板の作製方法及び半導体装置の作製方法 |
JP2002110688A (ja) * | 2000-09-29 | 2002-04-12 | Canon Inc | Soiの熱処理方法及び製造方法 |
US6566198B2 (en) * | 2001-03-29 | 2003-05-20 | International Business Machines Corporation | CMOS structure with non-epitaxial raised source/drain and self-aligned gate and method of manufacture |
-
2001
- 2001-07-16 FR FR0109495A patent/FR2827423B1/fr not_active Expired - Lifetime
-
2002
- 2002-07-16 CN CNB028158644A patent/CN1291464C/zh not_active Expired - Lifetime
- 2002-07-16 JP JP2003514611A patent/JP2004535685A/ja active Pending
- 2002-07-16 WO PCT/FR2002/002543 patent/WO2003009366A1/fr active Application Filing
- 2002-07-16 KR KR1020047000742A patent/KR100803811B1/ko active IP Right Grant
- 2002-07-16 EP EP20020767576 patent/EP1407483A1/fr not_active Withdrawn
-
2004
- 2004-01-08 US US10/754,930 patent/US6903032B2/en not_active Expired - Lifetime
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2761526A1 (fr) * | 1997-03-31 | 1998-10-02 | Mitsubishi Electric Corp | Procede pour fabriquer une tranche de silicium et tranche de silicium fabriquee par ce procede |
FR2777115A1 (fr) * | 1998-04-07 | 1999-10-08 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
EP0954014A1 (fr) * | 1998-04-23 | 1999-11-03 | Shin-Etsu Handotai Company Limited | Procédé de fabrication d'une pastille SOI par délamination utilisant des ions d'hydrogène et la pastille SOI fabriqué par ce procédé |
EP1045448A1 (fr) * | 1998-10-16 | 2000-10-18 | Shin-Etsu Handotai Co., Ltd | Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede |
FR2797713A1 (fr) * | 1999-08-20 | 2001-02-23 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
WO2001028000A1 (fr) * | 1999-10-14 | 2001-04-19 | Shin-Etsu Handotai Co., Ltd. | Procede de fabrication d'une tranche de soi, et tranche de soi |
EP1158581A1 (fr) * | 1999-10-14 | 2001-11-28 | Shin-Etsu Handotai Co., Ltd | Procede de fabrication d'une tranche de soi, et tranche de soi |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7749910B2 (en) | 2001-07-04 | 2010-07-06 | S.O.I.Tec Silicon On Insulator Technologies | Method of reducing the surface roughness of a semiconductor wafer |
US7883628B2 (en) | 2001-07-04 | 2011-02-08 | S.O.I.Tec Silicon On Insulator Technologies | Method of reducing the surface roughness of a semiconductor wafer |
WO2005055308A1 (fr) * | 2003-12-03 | 2005-06-16 | S.O.I.Tec Silicon On Insulator Technologies | Procede permettant de reduire la rugosite de surface d'une tranche |
WO2008093187A1 (fr) * | 2007-02-01 | 2008-08-07 | S.O.I.Tec Silicon On Insulator Technologies | Procédé de production d'un substrat du type silicium sur isolant |
FR2912258A1 (fr) * | 2007-02-01 | 2008-08-08 | Soitec Silicon On Insulator | "procede de fabrication d'un substrat du type silicium sur isolant" |
US7666758B2 (en) | 2007-02-01 | 2010-02-23 | S.O.I.Tec Silicon On Insulator Technologies | Process for fabricating a substrate of the silicon-on-insulator type with thin surface layer |
US7939427B2 (en) | 2007-02-01 | 2011-05-10 | S.O.I.Tec Silicon On Insulator Technologies | Process for fabricating a substrate of the silicon-on-insulator type with reduced roughness and uniform thickness |
Also Published As
Publication number | Publication date |
---|---|
CN1291464C (zh) | 2006-12-20 |
JP2004535685A (ja) | 2004-11-25 |
EP1407483A1 (fr) | 2004-04-14 |
KR20040017315A (ko) | 2004-02-26 |
US6903032B2 (en) | 2005-06-07 |
US20040161948A1 (en) | 2004-08-19 |
FR2827423B1 (fr) | 2005-05-20 |
KR100803811B1 (ko) | 2008-02-14 |
WO2003009366A9 (fr) | 2004-04-08 |
CN1552095A (zh) | 2004-12-01 |
WO2003009366A1 (fr) | 2003-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2827423A1 (fr) | Procede d'amelioration d'etat de surface | |
EP1208593B1 (fr) | Procede de traitement de substrats pour la micro-electronique | |
FR2827078A1 (fr) | Procede de diminution de rugosite de surface | |
EP1359615B1 (fr) | Procédé de décollement de couches de matériau | |
EP2259302B1 (fr) | Procédé d'obtention d'une couche mince de qualité accrue par co-implantation et recuit thermique. | |
EP2304787B1 (fr) | Traitement de surface par plasma d'azote dans un procédé de collage direct | |
EP0986826B1 (fr) | Procede de traitement thermique de substrats semi-conducteurs | |
FR2797713A1 (fr) | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede | |
FR2903808A1 (fr) | Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique | |
FR2980916A1 (fr) | Procede de fabrication d'une structure de type silicium sur isolant | |
FR2911430A1 (fr) | "procede de fabrication d'un substrat hybride" | |
WO2007006803A1 (fr) | Procede de diminution de la rugosite d'une couche epaisse d'isolant | |
FR2912259A1 (fr) | Procede de fabrication d'un substrat du type "silicium sur isolant". | |
WO2005013318A2 (fr) | Procede d’obtention d’une couche mince de qualite accrue par co-implantation et recuit thermique | |
FR2845518A1 (fr) | Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur | |
EP2256798A1 (fr) | Traitement thermique de stabilisation d'interface de collage | |
EP1715516A1 (fr) | Traitement de plaques de semi-conducteur | |
FR2912258A1 (fr) | "procede de fabrication d'un substrat du type silicium sur isolant" | |
FR3061988B1 (fr) | Procede de lissage de surface d'un substrat semiconducteur sur isolant | |
FR2895563A1 (fr) | Procede de simplification d'une sequence de finition et structure obtenue par le procede | |
FR2893446A1 (fr) | TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE | |
FR3132383A1 (fr) | Procédé de fabrication d’une structure de type double semi-conducteur sur isolant | |
FR3103055A1 (fr) | Procédé de finition d’une couche semi-conductrice monocristalline transférée sur un substrat receveur | |
FR3046877A1 (fr) | Procede de lissage de la surface d'une structure | |
FR2899382A1 (fr) | Procede de fabrication de structures soi avec limitation des lignes de glissement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
CD | Change of name or company name |
Owner name: SOITEC, FR Effective date: 20120423 |
|
PLFP | Fee payment |
Year of fee payment: 16 |
|
PLFP | Fee payment |
Year of fee payment: 17 |
|
PLFP | Fee payment |
Year of fee payment: 18 |
|
PLFP | Fee payment |
Year of fee payment: 20 |