DE69802663T2 - Hochgeschwindigkeitsprüfsystem für speichereinrichtung - Google Patents

Description

• Diese Erfindung bezieht sich allgemein auf Computer, und insbesondere auf Speichereinrichtungen und Verfahren zum Testen solcher Einrichtungen.
• Computerentwickler wünschen schnelle und verlässliche Speichereinrichtungen, die ihnen erlauben, schnelle und verlässliche Computer zu entwickeln. Hersteller von Speichereinrichtungen, wie Halbleiterspeichern mit wahlfreiem Zugriff, müssen eine volle Bandbreite von Funktionalität und Zeitablaufcharakteristiken der Speichereinrichtungen testen, um ihren Kunden ein zuverlässiges Produkt zur Verfügung zu stellen. Weil jede Speicherzelle der Einrichtung getestet werden muss, stellen der Zeitaufwand und die Geräteausstattung, die nötig sind, um Speichereinrichtungen mit zunehmender Dichte zu testen, einen erheblichen Teil der Gesamtherstellungskosten solcher Einrichtungen dar. Jede Verringerung des Zeitaufwands für den Test jeder Einheit wird die Fertigungskosten verringern.
• Halbleiterhersteller haben schnelle Testroutinen entwickelt, die es erlauben, eine größere Anzahl von Chips gleichzeitig zu testen, indem eine vorgegebene Testeinrichtung verwendet wird. Eine bekannte Testroutine, Jedec, vergleicht einfach die Daten, die in eine Speichereinrichtung geschrieben wurden, mit den Daten, die aus dieser Speichereinrichtung gelesen werden, und weist einen 1-Wert einer oder mehreren Speicherzelladressen zu, wenn die Daten übereinstimmen (ist funktionsfähig) oder eine 0, wenn die Daten nicht übereinstimmen (ist fehlerhaft). Obwohl die Jedec-Routine schnell ist, gibt sie nicht die tatsächlichen Daten, die in der Speichereinrichtung geschrieben sind, aus. Demzufolge, wenn der Tester eine stetige Folge von Einsen ausgibt und dadurch anzeigt, dass die Speichereinrichtung in Ordnung ist, ist sich ein Techniker nicht sicher, ob die Einrichtung tatsächlich in Ordnung ist, oder ob in der Einrichtung ein Fehler aufgetreten ist, oder ob irgendwo auf dem Weg zwischen der Einrichtung zu dem Tester aufgetreten ist, der eine solche Ausgabe verursacht.
• Um diesem Nachteil der Jedec-Routine zu begegnen, sieht eine Micron-Testbetriebsmodusroutine drei Ausgaben vor. Die Micron-Routine gibt die tatsächlichen Daten, wie eine 0 oder eine 1 aus, und einen Dreizustandswert auf mittlerer Ebene dazwischen. Wenn der Dreizustandswert ausgegeben wird, anstelle einer 1 oder einer 0, erkennt der Techniker, dass ein Fehler aufgetreten ist. Unglücklicherweise kann, obwohl die Micron-Routine einen hervorrägenden Test der meisten Halbleitereinrichtungen gewährleistet, die Routine typischerweise nicht schnell genug zurück in den Dreizustandswert vorspannen, bevor der nächste Lese/Schreibzyklus beginnt, um übliche Hochgeschwindigkeitsspeichereinrichtungen in ihrer gewöhnlichen Betriebsgeschwindigkeit testen zu können. Demzufolge müssen solche Hochgeschwindigkeitsspeichereinrichtungen mit Geschwindigkeiten getestet werden, die niedriger sind als ihre übliche Betriebsgeschwindigkeit.
• Um Testzeitaufwand und Kosten zu sparen, automatisieren Hersteller von Speichereinrichtungen zunehmend den Testvorgang, so dass ein Tester die Testroutine gleichzeitig an mehreren Chips durchführt. Automatisiertes Testen erfolgt am leichtesten, nachdem die Speichereinrichtung als Halbleiterbaustein gehäust wurde, da der Halbleiterbaustein automatisch in eine Testfassung mit Hilfe einer Bestückungseinrichtung eingeführt werden kann. Dann führt eine automatische Testschaltung die Testroutine durch, indem sie vorbestimmte Spannungen und Signale an die integrierte Schaltung anlegt, Testdatenmuster in den Speicher einschreibt, Daten liest und die Ergebnisse analysiert, um die Geschwindigkeit, den Zeitablauf, Fehler und dergleichen des Speichers zu detektieren. Je mehr integrierte Schaltungen gleichzeitig getestet werden können, umso größer ist die Einsparung an Testzeit je Schaltung.
• Die meisten Tester, die für den Test von Halbleiterschaltungen verwendet werden, sind teuer. Beispielsweise hat ein üblicher Tester, der von Teradyne hergestellt wird, 128 Eingabe/Ausgabe("I/O")-Anschlüsse. Um die Anzahl der Chips, die diese Tester gleichzeitig testen kann, zu maximieren, werden die Dateneingabe/Ausgabeanschlüsse auf dem Chip oder "DQ-Leitungen" gemultiplext, so dass wenige I/O-Anschlüsse von dem Tester an jedem Chip angeschlossen werden müssen. Beispielsweise schreibt der Tester ein vorbestimmtes Datenmuster gleichzeitig an verschiedene Orte in jeder Speichereinrichtung und greift dann auf die geschriebenen Daten während des Lesezyklus zu. Vergleichsschaltungen, die auf dem Chip hergestellt sind, vergleichen die Daten, die von den verschiedenen Orten gelesen wurden und zeigen an, ob alle gelesenen Daten mit den eingeschriebenen Daten übereinstimmen. Wenn der Chip 32 DQ- Leitungen (DQ0 bis DQ31) aufweist, komprimieren 4 : 1-Multiplexer und Testschaltungen auf dem Chip die Daten auf nur 8 der 32 DQ-Leitungen. Demzufolge werden nur 8 der 128 Anschlüsse des Testes für jeden Chip benötigt. Also können die 128 I/O-Anschlüsse des Testers gleichzeitig 16 Chips testen.
• Gemäß einer anderen Lösung, stellen Halbleiterspeichereinrichtungen, die von Micron Technology Inc. hergestellt werden, auf dem Chip Testbetriebsmodusschaltungen zur Verfügung, die helfen, Zeitverzögerungen während des Tests der Einrichtungen zu kompensieren. Bei solchen Testbetriebsmodusschaltungen schreibt die externe Testeinrichtung Daten während eines ersten Zeitintervalls in den Chip und schreibt anschließend die gleichen Daten wieder zu den DQ-Leitungen während eines zweiten Zeitintervalls. Während des zweiten Intervalls, während die Daten wieder zu den DQ-Leitungen geschrieben werden, werden die Daten, die zuvor in die Speichereinrichtung geschrieben wurden, herausgelesen und zwischengespeichert. Vergleicher auf dem Chip vergleichen dann die zwischengespeicherten Daten mit den Daten, die während des zweiten Intervalls geschrieben werden. Wenn die zwischengespeicherten Daten mit den Daten, die während des zweiten Intervalls geschrieben werden, übereinstimmen, wird der Chip als funktionsfähig bezeichnet. Solch eine Vorrichtung kann schnell die gelesenen Daten, die in die Einrichtung geschrieben wurden, analysieren.
• Die US-Patentschrift 5,539,702 offenbart eine Testvorrichtung für eine Halbleiterspeichereinrichtung, die einen Speicherbereich mit einer Vielzahl von Speicherzellenfeldern, wobei die Speicherzellenfeldern eingegebene Daten parallel empfangen, eine Zwischenspeichersteuerschaltung, die auf ein Schreibsignal und ein Adresssignal reagiert, um ein Steuersignal für das Zwischenspeichern der eingegebenen Daten auszugeben, während die eingegebenen Daten in den Speicherbereich eingegeben werden, eine Zwischenspeicherschaltung für erwartete Daten, die auf das Steuersignal von der Zwischenspeichersteuerungsschaltung und ein Lesesignal reagiert, um die eingegebenen Daten zwischenzuspeichern, während die Eingabedaten in den Speicherbereich eingeschrieben werden, und die resultierenden erwarteten Daten auszugeben, einen Taktgenerator, um ein Taktsignal als Reaktion auf ein Testkennzeichnungssignal und ein internes Reihenadressauswahlsignal zu erzeugen, eine Übertragungsschaltung für die erwarteten Daten, um die erwarteten Daten von der Zwischenspeicherschaltung für erwarteten Daten zu übertragen in Antwort auf das Testsignal und das Lesesignal, eine Datenunterscheidungsschaltung, um zu unterscheiden, ob die ausgegebenen Daten voü dem Speicherbereich dieselben sind wie die erwarteten Daten von der Übertragungsschaltung für erwartete Daten, und eine Ausgabeschaltung, um ein Fehlersignal in Antwort auf die Ausgabesignale von der Datenunterscheidungsschaltung auszugeben, aufweist.
• Die US-Patentschrift 5,422,892 beschreibt einen Einrichtungstester, der Signale an eine Einrichtung, die im Test ist, anlegt. Eine parallele Vergleichsschaltung empfängt dann alle Ausgänge der Einrichtung und vergleicht jeden der Ausgänge gleichzeitig mit den anderen. Anschließend erzeugt die parallele Vergleichsschaltung ein Ausgabemuster, das mit dem erwarteten Testmuster, welches in dem Tester gespeichert ist, verglichen wird. Wenn das Ausgabemuster von der parallelen Vergleichsschaltung dasselbe ist wie das erwartete Testmuster, wird die Einrichtung als eine korrekt arbeitende Einrichtung betrachtet; umgekehrt, wenn die Muster nicht übereinstimmen, wird die Einrichtung als eine nicht korrekt arbeitende Einrichtung betrachtet.
• Während die oben genannten Lösungen typische Zelle-zu-Zelle-Defekte und die Funktionalität des Chips detektieren können, können sie nicht die Geschwindigkeit der Chips genau testen. Weil Halbleiterspeicherchips zunehmend schnellere Daten I/O-Raten aufweisen, insbesondere bei synchronen DRAMs, müssen Daten zu und von den Chips in so wenig wie 9 Nanosekunden oder darunter übertragen werden, basierend auf einem 10-Nanosekunden oder schnelleren Taktzyklus. Demzufolge bieten solche Chips nur eine Fehlertoleranzgrenze von 1 Nanosekunde. Die heutigen zunehmend schnelleren Speichereinrichtungen verlangen ein hochpräzise Erzeugung von Zeitablaufsignalen und eine präzise Messung der Antwort der Speichereinrichtung darauf. Gaterverzögerungen, die durch die Multiplexerschaltung verursacht werden, welche während des Tests benötigt wird, verursachen, dass die Daten an den Chips in mehr als 10 Nanosekunden gelesen werden. Demzufolge kann der Tester nicht entscheiden, ob der Chip Daten innerhalb der benötigten 9 Nanosekunden ausgibt. In anderen Worten verbietet die Testschaltung auf dem Chip, dass der Tester die Geschwindigkeit solcher Chips testet.
• Es ist offensichtlich wünschenswert, die Leistungsfähigkeit und daher die Geschwindigkeit von Halbleiterspeicherchips, insbesondere Hochgeschwindigkeitschips zu bestimmen. Außerdem kann aufgrund von Herstellungsprozesstoleranzen und -variationen eine Speichereinrichtung eines bestimmten Designs schneller als eine andere Speichereinrichtung von genau demselben Design sein. Hersteller wünschen daher typischerweise, auch die Geschwindigkeit solcher Chips zu testen, so dass solche Chips nach den Geschwindigkeitsgraden sortiert werden können. Um einen solchen Geschwindigkeitstest zu gewähren, müssen das Testen im typischen Adresskomprimierungsmodus und das Multiplexen von DQ-Anschlüssen auf dem Chip unterlassen werden. Demzufolge können, wo vorher aufgrund des Multiplexens 16 oder mehr Chips getestet werden konnten, nur mehr 4 solcher Chips gleichzeitig auf Geschwindigkeit getestet werden, weil alle 32 DQ-Anschlüsse jedes Chips mit den I/O-Anschlüssen des Testers verbunden werden müssen. Demzufolge besteht das Bedürfnis, eine zunehmende Anzahl von Chips mit einem vorgegebenen Tester gleichzeitig auf Geschwindigkeit zu testen.
• Eine Lösung war bisher, eine größere Anzahl von Testern anzuschaffen, oder teurere Tester, die eine größere Anzahl von I/O-Anschlüssen haben. Jedoch, wie bereits oben bemerkt, sind solche Tester sehr teuer.
• Die vorliegende Erfindung gibt eine Halbleitereinrichtung an, die auf effiziente Weise bezüglich ihrer Geschwindigkeit getestet werden kann und die zumindest die Nachteile des oben diskutierten Standes der Technik überwindet. Die Speichereinrichtung erfordert als Minimalzahl den Anschluss von lediglich zwei I/O-Anschlüssen von einer externen Testvorrichtung. Eine erste DQ-Leitung von der Speichereinrichtung stellt einen direkten Datenpfad von der Matrix bereit, so dass der externe Tester Daten aus der Matrix mit der maximalen Geschwindigkeit der Speichereinrichtung lesen kann. Eine Testbetriebsmodusschaltung für das Multiplexen und den Vergleich mehrerer DQ-Leitungen im Adresskomprimierungsmodus ist mit zwei oder mehr DQ-Leitungen, einschließlich der ersten DQ-Leitung, verbunden. Die Testschaltung für den Komprimierungsmodus kann Vergleicher, die auf dem Chip sind und gleichzeitig die Daten, die in die Speichereinrichtung eingeschrieben werden und aus der Speichereinrichtung ausgelesen werden, vergleichen, umfassen. Die Vergleicherschaltung gibt ein Datentestzustandssignal aus, das angibt, ob die Daten, die von der Speichereinrichtung gelesen wurden, übereinstimmen, oder ob die Daten nicht übereinstimmen. Das Testzustandssignal wird über einen Multiplexer an einer zweiten DQ-Leitung ausgegeben. Demzufolge kann die Geschwindigkeit der Einrichtung von der ersten DQ-Leitung getestet werden, während die Ergebnisse des Vergleichs auf der Schaltung an der zweiten DQ-Leitung gesammelt werden. Es ist von Bedeutung, dass die externe Testeinrichtung die Daten von der ersten DQ-Leitung nicht gleichzeitig mit dem Testdatenzustandsignal von einer zweiten DQ-Leitung lesen muss.
• Die vorliegende Erfindung beinhaltet auch ein Verfahren zur Reduzierung der Anzahl von Vergleicherschaltungen, die bei der Testschaltung auf dem Chip benötigt werden. Um die Anzahl der Exklusiv-ODER-Gatter zu reduzieren, und auf diese Weise eine vergrößerte Oberfläche auf dem Siliziumchip zur Verfügung zu stellen, vergleichen die Vergleichsschaltungen nicht nur Bits eines gegebenen Datenworts, sondern auch mindestens ein Bit von einem anderen Datenwort. Anstatt daher zwei Vergleichsschaltungen zu verwenden, die erste und zweite Datenworte miteinander vergleichen, und eine dritte Vergleichsschaltung, die die Ergebnisse der ersten beiden Vergleichsschaltungen vergleicht, vermeidet die vorliegende Erfindung die Notwendigkeit der dritten Vergleichsschaltung, indem das erste Datenwort in einer ersten Vergleichsschaltung mit mindestens einem Bit des zweiten Datenwortes verglichen wird.
• In einem weiten Sinne umfasst die vorliegende Erfindung eine Halbleiterspeichereinrichtung, die eine Vielzahl von Speicherzellen, mindestens erste und zweite Ausgabeanschlüsse, eine Steuerschaltung, eine Testschaltung und einen Datenpfad oder Schalter aufweist. Die Vielzahl von Speicherzellen dienen dazu, Daten darin zu speichern, und umfassen erste und zweite Untermatrizen von Speicherzellen. Die ersten und zweiten Ausgabeanschlüsse sind jeweils mit den ersten und zweiten Untermatrizen verbunden. Die Steuerschaltung ist mit den ersten und zweiten Untermatrizen verbunden und dient dazu, Daten von den ersten und zweiten Untermatrizen jeweils an die ersten und zweiten Ausgabeanschlüsse zu übertragen.
• Die Testschaltung ist mit der Steuerschaltung und mit den ersten und zweiten Untermatrizen verbunden. Die Testschaltung testet in Antwort auf ein Testbetriebsmodussignal von der Steuerschaltung Daten, die in die erste Untermatrize eingeschrieben sind und gibt ein Testsignal auf der Basis dieses Tests aus. Der Schalter empfängt das Testbetriebsmodussignal von der Steuerschaltung und verbindet die Testschaltung mit dem ersten Ausgabeanschluss in Antwort darauf. Demzufolge kann das Testsignal an den ersten Ausgabeanschluss angelegt werden, während Daten, die in der zweiten Untermatrix gespeichert sind, während des Testens an den zweiten Ausgabeanschluss angelegt werden können.
• Zusätzlich beinhaltet die vorliegende Erfindung ein Verfahren zum Testen einer Halbleiterspeichereinrichtung, die mindestens erste und zweite Untermatrizen von Speicherzellen hat. Das Verfahren beinhaltet die Schritte: (a) Eintreten in den Testbetriebsmodus; (b) Schreiben von Daten in die ersten und zweiten Untermatrizen; (c) Testen der Daten, die in die erste Untermatrix eingeschrieben sind; (d) Bereitstellen eines Testsignals, welches das Testergebnis angibt; (e) wahlweise Anlegen des Testsignals an einen Ausgabeanschluss, wenn die Speichereinrichtung in dem Testbetriebsmodus befindlich ist; und (f) Lesen der Daten von der zweiten Untermatrix und Anlegen der Daten an einen zweiten Ausgabeanschluss.
• Darüber hinaus beinhaltet die vorliegende Erfindung eine Halbleiterspeichereinrichtung, die eine Vielzahl von Speicherzellen, eine Steuerschaltung und eine Testschaltung aufweist. Die Vielzahl von Speicherzellen schließt erste und zweite Gruppen von Untermatrizen von Speicherzellen ein, wobei jede Gruppe acht Untermatrizen entsprechend eines Datenwortes aufweist. Die Steuerschaltung ist mit der Vielzahl von Speicherzellen verbunden und dient dazu, Daten in die Vielzahl von Speicherzellen einzuschreiben oder diese daraus zu lesen.
• Die Testschaltung hat erste und zweite Vergleichsschaltungen. Die erste Vergleichsschaltung vergleicht Bits in einem ersten Datenwort, das in eine erste Gruppe von Untermatrizen eingeschrieben wurde, miteinander und gibt einen Weitergabewert für ein Testsignal aus, wenn alle Bits in dem ersten Datenwort übereinstimmen. Die zweite Vergleichsschaltung vergleicht Bits in einem zweiten Datenwort, das in eine zweite Gruppe von Untermatrizen geschrieben wurde, miteinander und mit mindestens einem Bit des ersten Datenwortes und gibt einen Weitergabewert für das Testsignal aus, wenn alle von den Bits des zweiten Datenwortes und das eine Bit des ersten Datenwortes übereinstimmen.
• Fig. 1 ist ein Blockschaltbild, das eine Speichereinrichtung zeigt, die eine Testbetriebsmodusschaltung entsprechend der vorliegenden Erfindung hat.
• Fig. 2 ist ein Blockschaltbild, das Details der Testbetriebsmodusschaltung und der zugehörigen Schaltungen der Speichereinrichtung von Fig. 1 zeigt.
• Fig. 3 ist eine schematische Darstellung der Testbetriebsmodusschaltung und der zugehörigen Schaltungen der Speichereinrichtung von Fig. 1.
• Fig. 4 ist ein Blockschaltbild einer alternativen Ausführungsform der Testbetriebsmodusschaltung der Speichereinrichtung von Fig. 1.
• Fig. 5 ist teilweise eine perspektivische Ansicht, teilweise ein Blockschaltbild eines Testplatzes zum Testen einer integrierten Schaltung, die eine Speichereinrichtung nach Fig. 1 beinhaltet.
• Fig. 6 ist ein Blockschaltbild eines Computersystems, das die Speichereinrichtung der Fig. 1 beinhaltet.
• Fig. 1 zeigt ein Blockschaltbild der bevorzugten Ausführungsform einer Speichereinrichtung 10 gemäß der vorliegenden Erfindung. Die Speichereinrichtung 10 ist eine synchrone dynamische Speichereinrichtung mit wahlfreiem Zugriff (SDRAM), die als ihr zentrales Speicherelement linke und rechte Speichermatrixadressbereiche 11A und 11B einschließt. Jede der Speichermatrizen 11A und 11B schließt eine Vielzahl von Speicherzellen (hier nicht gezeigt), die in Spalten und Zeilen angeordnet sind, ein. Eine logische Steuerschaltung 12 steuert die Datenübertragungsschritte, die mit dem Lese- oder Schreibzugriff auf die Speicherzellen in den Matrizen 11A und 11B verbunden sind. In einer Ausführungsform hat jede der Matrizen 11A und 11B Speicherzellen, die in 512 Zeilen mit 256 Spalten in 32 Bits angeordnet sind. Die Speichereinrichtung 10 hat eine Breite von 32 Bits - das bedeutet, dass jede Speicheradresse (kombinierte Speicherzellenbereich-, Zeilen- und Spaltenadresse) jeweils eine 32-Bit-Speicherzelle in einer der Matrizen 11A und 11B entspricht, und ein Prozessor (in Fig. 1 nicht gezeigt) arbeitet mit Datenelementen von jeweils 32 Bits.
• Ein Systemtaktgeber (nicht gezeigt) stellt ein CLK-Signal für die Steuerschaltung 12 der Speichereinrichtung 10 zur Verfügung. Befehlssignale werden an die Steuerschaltung 12 angelegt und die Befehlsdecodierschaltung 14 decodiert. Diese Signale sind im Stand der Technik bekannt und schließen Signale CKE (Taktfreigabe), (Chipauswahl), (Schreibfreigabe), (Reihenadressstrobesignal) und (Spaltennadressstrobesignal) ein. Bestimmte Kombinationen der unterschiedlichen Befehlssignale bilden bestimmte Prozessorbefehle. Beispielsweise kann die Kombination von niedrig, hoch, niedrig und hoch einen ACTIVE-Befehl bedeuten. Beispiele anderer wohlbekannter Befehle schließen READ, WRITE, NOP und PRECHAR- GE ein. Obwohl der Prozessor tatsächlich bestimmte Befehlssignale erzeugt, die in ihrer Kombination als Befehle von der Speichereinrichtung 10 registriert und decodiert werden, ist es zweckmäßig, diese Befehle als von dem Prozessor ausgegeben zu bezeichnen.
• Die Steuerschaltung 12 sendet Steuersignale auf Steuerleitungen (nicht gezeigt) an andere Teile der Speichereinrichtung 10 entsprechend dem vom Prozessor ausgegebenen Befehl. Diese Steuersignale steuern den Zeitablauf des Zugriffs auf die Speicherzellen in den Matrizen 11A und 11B. Die Speichereinrichtung 10 ist auch mit einer Adresse des Speicherortes versehen, auf den auf einem 10 Bit breiten Adressbus 15 zugegriffen werden soll, einschließlich einer Speicherbereichsadresse, die durch das Adressbit BA spezifiziert wird, und eine Zeilen- oder Spaltenadresse, die durch die Adressbits A0 bis A8 spezifiziert sind. Die Adresse wird in ein Adressregister 16 eingegeben, das die Adressinformation der Steuerschaltung 12, einem Zeilenmultiplexer 17 sowie einer Spaltenadresszwischenspeicher- und Decodierschaltung 20 zur Verfügung stellt.
• Als Antwort auf ein oder mehrere Steuersignale, die von der Steuerschaltung 12 bereitgestellt werden, multiplext der Zeilenadressmultiplexer 17 die Zeilenadressinformation und gibt sie an eine von zwei Zeilenadresszwischenspeicher- und Decodierschaltungen 18A und 18B, die den Speicherbereichen 11A und 11B auf die zugegriffen werden soll entsprechen, weiter. Als Antwort auf ein oder mehrere Steuersignale, die von der Steuerschaltung 12 zur Verfügung gestellt werden, nimmt jeder der Zeilenzwischenspeicher und Decodierschaltungen 15A und 18B eine Zeilenadresse, die von dem Zeilenadressmultiplexer 17 zur Verfügung gestellt wurde, und aktiviert eine ausgewählte Zeile von Speicherzellen (nicht gezeigt) in der Speichermatrix 11A und 11B, indem jeweils eine von mehreren Zeilenzugriffsleitungen 22A und 22B gewählt wird. Als Antwort auf ein oder mehrere Steuersignale, die von der Steuerschaltung 12 zur Verfügung gestellt werden, nimmt die Spaltenzwischenspeicher- und Decodierschaltung 22 eine Spaltenadresse, die von dem Adressregister 16 zur Verfügung gestellt wird, und wählt eine von mehreren Spaltenzugriffsleitungen 24A und 24B aus, wobei jede mit einer Speichermatrix 11A und 11B jeweils über eine von zwei I/O-Schnittstellenschaltungen 26A und 26B verbunden ist. Als Antwort auf ein oder mehrere Steuersignale, die von der Steuerschaltung 12 zur Verfügung gestellt werden, wählt jede der I/O- Schnittstellenschaltungen 26A und 26B die 32 Speicherzellen entsprechend dem Spaltenort in einer aktivierten Zeile aus.
• Die I/O-Schnittstellenschaltungen 26A und 26B schließen Leseverstärker ein, die den logischen Zustand der ausgewählten Speicherzellen bestimmen und verstärken. Die I/O- Schnittstellenschaltungen 26A und 26B umfassen auch I/O-Schaltungen, die Daten zu 32 Datenausgaberegistern 28 und von einem Dateneingaberegister 30 in Antwort auf ein oder mehrere Steuersignale, die von der Steuerungsschaltung 12 bereitgestellt werden, durchschaltet. Die Datenregister 28 und 30 sind an DQ-Anschlussflecken DQ0- DQ31 mit einem 32 Bit breiten Datenbus verbunden, um Ausgabedaten QO-Q31 an einen Prozessor zu übertragen und Eingabedaten DO-D31 von einem Prozessor zu empfangen, jeweils in Antwort auf ein oder mehrere Steuersignale, die von der Steuerungsschaltung 12 bereitgestellt werden.
• Die Speichervorrichtung 10 schließt eine Refresh-Steuerungsschaltung 32 ein, die in Antwort auf eines oder mehrere Steuersignale, die von der Steuerungsschaltung 12 bereitgestellt werden, eine gleichförmige und periodische Aktivierung von jeder der Zeilen der Speicherzellen in den Matrizen 11A und 11B zum Zweck einer Datenauffrischung initiiert, wie dies allgemein bekannt ist. In Antwort auf eines oder mehrere Steuersignale, die von der Steuerungsschaltung 12 bereitgestellt werden, liest eine jeweilige I/O- Schnittstellenschaltung A und B Daten, die in den Speicherzellen der für die Auffrischung aktivierten Zeile gespeichert sind, und schreibt Werte, die mit den gespeicherten Daten korrespondieren, in jede der Speicherzellen.
• Die Speichervorrichtung 10 ist vorzugsweise auf einem einzelnen Halbleitersubstrat oder Chip ausgebildet. Mehrere Ausgabeanschlüsse oder Anschlussflecken, die elektrisch mit den Adressleitungen A0 bis A9, den DQ-Leitungen DQ0-DQ31 und anderen Leitungen verbunden sind, können am äußeren Rand des Chips ausgebildet sein. Der Chip ist vorzugsweise von einem schützenden Material umhüllt, um einen gehäusten Baustein zu bilden, und verschiedene elektrisch leitfähige Anschlüsse oder Pins, die elektrisch mit den Anschlussflecken verbunden sind, ragen aus dem Baustein heraus (nicht in Fig. 1 gezeigt).
• Die Speichervorrichtung 10 umfasst auch eine Testschaltung 36, die mit einem internen Ausgabebus 37 verbunden ist, der die I/O-Schnittstellenschaltungen 26A und 26B mit dem Ausgaberegister 28 verbindet. Die Testschaltung 36 wird durch die Steuerungsschaltung 12 freigeschaltet, wenn die Steuerungsschaltung Befehle empfangen hat in der Form einer speziellen "Adresse" eines Testschlüsselvektors, der von der Steuerungsschaltung 12 empfangen wurde, und anzeigt, dass die Speichervorrichtung in einem Testbetriebsmodus betrieben werden soll. Insbesondere, wenn die Steuerungsschaltung 12 angewiesen wird, die Speichervorrichtung 10 im Geschwindigkeitstestbetriebsmodus zu betreiben, stellt die Steuerungsschaltung ein Testfreischaltsignal TEST bereit, das die Testschaltung 36 frei schaltet, um den Test der Speichervorrichtung auszuführen. Die Testschaltung 36 stellt ein Vergleichssignal oder Testdatenkennzeichenbit den Datenausgaberegistern 28 zur Verfügung.
• In Fig. 2 ist die linke Matrix 11A schematisch mit zwei Untermatrizen, nämlich der Untermatrix I und der Untermatrix II, dargestellt. Die Untermatrizen I und II empfangen eintreffende Daten oder abgehende Daten jeweils durch die Datenpfade 38 und 39. Die Datenpfade 38 und 39, die in dem Blockdiagramm der Fig. 2 gezeigt sind, stellen einen Großteil der Schaltungen dar, die zwischen die Matrix 11A und die Datenausgaberegister 28 geschaltet sind, einschließlich der Leseverstärker, der Torsteuerung und der I/O- Schaltungen 26A. Die Datenpfade 38 und 39 werden sowohl während des normalen wie auch während des Testbetriebsmodus der Speichervorrichtung 10 verwendet und stellen daher die Standardverzögerungen dar, die zwischen allen DQ-Leitungen und den Matrizen enthalten sind.
• Aus Gründen der Einfachheit und Übersichtlichkeit, sind in Fig. 2 nur zwei Untermatrizen für die Matrix 11A und zwei DQ-Leitungen, nämlich DQ5 und DQ7, gezeigt. Die Speichervorrichtung 10 hat jedoch 32 Untermatrizen und Datenpfade, die den 32 DQ- Leitungen DQ0-DQ31 entsprechen. Wie später noch genauer erklärt werden wird, sind die 32 Untermatrizen in vier Gruppen mit jeweils acht Untermatrizen unterteilt, wobei jede Gruppe 1 Bit ausgibt, um ein 8-Bit-Wort für jede externe Adresse auszugeben, die an die Speichermatrizen 11A und 11B angelegt werden. Daher können für jede externe Adresse vier Datenwörter ausgegeben werden. Die Testschaltung 36 vergleicht Bits jedes Datenwortes miteinander (z. B. vergleicht sie für jede Gruppe von 8 Untermatrizen die geradzahligen Bits miteinander und die ungeradzahligen miteinander), und gibt ein Testdatenkennzeichnungsbit an mindestens eine DQ-Leitung für jede Gruppe (beispielsweise DQ-Leitung DQ6) aus. Mindestens eine weitere DQ-Leitung kann dann direkt die Daten an denselben oder einen zusätzlichen DQ-Anschlussflecken ausgeben, um zu erlauben, dass sowohl die Testdatenkennzeichnungsbits auf dem Anschluss DQ6 wie auch die direkten Daten von der Speichereinrichtung 10 ausgegeben werden können.
• Wie in Fig. 2 gezeigt, empfängt die Testschaltung 36 die Ausgänge von den Datenpfaden 38 und 39, vergleicht die Daten von den Untermatrizen I und II und gibt das Testkennzeichnungsbit an einen Schalter, wie einen 2 : 1-Multiplexer 40 aus. Der Multiplexer 40 empfängt TEST-Signal von der Steuerungsschaltung 12, invertiert das Signal durch einen Inverter 41 und legt sowohl das invertierte als auch das nicht invertierte Testsignal an ein Paar von kreuzgekoppelten Weitergabegates 42 und 43 an. Das erste Weitergabegate 42 empfängt die Daten von dem Datenpfad 38, während das zweite Weitergabegate das Testdatenkennzeichnungsbit von der Testschaltung 36 empfängt. Wenn das eintreffende TEST-Signal einen hohen Wert hat, dann wird das Testdatenkennzeichnungsbit von der Testschaltung 36 durch das Weitergabegate 43 weitergeschaltet, während, wenn das TEST-Signal einen niedrigen Wert annimmt, die Daten von dem Datenpfad 38 durch das Weitergabegate 42 ausgegeben werden. Eine Ausgabeschaltungsanordnung 44 empfängt den Ausgang des Multiplexers 40 und ist mit ihrem Ausgang mit dem DQ-Anschlussflecken DQ7 verbunden. Die Ausgabeschaltungsanordnung 44 umfasst Ausgabeverstärker, eines der Datenausgaberegister 28 usw. Die Ausgabeschaltungsanordnung 44 umfasst hauptsächlich eine Standardschaltungsanordnung, wie sie benötigt wird, um Daten an den DQ-Anschlussflecken DQ7 anzulegen oder davon Daten zu empfangen. Deshalb enthält die Ausgabeschaltungsanordnung 44 Standardverzögerungen, wie sie in solch einer Schaltungsanordnung enthalten sind und die entlang aller DQ-Leitungen in der Speichervorrichtung 10 vorkommen. Außer den wie unten erklärt im Wesentlichen einzigen Verzögerungen entlang des DQ7-Pfades, die von den anderen DQ-Pfaden abweichen und von dem Multiplexer 40 und der Testschaltung 36 verursacht werden.
• Die Ausgabeschaltungsanordnung 45, die im Wesentlichen identisch zu der Ausgabeschaltungsanordnung 44 ist, ist zwischen den DQ-Anschlussflecken DQ5 und dem Datenpfad 39 geschaltet. Es ist wichtig, dass Daten die zu oder von der Untermatrix II übertragen werden, zu oder von einer Standardschaltungsanordnung zwischen der Matrix und dem DQ-Anschlussflecken DQ5 übertragen werden, d. h. dem Datenpfad 39 und der Ausgabeschaltungsanordnung 45. Daher kann eine externe Testvorrichtung Daten in die Untermatrix II einschreiben und Daten daraus lesen und kann die Geschwindigkeit der Speichervorrichtung 10 genau bestimmen, da keine zusätzliche Schaltungsanordnung entlang der DQ5-Leitung vorgesehen ist, nämlich der Testschaltung 36 und der Multiplexer 40. Außerdem kann, wie oben bemerkt, die externe Testvorrichtung auch bestimmen, wenn die Testschaltung 36 einen Fehler durch das Lesen Testkennzeichnungsbits von der DQ7-Leitung festgestellt hat. Demzufolge kann die externe Testvorrichtung die Geschwindigkeit der Speichervorrichtung 10 bestimmen und die Daten, die von der Speichervorrichtung von der DQ5-Leitung gelesen werden, während sie auch bestimmen kann, ob die Testschaltung einen Fehler von der DQ7-Leitung festgestellt hat.
• Da das Testdatenkennzeichnungsbit von der Testschaltung 36 an der DQ7-Leitung bereitgestellt wird, kann das Testdatenkennzeichnungsbit von der externen Testvorrichtung zu einer Zeit detektiert werden, die auf das Lesen der Daten von der DQ5-Leitung folgt. Deshalb sind, während die Testschaltung 36 und der Multiplexer 40 zusätzliche Weiterschaltverzögerungen für die Ausgabe des Testdatenkennzeichnungsbits auf der DQ7-Leitungen verursachen, solche Verzögerungen für die Bestimmung der Geschwindigkeit der Speichervorrichtung 10 irrelevant, da die Geschwindigkeit von einer der anderen DQ-Leitungen, beispielsweise DQ5, bestimmt werden kann.
• Die Testschaltung 36 schreibt die gleichen Datenwerte in die Speichermatrizen 11A und 11B, vergleicht die Bytes der Daten, und gibt einen niedrigen Wert aus, wenn alle Bits in dem Byte übereinstimmen wie oben beschrieben. Obwohl das selten ist, ist es möglich, dass alle Daten, die von der Speichermatrizen gelesen wurden, in einem vorgegebenen Byte fehlerhaft sind, dass aber die Testschaltung dennoch ein niedriges oder Übereinstimmungssignal für das Testdatenkennzeichnungsbit ausgibt, das anzeigt, dass die Speichereinrichtung den Test bestanden hat. Die externe Testvorrichtung kann jedoch, da die tatsächlichen Daten, die in die Matrix eingeschrieben wurden, auch von dem DQ5-Anschlussflecken ausgegeben werden, die Daten, die auf dem DQ5-Anschlussflecken gelesen wurden, mit den Daten vergleichen, die sie vorher in die Vorrichtung eingeschrieben hatte, um zu bestimmen, ob diese beiden übereinstimmen. Wenn sie nicht übereinstimmen, dann wird die Testvorrichtung den Fehler erkennen.
• Mit Bezug auf Fig. 3 umfasst die Testschaltung 36 vier Vergleichsschaltungen 200, 202, 204 und 206. (In Fig. 3 sind nur zwei der vier Vergleichsschaltungen, nämlich Vergleichsschaltungen 200 und 204, gezeigt.) Jede der Vergleichsschaltungen 200 bis 206 umfasst ein NAND-Gatter 208 und ein NOR-Gatter 210, die jeweils ein Signal DR empfangen, das Daten darstellt, die von den Speichermatrizen 11A und 11B gelesen werden. Das NAND-Gatter 208 und NOR-Gatter 210 der Vergleichsschaltung 200 empfangen die Daten, die von den Untermatrizen, die mit den DQ-Leitungen DQ0, DQ2, DQ4 und DQ6 verbunden sind, gelesen wurden, während die NAND- und NOR-Gates für die Vergleichsschaltung 202 die Daten empfangen, die von den Untermatrizen, die mit den DQ-Leitungen DQ1, DQ3, DQ5 und DQ7 verbunden sind, gelesen werden. In anderen Worten vergleicht die Vergleichsschaltung 200 die geraden Bits eines ersten 8-Bit- Datenwortes (DQ0-DQ7) miteinander, während die Vergleichsschaltung 202 die ungeraden Bits des ersten Datenwortes miteinander vergleicht. Das NAND-Gatter 208 und NOR-Gatter 210 der Vergleichsschaltung 204 empfängt die Daten, die von den Untermatrizen, die mit den DQ-Leitungen DQ16, DQ18, DQ20, DQ22 und DQ6 verbunden sind, gelesen wurden, während die NAND- oder NOR-Gatter für die Vergleichsschaltung 206 die Daten empfängt, die von den Untermatrizen, die mit den DQ-Leitungen DQ17, DQ18, DQ21, DQ23 und DQ7 verbunden sind, gelesen wurden. In anderen Worten vergleicht die Vergleichsschaltung 204 die geradzahligen Bits eines dritten Datenworts DQ16-DQ23, während die Vergleichsschaltung 206 die ungeradzahligen Bits dieses Datenworts vergleicht. Während solch ein Vergleich nach geradzahligen und ungeradzahligen Bits aufgeteilt ist, könnten auch andere Unterteilungen der Worte oder DQ- Leitungen verwendet werden. Die Vergleichsschaltungen 204 und 206 vergleichen auch 1 Bit von dem ersten Datenwort (d. h. DQ6 und DQ7) mit Bits des dritten Datenworts, um die Fläche auf dem Chip, wie nachstehend erklärt, zu reduzieren.
• Die Ausgänge der NAND- und NOR-Gatter 208 und 210 werden in ein Exklusiv-ODER- Gatter 212 in jede der Vergleichsschaltungen 200 bis 206 eingegeben. Die NAND- und NOR-Gatter 208 und 210 geben beide einen hohen Wert aus, wenn alle ihre Eingänge niedrig sind und geben alternativ beide einen niedrigen Wert aus, wenn alle ihre Eingänge hoch sind. Als Antwort darauf geben die Exklusiv-ODER-Gatter 212 nur dann einen niedrigen Wert aus, wenn ihre beiden Eingänge entweder hoch oder niedrig sind. Deshalb werden die Exklusiv-ODER-Gates 212 keinen niedrigen Wert ausgeben, wenn einer der Eingänge der NAND- oder NOR-Gatter nicht mit den übrigen Eingängen übereinstimmt.
• Bekanntlich benötigen Exklusiv-ODER-Gatter eine größere Oberfläche auf dem Chip als NAND- oder NOR-Gatter. Typischerweise verwendeten frühere auf dem Chip integrierte Testschaltungen für Halbleiterspeichervorrichtungen eine zusätzliche Vergleichsschaltung, die zwei verglichene Datenwörter verglich. Beispielsweise verwendeten solche früheren Systeme eine weitere Vergleichsschaltung, die mindestens ein weiteres Exklusiv- ODER-Gatter aufwies, die die Ausgänge von den Exklusiv-ODER-Gattern 212 verglich und dadurch das erste Datenwort mit einem dritten Datenwort verglich. Da während eines Adresskomprimierungstestens ein einziges Bit an alle DQ-Leitungen DQ0-DQ31 geschrieben wurde, sollten die beiden verglichenen Wörter übereinstimmen.
• Die vorliegende Erfindung jedoch vermeidet die Erfordernis eines solches Vergleichs, indem stattdessen ein Bit des ersten Bytes mit dem gesamten dritten Byte verglichen wird. Deshalb vergleichen die Vergleichsschaltungen 204 und 206, um die Anzahl der Exklusiv-ODER-Gates zu reduzieren und daher eine größere freie Oberfläche auf dem Chip zu ermöglichen, nicht nur die geradzahligen und ungeradzahligen Bits des dritten Datenwortes miteinander, sondern auch jeweils mit einem Bit aus dem ersten Datenwort, beispielsweise DQ6 und DQ7. Deshalb empfangen die NAND- und NOR-Gatter 208 und 210 der Vergleichsschaltung 204 nicht nur die geradzahligen Bits des dritten Byte, sondern auch das fetzte geradzahlige Bit des ersten Byte, d. h. DQ6. In ähnlicher Weise vergleicht die Vergleichsschaltung 206 die geradzahligen Bits des dritten Bytes, DQ17, DQ19, DQ21 und DQ23 mit dem höchstwertigem und ungeradzahligen Bit des ersten Byte, DQ7.
• Wenn alle Bits, die an die DQ-Leitungen DQ16-DQ23 in dem dritten Datenwort geschrieben wurden, und die Bits DQ6 und DQ7, die an das erste Datenwort geschrieben wurden, denselben Wert haben, dann geben die NAND- und NOR-Gatter 208 und 210 der Vergleichsschaltungen 204 und 206 alle niedrige Werte an die Exklusiv-ODER-Gätes 212 aus. Der zusätzliche Vergleich, der in herkömmlichen Testschaltungen benötigt wird, wird vermieden, weil alle Bits in dem ersten Wort und alle Bits in dem dritten Wort Nullen sein müssen oder Einsen, damit das Exklusiv-ODER-Gate 212 einen niedrigen Wert ausgibt. Theoretisch könnte das Exklusiv-ODER-Gate 212 einen niedrigen Wert ausgeben, wenn alle Bits in dem ersten Wort logische Nullen wären und alle Bits in dem dritten logische Einsen wären (oder umgekehrt). Durch den Vergleich eines Bits von dem ersten Wort mit den Bits des dritten Wortes jedoch kann das Exklusiv-ODER-Gate 212 einen niedrigen Wert nur dann ausgeben, wenn die Bits des ersten und dritten Wortes alle identisch sind. Demzufolge vergleicht dieser Vergleich effektiv das dritte Datenwort mit dem ersten Datenwort. Wenngleich nicht so robust wie der Vergleich eines jeden Bits in den tatsächlichen Datenwörtern, bietet die vorliegende Erfindung einen guten Ersatz und reduziert die benötigte Chipfläche.
• Wenn die Datenlesesignale DR, die auf den DQ-Leitungen DQ0-DQ7 und DQ16-DQ23 ausgegeben werden, alle übereinstimmen, dann geben die Vergleichsschaltungen bei 200 und 202 jeweils Übereinstimmungssignale CEBO und COBO für den Vergleich des geradzahligen und des ungeradzahligen Bytes 0 aus, und die Vergleichsschaltungen 204 und 206 geben jeweils Signale CEB2 und COB2 für den Vergleich des geradzahligen und den Vergleich des ungeradzahligen Bytes 2 aus. Die Ausgabeschaltungen 220 und 222, die jede ein 2-Eingangs-NOR-Gatter 224 haben, empfangen darin jeweils die Übereinstimmungssignale CEBO und CEB2 sowie COBO und COB2. Wenn eines der Übereinstimmungssignale einen hohen Wert aufweist, dann gibt das NOR-Gatter 224 ein niedriges Signal aus, das durch einen Inverter 226 invertiert und als Signale CMPE und CMPO für den geradzahligen und ungeradzahligen Vergleich jeweils von den Ausgabeschaltungen 220 und 222 ausgegeben wird.
• Das NOR-Gatter 224 in den Ausgabeschaltungen 220 und 222 kann einen Inaktivierungseingang 228 aufweisen, der ein Prüfsignal PROBE von der Steuerungsschaltung 12 empfängt. Wenn die Steuerungsschaltung 12 ein hohes PROBE-Signal an den Inaktivierungseingang 228 des NOR-Gatters 224 ausgibt, dann sind die Ausgabeschaltungen 220, 222 inaktiviert und geben die Vergleichssignale CMPE und CMPO nicht aus. Der Inaktivierungseingang 228 erlaubt, dass die Steuerungsschaltung 12 auf effektive Weise die Testschaltung 36 inaktiviert, wenn die Speichervorrichtung 10 in der Chipform von Messspitzen getestet wird, die von einem externen Testgerät mit dem Chip verbunden sind. Bei einem solchen Test macht eine externe Schaltungsanordnung die Testschaltung 36 unwirksam.
• Die Weitergabegates 43 in der Multiplexerschaltung 40 empfangen jeweils die Vergleichssignale CMPE und CMPO von den Ausgabeschaltungen 220 und 222. Wie genauer in Fig. 3 gezeigt, bestehen die Weitergabegates 43 der Fig. 2 vorzugsweise aus einem ersten Weitergabegate 43A, das das Vergleichssignal CMPE empfängt, und einem zweiten Weitergabegate 43B, das das Vergleichssignal CMPO empfängt. Ein NAND-Gate 230 in der Multiplexerschaltung 40 empfängt das Testfreigabesignal TEST und ein Taktdatenausgaberegistersignal CLKDOR*. Wenn die Speichervorrichtung 10 in den Komprimierungsbetriebsmodustest eintritt, gibt die Steuerungsschaltung 12 einen hohen Wert für das Testfreigabesignal TEST aus, um das NAND-Gate 230 frei zu schalten. Zusätzlich gibt während des Komprimierungsbetriebsmodustestens die Steuerungsschaltung 12 das CLKDOR*-Signal, welches ein Zeitsteuerungssignal ist, aus. Demzufolge schließen, wenn an das NAND-Gate 230 hohe Werte für die CLKDOR*- und TEST-Signale eingegeben werden, die Weitergabegates 43A und 43B, um jeweils die Vergleichssignale CMPE und CMPO als Datentestkennzeichnungsbits DT6 und DT7 auszugeben. Wenn die Speichervorrichtung 10 nicht im Komprimierungstestbetriebmodus ist, dann gibt die Steuerungsschaltung 12 einen niedrigen Wert für das TEST-Signal aus, welche verursacht, dass das NAND-Gatter 230 immer einen hohen Wert ausgibt, wodurch wiederum die Weitergabegates 43A und 43B geöffnet werden und die Vergleichssignale CMPE und CMPO nicht ausgegeben werden.
• Ein zweites NAND-Gatter 234 empfängt das invertierte TEST-Signal und CLKDOR*- Signal und gibt ein Datenleseauswahlsignal DRSEL* aus. Das NAND-Gatter 234 ist inaktiviert, um einen niedrigen Wert für DRSEL*-Signal auszugeben, wenn das TEST- Signal hoch ist. Wenn das TEST-Signal niedrig ist, ist das NAND-Gatter 234 freigeschaltet, so dass es das Taktdatenausgaberegistersignal CLKDOR* in invertierter Form weitergibt, als ein niedriges Datenleseauswahlsignal DRSEL*. Das Datenleseauswahlsignal DRSEL* wird dann durch ein Inverter 236 invertiert und das invertierte und das nicht invertierte DRSEL*-Signal werden verwendet, um jeweils die Weitergabegateschaltungen 42A und 42B des Multiplexers 40 zu schalten. Die Weitergabegateschaltungen 42A und 42B empfangen die Datensignale, die von den DQ-Leitungen DQ6 und DQ7 jeweils gelesen werden, und geben diese weiter bei normalem Betrieb der Vorrichtung 10, wenn diese nicht im Testbetriebsmodus ist und das TEST-Signal niedrig ist.
• Der Ausgang der Weitergabegateschaltungen 42A und 42B wird jeweils an die Datenausgaberegister 28A und 28B angelegt, wobei jedes Datenausgaberegister einen Slave- Signalspeicher 242 und einen Master-Signalspeicher 240, die durch zwei Inverter 244, 246 gebildet sind, die zu einer Schleife verbunden sind, wenn ein Weitergabegate 248 durch einen niedrigen Wert von CLKDOR* geschlossen wird. Der Slave-Signalspeicher 242 besitzt einen bekannten Aufbau. Im normalen Betrieb, wenn das TEST-Signal niedrig ist, schließt das niedrige Datenleseauswahlsignal DRSEL* die Weitergabegates 42, um zu erlauben, dass die Datenlesesignale DR von den DQ-Leitungen in den Master- Signalspeicher 240 des Datenausgabesignalspeichers 28 eingegeben werden. Während des Komprimierungstestbetriebsmodus jedoch ist das TEST-Signal hoch, wodurch verursacht wird, dass das Datenleseauswahlsignal DRSEL* die Weitergabegates 42A und 42B öffnet und dadurch erlaubt, dass die Datentestkennzeichenbits DT6 und DT7 in den Master-Signalspeicher 240 von den Weitergabegates 43A und 43B eingegeben werden. Deshalb haben die Master-Signalspeicher 240 in den Datenausgaberegistern 28A und 28B einen wählbaren Eingang - es werden entweder die Datenlesesignale von den DQ- Leitungen dahinein eingegeben, wenn die Weitergabegates 42 geschlossen sind, oder es werden die Datenkennzeichenbits eingegeben, wenn die Weitergabegates 43 geschlossen sind.
• Wie oben bemerkt, werden 32 Datenausgaberegister 28 verwendet, eines für jede der 32 DQ-Leitungen DQ0-DQ31. Jede der Datenausgaberegister hat einen Master-Signalspeicher und Slave-Signalspeicher, ähnlich wie die Ausgabesignalspeicher 28A und 28B der Fig. 3. Vier der Datenausgaberegister 28 jedoch haben schaltbare Eingänge, von denen zwei in Fig. 3 als Datenausgaberegister 28A und 28B, die entweder die Daten, die von den DQ-Leitungen DQ6 und DQ7 gelesen werden, oder die Datentestkennzeichenbits DT6 und DT7 empfangen, gezeigt sind. Die verbleibenden beiden Datenausgaberegister, die schaltbare Eingänge haben, sind mit den DQ-Leitungen DQ23 und DQ24 verbunden, wie im Folgenden diskutiert wird.
• Während des Testbetriebsmodus, wenn das CLKDOR*-Signal hoch ist, sind die Weitergabegates 43A und 43B geschlossen, um zu erlauben, dass das Testkennzeichnungsbitsignal DT6 und DT7 in den Dateneingang A des Slave-Signalspeichers 242 über den ersten Inverter 244 des Master-Signalspeichers 240 eingegeben wird. Da das TEST- Signal hoch ist, gibt der Inverter 41 immer einen niedrigen Wert in das NAND-Gatter 234 ein und stellt dadurch einen konstanten hohen Wert für das Datenleseauswahlsignal DRSEL* bereit, welches das Weitergabegate 42 öffnet und verhindert, dass Datenlesesignale DR an den Master-Signalspeicher 240 ausgegeben werden.
• Danach öffnet sich das Weitergabegate 248, wenn das CLKDOR*-Signal niedrig ist, und die Weitergabegates 43A und 43B öffnen sich in ähnlicher Weise. Demzufolge werden die Testdatenkennzeichnungsbits DT6 und DT7 in dem Master-Signalspeicher 140 gespeichert, wie sie durch die ersten und zweiten Inverter 244 und 246 auftauchen. Das Taktdatenausgaberegistersignal CLKDOR* wird an den invertierten Takteingang LAT* des Slave-Signalspeichers 242 angelegt (und gleichzeitig durch einen Inverter invertiert und an den nicht invertierten Takteingang LAT angelegt). Demzufolge werden die Daten in dem Master-Signalspeicher 240 in den Slave-Signalspeicher 242 eingetaktet, wenn das CLKDOR*-Signal auf niedrig geht. Also hält der Master-Signalspeicher 240 seinen Ausgabewert für einen Taktzyklus des CLKDOR*-Signals und gibt diesen Wert an den Dateneingang A des Slave-Signalspeichers 242 ein, bis das CLKDOR*-Signal wieder wechselt. Der Slave-Signalspeicher 242 hält in ähnlicher Weise seinen Ausgabewert einen Taktzyklus des CLKDOR*-Signals lang. Demzufolge kann eine zusätzliche Ausgabeschaltungsanordnung 252, wie Ausgabetreiber und Gatter, die Daten, die von dem Slave-Signalspeicher 242 an den entsprechenden DQ-Anschlussflecken (beispielsweise Anschlussflecken DQ6 und DQ7) ausgegeben wurden, lesen und verstärken. Der Betrieb der Master- und Slave-Signalspeicher 240, 242 ist identisch für den Datenlesesignal DR-Eingang, wenn die Weitergabegates 43A und 43B offen sind und das Weitergabegate 42 geschlossen ist. Zusammenfassend hat der Datenausgabesignalspeicher 28 eine typische Master-Slave-Signalspeicherkonfiguration, außer dass er einen schaltbaren Eingang infolge der Weitergabegates 42A, 42B, 43A und 43B besitzt.
• Um die Betriebsweise der Testschaltung 36, des Multiplexers 40 und der Ausgabeschaltungsanordnung 44 in Fig. 3 zusammenzufassen, vergleichen die Vergleichsschaltungen 200 und 202 jeweils die geradzahligen und ungeradzahligen Bits in dem ersten Datenwort DQ0-DQ7, während die Vergleichsschaltungen 204 und 206 jeweils die geradzahligen und ungeradzahligen Bits für das dritte Datenwort DQ16-DQ23 vergleichen. Die Vergleichsschaltungen 200 und 202 geben Signale CEB0 und COB0 für den geradzahligen und ungeradzahligen Vergleich von Byte 0 aus, während die Vergleichsschaltungen 204 und 206 Signale CEB2 und COB2 bezüglich des geradzahligen und ungeradzahligen Vergleichs von Byte 2 an die Ausgabeschaltungen 220 und 222 ausgeben. Die Ausgabeschaltungen 220 und 222 geben geradzahlige und ungeradzahlige Vergleichssignale CMPE und CMPO an die Weitergabegates 43A und 43B in dem Multiplexer 40 aus. Wenn der Testbetriebsmodus vorliegt, sind die TEST- und CLKDOR*-Signale hoch, welche die Weitergabegates 43A und 43B schließen, wodurch erlaubt wird, dass die geradzahligen und ungeradzahligen Vergleichssignale CMPE und CMPO an die Master-Signalspeicher 240 in den Datenausgaberegistern 28A und 28B angelegt werden als Datentestkennzeichenbits DT6 und DT7, jeweils entsprechend. Die Slave-Signalspeicher 242 in den Datenausgaberegistern 28A und 28B takten die Datentestkennzeichenbits DT6 und DT7 an die DQ-Anschlussflecken DQ6 und DQ7 mit einer Rate aus, die auf dem Taktdatenausgaberegistersignal CLKDOR* basiert. Wenn eines der geradzahligen Bits in dem ersten oder dritten Datenwort nicht übereinstimmt, dann liefern die Vergleichsschaltungen 200 und 204 und die Ausgabeschaltung 220 einen hohen Wert für das geradzahlige Vergleichssignal CMPE, welches durch das Weitergabegate 43A als Datentestkennzeichen DT6 weitergeleitet wird, und ein Testdatenkennzeichenbit auf dem DQ-Anschlussflecken ausgegeben wird. In ähnlicher Weise liefern, wenn eine der ungeraden Bits in dem ersten oder dritten Datenworten nicht übereinstimmt, die Vergleichsschaltungen 202 und 206 und die Ausgabeschaltung 222 einen hohen Wert für das ungerade Vergleichssignal CMPO, welches durch das Weitergabegate 43B als das Datentestsignal DT7 weitergegeben wird und auf dem DQ7- Anschlussflecken als ein Testdatenkennzeichnungsbit ausgegeben wird.
• Die vorliegende Erfindung wurde oben allgemein beschrieben, um Testdatenkennzeichenbits für die ersten und dritten Datenworte zu liefern, die in der linken Speichermatrix 11A gespeichert sind. Jedoch ist die vorliegende Erfindung gleichermaßen anwendbar auf die ungeradzahlige Speichermatrix für den Vergleich der zweiten und vierten Datenworte DQ8-DQ15 und DQ24-DQ31 für die rechte Speichermatrix 11B. Deshalb umfasst, obwohl nicht gezeigt, die Testschaltung 36 auch vier zusätzliche Vergleichsschaltungen, ähnlich den Vergleichsschaltungen 200 bis 206, welche die Daten empfangen, welche von der rechten Speichermatrix 11B für das zweite Datenwort auf den DQ-Leitungen DQ8-DQ15 und das vierte Datenwort auf den DQ-Leitungen DQ24-DQ31 gelesen wurden. Das zweite Paar Vergleichsschaltungen vergleicht nicht nur die geradzahligen und ungeradzahligen Bits des zweiten Datenworts DQ8-DQ15, sondern auch die niedrigstwertigen geradzahligen und ungeradzahligen Bit des vierten Datenwortes, d. h. DQ24 und DQ25. In ähnlicher Weise umfasst die Testschaltung 36 zwei zusätzliche Ausgabeschaltungen, ähnlich den Ausgabeschaltungen 220 und 222, die in ähnlicher Weise Vergleichssignale CMPE und CMPO an multiplexer Schaltungen 40 und Datenausgaberegister 28 ausgeben. Die Testdatenkennzeichenbits für die geradzahligen und ungeradzahligen Bits des zweiten und vierten Datenworts werden an DQ22 und DQ23 ausgegeben.
• Mit Bezug auf Fig. 4 wird eine alternative Ausführungsform der Speichervorrichtung 10 als eine Speichervorrichtung 200 gezeigt. Die alternative Ausführungsform ist ähnlich zu der voranstehend beschriebenen Speichervorrichtung 10, und alle Elemente sind ähnlich nummeriert, wenn sie von ähnlichem Aufbau sind. Nur die wesentlichen Unterschiede in dem Aufbau oder der Funktionsweise werden im Detail diskutiert.
• Es ist wichtig, dass ein Fehlersignalspeicher 202 die geradzahligen und ungeradzahligen Vergleichssignale CMPE und CMPO von der Testschaltung 36 empfängt und speichert. Demzufolge kann eine externe Vorrichtung die Geschwindigkeit der Vorrichtung von der DQ5-Leitung während eines Taktzyklus testen und dann einige Zeit später den Wert lesen, der in dem Fehlersignalspeicher 202 von der DQ7-Leitung gespeichert ist. Beispielsweise kann während eines ersten Taktzyklus die externe Testvorrichtung die Geschwindigkeit von und die Daten aus einer Untermatrix auf der DQ7-Leitung bestimmen. Infolge der Verzögerungen, die in der Testschaltung 36, dem Fehlersignalspeicher 202 und dem Multiplexer 40 auftreten, kann die Testvorrichtung dann die Daten, die in dem Fehlersignalspeicher 202 gespeichert sind, einen oder mehrere Taktzyklen später (beispielsweise zwei Zyklen später) lesen. Wenn ein Testdatenkennzeichnungsbit in dem Fehlersignalspeicher 202 gespeichert wurde, dann kann die Testvorrichtung bestimmen, welche Speicherzellen in der Speichermatrix defekt sind, indem sie die Adressen bestimmt, die an die Untermatrix zwei Taktzyklen vorher angelegt wurden.
• Um für den Fehlersignalspeicher 202 einen zweiten Ausgang vorzusehen, ist ein Multiplexer zwischen dem Ausgang des Fehlersignalspeichers und irgendeinem Anschlussflecken 206 der Vorrichtung geschaltet, beispielsweise einem Adress- oder zusätzlichen Spannungsversorgungsanschlussflecken. Wenn daher die Vorrichtung 200 sich in ihrem Komprimierungstestmodus befindet, wird ein niedriger Wert für das TEST-Signal an den Multiplexer 204 angelegt, um zu verursachen, dass der Fehlersignalspeicher 202 mit dem zusätzlichen Anschlussflecken 206 verbunden wird. Demzufolge befreit der Multiplexer 204 einen DQ-Anschlussflecken, der sonst benützt würde, um das Testdatenkennzeichnungsbit auszugeben. Obgleich nicht gezeigt, können geeignete Ausgabetreiber zwischen dem Multiplexer 204 und dem zusätzlichen Anschlussflecken 206 benötigt werden, um ein entsprechend verstärktes Ausgangssignal für das Testdatenkennzeichnungsbit vorzusehen. Solche Ausgabetreiber jedoch müssen nicht so groß sein, wie die, die typischerweise an Standard-DQ-Anschlussflecken angewendet werden.
• Die vorliegende Erfindung erlaubt es, dass die Speichervorrichtung 10 getestet wird, wenn sie in gehäuster Form vorliegt, um dadurch zweckmäßig getestet zu werden. Fig. 5 zeigt einen Testplatz 50 zum Testen einer Vielzahl gehäuster Bausteine 60, von denen jeder eine oder mehrere der Speichervorrichtungen 10 gemäß der vorliegenden Erfindung umfasst. Der Testplatz umfasst eine Testplatte 53, die wieder lösbar jeden der Bausteine 60 hält und elektrische Verbindungen zwischen den Bausteinanschlüssen 62 und der externen Testschaltungsanordnung 54 vorsieht. Eine automatische Bestückungsmaschinerie 56 kann die Bausteine 60 automatisch handhaben und in die Testplatte 52 einführen.
• Jeder der Eingabe- und Ausgabeanschlüsse der Speichervorrichtung 10, wie die Takt- und Befehlssignaleingänge, Adresseingänge AO-A8 und Datenbusein-/ausgaben DQ0- DQ31, sind elektrisch mit einigen oder allen Bausteinanschlüssen 62 verbunden. Die Testschaltung 54 kann Mikroprozessor- oder Mikrocontrollerschaltungsanordnungen, einen Systemtaktgeber und einen Speicher beinhalten, um die Testroutinen durchzuführen und deren Ergebnisse zu speichern. Das oben beschriebene Testen der Speichervorrichtungen 10 kann durch den Testplatz 50 während verschiedener Testabläufe durchgeführt werden, wie z. B. während des Burn-in-Prozesses, wenn die Bausteine 60 erhöhten Temperaturen und Betriebsspannungen unterworfen werden. Der Test kann mit verschiedenen Taktgeschwindigkeiten durchgeführt werden, um die Speichervorrichtungen 10 entsprechend ihrer jeweiligen Geschwindigkeitsgrade zu identifizieren und zu sortieren.
• Fig. 6 ist ein Blockdiagramm eines Computersystems 70, das eine Speichervorrichtung 10 gemäß der vorliegenden Erfindung verwendet. Das Computersystem 70 umfasst eine Computerschaltungsanordnung 72, um solche Computerfunktionen durchzuführen wie beispielsweise das Ausführen von Software um gewünschte Berechnungen und Aufgaben durchzuführen. Die Schaltungsanordnung 72 enthält typischerweise einen (hier nicht gezeigten) Prozessor und die Speichervorrichtung 10 wie gezeigt. Eine oder mehrere Eingabevorrichtungen 74, wie beispielsweise ein Keyboard oder eine Zeigevorrichtung, sind mit der Computerschaltungsanordnung 72 über einen Bus 75 verbunden und erlauben einem Benutzer (nicht gezeigt) manuell Daten einzugeben. Eine oder mehrere Ausgabevorrichtungen 76 sind mit der Computerschaltungsanordnung 72 über den Bus 75 verbunden, um dem Benutzer Daten zu liefern, die von Schaltungsanordnung erzeugt wurden. Beispiele von Ausgabeeinrichtungen 76 schließen einen Drucker und eine Videodisplayeinheit ein. Eine oder mehrere Datenspeichervorrichtungen 78 sind mit der Computerschaltungsanordnung 72 über den Bus 75 verbunden, um Daten auf externen (nicht gezeigten) Speichermedien zu speichern oder von dort zu laden. Beispiele von Speichervorrichtungen 78 und zugehörigen Speichermedien schließen Laufwerke, die Festplatten und Floppy-Disks akzeptieren, Magnetbandrecorder, und Compactdisk- Nurlesespeicher(CD-ROM)-Leserein.
• Obwohl Ausführungsformen der Erfindung zum Zweck der Erläuterung oben beschrieben wurden, können selbstverständlich verschiedene Modifikationen gemacht werden, ohne von dem Grundgedanken und Umfang der Erfindung abzuweichen. Beispielsweise kann die Erfindung, obwohl sie als in einer SDRAM-Vorrichtung verwendet gezeigt wurde, gleichermaßen auf andere Halbleitervorrichtungen angewendet werden. Darüber hinaus können, obwohl eine beispielhafte Testroutine oben beschrieben wurde, verschiedene andere Testroutinen im Rahmen der vorliegenden Erfindung verwendet werden, wie z. B. Prüfsummentesten, zyklische Redundanzprüfung etc. Weiterhin können das Testkennzeichenbit und die Daten anstelle an zwei getrennte Anschlüsse auch an einen einzelnen Ausgabeanschluss angelegt werden. Darüber hinaus ist die vorliegende Erfindung auch auf andere Halbleitervorrichtungen anwendbar, die ein schnelles Testen solcher Vorrichtungen erfordern. Entsprechend ist die Erfindung nur durch folgenden Ansprüche beschränkt.

Claims (27)

1. Eine Halbleiterspeichereinrichtung (10) mit:

einer Matrix aus Speicherzellen (11a, 11b), die dazu dienen, Daten darin zu speichern;

einer Vielzahl von Ausgabeanschlüssen;

einer Steuerungsschaltung (12), die mit der Matrix von Speicherzellen (11a, 11b) gekoppelt ist und dazu dient, Daten von mindestens einer Speicherzelle an einen der Anschlüsse während einer Leseoperation zu übertragen;

einer Testschaltung (36), die mit der Matrix von Speicherzellen (11a, 11b), gekoppelt ist, wobei die Testschaltung (36) in Antwort auf ein Testbetriebsmodussignal Daten testet, die in mindestens eine Speicherzelle der Matrix während der Leseoperation geschrieben wurden, und ein Testsignal, das auf dem Test basiert, an einen ersten der Ausgabeanschlüsse ausgibt; und

einem direkten Datenpfad (39), der mindestens eine der Speicherzellen, die von der Testschaltung getestet wird, mit einem zweiten Ausgabeanschluss während der Leseoperation verbindet.

2. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei die Matrix von Speicherzellen (11a, 11b) mindestens erste und zweite Gruppen von Untermatrizen aufweist, wobei jede Gruppe acht Untermatrizen besitzt, die jeweils einem Datenwort entsprechen;

wobei die Testschaltung (36) erste und zweite Vergleichsschaltungen aufweist, wobei die erste Vergleichsschaltung Bits in einem ersten Datenwort, das in die erste Gruppe von Untermatrizen eingeschrieben wurde, miteinander vergleicht und einen Weitergabewert für das Testsignal ausgibt, wenn alle Bits des ersten Datenworts übereinstimmen; und

wobei die zweite Vergleichsschaltung Bits in einem zweiten Datenwort, das in die zweite Gruppe von Untermatrizen eingeschrieben wurde, miteinander und mit einem Bit des ersten Datenworts vergleicht und einen Weitergabewert für das Testsignal ausgibt, wenn alle Bits des zweiten Datenworts und das eine Bit des ersten Datenworts übereinstimmen.

3. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei die Matrix von Speicherzellen (11a, 11b) erste und zweite Untermatrizen umfasst, und wobei die Testschaltung (36) Daten testet, die in die erste Untermatrix eingeschrieben sind, indem Daten, die in die erste Untermatrix eingeschrieben wurden, mit Daten, die in die zweite Untermatrix eingeschrieben wurden, während des Tests der Halbleiterspeichereinrichtung (10) miteinander verglichen werden und wobei die Testschaltung (36) einen Weitergabewert für das Testsignal ausgibt, wenn die Daten, die in die erste Untermatrix eingeschrieben wurden, mit den Daten übereinstimmen, die in die zweite Untermatrix eingeschrieben wurden.

4. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei diese weiterhin einen Signalspeicher (202), der zwischen die Testschaltung (36) und einen der Ausgabeanschlüsse geschaltet ist, aufweist, wobei der Signalspeicher (202) das Testsignal speichert und es erlaubt, dass das Testsignal aus dem Signalspeicher (202) durch den einen Ausgabeanschluss gelesen wird.

5. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei diese weiterhin ein Datenausgaberegister (28a, 28b) umfasst, das einen Eingabeschalter, einen Master- Signalspeicher (240) und einen Slave-Signalspeicher (242) aufweist, und wobei die Matrix aus Speicherzellen (11a) erste und zweite Untermatrizen aufweist, und der Eingabeschalter mit der ersten Untermatrix gekoppelt ist und das Datenausgaberegister (28a, 28b) elektrisch von der ersten Untermatrix als Antwort auf das Testbetriebsmodussignal trennt;

wobei der Master-Signalspeicher (240) mit dem Weitergabegate (43) verbunden ist und wahlweise das Testsignal empfängt in Antwort auf das vorbestimmte Signal oder aber die Daten, die in der ersten Untermatrix gespeichert sind, wenn kein vorbestimmtes Signal vorhanden ist, und das Testsignal oder die gespeicherten Daten ausgibt; und

wobei der Slave-Signalspeicher (242) zwischen dem Master-Signalspeicher (240) und mindestens einem Ausgabeanschluss eingekoppelt ist und das Testsignal oder die gespeicherten Daten an den einen Ausgabeanschluss anlegt.

6. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei die Vielzahl von Ausgabeanschlüssen erste und zweite Ausgabeanschlüsse einschließt, und wobei eine Testschaltung (36) mit dem ersten Ausgabeanschluss verbunden ist, um daran das Testsignal anzulegen und wobei der zweite Ausgabeanschluss mit dem Datenpfad verbunden ist und wobei die Halbleiterspeichereinrichtung (10) weiterhin einen zusätzlichen Ausgabeanschluss umfasst und ein Weitergabegate, das zwischen die Testschaltung (36) und den zusätzlichen Ausgabeanschluss geschaltet ist, wobei das Weitergabegate das Testsignal in Antwort auf das Testbetriebsmodussignal an den zusätzlichen Ausgabeanschluss anlegt.

7. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei diese weiterhin eine 2 : 1 Multiplexerschaltung aufweist, die zwischen die Testschaltung (36) und den einen der Ausgabeanschlüsse geschaltet ist, wobei die Testschaltung mindestens ein Exklusiv- ODER-Gate umfasst und die Matrix von Speicherzellen (11a, 11b) durch synchrone dynamische Speicherzellen mit wahlfreiem Zugriff gebildet wird.

8. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei diese weiterhin einen Schalter aufweist, der zwischen die Testschaltung (36) und den einen der Ausgabeanschlüsse geschaltet ist, um wahlweise zu erlauben, dass die Testschaltung (36) das Testsignal an den einen Ausgabeanschluss anlegt.

9. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei die Vielzahl von Ausgabeanschlüssen erste und zweite Anschlüsse umfasst, und wobei der erste Anschluss mit der Testschaltung (36) verbunden ist, um zu erlauben, dass die Testschaltung (36) das Testsignal dahin ausgibt, und wobei der zweite Anschluss mit dem direkten Datenpfad (39) verbunden ist.

10. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei diese weiterhin einen Schalter aufweist, der mit der Testschaltung (36), dem direkten Datenpfad (39) und einem einzigen Ausgabeanschluss verbunden ist, wobei der Schalter wahlweise die Testschaltung und den direkten Datenpfad (39) mit dem einzigen Ausgabeanschluss verbindet.

11. Eine Schaltungsvorrichtung mit:

einer Vielzahl von Schaltungszellen, die dazu dienen, Daten darin zu speichern, wobei die Vielzahl von Schaltungszellen erste und zweite Untermatrizen von Schaltungszellen umfasst;

einer Vielzahl von Ausgabeanschlüssen, die erste und zweite Anschlüsse aufweist, die jeweils mit den ersten und zweiten Untermatrizen (11a, 11b) verbunden sind;

einer Testschaltung (36), die mit einer Steuerungsschaltung (12) und den ersten und zweiten Untermatrizen (11a, 11b) verbunden ist, wobei die Testschaltung (36) als Antwort auf ein vorbestimmtes Signal Daten testet, die in die erste Untermatrix eingeschrieben wurden und auf der Basis des Tests ein Testsignal ausgibt; und

einem Schalter (40), der mit der Testschaltung (36) und einem aus der Vielzahl von Ausgabeanschlüssen verbunden ist, wobei der Schalter (40) das vorbestimmte Signal von der Steuerungsschaltung (12) empfängt und als Antwort darauf die Testschaltung (36) mit dem einen Ausgabeanschluss verbindet.

12. Die Schaltungsvorrichtung nach Anspruch 11, wobei die Vielzahl von Schaltungszellen mindestens erste und zweite Gruppen von Untermatrizen umfasst, wobei jede Gruppe acht Untermatrizen hat, die einem Datenwort entsprechen; und

wobei die Testschaltung (36) erste und zweite Vergleichsschaltungen aufweist, wobei die erste Vergleichsschaltung Bits in einem ersten Datenwort, das in die erste Gruppe von Untermatrizen eingeschrieben wurde miteinander vergleicht und einen Weitergabewert für das Testsignal ausgibt, wenn alle Bits in dem ersten Datenwort miteinander übereinstimmen, und

wobei die zweite Vergleichsschaltung Bits in einem zweiten Datenwort, das in die zweite Gruppe von Untermatrizen geschrieben wurde, miteinander und mit einem Bit aus dem ersten Datenwort vergleicht und einen Weitergabewert für das Testsignal ausgibt, wenn alle Bits des zweiten Datenworts und das eine Bit aus dem ersten Datenwort miteinander übereinstimmen.

13. Die Schaltungsvorrichtung nach Anspruch 11, wobei die Testschaltung (36) während eines Tests der Schaltungsvorrichtung Daten testet, die in die erste Untermatrix eingeschrieben sind, indem sie Daten, die in die erste Untermatrix eingeschrieben sind, mit Daten vergleicht, die in die zweite Untermatrix eingeschrieben wurden, und wobei die Testschaltung (36) einen Weitergabewert für das Testsignal ausgibt, wenn die Daten, die in die erste Untermatrix eingeschrieben wurden, mit den Daten, die in die zweite Untermatrix eingeschrieben wurden, übereinstimmen.

14. Die Schaltungsvorrichtung nach Anspruch 11, wobei diese weiterhin einen Signalspeicher (202) aufweist, der zwischen die Testschaltung (36) und den ersten Ausgabeanschluss geschaltet ist, wobei der Signalspeicher (202) das Testsignal speichert und es erlaubt, dass das Testsignal aus dem Signalspeicher (202) durch den ersten Ausgabeanschluss gelesen wird.

15. Die Schaltungsvorrichtung nach Anspruch 11, wobei diese weiterhin ein Datenausgaberegister (28a, 28b) umfasst, das einen Eingabeschalter, einen Master- Signalspeicher (240) und einen Slave-Signalspeicher (242) besitzt, wobei der Eingabeschalter mit der ersten Untermatrix verbunden ist und das Datenausgaberegister elektrisch von der ersten Untermatrix als Antwort auf ein vorbestimmtes Signal trennt;

wobei der Master-Signalspeicher (240) mit dem Weitergabegate (43) verbunden ist und wahlweise das Testsignal als Antwort auf das vorbestimmte Signal oder die Daten, die in der ersten Untermatrix gespeichert sind, bei Abwesenheit des vorbestimmten Signals empfängt, und wobei in Antwort darauf der Master-Signalspeicher jeweils das Testsignal oder die gespeicherten Daten ausgibt; und

der Slave-Signalspeicher (242) zwischen den Master-Signalspeicher (240) und den ersten Ausgabeanschluss geschaltet ist, und wobei der Slave-Signalspeicher (242) das Testsignal oder die gespeicherten Daten an den ersten Ausgabeanschluss anlegt.

16. Die Schaltungsvorrichtung nach Anspruch 11, wobei diese weiterhin einen zusätzlichen Ausgabeanschluss und ein Weitergabegate, das zwischen die Testschaltung (36) und den zusätzlichen Ausgangsanschluss geschaltet ist, aufweist, wobei das Weitergabegate in Antwort auf das vorbestimmte Signal das Testsignal an den zusätzlichen Ausgabeanschluss anlegt.

17. Die Schaltungsvorrichtung nach Anspruch 11, wobei der Schalter eine 2 : 1 Multiplexerschaltung ist, die Testschaltung (36) mindestens ein Exklusiv-ODER-Gate umfasst und wobei die Vielzahl von Schaltungszellen durch synchrone dynamische Schaltungszellen mit wahlfreiem Zugriff gebildet ist.

18. Ein Computersystem mit:

einer Eingabevorrichtung (74);

einer Ausgabevorrichtung (76);

einem Adressbus;

einem Datenbus;

einer Gruppe von Steuerungsleitungen;

einer Speichersteuerung (15), die mit dem Adress- und Datenbus sowie mit der Gruppe von Steuerungsleitungen verbunden ist; und

einem Prozessor (72), der mit der Eingabe und der Ausgabevorrichtung, dem Adress- und dem Datenbus und der Gruppe von Steuerleitungen verbunden ist;

einer Speichervorrichtung (10), die über die Adress- und Datenbusse und die Gruppe von Steuerungsleitungen mit der Speichersteuerung verbunden ist, wobei die Speichervorrichtung die folgenden Komponenten aufweist:

eine Matrix von Speicherzellen (11a, 11b), die dazu dienen, Daten darin zu speichern;

eine Vielzahl von Ausgabeanschlüssen;

eine Steuerungsschaltung (12), die mit der Matrix von Speicherzellen verbunden ist und dazu dient, Daten von mindestens einer Speicherzelle an einen der Ausgabeanschlüsse während einer Leseoperation zu übertragen;

einer Testschaltung (36), die mit der Steuerungsschaltung und der Matrix von Speicherzellen verbunden ist, wobei die Testschaltung (36) als Antwort auf ein Testbetriebsmodussignal während der Leseoperation Daten testet, die in mindestens eine Speicherzelle der Matrix geschrieben wurden, und ein Testsignal, das auf dem Test basiert, an einen ersten der Ausgabeanschlüsse ausgibt; und

einen direkten Datenpfad (39), der mindestens eine der Speicherzellen, die von der Testschaltung getestet wird, mit einem zweiten der Ausgabeanschlüsse während der Leseoperation verbindet.

19. Das Computersystem nach Anspruch 18, wobei dieses weiterhin einen Signalspeicher (202) aufweist, der zwischen die Testschaltung (36) und den einen Ausgabeanschluss geschaltet ist, wobei der Signalspeicher (202) das Testsignal speichert und es erlaubt, dass das Testsignal aus dem Signalspeicher (202) durch den einen Ausgabeanschluss gelesen wird.

20. Das Computersystem nach Anspruch 18, wobei dieses weiterhin aufweist:

ein Datenausgaberegister (28a, 28b), das einen Eingabeschalter, einen Master- Signalspeicher (240) und einen Slave-Signalspeicher (242) hat, wobei die Matrix von Speicherzellen (11a) erste und zweite Untermatrizen aufweist, der Eingabeschalter mit der ersten Untermatrix verbunden ist und das Datenausgaberegister (28a, 28b) als Antwort auf das Testbetriebsmodussignal elektrisch von der ersten Untermatrix trennt;

wobei der Master-Signalspeicher (240) mit dem Weitergabegate (43) verbunden ist und wahlweise als Antwort auf das Testbetriebsmodussignal das Testsignal empfängt oder bei Abwesenheit des Testbetriebsmodussignals die Daten empfängt, die in der ersten Untermatrix gespeichert sind, und jeweils das Testsignal oder die gespeicherten Daten in Antwort darauf ausgibt; und

wobei der Slave-Signalspeicher (242) mit dem Master-Signalspeicher (240) und dem einen Ausgabeanschluss verbunden ist, wobei der Slave-Signalspeicher (242) das Testsignal oder die gespeicherten Daten an den ersten Ausgabeanschluss anlegt.

21. Ein Halbleitervorrichtungs-Testgerät (50) mit:

einem Chip (60), auf dem eine Halbleiterschaltung ausgebildet ist, wobei die Halbleiterschaltung eine Vielzahl von Speicherzellen besitzt, die dazu dienen, Daten darin zu speichern;

einer Vielzahl von elektrisch leitfähigen Zuleitungen (62), die mit der Halbleiterschaltung auf dem Chip (62) verbunden sind und Adresszuleitungen für das Empfangen von Adresssignalen aufweisen, und wobei die Vielzahl von Speicherzellen durch elektrisch leitfähige Zeilen- und Spaltenleitungen adressierbar sind auf der Basis eines Adresswortes, das an die Adresszuleitungen angelegt wird;

einer Steuerschaltung (12), die mit den Speicherzellen verbunden ist und dazu dient, Daten von den Speicherzellen zu einer der ersten und zweiten Zuleitungen zu übertragen;

einer Testschaltung (36), die mit der Kontrollschaltung und den Speicherzellen verbunden ist, wobei die Testschaltung Daten testet, die in mindestens eine Speicherzelle eingeschrieben wurden, und auf der Basis des Tests ein Testsignal an eine erste der Zuleitungen ausgibt;

einem direkten Pfad (38), der mindestens eine der Speicherzellen, die von der Testschaltung getestet wird, mit einer zweiten der Zuleitungen während der Leseoperation verbindet;

einem Verkapselungsmaterial, das den Chip (60) und mindestens einen Teil der Vielzahl von Zuleitungen (62) verkapselt, um eine gehäuste integrierte Schaltung zu bilden;

Testschaltungen (54) zum Anlegen der Adresssignale; und

einer Fassung (52), um die gehäusste integrierte Schaltung wieder lösbar zu halten und die Vielzahl von Zuleitungen (62) mit den Testschaltungen (54) elektrisch zu verbinden.

22. Das Halbleitervorrichtungs-Testgerät (50) nach Anspruch 21, wobei dieses weiterhin eine Bestückungseinrichtung (56) für das automatische Einführen der gehäusten integrierten Schaltung in die Fassung (52) aufweist.

23. Ein Verfahren zum Testen einer Halbleiterspeichereinrichtung, die eine Matrix von · Speicherzellen und mindestens einen Ausgabeanschluss besitzt, wobei das Verfahren die folgenden Schritte aufweist:

Eintreten in einen Testbetriebsmodus;

Schreiben von Daten in mindestens eine Speicherzelle der Matrix;

Testen der Daten, die in die Speicherzelle eingeschrieben wurden;

Vorsehen eines Testsignals, das die Ergebnisse des Tests anzeigt;

wahlweise Anlegen des Testsignals an einen ersten der Ausgangsanschlüsse, wenn die Speichereinrichtung in dem Testbetriebsmodus befindlich ist; und

Lesen der Daten aus der Speicherzelle und Anlegen der Daten an einen zweiten der Ausgabeanschlüsse.

24. Das Verfahren nach Anspruch 23, wobei dieses weiterhin folgende Schritte aufweist:

Lesen der Daten von einem Ausgabeanschluss; und

Lesen des Testsignals von dem einen Ausgabeanschluss zu einer Zeit nach dem Schritt des Lesens der Daten von dem einen Ausgabeanschluss.

25. Das Verfahren nach Anspruch 23, wobei die Speichereinrichtung erste und zweite Untermatrizen von Speicherzellen umfasst, und erste und zweite Ausgabeanschlüsse aufweist, die jeweils mit diesen verbunden sind und wobei der Schritt des wahlweisen Bereitstellens des Testsignals das Testsignal an den ersten Ausgabeanschluss anlegt, und wobei der Schritt des Lesens der Daten die Daten an den zweiten Ausgabeanschluss anlegt.

26. Das Verfahren nach Anspruch 23, wobei dieses weiterhin die folgenden Schritte aufweist:

Lesen der Daten von einem ersten Ausgabeanschluss; und

Lesen des Testsignals von einem zweiten Ausgabeanschluss zu einer Zeit nach dem Schritt des Lesens der Daten von dem ersten Ausgabeanschluss.

27. Das Verfahren nach Anspruch 23, wobei die Speichervorrichtung erste und zweite Gruppen von Speicherzellen aufweist;

wobei der Schritt des Schreibens von Daten das Schreiben erster und zweiter Gruppen von Daten in die ersten und zweiten Gruppen von Speicherzellen umfasst;

wobei der Schritt des Testens von Daten das Lesen der ersten Gruppe von Daten aus der ersten Gruppe von Speicherzellen und das Vergleichen der ersten Gruppe von Daten mit sich selbst sowie das Lesen der zweiten Gruppe von Daten aus der zweiten Gruppe von Speicherzellen und das Vergleichen der zweiten Gruppe von Daten mit sich selbst und einem Bit aus der ersten Gruppe von Daten umfasst; und

wobei der Schritt des Bereitstellens eines Testsignals die Erzeugung des Testsignals auf der Basis der Leseschritte umfasst.