KR100296850B1 - 캐시램용다수의뱅크열용장성초기화제어기 - Google Patents

Abstract

캐시 메모리에 내장 마이크로프로세서의 다수의 뱅크에 대한 열 중복성을 졔공하는 시프트 회로의 초기화를 제어하기 위한 방법 및 장치가 개시된다.

리셋 신호의 비주장을 감지할 경우, 주 제어기는 비중첩하는 2위상 클럭 신호를 캐시 메모리의 각 뱅크용 소정의 뱅크 제어기에 공급한다.

각각의 뱅크는 그 뱅크에서 불량 열의 위치를 표시하는 뱅크 제어기에 대한 뱅크 시프트 위치를 공급하는 퓨즈의 세트를 갖는다.

주 제어기는 또한 각각의 뱅크 제어기가 뱅크내에서 열의 최대 번호의 절반으로부터 제로로 계수하는 신호에 제공하는 전치 적재가능한 계수를 활성화시킨다.

따라서, 각각의 뱅크 제어기는 그의 뱅크에 대한 시프트 회로를 초기화하는데 필요한 시프트 신호를 제공한다. 이러한 방법으로, 각각의 뱅크내의 상이한 위치에 배치된 결함성 열은 중복 경로에 의해 대치될 수 있으므로, 캐시를 수리하고 내장 캐시 메모리를 갖는 마이크로프로세서의 제조 수율을 증가시킨다.

Description

캐시 램용 다수의 뱅크열 용장성 초기화 제어기

제 1도는 열 용장성 초기화 제어기의 개념적 블럭도.

제 2도는 메모리에서 각 뱅크에 대하여 열 시프터로 자리이동될 패턴 비트를 계수하기 위해 사용된 계수기를 나타낸 도면.

제 3도는 각 뱅크의 초기화를 위한 제어기를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 주 제어 30 : 계수기

50 : 퓨즈 70 : 뱅크 제어

(1) 발명의 분야:

본 발명은 집적회로 칩에서 결함의 영향을 최소화하는 방법 및 장치에 관한 것이다.

보다 구체적으로 말하자면, 본 발명은 예컨대 마이크로프로세서 집적회로 칩상에 캐시 메모리의 다수의 뱅크같은 고속의 병렬 메모리 구조에서 열 용장성을 위한 시프트 패턴으로 시프터의 초기화를 제어하는 뱅크의 초기화 방법 및 장치에 관한 것이다.

(2) 종래기술:

데이타를 그의 메모리 장치에 입력 및 출력 전송하는, 예컨대 32 비트 혹은 64 비트 버스같은 병렬 데이타 경로를 형성한 고속의 중앙처리장치가 널리 보급되고 있다. 또한, 대부분의 메모리 장치는 대규모 집적(VLSI)회로상에 정방형행 및 배열로 편성된 반도체 메모리를 구비한다. 한 행 및 열의 교차는 이른바 셀("cell")이라는 기억소자가 된다. 각각의 셀은 데이타의 2진 비트를 저장할 수 있다. 데이타를 셀의 행 또는 열에서 기록하고 판독하기 위하여 각각의 행 또는 열의 셀에는 번지가 배정된다. 번지에 대한 접근은 기록 또는 판독 동작용 행 또는 열을 선택하는 해독기를 번지 지정하는 입력으로서 표현된 2진 부호화 번지에 의해 제공된다. 반도체 메모리가 보다 고집적화되면 될 수록 셀의 배열은 데이타의 흐름을 소정의 원하는 경로를 통해 방해 또는 변형할 수 있는 결함의 존재에 보다 민감하게 된다.

반도체 메모리의 결함은 집적회로의 제조중에 발생한다.

결함의 일반분류에 따르면, 그 결함에는 웨이퍼 결함, 산화물 결함, 금속화 결함, 중간 접속 결함, 이물질 결함, 의도하지 않았거나 실패된 접속, 실패 또는 과도한 접점 등이 포함된다. 본 발명의 구현을 불필요하게 혼동시키지 않도록, 개방("open") 결함은 일비트의 데이타에 대한 데이타 경로에 영향을 주는 결함으로 참조되고, 단락("short") 결함은 일비트(전형적으로는 인접비트) 이상의 데이타 경로에 영향을 주는 결함으로 참조된다.

온- 칩 용장성은 결함에 의해 영향받는 데이타 경로를 바이패스하는 집적회로 칩상의 용장소자의 구성이며 동시에 그 영향받는 데이타 경로의 원래 번지를 보존한다. 예를들면, 칩이 메모리 배열을 포함한다면 용장소자가 제공된다. 따라서, 하나 이상의 데이타 소자에서 결함이 검출되면 용장소자는 결함성 주요소자 또는 소자들 대신에 사용되도록 스위치될 수 있다.

종래에는 온- 침 용장성에 데이타 경로의 각 행 또는 열에 배치된 래치 또는 레이저 소거가능(zappable) 퓨즈가 설치되었다. 래치는 휘발성이며, 결함에 의해 영향받는 셀을 식별하는 정보가 반도체 메모리 예컨대 디스크상에 외부적으로 저장되는 것을 필요로 하고, 전원이 턴온될 경우, 전체 시스템은 결함에 대하여 재검사될 필요가 없게된다. 퓨즈는 용장 데이타 소자가 사용되도록 신호를 자리 이동(shift) 하는 것같이 원래의 데이타 소자에서발견된 결함 혹은 에러를 분해하는데 사용됨으로써 결함성 소자를 회피한다.

레이저 소거가능 퓨즈는 2가지 방법중 1가지 방법으로 CMOS 회로에서 물리적으로 구현된다. 퓨즈가 정상적으로 폐쇄("normally closed")되는 경우, 일반적으로는 선택적 레이저 소거법에 의해 개방될 수 있는 폴리실리콘으로 형성된다. 퓨즈가 정상적으로 개방("normally open")되는 경우, 일반적으로는 정상적인 폐쇄 상태인 레이저 소거가능 퓨즈에 의해 제어된 게이트 전압을 갖는 NMOS 또는 PMOS 트랜지스터로 형성된다.

래치 또는 레이저 소거가능 퓨즈의 데이터 경로의 각 열 또는 행에서의 사용은 기술적 문제가 따른다. 특히, 퓨즈가 "소거"될 때 주변회로소자로의 피해를 피하기 위해, 각 퓨즈와 다른 퓨즈 또는 다른 관련없는 회로소자사이에 상당한 공간이 있어야 한다. 퓨즈에 필요한 추가 영역은 메모리 배열에 처음부터 있는 타이트한 공간 확보와 일반적으로 모순된다.

32- 비트 또는 64- 비트 데이타 경로를 보편적으로 사용하는 것과 같은 와이드- 워드(wide-word) 계산장치에 응용할 수 있는 만큼, 다수의 추가 문제점이 발생된다. 싱글 용장성 세트의 배열은 2개의 인접한 세트에 속하는 배열 사이의 단락 결함을 보상할 수 없다.

따라서, 최소한 2 세트의 배열이 상기 결함을 수정하는데 필요로 한다. 게다가, 용장 경로에 따른 데이타 전송은 여분의 선 길이 및 더 높은 와류 커패시턴스의 발생률로 인하여 속도 위반을 범할 수 있다. 몇몇 경우에 있어서, 입력 및 출력 데이타 경로는 와이드- 워드 계산장치에 대한 길이의 3배로 될 수 있다. 데이타 경로로부터의 가변 지연량이 고성능메모리 장치에서는 아주 바람직하지 못한데, 이는 전체 메모리 배열의 성능이 확장된 길이경로의 성능정도로 되기 때문이다. 따라서 퓨즈는 결함이 존재하는 세트를 선택적으로 접속해제할 수 있도록 각각의 세트에 통합적으로 레이아웃되어야 한다.

데이타 경로 또는 메모리 기억장치에서 걸함의 검출시 메모리 데이타 구조에서 병렬 데이타 경로의 배열을 전환하는 장치 및 방법은 계류중인 미국 출원 제 07/605,510호로서 1990년 10월 30일 출원, 병렬 메모리 구조의 용장성을 구현하는 방법 및 장치("Method and Apparatus for Implementing Redundancy in Parallel Memory Structures")라는 제목으로 개시된 것으로 여기서 참고로 병합된다. 상기 계류중인 출원의 발명이전에, 용장성은 레이저 소거가능 퓨즈에 접속된 복사배열을 사용하여 구현되었다. 레이저 퓨즈의 사용은 제한적 기술을 구속한다. 특히, 퓨즈가 소거("zapped")된 때 회로 근방의 손상을 회피하기 위해서는, 상당한 공간이 각각의 퓨즈와 다른 퓨즈 혹은 별도의 관련된 회로 사이에서 허용되어야 한다. 계류중인 출원은 병렬 메모리 데이타 구조에서 소정의 개방 혹은 단락 결함을 수정하기 위하여 단지 2개의 여분의 병렬배열만을 사용하며 원래의 배열과 대략 동일한 거의 상수 배열 길이로 수정되는 것이다. 원래의 배열뿐만아니라 용장성 배열은 토글 스위치에 접속된다. 하나 이상의 데이타 경로에서 소정의 개방 혹은 단락이 발생되는 경우, 개방 혹은 단락에 의해 영향받는 데이타 경로에 결합된 토글 스위치는 순차접속방식으로 인접한 데이타 경로에 접속되도록 플립("flipped") 된다. 토글 스위치는 CMOS 배열에서 NMOS 또는 PMOS 트랜지스터로 구현된다. 계류중인 출원 발명을 회피하는 이하의 발명은 데이타 경로의 각 행 또는 열상에 래치 혹은 레이저 소거가능 퓨즈를 갖는 것이다. 토글 스위치는 결함된 영역을 논리적으로 해독함으로써 또는 결함상태로 된 경우에 정지하는 시프터를 실제적으로 구현함으로써 구현할 수 있는 포인터 레지스터를 가지고 제어된다.

마이크로프로세서가 점차 복잡화되고, 그 다이(die) 크기가 증가함에 따라, 집적회로 칩상에 수 개의 메모리 배열(예컨대, 캐시 메모리, 번역 룩- 어사이드 버퍼)을 포함하는 마이크로프로세서 집적회로 칩이 일반적으로 보급되어 있다. 또한, 각각의 캐시 메모리가 주로병렬 메모리 구조의 수 개의 뱅크로 구분되는 것도 흔히 볼 수 있다. 한편, 계류중인 발명의 기술이 내장 캐시 메모리의 뱅크에서 시프터를 단순히 복사함으로써 결함을 수리하는데 사용되고 있으므로 각각의 시프터에 대해서는 하나의 독립 제어가 되고 논리의 다량 복사가 가능하게 된다. 본 발명은 다수의 시프터의 초기화를 제어하는 동시에 논리의 복사를 최소화하는 방법 및 장치를 제공한다.

[발명의 개요]

따라서 본 발명의 제 1목적은 마이크로프로세서의 캐시내에 온- 칩 용장성을 구현하는 것이다.

본 발명의 제 2목적은 캐시내에서 다수의 뱅크의 용장성 회로를 초기화하는 신호의 발생의 온- 칩 주 제어를 제공하는 것이다.

본 발명의 제 3목적은 각각의 뱅크 시프터를 상이한 시프터 위치에 병렬로 초기화하는 능력을 제공하여, 주기에서, 동기 동작으로 인한 시간절약을 실현하는 것이다.

본 발명의 제 4목적은 캐시내에서 다수의 뱅크의 용장성 회로를 초기화하는 신호의 발생에 대한 주 제어회로의 복사를 최소화하며 이 목적을 위해 사용된 마이크로 프로세서 칩의 영역을 최소화하는 것이다.

캐시 메모리 내장 마이크로프로세서의 다수의 뱅크에 대한 열 용장성을 제공하는 회로를 자리이동하는 시프트 패턴의 초기화를 제어하기 위한 방법 및 장치가 개시된다. 리셋 신호의 비주장(deassertion)을 감지할 경우, 주 제어기는 비중첩하는 2 위상 클럭신호를 캐시 메모리의 각 뱅크용 뱅크 제어기에 공급한다. 각각의 뱅크는 그 뱅크에서 불량 열의 위치를 표시하는 뱅크 제어기에 대한 뱅크 시프트 위치를 공급하는 퓨즈의 세트를 갖는다. 주제어기는 또한 각각의 뱅크 제어기가 뱅크내에서 열의 최대 번호의 절반으로부터 제로로 계수하는 신호에 제공하는 전치 적재가능한 계수기를 활성화시킨다. 따라서, 각각의 뱅크 제어기는 뱅크용 시프트 패턴을 갖는 뱅크에 대하여 시프트 회로를 초기화하는데 필요한 시프트 신호를 제공한다. 이러한 방법으로, 각각의 뱅크내의 상이한 위치에 배치된 결함성 열은 용장 경로에 의해 대치될 수 있으므로, 캐시를 수리하고 내장 캐시를 갖는 마이크로프로세서의 제조 수율을 증가시킨다. 더욱이, 주 제어기는 열 용장성 동작이 완료될 때까지 비주장되는 외부 리셋을 통하여 내부 칩 리셋이 주장되도록 유지시킨다.

본 발명의 방법 및 장치의 목적, 특징 및 이점은 본 발명의 다음 상세한 설명으로부터 명백하여진다.

고속의 병렬 데이타 경로 혹은 데이타 구조의 다수의 뱅크로 자리이동하는 용장성 시프트 패턴의 초기화를 제어하는 방법 및 장치가 개시된다. 바람직한 실시예에서의 방법 및 장치는 마이크로프로세서 집적회로 칩을 내장한 캐시메모리의 다수의 뱅크로 이동하는 용장성을 초기화하기 위해 개시된다. 설명을 목적으로 하는 다음의 기술에 있어서, 특정의 장치, 신호 및 데이타 구조는 본 발명을 보다 전체적으로 이해할 수 있도록 개시된다. 그러나 당업자는 본 발명이 특별한 설명이 없이도 실시될 수 있음을 명백히 알 수 있다. 한편, 주지된 회로, 장치 및 데이타 구조는 여기서 본 발명을 쓸데없이 불명료하게 하지 않도록 개시된다.

제 1도는 본 발명의 바람직한 실시예의 블록도이다. 바람직한 실시예에서, 본 발명(11)은 마이크로프로세서 집적회로 칩 내장 캐시 메모리(도시안됨)의 8 뱅크용 시프트 패턴의 초기화를 제어하는데 사용된다. 각각의 뱅크는 시프트 패턴으로 초기화된 시프터를 갖는다. 초기화에 앞서, 시프터는 그의 기능장애 상태에 있으며 뱅크용 주 데이타 경로는 뱅크 내에서 소자에 접근하는데 사용된다. 뱅크에서 하나 이상의 주 데이타 경로의 경우, 시프터는 그 시프터로 하여금 결함성 주 데이타 경로 근방에서 자리이동되도록 시프트 패턴으로 초기화시킴으로써, 뱅크내에서 소자가 접근될 때 용장 데이타 경로에 비결함성 주 데이타 경로를 보충한다. 메모리 소자에 대하여 실질적으로 동일한 접근경로를 보전하기 위해, 시프터는 결함성 주 데이타 경로중 하나를 용장 데이타 경로중 하나로 간단히 대치할 수 없다. 그대신, 데이타 경로는 자리이동되어, 결함성 주 데이타 경로가 인접한 비결함성 주데이타 경로와 대치된다. 각각의 부차적인 주 데이타 경로는 최종 주 데이타 경로가 그에 인접하는 용장 데이타 경로에 의해 대치될 때까지 그들의 인접한 주 데이타 경로에 의해 대치된다. 일단 초기화되면, 시프터는 전원이 제거될 때까지 또는 시프터가 다시 초기화될 때까지 시프터 패턴을 보존한다. 개념적으로는 본 발명이 4개의 블럭을 구비한다.

제1 블럭, 주 제어(10)는 열 용장 초기화의 동작을 제어하는 유한상태 기계로 구성된다.

바람직한 실시예에서, 주 제어(10)는 시스템 리셋(SYSTEM RESET) 신호선(12)으로서 마이크로프로세서에 제공된 시스템 리셋 신호를 수신한다. 주 제어(10)는 리셋 신호가 비주장될 때 열 용장성 초기화 동작을 시작한다. 바람직하게는 마이크로프로세서로부터의 시스템 클럭(SYSTEM CLOCK)신호도 역시 시스템 클럭 신호선(14)을 통해 주 제어(10)로 입력되는 것이다. 주 제어(10)는 시스템 클럭 신호로부터 시프트 동작신호(PHI-1과 PHI-2-IN)에 대한 2 위상의 비중첩 클럭을 발생한다. 그러나 당업자는 주 제어(10)가 2 위상 비중첩 클럭 신호를 발생하기 위해 마이크로프로세서 시스템 클럭 신호를 사용할 필요가 없다는 것을 쉽게 알 수 있다. 선택적 실시예에 있어서, 주 제어(10)는 시스템 클럭 신호에 독립하는 2 위상 비중첩 클럭 신호를 발생할 수 있다. 주 제어(10)의 출력은 신호선 PHI-1(14)과 PHI-2-IN(16)상에서 각각 출력하는 2 위상된 클럭 신호 PHI-1과 PHI-2-IN을 포함한다.

본 발명을 용이하게 이해하기 위해서 2 위상 배중첩 클럭을 사용하여 기술한다. 그러나, 통상적으로 당업자는 N-위상, 여기서 N은 1을 포함한 어떤 양의 정수, 비중첩 클럭이 사용될 수 있음을 명백히 알 수 있다. 또한, 주 제어(10)는 시프터 초기화 동작이 종료될 때를 표시하기 위해 실행(DONE)(28)신호선올 통하는 출력신호실행으로서 제공된다. 실행신호는 열 용장동작이 완료될 때까지 칩상의 다른 논리를 리셋(RESET) 조건으로 유지시킨다.

주 제어(10)로부터 출력된 다른 신호는 클럭 제어(CLOCK CONTROL)(18) 및 FF리셋(FFRESET)(20) 신호선을 통해 뱅크 제어(70) 회로에 입력되는 클럭 제어 및 FF리셋을 포함한다. 신호 적재(LOAD) 및 사용가능(ENABLE)은 각각 신호선 적재(22) 및 사용가능(24)을 통해 주 제어(1O)에서 계수기(30)까지 출력된다. 신호 제로(ZERO)는 신호선 제로(26)를 통해 주 제어(1O)로 입력된다. 마지막으로, 신호 마스터 퓨즈(MASTER FUSE) 는 마스터 퓨즈 신호선(52)을 통해 주제어(10)로 입력된다. 상술된 신호들은 본 발명이 다른 블럭내에서 그들의 동작과 관련하여 이하에 기술될 것이다.

본 발명의 바람직한 실시예에서, 계수기(30)는 캐시 메모리에서 각 뱅크에 대해 열 시프터로 자리이동될 패턴 비트를 계수하기 위해 사용된 다중- 비트 계수기로 구성된다. 계수기는 초기 하이값에서 시작되고 제로로 계수된다. 주 제어는 계수 값이 시프터 초기화 동작의 끝을 표시하는 제로로 도달될 때의 트랙을 유지시킨다. 계수기(30)의 작용에 대한 상세 설명은 제 2도와 관련하여 이하에 기술된다.

본 발명의 제3 블럭은 퓨즈 블럭(50)이다. 퓨즈 블럭(50)은 캐시의 뱅크내에서 효과적인 수리를 선택적으로 표시하기 위해 프로그램될 모든 퓨즈로 구성된다. 바람직한 것은 모든 퓨즈가 결딴(blow)되지 않을 때, 시스템용 소오스 전압과 같은 전압을 갖는 신호, 즉 VCC를 제공하는 것이다. 소정의 마스터 퓨즈는 열 용장성 수정이 특별한 칩에 대해 필요한지의 여부를 표시하기 위해 사용된다. 기능장애에 의해, 열 용장이 요구되지 않는다고 가정된다. 열 용장이 요구되지 않을 경우에는, 시프트되는 패턴이 고정된다. 바람직한 실시예에 있어서는 열 용장이 요구되지 않을 경우 열 용장 주기가 여전히 수행되는 시프팅 동작이 가능한 것이다. 그 주기는 용장수정을 요구하지 않는 칩과 요구하는 칩 사이에서 시스템 리셋신호의 비주장시, 동일한 지연을 제공하기 위한 목적을 오류수정 및 검사하기 위해 수행된다.

열 용장성은 마스터 퓨즈가 결딴날 경우 하나 이상의 뱅크 (바람직하게는 캐시당 8뱅크)가 필요하다. 바람직한 실시예에 있어서, 어떤 뱅크가 수리되어야 한다면, 모든 뱅크는 초기화된다. 뱅크당 일세트인, 퓨즈중 8 세트가 있게된다. 대치될 일열은 각각의 8 세트의 퓨즈로 프로그램된다. 퓨즈번호는 대치될 열을 수리한다. 바람직한 실시예에서, 뱅크당 2개의 인접 열이 대치된다(실제로는 사용후 자리이동된다). 그러나, 당업자라면 뱅크당 다수(혹은 소수)의 인접열이 원하는 경우에 사용후 자리 이동될 수 있음을 용이하게 알 수 있다.

본 발명의 바람직한 실시예에 있어서, 뱅크 제어 블럭(70)은 한 블럭이 각각의 캐시 뱅크에 해당하는 실제 8의 동일 블럭 논리이다. 일반적으로, 다소(혹은 소수)의 뱅크는 유사하게 제어될 수 있다. 뱅크 제어(70) 블럭 사이의 차이점은 오로지 열에 해당하는 상이한 퓨즈 값이 뱅크제어에 해당하는 특별한 뱅크로 대치되도록 각각의 블럭을 수신하는 것이다. 각 뱅크 제어의 비교기 논리는 자리이동될 열을 결정하는 퓨즈 값을 가지고 그 계수와 비교한다. 다수의 뱅크에서 열 용장성 동작 초기화를 운용하도록 복사된 논리의 일부분은 단지 이 블럭내에 있게된다. 뱅크 제어 동작의 상세한 논의는 제 3도와 관련하여 이하에서기술된다.

제 2도를 참조하여 다중 비트의 전치 적재가능한 계수기(30)가 예시됨을 알 수 있다. 계수기에 대해서는 3개의 입력이 있는데, 각각의 입력은 주 제어에서 생성된다. 계수기에 대한 입력은 클럭신호 PHI-1, 계수기 적재(LOAD)신호 및 계수가 사용가능(ENABLE)신호이다.

본 발명의 바람직한 일 실시예는 데이타 캐시 및 명령캐시의 2개의 캐시를 갖는 마이크로프로세서를 지원한다. 2개의 캐시는 8 뱅크를 포함하지만, 각 뱅크의 데이타 캐시는 128(32× 4)열로 구성되고, 각 뱅크의 명령 캐시는 160(32× 5)열로 구성된다. 바람직하게는, 명령 캐시의 각 뱅크와 데이타 뱅크의 각 뱅크에 대한 2개의 용장 경로가 존재하며 뱅크당 열의 총수는 데이타 캐시에 대하여 130 열 그리고 명령 캐시에 대하여 162 열을 야기한다.

본 발명의 특별한 실시예에 있어서 실제적으로는 2개의 열 용장 초기화 회로가 있는데 명령 캐시에 대한 한 회로와, 데이타 캐시에 대한 한 회로가 된다. 2개의 초기화 회로의 논리는 동일하며, 그 차이점은 시프터 초기화 동작동안에 계수기(30)로부터의 최대값이 제로로 계수되어야 하는 것뿐이다. 최대값 번호는 뱅크당 열의 총수의 절반이다. 최대값 번호는 명령 캐시의 경우에 81이고 데이타 캐시의 경우에 65이다. 최대값은 해당 계수기 회로에 배선된다.

2개의 신호는 계수기(30)에서 출력된다. 첫째 R계수(RCOUNT)신호는 다중 비트 R계수 신호선(32)을 통해 각각의 8 뱅크 제어(70) 블럭으로 입력되는 다수의 비트 신호이다. R계수 신호는 최대값에서 제로로의 계수기(30) 감소분으로서 계수기(30)의 다중 비트값을 뱅크 제어(70) 블럭에 제공한다. 계수기의 제2 출력은 제로 신호선(26)을 통해 주 제어 블럭(10)에 입력하는 제로신호이다. 제로 신호는 계수기(30)가 제로로 계수되어 동작이 완료됨을 유효화하는 경우 주 제어(10)를 표시한다.

계수기(30)의 동작은 종래의 주지된 형태의 다중- 비트의 D-형 플립플롭회로(40)가 중심이 된다. 시스템 리셋 신호를 주 제어(10)로 비주장하는 경우, 주 제어(10)는 신호 적재 및 사용가능을 주장한다. 사용가능 신호는 다수의 비트 플립플롭(40)을 사용가능하게 한다. 적재신호는 계수기(30)의 최대값이 다중 비트의 플립플롭(40)으로 적재하는 다중화 장치(42)에 입력된다. 따라서 적재신호는 주 제어기(10)에 의해 주장되지 않는 시프트 처리화 동작을 통틀어 비주장된 상태에 있게된다. 각각의 PHI-1 클럭신호에 대해서 다중 비트 플립플롭(40)은 다중 비트 R계수 신호선(32)을 통해 뱅크 제어(70)에 입력하는 다중 비트 계수기 신호 R계수를 출력한다. 신호 R계수는 1에 의한 감소분 논리(40)에 의해 각각의 PHI-1 클럭 주기에 대하여 1씩 감소되고, 다중화 장치(42)에 입력되며 다중 비트 플립플롭(40)으로 된다. 따라서 R계수는 계수기(30)가 사용가능된다면 각 주기의 클릭 PHI-1에 대해 감소된다. R계수는 또한 계수기(30)가 제로로 계수될 경우 주 제어(10)에 제로신호를 제공하는 다중 비트 NOR-게이트(46)로 입력된다. 제로 신호는 초기화 주기의 완료를 표시한다.

제 3도에 있어서, 개별적 뱅크 제어(71) 회로가 예시된다. 각각의 개별적 뱅크 제어 회로로부터는 시프트(SHIFT)(72) 및 PHI-2-OUT(74) 신호선상에 출력하는 시프트 신호 및 PHI-2-OUT 신호의 2개의 출력신호가 있다. 시프트 신호는 뱅크 제어(70)에 해당하는 뱅크의 시프터에 대한 열 시프트 패턴을 포함한다. 용장 경로를 계수하지 않으면 퓨즈(FUSE(0:0)가 각각 홀수 또는 짝수인가에 좌우되는 초기화 동작에서 열번호의 절반과 열번호 PHI-2-OUT 주기의 하나 혹은 절반을 합하게 된다. 시프트 신호선(72)상의 제로값은 자리이동의 특별한 열에 대해 발생하지 않음을 표시하고, 1의 값은 시프트를 표시한다.

따라서, 뱅크의 제1 최소값 열이 양호하기 때문에 열 용장성을 사용할 필요가 없는 경우, 시프트 신호선은 제로로 구동될 것이며 값 PHI-1 및 PHI-2-OUT은 항상 "1"(제로값의 무한한 자리이동) 으로 되어 모든 정규의 열이 작용하므로 용장 열을 사용할 필요가 없음을 표시한다.

뱅크의 첫번째 2열이 불량(즉, 열 제로 및 1이 불량)인 경우, 시프트 신호는 모든 비트 첫번째 2열에서의 고장을 수리하도록 자리이동됨을 표시하는 최대값의 열로 구성된다.

아주 대표적인 경우에 있어서, 불량한 열 또는 인접쌍의 열은 첫째 및 최종 열 사이의 어느 곳에서 출현한 것이다. 제5 및 제6 열이 결함이 있는 경우, 뱅크의 2개의 여분 열은 모든 열을 제5 열로부터 2썩 자리이동시킴으로써 사용된다. 이 경우, 첫번째 3개 (각각)의 PHI-1 및 PHI-2-OUT 주기로 인하여, 시프트 신호는 제로 내지 제5 열에 대한 자리이동이 필요없음을 표시하기 위해 제로로 된다. 부차적인 PHI-1 및 PHI-2-OUT 주기의 경우, 시프트 신호는 모든 부차적인 열이 2열씩 자리이동될 필요가 있음을 표시하도록 1의 값을 갖게 된다. 퓨즈(0:0) 값이 홀수이므로, 시프트 형태로 제5 열은 중첩하는 추가적 PHI-2-OUT 주기가 된다. 제로 내지 제4 열은 자리이동되지 않는 반면 제5 내지 제 160열은 자리이동이 있게된다.

상기 참조된 계류중인 출원에 개시된 바와 같이, 일단 뱅크 시프터가 초기화되면, 시프트 패턴은 전원이 그 시프터에 제공되는한 보전될 것이다. 시프트 클럭은 그의 상태를 시프터가 보전하도록 정지(PHI-1 및 PHI-2-OUT)된다. 본 발명의 바람직한 실시에에서 시프터는 전원이 시스템에서 제거될 때까지, 혹은 시스템이 리셋, 이 시점에서 시프터는 다시 초기화될 것임, 될 때까지 시프트 패턴을 보전할 것이다.

뱅크 제어(71)에는 수개의 입력이 있다. 그 입력중 단지 1 입력인 퓨즈(7:0)는 특별한 뱅크와 일치한다. 전술된 바와 같이, 퓨트(7:0)는 자리이동이 특별한 뱅크를 위해 시작되는 열의 위치를 제공한다. 기능적으로, 뱅크 제어(71)는 2세트의 회로로 구분된다. 1 세트는 클럭 신호 PHI-2-OUT의 발생을 제어하고, 다른 세트는 시프트 신호의 발생을 제어한다.

본 발명의 바람직한 실시에에서, 각각의 뱅크 제어(71)는 마스터 퓨즈를 결딴자히 않음으로써 사용불능으로 될 수 있다. 전술된 바와 같이, 열 용장이 구현될 필요가 없으면, 마스터 퓨즈는 결딴되지 않는다. 이 경우 시프트 신호는 시프터 초기화 동작중에 일련의 제로로 되어 모든 열이 기능적이므로 시프트가 불필요함을 표시한다. 이것은 뱅크 제어(71)의 PHI-2-OUT 클럭 발생부에서 OR-게이트(80)에 대한 입력으로서 마스터 퓨즈 신호선(52)을 시도하고 또 뱅크 제어(71)의 시프트 신호 출력부에서 NOR-게이트(84)에 대한 입력으로서 마스터 퓨즈 신호선(52)을 시도한다.

마스터 퓨즈가 결딴난 경우, 뱅크 제어(71)는 사용불능으로 되지 않는다. 뱅크 제어기의 시프트 발생부는 다중 비트 비교기(84)와 1 비트 플립플롭(86)으로 구성된다. 다중 비트 비교기(84)는 계수기(32)로부터의 계수 신호 출력이 퓨즈(7:1) 신호와 동일한 경우 1 비트플립플롭(86)을 사용가능하게 한다. 계수(32)는 시프팅 발생이 퓨즈 뱅크(50)에 부호화되는 곳에서 계수기가 하향의 열 번호로 계수되는 경우에 퓨즈(7:1) 과 동일하게 된다. 1비트 플립플롭(86)에 대한 클럭 신호는 주 제어(10)에 의해 제공되고 PHI-1 신호가 된다. 1비트 플립플롭(86)은 주 제어(10)로부터의 리셋 신호에 의해 리셋된다. 1비트 플립플롭(86)에 대한 입력은 VCC이다.

PHI-2-OUT 발생회로는 1 비트 플립플롭(88), 다중화 장치(90)및 AND 게이트(92)로 구성된다. 다중화 장치(90)는 주 제어(10) 클럭 제어(CLOCK CONTROL) 신호에 의해 제어된다.

클럭 제어 신호가 제로이면, PHI-2-IN은 주 제어(10)에서 다중화 장치(90)로 입력되고 1비트 플립플롭(88)로 입력된다. 클럭 제어 신호가 1이면, 주 제어(10)로부터의 PHI-2-IN 신호는 플립플롭(90)에 입력된다. 클럭 제어 신호가 제로일 때 추가된 PHI-2-OUT는 퓨즈(7:0) 값에 기초하여 발생된다. 이러한 방법으로, 주어진 뱅크용 시프트를 초기화하는데 필요한 PHI-2-OUT 및 시프트 신호가 발생될 것이다.

따라서, 본 발명은 하나이상의 뱅크로 구성된 내장 캐시 메모리를 갖는 마이크로프로세서에 열 용장 시프터 초기화 제어회로를 구현한다. 본 발명은 회로의 최소 용장량과 실행주기의 최소량을 가지고 다수의 뱅크의 동시적 초기화를 제어하여 열 용장성 시프터의 초기화를 제어하기 위해 노력해야 하는 마이크로프로세서 칩의 크기와 리셋 상태에서 출력하는 시간을 감소시키도록 한다. 상기 언급된 계류중인 출원의 열 용장성 시프터와 조합된 경우, 본 발명은 반도체 장치의 설계 및 소형화에서 증가하는 복잡성을 요구하는 환경하에서 내장 캐시메모리를 포함한 마이크로프로세서의 수율을 개선한다.

본 발명이 소정의 메모리 구조를 강조하고 도면 제 1도 내지 제 3도를 참조하여 특별히 기술되어 있지만, 그 도면은 단지 예시적 목적이며 본 발명을 제한하는 것으로서 취급되지 않는다는 것을 알 수 있다. 더욱이, 본 발명의 방법 및 장치는 메모리 구조의 용장성이 바람직한 어떤 출원에서 유용성을 갖는다. 다수의 선택, 수정, 변경 및 사용은 당업자에 의해 상술된 본 발명의 정신 및 범위를 벗어남이 없이 형성될 수 있음을 예측할 수 있다.

Claims (20)

1. (2회정정) 각각의 뱅크가 소정수 N의 주요열, 소졍수 M의 용장열, 및 결함있는 최대 M개의 인접 주요열의 자리를 이동하고 주요열 및 용장열에 연결되어 있는 시프터를 갖는 B뱅크를 구비한 메모리를 갖는 집적회로 칩에 있어서, 시프트 패턴으로 각각의 상기 B 뱅크를 초기화하는 방법은:

   a) B 결함열 표시기의 세트를 설정하여 상기 뱅크의 결함열의 개시를 표시하는 단계;

   b) 소정의 최대 클럭 주기 기억위치에 최대 클럭 주기값을 기억하는 단계;

   c) 각각의 상기 시프터에 적어도 하나의 다중 클럭 주기를 제공 및 발생하고, 상기 클럭 주기 발생은 상기 B결함 열 표시기 세트에 의해 부여되는 상기 기억된 최대 클럭 주기값에 따라 제어되는 단계; 및

   d) 각각의 상기 시프터에 다중 시프트 신호를 제공 및 발생하고, 상기 시프트 신호발생은 상기 B 결함 열표시기 세트에 의해 부여되는 상기 기억된 최대 클럭 주기값을 가변시킴으로써 제어되는 단계를 포함하는 것을 특징으로 하는 방법.
2. 제 1항에 있어서, 상기 단계 a)에서 세트된 상기 B 결함 열 표시기 세트는 B 퓨즈의 세트인 것을 특징으로 하는 방법.
3. (2회정정) 제 1 항에 있어서, 상기 단계 a)에서 세트된 상기 B 결함 열 표시기 세트 각각은 적어도 1og₂(N+M) 비트와, 적어도 하나의 결함 열을 포함한 제 1군의 M 열에 인접한 M 열의 군을 표시하기 위해 사용된 log₂((N+M)/M) 비트와, 적어도 하나의 결함 열을 포함한 상기 제 1군의 M 열내에서 제 1결함 열을 표시하기 위해 사용된 1og₂(M) 비트를 구비하며; 상기 단계 b)에서 기억된 상기 최대 클럭 주기값이 (N+M)/M이며; 상기 단계 d)에서 각각의 상기 시프터에 발생된 상기 적어도 하나의 다중 클럭 주기가비중첩 클럭 주기의 M 중첩 급수를 구비하며, 각각의 상기 M 열의 클럭 주기가 최소(N+M)/M 클럭 주기를 갖는 것을 특징으로 하는 방법.
4. (2회정정) 제 3항에 있어서, M은 2이며; 상기 단계 a)에서 세트된 각각의 상기 B 결함 열 표시기 세트는 적어도 log₂(N+2) 비트 적어도 하나의 결함 열을 포함한 제 1군의 2열에 인접한 제 2열의 군을 표시하기 위해 사용된 1og₂((N+2)/2) 비트, 적어도 하나의 결함 열을 포함한 제 1군의 2열내에 있는 제 1결함 열을 표시하기 위해 사용된 1 비트를 구비하며; 상기 단계 b)에서 기억된 상기 최대 클럭 값이 (N+2)/2이며; 상기 단계 c)에서 각각의 상기 뱅크에 발생된 상기 적어도 하나의 다중 클럭 주기가 비중첩 클럭 주기의 제 1 및 제 2중첩 급수를 구비하고, 상기 제 1급수가 (N+2)/2 클럭 주기를 가지며, 상기 제 2급수는 적어도 하나의 결함 열을 포함한 상기 제 1군의 2열내에 있는 제 1결함 열을 표시하는 상기 1 비트가 O의 값을 가질 경우에는 (N+2)/2 클럭 주기를 가지며, 적어도 하나의 결함 열을 포함한 상기 제 1군의 2열내에 있는 제 1결함 열을 표시하는 상기 1 비트가 1의 값을 가질 경우에는 ((N+2)/2)+1) 클럭 주기를 갖는 것을 특징으로 하는 방법.
5. (2회정정) 제 3항에 있어서, 상기 단계 d)에서 각각의 상기 뱅크에 발생된 각각의 상기 다중 시프트 신호는 시프트 신호의 제 1 및 제 2연속 급수를 구비하며; 상기 단계 d)는 d.1) 상기 최대 클럭 주기값 및 제로값중에서 선택된 값으로 계수기를 세팅하는 단계; d.2) 상기 최대 클럭 주기값과 상기 제로값 사이에서 상방향 및 하방향중 선택된 방향으로 계수하며, 상기 클럭 주기당 1씩 상기 계수기를 가변시키는 단계; d.3) 상기 가변 계수기가 상기 1og₂((N+M)/M) 비트와 동일하게 되기 이전에 상기 제 1 급수를, 그리고 이후에 제 2 급수를 발생하고, 상기 제 1 및 제 2 급수의 신호는 상기 선택된 계수방향이 상기 하방향인 경우에는 제각기 "시프트" 및 "비시프트" 신호가 되며, 상기 선택된 계수방향이 상기 상방향인 경우에는 제각기 "비시프트" 및 "시프트" 신호가 되는 것을 포함하는 것을 특징으로 하는 방법.
6. (2회정정) 제 1 항에 있어서, 상기 방법은 상기 뱅크에서 비결함 열의 상태를 표시하는 마스터 "비결함" 표시기를 세팅하는 단계 e)를 더 포함하며; 상기 단계 e)는 각각의 상기 뱅크가 제로 결함 열을 포함하는 경우 상기 단계 a) 대신에 수행되며; 각각의 상기 적어도 하나의 다중 클럭 주기는 그 대신에 상기 기억된 최대 클럭 주기값과 상기 마스터 "비결함" 표시기를 근거로 하여 상기 단계 c)에서 발생되며; 각각의 상기 다중 시프트 신호는 그 대신에 상기 기억된 최대 클럭 주기값과 상기 마스터 "비결함" 표시기를 근거로 하여 상기 단계 d)에서 발생되는 것을 특징으로 하는 방법.
7. 제 6 항에 있어서, 상기 단계 e)에서 상기 마스터 "비결함" 표시기는 마스터 퓨즈인 것을 특징으로 하는 방법.
8. (2회정정) 제 6 항에 있어서, 상기 단계 b)에 기억된 상기 최대 클럭 주기값이 (N+M)/M이며; 상기 단계 c)에서 각각의 상기 시프터에 발생된 상기 적어도 하나의 다중 클럭 주기는 각각의 상기 M 급수의 클럭 주기가 (N+M)/M 클럭 주기를 가진 비중첩 클럭 주기의 M 중첩 급수를 포함하는 것을 특징으로 하는 방법.
9. (2회정정) 제 8 항에 있어서, M은 2이며; 상기 단계 b)에서 기역된 상기 최대 클럭 주기값이 (N+2)/2이며; 상기 단계 c)에서 각각의 상기 뱅크에 발생된 상기 적어도 하나의 다중 클럭 주기는 각각의 급수가 (N+2)/2 클럭 주기를 가진 비중칩 클럭 주기의 제 1 및 제 2중첩 급수를 포함하는 것을 특징으로 하는 방법.
10. (2회정정) 제 6 항에 있어서, 상기 단계 d)에서 각각의 상기 뱅크에 발생된 각각의 상기 다중 시프트 신호는 "비시프트" 신호 급수를 포함하는 것을 특징으로 하는 방법.
11. (2회정정) 각각의 뱅크가 소정수 N의 주요열, 소정수 M의 용장열, 주요열 및 용장열에 결합되어 결함있는 최대 M의 인접 주요열을 자리이동하는 시프터를 갖는 B 뱅크를 구비한 메모리를 갖는 집적회로 칩에 있어서, 각각의 상기 B 뱅크를 시프트 패턴으로 초기화하는 장치는; a) 상기 뱅크에 대한 결함성 열의 시작을 표시하는 B 결함 열 표시기의 세트를 구비하는 표시기 수단; b) 최대 클럭 주기값을 기억하는 소정의 최대 클럭 주기의 기억위치를 구비하는 기억수단; c) 상기 표시기와 기억수단에 결합되어, 각각의 상기 시프터에 적어도 하나의 다중 클럭 주기를 발생, 제공하고 상기 클럭 주기 발생은 상기 B결함 열 표시기 세트에 의해 부 여되는 상기 기억 최대 클럭 주기값에 따라 제어되는 제 1발생수단; d) 상기 표시기 및 기억수단에 결합되어, 각각의 상기 시프터에 다중 시프터 신호를 발생, 제공하고 상기 시프트 신호 발생은 상기 B 결함 열 표시기 세트에 의해 부여되는 상기 기억 최대 클럭 주기값을 가변시킴으로써 제어되는 제 2발생수단을 포함하는 것을 특징으로 하는 장치.
12. 제 11 항에 있어서, 상기 표시기 수단의 상기 B 결함 열 표시기 세트는 B 퓨즈의 세트인 것을 특징으로 하는 장치.
13. (2회정정) 제 11 항에 있어서, 상기 표시기 수단의 상기 B 결함 열 표시기 세트 각각은 적어도 log₂(N+M) 비트, 적어도 하나의 결함 열을 포함한 제 1 군의 M 열에 인접한 M 열의 군을 표시하기 위해 사용된 1og₂((N+M)/M) 비트, 적어도 하나의 결함 열을 포함한 상기 제 1군의 M 열내에 있는 제 1 결함 열을 표시하기 위해 사용된 log₂(M) 비트를 구비하며; 상기 기억수단의 상기 소정의 최대 클럭 기억 위치에 기억된 상기 최대 클럭 주기값이 (N+M)/M이며; 각각의 상기 시프터에 대해 상기 제 1 발생수단에 의해 발생된 상기 적어도 하나의 다중클럭 주기는 각각의 상기 M급수의 클럭 주기가 최소한 (N+M)/M 클럭 주기를 갖는 비중칩클럭 주기의 M중첩 급수를 포함하고 있는 것을 특징으로 하는 장치.
14. (2회정정) 제 13 항에 있어서, M 은 2이며; 상기 표시기 수단의 상기 B 결함 열 표시기 세트 각각은 적어도 log₂(N+2) 비트, 적어도 하나의 결함 열을 포함한 제 1군의 2 열에 인접한 제 2열의 군을 표시하기 위해 사용된 log₂((N+2)/2) 비트, 적어도 하나의 결함 열을 포함한 제 1군의 2열내에 있는 제 1결함 열을 표시하기 위해 사용된 1 비트를 구비하며; 상기 기억수단의 상기 소정의 최대 클럭 주기 기억위치에 기억된 상기 최대 클럭 주기값이 (N+2)/2이며; 각각의 상기 뱅크에 대해 상기 제 1발생수단에 의해 발생된 상기 적어도 하나의 다중클럭 주기가 비중첩 클럭 주기의 제 1 및 제 2 중첩 급수를 구비하고, 상기 제 1급수가(N+2)/2 클럭 주기를 가지며, 상기 제 2급수는 적어도 하나의 결함 열을 포함한 상기 제1군의 2열내에 있는 제1 결함 열을 표시하는 상기 1 비트가 0의 값을 가질 경우에 (N+2)/2 클럭 주기를 가지며, 적어도 하나의 결함 열을 포함한 상기 제 1군의 2열내에 있는 제 1결함 열을 표시하는 상기 1 비트가 1의 값을 가질 경우에는 ((N+2)/2)+1) 클럭 주기를 갖는 것을 특징으로 하는 장치.
15. (2회정정) 제13항에 있어서, 각각의 상기 뱅크에 대해 상기 제 2발생수단에 의해 발생된 각각의 상기 다중 시프트 신호는 시프트 신호의 제 1 및 제 2연속 급수를 구비하며; 상기 제 2발생 수단은, 1) 상기 최대 클럭 주기 값 및 제로값 중에서 선댁된 값과 동일한 계수기를 기억하는 계수기 수단; 2) 상기 계수기 수단에 결합되어 상기 최대 클럭 주기값과 상기 값 제로 사이에서 상방향 및 하방향중 선택된 방향으로 상기 클럭 주기당 1씩 상기 계수기가 가변하는 가변수단; 3) 상기 계수기 수단 및 상기 표시기 수단에 결합되어 상기 가변 계수기가 상기 log₂((N+M)/M) 비트와 동일하게 되기이전에 상기 제 1급수를, 그리고 이후에 제2 급수를 발생하고, 상기 제 1 및 제 2급수의 신호는 상기 선택된 계수방향이 상기 하방향인 경우에는 제각기 "시프트" 및 "비시프트" 신호로 되며, 상기 선택된 계수방향이 상기 상방향인 경우에는 제각기 "비시프트" 및 "시프트" 신호로 되는 클럭 주기 발생 수단을 포함하는 것을 특징으로 하는 장치.
16. (2회정정) 제 11 항에 있어서, 상기 표시기 수단은 상기 뱅크에서 비결함 열의 상태를 표시하는 마스터 "비결함" 표시기를 더 포함하며; 상기 마스터 "비결함" 표시기는 각각의 상기 뱅크가 제로 결함 열을 포함하는 경우 상기 B 결함 열 표시기 세트 대신에 세트되고; 상기 제 1발생 수단은 그 대신에 상기 기억된 최대 클럭 주기값 및 상기 마스터 "비결함" 표시기를 근거로 하여 각각의 상기 적어도 하나의 다중 클럭 주기를 발생하며; 상기 제 2발생 수단은 그 대신에 상기 기억된 최대 클럭 주기값 및 상기 마스터 "비결함" 표시기를 근거로 하여 각각의 상기 적어도 하나의 다중 시프트 신호를 발생하는 것을 특징으로 하는 장치.
17. 제 16 항에 있어서, 상기 표시기 수단의 상기 마스터 "비결함" 표시기는 마스터 퓨즈인 것을 특징으로 하는 장치.
18. (2회정정) 제 16 항에 있어서, 상기 기억수단의 상기 소정의 최대 클럭 주기 기억위치에 기억된 상기 최대 클럭 주기값이 (N+M)/M이며; 각각의 상기 시프터에 대하여 상기 제 1발생 수단에 의해 발생된 상기 적어도 하나의 다중 클럭 주기는 각각의 상기 M 급수의 클럭 주기가 (N+M)/M 클럭 주기를 가진 비중첩 클럭 주기의 M 중첩 급수를 포함하는 것을 특징으로 하는 장치.
19. (2회정졍) 제 18 항에 있어서, M은 2이며; 상기 기억수단의 상기 소정의 기억위치에 기억된 상기 최대 클럭 주기값이 (N+2)/2 이며; 각각의 상기 뱅크에 대해 상기 제 1발생 수단에 의해 발생된 상기 적어도 하나의 다중 클럭 주기는 각각의 급수가 (N+2)/2 클럭 주기를 가진 비증첩 클럭 주기의 제 1 및 제 2 중첩 급수를 포함하는 것을 특징으로 하는 장치.
20. (2회정정) 제 16 항에 있어서, 각각의 상기 뱅크에 대해 상기 제 2발생 수단에 의해 발생된 각각의 상기 다중 시프트신호는 "비시프트" 신호 급수를 포함하는 것을 특징으로 하는 장치.