DE69736460T2

DE69736460T2 - Verfahren zur Herstellung von gerichtet abgeschiedenem Silizid über Transistorelektroden

Info

Publication number: DE69736460T2
Application number: DE69736460T
Authority: DE
Inventors: Jer-shen Vancouver Maa; Sheng Teng Camas Hsu
Original assignee: Sharp Corp; Sharp Microelectronics Technology Inc
Current assignee: Sharp Corp; Sharp Microelectronics Technology Inc
Priority date: 1996-12-18
Filing date: 1997-10-14
Publication date: 2007-03-01
Anticipated expiration: 2017-10-15
Also published as: EP0849783A3; TW389947B; DE69736460D1; JPH10178179A; EP0849783A2; EP0849783B1; MY118300A; KR19980063533A; JP3609242B2; KR100327513B1; US5814537A

Description

Hintergrund und Zusammenfassung der Erfindung
Diese Erfindung bezieht sich allgemein auf Halbleitertechnologie und speziell auf die Bildung von silizidierten Elektroden in aktiven Halbleitervorrichtungen, wie MOS-Transistoren.
Ein wichtiger Gegenstand der laufenden Forschung in der Halbleiterindustrie ist die Reduktion der Dimensionen von Vorrichtungen, die in integrierten Schaltungen verwendet werden. Planare Transistoren, wie Metalloxidhalbleiter-Transistoren (metal oxide semiconductor, MOS) sind insbesondere zur Verwendung in hochdichten integrierten Schaltungen geeignet. Wenn die Größe von MOS-Transistoren und anderen aktiven Vorrichtungen abnimmt, nehmen die Dimensionen der Source-/Drain-/Gate-Elektroden und der Kanalregion jeder Vorrichtung entsprechend ab.
Das Design von immer kleineren planaren Transistoren mit kurzen Kanallängen macht es notwendig, sehr schmale Source-/Drain-Anschlussregionen bereitzustellen. Schmale Anschlüsse sind notwendig, um laterale Diffusion von Implantationsdotierungsmittel in den Kanal zu verhindern, wobei derartige Diffusion unerwünscht ist, weil diese zu Leckströmen und schlechter Abbruchsleistungsfähigkeit beiträgt. Schmale Source-/Drain-Anschlussregionen, von beispielsweise weniger als 100 Angström (Å) dick und bevorzugt weniger als 500 Å dick, sind für akzeptable Leistungsfähigkeit in Kurzkanalvorrichtungen notwendig.
Wenn schmale Anschlusselektroden in Transistoren verwendet werden, wird es schwierig, verlässliche Verbindungen mit niedrigem Widerstand zu den Source/Drain-Regionen der Vorrichtung bereitzustellen. Metallsilizidkontakte sind typische Mittel derartige Verbindung zu Source-/Drain-/Gate-Elektroden durchzuführen. In derartigen Kontakten wird leitfähiges Metall auf den Siliziumelektroden abgeschieden und gehärtet, um eine Metallsiliziumverbindung auf der Oberfläche der Elektroden zu bilden. Die Verbindung, bezeichnet als Silizid, ist elektrisch und physikalisch an die Elektrode gebunden und hat im Wesentlichen niedrigeren Flächenwiderstand als das dotierte Silizium, auf dem es gebildet ist. Ein wichtiger Vorteil von Silizidkontakten in kleinen Vorrichtungen ist, dass Silizid nur gebildet wird, wo das abgeschiedene Metall sich mit Silizium in Kontakt befindet. Mittels eines selektiven Ätzen wird das Metall ohne weiteres aus dem Nichtsilizidbereich entfernt. Somit werden die Silizidregionen automatisch nur auf den Elektrodenoberflächen ausgerichtet. Dieses selbstausrichtende Silizidverfahren wird in allgemeinen als "Salicid"-Verfahren bezeichnet.
Die Schwierigkeit, die das Salicidverfahren an schmalen Source- und Drain-Anschlussregionen darstellt, ist, dass es einen Teil des Oberflächensiliziums verbraucht. Das Metallsilizid wird aus einer chemischen Reaktion gebildet, die während einem Temperaturbehandlungs- bzw. Härtungsschritt auftritt, wenn das abgeschiedene Metall mit dem darunter liegenden Silizium reagiert. Elektroden mit sehr dünner Anschlusstiefe haben wenig Silizium zur Bildung des Silizid aufzugeben und können nur eine sehr dünne Schicht von zu bildendem Silizid zulassen. Aber von dünnen Silizidfilmen ist bekannt, dass sie thermisch instabil sind und einen unerwünscht hohen Flächenwiderstand aufweisen.
Eine Technik aus dem Stand der Technik, um die Dicke der Silizidkontakte zu vergrößern ist es, zusätzliches Silizium auf der Oberfläche der dotierten Source- und Drain-Regionen abzuscheiden. Das zusätzliche Silizium in den angehobenen Source- und Drain-Elektroden kann in der Reaktion mit abgeschiedenem Metall verwendet werden, um dickere Silizidschichten zu bilden. Diese Lösung hat Nachteile, weil die Abscheidung von zusätzlichem Silizium zusätzliche Diffusion von Dotiermitteln und andere Effekte erzeugt, die die Vorrichtungsleistungsfähigkeit verringern können.
Das IBM Technical Disclosure Bulletin, Band 21, Nr. 3 August 1978, Seite 1250/1251, XP000648251 offenbart ein Verfahren, das Verbindungsleitungen niedrigen Widerstands und FET-Gates in einem Schritt bereitstellt und verhindert, dass diese zusammen einen elektronischen Kurzschluss bilden.
Die US 5565383 offenbart ein Verfahren zur Herstellung eines MOS-Feldeffekttransistors, betreibbar, um die Bildung von dünnen Titansilizidfilmen auf Gateseitenwänden zu unterdrücken. Das IBM Technical Disclosure Bulletin, Band 29, Nr. 5, Oktober 1986, Seite 2195, XP002083941 offenbart ein Verfahren der selektiven Abscheidung von Wolframsilizid durch chemische Dampfabscheidung und Plasmaätzen, während die Notwendigkeit, ein Schutzmuster zu bilden und zu entfernen, um die Abscheidungsbereiche zu definieren, verhindert wird.
Die US 5001082 offenbart ein Verfahren zum Bilden hochdichter Halbleitervorrichtungen, insbesondere ein selbstausrichtendes Silizidverfahren.
Die US 5102815 offenbart ein Verfahren zur Herstellung eines Hochgeschwindigkeitssubmikrometalloxidhalbleitertransistors, der eine hohe Immunität gegenüber heißer Elektronenzersetzung zeigt.
Es wäre vorteilhaft, wenn ein verbessertes Silizidverfahren verfügbar wäre, um Silizidschichten mit niedrigem Flächenwiderstand auf schmalen Anschlusselektroden in einer MOS-Vorrichtung bereitzustellen.
Es wäre ebenfalls vorteilhaft, wenn eine Silizidschicht auf einer schmalen Silizium-Anschlusselektrode gebildet werden könnte, während der Verbrauch von Oberflächensilizium durch Bereitstellen des Hauptteils des erforderlichen Siliziums aus einer anderen Quelle als der Elektrode an sich minimiert wird.
Es wäre vorteilhaft, wenn das für das Silizid erforderliche Silizium in Form einer auf den Transistorelektroden abgeschiedenen Silizidschicht zur Verfügung gestellt werden könnte, um im Wesentlichen den Verbrauch von irgendwelchem Silizium aus der Elektrodenoberfläche zu eliminieren.
Gemäß der vorliegenden Erfindung wird ein Verfahren zur Bildung eines MOS-Transistors, wie in Anspruch 1 beansprucht, bereitgestellt.
In einer bevorzugten Ausführungsform ist die IC-Struktur ein vollständiger MOS-Transistor, der zusätzlich umfasst: eine erste Metalldisilizidschicht mit etwa einem Drittel der Dicke, die über den Source-, Drain- und Gate-Elektroden liegt. Die erste Disilizidschicht wird durch isotropes Ätzen einer vorbestimmten Dicke aus einer Silizidschicht erster Dicke gebildet, wobei die erste Dicke gebildet wird als Ergebnis einer Abscheidung von Metallsilizid in einem ausgerichteten Pfad, der im Allgemeinen senkrecht zu den Elektroden verläuft. Der Transistor umfasst ebenfalls eine vorübergehende Metallsilizidschicht mit einer zweiten Dicke, die die Gateseitenwandisolation bedeckt, wobei die zweite Dicke aus der Abscheidung von Silizid in einem gerichteten Pfad, im Allgemeinen parallel zur Gateseitenwandisolierung, gebildet wird. Die vorübergehende Schicht wird durch isotropes Ätzen der vorbestimmten Dicke aus der zweiten Dicke entfernt, wobei die vorbestimmte Dicke mindestens so groß ist, wie die zweite Dicke, aber kleiner als die erste Dicke. Die gerichtete Abscheidung und das isotrope Ätzen erlauben die selektive Silizidierung der Source-, Drain- und Gate-Elektrode.
In einer Ausführungsform liegt eine Überhangstruktur über der Gateelektrode. Die Überhangstruktur erstreckt sich über die Gateelektrode, um die Gateseitenwände vor der Abscheidung von Silizid zu schützen, wenn Silizid in einem gerichteten Pfad, im Allgemeinen senkrecht zum Überhang und parallel zu den Gateseitenwänden, abgeschieden wird. Das Bereitstellen der Überhangstruktur macht die Abscheidung von Silizid auf Bereichen des ICs noch selektiver.
Das Substrat umfasst einen Feldbereich von isolierendem Material, der im Allgemeinen die IC-Struktur oder den Transistor umgibt. Die dritte Dicke des Metallsilizids bedeckt den Feldbereich genauso wie die Elektroden. Darauf folgende Verfahrensschritte des Maskierens der Transistorelektroden und Ätzen des IC, um jegliches verbliebene Silizid, das den Feldbereich überlagert, zu entfernen, lässt nur die maskierten Bereiche mit Silizid bedeckt zurück.
Bevorzugt umfasst der Feldbereich eine polycide leitfähige Leitung, die auf dem Feldbereich liegt, um eine Elektrode der IC-Struktur mit einer weiteren Region der IC-Struktur zu verbinden. Die leitfähige Leitung umfasst eine Schicht aus Polysilizid, die über dem Feldbereich liegt und eine Schicht von Silizid, die über der leitfähigen Polysiliziumleitungsschicht liegt. Eine Schicht aus Silizid bleibt, die über der leitfähigen Polysiliziumleitungsschicht liegt, selbst nachdem der IC geätzt wurde, um in darauffolgenden Verfahrensschritten Silizid aus dem Feldbereich zu entfernen, so dass leitfähige Bereiche des ICs, einschließlich der leitfähigen Leitung genauso wie die Source-, Drain- und Gate-Elektroden, mit einer Schicht aus Silizid bedeckt sind, um die Leitfähigkeit zu verbessern.
Damit die vorliegende Erfindung noch besser verstanden wird, werden nun spezifische Ausführungsformen hiervon anhand der beigefügten Zeichnungen beschrieben.
Kurze Beschreibung der Zeichnungen
Die 1 bis 4 veranschaulichen Schritte bei der Bildung von Silizid bedeckten Transistorelektroden (Stand der Technik).
Die 5 und 6 veranschaulichen Schritte bei der Bildung einer integrierten Schaltungsstruktur, die mit verschiedenen Dicken von Silizid bedeckt ist, gebildet während der Herstellung eines MOS-Transistors.
Die 7 bis 9 veranschaulichen Schritte bei der Bildung von Silizid bedeckten Elektroden unter Verwendung einer Gateüberhangstruktur.
Die 10 bis 12 veranschaulichen Schritte beim Schutz der Silizid bedeckten Elektroden von 6 durch Ätzen in darauffolgenden IC-Verfahren.
13 veranschaulicht eine Querschnittsansicht der Vorrichtung von 10 mit einer ausgeschnittenen Ansicht, definiert entlang der Ebene mit dem Bezugszeichen C-C₁.
Die 14a und 14b veranschaulichen die leitfähige Leitung von 13 nach zwei Ätzverfahren, um unerwünschtes Silizid aus dem Feldbereich zu entfernen.
15 veranschaulicht die IC-Struktur oder den MOS-Transistor von 10, worin der Feldbereich eine polycide leitfähige Leitung umfasst, die auf dem Feldbereich liegt, um eine Elektrode der IC-Struktur mit einer anderen Region im IC zu verbinden.
Die 16a und 16b veranschaulichen die leitfähige Leitung von 15 nach Ätzverfahren, um unerwünschtes Silizid aus dem Feldbereich zu entfernen.
17 veranschaulicht eine IC-Struktur oder einen MOS-Transistor mit einer polyiciden Gateelektrode.
18 veranschaulicht Schritte im Verfahren der Bildung eines MOS-Transistors, der auf einem Substrat aus isolierendem Material auf einem IC liegt.
Detaillierte Beschreibung der bevorzugten Ausführungsform
Die 1 bis 4 veranschaulichen Schritte in der Bildung von Silizid bedeckten Transistorelektroden (Stand der Technik). 1 ist eine Übersicht eines typischen MOS-Transistors 10. Der Transistor 10 umfasst eine Gateelektrode 12, eine Source-Elektrode 14 und eine Drain-Elektrode 16. Die Positionierung von Source 14 und Drain 16 ist beliebig und alternativ können Source 14 und Drain 16 auf Seiten des Gates 12 entgegengesetzt zu den in 1 gezeigten angeordnet sein. Gate 12 ist mit einer leitfähigen Leitung 18 verbunden, die am Punkt 20 unterbrochen gezeigt ist. Die leitfähige Leitung 18 ist beispielsweise mit dem Ausgang eines Treibertransistors (nicht gezeigt) oder einem externen Interface verbunden. Eine andere Verbindungsleitung 22 verbindet Gate 12 mit einer leitfähigen Unterlage 24. Die Unterlage 24 verbindet Gate 12 mit Schaltungen auf anderen Substratschichten des IC (nicht gezeigt).
2 ist eine Querschnittsansicht eines Transistors 10, gezeigt in 1, mit einem Schnitt entlang einer Ebene, dargestellt durch die Bezugzeichen A-A₁. Source 14 und Drain 16 werden durch eine allgemein zwischen Source-Elektrode 14 und Drain-Elektrode 16 und unterhalb der Gateelektrode 12 angeordneten Kanalregion 26 abgetrennt. Die Source-Elektrode 14, die Drain-Elektrode 16 und die Kanalregion 26 werden typischerweise aus einem gemeinsamen Stück Silizium gebildet. Wie im Stand der Technik gut bekannt ist, werden die Charakteristika von Source 14 und Drain 16 durch die Implantation von Dotierungsverunreinigungen gebildet. Die Abtrennung zwischen Source 14, Drain 16 und Kanalregion 26 wird mit gepunkteten Linien dargestellt. Gate 12 hat isolierende Gateseitenwände auf beiden Seiten der Gateelektrode 12 und eine Gateisolationsschicht 30 unterhalb der Gateelektrode 12. Die Seitewände 28 und die Isolationsschicht 30 isolieren elektrisch die Gateelektrode 12 von den Source-Elektroden 14 und den Drain-Elektroden 16.
3 veranschaulicht den Transistor 10 von 2, bedeckt mit einer Schicht aus Metall 32. Die Metallschicht 32 hat eine im Wesentlichen gleichmäßige Dicke über Gate 12, Source 14, Drain 16, Seitenwände 28, und die Region, die den Transistor 10 allgemein umgibt. Die Metallschicht 32 wird auf dem Transistor 10 zum Bilden einer Silizidoberfläche auf Source 14, Drain 16 und Gate 12 abgeschieden.
4 veranschaulicht den Transistor 10 von 3 nach der Bildung von Disilizid auf den Siliziumoberflächen. Die Metallschicht 32, zum Beispiel Kobalt (Co), reagiert mit dem Silizium der Elektroden 12,14 und 16 bei einer Temperatur, um ein Disilizid zu bilden. Eine Disilizidoberfläche ist, aufgrund ihrer erhöhten Leitfähigkeit, erwünscht. Das heißt, der Widerstand über eine Disilizidoberfläche ist geringer als der Widerstand über eine Silizium- oder Polysilizium-Einkristall-Elektrodenoberfläche. Disilizidoberfächen verringern die Impedanz von IC-Verbindungen, wie leitfähige Leitungen und Kontaktlöcher zu Elektroden 12, 14 und 16, und erlauben der IC-Vorrichtung bei höheren Geschwindigkeiten zu arbeiten.
4 zeigt eine Disilizidoberfläche 34, die Gate 12 bedeckt, eine Disilizidoberfläche 36, die Source 14 bedeckt, und eine Disilizidoberfläche 38, die Drain 16 bedeckt. Ein Problem mit diesem Verfahren der Bildung von Disilizidoberflächen 34, 36 und 38 ist, dass Teile des Siliziums in den Elektroden 12,14 und 16 im Verfahren verwendet werden müssen. Das heißt die Oberfläche der Elektroden 12, 14 und 16 werden bei der Bildung von Disilizidschichten 34, 36 und 38 verbraucht. Wenn die Dicke des Siliziums in den Elektroden 12,14 und 16 beginnt, sich etwa 500 Å zu nähern, wird die Siliziumstabilität ein Problem. Relativ dünne Source-Elektroden 14 und Drain-Elektroden 16 sind erwünscht, um die Größe der Kanalregion 26 und die Gesamtgröße des Transistors 10 zu minimieren, womit die praktische Verwendung der Salicidierung von dünnen Elektroden limitiert wird. Die vorliegende Erfindung wurde entwickelt, um Disilizidschichten auf Siliziumelektroden ohne Verbrauch des Siliziums in den Elektroden zu bilden, so dass Silizid sogar auf relativ dünne Elektroden aufgebracht werden kann.
Die 5 und 6 veranschaulichen Schritte in der Bildung einer integrierten Schaltungsstruktur, die mit verschiedenen Dicken von Silizid bedeckt ist, gebildet während der Herstellung eines MOS-Transistors. Alternativ zeigen die 5 und 6 Schritte in der Silizidierung eines vollständigen MOS-Transistors. Ein MOS-Transistor ist die typischste Form einer IC-Struktur, wie hier verwen det. Der Begriff "IC-Struktur" bezieht sich daher im Allgemeinen auf einen MOS-Transistor, der sich im Verfahren der Herstellung befindet. 5 veranschaulicht eine Querschnittsansicht der IC-Struktur 40 ähnlich zur Querschnittsansicht des Transistors 10 in 2 aus dem Stand der Technik. Die IC-Struktur 40 umfasst ein Substrat 42, einschließlich isolierenden Materials in einer aktiven Region, wo der Transistor gebildet wird. Das Substrat 42 ist typischerweise ein Oxid, wie ein Oxid von Silizium. Die IC-Struktur 40 umfasst ebenfalls eine Source-Elektrode 44 und Drain-Elektrode 46, die auf dem Substrat 42 liegen. Die Source-Elektroden 44 und Drain-Elektroden 46 werden aus Silizium, implantiert mit Dotierungsverunreinigungen, die in das Silizium diffundiert werden, um entweder n-Typ oder p-Typ Halbleitermaterial zu bilden, gebildet. Die Source-Elektroden 44 und Drain-Elektroden 46 werden durch eine Siliziumkanalregion 48 getrennt und werden typischerweise aus einem gemeinsamen Stück Silizium gebildet. Die Grenzen zwischen Source 44, Drain 46 und Kanalregion 48 werden in 5 in etwa durch gepunktete Linien unterschieden. Die IC-Struktur 40 umfasst ebenfalls ein Gate, einschließlich einer Gateisolationsschicht 50, die über der Kanalregion 48 zentral abgeschieden ist, eine Gateelektrode 52, die über der Gateisolationsschicht 50 liegt und Gateisolationsseitenwände 54, die über der Gateisolationsschicht 50 liegen, die allgemein die Gateelektrode 52 umgibt. Die Gateisolation isoliert elektrisch die Gatelelektrode 52 von den Source-Elektrode 44 und der Drain-Elektrode 46.
Die IC-Struktur 40, wie in 5 gezeigt, wird aus einem SIMOX-Wafer gebildet. SIMOX ist ein Akronym für "Separation by IMplanted OXygen" (Abtrennung durch implantierten Sauerstoff) und liefert eine geeignete dünne Schicht eines Siliziumeinkristalls für Source-Elektroden 44 und Drain-Elektroden 46. Die Verarbeitung der IC-Struktur 40 umfasst: Isolieren eines aktiven Bereichs, wo die Vorrichtung durch Entfernen von Teilen der Siliziumschicht, die die Elektroden 44 und 46 bilden, hinunter bis zum Substrat 42. Ein Gate wird zentral auf dem aktiven Bereich durch geeignete fotolithografische und Ätzschritte gebildet, um eine Gateelektrode 52 und Isolationsschichten 50 und 54 zu schaffen. Für die Zwecke der vorliegenden Erfindung ist die Bezeichnung der Regionen 44 und 46 als Source und Drain jeweils beliebig und kann umgedreht werden. Mit anderen Worten kann die Region 46 als die Source-Elektrodenregion und 44 als die Drain-Elektrodenregion und umgekehrt bezeichnet werden.
Die IC-Struktur 40 umfasst ebenfalls eine Metallsilizidschicht 56, gebildet aus der Abscheidung von Silizid in einem gerichteten Pfad, der sich im Allgemeinen senkrecht zur Source-Elektrode 44, Drain-Elektrode 46 und Gate-Elektrode 52 parallel zu den Gateseitenwänden 54 erstreckt. Die Richtung des gerichteten Pfads wird durch die Reihe an Pfeilen mit dem Bezugszeichen 58 angegeben. Die Silizidschicht 56 hat eine erste Dicke 60 des Silizids auf den Elektroden 44, 46 und 52 und eine zweite kleinere Dicke 62 auf den Gateseitenwänden 54. Die erste Dicke 60 und die zweite Dicke 62 sind durch gepunktete Linien gezeigt, die sich von der Silizidschicht 56 erstrecken. Die isotrope Entfernung einer vorbestimmten Dicke der Silizidschicht 56, die größer ist als die zweite Dicke 62 und geringer als die erste Dicke 60, in den darauffolgenden Verfahrensschritten resultiert in einer dritten Dicke 64 (in die ser Figur nicht gezeigt) des Silizids, das die Source-Elektroden 44, Drain-Elektroden 46 und Gate-Elektroden 52 bedeckt, um die Leitfähigkeit der Elektroden zu verbessern.
Gerichtete oder ausrichtbare Abscheidung wird hier als eine physikalische Abscheidung definiert, die Material im Wesentlichen in einer geraden Linie von einer Quelle und durch einen Kollimator senkrecht zu einer Zieloberfläche abscheidet. Die herkömmlichsten Mittel, diese Art von Silizidabscheidung zu erreichen, ist durch Vakuumverdampfung unter Verwendung von Elektronenstrahlverdampfung aus getrennten Metall- und Siliziumquellen. Alternativ wird dasselbe Ergebnis aus Laserverdampfung, Flashverdampfung oder Strahlsputtern erhalten. In einer weiteren Alternative wird die genaue Einstellung durch Abtrennung der Quelle und des Ziels durch einen Abstand der groß genug ist, dass ankommendes Material im Wesentlichen senkrecht zur Zieloberfläche ist, erreicht. Im Allgemeinen wird eine gleichmäßigere ausgerichtete Abscheidung in einer Umgebung niedrigen Drucks erhalten. Daher liefert Ionenstrahlsputtern unter niedrigem Druck eine besser ausgerichtete Abscheidung als Gleichstrom- (DC), Radiofrequenz- (RF) oder Magnetronsputtern.
6 veranschaulicht eine IC-Struktur 40 aus 5 mit einer Silizidschicht 56 mit einer dritten Dicke 64 auf den Elektroden 44, 46 und 52. Nach einem isotropen Ätzen der Silizidschicht 56 ist die Dicke der Silizidschicht 56, die Source 44, Drain 46, Gate 52 und der allgemein die IC-Struktur 40 umgebende Bereich, im Wesentlichen derselbe. Die zweite Dicke 62, die in 5 gezeigt ist, die auf den Seitenwänden 54 liegt, wird durch das isotrope Ätzen entfernt.
In einer bevorzugten Ausführungsform ist die IC-Struktur 40 ein vollständiger MOS-Transistor, der zusätzlich umfasst: Eine erste Metalldisilizidschicht (nicht gezeigt) mit einer ungefähren dritten Dicke 64, die über der Source-Elektrode 44, Drain-Elektrode 46 und Gate-Elektrode 52 liegt. Die erste Disilizidschicht wird durch isotropes Ätzen einer vorbestimmten Dicke aus der Silizidschicht 56 mit erster Dicke 60 gebildet. Wie oben in 5, wird die erste Dicke 60 als Ergebnis einer Abscheidung von Metallsilizid in einem gerichteten Pfad 58 im Allgemeinen senkrecht zu den Elektroden 44, 46 und 52 gebildet. Die erste Metalldisilizidschicht ist eine Silizidschicht 56 aus 6 nach einem Härtungsverfahren.
Der vollständige Transistor umfasst ebenfalls eine vorübergehende Metallsilizidschicht 56 mit einer zweiten Dicke 62, die über der Gateseitenwandisolation 54 in 5 liegt. Wie in 5 gezeigt, wird die zweite Dicke 62 aus der Abscheidung von Silizid im gerichteten Pfad 58 im Allgemeinen parallel zu den Gateseitenwänden 54 gebildet. Die vorübergehende Schicht 56 wird durch isotropes Ätzen der vorbestimmten Dicke aus der zweiten Dicke 62 entfernt, wobei die vorbestimmte Dicke größer ist als die zweite Dicke 62, aber kleiner als die erste Dicke 60, wie in 6 gezeigt. Die gerichtete Abscheidung und das isotrope Ätzen erlauben die selektive Silizidierung von Source-Elektrode 44, Drain-Elektrode 46 und Gate-Elektrode 52.
In einer Ausführungsform wird der MOS-Transistor 40 auf einem SIMOX-Wafer, einschließlich einer Oxidfilmschicht und einer Schicht eines Siliziumeinkristallfilms, der auf dem Oxidfilm liegt, gebildet. Source-Elektrode 44 und Drain-Elektrode 46 werden aus der Siliziumeinkristallfilmschicht gebildet und das Substrat 42 wird aus der Oxidschicht gebildet, wobei die Vorrichtungsisolation verstärkt wird, störende Kapazität reduziert wird und Leckstrom herabgesetzt wird.
Mit Bezug auf 5 weist die IC-Struktur 40 eine erste Siliziddicke 60 im Allgemeinen im Bereich zwischen 100 und 500 Å, eine zweite Siliziddicke 62 im Allgemeinen im Bereich zwischen 20 und 100 Å auf. Mit Bezug auf 6 liegt die dritte Siliziddicke 64 im Allgemeinen in einem Bereich zwischen 80 und 400 Å.
Die 7 bis 9 veranschaulichen Schritte bei der Bildung von Silizid bedeckten Elektroden unter Verwendung einer Gateüberhangstruktur. 7 zeigt die IC-Struktur 40 mit einer Überhangstruktur 72, die über der Gateelektrode 52 liegt. Die Überhangstruktur 42 erstreckt sich über die Gateelektrode 52, um die Gateseitenwände 54 vor der Abscheidung von Silizid zu schützen, wenn Silizid in einem gerichteten Pfad, im Allgemeinen senkrecht zur Überhangstruktur 72 und parallel zu den Gateseitenwänden 54, abgeschieden wird. Wie in 5 wird die Richtung des gerichteten Pfades mit Pfeilen mit den Bezugszeichen 58 gezeigt. Die Bereitstellung der Überhangstruktur 72 macht die Abscheidung von Silizid auf Source-Elektrode 44 und Drain-Elektrode 46 selektiver. Das heißt, während die erste Dicke 60 der Silizidschicht 56 im Wesentlichen dieselbe bleibt wie die erste Dicke 60 in 5, wurde die zweite Dicke 62 in 7 mit Verwendung der Überhangstruktur 72 reduziert. Unter Verwendung der Überhangstruktur 72 liegt die zweite Dicke 62 im Allgemeinen im Bereich zwischen 0 und 50 Å Da die zweite Dicke 62 reduziert wurde, wird das isotrope Ätzen einer vorbestimmten Dicke ebenfalls reduziert und vereinfacht, was seinerseits die dritte Dicke 64 größer macht, um die thermische Stabilität und den Flächenwiderstand der Silizidschicht 56 auf den Elektroden 44, 46 und 52 zu verbessern.
8 veranschaulicht die IC-Struktur 40 von 7, nachdem eine vorbestimmte Dicke der Silizidschicht 56 isotrop weggeätzt wurde. Der Abstand, mit dem die Überhangstruktur 72 sich über die Gateelektrode 52 erstreckt, ist mit gepunkteten Linien gezeigt und hat das Bezugszeichen 74. Die Überhangstruktur 72 erstreckt sich über die Gateelektrode 52 in einem Abstand 74 im Allgemeinen im Bereich zwischen 200 und 1000 Å.
9 veranschaulicht eine polycide Gateelektrodenüberhangstruktur. Die Gateelektrode 52 umfasst eine Schicht aus Polysilizium 76, das über der Gateisolationsschicht 50 liegt. Die Überhangstruktur 72 ist eine Schicht aus Silizid, das über der Polysiliziumschicht 76 liegt, wobei die Leitfähigkeit der Gateelektrode 52 weiter erhöht wird. Es ist im Allgemeinen richtig, dass eine dickere Schicht von Silizid den Oberflächenwiderstand verringert.
Ein Verfahren zum Bilden der Überhangstruktur 72 wird nachfolgend dargestellt. Beispielsweise wird nach dem Schritt der Gateoxidation, um die Isolationsschicht 50 zu bilden, und der Abscheidung der Polysiliziumschicht 76, Wolframsilizid durch LPCVD (chemische Dampfabscheidung bei niedrigem Druck – low pressure chemical vapor deposition) umfassend abgeschieden. An diesem Punkt im Verfahren wird die Silizidschicht 72 über der Polysiliziumschicht 76 gestapelt. Der nächste Schritt im Verfahren ist das Aufbringen einer Fotomaske und dann anisotropes Ätzen der gestapelten Gateelektrode bis zum Endpunkt. Während des Ätzverfahrens werden die Ätzbedingungen so eingestellt, dass es ein leichtes Seitenätzen der Polysiliziumschicht 76 gibt. Dies kann beispielsweise erreicht werden durch Erhöhen der Flussrate des fluorhaltigen Gases, wie SF₆ oder NF₃. Alternativ kann der Druck in der Umgebung erhöht werden, um das Ätzen weniger anisotrop werden zu lassen oder die Vorspannung der Bodenelektrode kann reduziert werden. Schließlich wird die geätzte gestapelte Struktur oxidiert, um Seitenwände 54 zu bilden und die Überhangstruktur 72 an den überstehenden Kanten und über die Polysiliziumschicht 76 stärker auszubilden. Oxid, das nach diesem Schritt auf den Kanten der Überhangstruktur 72 verbleibt, addiert sich ebenfalls zum Abstand 74, damit der Überhang 72 sich über die Gateelektrode 52 erstreckt. Seitenwandoxid 54 wird ebenfalls durch eine zusätzliche Oxidabscheidung, wie ein plasmaverstärktes chemisches Dampfabscheiden und einen Spacer-Ätzstopp gebildet.
Die 10 bis 12 veranschaulichen Schritte beim Schutz der Silizid-bedeckten Elektroden von 6 vor dem Ätzen in den darauffolgenden IC-Verfahren. 10 veranschaulicht eine Draufsicht auf eine IC-Struktur 40, die in den 5 und 6 gezeigt ist. Unterhalb Source 44, Drain 46 und Gate 52 ist das Substrat 42, das einen Feldbereich 40 eines isolierenden Materials umfasst, das im Allgemeinen die IC-Struktur 40 umgibt. 11 veranschaulicht eine Querschnittsansicht der IC-Stuktur 40 in 10 mit einem Schnitt bei einer Ebene, gezeigt durch Bezugzeichen B-B₁. Wieder mit Bezug auf 6 liegt die dritte Dicke 64 des Metallsilizids 56 über dem Feldbereich 80 genauso wie die Elektroden 44, 46 und 52. In den darauffolgenden Verfahrensschritten wird eine Maske 82 aufgebracht, um die Elektroden 44, 46 und 52 abzudecken.
11 veranschaulicht die Maske 82, die auf den Elektroden 44, 46 und 52 liegt. In 10 ist die Maske 82 der Bereich der IC-Struktur 40, der mit den schraffierten Linien bedeckt ist. Ätzen der IC-Struktur 40, um das verbliebene Silizid 56 zu entfernen, das auf dem Feldbereich 80 liegt, lässt nur die maskierten Bereiche zurück, die mit Silizid bedeckt sind. Die Bildung der Silizidschicht 56 auf den Elektroden 44, 46 und 52 ist erwünscht, um die Leitfähigkeit dieser Elektroden zu erhöhen, jedoch ist die Silizidschicht 56 in Bereichen, die über dem Feldbereich 80 liegen, nicht erwünscht. Der Feldbereich 80 soll die IC-Struktur 40 von anderen IC-Strukturen und Transistoren im IC elektrisch isolieren. Die Metallsilizidschicht 56, die über dem Feldbereich 80 liegt, muss entfernt werden, um unerwünschte Kurzschlüsse oder Leitungswege zwischen verschiedenen IC-Strukturen zu verhindern.
12 veranschaulicht die IC-Struktur 40 von 11 nach einem Ätzverfahren, um die Silizidschicht 56 aus dem Feldbereich 80 zu entfernen, und nachdem die Maske 82 von der IC-Struktur 40 entfernt wurde. Die Silizidschicht 56 bleibt über den Elektroden 44, 46 und 52 zurück. Wenn die IC-Struktur 40 ein MOS-Transistor ist, liegt eine vorübergehende Schicht aus Disilizid (nicht gezeigt) mit einer ungefähren dritten Dicke 64 über dem Feldbereich 80 in 6. Die vorübergehende Disilizidschicht wird durch isotropes Ätzen einer vorbestimmten Dicke aus der Silizidschicht 56 mit erster Dicke 60 gebildet. Die erste Dicke 60 wird als Ergebnis der Abscheidung des Metallsilizids in einem gerichteten Pfad im Allgemeinen senkrecht zum Feldbereich 80 gebildet. Darauffolgende Verfahrens schritte des Maskierens der Transistorelektroden 44, 46 und 52 (10 und 11) und Ätzen von Transistor 40, um auf den Feldbereichen 80 liegendes verbliebenes Silizid 56 zu entfernen, lässt nur maskierte Bereiche zurück, die mit Silizid bedeckt sind, wie in 12 gezeigt.
Wieder mit Bezug auf 10 wird eine leitfähige Leitung 84 mit der Gateelektrode 52 und einer leitfähigen Unterlage 86 verbunden. In dieser Art und Weise wird eine Elektrode der IC-Struktur 40 mit einer weiteren Region im IC durch eine leitfähige Unterlage 86 und eine leitfähige Leitung 84 verbunden. In den nachfolgend dargestellten Beispielen wird die leitfähige Leitung 84 mit der Gateelektrode 52 verbunden. Alternativ wird die leitfähige Leitung 84 mit dem Source 44 oder dem Drain 46 verbunden.
13 veranschaulicht eine Querschnittsansicht der Vorrichtung in 10 mit einem Schnitt definiert entlang der Ebene mit den Bezugzeichen C-C₁. Die Seitenwände 90 umgeben im Allgemeinen die leitfähige Leitung 84 und wirken, um die leitfähige Leitung 84 elektrisch zu isolieren. Die Silizidschicht 56 bedeckt den Feldbereich 80 genauso wie die leitfähige Leitung 84. Anfänglich hat die Silizidschicht 56 eine erste Dicke 60 aufgrund der gerichteten Abscheidung im Allgemeinen senkrecht zu den oben genannten Oberflächen und eine zweite Dicke 62 entlang der Seitenwände 90, wo die gerichtete Abscheidung im Wesentlichen parallel zu den Seitenwänden 90 ist.
Die 14a und 14b veranschaulichen die leitfähige Leitung 84 von 13 nach zwei Ätzverfahren, um unerwünschtes Silizid aus dem Feldbereich 80 zu entfernen. Zuerst wird in 14a ein isotropes Ätzen durchgeführt, um eine dritte Dicke 64 der Silizidschicht 56, die über dem Feldbereich 80 und der leitfähigen Leitung 84 liegt, zu bilden und die zweite Dicke 62, die über den leitfähigen Leitungsseitenwänden 90 liegt, zu entfernen. Als zweites wird in 14b nach Aufbringen der Maske 82 auf die Elektroden 44, 46 und 52 (siehe 11) ein Ätzen durchgeführt, um die verbliebene Schicht aus Silizid 56, die über dem Feldbereich 80 liegt, zu entfernen. In diesem zweiten Verfahrensschritt wird die Silizidschicht 56, die über der leitfähigen Leitung 84 liegt, ebenfalls entfernt. Somit bleibt die leitfähige Leitung 84 im Wesentlichen in demselben Zustand, wie vor dem Silizidverfahren, zurück. Das heißt, obwohl das oben beschriebene Silizidierungsverfahren die Leitfähigkeit der IC-Struktur 40 vergrößert, bleibt die Leitfähigkeit der verbindenden Leitung 84 unverbessert zurück. Um dieses Problem mit den leitfähigen Leitungen zu beseitigen, führt die vorliegende Erfindung die Verwendung einer nachfolgenden leitfähigen Polycidleitung ein.
15 veranschaulicht die IC-Struktur 40 aus 10, worin der Feldbereich 80 eine leitfähige Polycidleitung 92 umfasst, die über dem Feldbereich 80 liegt, um eine Elektrode aus der IC-Struktur 40 mit einer anderen Region im IC zu verbinden. Die leitfähige Leitung 92 umfasst eine Schicht aus Polysilizium 94, die über dem Feldbereich 80 liegt, sowie eine Schicht aus Silizid 96, die über der leitfähigen Polysilizium-Leitungsschicht 94 liegt. 15 veranschaulicht ebenfalls die leitfähige Leitung 92 und den Feldbereich 80, die mit der Silizidschicht 56 mit einer ersten Dicke 60 und einer zweiten Dicke 62 aufgrund des oben in 13 beschriebenen gerichteten Abscheidungsverfahrens bedeckt sind. Die Silizidschicht 96 bleibt aufliegend auf der leitfähigen Leitung der Polysiliziumschicht 94, selbst nachdem der IC geätzt wurde, um in darauffolgenden Verfahrensschritten das Silizid aus dem Feldbereich 80 zu entfernen, so dass leitfähige Bereiche des ICs, einschließlich der leitfähigen Leitung 92 genauso wie die Source-Elektrode 44, Drain-Elektrode 46 und Gate-Elektrode 52, mit einer Schicht aus Silizid bedeckt werden, um die Leitfähigkeit zu erhöhen.
Die 16a und 16b veranschaulichen die leitfähige Leitung 92 von 15 nach Ätzverfahren, um unerwünschtes Silizid aus dem Feldbereich 80 zu entfernen. Die Silizidschicht 56 wird von der leitfähigen Leitung 92 und dem Feldbereich 80 in zwei getrennten Ätzverfahren entfernt. Zuerst wird in 16a eine dritte Dicke 64 der Silizidschicht 56 über der Silizidschicht 96 und dem Feldbereich 80 nach einer gerichteten Abscheidung von Silizid und isotropem Ätzen gebildet. Zweitens wird in 16b ein Ätzsschritt durchgeführt, um die dritte Dicke 64 abzuziehen.
Wenn die IC-Struktur 40 ein Schritt im Verfahren ist, um einen MOS-Transistor zu vervollständigen, liegt eine vorläufige Disilizidschicht (nicht gezeigt) über der leitfähigen Leitung 92 in 16a. Die vorübergehende Disilizidschicht resultiert aus dem Härten des Silizids mit der dritten Dicke 64. Jedoch, wie in 16b gezeigt, bleibt eine Schicht aus Silizid 96 zurück, die über der leitfähigen Leitung der Polysiliziumschicht 94 liegt, selbst nachdem der Transistor 40 geätzt wird, um Silizid 56 aus dem Feldbereich 80 zu entfernen, so dass leitfähige Bereiche von Transistor 40, einschließlich der leitfähigen Leitung 92 genauso wie die Source-Elektroden 44, Drain-Elektroden 46 und Gate-Elektroden 52, mit einer Schicht aus Silizid 56 bedeckt werden, um die Leitfähigkeit zu erhöhen. Das heißt, die polycide leitfähige Leitung 92 behält ihre originale Schicht aus Silizid 96. Diese selektive Entfernung von Silizid von der leitfähigen Polycidleitung 92 wird durch die Verwendung von verschiedenen Silizidmaterialien und Einstellung der Ätzchemie, um die Ätzselektivität zu erhöhen, verbessert.
17 veranschaulicht die IC-Struktur 40 mit einer Polycid-Gateelektrode 52. Die Polycid-Elektrode 52 umfasst eine Schicht aus Polysilizium 98, die über der Gateisolationsschicht 50 liegt, und eine Schicht aus Silizid 100, die über der Polysiliziumschicht 98 liegt. Typischerweise ist es nicht notwendig, die Polycidgateelektrode 52, wie die Elektroden 44, 46 und 52, zu maskieren (siehe 10), wenn die Silizidschicht 56 aus dem umgebenden Feldbereich 80 entfernt wird. Jedoch hat die Polycid-Gateelektrode 52 weiterhin erhöhte Leitfähigkeits-Charakteristika, da es im Allgemeinen richtig ist, dass eine dickere Schicht aus Silizid einen geringeren Widerstand aufweist.
18 veranschaulicht die Schritte im Verfahren zur Bildung eines MOS-Transistors, der über einem Substrat aus isolierendem Material auf einem IC liegt. Schritt 120 liefert ein Substrat von isolierendem Material auf einer integrierten Schaltung. Schritt 122 bildet Source- und Drain-Elektroden aus Silizium, die über dem Substrat liegen, bildet eine Gateelektrode mit isolierenden Seitenwänden zwischen den Source- und Drain-Elektroden und bildet isolierendes Material unterhalb der Gateelektrode, wobei die Isolierung die Gateelektrode von der Source- und Drain-Elektrode elektrisch isoliert.
Schritt 124 scheidet Metallsilizid in einem gerichteten Pfad ab, wobei sich der Pfad im Allgemeinen senkrecht zur Source-, Drain- und Gate-Elektrode und parallel zu den Gateseitenwänden erstreckt. Das Silizid wird selektiv auf den Transistor aufgebracht, um eine Schicht aus Silizid mit einer ersten Dicke, die über den Elektroden liegt und einer zweiten Dicke, geringer als die erste Dicke, die über dem Gateseitenwandisolationsmaterial liegt, zu bilden. Schritt 126 ätzt isotrop die in Schritt 124 abgeschiedene Silizidschicht auf eine vorbestimmte Dicke, größer als die zweite Dicke, aber ^kleiner ^als die erste Dicke, um eine Schicht aus Silizid zu entfernen, die über dem Gateseitenwandisolationsmaterial liegt und die Elektroden bedeckt mit einer Schicht aus Silizid mit einer dritten Dicke zurücklässt. Schritt 128 liefert ein Produkt, einen MOS-Transistor, wo die selektive Bildung von Silizid auf ^den Elektrodenoberflächen die Elektrodenleitfähigkeit erhöht.
In einer Ausführungsform liegt eine Überhangstruktur über der Gateelektrode, wobei sich die Überhangstruktur über die Gateelektrode erstreckt, um die Gateseitenwände vor der Abscheidung von Silizid zu schützen, wenn Silizid in einem gerichteten Pfad im Allgemeinen senkrecht zum Überhang und parallel zu den Gateseitenwänden abgeschieden wird. In dieser Art und Weise wird die Abscheidung von Silizid auf den Source- und Drain-Elektroden selektiver gemacht. Die Überhangstruktur erstreckt sich über die Gateelektrode im Allgemeinen in einem Abstand im Bereich ^zwischen 200 und 1000 Å, und die zweite Dicke liegt im Allgemeinen im Bereich zwischen 0 und 50 Å.
Bevorzugt wird nach Schritt 126 ein weiterer Schritt des Aushärtens der Silizidschicht mit einer Dritten Dicke, gebildet in Schritt 126, bereitgestellt, um eine Disilizidschicht mit etwa einer dritten Dicke zu bilden. Die selektive Abscheidung von Silizid auf den Elektroden erhöht die Leitfähigkeit der Source-, Drain- und Gate-Elektrodenoberflächen. Schritt 126 umfasst Bilden von Disilizid mit einem schnellen thermischen Härtungs-Verfahren (rapid thermal annealing, RTA) bei einer Temperatur im Allgemeinen im Bereich zwischen 500 und 900°C. Das RTA-Verfahren des Bildens von Disilizid wird im Allgemeinen in einer Zeitspanne im Bereich zwischen 10 und 50 Sekunden beendet.
Die Silizidschicht in Schritt 124 ist entweder eine gleichmäßige Schicht eines Einmetallsilizids, beispielsweise Kobaltsilizid, oder wird alternativ aus mehr als einer Schicht eines Silizidierungsmaterials aufgebaut. Beispielsweise könnte die Silizidschicht eine untere Schicht Ti-Silizid und eine obere Schicht Co-Silizid umfassen. Andere überschichtete oder legierte Kombinationen von geeigneten Silizidierungsmaterialien zur Verwendung bei der Schaffung der Silizidkontakte auf Halbleiterelektroden werden dem Fachmann im Stand der Technik offensichtlich.
Das Härten wird bei einer Temperatur und für eine Dauer durchgeführt, bei der sich das Silizidierungsmaterial umsetzt, um ein Disilizid zu ergeben. Die Disilizidphase des Silizids ist XSi₂ worin X das ausgewählte Silizidierungsmaterial darstellt. Das Silizidmetall, dargestellt durch X, wird ausgewählt aus der Gruppe bestehend aus Co, Ti, Ni, W, Mo, Ta, einer Kombination von Ti mit Co und Ni und anderen hochschmelzenden Metallen.
Es wird ohne weiteres verstanden, dass, wenn eine Temperatur nahe dem unteren Ende des spezifischen Bereichs für das RTA verwendet wird, beispielsweise 500°C, die Dauer länger sein sollte, als wenn eine höhere Temperatur im Bereich, beispielsweise von 900°C, verwendet wird.
Das Substrat umfasst einen Feldbereich eines isolierenden Materials, das im Allgemeinen den Transistor umgibt. Schritt 124 umfasst das Abscheiden einer ersten Dicke eines Metallsilizids auf dem Feldbereich in einem gerichteten Pfad, wobei sich der Pfad im Allgemeinen senkrecht zum Feldbereich erstreckt. Schritt 126 umfasst isotropes Ätzen der Silizidschicht, die über dem Feldbereich liegt, die in Schritt 124 in einer vorbestimmten Dicke, größer als die zweite Dicke, aber kleiner als die erste Dicke, abgeschieden wird, wobei der Feldbereich mit einer Schicht aus Silizid mit einer dritten Dicke bedeckt zurückgelassen wird. Weitere Schritte härten das Silizid, das über dem Feldbereich liegt, um eine Disilizidschicht zu bilden, maskieren die aktiven Bereiche des Transistor, einschließlich der Source-, Drain- und Gate-Elektroden, und ätzen die Silizidschicht aus dem Feldbereich. Das Silizid im Feldbereich wird entfernt, um unbeabsichtigte Leitungspfade über das IC zu verhindern.
In einer bevorzugten Ausführungsform liegt eine leitfähige Polycidleitung über dem Feldbereich, um eine Elektrode eines Transistors mit einer weiteren Region des IC zu verbinden. Die leitfähige Leitung umfasst eine Schicht aus Polysilizium, die über dem Feldbereich liegt und eine erste Schicht aus Silizid, die über der Polysiliziumschicht liegt. Schritt 124 umfasst Abscheiden einer ersten Dicke eines Metallsilizids auf der leitfähigen Leitung in einem gerichteten Pfad, wobei der Pfad sich im Allgemeinen senkrecht zur leitfähigen Leitung erstreckt. Schritt 126 umfasst isotropes Ätzen der Silizidschicht, die über der leitfähigen Leitung liegt, die in Schritt 124 in einer vorbestimmten Dicke, größer als die zweite Dicke, aber kleiner als die erste Dicke abgeschieden wird, wodurch die erste Schicht aus Silizid (ursprünglich auf der leitfähigen Leitung), die mit einer Schicht aus Silizid (mit der gerichteten Abscheidung) mit einer dritten Dicke bedeckt ist, zurücklässt. Weitere Schritte umfassen Härten beider Schichten aus Silizid, die über der Polysiliziumschicht der leitfähigen Leitung liegen, und Ätzen der dritten Dicke des Silizids, das über der leitfähigen Leitung liegt, um die erste Silizidschicht freizulegen. Leitfähige Oberflächen des Transistors, einschließlich der Elektroden und der leitfähigen Leitung, bleiben mit Silizid bedeckt, um die Leitfähigkeit zu vergrößern. Die selektive Entfernung verschiedener Schichten aus Silizid wird mit der Verwendung von Siliziden, abgeleitet aus verschiedenen Metallen, unterstützt, die verschieden mit den verwendeten Ätzmitteln reagieren.
Das isotrope Ätzverfahren von Schritt 126 ist ein Verfahren, ausgewählt aus der Gruppe, bestehend aus Nasslösungs-Ätzverfahren und einem Trocken-Ätzverfahren in einem chlorhaltigen Plasma bei hohem Druck, wobei ein Minimum von Polymer auf den Gateseitenwänden gebildet wird. Die Entfernung des silizidierenden Materials wird erreicht durch selektives Ätzen des Wafers unter Verwendung eines Nassätz- oder ähnlichen Verfahrens, das das Silizidierungsmaterial ätzt, aber nicht die Siliziumverbindungen des Silizidierungsmaterials. Beispielsweise ist ein geeignetes Ätzmittel für Titansilizid NH₄OH/H₂O₂. Verdünnte Lösungen von HF können ebenfalls für Titansilizid und Tantalsilizid verwendet werden. Ein hier alternativ verwendeter Begriff für das eingesetzte Ätzmittel im ersten Ätzschritt ist "Silizidierungsmaterial-Ätzmittel", was sich auf eine geeignete Ätzverbindung zur Entfernung des Silizidierungsmaterials von den Oberflächen bezieht.
In einer Ausführungsform werden die Source- und Drain-Elektroden aus dem Masse- bzw. massivem Silicium, abgeschieden auf dem Substrat, gebildet, und die Source- und Drain-Elektroden sind Vertiefungen in dem massiven Silizium, das durch Ionenimplantation gefolgt von Diffusion ge bildet werden. Das heißt, das Verfahren der vorliegenden Erfindung kann alternativ auf Vorrichtungen durchgeführt werden, die auf massivem Silizium anstelle auf einem SIMOX-Wafer hergestellt werden. Ein Siliziumwafer (nicht gezeigt) hat eine geeignet dotierte p-Quell- oder n-Quellregion im Silizium. Ein aktiver Bereich wird durch den Feldoxidbereich isoliert und definiert, der herkömmlicherweise unter Verwendung gut bekannter Verfahrensschritte gebildet wird. Eine Gatestruktur, wie die in 5 gezeigte Gatestruktur, wird zentral auf einem aktiven Bereich bereitgestellt, der über der Kanalregion 48 liegt. Typischerweise wird eine geringfügige Implantation von Dotierungsmaterialien beim Siliziumsubstrat durchgeführt, bevor die Gateseitenwände 54 gebildet werden, um leicht dotierte oder LDD-Anschlußregionen benachbart zur Vorrichtungskanalregion 48 zu schaffen. Nach Bilden der Seitenwände 54 werden höhere Dosen geeigneter Dotierungsverunreinigungen in die Source-/Drain-Elektrodenregionen implantiert. Weitere Details der für die Strukturen erforderlichen Schritte sind dem Fachmann im Stand der Technik gut bekannt und werden hier nicht weiter beschrieben. Leicht dotierte Regionen ähnlich zur oben beschriebenen Region für das massive Silizium, werden ebenfalls selektiv in SIMOX-Wafervorrichtungen gebildet, aber diese Regionen wurden in 5 und den anderen Figuren aus Gründen der Einfachheit weggelassen.
In einer weiteren Ausführungsform sind die Source- und Drain-Elektroden angehobene Strukturen, gebildet aus epitaxialem Silizium, das über einem aktiven Bereich auf einem Oxidsubstrat liegt. Sowohl die Silizidierung als auch das Erhöhen der Source-/Drain-Elektroden erlaubt eine Reduktion der Kanallänge zwischen Elektroden und daher einen kleiner dimensionierten Transistor.
Die vorliegenden Ausführungsformen erlauben gute Kontrolle der Dicke von Einkristallsilizium durch im Wesentlichen Eliminieren des Verbrauchs des Siliziums während dem RTA, eine große Verbesserung gegenüber Salicidierungsverfahren aus dem Stand der Technik. Dies ermöglicht die Bildung von ultradünnen Source/Drainanschlußregionen in der Größenordnung von 100 bis 200 Å Dicke. Die exakten Verfahren zur Kontrolle der Dicke der Source/Drain-Elektroden sollten empirisch abgeleitet werden bevor kommerzielle Chipherstellung unternommen wird. Die präzise Temperatur und Dauer des Härtens und die gewünschte Dicke der Elektroden und des darüber liegenden Silizids können ohne weiteres durch Einstellung der Dauer und Temperatur des Härtens kontrolliert werden.
Alternative Ausführungsformen im Umfang der vorliegenden Erfindung sind möglich. Wie oben festgestellt wird, fokussiert die Beschreibung auf MOS-Transistoren, die auf SIMOX-Substraten gebildet werden, aber das Verfahren ist in gleicher Weise zur Verwendung bei der Bildung aktiver Vorrichtungen in Massesilizium geeignet.

Claims

Verfahren zur Bildung eines MOS-Transistors eines ICs auf einem Substrat aus isolierendem Material oder einem massiven Siliziumsubstrat, umfassend die Schritte: (a) Bilden von Silizium-Source- und Drain-Elektroden (44, 46) auf dem Substrat, Bilden einer Gate-Elektrode (52) mit isolierenden Seitenwänden (54) zwischen den Source- und Drain-Elektroden und Bilden von isolierendem Material (52) unter der Gate-Elektrode, wobei die Isolierung die Gate-Elektrode elektrisch von den Source- und Drain-Elektroden isoliert; (b) Abscheiden von Metall-Silizid (56) in einem ausgerichteten Pfad, wobei sich der Pfad im Allgemeinen senkrecht zur Source-, Drain- und Gate-Elektrode und im Allgemeinen parallel zu den Gate-Seitenwänden erstreckt, wobei das Metall-Silizid (56) selektiv aufgebracht wird, um Regionen einer ersten Dicke (60) zu bilden, die die Gate-Elektrode (52), die Source-Elektrode (44) und die Drain-Elektrode (46) bedecken, dadurch gekennzeichnet, dass das Metall-Silizid (56) selektiv aufgebracht wird, um Metall-Silizid-Regionen einer zweiten Dicke (62) zu bilden, die die isolierenden Seitenwände bedecken, wobei die zweite Dicke geringer ist als die erste Dicke, und das Verfahren weiterhin charakterisiert wird durch den Schritt des (c) isotropen Ätzens der in Schritt (b) abgeschiedenen Metall-Silizidschicht (56) auf eine vorbestimmte Dicke, die mindestens so groß ist wie die zweite Dicke (62), aber kleiner als die erste Dicke (60), um die sich auf dem Gate-Seitenwand-Isolationsmaterial befindende Metall-Silizidschicht zu entfernen und die Elektroden von einer Silizidschicht bedeckt zu lassen, die eine dritte Dicke (64) aufweist, die kleiner ist als die erste Dicke (60), wobei die selektive Bildung von Silizid auf den Elektrodenoberflächen die elektrische Leitfähigkeit erhöht.
Verfahren nach Anspruch 1, wobei sich eine überhängende Struktur auf der Gate-Elektrode (52) befindet, wobei sich die überhängende Struktur über die Gate-Elektrode (52) hinaus erstreckt, um die Gate-Seitenwände (54) vor der Abscheidung von Silizid zu schützen, wenn Silizid in einem sich im Allgemeinen senkrecht zum Überhang und parallel zu den Gate-Seitenwänden ausgerichteten Pfad abgeschieden wird, wodurch die Abscheidung von Silizid auf der Source- (44) und Drain-(46)-Elektrode noch selektiver gemacht wird.
Verfahren nach Anspruch 2, worin die überhängende Struktur sich über die Gate-Elektrode (52) hinaus in einem Abstand im Allgemeinen im Bereich zwischen 200 und 1000 Å (10 Å = 1 nm) erstreckt und wobei die zweite Dicke (62) im Allgemeinen im Bereich zwischen 0 und 50 Å liegt.
Verfahren nach Anspruch 1, ferner umfassend den Schritt: (d) Glühen der mit einer dritten Dicke (64) in Schritt (c) gebildeten Silizidschicht, um eine ^Disili- zidschicht mit einer ungefähren dritten Dicke (64) zu bilden, wobei die selektive Bildung von ^Silizid auf den Elektroden die Leitfähigkeit der Source- (44), Drain- (46) und Gate-(51)-Elektrodenoberflächen erhöht.
Verfahren nach Anspruch 2, worin der Schritt (d) die Bildung von Disilizid mit einem schnellen thermischen Behandlungs- bzw. Härtungs- bzw. Glühverfahren (rapid-thermal-annealing, RTA) bei einer Temperatur im Allgemeinen im Bereich zwischen 500 und 900°C umfasst.
Verfahren nach Anspruch 5, worin das RTA-Verfahren der Bildung von Disilizid in Schritt (d) in einer Zeitspanne im Allgemeinen im Bereich zwischen 10 und 50 Sekunden vervollständigt wird.
Verfahren nach Anspruch 1, worin das Substrat einen Feldbereich von isolierendem Material aufweist, das im Allgemeinen den Transistor umgibt, wobei Schritt (b) die Abscheidung einer ^ersten Dicke (60) von Metall-Silizid auf dem Feldbereich in einem gerichteten Pfad umfasst, wobei der ^Pfad sich im Allgemeinen senkrecht zum Feldbereich erstreckt, wobei Schritt (c) umfasst: Isotropes ^Ätzen der in Schritt (b) abgeschiedenen, sich auf dem Feldbereich befindenden Silizidschicht auf eine vorbestimmte Dicke, die größer als die zweite Dicke, aber kleiner als die erste Dicke ist, wodurch der Feldbereich mit einer Silizidschicht mit einer dritten Dicke bedeckt bleibt, wobei Schritt (d) umfasst: Glühen der sich auf dem Feldbereich befindenden Silizidschicht, um eine Disilizidschicht zu bilden, und die weiteren Schritte umfasst: (e) Maskieren der aktiven Bereiche des Transistors, einschließlich der Source- (44), Drain- (46) und Gate-(52)-Elektroden; und (f) Ätzen der Silizidschicht vom Feldbereich, wobei das Silizid im Feldbereich entfernt wird, um unbeabsichtigte Leiterpfade über den IC zu vermeiden.
Verfahren nach Anspruch 7, worin sich eine polycide leitfähige Leitung auf dem Feldbereich befindet, um eine Elektrode des Transistors mit einer anderen Region des ICs zu verbinden, wobei die leitfähige Leitung eine sich auf dem Feldbereich befindende Polysiliziumschicht aufweist, und eine erste, sich auf der Polysiliziumschicht befindende Silizidschicht, wobei Schritt (b) umfasst: Abscheiden einer ersten Dicke von Metall-Silizid auf der leitfähigen Leitung in einem gerichteten Pfad, wobei sich der Pfad im Allgemeinen senkrecht zur leitfähigen Leitung erstreckt, wobei Schritt (c) umfasst: Isotropes Ätzen der sich auf der leitfähigen Leitung befindenden, in Schritt (b) abgeschiedenen Silizidschicht auf eine vorbestimmte Dicke, die größer als die zweite Dicke, aber kleiner als die erste ^Dicke ist, wodurch die erste Silizidschicht mit einer Silizidschicht mit einer dritten Dicke bedeckt bleibt, wobei Schritt (d) umfasst: Thermisches Behandeln bzw. Härten bzw. Glühen beider sich auf der Polysiliziumschicht der leitfähigen Leitung befindenden Silizidschichten, und worin Schritt (f) umfasst: Ätzen der dritten Dicke des sich auf der leitfähigen Leitung befindenden Silizids, um die erste Silizidschicht freizulegen, wodurch die leitfähigen Oberflächen des Transistors, einschließlich der Elektroden und der leitfähigen Leitung, mit Silizid bedeckt bleiben, um die Leitfähigkeit zu erhöhen.
Verfahren nach Anspruch 1, worin die erste Dicke (64) im Allgemeinen im Bereich zwischen 100 und 500 Å liegt, die zweite Dicke (62) zwischen 20 und 100 Å liegt und worin die dritte Dicke (64) im Bereich zwischen 80 und 400 Å liegt.
Verfahren nach Anspruch 1, worin das isotrope Ätzverfahren von Schritt (c) ein Verfahren ist, ausgewählt aus der Gruppe, bestehend aus einem Nasslösungs-Ätzverfahren und einem Trockenätzverfahren in einem Chlor enthaltenden Plasma unter hohem Druck, wobei ein Minimum an Polymer auf den Gate-Seitenwänden (54) gebildet wird.
Verfahren nach Anspruch 1, worin die Source- und Drain-Elektroden (44, 46) aus massivem Silizium, abgeschieden auf einem massiven Substrat, gebildet werden, und worin die Source- und Drain-Elektroden Vertiefungen im massiven Silizium darstellen, gebildet durch Ionenimplantation, gefolgt von Diffusion.
Verfahren nach Anspruch 1, worin die Source- und Drain-Elektroden erhabene Strukturen sind, gebildet aus epitaxialem Silizium, das sich auf einem aktiven Bereich auf einem Oxidsubstrat befindet, wobei sowohl die Silizidierung als auch das Anheben der Source- und Drain-Elektroden eine Verringerung der Kanallänge zwischen den Elektroden erlauben, und somit einen kleineren Transistor.
Verfahren nach Anspruch 1, worin das abgeschiedene Metall-Silizid ausgewählt ist aus der Gruppe, bestehend aus Co, Ti, Ni, W, Mo, Ta, Kombinationen von Ti mit Co und Ni und anderen hitzebeständigen Metallen.
Verfahren nach Anspruch 1, worin die Gate-Elektrode eine polycide Elektrode darstellt, einschließlich einer sich auf der Gate-Isolationsschicht befindenden Polysiliziumschicht und einer sich auf der Polysiliziumschicht befindenden Silizidschicht.