DE69603172T2

DE69603172T2 - Inphase- und quadraturabtastschaltung

Info

Publication number: DE69603172T2
Application number: DE69603172T
Authority: DE
Inventors: Paul Ferguson; Norman Grant; Wai Lee
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1995-04-07
Filing date: 1996-04-05
Publication date: 2000-03-09
Anticipated expiration: 2016-04-06
Also published as: US5621345A; EP0819338A1; WO1996031944A1; EP0819338B1; DE69603172D1

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf eine In-Phase- und Quadraturabtastungsschaltung und insbesondere auf eine In-Phase- und Quadraturabtastungsschaltung mit einem einzigartigen digitalen Filter.

Hintergrund der Erfindung

Bei Radio-, Sonar- und einigen anderen Kommunikationssystemen ist es vorteilhaft, Abtastwerte aus In-Phase- und Quadraturbasisbandkomponenten eines Bandpaßeingangssignals zu entwickeln. Ein Bandpaßsignal mit einer Mittenfrequenz fIF kann in ein Basisband demoduliert werden, indem dasselbe mit einem komplexen Sinussignal eJ2Pπt der Frequenz fIF vermischt wird. Das resultierende Basisbandsignal ist ein komplexes Signal mit einer realen oder "gleichphasigen" Komponente, die durch I dargestellt wird, und einer imaginären Komponente oder "Quadratur"-Komponente, die durch Q dargestellt wird. Sobald ein Bandpaßsignal in dessen gleichphasige Komponente und Quadraturkomponente demoduliert wird, können verschiedene, üblicherweise verwendete Modulationsschemata, wie z. B. die Amplitudenmodulation (AM; AM = Amplitude Modulation), die Frequenzmodulation (FM; FM = Frequency Modulation), die Einseitenbandmodulation (SSB; SSB = Single-Side-Band = Einseitenband) und die Quadraturamplitudenphasenmodulation, durch einfache arithmetische Operationen durchgeführt werden. Das obere Seitenband eines SSB-modulierten Signals kann beispielsweise durch Zusammenaddieren der I- und Q-Komponente durchgeführt werden.
Besonders dann, wenn eine Datenkommunikation beteiligt ist, ist es darüberhinaus vorteilhaft, das Ausgangssignal zu digitalisieren, um digitale Ausgangsabtastwerte der I- und Q-Komponente zu erzeugen.
Fig. 1 ist ein Blockdiagramm, das eine herkömmliche Analogschaltung zum Demodulieren der In-Phase- (I-) und Qudratur- (Q-) Komponente eines analogen Eingangssignals zeigt. Das analoge Signal wird auf einer Eingangsleitung 10 empfangen, die daraufhin in eine In-Phase-Leitung 12 und eine Quadraturphasenleitung 14 aufgeteilt ist. Ein Kosinusmischer 16 mischt das analoge Eingangssignal mit einem Kosinussignal (bei der Mittenfrequenz des Paßbands des Eingangssignals) und liefert das gemischte Signal über eine Leitung 18 zu dem Tiefpaßfilter (LPF; LPF bw pass filter) 20, das die unerwünschten Bildnebenprodukte des Mischens dämpft. Das gefilterte Signal wird über eine Leitung 22 zu einem Analog/Digital-Wandler (ADW) 24 geliefert, der das analoge Signal zu In-Phase-Abtastwerten mit einer Abtastrate von fs umwandelt und die In-Phase-Abtastwerte I auf einem Bus 26 bereitstellt.
Entsprechend mischt ein Sinusmischer 28 den analogen Eingangssignalverlauf mit einem herkömmlichen Sinussignal und liefert das Mischsignal auf einer Leitung 30 zu dem LPF 32. Das LPF 32 dämpft die unerwünschten Bildnebenprodukte des Mischens und liefert das gefilterte Signal auf einer Leitung 34 zu dem ADW 36. Der ADW 36 wandelt das gefilterte Signal zu digitalen Quadraturabtastwerten mit einer Abtastrate von fs um und stellt die Quadraturausgangsabtastwerte Q auf einem Bus 38 bereit.
Die Schaltung von Fig. 1 weist mehrere Nachteile und Einschränkungen auf. Die Schaltung ist beispielsweise schwierig zu implementieren. Die Sinus- und Cosinussignalverläufe müssen zueinander um exakt 90º phasenverschoben sein, um genaue In-Phase- und Quadraturabtastwerte zu erzeugen. Bei einer Datenkommunikation ergeben Fehlanpassungen der Sinus- und Cosinusphasen Bitfehler. Zusätzlich müssen die zwei Mischer eine gute Linearität aufweisen, um ein Hineinmischen unerwünschter Frequenzkomponenten zu vermeiden.
Fig. 2 ist ein Blockdiagramm eines weiteren bekannten Lösungsansatzes, der auf einige der Nachteile und Einschränkungen der Schaltung aus Fig. 1 eingeht. Die Schaltung von Fig. 2 führt das außerphasige Mischen des Eingangssignalverlaufs in dem Digitalbereich durch, wobei die Verwendung problematischer Analogmultiplizierer vermieden wird und eine enge Steuerung über die Sinus- und Cosinussignalverläufe geliefert wird. Der analoge Eingangssignalverlauf wird auf einer Leitung 10 empfangen und durch einen ADW 40 in ein digitales Signal umgewandelt. Das digitale Signal wird auf Bussen 44 und 45 bereitgestellt. Ein digitaler Multiplizierer 46 multipliziert die umgewandelten Abtastwerte, die auf dem Bus 44 empfangen werden, mit Cosinussignalabtastwerten (d. h. Koeffizienten) und liefert die multiplizierten Abtastwerte auf einem Bus 48 zu einem Dezimierer 50. Der Dezimierer 50 dezimiert die Cosinus-multiplizierten Abtastwerte auf eine herkömmliche Weise oder führt an denselben eine Herunterabtastung (downsampling) durch und liefert In-Phase-Abtastwerte (I) auf einem Ausgangsbus 52.
Entsprechend multipliziert ein digitaler Multiplizierer 54 die Abtastwerte, die auf dem Bus 46 empfangen werden, mit Sinus-Wellenabtastwerten und liefert die multiplizierten Abtastwerte auf einem Bus 56 zu einem Dezimierer 58. Der Dezimierer 58 führt eine Herunterabtastung an den Sinus-multiplizierten Abtastwerten durch, und stellt die Quadratur- (Q-) Ausgangsabtastwerte auf einem Bus 60 bereit. Der Dezimierer 58 arbeitet mit derselben Rate wie der Dezimierer 50. Die Nachteile dieses Lösungsansatzes sind die Komplexität und die Kosten des Verarbeitens eines digitalen Signals und bei der Notwendigkeit für eine hohe Geschwindigkeit der hochauflösende ADW.
Fig. 3 ist ein Blockdiagramm, das eine verbesserte Implementierung der Schaltung aus Fig. 2 zeigt, die einen Sigma- Delta-ADW verwendet, für den fs = 4 · fIF gilt, wobei fs die Abtastfrequenz des Sigma-Delta-ADW und fIF die Mittenfrequenz des Paßbands des analogen Eingangssignalverlaufs ist. Der Sigma-Delta-ADW liefert einen Ein-Bit-Digitalstrom mit einer Überabtastungsrate und führt eine Rausch-Formung durch, derart, daß die Quantisierungsrauschleistung zu den Frequenzen außerhalb des interessierenden Bands verschoben wird. Wie es durch Fachleute verstanden wird, können vier gleich beabstandete Abtastwerte eines Cosinussignals gleich dem Satz von Werten {1, 0, -1, 0} sein; und vier entsprechende gleich beabstandete Abtastwerte eines Sinussignalverlaufs, der gegen den Cosinussignalverlauf um 90º phasenverschoben ist, werden Werte von {0, -1, 0, 1} aufweisen. Die abgetasteten (d. h. Koeffizienten-) Werte werden bei der bekannten Schaltung aus Fig. 3 durch die Multiplizierer 46 bzw. 54 als die Cosinus- und Sinusabtastwerte verwendet, die mit dem Eingangssignal multipliziert werden. Die Multiplikation mit einem solchen begrenzten Satz von Koeffizienten (d. h. 1,0 und -1) kann mit einer herkömmlichen Logik einfach implementiert werden, wie es Fachleuten bekannt ist.
Obwohl die Digitalschaltung von Fig. 3 Vorteile über die Analogschaltung von Fig. 1 liefert, nämlich das Erhöhen der Einfachheit und der Leistungsfähigkeit der Multiplizierer, leidet das System an mehreren Nachteilen. Speziell, da die Frequenz des Eingangssignalverlaufs 1/4 von der der Abtastfrequenz (oder ähnlich abhängig) sein muß, ist das Überabtastungsverhältnis (OSR; OSR = oversampling ratio) des Sigma-Delta-ADW begrenzt. Dies stellt einen hohen Anspruch an den Anti-Aliasing-Filter (nicht gezeigt), der der Schaltung vorausgeht, um die Komponenten niedriger Frequenz des Eingangssignalverlaufs vor der Umwandlung zu reduzieren. Das Überabtastungsverhältnis (OSR; OSR = oversampling rate) für einen Bandpaß-Sigma-Delta-ADW ist als die Abtastfrequenz fs dividiert durch das Zweifache der Bandbreite fBW des Eingangssignalverlaufs definiert: OSR = fs/2fBW. Ein typisches Beispiel weist einen Eingangssignalverlauf mit einer Mittenfrequenz fIF = 455 kHz mit einer Bandbreite fBW = 30 kHz und einen Sigma-Delta-Konverter mit einer Abtastrate von fs = 1.8 MHz auf. Bei diesem Beispiel würde die Überabtastung ungefähr 30 betragen, was ziemlich klein ist. Als ein Ergeb nis ist das Signal/Rausch-Verhältnis der Ausgangsabtastwerte relativ niedrig und kann aus Genauigkeitsgründen nicht akzeptabel sein.
Das Dokument WO,A,94/05089 ("Williams") verwendet Multipliziererstufen (3021 und 302Q in Fig. 2) zwischen einem ADW und einem in Verarbeitungsrichtung dahinter angeordneten Filter. Wie es bei Williams auf Seite 6, Zeilen 8-18 beispielsweise beschrieben ist, liefern die Multiplizierer bei ihren Ausgängen ein Paar von ungefilterten Basisbandsignalen (die als J und K bezeichnet werden). Das J- und das K-Signal werden dann durch die Tiefpaßdezimierungsfilter gefiltert.
Bei Williams führen die Multiplizierer die Funktion des Mischens des digitalen Ausgangssignals des ADW durch, um In-Phase- und Quadraturabtastwerte des Eingangssignalverlaufs zu liefern, wobei die Mittenfrequenz solcher Abtastwerte zu dem Basisband verschoben ist, so daß die digitalen Dezimierungsfilter an Basisbandsignalen arbeiten. Die Eingangsabtastwerte zu den Dezimierungsfiltern und die Ausgangsabtastwerte von den Dezimierungsfiltern sind bei Williams bei derselben Frequenz.
Das Dokument DE, A39 09 874 ("Elterich") ist ähnlich zu dem Williams-Patent, darin, daß dasselbe ebenfalls Multiplizierer verwendet (siehe Gegenstände 41 und 42 in Fig. 1). Fig. 1 ist ähnlich zu der Stand-der-Technik-Fig. 2 der vorliegenden Anmeldung.
Wie das Williams-Patent verwendet das Elterich-Patent Multiplizierer/Mischer/Demodulierer-Stufen, um das Ausgangssignal des ADW zu mischen, um In-Phase- und Quadraturabtastwerte des Eingangssignalverlaufs zu liefern, wobei die Mittenfrequenz zu dem Basisband verschoben ist, so daß die digitalen Dezimierungsfilter auf Basisbandsignalen arbeiten. Die digitalen Dezimierungsfilter empfangen Eingangsabtastwerte und liefern Ausgangsabtastwerte mit derselben Frequenz.
Das Dokument EP,A,O 326 672 ("Gockler") bezieht sich spezifisch auf ein Verfahren zum Glätten des Umschaltens zwischen Koeffizientensätzen in einem digitalen Filter.

Zusammenfassung der Erfindung

Die vorliegende Erfindung ist auf eine Schaltung gerichtet, die Abtastwerte von In-Phase- und Quadraturkomponenten eines Eingangssignalverlaufs liefert. Ein Überabtast-ADW empfängt den Eingangssignalverlauf und wandelt den Eingangssignalverlauf mit einer Überabtastungsrate zu digitalen Abtastwerten mit einer ADW-Ausgangsfrequenz um. Ein erstes digitales Dezimierungsfilter, das mit dem ADW gekoppelt ist, empfängt die digitalen Abtastwerte von dem ADW und liefert In-Phase- Komponentenabtastwerte mit einer Mittenfrequenz, die sich von der ADW-Ausgangsfrequenz unterscheidet. Ein zweites digitales Dezimierungsfilter, das mit dem ADW gekoppelt ist, empfängt die digitalen Abtastwerte von dem ADW und liefert die Quadraturkomponentenabtastwerte mit einer Mittenfrequenz, die sich von der ADW-Ausgangsfrequenz unterscheidet.
Ein weiteres Ausführungsbeispiel der Erfindung ist auf ein Verfahren zum Bereitstellen von In-Phase- und Quadraturkomponentenabtastwerten eines Eingangssignalverlaufs gerichtet, mit folgenden Schritten: Umwandeln des Eingangssignalverlaufs mit einer Überabtastrate zu digitalen Abtastwerten, die eine Umwandlungsausgangsfrequenz aufweisen; Bereitstellen der In-Phase-Komponentenabtastwerte aus den digitalen Abtastwerten durch ein erstes digitales Dezimierungsfilter, wobei die In-Phase-Komponenteabtastwerte eine Mittenfrequenz aufweisen, die sich von der Umwandlungsausgangsfrequenz unterscheidet; und Bereitstellen der Quadraturkomponenteabtastwerte aus den digitalen Abtastwerten durch ein zweites digitales Dezimierungsfilter, wobei die Quadraturkomponenteabtastwerte eine Mittenfrequenz auf weisen, die sich von der Umwandlungsausgangsfrequenz unterscheidet.
Die vorliegende Erfindung ermöglicht das Erzeugen von In- Phase- und Quadraturkomponenteabtastwerten ohne die Notwendigkeit für Multiplizierer. Zusätzlich erzeugen die digitalen Dezimierungsfilter der vorliegenden Erfindung im Gegensatz zu den herkömmlichen Lösungsansätzen In-Phase- und Quadraturabtastwerte, die eine Mittenfrequenz aufweisen, die sich wesentlich von der ADW-Ausgangsfrequenz der Abtastwerte unterscheidet, die zu den Dezimierungsfiltern geliefert werden, wie es beansprucht ist. Die Notwendigkeit für Multiplizierer ist folglich vollständig beseitigt.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer herkömmlichen In-Phase- und Quadraturabtastungsschaltung;
Fig. 2 ist ein Blockdiagramm einer weiteren herkömmlichen In-Phase- und Quadraturabtastungsschaltung;
Fig. 3 ist ein Blockdiagramm einer spezifischen Implementierung der herkömmlichen In-Phase- und Quadraturabtastungsschaltung von Fig. 2;
Fig. 4 ist ein Blockdiagramm einer beispielhaften In- Phase- und Quadraturabtastungsschaltung gemäß der vorliegenden Erfindung; und
Fig. 5 ist ein detailliertes Blockdiagramm eines exemplarischen digitalen Filters für eine Verwendung in der Schaltung der vorliegenden Erfindung.

Detaillierte Beschreibung

Fig. 4 ist ein Blockdiagramm eines exemplarischen Ausführungsbeispiels einer In-Phase- und Quadraturabtastungsschaltung gemäß der vorliegenden Erfindung. Die Schaltung von Fig. 4 empfängt auf einer Leitung 10 einen analogen Eingangssignalverlauf. Ein Sigma-Delta-ADW 40 wandelt den analogen Eingangssignalverlauf zu einem Ein-Bit-Digitalstrom mit einer Abtastrate von fs und einem vorbestimmten Überabtastungsverhältnis um. Der Ein-Bit-Digitalstrom wird auf einem Bus 42 und zu Bussen 44 und 46 bereitgestellt. Der Ein-Bit-Digitalstrom wird durch ein digitales Filter 62 gefiltert, und In-Phase-Abtastwerte werden auf einem Ausgangsbus 52 bereitgestellt. Entsprechend wird der Ein-Bit- Digitalstrom durch ein digitales Filter 64 gefiltert, und Quadraturausgangsabtastwerte werden auf einem Ausgangsbus 60 bereitgestellt.
Das digitale Filter 62 und das digitale Filter 64 führen jedes durch das Herunterabtastverhältnis Funktionen sowohl der Demodulierung als auch der Dezimierung durch. Natürlich ist die Demodulierung, die durch das Filter 62 durchgeführt wird, vorzugsweise gegen die Demodulierung, die durch das digitale Filter 64 durchgeführt wird, um 90º phasenverschoben. Die Dezimierung, die durch das digitale Filter 62 durchgeführt wird, ist identisch zu derjenigen, die durch das digitale Filter 64 durchgeführt wird. In anderen Worten ausgedrückt, führen sowohl das Filter 62 als auch das Filter 64 eine Herunterabtastung der Abtastwerte, die von dem ADW erhalten werden, mit demselben Herunterabtastungsverhältnis durch. Das Hernuterabtastungsverhältnis ist gleich zu dem Überabtastungsverhältnis des Sigma-Delta-ADW-Modulators.
Eine Implementierung des Demodulierer/Dezimierer-Filters 62 ist in dem einfachen Blockdiagramm aus Fig. 5 gezeigt. Obwohl das digitale Filter 62, wie es dargestellt ist, ein Vier-Abzweigungs-Verzögerungsleitungsfilter aufweist, wird für die Fachleute darauf hingewiesen, daß ein Filter mit viel mehr Stufen üblich ist und verwendet werden kann, wie z. B. ein Filter mit 4,096 Abzweigungen.
Das Filter 62 weist Verzögerungselemente 66, 68, 70 und 72 auf, die mit dem Eingangsbus 44 in Reihe geschaltet sind. Der Knoten zwischen jedem Verzögerungselement ist mit einem unterschiedlichen von vier Multiplizierern 74, 76, 78 und 80 verbunden. Die Multiplizierer 74, 76, 78 und 80 weisen (oder empfangen) entsprechende Koeffizienten C0, C1, C2 bzw. C3 auf, mit denen dieselben deren Signaleingaben multiplizieren. Die Ausgangssignale der Multiplizierer werden zu einem Summierer 82 geliefert, der digitale Ausgangsabtastwerte auf einem Bus 52 bereitstellt.
Sobald eine Dezimierungsfilterfunktion bekannt ist, ist der Wert für jeden der Koeffizienten Cx (wobei x = 0, 1, ...) zu dem Produkt aus dem entsprechenden abgetasteten Cosinuskoeffizienten und dem Koeffizienten der Dezimierungsfilterfunktion für diese Abzweigung gleich. Es wird beispielsweise angenommen, daß fs = 4 · fIF, daß 4 Sinussignalabtastkoeffizienten und 4 Cosinussignalabtastkoeffizienten verwendet werden. Bei diesem Beispiel gilt:
Koeffizient C0 = Cosinus Θ&sub0; · h&sub0;,
Koeffizient C1 = Cosinus Θ&sub1; x h&sub1;,
Koeffizient C2 = Cosinus Θ&sub2; · h&sub2;, und
Koeffizient C3 = Cosinus Θ&sub3; · h&sub3;,
wobei Cosinus Θn den n-ten abgetasteten Cosinuskoeffizienten und hn den konstanten herkömmlichen Dezimierungsfilterkoeffizienten für den entsprechenden Abtastwert darstellt.
Als ein Beispiel wird angenommen, daß fs = 1.82 und fIF = 455 kHz ist. Es wird ferner angenommen, daß h&sub0; = 1, h&sub1; = 2, h&sub2; = 2, h&sub3; = I und Cosinus Θ = 1, Cosinus Θ = 0, Cosinus Θ = 1 und Cosinus Θ = 1 ist. Folglich gilt C&sub0; = 1, C&sub1; = 0, C&sub2; = 2, C&sub3; = 0.
Das digitale Filter 64, das dem Sinussignaldemodulator entspricht, ist mit dem Filter 62, der in Fig. 5 gezeigt ist, ausgenommen darin identisch, daß die Koeffizienten für denselben als ein Produkt aus dem entsprechenden abgetasteten Sinussignalkoeffizienten und dem konstanten herkömmlichen Dezimiererkoeffizienten für jede Abzweigung erzeugt werden.
Der Sinussignal- und Cosinussignalabtastkoeffizient können als Restkonstante bei jeder Abzweigung behandelt werden, wenn die Ausgangsabtastwerte des Filters freigegeben sind, falls das folgende Kriterium erfüllt wird: fIF = K(fs/DSR), wobei K eine Konstante und DSR das Herunterabtastverhältnis des Dezimierungsfilters ist. Falls das Kriterium erfüllt wird, und fs und fIF bekannt sind, können die Filterkoeffizienten berechnet und vorprogrammiert werden.
Folglich besteht ein Vorteil dieser Erfindung darin, daß gewöhnliche Dezimierungsfilter für ein Paar von Nicht- Quadraturkanälen mit den bekannten (berechneten) Koeffizienten vorprogrammiert werden können, um eine duale Demodulierung/Dezimierung-Funktion zu implementieren, und daß dieselben abgetastete In-Phase- und Quadraturausgangssignale liefern, wie es hierin erörtert wurde.
Zusätzlich werden bei der beispielhaften Schaltung der vorliegenden Erfindung einfache Ein-Bit-Dezimierungsfilter und Ein-Bit-Sigma-Delta-ADW verwendet. Solche Elemente sind sehr einfach und unaufwendig zu implementieren. Die Schritte der Umwandlung, der Dezimierung, der I- und Q-Demodulierung und des Tiefpaßfilterns werden alle in zwei sehr einfachen Stufen durchgeführt.
Als eine Alternative zu dem "Vor-Programmieren" des digitalen Filters können durch Aufweisen oder Hartverdrahten lediglich eines einzelnen Satzes der Koeffizienten ferner mehrere Sätze von Koeffizienten gespeichert werden und für die Filter verfügbar gemacht werden, wobei die Einschrän kungen bezüglich der erforderlichen Beziehung zwischen fIF und fs gelockert werden würden. Speziell dann, wenn mehrere unterschiedliche Koeffizienten gespeichert sind, würde die Beschränkung auf die Betriebsrate des Modulators gelockert werden. Insbesondere würde die folgende Beziehung verfügbar sein: fIF = K/b(fs/DSR), wobei K/b eine Bruchteilbeziehung und nicht eine ganzzahlige Beziehung ist. Dieses gelockerte Kriterium würde mehrere unterschiedliche Beziehungen zwischen fs und fIF ermöglichen, solange die mehreren Beziehungen im vorhinein bekannt sind, und die mehreren unterschiedlichen Sätze von Koeffizienten folglich berechnet und gespeichert werden könnten.
Alternativ könnten die Koeffizienten auf dynamische Weise berechnet werden, wie es von Fachleuten verstanden wird. Falls dies der Fall ist, würde der Prozessor 80 verwendet werden, um die Koeffizienten zu berechnen, und der Speicher 82 wird verwendet, um dieselben zu speichern, wie es in Fig. 4 gezeigt ist.
Während gezeigt wurde und beschrieben wurde, welche Ausführungsbeispiele der vorliegenden Erfindung als die bevorzugten betrachtet werden, die lediglich mittels eines Beispiels offenbart wurden, ist es den Fachleuten offensichtlich, daß verschiedene Änderungen und Modifikationen darin vorgenommen werden können, ohne den Schutzbereich der Erfindung zu verlassen, wie es im vorhergehenden dargestellt wurde und wie es durch die anhängigen Ansprüche und deren Äquivalente definiert ist. Speziellerweise gilt, obwohl eine spezifische Schaltung zum Implementieren der digitalen Filter gemäß der vorliegenden Erfindung gezeigt worden ist, könnten andere Filter mit unterschiedlichen Koeffizientenwerten verwendet werden. Obwohl ferner ein Sigma-Delta-ADW für eine Verwendung mit der Schaltung der vorliegenden Erfindung gezeigt und beschrieben worden ist, könnten andere Überabtastwandler (d. h. Nicht-Sigma-Delta-Wandler) verwendet werden.

Claims

1. Eine Schaltung, die Abtastwerte von In-Phase- und Quadratur-Komponenten eines Eingangssignalverlaufs liefert, mit folgenden Merkmalen:

einem Überabtast-ADW (40), der den Eingangssignalverlauf (10) empfängt und den Eingangssignalverlauf mit einer Überabtastrate in digitale Abtastwerte (44) umwandelt, die eine ADW-Ausgangsfrequenz aufweisen;

einem ersten digitalen Dezimierungsfilter (62), das mit dem ADW gekoppelt ist, von dem ADW die digitalen Abtastwerte (42, 44) empfängt und die In-Phase-komponentenabtastwerte (52) mit einer Mittenfrequenz liefert, die sich von der ADW-Ausgangsfrequenz unterscheidet; und

einem zweiten digitalen Dezimierungsfilter (64), das mit dem ADW gekoppelt ist, von dem ADW die digitalen Abtastwerte (42, 46) empfängt und die Quadraturkomponentenabtastwerte (60) mit einer Mittenfrequenz liefert, die sich von der ADW-Ausgangsfrequenz unterscheidet.

2. Die Schaltung gemäß Anspruch 1, bei der der Überabtast-ADW einen Sigma-Delta-ADW aufweist.

3. Die Schaltung gemäß Anspruch 1, bei der jedes des ersten und zweiten digitalen Filters (62; 64) ein Mehr-Abzweigung-Dezimierungs/Demodulierungs-Filter aufweist, und bei der die Demodulierung, die durch das erste Filter durchgeführt wird, um etwa 90 Grad von derjenigen des zweiten Filters verschoben ist.

4. Die Schaltung gemäß Anspruch 3, bei der das erste digitale Filter (62) mehrere Koeffizienten aufweist, wobei zumindest ein Koeffizient jeder Filterabzweigung entspricht, wobei jeder Koeffizient zu dem Produkt aus einem entsprechenden konstanten Dezimierungsfilterkoeffizientenwert und einem jeweiligen Cosinussignalabtastwert gleich ist.

5. Die Schaltung gemäß Anspruch 3, bei der das zweite digitale Filter (64) mehrere Koeffizienten aufweist, wobei zumindest ein Koeffizient jeder Filterabzweigung entspricht, wobei jeder Koeffizient zu dem Produkt aus einem entsprechenden konstanten Dezimierungsfilterkoeffizientenwert und einem jeweiligen Sinussignalabtastwert gleich ist.

6. Die Schaltung gemäß Anspruch 2, bei der der Sigma-Delta-ADW einen Ein-Bit-Sigma-Delta-ADW aufweist.

7. Die Schaltung gemäß Anspruch 3, bei der jedes der digitalen Filter ein Ein-Bit-Digitalfilter aufweist.

8. Die Schaltung gemäß Anspruch 4, die ferner ein Speicherelement (82) aufweist, das mit dem ersten digitalen Filter gekoppelt ist und eine Mehrzahl von Koeffizienten speichert, wobei zumindest zwei Koeffizienten jeder Filterabzweigung entsprechen.

9. Die Schaltung gemäß Anspruch 5, die ferner ein Speicherelement (82) aufweist, das mit dem zweiten digitalen Filter gekoppelt ist und eine Mehrzahl von Koeffizienten speichert, wobei zumindest zwei Koeffizienten jeder Filterabzweigung entsprechen.

10. Die Schaltung gemäß Anspruch 8, die ferner einen Prozessor (80) aufweist, der mit dem Speicherelement und dem ersten digitalen Filter gekoppelt ist und die Koeffizienten des ersten digitalen Filters dynamisch be rechnet.

11. Die Schaltung gemäß Anspruch 9, die ferner einen Prozessor (80) aufweist, der mit dem Speicherelement und dem zweiten digitalen Filter gekoppelt ist und die Koeffizienten des zweiten digitalen Filters dynamisch berechnet.

12. Ein Verfahren zum Bereitstellen von In-Phase- und Quadratur-Komponentenabtastwerten eines Eingangssignalverlaufs, mit folgenden Schritten:

Umwandeln des Eingangssignalverlaufs (10) mit einer Überabtastrate in digitale Abtastwerte (42), die eine Umwandlungsausgangsfrequenz aufweisen;

Bereitstellen der In-Phase-Komponentenabtastwerte (52) mit einer Mittenfrequenz, die sich von der Umwandlungsausgangsfrequenz unterscheidet, aus den digitalen Abtastwerten (42, 44) durch ein erstes digitales Dezimierungsfilter (62); und

Bereitstellen der Quadraturkomponentenabtastwerte (60) mit einer Mittenfrequenz, die sich von der Umwandlungsausgangsfrequenz unterscheidet, aus den digitalen Abtastwerten (42, 46) durch ein zweites digitales Dezimierungsfilter (64).

13. Ein Verfahren gemäß Anspruch 12, bei dem der Schritt des Umwandelns den Schritt des Sigma-Delta-Modulierens des Eingangssignalverlaufs aufweist.

14. Ein Verfahren gemäß Anspruch 12, bei dem der erste Schritt des Bereitstellens den Schritt des Demodulierens und Dezimierens der digitalen Abtastwerte aufweist.

15. Ein Verfahren gemäß Anspruch 12, bei dem der zweite Schritt des Bereitstellens den Schritt des Demodulierens und Dezimierens der digitalen Abtastwerte aufweist.