DE69514793T2 - Stromdetektorschaltung - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Lesen der in einer Zelle eines programmierbaren Registers gespeicherten Information entsprechend einem differentiellen Stromerfassungssystem, das einen Differenzverstärker und eine Ausgangszwischenspeicherschaltung zum Speichern eines aus dem Register gelesenen Datums verwendet.
• Die Implementierung redundanter Systeme und/oder Schaltungen, die in Abhängigkeit von einer bestimmten, in der endgültigen Einrichtung auszuführenden Programmierung die Substitution und/oder Modifikation bestimmter Operationen einiger Schaltungen und/oder die Modifikation von Schaltungsströmen ermöglicht, erfordert die Verwendung mehrerer Register (häufig Mehrbitregister), die benötigt werden, um auf der Basis einer kontigenten Programmierung jene Fälle zu codieren und/oder zu erkennen, die die Modifikation eines bestimmten Pfads in einer bestimmten Schaltung der Einrichtung erfordern.
• Die früheren europäischen Patentveröffentlichungen EP-A-724 267, eingereicht am 26. Januar 1995, und EP-A-736 876, eingereicht am 4. April 1995, vom gleichen Anmelder beschreiben programmierbare Register für Koinzidenz- und Sprungoperationen und für Codierungsoperationen, wobei alle Registerzellen im wesentlichen in einer ODER-Konfiguration mit einer einzigen Stromerfassungsleitung (CDL = Current Detecting Line) verbunden sind, wodurch die Verwendung einer einzigen Leseschaltung für jedes Register möglich ist. Der Inhalt der zwei oben zitierten Patentanmeldungen ist hiermit durch Literaturhinweis eingefügt.
• Die einzelne Leseschaltung eines programmierbaren Registers sollte eine hohe Lesegeschwindigkeit aufweisen und außerdem ein Steuernetzwerk besitzen, das eine absolute Zuverlässigkeit während des Prozesses des Auslesens eines dem programmierbaren Register entnehmbaren Datums in einfacher Weise sicherstellen kann.
• Das Lesen aus programmierbaren nichtflüchtigen Speichereinrichtungssystemen (EPROMs, EEPROMs, Flash-EPROMs usw.) ist ein technisches Problem, das Grund für die Entwicklung zahlloser Referenzsysteme und (differentieller) Leseverstärker war. Die unten angeführten Dokumente stellen eine Auswahl herkömmlicher Lösungen für das Lesen eines bestimmten, in nichtflüchtiger Weise in einer programmierbaren Zelle gespeicherten Datums dar.
• - US-Patent Nr. 5.327.379 (= EP-A-0 514 350), "Current Offset Sense Amplifier of a Modulated Current or Current Unbalanced Type for Programmable Memories", das Grundlage für den Oberbegriff von Anspruch 1 ist;
• - US-Patent Nr. 5.132.576, "Sense Amplifier Having Load Device Providing Improved Access Time";
• - US-Patent Nr. 5.109.187, "CMOS Voltage Reference";
• - US-Patent Nr. 4.965.473, "EPROM Low Voltage Sense Amplifier";
• - US-Patent Nr. 4.908.795, "Semiconductor Integrated Circuit Device with Built-in Memories";
• - US-Patent Nr. 4.903.237, "Differential Sense Amplifier Circuit for High Speed ROMS and Flash Memory Devices";
• - US-Patent Nr. 4.813.018, "Nonvolatile Semiconductor Memory Device";
• - US-Patent Nr. 4.807.188, "Nonvolatile Memory Device with a High Number of Cycle Programming Endurance";
• - US-Patent Nr. 4.785.423, "Current Limited EPLD Array";
• - US-Patent Nr. 4.783.764, "Semiconductor Integrated Circuit Device with Built-in Memories, and Peripheral Circuit which May Be Statically or Dynamically Operated";
• - US-Patent Nr. 4.775.958, "Semiconductor Memory System";
• - US-Patent Nr. 5.355.333, "Dynamic Reference System for Sense Amplifier".
• Diese herkömmlichen Lesesysteme sind sowohl hinsichtlich der Schaltung als auch hinsichtlich der erforderlichen Schaltungsanordnung zum Sicherstellen einer korrekten Ausführung durch die Diskriminierungs- und Leseschaltungen selbst relativ komplex.
• Die Aufgabe der vorliegenden Erfindung besteht im Schaffen einer äußerst einfachen und effektiven Leseschaltung, die nur zwei Steuerphasen erfordert, die von einem einigen Logiknetzwerk erzeugt werden können, das insbesondere geeignet ist, in Abhängigkeit vom Zustand wenigstens einer der programmierbaren, das Register bildenden Zellen eine Ausgangslogikkonfiguration zu erzeugen.
• Die Leseschaltung der Erfindung verwendet einen Generator für einen Referenzstrom, der der Hälfte (oder dem Doppelten) des von einer programmierbaren Zelle des Registers im unvorbereiteten Zustand aufgenommenen Stroms entspricht. Der Referenzstromgenerator kann über einen Schalter mit einem ersten Eingangsknoten eines differentiellen Verstärkungs- oder Diskriminierungsspeichers verbunden werden, dessen zweiter Eingang über einen zweiten Schalter mit einem gemeinsamen Leseknoten des Registers verbunden werden kann. Ein Differenzverstärker zur Diskriminierung besteht aus einem über einen Vorstrom gesteuerten Generator, einem Paar identischer Eingangstransistoren, die mit einem Paar identischer komplementärer Lasttransistoren kreuzgekoppelt und so konfigurierbar sind, daß sie während einer auf eine Stimulations- und Diskriminierungsphase folgenden Speicherungs- und Lesephase des Ausgangsdatum eine Ausgangszwischenspeicherstufe bilden. Diese Schaltung weist keinen Vorstrompfad auf und wird nur durch zwei Phasen gesteuert.
• Ein einziges Logik-NOR-Gatter steuert die Schalter, die die Eingänge der differentiellen Verstärkerstufe mit dem Referenzstromgenerator und mit dem gemeinsamen Leseknoten des Registers verbinden, gleichphasig und in Antwort auf eine Steuerphase, die außerdem den Vorstromgenerator der differentiellen Stufe freischaltet. Die andere Steuerphase steuert einen Abgleichschalter des Lasttransistors des Eingangstransistorpaars der differentiellen Stufe, die mit dem Einschalten die differentielle Diskriminierungsstufe in einen Zwischenspeicher konfiguriert, der geeignet ist, das dem Register entnommene Datum definitiv zu verstärken und zu speichern.
• Ein relativ einfaches Logiknetzwerk erzeugt die zwei Steuerphasen und stellt sicher, daß die Phase, die den Abgleichschalter (der Lasten) steuert und die Ausgangszwischenspeicherstufe konfiguriert, mit einer bestimmten Nacheilung in bezug auf die Abstiegsflanke der anderen Phase zu einem Tiefpegelzustand einen Hochpegelzustand einnimmt, und darüber hinaus, daß sie mit einer bestimmten Voreilung in bezug auf die Anstiegsflanke der anderen Phase zu einem Hochpegelzustand in einen Tiefpegelzustand zurückkehrt.
• Die Zuverlässigkeit des Prozesses des Lesens von Daten, die in dem Register gespeichert sind, wird außerdem durch die Verwendung von Antiüberschwingtransistoren, d. h. von Transistoren, die die Spannungsamplitude auf das Schaltungsversorgungspotential beschränken, sowohl für den Ausgangsknoten des Steuerlogik-Gates als auch für die Eingangsknoten der differentiellen Verstärkerstufe erhöht.
• Die verschiedenen Aspekte und damit verbundenen Vorteile und Merkmale der Erfindung werden deutlicher aus der folgenden Beschreibung einiger wichtiger Ausführungen und durch Bezugnahme auf die mit eingeschlossene Zeichnung, worin:
• Fig. 1 ein grundlegendes Schaltbild einer Leseschaltung für ein programmierbares (n+1)-Bit-Register ist,
• Fig. 2 eine Leseschaltung der Erfindung zeigt,
• Fig. 3 ein Register zur Implementierung einer "Sprungfunktion" zeigt, das eine einzelne Leseschaltung der Erfindung verwendet,
• Fig. 4 ein Codierungsregister zeigt, das eine einzige Leseschaltung der Erfindung verwendet,
• Fig. 5 das Grundschema einer Schaltung zur Erzeugung der zwei Steuerphasen der Leseschaltung der Erfindung zeigt,
• Fig. 6 die erzeugten Steuerphasen zeigt,
• Fig. 7 die wichtigen Signale für den Fall, in dem eine unvorbereitete Zelle mit dem gemeinsamen Leseknoten des Registers verbunden ist, zeigt,
• Fig. 8 die wichtigen Signale für den Fall, in dem eine programmierte Zelle mit dem gemeinsamen Leseknoten des Registers verbunden ist, zeigt.
• In Fig. 1 besitzt die Leseschaltung der Erfindung eine differentielle Architektur, in der die Referenzseite einen Generator für einen konstanten Strom Igen mit einem Wert, der gleich dem Wert oder dem halben Wert des von einer Registerzelle im unvorbereiteten Zustand aufgenommenen Stroms ist (in dem Fall, in dem jede programmierbare Zelle des Registers zwei parallele nichtflüchtige Speicherelemente verwendet) oder gleich dem doppelten Wert des von einer Registerzelle im unvorbereiteten Zustand aufgenommenen Stroms ist (in dem Fall, in dem jede programmierbare Zelle des Registers ein einziges nichtflüchtiges Speicherelement verwendet), enthält. In den gezeigten Beispielen wird die erste Option angenommen, d. h. diejenige, in der die programmierbare Registerzelle zwei nichtflüchtige Speicherelemente verwendet, so daß der Generator für den Referenzstrom Igen vorteilhaft über eine Zelle verwirklicht werden kann, die ein einzelnes nichtflüchtiges Speicherelement enthält, das den Elementen, die die Registerzellen bilden, im unvorbereiteten Zustand gleicht.
• Das Schema der Leseschaltung gemäß einer solchen Ausführung ist in Fig. 2 gezeigt.
• Die differentielle Verstärkerstufe ist aus einem Eingangstransistorenpaar T3 und T4, einem Paar identischer komplementärer Lasttransistoren T1 und T2 und einem über die Steuerphase EN gesteuerten Vorstromgenerator T10 gebildet. Die N-Kanal-Eingangstransistoren T3 und T4 sind mit den P-Kanal-Lasttransistoren T1 und T2 durch ein Netzwerk, das über einen über die Steuerphase EQ gesteuerten Schalter TEQ konfigurierbar ist, kreuzgekoppelt. Wenn der TEQ-Schalter im Durchschaltzustand ist, sorgt er für einen Abgleich der zwei Zweige der differentiellen Leseschaltung (mit anderen Worten, des Registerzweiges REG SIDE und des Referenzzweiges RIF SIDE), wodurch gleiche Vorstromzustände der Lasttransistoren T1 und T2 bewirkt werden. Wenn der TEQ-Schalter über die Steuerphase EQ, die auf ein Stimulieren der Schaltung über die EN-Phase folgt, geschlossen wird, wird die Schaltung als Zwischenspeicher konfiguriert, der letztlich das entnommene Datum verstärkt und speichert, mit anderen Worten, die in der vorhergehenden Diskriminierungsphase des Lesezyklus erreichte Unsymmetrie der differentiellen Eingangsstufe auf einen entsprechenden Logikpegel verstärkt und stabilisiert. Dies entspricht einer Lösung, die in den oben angeführten US-Patenten Nr. 5.327.379 und 5.355.333 beschrieben ist.
• Im Unterschied zu den herkömmlichen Schaltungen steuert ein einzelnes Logik-NOR-Gatter (Kaskade) die Schalter T5 und T6 in Abhängigkeit von der EN-Phase. Der Antiüberschwingtransistor T9 des sogenannten natürlichen Typs, d. h. mit einer bestimmten niedrigen Durchschaltschwelle, verhindert, daß der Ausgangsknoten des Logik-NOR-Gatters, der dem Knotens zur Ansteuerung der Schalter T5 und T6 entspricht, die volle Versorgungsspannung der Schaltung abrupt abgibt, was das Auftreten des Überschwingungsphänomens begünstigen und die heikle Diskriminierungsphase des Lesezyklus kritisch machen würde.
• Ebenso zur Vermeidung der Überschwingungen der jeweiligen Eingangsknoten der Diskriminierungsstufe werden die Transistoren T7 und T8 verwendet, die ebenfalls eine niedrige Schwelle besitzen oder vom natürlichen Typ sind.
• In Fig. 3 ist eine komplette Schaltung eines programmierbaren Registers zur Erkennung von "Sprungbedingungen" (Rekonfiguration einer bestimmten Schaltung) gezeigt, die aus n+1 programmierbaren Zellen besteht, die im wesentlichen in einer ODER-Konfiguration mit einer einzelnen Stromerfassungsleitung (CDL) gemäß der in der europäischen Patentveröffentlichung EP-A-724 267 verbunden sind. Das Register verwendet eine einzelne Leseschaltung, die gemäß der vorliegenden Erfindung verwirklicht ist.
• Fig. 4 zeigt die Schaltung eines Mehrbit-Codierungsregisters gemäß der in der europäischen Patentveröffentlichung EP-A-736 876 beschriebenen Architektur. Auch in diesem Fall ist die einzige Leseschaltung des Registers vorteilhaft gemäß der vorliegenden Erfindung verwirklicht.
• Unter Bezugnahme auf das Diagramm aus Fig. 5 zeigt der Schaltungsabschnitt auf der linken Seite der Figur eine typische Schaltung zur Erfassung irgendeines Übergangs, der in einer "Matrix" aus Adressen (ATDbit ..., ATDbitn) wie beispielsweise einer Speichermatrix oder einer ähnlichen Schaltung stattfinden kann. Die "Spannungsspitzen", die von den Adreßleitungen kommen, werden in einer ODER-Konfiguration und aufgefangen, wobei der jeweilige gemeinsame Knoten, der bei einer gewissen Anzahl von Adreßleitungen (in Speichermatrizen üblicherweise 19) eine relativ hohe Kapazitanz haben kann, über Kaskadenstufen vorteilhaft entkoppelt ist, so daß der ATD!-Knoten sein Potential schnell ändern kann. In der Praxis wird am Ausgangsknoten der Übergangserfassungsstufe ein Stimulationssignal ATD! (ein Übergang von Tiefpegel auf Hochpegel) erzeugt, das eine äußerst schnelle Antwort auf das Auftreten eines Übergangs irgendeiner Art in irgendeiner der n+1 Adressen darstellt. Natürlich kann dieses Stimulationssignal ATD! auf eine andere geeignete Weise gemäß einer der zahllosen Techniken, die zu diesem Zweck gewöhnlich angewandt werden, erzeugt werden.
• Das Logiknetzwerk, das die zwei Steuerphasen EN und EQ der Leseschaltung der Erfindung erzeugt, ist im restlichen Teil (auf der rechten Seite) des Diagramms aus Fig. 5 gezeigt.
• Das besonders einfache Netzwerk erfordert im wesentlichen die Verwendung von Gattern mit zwei Eingängen NAND1 und NAND2, drei Invertierer INV1, INV2 und INV3 und einen Kondensator C, der die Dauer der Phasen EN und EQ regelt, die stets erzeugt werden, wenn das Erzeugungsnetzwerk durch das Signal ATD! stimuliert wird.
• Die Form der Logiksignale ist in Fig. 6 gezeigt. Insbesondere sind die durch das Logiknetzwerk eingebrachte Nacheilung der Anstiegsflanke der Phase EQ in bezug auf die Abstiegsflanke der Phase EN und umgekehrt die Nacheilung der Abstiegsflanke der Phase EQ in bezug auf die Anstiegsflanke der Phase EN herausgestellt. Diese letzte Bedingung besitzt eine fundamentale Bedeutung für eine korrekte Arbeitsweise der Leseschaltung der Erfindung während der entscheidenden Diskriminierungsphase, die von der differentiellen Verstärkerstufe ausgeführt wird.
• Die Arbeitsweise der Leseschaltung der in den Figuren gezeigten Erfindung wurde durch Simulation am Rechner für den spezifischen Fall, in dem der gemeinsame Leseknoten CDL des Registers mit einer Zelle im unvorbereiteten Zustand (d. h. im leitenden Zustand) verbunden war, getestet. Die relevanten Signale für einen vollständigen Lesezyklus sind in Fig. 7 gezeigt.
• Die Simulation wurde für den Fall, in dem der gemeinsame Leseknoten CDL mit einer programmierten Zelle (d. h. einer Zelle im nicht leitenden Zustand) verbunden war, wiederholt, wobei die jeweiligen Signale in Fig. 8 gezeigt sind.
• Die Diagramme der Fig. 7 und 8 zeigen die außergewöhnliche Geschwindigkeit der Leseschaltung und die ihr innewohnende Zuverlässigkeit auf.

Claims (4)

1. Leseschaltung Ihr ein programmierbares Register, mit einem Referenzstrom-Generator, der über einen ersten Schalter (T6) an einen ersten Eingang einer differentiellen Verstärkerstufe angeschlossen werden kann, deren Eingangstransistoren (T3 und T4) mit einem Paar völlig gleicher komplementärer Lasttransistoren (T1, T2) kreuzgekoppelt sind und als ein Ausgangszwischenspeicher konfigurierbar sind, wobei der zweite Eingang der differentiellen Verstärkerstufe über einen zweiten Schalter (T5) an einen gemeinsamen Leseknoten (CDL oder Current Detect Line) des Registers angeschlossen werden kann, wenigstens einem dritten Abgleich-Konfigurationsschalter (TEQ), der funktional zwischen die Gates des Paars Lasttransistoren (T1, T2) geschaltet ist und durch eine erste Steuerphase (EQ) gesteuert wird, und einem Stromgenerator (T 10), der durch eine zweite Steuerphase (EN) gesteuert wird und die differentielle Stufe vorspannt, gekennzeichnet durch

ein einzelnes Logik-NOR-Gatter, das den ersten Schalter (T5) und den zweiten Schalter (T6) als Antwort auf die zweite Steuerphase (EN) phasengleich steuert;

wenigstens ein Paar Antiüberschwingtransistoren (T7, T8), die durch das Ausgangssignal des NOR-Gatters angesteuert werden und jeweils zwischen das Gate und die Source der Schalter (T5, T6) geschaltet sind;

eine Erzeugungsschaltung für die erste Steuerphase (EQ) und die zweite Steuerphase (EN), die sicherstellen kann, daß die erste Steuerphase (EQ) einen hohen logischen Zustand mit einer bestimmten Nacheilung in bezug auf die Abstiegsflanke der zweiten Phase (EN) zu einem niedrigen logischen Zustand annimmt und zu einem niedrigen logischen Zustand mit einer bestimmten Voreilung in bezug auf die Anstiegsflanke der zweiten Phase (EN) zum hohen logischen Zustand zurückkehrt.

2. Leseschaltung nach Anspruch 1, gekennzeichnet durch einen Antiüberschwingtransistor (T9), der zwischen den Ausgang des Logikgatters und einen gemeinsamen Masseknoten der Schaltung geschaltet ist und ein Steuergate besitzt, das an einen Eingang des Logikgatters gekoppelt ist, der mit einem Stromausgangsanschluß des Referenzstromgenerators übereinstimmt.

3. Leseschaltung nach Anspruch 1, wobei die Phasenerzeugungsschaltung einen Eingang besitzt, an den ein Logiksignal (ATD!), das einen erfaßten Übergang in einer Adressierungsschaltung darstellt, angelegt wird, gekennzeichnet durch

ein erstes Logikgatter (NAND1) und ein zweites Logikgatter (NAND2), wobei an einen ersten Eingang des ersten Gatters (NAND1) das Logiksignal (ATD!) angelegt wird und an einen zweiten Eingang des zweiten Gatters (NAND2) das Ausgangssignal eines ersten Inverters INV1 angelegt wird, an dessen Eingang dasselbe Logiksignal (ATD!) angelegt wird, wobei das Ausgangssignal an einem der Gatter (NAND1, NAND2) an einen zweiten Eingang des jeweils anderen Gatters angelegt wird,

einen zweiten Inverter INV2, der als Eingang das Ausgangssignal des ersten Gatters (NAND1) empfängt und als Ausgangssignal die zweite Steuerphase (EN) erzeugt,

einen dritten Inverter (INV3), der als Eingang das Ausgangssignal des zweiten Gatters (NAND2) empfängt und als Ausgangssignal die erste Steuerphase (EQ) erzeugt.

4. Leseschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der dritte TEQ-Schalter und die Antiüberschwingtransistoren T7, T8 und T9 "natürliche" MOS-Transistoren mit niedriger Durchschaltschwelle sind, während alle anderen Transistoren vom Anreicherungstyp sind.