DE3419670A1

DE3419670A1 - Halbleiter-speichereinrichtung

Info

Publication number: DE3419670A1
Application number: DE19843419670
Authority: DE
Inventors: Shigeru Atsumi; Sumio Tokio/Tokyo Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-05-26
Filing date: 1984-05-25
Publication date: 1985-01-10
Also published as: DE3419670C2; US4916665A; JPS6322395B2; JPS59218696A

Description

Halbleiter-Speichereinrichtung

BESCHREIBUNG

Die vorliegende Erfindung betrifft eine Halbleiter-Speichereinrichtung mit einer verbesserten Lastschaltung.

Fig. 1 zeigt eine modifizierte und vereinfachte Schaltung einer Speichereinrichtung mit freischwebendem Gate nach Fig. 1 der US-PS 4 223 394. In dieser Schaltung erfaßt ein Detektor 15 Speicherdaten in einem Speicher mit freischwebendem Gate 3 (n Speicher mit freischwebendem Gate 3-1 bis 3-n), das von einem Decoder 1 ausgewählt wurde und liefert ein Erfassungssignal entsprechend der erfaßten Speicherdaten. Ein Leseverstärker 7 vergleicht eine Referenzspannung von einem Referenzspannungsgenerator 11 mit dem Erfassungssignal und liefert ein binäres Signal entsprechend den Speicherdaten des Speichers mit frei schwebendem Gate 3, der von dem Decoder 1 ausgewählt wurde. Eine Lastschaltung 13 verstärkt das Erfassungssignal, das an den Leseverstärker 7 geliefert werden soll. In der Halbleiter-Speichereinrichtung mit der Konfiguration nach Fig. 1 erfüllen Spannungen Vcc, Ve und Vss die Beziehung Vcc > Ve > Vss. Die Spannung Vcc wird beispielsweise auf 5 V eingestellt; Ve auf 3 V und Vss wird auf Massepotential gesetzt. Ein Adressensignal wird an den Decoder 1 von einem nicht gezeigten Computer oder ähnlichem durch die nicht gezeigte Adressenpufferschaltung geliefert. Zur Vereinfachung wird angenommen, daß das Adressensignal den Speicher mit freischwebendem Gatter 3-1 bezeichnet. Der Decoder 1 decodiert dieses Adressensignal. Die η Speicher mit freischwebendem Gate 3-1 bis 3-n sind mit einer Leitung 5 durch n-

Kanal-MOS-Transistoren Nl-I bis Nl-n jeweils verbunden. Um den Speicher 3-1 auszuwählen, liefert der Decoder 1 ein Signal des Pegels H an die Gatter des η-Kanal-MOS-Transistors Nl-I und die Speicher 3-1 bis 3-n. Falls ein Signal nicht in den Speicher 3-1 geschrieben wird, wird der Speicher 3-1 eingeschaltet. Da die Spannung Vss an die Source-Elektrode des Speichers 3-1, wie in Fig. 1 gezeigt, angelegt ist, fällt die Spannung Vd an einem Knotenpunkt zwischen dem Speicher 3-1 und dem n-Kanal-MOS-Transistor Nl-I. Dann wird der n-Kanal-MOS-Transistor Nl-I ebenso eingeschaltet, und die Spannung Vc an einem Knotenpunkt C der Leitung 5 und des n-Kanal-MOS-Transistors Nl-I bis Nl-n fällt ebenso. Währenddessen ist die Source-Elektrode eines n-Kanal-MOS-Transistors N2 mit der Leitung 5 verbunden und dessen Drain-Elektrode empfängt die Spannung Vcc. Ein n-Kanal-MOS-Transistor N3 (Transfer Gate) ist in Reihe zwischen der Leitung 5 und dem Leseverstärker 7 eingefügt und bildet einen Differentialverstärker vom Stromspiegeltyp. Der Leseverstärker 7 weist p-Kanal-MOS-Transistoren Pl und P2 und η-Kanal-MOS-Transistoren N4, N5 und N6 auf. Eine Vorspannungsschaltung 9 besteht aus einem p-Kanal-MOS-Transistor P3 und η-Kanal-MOS-Transistoren N7, N8. Die Vorspannungsschaltung 9 legt eine konstante Spannung Ve an die Gatter der η-Kanal-MOS-Transistoren N2, N3 und N6. Die η-Kanal-MOS-Transistoren N2 und N3 werden durch einen Abfall der Spannung Vc eingeschaltet. Dann fällt ebenso die Spannung Vb an einem Knotenpunkt B des n-Kanal-MOS-Transistors N3 und des Leseverstärkers 7. Die mit dem Knotenpunkt B verbundene Lastschaltung 13 liefert einen Strom, der bestimmt ist durch das Verhältnis der Leitwerte der n-Kanal-MOS-Transistoren N2 und N3. Die Spannung Vb wird niedriger als eine Referenzspannung Va, welche die Ausgangsspannung von dem Referenzspannungsgenerator 11 ist. Der Leseverstärker 7 vergleicht die Spannungen Vb und Va und liefert ein binäres Signal entsprechend dem Vergleichsergebnis (Va > Vb). Mit

anderen Worten produziert der Leseverstärker 7 ein binäres Signal, welches darstellt, daß der Speicher 3-1 in dem nichteingeschriebenen Zustand ist. Falls jedoch ein Signal in den Speicher 3-1 eingeschrieben worden ist, ist der Speicher 3-1 ausgeschaltet, sogar falls ein Signal vom Pegel H zu dessen Gatter geführt wird. Der Knotenpunkt C wird durch die n-Kanal-MOS-Transistoren N2 und N3 aufgeladen und die Spannung Vc an diesem Knoten C steigt an. In diesem Fall ist jedoch die Spannung Vc begrenzt auf eine Spannung Vcc - Vthn - Vthb (Vthn ist die Schwellenspannung des η-Kanal-MOS-Transistors, wenn die Vorspannung des Substrats Null ist; Vthb ist die Änderung der Schwellenspannung infolge eines Substrat-Vorspannungseffekts des n-Kanal-MOS-Transistors). Deshalb ist auch die Spannung Vthb auf einen Wert niedriger als die obere Grenze der Spannung Vc begrenzt. Deshalb wird keine hohe Spannung an den Speicher 3-1 angelegt, so daß dessen Speicherinhalt nicht zufällig verändert wird. Wenn die Spannung Vc am Knotenpunkt C die obere Grenze erreicht, werden die n-Kanal-MOS-Transistoren N2 und N3 abgeschaltet. Der Knotenpunkt B wird deshalb aufgeladen, und die Spannung Vb wird angehoben, damit sie höher ist als die Referenzspannung Va. Der Leseverstärker 7 vergleicht die Spannungen Vb und Va, stellt fest, daß Daten in den Speicher 3-1 geschrieben werden und liefert ein entsprechendes binäres Signal. Auf diese Weise führt die Lastschaltung 13 eine Verstärkung der Spannung Vb am Knotenpunkt B durch.

Die Lastschaltung 13 der konventionellen Halbleiter-Einrichtung weist im allgemeinen einen n-Kanal-Anreicherungs-(n-Kanal-E-Typ)-MOS-Transistor 21 auf, dessen Gate- und Drain-Elektroden an der Spannung Vcc liegen und desseen Source-Elektrode mit dem Knotenpunkt B, wie in Fig. 2 gezeigt, verbunden ist. Alternativ weist die Lastschaltung 13 konventionell einen p-Kanal-Anreicherungs-Cp-Kanal-E-TypJ-MOS-Transistor 31 auf, dessen Source-Elektrode die Spannung Vcc,

dessen Gate-Elektrode die Spannung Vss erhält, und dessen Drain-Elektrode mit dem Knotenpunkt B, wie in Fig. 4 gezeigt, verbunden ist.

Fig. 3 zeigt ein Beispiel der Beziehung zwischen der Spannung Vd, der Spannung Vb, einem in dem η-Kanal-MOS-Transistor Nl-I fließenden Strom INI und einem in dem Speicher 3-1 im unbeschriebenen Zustand fließenden Strom II, wenn der MOS-Transistor 21 als Lastschaltung 13 benutzt wird. Eine Spannung VbL entsprechend dem Punkt F3, wo die Ströme INI und Il übereinstimmen, erscheint am Knotenpunkt B, wenn ein Signal nicht in den Speicher 3-1 geschrieben wird. Wenn ein Signal in den Speicher 3-1 geschrieben wird, wird die Spannung Vb am Knotenpunkt B angehoben auf nur Vcc - Vthn - Vthb (VbH) (Vthn ist die Schwellenspannung des n-Kanal-MOS-Transistors, wenn die Vorspannung des Substrats Null ist; Vthb ist die Steigerung der Schwellenspannung infolge des Substratvorspannungseffekts des n-Kanal-MOS-Transistors). Im allgemeinen ist der Spannungsabfall Infolge des Substratvorspannungseffekts des n-Kanal-MOS-Transistors groß. Deshalb ist der Pegelabstand der Spannung Vb am Knotenpunkt B (der Unterschied zwischen den Spannungen VbL und VbH) klein; in Fig. 3 ist beispielsweise VbL 2 V und VbH ist 2,8V. Der Leseverstärker 7 muß deshalb in der Lage sein, eine kleine Spannungsdifferenz zwischen der Referenzspannung Va und der Spannung Vb zu erfassen. Der Leseverstärker 7 muß deshalb eine hohe Empfindlichkeit und hohe Präzision aufweisen. Es ist deshalb schwierig, den Leseverstärker 7 zu konstruieren und herzustellen. Darüberhinaus ist der Leseverstärker 7 nachteiligen Effekten infolge von Rauschen leicht zugänglich. Die Betriebsgeschwindigkeit des Leseverstärkers 7 und infolgedessen jene der in Fig. 1 gezeigten Halbleitereinrichtung ist deshalb niedriger.

Fig. 5 zeigt die Beziehung zwischen der Spannung Vd, der Spannung Vb, dem in dem η-Kanal-MOS-Transistor Nl-I fließenden Strom INI und dem zu dem Speicher 3-1, in den kein Signal geschrieben wird, fließenden Strom II, wenn der p-Kanal-MOS-Transistor 31 als Lastschaltung 13 benutzt wird. Der p-Kanal-MOS-Transistor 31 arbeitet in einem Triodenbereich. Wie in Fig. 5 gezeigt, ändert sich die Spannung Vb deutlich in Übereinstimmung mit Veränderungen der Prozessparameter und auch mit Änderungen im Strom II. Wenn sich der Strom Il auf H-A verändert, weicht die Spannung Vb, die an den Leseverstärker 7 geführt wird, weit von der Spannung VbL ab und wird infolge von Herstellungsvariationen im Speicher 3-1 VbA. Dies macht die Auswahl und Einstellung der Referenzspannung Va schwierig. Abhängig vom Wert der Referenzspannung Va kann der Pegel VbL der Spannung Vb nicht erfaßt werden, und ein korrektes Ausgangssignal läßt sich nicht erhalten. Die Betriebsgeschwindigkeit des Leseverstärkers kann ebenfalls variieren. Die Präzision eines jeden die Halbleiter-Speichereinrichtung bildenden Elements muß gesteigert werden.

In letzter Zeit sind EPROMs, RAMs und ähnliches höher integriert worden. Mit solch einem Trend wird die tatsächliche Menge von in einer Speicherzelle zu speichernden Signalträgern des PROMs oder RAMs erniedrigt. Aus diesem Grund ist eine Halbleiter-Speichereinrichtung, die ein Signal kleiner Größe eingeschrieben in die Speicherzelle erfassen kann und ein entsprechendes binäres Signal mit hoher Präzision produzieren kann, verlangt.

Ein EPROM mit einem Leseverstärker bestehend aus einem Differentialverstärker mit CMOS-Transistoren wurde bisher nicht vorgeschlagen. Es ist deshalb im allgemeinen notwendig, eine Halbleiter-Speichereinrichtung auszuwählen mit einer optimalen Schaltungskonfiguration aus jenen mit Leseverstärkern bestehend aus CMOS-Transistoren.

Infolgedessen ist es Aufgabe der Erfindung, eine Halbleiter-Speichereinrichtung zu schaffen, die ein korrektes Ausgangssignal liefern kann, mit hoher Geschwindigkeit arbeiten kann und leicht herzustellen ist.
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Eine Halbleiter-Speichereinrichtung gemäß der vorliegenden Erfindung weist auf: eine Speicherzelle oder -zellen, eine mit der Speicherzelle oder den -zellen verbundene Auswahleinrichtung zum Eingeben eines Adressensignales und Auswählen einer Speicherzelle, die dem Adressensignal entspricht, eine mit einer Speicherzelle oder -zellen verbundene Erfassungseinrichtung zum Erfassen von in der Speicherzelle, die durch die Auswahleinrichtung zum Liefern eines Erfassungssignales entsprechend den erfaßten Daten ausgewählt wurde, gespeicherten Daten, eine mit der Erfassungseinrichtung, die das Erfassungssignal eingibt und welche ein binäres Signal entsprechend den in der Speicherzelle, die von der Auswahleinrichtung basierend auf dem Erfassungssignal ausgewählt wurde, gespeicherten Daten, liefert, verbundene Erzeugungseinrichtung für binäre Signale, und eine Ladeeinrichtung mit wenigstens einem p-Kanal-E-Typ-MOS-Transistor, dessen Gate- und Drain-Elektrode mit einem Knotenpunkt der Erfassungaeinrichtung und der Erzeugungseinrichtung für binäre Signale verbunden ist, und mit einer Source-Elektrode und einem Substrat zum Empfangen eines vorbestimmten Potentials, wobei die Ladeeinrichtung das von der Erfassungseinrichtung produzierte Erfassungssignal verstärkt.

In der Halbleiter-Speichereinrichtung mit der oben beschriebenen Konfiguration verstärkt die Ladeeinrichtung mit dem p-Kanal-E-Typ-MOS-Transistor, dessen Gate- und Drain-Elektrode mit der Erfassungseinrichtung verbunden ist und mit der Source-Elektrode und dem Substrat zum Empfangen der ersten Spannung, das Erfassungssignal, der p-Kanal-Transistor wird

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vom Substratvorspannungseffekt nicht beeinflußt, so daß der Pegel H des Erfassungssignals verbessert ist. Deshalb wird die Spannungsdifferenz (Pegelunterschied) zwischen dem hohen (H) Pegel und dem niedrigen (L) Pegel des an die Verstärkereinrichtung geführten Erfassungssignals größer als jene, die erhalten wird, wenn die Lastschaltung einen konventionellen n-Kanal-MOS-Transistor aufweist. Die Verstarkereinrichtung kann deshalb die Referenzspannung mit einem Erfassungssignal mit einer großen Spannungsdifferenz dazu vergleichen. Die Ver-Stärkungseinrichtung kann deshalb mit hoher Geschwindigkeit arbeiten, und infolgedessen kann die Halbleitereinrichtung ebenfalls mit hoher Geschwindigkeit arbeiten. Ebenso wird der Rauschabstand verbessert. Andererseits ändert sich das von der Ladeeinrichtung verstärkte Erfassungssignal nur geringfügig mit einer Änderung der Prozessparameter und ist insbesondere unempfindlich bezüglich eines in der Speicherzelle fließenden Stroms verglichen mit dem Fall, bei dem die Lastschaltung einen konventionellen p-Kanal-MOS-Transistor aufweist, da der p-Kanal-Transistor der Erfindung als Pentode arbeitet (Sättigungsbereich). Deshalb ist die Änderung beim Erfassungssignal nicht signifikant, sogar wenn die Prozessparameter von den vorgeschriebenen Werten abweichen. Bei der Halbleitereinrichtung gemäß der vorliegenden Erfindung ist es leicht, die Referenzspannung auszuwählen und einzustellen.

Die Einschränkungen bezüglich Design und Herstellung der jeweiligen Teile der Halbleiter-Speichereinrichtung werden ebenfalls erleichtert. Auf diese Weise liefert die vorliegende Erfindung eine Halbleiter-Speichereinrichtung, die schnell und korrekt in den Speichern gespeicherte Daten erfassen kann, und die entsprechend den gespeicherten Daten binäre Signale produzieren kann.

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Weitere Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltungsdiagramm mit einem Beispiel einer konventionellen Speichereinrichtung mit freischwebendem Gate;

Fig. 2 ein Schaltungsdiagramm mit einer konventionellen Lastschaltung;

Fig. 3 als Graph die Spannungs/Stromcharakteristika eines jeden Teils der Schaltung, wenn die Lastschaltung nach Fig. 2 benutzt wird in einer in Fig. 1 gezeigten Speichereinrichtung mit freischwebendem Gate;

Fig. 4 als Schaltungsdiagramm eine andere konventionelle Lastschaltung;

Fig. 5 als Graph die Spannungs/Stromcharakteristika

eines jeden Teils der Schaltung, wenn die Lastschaltung nach Fig. 4 in der Speichereinrichtung nach Fig. 1 mit freischwebendem Gate benutzt wird;

Fig. 6 als Schaltungsdiagramm die Konfiguration eines Speichers mit freischwebendem Gate gemäß der

Erfindung;

Fig. 7 als Graph die Spannungs/Stromcharakteristika eines jeden Teils des Speichers mit freischwebendem Gate nach Fig. 6; und

Fig. 8 als Schaltungsdiagramm eine weitere Ausführungsform der vorliegenden Erfindung.

Die bevorzugte Ausfuhrungsform der Erfindung wird im folgenden unter Bezugnahme auf Fig. 6 und 7 beschrieben. Die gleichen Bezugsziffern in den Figuren 6 und 7 bezeichnen die gleichen Teile wie in Fig. 1 bis 5, weshalb deren detaillierte Beschreibung weggelassen wird. Das charakteristische Merkmal der Halbleiter-Speichereinrichtung nach Fig. 6 liegt in der Tatsache, daß eine Lastschaltung 13 einen p-Kanal-E-Typ-MOS-Transistor 41 aufweist. Eine Spannung Vcc wird an eine Source-Elektrode und ein Substrat des p-Kanal-E-Typ-MOS-Transistors 41 gelegt, dessen Gate- und Drain-Elektrode mit einem Knotenpunkt B (zwischen einem Leseverstärker 7 und einem n-Kanal-MOS-Transistor N3) verbunden sind. Der Referenzspannungsgenerator 11 weist folgende Konstruktion auf. Ein n-Kanal-MOS-Transistor 45 ist mit einem Speicher mit freischwebendem Gate 43 verbunden. Ein η-Kanal-MOS-Transistor 47 ist in Reihe zwischen dem n-Kanal-MOS-Transistor 45 und dem Leseverstärker 7 angeordnet. Die Source-Elektrode eines n-Kanal-MOS-Transistors 49 ist mit dem Knotenpunkt zwischen den n-Kanal-MOS-Transistoren 45 und 47 verbunden. Die Spannung Vcc wird an die Gate-Elektroden des Speichers mit freischwebendem Gate 43 und des n-Kanal-MOS-Transistors 45 gelegt. Eine Spannung Ve wird an die Gate-Elektroden der n-Kanal-MOS-Transistoren 47 und 49 durch eine Vorspannungsschaltung 51 mit der selben Konfiguration wie bei der Vorspannungsschaltung 9 nach Fig. 1 gelegt. Ein p-Kanal-MOS-Transistor 53 als Lastschaltung ist mit einem Knotenpunkt A des n-Kanal-MOS-Transistors 47 und des Leseverstärkers 7 verbunden. Der p-Kanal-MOS-Transistor 53 hat die gleiche Konfiguration wie der p-Kanal-MOS-Transistor 41. Insbesondere wird eine Spannung Vcc an die Source-Elektrode und das Substrat des p-Kanal-E-Typ-MOS-Transistors 53 gelegt, dessen Gate- und Drain-Elektrode mit dem Knotenpunkt A verbunden sind. Es ist wichtig, daß kein Signal in den Speicher mit fließendem Gate 43 eingeschrieben wird. Da die Spannung Vcc an das Gate des Speichers 43 angelegt

■/IS·

wird, ist der Speicher 43 im ON-Zustand. Weiter muß der p-Kanal-MOS-Transistor 53 einen größeren Leitwert haben als der p-Kanal-MOS-Transistor 41. Da der Referenzspannungsgenerator 11 die selbe Konfiguration wie oben beschrieben aufweist, wird die dadurch erzeugte Referenzspannung Va so eingestellt, daß sie ein Zwischenwert zwischen den Pegeln VbH und VbL der Spannung Vb ist.

Der Lesebetrieb aus dem Speicher der Halbleiter-Speichereinrichtung der oben beschriebenen Konfiguration kann auf ähnliche Weise ausgeführt werden wie mit Bezug auf Fig. 1 beschrieben wurde. Ein p-Kanal-MOS-Transistor wird nicht einem Spannungsabfall infolge des Substratvorspannungseffekts ausgesetzt. Deshalb wird der Η-Pegel VbH der Spannung Vb am Knotenpunkt B auf den Pegel Vcc - Vthp angehoben, wobei Vthp der Schwellenwert des p-Kanal-MOS-Transistors ist. Andererseits bleibt der niedrige Pegel VbL der Spannung Vb im wesentlichen der selbe wie in dem Fall, bei dem der n-Kanal-MOS-Transistor 21 als Lastschaltung benutzt wird. Deshalb wird der Unterschied (Pegelabstand) zwischen den hohen und niedrigen Pegeln der Spannung Vb am Knotenpunkt B größer als jener in dem Fall, bei dem der n-Kanal-MOS-Transistor 21 als Lastschaltung benutzt wird, durch den Spannungsabfall infolge des η-Kanal-MOS-Transistors 21. In dem in Fig. 7 gezeigten Fall ist die Spannung VbH 4,2 V und die Spannung VbL 2,5 V. Der p-Kanal-MOS-Transistor 41 arbeitet in einem Pentodenbereich. Deshalb ist der Leitwert des Transistors 41 proportio-

nal zu (Vcc - Vthp - Vb) , wobei Vthp die Schwellenspannung des p-Kanal-MOS-Transistors ist. Die Änderungen der Spannung Vb am Knotenpunkt B mit Änderungen der Spannung Vd werden kleiner als jene nach Fig. 5. Deshalb ändert sich die Spannung Vb nicht wesentlich, sogar wenn die Prozessparameter, insbesondere der in dem Speicher 3-1 fließende Strom, von vorgeschriebenen Werten abweichen. Es ist auf diese Weise leicht,

die Referenzspannung auszuwählen und einzustellen. Die Herstellungstoleranzen der jeweiligen Elemente der Halbleiter-Speichereinrichtung können ebenfalls gesteigert werden.

Es wurde eine Simulation der Spannung Vd, eines zu einem n-Kanal-MOS-Transistor Nl-I fließenden Stroms INI, eines zu einem Speicher 3-1 fließenden Stroms II, und der Spannung Vb in der Halbleitereinrichtung der in Fig. 6 gezeigten Konfiguration durchgeführt. Fig. 7 zeigt die erhaltenen Simulationsergebnisse. Der Wert VbL der Spannung Vb entsprechend einem Schnittpunkt F7 der Kurven der Ströme INI und Il ist auf niedrigem Pegel der Spannung Vb. Wie aus Fig. 7 ersichtlich ist, ist die Differenz zwischen dem hohen Pegel VbH und dem niedrigen Pegel VbL der Spannung Vb größer als wenn der n-Kanal-MOS-Transistor 21 benutzt würde. Die Spannungsdifferenz zwischen den Spannungen Vb und Va kann erhöht werden, und die Betriebsgeschwindigkeit des Leseverstärkers 7 kann so gesteigert werden. Der Rauschabstand wird ebenfalls verbessert. Sogar wenn der Strom Il sich ändert, ist die Änderung der Spannung Vb nicht signifikant. Die zulässigen Toleranzen beim Design und der Herstellung der Halbleiter-Speichereinrichtung können gelockert werden.

Bei der oben beschriebenen Ausführungsform wird die erfindungsgemäße Lastschaltung in einer Speichereinrichtung mit freischwebendem Gate benutzt. Die vorliegende Erfindung ist jedoch nicht darauf begrenzt. Beispielsweise kann die vorliegende Erfindung angewandt werden auf eine statische RAM-Einrichtung nach Fig. 8. Deshalb wird im folgenden unter Bezug auf Fig. 8 eine weitere Ausführungsform der vorliegenden Erfindung beschrieben. In Fig. 8 weist ein statisches RAM 61 n-Kanal-MOS-Transistoren 67 und 69 und ein Flip-Flop bestehend aus n-Kanal-MOS-Transistoren 63 und 65 und Widerständen Rl und R2 auf. Eine Mehrzahl von RAMs mit einer solchen Konfiguration

. η-

ist zwischen Bit-Leitungen BLl und BL2 angeordnet. Ein Signal Ql erscheint an einem Knotenpunkt E in einem Auslesezustand. Die Signale Ql und Q2 haben unterschiedliche logische Pegel. Wenn das RAM 61 durch einen Decoder 1 ausgewählt ist, wird eine Spannung vom Pegel H an eine Wortleitung WL und die Gatter der η-Kanal-MOS-Transistoren 71 und 73 gelegt. Infolgedessen werden die η-Kanal-MOS-Transistoren (Transfer Gatter) 67, 69, 71 und 73 eingeschaltet. Das Signal Ql wird an einen Eingangsanschluß 79 eines Leseverstärkers 77 durch den n-Kanal-MOS-Transistor 67, einen Eingangs/Ausgangsanschluß 75, die Bit-Leitung BLl, und den η-Kanal-MOS-Transistor 71 geführt. Der Leseverstärker 77 kann die selbe Konfiguration haben wie der Leseverstärker 7 nach Fig. 6. Ein p-Kanal-MOS-Transistor 81 verstärkt ein an den einen Eingangsanschluß 79 des Leseverstärkers 77 als Lastverstärker geliefertes Signal. Inzwischen wird das Signal Q2 zum anderen Eingangsanschluß 85 des Leseverstärkers 77 durch den n-Kanal-MOS-Transistor 69, den anderen Eingangs/Ausgangsanschluß 83, die Bit-Leitung BL2, und den n-Kanal-MOS-Transistor 73 geliefert. Ein p-Kanal-MOS-Transistör 87 verstärkt ein an den anderen Eingangsanschluß 85 des Leseverstärkers 77 geliefertes Signal. Der Leseverstärker 77 vergleicht die zwei Eingangsspannungen, die an die zwei Anschlüsse 79 und 85 gelegt sind und produziert ein binäres Signal entsprechend den Speicherdaten des RAM 61.

Bei den oben beschriebenen Ausführungsformen ist der Referenzspannungsgenerator nicht begrenzt auf jenen mit der durch eine unterbrochene Linie 11 in Fig. 6 angedeuteten Konfiguration. Es kann beispielsweise auch ein Konstantspannungsgenerator ähnlich der Vorspannungsschaltung 9 nach Fig. 1 benutzt werden. Es kann jede Schaltung, die in der Lage ist, eine vorbestimmte Spannung stabil zu erzeugen, benutzt werden.

Der unter Bezug auf die obigen Ausführungsformen beschriebene Leseverstärker ist nicht begrenzt auf einen Stromspiegeldifferentialverijtärker nach Fig. 6. Jeder Leseverstärker, der
eine Spannung des Erfassungssignals und der Referenzspannung vergleichen kann, und unmittelbar ein entsprechendes binäres Signal produzieren kann, kann benutzt werden.

- Leerseite

Claims

Kabushiki Kaisha Toshiba, Kawasaki-shi/Japan

Halbleiter-Speichereinrichtung

PATENTANSPRÜCHE

•1ή Halbleiter-Speichereinrichtung mit: wenigstens einem Speicher,

einer mit wenigstens einer Speicherzelle verbundenen Auswahleinrichtung zum Eingeben eines Adressensignals und Auswählen einer Speicherzelle, die dem Adressensignal entspricht, einer wenigstens mit einer Speicherzelle verbundenen Erfassungseinrichtung zum Erfassen von in der Speicherzelle gespeicherten Daten, die von der Auswahleinrichtung ausgewählt sind und zum Produzieren eines Erfassungssignals entsprechend den erfaßten Daten,

einer Erzeugungseinrichtung für binäre Signale, die mit der Erfassungseinrichtung verbunden ist zum Eingeben des Erfassungssignals und, basierend auf dem Erfassungssignal, zum Produzieren eines binären Signals entsprechend den in der Speicherzelle, die von der Auswahleinrichtung ausgewählt ist, gespeicherten Daten, und

einer mit einem Knotenpunkt der Erfassungseinrichtung und der Erzeugungseinrichtung für binäre Signale verbundenen Ladeein-

• Ä·

richtung zum Verstärken des durch die Erfassungseinrichtung produzierten Erfassungssignals, dadurch gekennzeichnet, daß die Ladeeinrichtung wenigstens einen p-Kanal-Anreicherungstyp-MOS-Transistor (41) aufweist, dessen Gate-Elektrode und dessen Drain-Elektrode mit einem Knotenpunkt der Erfassungseinrichtung (15) und der Erzeugungseinrichtung für binäre Signale (7, 11) verbunden ist und eine Source-Elektrode und ein Substrat zum Empfangen einer vorbestimmten Spannung hat.
2. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Erfassungseinrichtung aufweist: wenigstens einen ersten Transistor (Nl-I bis Nl-n), bei dem ein Ende seines Strompfades mit wenigstens einer Speicherzelle (3-1 bis 3-n) verbunden ist,

eine Leitung (5), die mit dem anderen Ende des Strompfades des wenigstens einen ersten Transistors (Nl-I bis Nl-n) verbunden ist zum Übertragen eines Signals, einen zweiten Transistor (N2), bei dem ein Ende seines Strompfades mit der Leitung (5) verbunden ist und das andere Ende des Strompfades die vorbestimmte Spannung empfängt, einen dritten Transistor (N3), der in Reihe zwischen der Leitung (5) und der Erzeugungseinrichtung (7, 11) für binäre Signale angeordnet ist, und
eine Vorspannungseinrichtung (9), die mit Gate-Elektroden des zweiten Transistors (N2) und des dritten Transistors (N3) verbunden ist zum Daran-Anlegen einer anderen vorbestimmten Spannung; und

dadurch, daß die Ladeeinrichtung aufweist:

einen p-Kanal-Anreicherungstyp-MOS-Transistor (41), dessen Gate-Elektrode und dessen Drain-Elektrode mit einem Knotenpunkt zwischen dem dritten Transistor (N3) und der Erzeugungseinrichtung für binäre Signale (7, 11) verbunden ist, und der eine Source-Elektrode und ein Substrat zum Empfangen einer vorbestimmten Spannung aufweist.
3. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Erzeugungseinrichtung für binäre Signale aufweist:

eine weitere Speicherzelle (43),

eine weitere Erfassungseinrichtung (45, 47, 49), die mit der weiteren Speicherzelle (43) verbunden ist zum Erfassen von in der weiteren Speicherzelle (43) gespeicherten Daten und zum Erzeugen eines weiteren Erfassungssignals entsprechend den erfaßten Daten,

eine Verstärkereinrichtung (7), die mit der Erfassungseinrichtung (15) und der weiteren Erfassungseinrichtung (45, 47, 49) verbunden ist zum Erzeugen eines binären Signals entsprechend den in der Speicherzelle (3-1), die durch die Auswahleinrichtung ausgewählt ist, gespeicherten Daten, und einen weiteren p-Kanal-Anreicherungstyp-MOS-Transistor (53), dessen Gate-Elektrode und dessen Drain-Elektrode mit einem Knotenpunkt zwischen der weiteren Erfassungseinrichtung (45, 47, 49) und der Verstärkereinrichtung (7) verbunden ist, und der eine Source-Elektrode und ein Substrat zum Empfangen der vorbestimmten Spannung hat, wobei der weitere p-Kanal-Anreicherungstyp-MOS-Transistor das weitere Erfassungssignal verstärkt.
4. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

die Speicherzelle eine Speicherzelle (61) aufweist, welche einen ersten Eingangs/Ausgangsanschluß (75) und einen zweiten Eingangs/Ausgangsanschluß (83) hat und im Auslesezustand verschiedene logische Pegelsignale produziert an den ersten und zweiten Eingangs/Ausgangsanschlüssen (75, 83) entsprechend den gespeicherten Daten, wobei die Erfassungseinrichtung aufweist:

eine erste Erfassungseinrichtung (BLl, 71) zum Erfassen einer Spannung an dem ersten Eingangs/Ausgangsanschluß (75) der Speicherzelle (65), die von der Auswahleinrichtung (1) ausge-

wählt wurde, und zum Produzieren eines ersten Erfassungssignals entsprechend der Spannung an dem ersten Eingangs/Ausgangsanschluß, und

eine zweite Erfassungseinrichtung (BL2, 73) zum Erfassen einer Spannung an dem zweiten Eingangs/Ausgangsanschluß (83) der Speicherzelle (61) und zum Produzieren eines zweiten Erfassungssignals entsprechend der Spannung an dem zweiten Eingangs/Ausgangsanschluß, wobei die Erzeugungseinrichtung für binäre Signale eine Verstärkungseinrichtung (77), die mit der ersten Erfassungseinrichtung (BLl, 71) und der zweiten Erfassungseinrichtung (BL2, 73) verbunden ist und die ersten und zweiten Erfassungssignale empfängt zum Vergleichen von Spannungen der ersten und zweiten Erfassungssignale und zum Produzieren eines binären Signals entsprechend den gespeicherten Daten der Speicherzelle (3-1), die von der Auswahleinrichtung (1) ausgewählt ist, aufweist, und

die Ladeeinrichtung (81, 87) einen ersten p-Kanal-Anreicherungstyp-MOS-Transistor (81) aufweist, dessen Gate-Elektrode und Source-Elektrode mit der ersten Erfassungseinrichtung (BLl, 71) verbunden ist, und eine Drain-Elektrode und ein Substrat hat zum Empfangen der vorbestimmten Spannung, wobei der erste p-Kanal-Anreicherungstyp-MOS-Transistor das erste Erfassungssignal von der ersten Erfassungseinrichtung (BLl, 71) verstärkt, und einen p-Kanal-Anreicherungstyp-MOS-Transistör (87) aufweist, dessen Gate-Elektrode und dessen Source-Elektrode mit der zweiten Erfassungseinrichtung (BL2, 73) verbunden sind, und der eine Drain-Elektrode und ein Substrat hat zum Empfangen der vorbestimmten Spannung, wobei der zweite p-Kanal-Anreicherungstyp-MOS-Transistor das zweite Erfassungssignal von der zweiten Erfassungseinrichtung (BL2, 73) verstärkt.
5. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß

die erste Erfassungseinrichtung aufweist:

eine erste Leitung (BLl), die mit dem ersten Eingangs/Ausgangsanschluß (75) von wenigstens einer Speicherzelle (61) verbunden ist und ein Signal überträgt, und einen ersten Transistor (71), der in Reihe zwischen der ersten Leitung (BLl) und der Verstärkereinrichtung (77) angeordnet ist und das Signal auf der ersten Leitung (BLl) zur Verstärkereinrichtung (77) überträgt,

wobei die Gate-Elektrode und Drain-Elektrode des ersten p-Kanal-Anreicherungstyp-MOS-Transistors (81) verbunden sind mit einem Knotenpunkt zwischen dem ersten Transistor (71) und der Verstärkereinrichtung (77), und die Source-Elektrode und das Substrat des ersten p-Kanal-Anreicherungstyp-MOS-Transistcrs die vorbestimmte Spannung empfängt, und dadurch, daß die zweite Erfassungseinrichtung aufweist: eine zweite Leitung (BL2), die mit dem zweiten Eingangs/ Ausgangsanschluß (83) der Speicherzelle (61) verbunden ist, und

einen zweiten Transistor (73), der in Reihe zwischen der zweiten Leitung (BL2) und der Verstärkereinrichtung (77) angeordnet ist und das Signal auf der zweiten Leitung (BL2) zur Verstärkereinrichtung (77) überträgt,

wobei die Gate-Elektrode und die Drain-Elektrode des zweiten p-Kanal-Anreicherungstyp-MOS-Transistors (87) verbunden sind mit einem Knotenpunkt zwischen dem zweiten Transistor (73) und der Verstärkereinrichtung (77), und die Source-Elektrode und das Substrat des zweiten p-Kanal-Anreicherungstyp-MOS-Transistors eine vorbestimmte Spannung empfangen.