DE69225536T2 - Abschlussschaltung eines Reihen-Vorspannungsgenerators in einem ECL-Array - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Endschaltung, die mit einem Gatter-Array einer emittergekoppelten Logik (ECL) verwendbar ist, und ein ECL-Gatter-Array, das derartige Endschaltungen aufweist.
• Beispiele des Stands der Technik werden in folgenden Entgegenhaltungen beschrieben:
• US-A-4,439,695 US-A-4,651,083
• US-A-4,528,496 US-A-4,704,654
• US-A-4,565,973 US-A-4,733,162
• US-A-4,587,478 US-A-4,760,286
• US-A-4,628,249 EP-A-0,432,577
• Wie technisch im allgemeinen gut bekannt ist, ist eine ECL- Makrozellenfunktion typischerweise aus einer Transistorstruktur mit mehreren Ebenen und einem Ausgangsemitterfolger aufgebaut, der bestimmte Logikfunktionen ausführt und auf einem Prinzip einer identifizierten Schaltung beruht. In Fig. 1A ist zum Beispiel eine herkömmliche ECL-Makrozelle mit zwei Ebenen dargestellt, die logische OR-/AND-Operationen durchführt. Die symbolische Darstellung der logischen OR-/AND-Operationen aus Fig. 1A ist in Fig. 1B dargestellt. Wie ersichtlich ist, weist die erste Ebene ein Paar Eingangstransistoren Qa, Qb und einen ersten Referenztransistor Qra auf. Ein Eingangssignal A wird an die Basis des Transistors Qb angelegt, und eine erste Referenzspannung VA wird an die Basis des Transistors Qra angelegt.
• Die zweite Ebene weist ein Paar Eingangstransistoren Qc, Qd und einen zweiten Referenztransistor Qrb auf. Ein Eingangssignal C wird an die Basis des Transistors Qc angelegt, ein Eingangssignal D wird an die Basis des Transistors Qd angelegt, und eine zweite Referenzspannung VB wird an die Basis des Transistors Qrb angelegt. Eine erste Energieversorgungsquelle GND, die typischerweise auf 0 Volt steht, ist mit den Kollektoren der Eingangstransistoren Qa, Qb verbunden. Ein Schaltstrom Is wird zwischen den herkömmlichen Emittern der Transistoren Qc, Qd und Qrb und einer zweiten Energieversorgungsquelle VEE angelegt, die typischerweise auf -5,0 Volt steht.
• Ferner ist ein Ausgangsemitterfolgertransistor Qo vorgesehen, dessen Emitter einen ersten Ausgang X aufweist. Eine Diode ist zwischen dem ersten Ausgang X und einem zweiten Ausgang Y angeschlossen. Eine Emitterfolgerreferenzstromquelle Ief ist zwischen dem zweiten Ausgang Y und einer separaten Emitterfolgerenergieversorgungsquelle VEF angeschlossen. Die Stärke des Emitterfolgerreferenzstroms Ief, der durch den Ausgangsemitterfolgertransistor Qo gezogen wird, entspricht typischerweise dem doppelten oder dreifachen des Werts des Schaltstroms Is. Entsprechend kann die Stärke des Energieverbrauchs durch ein Array der ECL-Makrozellenfunktionen, das Fig. 1A ähnelt, deutlich verringert werden, indem die Spannung der Emitterfolgerenergieversorgungsquelle VEF reduziert wird.
• Es wurden nach dem Stand der Technik viele Versuche unternommen, die Spannung der Emitterfolgerenergieversorgungsquelle VEF abzusenken, wie in Fig. 2A, 2B und 2C dargestellt ist und weiter unten in dem Abschnitt "Beschreibung der bevorzugten Ausführungsformen" näher beschrieben ist. Die Schaltungsanord nungen aus Fig. 2A-2C leiden jedoch alle unter gewissen Nachteilen, weswegen ihre Leistung nicht zufriedenstellend ist.
• Es ist eine Aufgabe der vorliegenden Erfindung, eine verbesserte Niedrigspannungsstromspiegelendschaltung vorzusehen, die relativ einfach und kostengünstig herzustellen und aufzubauen ist, aber dennoch den Nachteil der Endschaltungen nach dem Stand der Technik vermeidet.
• Die vorliegende Erfindung betrifft eine Niedrigspannungsstromspiegelendschaltung zur Verwendung bei einem ECL-Gatter-Array. Eine aus EP-A-432577 bekannte ECL-Schaltung verwendet ein aus einem PNP-Transistor, einem NPN-Transistor, wenigstens einem Pull-down-Transistor und wenigstens einem NPN-Ausgangsemitterfolgertransistor bestehendes Ausgangsende. Der NPN-Transistor ist über seinen Emitter mit einer ersten Energieversorgungsquelle verbunden, seine Basis ist zum Empfangen einer Vorspannung angeschlossen, und sein Kollektor ist mit der Basis des Pull-down-Transistors und der Basis und dem Kollektor des NPN- Transistors verbunden. Der Emitter des NPN-Transistors ist mit einer separaten Energieversorgungsquelle verbunden. Der NPN- Ausgangsemitterfolgertransistor empfängt an seiner Basis ein ECL-Logiksignal, während sein Kollektor mit der ersten Energieversorgungsquelle und sein Emitter mit dem Kollektor des Pull-down-Transistors verbunden ist.
• Gemäß der vorliegenden Erfindung ist eine Niedrigspannungsstromspiegelendschaltung vorgesehen, die mit einem ECL-Gatter- Array zum Vorsehen einer konstanten Emitterfolgerausgangsreferenz verwendbar ist, die von Spannungsvariationen bei einer separaten Emitterfolgerenergieversorgungsquelle an ihrem Ausgang unabhängig ist, mit:
• einem lateralen PNP-Transistor, dessen Emitter mit einer ersten Energieversorgungsquelle verbunden ist, an dessen Basis eine Basisvorspannung anlegbar ist, und dessen Kollektor mit einer Spiegelvorspannungsleitung verbunden ist;
• einem NPN-Spiegeltransistor, dessen Basis und dessen Kollektor mit der Spiegelvorspannungsleitung verbunden sind und dessen Emitter mit einer separaten Energieversorgungsquelle verbunden ist;
• wenigstens einem Pull-down-Transistor, dessen Basis mit der Spiegelleitung verbunden ist, dessen Kollektor mit einem Ausgangsanschluß verbunden ist und wobei mehrere Emitter mit der separaten Energieversorgungsquelle verbunden sind, und
• wenigstens einem NPN-Ausgangsemitterfolgertransistor, dessen Basis zum Empfang eines ECL-Ausgangslogiksignals angeschlossen ist, dessen Kollektor mit der ersten Energieversorgungsquelle verbunden ist und dessen Emitter mit dem Kollektor des Pulldown-Transistors verbunden ist; wodurch
• der Strom durch den Kollektor des Pull-down-Transistors den konstanten Ausgangsemitterfolgerreferenzstrom definiert, der proportional zu dem Strom durch den Kollektor des lateralen PNP-Transistors ist, der einen Spiegelstrom definiert; und die mehreren Emitter des Pull-down-Transistors durch die Metallisierung eine Programmierung des Referenzstroms als Vielfaches des Spiegelstroms ermöglichen, um erwünschte Geschwindigkeits- /Leistungspegel zu erhalten.
• Eine Anzahl von Endschaltungen kann bei einem ECL-Gatter-Array mit mehreren Makrozellfunktionen verwendet werden. Eine vorbestimmte Anzahl der lateralen PNP-Transistoren der Endschaltungen kann dann zur Bildung einer Makrozellenreihe verwendet werden, und die Basisvorspannung kann durch eine Tiefvorspannungsgeneratoreinrichtung geliefert werden.
• Vorzugsweise weist eine Energieversorgungsquelle für die Reihenvorspannungsgeneratoreinrichtung eine höhere Spannung als die Energieversorgungsquelle für die Emitter der Pull-down- Transistoren der Endschaltungen auf.
• Durch die erfindungsgemäße Annahme von Niedrigspannungsspiegelendschaltungen bei einem ECL-Gatter-Array mit Ausgangsemitterfolgern kann ein verringerter Energieverbrauch erreicht werden, ohne die Betriebsgeschwindigkeit in Mitleidenschaft zu ziehen.
• Eine erfindungsgemäße Endschaltung kann konstante Stromeigenschaften aufweisen, deren Stromstärke im wesentlichen von Variationen in der Spannung einer mit dieser verbundenen Energieversorgungsquelle unbeeinflußt ist.
• Die Erfindung kann auch die Verteilung angepaßter Energiequellen über große Distanzen auf einem Halbleiterchip ermöglichen, aber dennoch eine minimale Anzahl von Bauteilen verwenden und die damit einhergehenden Probleme eines Basis-Emitter- Vorspannungsverlustes vermeiden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Andere Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung umfassender deutlich werden, wenn diese zusammen mit den beiliegenden Zeichnungen gelesen wird, wobei gleiche Bezugszeichen durchgehend entsprechende Teile bezeichnen, wobei:
• Fig. 1A ein schematisches Schaltungsdiagramm einer herkömmlichen ECL-Makrozellenfunktion mit zwei Ebenen und einem Ausgangsemitterfolger zeigt;
• Fig. 1B eine symbolische Darstellung der durch die Schaltung aus Fig. 1A durchgeführten logischen Operationen zeigt;
• Fig. 2A eine Emitterfolgerendanordnung nach dem Stand der Technik zeigt;
• Fig. 2B eine zweite Emitterfolgerendanordnung nach dem Stand der Technik zeigt;
• Fig. 2C eine dritte Emitterfolgerendanordnung nach dem Stand der Technik zeigt;
• Fig. 3 eine Niedrigspannungsstromspiegelendschaltung der vorliegenden Erfindung zeigt;
• Fig. 4 ein schematisches Schaltungsdiagramm eines Referenzspannungspuffers zeigt;
• Fig. 5 eine vereinfachte Schaltungsdarstellung einer Makrozellenreihe in einem großen ECL-Gatter-Array zeigt, die darstellt, wie die Endschaltung in Fig. 3 der vorliegenden Erfindung verwendet werden kann; und
• Fig. 6 ein schematisches Schaltungsschema einer alternativen Ausführungsform des Reihenvorspannungsgenerators nach Fig. 5 zeigt, der den Early-Effekt kompensiert.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
• Im folgenden wird auf Fig. 2A der Zeichnungen Bezug genommen, die eine Emitterfolgerendschaltung 2 nach dem Stand der Technik zeigt, die als Widerstandsende bezeichnet wird und einen Ausgangsemitterfolgertransistor Qo aufweist, dessen Emitter (Ausgang X) über einen Emitterwiderstand R mit einer niedrigeren Spannung der Emitterfolgerenergieversorgungsquelle VEF verbunden ist. Die Energieversorgungsquelle VEF kann so klein sein, wie es ein logischer Hub VL (eine Spannungsänderung zwischen dem Pegel, der eine logische "1" bezeichnet, und dem Pegel, der eine logische "0" bezeichnet) ermöglicht, und der Wert des Widerstands R ist derart ausgewählt, daß er die geeignete Abfallzeit vorsieht. Dieser Spannungshub an dem Ausgang X wird durch die Änderung der Spannung an dem Widerstand Rl erzeugt. Der Referenzstrom Ief fließt durch den Emitterwiderstand R. Wenn die Spannung der Emitterfolgerenergieversorgungsquelle VEF verringert wird, bewirken die Toleranzen des Widerstandes R und der Energieversorgungsquelle VEF Variationen des Referenzstroms Ief, und somit wird die Abfallzeit geändert. Wenn eine große Anzahl von ECL-Gattern vorgesehen ist, ist die Emitterfolgerenergieversorgungsquelle VEF in der Regel ziemlich rauschbehaftet.
• Fig. 2B zeigt eine zweite Emitterfolgerendschaltung 4 nach dem Stand der Technik, die als Stromquellenende bezeichnet wird, das einen Ausgangsemitterfolgertransistor Qo aufweist, an dessen Emitter (Ausgang X) über einen Stromquellentransistor Qf und einen Emitterwiderstand R eine niedrigere Spannung der Emitterfolgerenergieversorgungsquelle VEF angelegt wird. Die Basis des Transistors Qf ist durch eine Zufuhrreferenzspannung VS vorgespannt. Der Referenzstrom Ief fließt dann durch den Emitterwiderstand R. Das Netzwerk zur Verteilung der praktisch geringen Impedanz für die Referenzspannung VS erfordert einen Spannungsabfall von 2 Vbe (Vbe des Transistors Qo und Vbe des Transistors Qf) plus einen IR-Abfall relativ zu der ersten oder oberen Energieversorgungsquelle GND des ersten oder oberen Verbindungsbusses. Ferner muß die Referenzspannung VS selbst relativ zu einem unteren Verbindungsbus geregelt werden. Wenn der untere Verbindungsbus die zweite Energieversorgungsquelle VEF ist, dann ist die Referenzspannung VS durch die zulässige Anzahl von Logikpegeln beschränkt. Wenn der untere Verbindungsbus jedoch eine separate Emitterfolgerenergieversorgungsquelle VEF ist, dann ist ein Verteilungsnetzwerk erforderlich, das im wesentlichen eine Kopie der Referenzspannung VS ist, die das ECL-Gatter betreibt. Folglich treten bedeutende Leistungseinbußen auf, wenn die Einrichtung bei einem großen ECL-Gatter-Array verwendet wird. Mit dieser Einschränkung beträgt der Wert der Minimalspannung der Emitterfolgerenergieversorgungsquelle in der Praxis etwa -3,3 Volt (eine Toleranz von 3 Vbe + I · R1 + VEF).
• In Fig. 2C ist eine dritte Emitterfolgerendschaltung 6 nach dem Stand der Technik gezeigt, die als Stromspiegelende bezeichnet wird und einen Stromquellentransistor Qn, einen Emitterwiderstand R und einen aus den Transistoren Qx und Qf gebildeten Stromspiegel aufweist. An der Basis des Transistors Qn wird eine geregelte Vorspannung VX angelegt. Der Emitter des Transistors Qn ist über den Emitterwiderstand R mit der Spiegelvorspannungsleitung M verbunden. An den Emitter (Ausgang X) des Emitterfolgertransistors Qo wird über den Spiegeltransistor Qf die geringere Spannung der Quelle VEF angelegt. Der durch den Spiegeltransistor fließende Referenzstrom Ief wird durch das Bereichsverhältnis der Emitter der Transistoren Qf, Qx; die Vorspannung VX; und den Wert des Widerstands R bestimmt. Wiederum beschränkt die praktische Verteilung der geregelten Vorspannung VX die Minimalspannung der Emitterfolgerenergieversorgungsquelle VEF auf etwa -3,0 Volt. Ferner ist ebenfalls ein doppeltes Verteilungsnetzwerk erforderlich, da das Stromspiegelende nicht auf eine zweite Energieversorgungs quelle VEE verweist. Die Spiegelvorspannungsleitung M ist wegen des Vorspannungsverlustes der Basis-Emitter-Abfälle der Transistoren Qf und Qx auf eine lokale Verteilung beschränkt.
• Fig. 4 zeigt ein schematisches Diagramm eines typischen Referenzspannungspuffers 8, der zum Erzeugen der erforderlichen Referenzspannung VS und der Vorspannung VX für die Schaltungen aus Fig. 2B bzw. 2C verwendet werden kann. Der Referenzspannungspuffer 8 weist Transistoren Q1-Q5, Widerstände Rr und Re und Stromquellen 11-13 auf. Die Basis des Transistors Q1 empfängt eine geregelte Referenzspannung V2, die von einem Bandlückenreferenzgenerator (nicht dargestellt) stammt. Die Referenzspannung VS ist ein Abfall von Vbe plus IR relativ zu der Energieversorgungsquelle VEF, und die Vorspannung VX ist ein Abfall von 2 Vbe plus IR relativ zu der Quelle VEF. Die Variationen in der Energieversorgungsquelle VEF relativ zu der ersten Energieversorgungsquelle GND werden durch den Kollektor- Emitter-Abfall des Transistors Q2 ausgeglichen. Daher beträgt die Minimalspannung der Energieversorgungsquelle VEF 3 Vbe + Ir · Rr + Is · Re 3,5 Volt.
• Ein Energieverbrauch aufgrund der Ausgangsemitterfolgertransistoren kann an großen ECL-Gatter-Arrays (d. h., mehr als 20.000 Gatter) sogar 2 bis 3 Watt betragen. Angenommen, daß die pro Array-Gatter verbrauchte Leistung im Bereich von 1 oder 2 mW liegt, könnte ein Watt Leistung eingespart werden, indem die Spannung der Emitterfolgerenergieversorgungsreferenz VEF um ein Volt gesenkt würde. Dies ist eine Leistung, die ausreicht, um weitere 1000 Array-Gatter zu betreiben. Daher wäre es wünschenswert, eine Niedrigspannungsstromspiegelendschaltung 10 (Fig. 3) der vorliegenden Erfindung für ein ECL-Gatter-Array mit Ausgangsemitterfolgern vorzusehen, derart, daß die durch eine separate Emitterfolgerenergieversorgungsquelle VEF verbrauchte Energie verringert wird. Es wäre auch angebracht, wenn die vorhandene Niedrigspannungsstromspiegelendschaltung zur Verwendung bei einem typischen Referenzspannungspuffer aus Fig. 4 angepaßt werden kann, so daß sie die Spannungen VS und VX liefert, und unter keinen Geschwindigkeitseinbußen leidet, wenn ECL-Gatter-Array-Nutzer Änderungen in der Spannung der Emitterfolgerenergieversorgungsquelle VEF durchführen, um diese ihren Bedürfnissen anzupassen.
• Entsprechend ist in Fig. 3 ein schematisches Schaltungsdiagramm einer Niedrigspannungsstromspiegelendschaltung 10 der vorliegenden Zeichnung dargestellt. Die Endschaltung 10 liefert einen Emitterfolgerreferenzstrom Ief, der konstante Stromeigenschaften aufweist, deren Stromstärke von Variationen in der Spannung der mit der Endschaltung verbundenen Emitterfolgerenergieversorgungsquelle VEF im wesentlichen unbeeinflußt ist. Die Endschaltung weist einen lateralen PNP-Spiegeltransistor Qp und einen aus den Transistoren Qx und Qf gebildeten Stromspiegel auf. Die Basis des Transistors Qp ist an einer Basisvorspannung VEP angeschlossen. Der Spiegeltransistor Qp ist über seinen Emitter mit der ersten Energieversorgungsquelle GND und seinen Kollektor direkt mit einer Spiegelvorspannungsleitung M verbunden. Der NPN-Stromspiegeltransistor Qx ist diodenartig über seine Basis und seinen Kollektor mit der Spiegelleitung M und über seinen Emitter mit der unteren Spannung der Emitterfolgerenergieversorgungsquelle VEF verbunden. Der NPN-Pull-down-Transistor Qf weist mehrere Emitter mit einem Emitterbereich auf, der A-mal größer als der NPN- Transistor Qx ist. Der Pull-down-Transistors Qf ist über seine Basis mit der Spiegelleitung M, über seinen Kollektor mit dem Emitter (Ausgang X) des Ausgangsemitterfolgertransistors Qo und über seinen Emitter mit der Quelle VEF verbunden. Der durch den Transistor Qf fließende Emitterfolgerreferenzstrom Ief wird durch die relativen Emitterbereiche der Transistoren Qf und Qx und den durch den Kollektor des lateralen PNP- Transistors Qp fließenden Spiegelstrom Ip bestimmt.
• Es wird darauf hingewiesen, daß die Basisvorspannung VEP um einen Abfall von Vbe unter der ersten Energieversorgungsquelle GND oder des oberen Verbindungsbusses liegt und die Spiegelvorspannungsleitung M um einen Abfall von Vbe über der separaten Emitterfolgerenergieversorgungsquelle VEF liegt. Die Minimalspannung der Quelle VEF ist somit durch das Verteilungsnetzwerk oder durch die örtlichen Komponentenvorspannungen, wie etwa die Basis-Emitter-Spannung des Transistors QX und die Sättigungsspannung V(seriell) des Transistors Qp nicht mehr auf die Vorspannung VX oder die Referenzspannung VS beschränkt, sondern wird durch den Spannungshub VL an dem Ausgang X plus der Sättigungsspannung des Transistors Qf bestimmt. Daher kann die Minimalspannung für die Quelle VEF relativ zu dem oberen Verbindungsbus bis zu -2,0 Volt niedrig sein. Folglich beträgt der durch den Ausgangsemitterfolgertransistor Qo benötigte Energieverbrauch etwa 60 Prozent weniger als die -5,0 Volt für die Quelle VEF, wird jedoch bei derselben Geschwindigkeit betrieben.
• Fig. 5 zeigt eine vereinfachte Schaltungsdarstellung einer Makrozellenreihe bei einem großen Gatter-Array, die zeigt, wie die erfindungsgemäße Endschaltung 10 aus Fig. 3 verwendet werden kann. Wie allgemein bekannt ist, ist ein typisches großes ECL-Gatter-Array aus mehreren Matrixblocks (d. h., 4, 6 oder mehr) mit jeweils mehreren Makrozellenreihen aufgebaut. Typischerweise weist jede der Makrozellenreihen mehrere Makrozellenfunktionen auf. Jede der Makrozellenfunktionen kann eine Struktur aufweisen, die der aus Fig. 1 gleicht. Zum Beispiel kann jeder Matrixblock in dem Array aus 16 Makrozellenreihen ausgebildet sein, wobei jede Makrozellenreihe 16 Makrozellenfunktionen aufweist, so daß er insgesamt 256 Makrozellenfunk tionen aufweist. Wenn das Array zum Beispiel aus 4 Matrixblocks ausgebildet ist, sind 1024 (1 K) Makrozellenfunktionen vorgesehen. Daher zeigt Fig. 5 lediglich eine einzelne Makrozellenreihe bei einer der mehreren Matrixblocks und die damit zusammenhängenden und damit verbundenen Bauteile, auf die die vorliegende Erfindung abzielt.
• Wie aus Fig. 5 ersichtlich ist, sind sechzehn (16) Makrozellenfunktionen M1 bis M16 vorgesehen. Jede der Makrozellenfunktionen weist eine Niedrigspannungsstromspiegelendschaltung 10 wie in Fig. 3 auf, die einen lateralen PNP-Transistor Qp, einen NPN-Spiegeltransistor Qx und wenigstens einen Pull-down- Transistor Qf mit mehreren Emittern aufweist, derart, daß eine Metallprogrammierung (d. h., gewünschte Geschwindigkeits-/Leistungspegel) ermöglicht wird. Es wird darauf hingewiesen, daß lediglich die Transistoren Qx und Qf der Makrozellenfunktion M1 dargestellt sind. Während der laterale Transistor Qp und der Ausgangsemitterfolgertransistor Qo (Fig. 3) tatsächlich Teil der vorliegenden Endschaltung 10 sind, sind die lateralen Transistoren Qp in jeder der Makrozellenfunktionen M1-M16 von diesen derart getrennt, daß sie die einzelne Makrozellenreihe 14 bilden. Ferner sollte es offenkundig sein, daß die jeweiligen Ausgänge X1-X16 der entsprechenden Funktionen M1-M16 mit einem entsprechenden Ausgangsemitterfolgertransistor Qo verbunden sein sollen. Diese Emitterfolgertransistoren und die verbleibenden Bauteile in jeder der Makrozellenfunktionen wurden zur Verdeutlichung absichtlich weggelassen.
• Ein Reihenvorspannungsgenerator 16 wird zum Liefern der Basisvorspannung VEP für die Basen der lateralen Transistoren Qp1- Qp16 verwendet und weist einen Stromquellentransistor QN, einen lateralen PNP-Transistor QPL und einen vertikalen PNP- Transistor QPV auf. Die Basis des Transistors QN ist an einer Referenzspannung VS angeschlossen, die von dem Puffer aus Fig. 4 erhalten wird. Die Basisvorspannung VEP an dem Knoten 18 ist über durch Widerstände Rb dargestellte Metallspuren des Basis- Verbindungsbusses mit den Basen der lateralen Transistoren Qp1-Qp16 der Endschaltung 10 an Leitung 26 verbunden. Der Emitter des lateralen Transistors QPL des Reihenvorspannungsgenerators 16 ist an einem Knoten 20 über durch Widerstände Rt dargestellte Metallspuren des oberen Verbindungsbusses 24 mit der ersten Energieversorgungsquelle GND an einem Knoten 22 verbunden. Jede der Metallspuren weist eine einheitliche Länge L bei jeder Makrozellenfunktion auf.
• Wenn BL das Beta des lateralen PNP-Transistors QPL ist, dann wird der Strom IE in den Emitter des vertikalen PNP-Transistors QPV durch folgende Gleichung dargestellt:
• IE = Ip (n + 1) /BL (1)
• wobei Ip die gewünschte Spiegelschaltung bei dem Transistor Qx ist.
• n ist die Anzahl programmierter Makrozellenfunktionen.
• Ferner ist der Kollektorstrom Ic des Stromquellentransistors QN die Summe des Kollektorstroms des lateralen Transistors QPL und des Basisstrom des vertikalen Transistors QPV, und zwar nach folgender Gleichung:
• Ic = Ip + Ip (n + 1)/BLBV (2)
• wobei Bv das Beta des Transistors QPV ist.
• Daher wird der durch den Widerstand R eingestellte Emitterstrom Ir des Stromquellentransistors QN zu folgendem:
• IR = [Ip + Ip(n + 1)/BLBV]/αn (3)
• wobei αn das Alpha des Transistors QN ist.
• Bei einem typischen Vorgang sind αn 0,98, BL 15 und BV ≥ 50. Wenn angenommen wird, daß BLBV » (n + 1) ist, dann ist der Spiegelstrom Ip in Gleichung (3) annähernd αnIr. Als Ergebnis hat sich herausgestellt, daß der Spiegelstrom Ip und somit der Emitterfolgerreferenzstrom Ief praktisch von den Vorgangsparametern des PNP-Transistors Qp unabhängig sind und durch Einstellung der Referenzspannung VS bestimmt werden. Entsprechend verfolgt der Ausgangsemitterfolgerreferenzstrom Ief die Stromquelle Is und das Alpha des NPN-Transistors in der Makrozellenfunktion. Da darüber hinaus anstelle von Widerständen in den Makrozellenfunktionen M1-M16 der einzelne Emitterwiderstand R in dem Reihenvorspannungsgenerator 16 verwendet wird, um den Strom Ir und so den Strom Ief einzustellen, kann der einzelne Widerstand R mit einer höheren Toleranz mit minimalen Flächeneinbußen und mit einer damit einhergehenden Energieeinsparung ausgebildet sein.
• Da die mit dem einzelnen Reihenvorspannungsgenerator 16 zusammenwirkende Makrozellenreihe 14 sich über eine große Distanz auf dem Halbleiterchip erstrecken kann, sind die die Spiegelströme Ip erzeugenden lateralen PNP-Transistoren (d. h. Qp1- Qp16) einem Basis-Emitter-Vorspannungsverlust aufgrund der in den Widerständen Rt bzw. Rb fließenden Ströme Ia und Ib (wie in Fig. 5 dargestellt) ausgesetzt. Während eine bessere Übereinstimmung durch Vorsehen eines in Reihe mit dem Emitter jedes PNP-Transistors festgeschalteten Widerstands erreicht werden könnte, weist dies einen Nachteil auf, da es die Gesamtzahl der Bauteile pro Makrozellenfunktion erhöht. Durch Verwendung der im folgenden beschriebenen Technik kann die Verwendung des zusätzlichen Widerstandsbauteils durch die selek tive Verwendung der beiden metallischen Lagen, die herkömmlich an den meisten ECL-Gatter-Arrays verfügbar sind, vermieden werden.
• Im folgenden wird wieder auf Fig. 5 Bezug genommen, wobei der gesamte Spannungsabfall an der Masseleitung 24 der am weitesten entfernten Makrozellenfunktion (M1) von dem Vorspannungsgenerator zu dem Emitter (Knoten 18) des Transistors QPV wie folgt ausgedrückt werden kann:
• wobei Ip = Ip/αp und
• ρt ist der Flächenwiderstand des oberen Verbindungsbusses
• Wt ist die Breite des oberen Verbindungsbusses
• L ist die Länge der Makrozelle entlang der Reihe
• n ist die Anzahl der programmierten Makrozellenfunktionen.
• Gleichermaßen kann der gesamte Spannungsabfall entlang des Basisverbindungsbusses 26 von der entferntesten Makrozellenfunktion (M1) bis zum Knoten 18 wie folgt ausgedrückt werden:
• wobei Ib = Ib/BL und
• rb ist der Flächenwiderstand des oberen Verbindungsbusses
• Wb ist die Breite des Basisverbindungsbusses
• L ist die Länge der Makrozelle entlang der Reihe
• n ist die Anzahl der programmierten Makrozellenfunktionen.
• Daher ist das Verhältnis des gesamten Spannungsabfalls an der örtlichen Masseleitung 24 zu dem gesamten Spannungsabfall an der Basisverbindungsbusleitung 26 Gleichung (4) durch Gleichung (5), oder:
• Bei einem typischen Vorgang sind BL 20, Wb = 2u, Wt = 10u, ρt = 18 mΩ/Flächeneinheit und ρb = 72 mΩ/Flächeneinheit. Wenn diese Werte in die Gleichung (6) eingesetzt werden, beträgt das Verhältnis VGND/VVEP für eine vollständig programmierte Reihe etwa 1. Aus Gleichung (6) ist ersichtlich, daß die Breite Wt der oberen Metallspur so ausgewählt sein sollte, daß sie gleich (BL + 1) ρtWb/ρb ist, so daß die Transistoren an beiden Enden fast dieselbe Vbe und somit dieselben Spiegelströme Ip aufweisen.
• Aus Fig. 5 kann ein Ausdruck abgeleitet werden, der den Spannungsanstieg von der Basis des Transistors QPL als Funktion der n-ten Makrozellenfunktion entlang der örtlichen Masseleitung 24 darstellt und durch folgende Gleichung gegeben ist:
• wobei φpo = Vbe des Transistors QPL ist
• und im schlechtestmöglichen Fall
• ist.
• Gleichermaßen kann ein entsprechender Ausdruck abgeleitet werden, der den Spannungsanstieg von der Basis des Transistors QPL als Funktion der n-ten Makrozellenfunktion entlang der Basisverbindungsbusleitung 26 darstellt und durch folgende Gleichung gegeben ist:
• wobei N = die Gesamtzahl der Makrozellenfunktionen
• n = die Zahl einer bestimmten Makrozellenfunktion
• Da somit Vt - Vb ist, wird die Vbe-Fehlanpassung Δφpn wie folgt ausgedrückt:
• ΔVGNDn - ΔVEPn - φpo = Vtn (n - N) (9)
• Bei n = 0 oder N ist Δφpn wie erwartet Null. Durch Differenzieren der Gleichung (9) relativ zu n und Setzen des Ergebnisses gleich 0 stellt man fest, daß die minimale Fehlanpassung bei n = N/2 auftritt. Es sollte für Experten auf dem Gebiet offenkundig sein, daß die Makrozellenreihe 14 aus Fig. 5 zwei gleiche "überversorgte" Transistoren an jedem Ende und "unterversorgte" Transistoren dazwischen aufweist. Wenn n = N/2 in die Gleichung (9) eingesetzt wird, ist ersichtlich, daß hierdurch die schlechtestmögliche Fehlanpassung bei -VtN²/4 liegt. Folg lich kann die Fehlanpassung der Spiegelströme Ip um den Faktor 4 verringert werden, indem der Reihenvorspannungsgenerator 16 in die Mitte der N Makrozellenfunktionen gesetzt wird, da die Fehlanpassung direkt proportional zu N² ist. Unter der Annahme, daß Ip = 200 uA, L = 200 u und N = 8 sind (die minimale Fehlanpassung liegt somit bei n = 4), erhalten wir durch Gleichung (9):
• φp4 = Vtn (n - N) = Vt4 (4 - 8) = -16Vt (10)
• Da Vt, = (0,115 mV) ist, ist φp&sub4; = -16(0,115 mV) = -1,84 mV und somit ΔIp4 -7%.
• Bei der Herstellung der ECL-Gatter-Arrays werden die Verfahrensparameter so optimiert, daß sie Hochfrequenz-NPN-Transistoren und keine ungeeigneten engen Toleranzen an den lateralen PNP-Transistoren Qp vorsehen. Daher wird die Konstanz des Emitterfolgerreferenzstroms Ief durch einen sogenannten Early- Effekt negativ beeinflußt, demzufolge der Kollektorstrom in dem aktiven Teil der Familie charakteristischer Kurven des Transistors nicht von der Kollektor-Emitter-Spannung unabhängig ist und mit den ansteigenden Kollektor-Emitter-Spannungen ansteigt. Folglich müssen die durch den Early-Effekt der lateralen PNP-Transistoren eingeführten Toleranzen berücksichtigt werden, damit die Endschaltung 10 von Spannungsänderungen in der Emitterfolgerenergieversorgungsquelle VEF wirklich unabhängig ist. Wenn der Early-Effekt zum Beispiel den Kollektorstrom mit der Rate von 10 uA/V moduliert und die Quelle VEF auf 3,5 Volt ± 1,5 Volt festgelegt ist, dann besteht eine Stromquellenvariation von ± 15 uA. Bei einem Nennspiegelstrom Ip = 200 uA ergibt dies eine Variation von ±7,5%.
• Um den Early-Effekt zu kompensieren, kann der Reihenvorspannungsgenerator aus Fig. 5 zu dem in Fig. 6 dargestellten modifiziert werden. Der Reihenvorspannungsgenerator 16a aus Fig. 6 weist einen lateralen PNP-Transistor QPL, einen vertikalen PNP-Transistor QPV und einen Stromquellentransistor QN auf, der vollständig der Schaltungsanordnung aus Fig. 5 entspricht. Der Reihenvorspannungsgenerator 16a weist ferner ein Paar NPN- Transistoren Qs, Qm und ein Netzwerk 28 mit drei Widerständen auf, das aus den Widerständen Ru, Rf und R1 gebildet ist. Der Transistor Qs ist über seine Basis zum Empfangen der Vorspannung VX von dem Puffer aus Fig. 4 angeschlossen, über seinen Kollektor mit der ersten Energieversorgungsquelle GND verbunden und über seinen Emitter mit einem Ende des Widerstands Ru verbunden. Der Transistor Qm ist diodenartig angeschlossen, wobei seine Basis und sein Kollektor mit dem Widerstand R1 und sein Emitter mit der zweiten Energieversorgungsquelle VEE verbunden sind. Das andere Ende des Widerstands Ru ist mit dem anderen Ende des Widerstands R1 und dem einen Ende des Widerstands Rf verbunden. Das andere Ende des Widerstands Rf ist mit einer separaten Emitterfolgerenergieversorgungsquelle VEF verbunden. Nach dem ersten Kirchhoffschen Gesetz kann der Strom an dem Knoten 32 folgendermaßen ausgedrückt werden:
• (Vs - Vn)/Ru = (Vn - VEF)/Rp + (Vn - Vm)/R&sub1; (11)
• Durch Gleichsetzen von a = R&sub1;/Ru und b = R&sub1;/Rf erhalten wir:
• Vn = (bVEF + aVs + Vm) / (1 + a + b) (12)
• Durch Differenzieren der Gleichung (12) relativ zu VEF ist gegeben:
• wobei σ = 1/Rf
• σ = 1/Ru
• σ = 1 /R&sub1;
• Angenommen, daß Ru = 800 Ω, R1 = 1,2 kΩ und Rf = 13 kΩ sind, und daß die Emitterfolgerenergieversorgungsquelle VEF von -2,0 Volt bis -6,0 Volt variiert, und da dVn/dVEF eine Konstante ist, erhalten wir aus Gleichung (13):
• Es wird darauf hingewiesen, daß im Betrieb, wenn die Quelle VEF von -2,0 Volt auf -6,0 Volt abnimmt, die Basis-Kollektor- Spannungen der lateralen PNP-Transistoren Qp ansteigen und ihren Basisstrom modulieren, wobei die entsprechenden Spiegelströme Ip ansteigen. Da jedoch eine niedrigere Spannung der Quelle VEF einen erhöhten Strom durch den Widerstand Rf des Netzwerks 28 verursacht, verringert dies die an die Basis des diodenartig angeschlossenen Transistors Qm angelegte Spannung Vn an dem Knoten 32. Folglich wird der programmierte Strom Ipo durch den Stromquellentransistor QN verringert, wobei die Early-Spannungsveränderung effektiv kompensiert wird.
• Aus der vorhergehenden detaillierten Beschreibung ist somit ersichtlich, daß die vorliegende Erfindung eine Niedrigspannungsstromspiegelendschaltung vorsieht, die einen relativ breiten Bereich von Spannungen von einer separaten Emitterfolgerstromzufuhrquelle ermöglicht, die an den Ausgangsemitterfolgertransistor eines ECL-Gatter-Arrays anzulegen sind. Die vorliegende Endschaltung verwendet eine separate Emitterfolgerenergieversorgungsquelle, die niedriger als die Energieversorgungsquelle VEE ist, derart, daß der Energieverbrauch deut lich verringert wird. Die Endschaltung liefert ferner einen Emitterfolgerreferenzstrom Ief, der konstante Stromeigenschaften aufweist, dessen Stromstärke im wesentlichen von Spannungsvariationen der separaten Emitterfolgerenergieversorgungsquelle unbeeinflußt bleibt. Die Schaltungsanordnung ermöglicht die Verteilung angepaßter Stromquellen über große Distanzen auf einem Halbleiterchip, verwendet jedoch dennoch eine minimale Anzahl von Bauteilen und vermeidet die damit zusammenhängenden Probleme eines Basis-Emitter- Vorspannungsverlustes.
• Obwohl dargestellt und beschrieben wurde, was z. Zt. als eine bevorzugte Ausführungsform der vorliegenden Erfindung betrachtet wird, werden Experten auf dem Gebiet verstehen, daß verschiedene Änderungen und Modifikationen vorgenommen werden können. Es ist daher beabsichtigt, daß die vorliegende Erfindung nicht auf die als beste Art zur Ausführung der Erfindung betrachtete und hier beschriebene bestimmte Ausführungsform beschränkt sein soll, sondern daß die Erfindung alle Ausführungsformen umfaßt, die unter den Schutzumfang der beiliegenden Ansprüche fallen.

Claims (12)

1. Niedrigspannungsstromspiegelendschaltung, die mit einem ECL-Gatter-Array zum Vorsehen einer konstanten Emitterfolgerausgangsreferenz verwendbar ist, die von Spannungsvariationen in einer separaten Energieversorgungsquelle mit Emitterfolger an ihrem Ausgang unabhängig ist, mit:

einem lateralen PNP-Transistor (Qp), dessen Emitter mit einer ersten Energieversorgungsquelle (GND) verbunden ist, an dessen Basis eine Basisvorspannung (VEP) anlegbar ist, und dessen Kollektor mit einer Spiegelvorspannungsleitung (M) verbunden ist;

einem NPN-Spiegeltransistor (Qx), dessen Basis und dessen Kollektor mit der Spiegelvorspannungsleitung (M) verbunden sind und dessen Emitter mit einer separaten Energieversorgungsquelle (VEF) verbunden ist;

wenigstens einem Pull-down-Transistor (Qf), dessen Basis mit der Spiegelleitung (M) verbunden ist, dessen Kollektor mit einem Ausgangsanschluß (X) verbunden ist und von dem mehrere Emitter mit der separaten Energieversorgungsquelle (VEF) verbunden sind, und

wenigstens einem NPN-Emitterfolgerausgangstransistor (Qo), dessen Basis zum Empfang eines ECL-Ausgangslogiksignals angeschlossen ist, dessen Kollektor mit der ersten Energieversorgungsquelle (GND) verbunden ist und dessen Emitter mit dem Kollektor des Pull-down-Transistors (Qf) verbunden ist; wodurch der Strom durch den Kollektor des Pull-down-Transistors (Qf) den konstanten Emitterfolgerausgangsreferenzstrom (Ief) definiert, der proportional zu dem Strom durch den Kollektor des lateralen PNP-Transistors (Qp) ist, der einen Spiegelstrom (Ip) definiert; und die mehreren Emitter des Pull-down-Transistors (Qf) durch die Metallisierung eine Programmierung des Referenzstroms (Ief) als Vielfaches des Spiegelstroms (Ip) ermöglichen, um erwünschte Geschwindigkeits-/Leistungspegel zu erhalten.

2. ECL-Gatter-Array mit mehreren Makrozellfunktionen (M1-M6), von denen jede eine Niedrigspannungsstromspiegelendschaltung nach Anspruch 1 aufweist, wobei

eine vorbestimmte Anzahl der lateralen PNP-Transistoren (Qp) der Endschaltungen in den Makrozellfunktionen zur Bildung einer Makrozellenreihe angeordnet sind; und

eine Reihenvorspannungsgeneratoreinrichtung (16, 16a) zum Erzeugen der Basisvorspannung (VEP) vorgesehen ist.

3. ECL-Gatter-Array nach Anspruch 2, ferner mit einer Energieversorgungsquelle (VEE) für die Reihenvorspannungsgeneratoreinrichtung, die eine höhere Spannung als die Energieversorgungsquelle (VEF) für die Emitter der Pull-down- Transistoren (Qf) der Endschaltungen aufweist.

4. ECL-Gatter-Array nach Anspruch 3, wobei die Energieversorgungsquelle (VEF) für die Emitter des Pull-down-Transistors (Qf) eine Spannung in dem Bereich von -2,3 Volt bis zu -5,5 Volt liefert, und die Energieversorgungsquelle (VEE) für die Reihenvorspannungsgeneratoreinrichtung (16, 16a) eine Spannung in dem Bereich von -4,5 Volt bis zu -5,2 Volt liefert.

5. ECL-Gatter-Array nach Anspruch 2, 3 oder 4, wobei die Reihenvorspannungsgeneratoreinrichtung (16, 16a) wenigstens einen lateralen PNP-Transistor (QPL), einen vertikalen PNP- Transistor (QPV) und einen Stromquellentransistor (QN) aufweist.

6. ECL-Gatter-Array nach Anspruch 5, wobei der laterale PNP- Transistor (QPL) über seinen Emitter mit der ersten Energieversorgungsquelle (GND), über seine Basis mit dem Emitter des vertikalen Transistors (QPV) und über seinen Kollektor mit der Basis des vertikalen Transistors (QPV) und dem Kollektor des Stromquellentransistors (QN) verbunden ist, wobei der vertikale Transistor (QPV) über seinen Kollektor und seinen Emitter mit der Energieversorgungsquelle (VEE) der Reihenvorspannungsgeneratoreinrichtung verbunden ist und an der Basis des Stromquellentransistors (QN) eine Referenzspannung anlegbar ist und über seinen Emitter mit der Energieversorgungsquelle (VEE) der Reihenvorspannungsgeneratoreinrichtung verbunden ist, wodurch der Spiegelstrom durch den Kollektor des lateralen Transistors (QPL) proportional zu dem durch den Emitter des Stromquellentransistors (QN) fließenden Strom (Ir) ist.

7. ECL-Gatter-Array nach Anspruch 6, wobei der Emitter des Stromquellentransistors (QN) über einen Widerstand (R) mit der Energieversorgungsquelle (VEE) der Reihenvorspannungsgeneratoreinrichtung verbunden ist.

8. ECL-Gatter-Array nach Anspruch 3, 4, 5 oder 6, wobei die Reihenvorspannungsgeneratoreinrichtung (16a) eine Einrich tung aufweist, die einen Early-Effekt des lateralen PNP- Transistors (QPL) kompensiert.

9. ECL-Gatter-Array nach Anspruch 8, wobei die Reihenvorspannungsgeneratoreinrichtung (16a) ferner ein Paar erster und zweiter NPN-Transistoren (Qs, Qm) und ein Widerstandsnetzwerk (28) aufweist.

10. ECL-Gatter-Array nach Anspruch 9, wobei das Widerstandsnetzwerk (28) erste, zweite und dritte Widerstände (Ru, Rf, R1) aufweist.

11. ECL-Gatter-Array nach Anspruch 2, 3 oder 4, wobei die Reihenvorspannungsgeneratoreinrichtung (16a) dazu dient, eine Basisvorspannung (VEP) zu erzeugen, bei der ein Early- Effekt kompensiert wird und die folgendes aufweist:

einen lateralen PNP-Transistor (QPL);

einen vertikalen PNP-Transistor (QPV);

einen Stromquellentransistor (QN);

einen ersten NPN-Transistor (Qs);

einen zweiten NPN-Transistor (Qm);

und ein Widerstandsnetzwerk (28), das erste, zweite und dritte Widerstände (Ru, Rf, R1) aufweist;

wobei der laterale Transistor (QPL) über seinen Emitter mit einer ersten Energieversorgungsquelle (GND), über seine Basis mit dem Emitter des vertikalen Transistors (QPV) und über seinen Kollektor mit der Basis des vertikalen Transi stors (QPV) und dem Kollektor des Stromquellentransistors (QN) verbunden ist;

wobei der vertikale Transistor (QPV) über seinen Kollektor mit einer zweiten Energieversorgungsquelle (VEE) verbunden ist;

wobei der Stromquellentransistor (QN) über seinen Emitter mit der zweiten Energieversorgungsquelle (VEE) verbunden ist;

wobei der erste NPN-Transistor (Qs) über seinen Kollektor mit der ersten Energieversorgungsquelle (GND) und über seine Basis mit einer Referenzspannung (VX) verbunden ist;

wobei der erste Widerstand (Ru) über sein eines Ende mit dem Emitter des ersten NPN-Transistoren (Qf) und über sein anderes Ende mit dem einen Ende der zweiten und dritten Widerstände (Rf, R1) an einem Knoten verbunden ist, wobei das andere Ende des zweiten Widerstands (Rf) mit der Energieversorgungsquelle (VEF) des Ausgangsemitterfolgers verbunden ist;

wobei der zweite NPN-Transistor (Qm) über seine Basis und seinen Kollektor mit dem anderen Ende des dritten Widerstands (Rl) und mit der Basis des Stromquellentransistors (QN) und über seinen Emitter mit der zweiten Energieversorgungsquelle (VEE) verbunden ist, wodurch

der Knoten eine Spannungsantwort auf die Energieversorgungsquelle (VEF) des Emitterfolgers zum Steuern eines programmierten Stroms (Ipo) über den Kollektor des Stromquellentransistors (QN) aufweist, derart, daß der Early- Spannungswechsel in dem lateralen Transistor (QPL) kompensiert wird.

12. ECL-Gatter-Array nach einem der Ansprüche 2 bis 11, wobei die Reihenvorspannungsgeneratoreinrichtung in der Mitte der Makrozellenreihe vorgesehen ist, derart, daß der Verlust der Vorspannung der Basis-Emitter-Spannung des lateralen PNP-Transistors (Qp) minimiert wird.