DE69128757T2 - Direktzugriffspeicheranordnung mit einer aus bipolaren Transistoren ausgeführten Abfühlverstärkerschaltung - Google Patents

Description

• Freizugriffs-Speichervorrichtung mit einer durch Bipolartransistoren ausgeführten Leseverstärkerschaltung
• Die Erfindung betrifft eine Freizugriffsspeichervorrichtung und insbesondere eine Leseverstärkerschaltung, die durch Bipolartransistoren ausgeführt ist, zum Erhöhen einer Differenz im Spannungspegel auf einem Digitleitungspaar.
• Ein typisches Beispiel einer Freizugriffsspeichervorrichtung ist in Fig. 1 der zeichnungen dargestellt und umfaßt ein Speicherzellfeld 1, das durch eine Anzahl von Speicherzellen M1 bis Mn gebildet ist, die mit einer Anzahl von Digitleitungspaaren DL1 bis DLn verbunden sind. Die Speicherzellen M1 bis Mn sind vom statischen Typ mit zwei Reihenschaltungen aus Widerständen R1 und R2 und verstärkungstransistoren Q1 und Q2, die parallel zwischen einer Versorgungsspannungsleitung und einer Massenspannungsleitung geschaltet sind, und zwei Übertragungstransistoren Q3 und Q4, die zwischen das zugeordnete Digitleitungspaar und Speicherknoten N1 und N2 geschaltet sind. Die verstärkungstransistoren Q1 und Q2 und die Übertragungstransistoren Q3 und Q4 sind durch N-Kanal-Anreicherungs-Feldeffekttransistoren gebildet. Die Digitleitungspaare DL1 bis DLn sind über eine vorladungsschaltung 2 mit der Spannungsversorgungsleitung gekoppelt, und die vorderladungsschaltung 2 ist durch eine Anzahl von P-Kanal-Anreicherungs-Feldeffektransistoren Q5 ausgeführt. Wenn ein vorladesignal PC heruntergeht, schalten die P-Anreicherungsfeldeffekttransistoren Q5 gleichzeitig ein, um die zugeordneten Digitleitungspaare DL1 bis DLn vorzuladen. Dem Speicherzellfeld 1 ist ferner eine Anzahl von Wortleitungen WL1 bis WLm zugeordnet, und die Übertragungstransistoren Q3 und Q4 werden durch die zugeorndete Wortleitung WL1 oder WLm getort, die durch eine Reihenadressdekodereinheit (nicht dargestellt) betrieben wird. Wenn eine der Wortleitungen WL1 bis WLm hochgeht, werden Datenbits aus den Speicherzellen ausgelesen, die mit der ausgewählten Wortleitung verbunden sind, und geringe Unterschiede im Spannungspegel treten auf den jeweiligen zugeordneten Digitleitungspaaren DL1 bis DLn auf.
• Die Digitleitungspaare DL1 bis DLn sind mit einer Spaltenauswahlschaltung 3 verbunden, die durch eine Anzahl von Übertragungstransistoren Q61 bis Q6n gebildet ist. Die Übertragungstransistoren Q61 bis Q6n sind N-Kanal-Anreicherungsfeldeffekttransistoren und werden durch Dekodersignalleitungen CL1 bis CLN einer Spaltenadressdekodereinheit (nicht dargestellt) getort.
• Ein Datenbus (DB) besteht aus einem Paar Datenleitungen DBI und D82, und wird von den Digitleitungspaaren DLL bis DLN gemeinsam genutzt. Wenn nämlich eine der Dekodersignalleitungen OLL bis CLN hochgeht, schalten die zugehörigen Übertragungstransistoren Q61 oder Q6n ein, um das zugeordnete Digitleitungspaar DLI oder DLN mit dem Datenbus DL zu koppeln, und die geringe Differenz des Spannungspegels wird von dem zugeordneten Digitleitungspaar auf den Datenbus DB übertragen. Der Datenbus DB ist mit einem Paar Diodenelemente Dl und D2 verbunden, die ihrerseits mit einer Leseverstärkerschaltung 4 sowie mit Stromquellen CSL und C52 verbunden sind. Die Stromquellen CSI und C52 ermöglichen, daß durch sie Ströme 11 und 12 fließen. Die Leseverstärkerschaltung 4 umfaßt ein Paar N-P-N-Bipolartransistoren Q7 und Q8, die zwischen ein Paar Auslesedatenleitungen RBL und R82 und einen gemeinsamen Emitterknoten N3 geschaltet sind, und eine Stromquelle CS3, die mit dem gemeinsamen Emitterknoten N3 gekoppelt ist. Die Stromquelle CS3 wird durch ein Auswahlsignal SE aktiviert und erlaubt das Passieren eines Stroms I3. Die geringe Differenz im Spannungspegel auf dem Datenbus DB wird in einen Differenzspannungsbereich mittels der Diodenelemente D1 und D2 verschoben und verursacht unterschiedliche Ausleseströme Irb1 und Irb2, die durch die N-P-N-Bipolartransistoren Q7 und Q8 fließen.
• Die Auslesedatenleitungen RB1 und RB2 sind mit einer Ausgabedateneinheit 5 verbunden, die durch zwei Reihenschaltungen von Widerständen R3 und R4 und NPN-Bipolartransistoren Q9 und Q10 gebildet sind, die parallel zwischen die Spannungsversorgungsleitung und Stromquellen CS4 und CS5 geschaltet sind. Da die Stromquellen CS4 und CS5 das Passieren jeweiliger konstanter Ströme 14 und 15 ermöglichen, verursachen die Ausleseströme Irb1 und Irb2 Differenzen zwischen den Strömen, die jeweils durch die NPN-Bipolartransistoren Q9 und Q10 fließen, und eine große Differenz des Spannungspegels tritt zwischen den Kollektorknoten der NPN-Bipolartransistoren Q9 und Q10 auf. Die große Differenz im Spannungspegel wird an eine Ausgabepufferschaltung 6 geliefert, und die Ausgabepufferschaltung 6 liefert ein Ausgabedatensignal nach außen.
• Falls sich jedoch geringe Spannungsdifferenzen der Spannungspegel auf den Datenbussen DB1 und DB2 nicht ausreichend entwickeln, können die NPN-Bipolartransistoren Q7 und Q8der Leseverstärkereinheit 4 kaum darauf reagieren. Die Differenz des Spannungspegels wird allmählich durch die Verstärkungstransistoren Q1 und Q2 entwickelt und zum Datenbus DB weitergeleitet. Je größer die Differenz, desto länger die Zeitspanne. Die vorbekannte Leseverstärkerschaltung 4 braucht eine verlängerte Zeitspanne, bevor ein gewisser Grad der Entwicklung erzielt ist. Somit zeigt die vorbekannte Frei zugriffs spe ichervorrichtung ein Problem darin, daß eine verlängerte Zeitspanne zwischen der Auswahl der Wortleitung WL1 oder WLm und der Aktivierung der Leseverstärkereinheit 4 vergeht.
• Eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruchs 1 ist aus der DE-A-3346529 bekannt. Bei dieser Speichervorrichtung umfaßt ein Leseverstärker einen ersten Differenzverstärker und einen zweiten Differenzverstärker. Der erste Differenzverstärker umfaßt ein Paar Eipolartransistoren als Differenzeingabeelemente, die jeweils Eingabedifferenzsignale von einer MOS-Schaltung erhalten. Der zweite Differenzverstärker umfaßt ein Paar MOS-Transistoren als Differenzeingabeelemente, die jeweils Differenzausgabesignale erhalten, die von dem ersten Differenzverstärker erzeugt wurden.
• Es ist eine Aufgabe der Erfindung eine Freizugriffsspeichervorrichtung zu schaffen, die für einen Datenauslesevorgang weiter beschleunigt ist.
• Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung geschaffen, die in Anspruch 1 definiert ist; die abhängigen Ansprüche betreffen weitere Entwicklungen der Erfindung.
• Erfindungsgemäß wird vorgeschlagen, eine Vorverstärkerschaltung zwischen einem Paar untersetzungselemente und einer Differenzverstärkerschaltung vorzusehen.
• Die Merkmale und Vorteile der Freizugriffsspeichervorrichtung gemäß der vorliegenden Erfindung werden deutlicher aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen. Es zeigen:
• Fig. 1 ein Schaltungsdiagramm des Aufbaus der vorbekannten Freizugriffsspeichervorrichtung,
• Fig. 2 ein Schaltungsdiagramm der Anordnung einer Freizugriffsspeichervorrichtung gemäß der Erfindung;
• Fig. 3 einen Graphen der Stromverteilungscharakteristika in einer Differenzverstärkerschaltung, die in der Freizugriffsspeichervorrichtung gemäß Fig. 2 enthalten ist,
• Fig. 4 einen Graphen der Datenübertragungszeitspanne von den Datensignalleitungen zu einem Datenausgabeanschluß in Termen des Stromverhältnisses zwischen der Vorverstärkerschaltung und der Differenzverstärkerschaltung,
• Fig. 5 einen Graphen der Beziehung zwischen dem Verstärkungsfaktor der Vorverstärkerschaltung und dem Stromverhältnis,
• Fig. 6 einen Graphen zur Erläuterung der Zeitspanne, die für den Datenzugriff mit der Auswahl einer Wortleitung vergeht, in Termen der Differenz des Spannungspegels auf einem Digitleitungspaar, und
• Fig. 7 ein Schaitungsdiagramm der Anordnung einer weiteren Leseverstärkereinheit, die in einer erfindungsgemäßen Freizugriffsspeichervorrichtung enthalten ist.
Erstes Ausführungsbeispiel
• Bezugnehmend auf Fig. 2 der Zeichnungen ist eine Freizugriffsspeichervorrichtung vom statischen Typ auf einem einzelnen Halbleiterchip 21 gefertigt, und die statische Freizugriffsspeichervorrichtung umfaßt ein Speicherzellfeid 22, das durch eine große Anzahl von Speicherzellen M11, M1n, Mm1 und Mmn gebildet ist, wobei alle Speicherzellen M11 bis Mmn gleichen Aufbau haben. Insbesondere umfaßt jede Speicherzelle zwei Reihenschaltungen von Widerständen R11 und R12 und Verstärkungstransistoren Q11 und Q12, die parallel zwischen eine Spannungsversorgungsleitung und eine Massenspannungsleitung geschaltet sind, und Übertragungstransistoren Q13 und Q14, die jeweils mit Speicherknoten N11 und N12 verbunden sind. Die Verstärkungstransistoren Q11 und Q12 und die Übertragungstransistoren Q13 und Q14 sind durch N-Kanai-Anreicherungs-Feldeffekttransistoren gebildet, und ein Datenbit wird in den Speicherknoten N11 und N12 in Form einer Differenz im Spannungspegel gespeichert.
• Dem Speicherzellfeld 22 ist eine Anzahl von Wortleitungen WL11 bis WL1m für die Reihen der Speicherzellen M11 bis Mmn, als auch eine Anzahl von Digitleitungspaaren DL1 bis DLn für die Spalten der Speicherzellen M11 bis Mmn zugeordnet, und die Übertragungstransistoren Q13 und Q14 werden durch die zugeordneten Wortleitungen WL1 bis WLm getort. Die Ubertragungstransitoren Q13 und Q14 sind weiterhin mit dem zugeordneten Digitleitungspaar DL1 oder DLn verbunden und liefern einen Datenweg zwischen dem zugeordneten Digitleitungspaar DL1 oder DLn und den Speicherknoten N11 und N12 bei Aktivierung durch die Wortleitung. Obwohl in den Zeichnungen nicht dargestellt ist, ist eine Reihenadressdekodereinheit mit den Wortleitungen WL1 bis WLm verbunden, die selektiv auf Basis von Reihenadressbits aktiviert wird.
• Die Digitleitungspaare DL1 bis DLn sind mit einer Vorladeeinheit 23 verbunden, und die Voriadeeinheit 23 ist durch P-Kanal-Anreicherungs-Feldeffekttransistoren gebildet, die zwischen die Quelle des Versorgungsspannungspegels und die Digitieitungspaare DL1 bis DLn geschaltet sind. Die P-Kanal-Anreicherungsfeideffekttransistoren, die die Vorladeeinheit 23 bilden, sprechen auf ein Vorladesignal PC an und laden die zugeordneten Digitleitungspaare DL1 bis DLn vor und gleichen sie aus. Die Digitleitungspaare DL1 bis DLn enden an einer Spaltenauswahischaltung 24, und die Spaltenauswahischaltung 24 ist durch N-Kanal-Anreicherungs-Feideffekttransistoren gebildet, ähnlich der der vorbekannten Freizugriffsspeichervorrichtung. Dekodersignalleitungen CL1 bis CLn werden selektiv durch eine Spaltenadressdekodereinheit (nicht dargestellt) getrieben, und die Spaltenauswahleinheit 24 koppelt eins der Digitieitungspaare DL1 bis DLn mit einem Datenbus DB abhängig von der ausgewählten Dekodersignalleitung.
• Der Datenbus DB besteht aus einem Paar Datensignalleitungen Dbll und DB12, und eine Untersetzungsschaltung 25 ist dem Datenbus DB zugeordnet. In diesem Fall ist die Untersetzungsschaitung 25 durch ein Paar Diodenelemente D11 und D12 gebildet. Eine Leseverstärkerschaltung 26 hat zwei Sätze von Eingangsknoten und umfaßt eine Vorverstärkerschaltung 26a, die den Sätzen der Eingangsknoten zugeordnet ist, und eine Differenzverstärkerschaltung 26b, die durch die Vorverstärkerschaltung 26a betrieben wird. Ein Satz von Stromquellen CS11 und CS12 ist weiterhin mit den Kathoden der Diodenelemente D11 und D12 gekoppelt, und Ströme I11 und I12 fließen jeweils in die Stromquellen CS11 und CS12.
• Die Vorverstärkerschaltung 26a umfaßt eine erste Reihenschaltung aus einem ersten und einem zweiten NPN-Bipolartransistor Q13' und Q14', die zwischen die Spannungsversorgungsleitung und einen ersten gemeinsamen Emitterknoten N13, der einer Konstantstromqueile CS13 zugeordnet ist, geschaltet ist, und eine zweite Reihenschaltung aus einem dritten und einem vierten NPN-Bipolartransistor Q15 und Q16, die zwischen die Spannungsversorgungsleitung und den gemeinsamen Emitterknoten N13 geschaltet ist. Die Emitterknoten N14 und N15 dienen als ein Paar Ausgabeknoten der Vorverstärkerschaltung 26a, und die Konstantstromquelle CS13 erlaubt den Durchfluß eines Stroms I13. Die Basisknoten des ersten bis vierten NPN-Bipoiartransistors Q13' bis Q16 schaffen zwei Sätze von Eingangsknoten der Vorverstärkerschaltung 26a, und die Anoden und Kathoden sind jeweils mit den Basisknoten des ersten und des dritten NPN-Bipolartransistors Q13 und Q15 verbunden und mit den Basisknoten des zweiten und vierten NPN-Bipolartransistors Q16 und Q14'. Die so aufgebaute Vorverstärkerschaltung 26a beginnt automatisch mit dem Vergrößern einer geringen Spannungsdifferenz im Spannungspegel zwischen den Datensignalleitungen D11 und D12. Insbesondere wird jeder der Basis-Emitter- Spannungspegei Vbe des ersten und des dritten NPN-Bipolartransistors Q13 und Q15 durch den Anteil des Koliektorstroms des zugeordneten zweiten oder vierten NPN-Bipolartransistors Q14' oder Q16 bestimmt. Da der Basisstrom hinsichtlich des Kollektorstroms vernachlässigbar ist, wird die Differenz des Spannungspegels zwischen den Emitterknoten N14 und N15 DV durch Gleichung 1 ausgedrückt, unter der Annahme, daß die Basis-Emitter-Spannungspegel des ersten und des dritten NPN-Bipolartransistors Q13' und Q15 Vbe[Q13', Q15] die Basis-Emitter-Spannungspegel des zweiten und des vierten NPN-Bipolartransistors Q14' und Q16 Vbe[Q14', Q16] und die Vorwärtsvorspannungspegel der Diodenelemente D11 und D12 Vf[D11, D12] näherungsweise einander gleich sind.
• dV[N14 - N15] = V[N14] - V[N15]
• = {V[DB11] - Vbe[Q13']} -
• {V[DB12] - Vbe[Q15]}
• = {V[DB11] - Vbe[Q14']} -
• {V[DB12] - Vbe[Q16]}
• = dV[DB11 - DB12] +
• dVbe[Q16 - Q14']
• - dV[DB11 - DB12] +
• dV[DDB1 - DDB2]
• = 2dV[DB11 - DB12] Gleichung 1
• Wobei dV eine Differenz des Spannungspegels ist, dV[DB11 - DB12] eine geringe Differenz im Spannungspegel zwischen den Datensignalleitungen DB11 und DB12 ist und dV[DDB1-DDB2] eine Differenz im Spannungspegel zwischen den Kathoden der Diodeneiemente D11 und D12 ist. Gleichung 1 lehrt uns, daß die Differenz des Spannungspegeis zwischen den Emitterknoten N14 und N15 doppelt so groß ist wie die Differenz im Spannungspegel zwischen den Datensignalleitungen DB11 und DB12.
• Die Differenzverstärkerschaltung 26b umfaßt einen fünften und einen sechsten NPN-Bipolartransistor Q17 und Q18, die parallel zwischen ein Paar Datenausieseleitungen RB11 und RB12 und einen gemeinsamen Emitterknoten N16 geschaltet sind, der einer Konstantstromquelle CS14 zugeordnet ist, und die Konstantstromquelle CS14 wird mit einem Aktivierungssignal SE aktiviert, das den Durchfluß eines Stromes I14 ermöglicht. Die Basisknoten des fünften und des sechsten NPN-Bipolartransistors Q17 und Q18 sind mit den Emitterknoten N14 und N15 der ersten und dritten NPN-Bipolartransistoren Q13' und Q14 gekoppelt, und die Differenz des Spannungspegeis zwischen den Emitterknoten N14 und N15 führt zu einer großen Stromdifferenz zwischen den Datenausleseleitungen RB11 und RB12. Irb11 und Irb12 stehen für die Kollektorströme der fünften und sechsten NPN-Bipolartransistoren Q17 und Q18. In diesem Fall dienen die Vorverstärkerschaltungen A und die Differenzverstärkerschaitung 26b als erste bzw. zweite Verstärkerschaltung
• Die Differenzverstärkerschaltung 26b dividiert den Strom I14 proportional zwischen den Datenausleseleitungen RB11 und RB12 abhängig von der Differenz des Spannungspegels zwischen den Emitterknoten N14 und N15. Fig. 3 zeigt die Stromverteilungscharakteristika der Differenzverstärker schaltung 26b und der vorbekannten Leseverstärkerschaltung 4, die in Fig. 1 dargestellt ist. Der Graph RBa gibt die Ströme Irb1 und Irb11 an, und der Graph RBb steht für die Ströme Irb2 und Irb12. Die Differenz des Spannungspegels zwischen den Basisknoten der NPN-Bipolartransistoren Q7 und Q8 ist durch dvp angegeben, und dvi gibt die Differenz des Spannungspegels zwischen den Basisknoten der fünften und sechsten NPN-Bipolartransistoren Q17 und Q18 an. Die Differenz des Spannungspegels dVp bei der vorbekannten Leseverstärkerschaltung 4 ist mit etwa 16 mV bezeichnet, und der Strom I14 wird zwischen den Kollektorströmen Irb1 und Irb2 verteilt. Das Verhältnis Rp zwischen den Koliektorströmen Irb1 und Irb2 beträgt etwa 62%. Jedoch sollten Fluktuationen von Prozeßparametern berücksichtigt werden, und die Minimaldifferenz dVp(min) und die Maximaidifferenz dVp(max) werden zu 42 mV bzw. 79 mV abgeschätzt. Die Minimaldifferenz dVp(min) von 42 mV resultiert in einem Minimalverhältnis Rp(min) zwischen den Kollektorströmen Irb1 und Irb2 von etwa 47%, und das Minimalverhältnis Rp(min) liefert die Beschränkung der vorbekannten Leseverstärkereinheit 4. Mit anderen Worten verbleibt die vorbekannte Leseverstärkerein- -heit 4 inaktiv, bis die geringe Differenz auf dem Datenbus DB auf 60 mV verstärkt wird, weil die Fluktuation die geringe Differenz bis zu 42 mV vermindern kann.
• Andererseits verdoppelt die Vorverstärkerschaltung 26a die geringe Differenz zwischen den Datensignalleitungen DB11 und DB12. Dies bedeutet, daß die Differenz des Spannungspegeis DVi zwischen den Basisknoten der fünften und sechsten NPN-Bipolartransistoren Q17 und Q18 ebenso doppelt so groß ist wie die Differenz dvp. Selbst wenn die geringe Differenz zwischen den Datensignalleitungen DB11 und DB12 als etwa 60 mV ausgewiesen wird, wird die Differenz dvi auf etwa 120 mV erhöht, und das Verhältnis zwischen den Kollektorströmen Irb11 und Irb12 beträgt etwa 90%. Falls die Minimaldifferenz dVi (min) zu 42 mV angenommen wird, ähnlich wie bei der vorbekannten Freizugriffsspeichervorrichtung, beträgt das Verhältnis zwischen den Kollektorströmen Irb11 und Irb12 etwa 78%, und eine große Marge ist der erfindungsgemäßen Leseverstärkereinheit 26 mitgegeben. Eine derartig große Marge erlaubt es, daß die Leseverstärkerschaltung 26 beginnt, bevor sie 60 mV erreicht, und beschleunigt die Leseverstärkung.
• Die das erste Ausführungsbeispiel bildende Freizugriffsspeichervorrichtung umfaßt eine Ausgangsschaltung 27, die mit dem Paar Datenausieseleitungen RB11 und RB12 gekoppelt ist, und die Ausgabeschaltung 27 wird durch eine dritte Reihenschaltung eines Widerstandes R13 und eines siebten NPN-Bipolartransistors Q19 gebildet, die zwischen die Spannungsversorgungsleitung und eine Konstantstromquelle CS15 geschaltet ist, und eine vierte Reihenschaitung aus einem Widerstand R14 und einem achten NPN-Bipolartransistor Q20, die zwischen die Spannungsversorgungsleitung und eine Konstantstromquelie CS16 geschaltet ist. Die Datenausleseleitungen RB11 und RB12 sind jeweils mit den Emitterknoten der NPN-Bipolartransistoren Q19 und Q20 verbunden, und die Kollektorknoten der NPN-Bipolartransistoren Q19 und Q20 sind mit einer Zwei-Eingangs-Ausgabepufferschaltung 28 verbunden. Die Konstantstromquellen CS15 und CN16 ermöglichen den Durchfluß von Strömen I15 und I16. Da Ströme auf den Datenausleseleitungen RB11 und RB12 in die zugeordnete Konstantstromquellen CS15 und CN16 fließen, werden Ströme, die in die NPN-Bipolartransistoren Q19 und Q20 fließen, in unterschiedlichem Maß beschränkt, und eine Differenz des Stroms wird in eine große Differenz des Spannungspegeis an den Kollektorknoten der NPN-Bipolartransistoren Q19 und Q20 gewandelt. Die große Differenz im Spannungspegel wird von den Kollektorknoten zur Ausgabepufferschaltung 28 übertragen, und die Zweieingangs-Ausgabepufferschaitungen 28 erzeugt ein Ausgabedatensignal an ihrem Ausgabeknoten.
• Fig. 4 zeigt die Datendurchgangszeitspanne vom Datenbus DB zum Ausgabeknoten OUT in Termen des Stromverhältnisses zwischen I13 und I14. Da nur der Strom 13 durch die Konstantstromquelle CS3 fließt, gibt es kein Konzept des Stromverhältnisses in der vorbekannten Leseverstärkerschaltung 4, und die Datendurchgangszeitspanne wird durch unterbrochene Linien angezeigt. Die vorbekannte Leseverstärkerschaitung 4 und die zugeordnete Datenausgabepufferschaltung 5 benötigen etwa 2,5 Nanosekunden, um das Datenbit auf den Datenbus DB an den Ausgabeknoten zu übertragen. Die durchgezogene Linie zeigt die Variation der Datendurchgangszeitspanne an. Während das Stromverhäitnis (I13/I14) geringer als 0,4 ist, ist die Datendurchgangszeitspanne länger als beim Stand der Technik. Der Grund, warum die Datendurchgangszeitspanne langsam ist, liegt darin, daß die Schaitgeschwindigkeit der Vorverstärkerschaltung 26a vermindert ist. Die verminderte Schaltgeschwindigkeit der Vorverstärkerschaltung 26a vermindert den Verstärkungsfaktor GN, wie in Fig. 4 dargestellt ist, da die Basisströme des fünften und des sechsten NPN-Bipolartransistors Q17 und Q18 nicht vernachlässigbar sind. In Fig. 5 zeigen unterbrochene Linien das Verhältnis zwischen dem Datenbus DB und dem Basisknoten der NPN-Bipolartransistoren Q7 und Q8. Falls jedoch das Verhältnis (I13/I14) 0,4 übersteigt, übertragen die Leseverstärkereinheit 26, die Ausgangsschaltung 27 und die Datenpufferschaltung 28 das Datenbit auf dem Datenbus DB schneller als beim Stand der Technik. Wenn das Verhältnis (I13/I14) etwa 0,5 erreicht, ist die Datendurchgangszeitspanne um 0,2 Nanosekunden schneller als beim Stand der Technik. Auf diese Weise vermindert das kleine Stromverhältnis I13/I14 die Datenübertragungszeitspanne. Die Variation der geringen Differenz auf dem Datenbus DB ist jedoch langsamer als die Antwortgeschwindigkeit der Vorverstärkerschaltung 26a in einer tatsächlichen großformatigen Freizugriffsspeichervorrichtung, und aus diesem Grund beschleunigt die Vorverstärkerschaitung 26a die Datenübertragungszeitspanne ohne andere Nachteile.
• Im folgenden wird eine Beschreibung des Schaltungsverhaltens der Freizugriffsspeichervorrichtung unter der Annahme gegeben, daß auf ein Datenbit zugegriffen wird, das in der Speicherzelle M11 gespeichert ist. Zunächst spricht die Vorladeschaltung 23 auf das Vorladesignal PC an und lädt die Digitleitungspaare DL1 bis DLn vor und gleicht sie aus. Als nächstes wird die Wortleitung WL1 angehoben, und die Übertragungstransistoren Q13 und Q14 der Speicherzeilen M11 bis M1n schalten gleichzeitig an, um zu ermöglichen, daß die in den Speicherzeilen M11 bis M1n gespeicherten Datenbits auf das zugeordnete Digitleitungspaar DL1 bis DLn ausgelesen werden können. Die Dekodersignalleitung CL1 bewirkt, daß die Spaltenauswahischaltung 24 die geringe Differenz von dem Digitieitungspaar DB11 auf die Datensignalleitungen DB11 und DB12 überträgt, und die Diodenelemente D11 und D12 verschieben die Spannungspegel der geringen Differenz. Die geringe Differenz und die pegelverschobene geringe Differenz werden der Vorverstärkerschaltung 26a zugeführt, und die Vorverstärkerschaltung 26a liefert der Differenzverstärkerschaltung 26b eine Differenz im Spannungspegel, die doppelt so groß ist wie die geringe Differenz auf dem Datenbus DB. Die Differenzverstärkerschaltung 26b spricht auf die Differenz an ihrem Basisknoten an und erzeugt eine Differenz im Strom zwischen den Datenausleseleitungen RB11 und RB12. Die Stromdifferenz wird mittels der Ausgabeschaltung 27 in eine Differenz des Spannungspegeis gewandelt, und die Ausgabepufferschaltung 28 erzeugt das Datenausgabesignal, das das aus der Speicherzelle M11 ausgelesene Datenbit angibt. Da die Leseverstärkerschaltung 26 mit der Erhöhung beginnt, bevor sie 60 mV erreicht, wird das Datenbit auf dem Datenbus DB schnell zur Ausgabedatenpufferschaltung 28 übertragen, und die Zugriffsgeschwindigkeit wird sicher verbessert.
• Im allgemeinen ist wegen der Länge und der Auffächerung ein großer Anteil von Parasitärkapazität mit einem Digitleitungspaar und einem Datenbus gekoppelt. In einer statischen 256K- oder 1M-Freizugriffsspeichervorrichtung wird die Parasitärkapazität zu 2 bis 5 PF abgeschätzt. Um einen Hochgeschwindigkeitszugriff zu erreichen, ist es für die Leseverstärkereinheit 26 erforderlich, so früh wie möglich mit der Verstärkung zu beginnen. Mit anderen Worten ist die Zugriffsgeschwindigkeit abhängig von der Entwicklung der geringen Differenz auf einem ausgewählten Digitleitungspaar. Falls die Leseverstärkerschaltung 26 aktiviert wird, bevor sich die geringe Differenz nicht ausreichend entwickelt hat, wird die Zugriffsgeschwindigkeit erhöht. Fig. 6 zeigt die Zeitspanne von der Auswahl einer Wortleitung bis zur Erzeugung eines Ausgabedatensignals in Termen der geringen Differenz auf einem ausgewählten Digitleitungspaar. Wie vorstehend beschrieben wurde, wird die geringe Differenz kaum unter 60 mV in der bekannten Freizugriffsspeichervorrichtung abgesenkt. Die Freizugriffsspeichervorrichtung gemäß der Erfindung erlaubt jedoch der Leseverstärkerschaltung 26 mit dem Verstärken zu beginnen, wenn die geringe Differenz etwa 30 msec erreicht, und die Zeitspanne wird um etwa 2 nsec verringert. Dies bedeutet, daß die Zugriffsgeschwindigkeit etwa 25 % verbessert wird.
Zweites Ausführungsbeispiel
• Bezugnehmend auf Fig. 7 der Zeichnungen ist eine Leseverstärkereinheit 31 dargestellt, die in einer weiteren Freizugriffsspeichervorrichtung enthalten ist. In diesem Fall wird die Untersetzungsschaltung 32 durch Widerstände R21 und R22 gebildet. Die Leseverstärkerschaltung 31 hat einen ähnlichen Aufbau zu der des ersten Ausführungsbeispiels mit Ausnahme der Widerstände R23 und R24, und die Bauteile der Leseverstärkereinheit 31 sind mit denselben Bezugsziffern wie in Fig. 2 ohne eine detaillierte Beschreibung versehen. Da die Widerstandswerte der Widerstände R21 und R22 willkürlich ausgewählt sind, kann die Vorverstärkerschaitung 31a eine große Differenz erreichen, die mehr als doppelt so groß ist wie die große Differenz auf dem Datenbus DB. Angemessene Widerstandswerte sind für die Widerstände R23 und R24 vorgesehen, und dementsprechend verhalten sich die NPN- Bipolartransistoren Q14' und Q16 nicht im gesättigten Zustand.
• Die Vorverstärkerschaltung 3ia erzielt einen größeren Verstärkungsfaktor als die Vorverstärkerschaitung 26a und kann weiterhin die Zugriffsgeschwindigkeit und die Stabilität verbessern.

Claims (5)

1. Halbleiterspeichervorrichtung, die auf einem einzelnen Halbleiterchip (21) hergestellt ist, mit:

einer Anzahl von Speicherzeilen (M11 bis Mmn), die in Reihen und Spalten angeordnet sind und jeweils Datenbits an Drainknoten (N11 N12) von Feldeffekttransistoren (Q11, Q12) speichern, die Teile der Anzahl von Speicherzeilen bilden,

einer Anzahl von Digitleitungspaaren (DL1 bis DLn), die jeweils den Spalten der Anzahl von Speicherzellen zugewiesen sind und mit den zugeordneten Speicherzellen verbunden sind,

einer Anzahl von Wortleitungen (WL1 bis WLn), die jeweils den Reihen der Speicherzellen zugeordnet sind und mit den zugeordneten Speicherzellen verbunden sind, um es selektiv den Speicherzellen zu ermöglichen, mit den zugeordneten Digitleitungspaaren zu koppeln, wodurch graduell geringe Differenzen, die die Datenbits anzeigen, auf den zugeordneten Digitieitungspaaren entwickelt werden,

einer Spaltenauswahleinheit (24), die durch Feldeffekttransistoren gebildet ist und selektiv die Anzahl der Digitleitungspaare mit einem Paar Datensignalleitungen (DB11/DB12) zum Übertragen einer der kleinen Differenzen dorthin koppelt,

einer Leseverstärkereinheit (26; 31), die auf diese eine der geringen Differenzen anspricht und eine erste Differenzverstärkungsschaltung (26a; 31a) aufweist, die durch Bipolartransistoren (Q13, Q14, Q15, Q16) gebildet ist und zwischen eine Versorgungsspannungsleitung und eine erste Konstantstromquelle (CS13) geschaltet ist, um eine vergrößerte Differenz im Spannungspegel zu erzeugen, und eine zweite Differenzverstärkungsschaltung (26b) mit einem Paar Eingangsknoten, die mit der vergrößerten Differenz im Spannungspegel versorgt werden,

einer Ausgabedatenpuffereinheit (27, 28) zur Erzeugung eines Ausgabedatensignals,

dadurch gekennzeichnet, daß

die Ausgabedatenpuffereinheit mit einem Paar Auslesedatenleitungen gekoppelt ist und auf eine große Differenz im Strom anspricht,

ein Paar Untersetzungselemente (DL11, D12; R21, R22) vorgesehen ist, die jeweils mit dem Paar der Datensignalleitungen gekoppelt sind und jeweilige Eingabeknoten und jeweilige Ausgabeknoten aufweisen,

die erste Differenzverstärkerschaltung zwei Sätze von Eingangsknoten aufweist, wobei einer mit den Eingangsknoten des Paares der Untersetzungseiemente verbunden ist und der andere mit den Ausgabeknoten des Paares der Untersetzungs elemente (D11, D12; R21, R22), wodurch die eine der geringen Differenzen vergrößert wird,

die erste Differenzverstärkungsschaltung (26a; 31a) weiterhin Ausgabeknoten (N14, N15) aufweist, die durch erste Mittel (Q13, Q15) selektiv geschoben und gezogen werden, die durch einen der beiden Sätze von Eingangsknoten gesteuert werden und durch zweite Mittel (Q14, Q16) beeinflußt werden, die durch den anderen der beiden Sätze von Eingangsknoten gesteuert werden, so daß einer der Ausgabeknoten, der durch die ersten Mittel geschoben wird, durch die zweiten Mittel gezogen wird und der andere der Ausgangsknoten, der durch die ersten Mittel gezogen wird, durch die zweiten Mittel geschoben wird,

die zweite Differenzverstärkerschaltung durch Bipolartransistoren (Q17, Q18) gebildet ist und zwischen das Paar der Auslesedatenleitungen und eine zweite Konstantstromquelle (CS14) geschaltet ist, wobei die zweite Differenzverstärkerschaltung die große Differenz im Strom zwischen dem Paar der Aus lesedatenleitungen erzeugt.

2. Haibleiterspeichervorrichtung nach Anspruch 1, wobei die beiden Untersetzungselemente Diodenelemente (D11, D12) sind und wobei die erste Differenzverstärkerschaltung eine Reihenschaitung eines ersten Bipolartransistors (Q13'), eines Ausgabeknotens (N14) und eines zweiten Bipoiartransistors (Q14') aufweist, die zwischen die Versorgungsspannungsleitung und die erste Konstantstromquelle geschaltet ist, und eine Reihenschaltung eines dritten Bipolartransistors (Q15), eines Ausgabeknotens (N15) und eines vierten Bipolartransistors (Q16) aufweist, die zwischen die Spannungsversorgungsleitung und die erste Konstantstromquelle geschaltet ist, wobei die Eingabeknoten der Untersetzungselemente jeweils mit den Basisknqten des ersten und des dritten Bipoiartransistors gekoppelt sind und wobei die Ausgabeknoten der Untersetzungselemente jeweils mit den Basisknoten des zweiten und des vierten Bipolartransistors gekoppelt sind.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die zweite Differenzverstärkerschaltung einen fünften und sechsten Bipolartransistor (Q17, Q18) aufweist, die pärallel zwischen die beiden Auslesedatenleitungen und die zweite Konstantstromquelle geschaltet ist, wobei die Basisknoten des fünften und des sechsten Bipoiartransistors jeweus mit den Ausgabeknoten der ersten Differenzverstärkerschaltung gekoppelt sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Untersetzungselemente jeweils durch erste und zweite Widerstände (R21, R22) gebildet sind und wobei die erste Differenzverstärkerschaltung eine Reihenschaitung eines siebten Bipolartransistors (Q13'), eines dritten Widerstandes (R23), eines Ausgabeknotens (N14) und eines achten Bipolartransistors (Q14') aufweist, die zwischen die erste Versorgungsspannungsieitung und die erste Konstantstromquelle geschaltet ist, und eine Reihenschaltung eines neunten Bipolartransistors (Q15), eines vierten Widerstands (R24), eines Ausgabeknotens (N15) und eines zehnten Bipoiartransistors (Q16) aufweist, die zwischen die Versorgungsspannungsleitung und die erste Konstantstromquelle geschaltet ist, wobei die Eingabeknoten der Untersetzungselemente jeweils mit den Basisknoten des siebten und des neunten Bipolartransistors gekoppelt sind und wobei die Ausgabeknoten der Untersetzungseiemente jeweils mit den Basisknoten des achten und des zehnten Bipolartransistors gekoppelt sind.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die zweite Differenzverstärkerschaltung einen elften und einen zwölften Bipolartransistor (Q17/Q18) aufweist, die parallel zwischen das Paar der Auslesedatenleitungen und die zweite Konstantstromqueiie geschaltet sind, wobei die Basisknoten des elften und des zwölften Bipoiartransistors jeweils mit den Ausgabenknoten der ersten Differenzverstärkerschaltung gekoppelt sind.