CN101807422B

CN101807422B - 读出放大电路

Info

Publication number: CN101807422B
Application number: CN 201010133575
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-03-26
Filing date: 2010-03-26
Publication date: 2013-03-20
Anticipated expiration: 2030-03-26
Also published as: CN101807422A

Abstract

一种读出放大电路，包括差分放大电路和带隙电流补偿电路，其中带隙电流补偿电路具有输入节点和输出节点，带隙电流补偿电路的输入电流源为带隙参考电流源I_BGR，电流I_BGR经带隙电流补偿电路反馈至其输出节点，所选存储单元的读取数据经带隙电流补偿电路提供的带隙参考电流I_BGR补偿后，经由查分放大电路反馈到读出节点，与参考电流Iref进行比较，并根据比较结果输出相应的输出信号。该读出放大电路在克服要保证读出放大电路正常工作对电源电压使用范围的限制的同时，有效补偿了由于长沟到效应引起的带隙电流，使得从所选存储单元读取的数据更为精准，在有效提高读出放大电路读取速度的同时，进一步保证其读取结果的可靠性。

Description

读出放大电路

技术领域

本发明涉及存储器读取结构，具体涉及一种读出放大器结构，属于存储器技术领域。

背景技术

许多电子电路都用到读出放大器。电性的差动读出放大器接收两路输入信号，并生成以输入信号间关系为特征的输出信号。随着普通电子器件工作电源电压的减小，现有读出放大电路开始遇到瓶颈。

图1为现有读出放大电路示意图。如图1所示，Ym为所选定的存储单元，其具有寄生电容Cb1。此时，存储单元Ym所在行的字线压降V_WL为高电压，由MOS晶体管Y1、Y2、Y3组成的选通电路导通，即选通信号YA、YB、YC均为高压信号，存储单元Ym上的存储信号被读取。晶体管Ms和运放I₁组成电压控制电路，晶体管Ms的源端与晶体管M1的源端连接，晶体管M1和晶体管M2组成一差分放大电路，流经存储单元Ym的电流作为该差分放大电路的输入电流，并表现为经由晶体管M2流出的输出电流，经由B点与参考电流Iref进行比较，根据比较结果，输出相应的输出信号DOUT。该读出电路中，差分放大电路输入端A点的电压V_A＝V_DD-Vth(m1)-Vdssat，其中，V_DD为电源电压，V th(m1)为晶体管M1的阈值电压，Vdssat为漏饱和电压。由此可知，A点电压即为存储单元Ym所处位线电压，且该电压受到晶体管M1阈值电压的限制。由于存储器的位线要保证一定的读出电流，因此位线电压必须达到特定的电压值，要使得读出放大电路正常工作，则A点电压不可低于该特定电压值，由上述分析可知，A点电压受到晶体管M1阈值电压的限制，随着电源电压的减小，这种读出放大电路结构严重限制了电源电压的使用范围。

为了克服这一问题，现有技术中提出了采用阈值电压钳制法代替高增益反馈法来控制位线电压的思路，从而降低晶体管阈值电压对位线电压的限制作用，图2即为改进型读出放大电路结构图。如图2所示，晶体管M1和晶体管M2组成差分放大电路201，其输入电流源为带隙参考电流I_BGR，通过差分放大电流201的作用将A点的电压转移到B点，B点电压即为存储单元所处位线电压，流经晶体管M2的电流即为带隙参考电流I_BGR，晶体管M3起到位线电压控制作用，流经晶体管M3的电流I₃＝I_Cell-I_BGR，其中，I_cell为存储单元Ym的输出电流，I_BGR为带隙参考电流，即在差分放大电路201的作用下，存储单元Ym的带隙电流被滤除，更为准确的读取流经存储单元Ym的电流值。晶体管M4为转换器晶体管，将流经M3的存储单元Ym读取电流转换为晶体管M5和晶体管M6组成的差分放大电路202的输入电流，并经由晶体管M6输出，流经C点，与参考电流Iref进行比较，根据比较结果，输出相应的输出信号DOUT。在该读出放大电路结构中，由于晶体管M2的电压可小于阈值电压，晶体管阈值电压对电源电压的限制作用得到一定的缓解，然而，该结构还存在以下缺点：(1)引入了更多的自偏置电流，使得存储单元读取电流增大，从而影响读取结果的可靠性；(2)由于晶体管M2必须工作在饱和区，B点的电压(即位线电压)仍然受到晶体管M2的漏饱和电压Vdssat的限制，随着常规半导体器件工作电压的进一步减小，该电路正常工作所需的电源电压受到限制；(3)采用阈值电压钳制法代替高增益反馈法来控制位线电压有可能会引起预充电过充现象，降低了存储单元数据读取速度；(4)由于沟道长度调制效应，带隙参考电流I_BGR不能由晶体管M3准确的表现为晶体管M4的镜像电流，从而影响读取结果的可靠性。

发明内容

本发明要解决的技术问题是，提供一种读出放大电路，克服了现有读出放大电路对电源电压使用范围的限制，使得存储单元的工作电压得以进一步降低，并进一步提高读取数据的精准性，在提高电路读取速度，保证读取结果的可靠性。

为解决上述技术问题，本发明提供的读出放大电路包括差分放大电路100和带隙电流补偿电路200，其中带隙电流补偿电路200具有输入节点A和输出节点B，带隙电流补偿电路200的输入电流源为带隙参考电流源I_BGR，电流I_BGR经带隙电流补偿电路200反馈至其输出节点B，所选存储单元的读取数据经带隙电流补偿电路200补偿后，经由差分放大电路100反馈到读出节点C，与参考电流Iref进行比较，判断输出结果。

本发明提供的读出放大电路中，差分放大电路100包括第一晶体管M301和第二晶体管M302，且差分放大电路100的输出端与读出节点C相连接；而带隙电流补偿电路200则包括：(1)镜像电流源电路200a，包括第三晶体管M303和第四晶体管M304，该镜像电流源电路200a还具有第一输入节点D和第二输入节点E；(2)第一运算放大器I₃₀₁，其同相输入端和反相输入端分别连接镜像电流源电路200a的第一输入节点D和第二输入节点E；(3)第五晶体管M305，连接在第二输入节点E和带隙电流补偿电路200的输出节点B之间，该第五晶体管M305的栅极与第一运算放大器I₃₀₁的输出端相连；(4)第六晶体管M306，连接在第一输入节点D和带隙电流补偿电路200的输入节点A之间，该第六晶体管M306的栅极与第三晶体管M303和第四晶体管M304的栅极连接在一起。

本发明提供的读出放大电路还包括电压控制电路300，该电压控制电路300包括第七晶体管M307和第二运算放大器I₃₀₂，其中，第七晶体管M307连接到带隙电流补偿电路200输出节点B，而第二运算放大器I₃₀₂的输同相输入端和反相输入端分别连接所述第七晶体管M307的源极和参考电压源Vref，其输出端连接第七晶体管M307的栅极。

本发明提供的读出放大电路还包括第八晶体管M308和第九晶体管M309，其中，第八晶体管M308连接在带隙电流补偿电路200的输出节点B处，起到位线电压控制所用；第九晶体管M309连接在差分放大电路100的输入端，为转换器晶体管，其栅极与第八晶体管M308栅极连接在一起。

本发明提供的读出放大电路中，第一晶体管M301～第六晶体管M306均为PMOS晶体管，而第七晶体管M307、第八晶体管M308及第九晶体管M309则为NMOS晶体管。

本发明提供的读出放大电路中，第一运算放大器I₃₀₁使得第三晶体管M303、第四晶体管M304和第五晶体管M305均工作在线性区，且第四晶体管M304和第五晶体管M305上的压降均小于200mV。

本发明的技术效果是，通过引入带隙电流补偿电路200，并在镜像电流源电路200a的两输入节点处和第五晶体管M305之间引入一高增益运算放大器I₃₀₁，使得镜像电流源电路200a的第一输入节点D和第二输入节点E具有相同的电压，且第三晶体管M303和第四晶体管M304具有相同的电流，从而将带隙参考电流I_BGR精确的反馈到带隙电流补偿电路的输出节点B，提高了对所选存储单元读取数据的精准性。又由于在高增益运算放大器I₃₀₁的作用下，第三晶体管M303、第四晶体管M304和第五晶体管M305均工作在线性区，第四晶体管M304和第五晶体管M305上的压降非常小，通常小于200mV，这就使得带隙电流补偿电路200输出节点B的电压与电源电压非常接近，克服了要保证读出放大电路正常工作对电源电压使用范围的限制。此外，由于第一运算放大器I₃₀₁的高增益作用，第四晶体管M304和第五晶体管M305的输出阻抗较小，防止了沟道长度调制效应的发生，从而有效提高读出放大电路的读取速度，进一步保证其读取结果的可靠性。

附图说明

图1为现有读出放大电路示意图；

图2为现有读出放大电路改进示意图；

图3为本发明提供的读出放大电路示意图。

具体体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图3为本发明提供的读出放大电路示意图。

如图3所示，读出放大电路包括：

(1)差分放大电路100，包括第一晶体管M301和第二晶体管M302，其输出端与读出节点C相连接；

(2)带隙电流补偿电路200，具有输入节点A和输出节点B，其输入为带隙参考电流源I_BGR，电流I_BGR经带隙电流补偿电路200反馈至其输出节点B，该带隙电流补偿电路200包括：

(a)镜像电流源电路200a，包括第三晶体管M303和第四晶体管M304，该镜像电流源电路200a还具有第一输入节点D和第二输入节点E；

(b)第一运算放大器I₃₀₁，其同相输入端和反相输入端分别连接镜像电流源电路200a的第一输入节点D和第二输入节点E；

(c)第五晶体管M305，连接在第二输入节点E和带隙电流补偿电路200的输出节点B之间，该第五晶体管M305的栅极与第一运算放大器I₃₀₁的输出端相连；

(d)第六晶体管M306，连接在第一输入节点D和带隙电流补偿电路200的输入节点A之间，该第六晶体管M306的栅极与第三晶体管M303和第四晶体管M304的栅极连接在一起。

其中，第一晶体管M301、第二晶体管M302、第三晶体管M303、第四晶体管M304、第五晶体管M305、第六晶体管M306均为PMOS晶体管。

进一步地，读出放大电路还包括连接到读出节点C的参考电流源Iref以及电压控制电路300。该电压控制电路300包括第七晶体管M307和第二运算放大器I₃₀₂，其中，第七晶体管M307连接到带隙电流补偿电路200输出节点B，而第二运算放大器I₃₀₂的同相输入端和反相输入端分别连接所述第七晶体管M307的源极和参考电压源Vref，其输出端连接第七晶体管M307的栅极。

进一步地，该读出放大电路还包括第八晶体管M308和第九晶体管M309，其中，第八晶体管M308连接在带隙电流补偿电路200的输出节点B处，起到位线电压控制所用；第九晶体管M309连接在差分放大电路100的输入端，为转换器晶体管，其栅极与第八晶体管M308栅极连接在一起。

其中，第七晶体管M307、第八晶体管M308及第九晶体管M309均为NMOS晶体管。

本具体实施方式中，第一运算放大器I₃₀₁的选择，要保证第三晶体管M303、第四晶体管M304和第五晶体管M305均工作在线性区，此时，第四晶体管M304和第五晶体管M305上的压降均小于200mV。

进一步地，在本具体实施方式中，第一晶体管M301和第二晶体管M302的栅极电压相同，第三晶体管M303和第四晶体管M304的栅极电压相同，其栅极电压V_G范围为0V～V_DD-Vt，其中，V_DD为电源电压，Vt为晶体管阈值电压。

在本具体实施方式中，如图3所示，Ym即为所选定的存储单元，其具有寄生电容Cb1。存储单元Ym所在行的字线压降V_WL为高电压时，所选存储单元Ym处于导通状态，与此同时，由MOS晶体管Y1、Y2、Y3组成的选通电路导通，即选通信号YA、YB、YC均为高压信号，存储单元Ym被选定，存储单元Ym上的存储信号被读取。

本具体实施方式提供的读出放大电路正常工作时，第三晶体管M303和第四晶体管M304组成的镜像电流源电路200a，其输入电流源为带隙参考电流I_BGR，并通过镜像电流源电路200a的作用将第一输入节点D的电压转移到第二输入节点E，此时，由于第一运算放大器I₃₀₁的作用，第一输入节点D的电压值和第二输入节点E的电压值相等，而流经第三晶体管M303的电流值与流经第四晶体管M304的电流值也相等，均为I_BGR，有效克服了沟道长度调制效应所带来的影响。

读取所选存储单元Ym上的存储信号时，所选存储单元Ym上的电流经由第七晶体管M307流至带隙电流补偿电路200的输出节点B，此时，经由电压控制电路300输出的存储信号电流方向与带隙电流补偿电路200输出的电流方向相反，带隙电流补偿电路200的输出电流I_BGR有效补偿了输出存储信号中由于沟道长度调制效应引起的带隙电流，经补偿后的电流经第八晶体管M308及转换晶体管(第九晶体管)M309反馈至差分放大电路100的输入端，并表现为流经第二晶体管M302的电流，该电流直接流经读出节点C，即：所选存储单元Ym的电流信号经带隙电流补偿后，表现为差分放大电流100流经第二晶体管M302的电流。在本具体实施方式提供的读出放大电路中，参考电流源Iref提供一参考电流Iref，流经第二晶体管M302的电流与该参考电流Iref在读出节点C进行比较，并根据比较结果，输出相应的输出信号DOUT。

作为最佳实施方案，第一运算放大器I₃₀₁为高增益运算放大器，其同相输入端连接镜像电流源电路200a的第一输入节点D，其反相输入端连接镜像电流源电路200a的第二输入节点E。

作为又一实施方案，第一运算放大器I₃₀₁为普通运算放大器，其同相输入端连接镜像电流源电路200a的第二输入节点E，其反相输入端连接镜像电流源电路200a的第一输入节点D。

本具体实施方式提供的读出放大电路中，由于第三晶体管M303、第四晶体管M304和第五晶体管M305均工作在线性区，读出放大电路正常工作时，第四晶体管M304和第五晶体管M305上的压降均非常小，通常小于200mV，因此，带隙电流补偿电路200输出节点B的电压与电源电压非常接近，成功克服了要保证读出放大电路正常工作对电源电压使用范围的限制。

此外，由于第一运算放大器I₃₀₁的高增益作用，第四晶体管M304和第五晶体管M305的输出阻抗较小，防止了沟道长度调制效应的发生，从而有效提高读出放大电路的读取速度，进一步保证其读取结果的可靠性。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种读出放大电路，用于读出所选存储单元（Ym）中的数据，其特征在于，所述读出放大电路包括差分放大电路（100）和带隙电流补偿电路（200），所述带隙电流补偿电路（200）具有输入节点（A）和输出节点（B），所述带隙电流补偿电路（200）的输入为带隙参考电流源（I_BGR），并经所述带隙电流补偿电路（200）反馈至输出节点（B），读取数据经所述带隙电流补偿电路（200）补偿后，经由所述差分放大电路（100）反馈到读出节点（C）；

其中，所述带隙电流补偿电路（200）包括：

（1）镜像电流源电路（200a），包括第三晶体管（M303）和第四晶体管（M304），所述镜像电流源电路（200a）具有第一输入节点（D）和第二输入节点（E）；

（2）第一运算放大器（I₃₀₁），其同相输入端和反相输入端分别连接所述镜像电流源电路的第一输入节点（D）和第二输入节点（E）；

（3）第五晶体管（M305），连接在所述第二输入节点（E）和所述输出节点（B）之间，所述第五晶体管（M305）的栅极连接所述第一运算放大器（I₃₀₁）的输出端；

（4）第六晶体管（M306），连接在所述第一输入节点（D）和所述带隙电流补偿电路（200）的输入节点（A）之间，所述第六晶体管（M306）的栅极与所述第三晶体管（M303）和所述第四晶体管（M304）的栅极连接在一起。

2.根据权利要求1所述的读出放大电路，其特征在于，所述差分放大电路（100）包括第一晶体管（M301）和第二晶体管（M302），且所述差分放大电路（100）的输出端与读出节点（C）相连接。

3.根据权利要求2所述的读出放大电路，其特征在于，所述第一晶体管（M301）、第二晶体管（M302）、第三晶体管（M303）、第四晶体管（M304）、第五晶体管（M305）和第六晶体管（M306）均为PMOS晶体管。

4.根据权利要求3所述的读出放大电路，其特征在于，所述读出放大电路还包括电压控制电路（300），所述电压控制电路（300）包括第七晶体管（M307）和第二运算放大器（I₃₀₂），其中，所述第七晶体管（M307）连接到所述带隙电流补偿电路（200）输出节点（B），而所述第二运算放大器（I₃₀₂）的同相输入端和反相输入端分别连接所述第七晶体管（M307）的源极和参考电压源（Vref），其输出端连接所述第七晶体管（M307）的栅极。

5.根据权利要求4所述的读出放大电路，其特征在于，所述读出放大电路还包括第八晶体管（M308）和第九晶体管（M309），其中，第八晶体管（M308）连接在所述带隙电流补偿电路（200）的输出节点（B）处，起到位线电压控制所用；第九晶体管（M309）连接在所述差分放大电路（100）的输入端，为转换器晶体管，其栅极与所述第八晶体管（M308）栅极连接在一起。

6.根据权利要求4或5所述的读出放大电路，其特征在于，所述第七晶体管（M307）、第八晶体管（M308）和第九晶体管（M3090）均为NMOS晶体管。

7.根据权利要求1所述的读出放大电路，其特征在于，所述读出放大电路还包括连接到所述读出节点（C）的参考电流源（Iref）。

8.根据权利要求2所述的读出放大电路，其特征在于，所述第一运算放大器（I₃₀₁）使得所述第三晶体管（M303）、第四晶体管（M304）和第五晶体管（M305）均工作在线性区。

9.根据权利要求8所述的读出放大电路，其特征在于，所述第四晶体管（M304）和所述第五晶体管（M305）的压降均小于200mV。