DE69032090T2

DE69032090T2 - Mehrpegelauswählkreis mit einem Widerstand zur Begrenzung von Latch-up

Info

Publication number: DE69032090T2
Application number: DE69032090T
Authority: DE
Inventors: Yasuhiro Shin
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1989-12-29
Filing date: 1990-12-27
Publication date: 1998-10-08
Anticipated expiration: 2010-12-28
Also published as: JP2843393B2; EP0435258A2; EP0435258B1; EP0435258A3; DE69032090D1; JPH03204226A; US5070255A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Multipegel-Auswahlschaltung, die beispielsweise vorteilhaft bei einem Treiber zum Antreiben einer Flüssigkristallanzeige (LCD) anwendbar ist.

Beschreibung des Standes der Technik

Ein LCD-Treiber kann beispielsweise aufgebaut sein, um drei oder mehrere verschiedene Spannungen zu erzeugen, um eine von diesen Spannungen zu einer Zeit auszuwählen und die ausgewählte Spannung zur LCD zuzuführen, wie es vom Stand der Technik her gewohnt ist. Bei diesem Typ von LCD-Treiber ist eine Auswahlschaltung eingebaut, und sie ist oft als Multipegel-Auswahlschaltung mit einer Vielzahl von MOS-Transistoren implementiert. Insbesondere hat eine Multipegel- Auswahlschaltung eine Vielzahl von MOS-Transistoren, die jeweils mit jeweiligen Eingangsleitungen verbunden sind, an die eine Vielzahl verschiedener Pegel angelegt wird. Wenn irgendeiner der Transistoren unter einer externen Steuerung eingeschaltet wird, wird einer der unterschiedlichen Eingangspegel, die zum leitenden Transistor gehören, zur LCD zugeführt.
Die MOS-Transistoren der oben angegebenen Multipegel-Auswahlschaltung werden durch CMOS-Prozeßtechnologien auf einem einzigen Substrat integriert. Insbesondere wird eine Vielzahl von p-MOS-Transistoren und eine Vielzahl von n- MOS-Transistoren auf einem einzigen Substrat angeordnet. Zum Ausbilden der p- MOS-Transistoren können p-Kanäle direkt in der Oberflächenschicht eines n-Typ- Substrats vorgesehen werden. In bezug auf die n-MOS-Transistoren wird eine p- Wanne im n-Typ-Substrat durch Ioneninjektion ausgebildet, und dann werden n- Kanäle in der Oberflächenschicht der p-Wanne vorgesehen.
Das Problem bei der integrierten Schaltung mit der Wanne im Substrat besteht im Auftreten eines Latch-up-Effekts. Insbesondere werden ein parasitärer Transistor und ein parasitärer Widerstand zwischen dem Substrat und der Wanne und zwischen der Wanne und den Kanälen ausgebildet, was einen parasitären Thyristor bildet, was der Grund für den Latch-up-Effekt ist. Ein Latch-up-Effekt bezieht sich auf ein Phänomen, daß dann, wenn eine Überspannung an die Eingangsseite der Schaltung angelegt wird, der parasitäre Transistor leitend gemacht wird, so daß veranlaßt wird, daß ein großer Strom durch die Schaltung fließt. Dieses Problem ist insbesondere dann schwerwiegend, wenn er zu einem LCD-Treiber gelangt, was im folgenden beschrieben ist.
Ein LCD-Treiber hat eine große Anzahl von Multipegel-Auswahlschaltungen, die mit seiner Pegelausgangsschaltung verbunden sind. Somit neigt ein Überstrom dazu, durch die MOS-Transistoren der Multipegel-Auswahlschaltung der letzten Stufe zu fließen, was zum Latch-up-Effekt bei der Auswahlschaltung führt. Wenn bei irgendeiner der Auswahlschaltungen ein Latch-up-Effekt auftritt, funktionieren ihre MOS-Transistoren nicht, so daß der Betrieb der LCD gestört wird. In der Vergangenheit sind in bezug auf Multipegel-Auswahlschaltungen, die eine LCD oder eine ähnliche Last antreiben, keine Gegenmaßnahmen gegen einen solchen Latch-up-Effekt vorgeschlagen worden.
PATENT ABSTRACTS OF JAPAN, Bd. 11, Nr.287, (P-617), 17. September 1987 & JP-A-62 083 724 offenbart eine Treiberschaltung für eine Flüssigkristallanzeigevorrichtung zum Verhindern der Oszillation des Operationsverstärkers durch Hinzufügen von wenigstens vier Widerständen in der elektrischen Leistungsversorgungsschaltung, um die Spannung von sechs Pegeln durch zwei Typen von elektrischer Leistungsversorgung, fünf Widerstände und vier Operationsverstärker zu erzeugen.
DE-A-36 30 160 offenbart eine CMOS-Ausgangsschaltung, die auf einem Halbleitersubstrat ausgebildet ist und auf ein externes Steuersignal reagiert, zum Umschalten einer Vielzahl von Referenzspannungen und zum Ausgeben von ihnen als Multipegel-Treibersignale. Diese Ausgangsschaltung enthält PMOS- Umschalteinrichtungen, die parallel zu CMOS-Übertragungsgattern, CMOS- Invertern und NMOS-Umschalttransistoren geschaltet sind, um zu verhindern, daß ein Latch-up-pHänomen des CMOS-lnverters erzeugt wird. Die PMOS- Umschalteinrichtungen werden durch ein Steuersignal ein-aus-gesteuert, das durch Umwandeln eines Amplitudenpegels eines externen Steuersignals erhalten wird.
US-A-4 209 713 offenbart eine integrierte Halbleiterschaltungsvorrichtung, bei der ein Latch-up-Effekt, der durch parasitäre Transistoren hervorgerufen wird, eliminiert wird, wobei die Vorrichtung eine CMOS-Schaltung autweist, in welcher parasitäre Transistoren eine parasitäre Thyristorschaltung bilden. In dieser Vorrichtung sind Rauschabsorptionswiderstände in die Source-Anschlußleitungen der MOS- Transistoren eingefügt, um ein Rauschen zu absorbieren, das sonst zu Triggerimpulsen für die Thyristoren werden könnte.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Multipegel- Auswahlschaltung zu schaffen, die eine Last ohne dynamischen Latch-up-Effekt antreiben kann. Gemäß der vorliegenden Erfindung ist eine Multipegel- Auswahlschaltung geschaffen, wie es im Anspruch 1 beansprucht ist. Weitere Ausführungsbeispiele sind in den Ansprüchen 2 bis 4 definiert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Aufgaben und Merkmale der vorliegenden Erfindung werden aus der Betrachtung der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen klarer, wobei:
Fig. 1 ein Schaltungsdiagramm ist, das einen LCD-Treiber darstellt, bei dem eine Multipegel-Auswahlschaltung, die die vorliegende Erfindung verkörpert, angewendet wird;
Fig. 2A bis 2G Wellenformen zeigen, die spezifische Operationen verschiedener Abschnitte der Schaltung der Fig. 1 zeigen;
Fig. 3 ein Abschnitt eines p-Wannen-Typ-CMOS ist, der die in Fig. 1 gezeigte Auswahlschaltung darstellt;
Fig. 4 ein Schaltungsdiagramm ist, das einen parasitären Thyristor zeigt, der für die in Fig. 3 gezeigte Struktur bestimmt ist;
Fig. 5 ein Schaltungsdiagramm ist, das ein alternatives Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 6A bis 6G Wellenformen zeigen, die spezifische Operationen verschiedener Abschnitte zeigen, die in der Schaltung der Fig. 5 enthalten sind;
Fig. 7 eine Ansicht ähnlich der Fig. 3 ist und die Schaltung der Fig. 5 darstellt;
Fig. 8 ein Schaltungsdiagramm ist, das einen parasitären Thyristor zeigt, der für die Struktur der Fig. 7 bestimmt ist;
Fig. 9 ein schematisches Blockdiagramm ist, das eine externe Verdrahtung eines LCD-Treibers zeigt;
Fig. 10, 11 und 12 Schaltungsdiagramme sind, die andere alternative Ausführungsbeispiele der vorliegenden Erfindung zeigen;
Fig. 13 ein Schaltungsdiagramm ist, das einen Multipegel-Auswahlschaltung nach dem Stand der Technik zeigt;
Fig. 14 ein Abschnitt eines p-Wannen-Typ-C-MOS ist, der einen Ausgangsabschnitt der Schaltung nach dem Stand der Technik darstellt; und
Fig. 15 ein Schaltungsdiagramm ist, das einen parasitären Thyristor zeigt, der für die in Fig. 14 gezeigte Struktur bestimmt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

In Fig. 1 der Zeichnungen ist eine Multipegel-Auswahlschaltung, die die vorliegende Erfindung verkörpert und auf einen LCD-Treiber angewendet ist, anhand eines Beispiels gezeigt. Wie es gezeigt ist, hat die Multipegel-Auswahlschaltung, die allgemein mit 42 bezeichnet ist, erste bis vierte Eingangsanschlüsse 1, 2, 3 und 4 und einen einzelnen Ausgangsanschluß 5. Die Auswahlschaltung 42 wählt eine von unterschiedlichen Grundspannungen aus, die jeweils an die Eingangsanschlüsse 1 bis 4 angelegt werden, und führt sie über den Ausgangsanschluß 5 nach außen. Eine Grundspannungsschaltung 6 erzeugt derartige unterschiedliche Vorspannungen bzw. Grundspannungen, die an die Eingangsanschlüsse 1 bis 4 anzulegen sind.
Die Vorspannungsschaltung 6 enthält eine DC-Leistungsquelle 7 und führt eine Spannung der positiven Seite der Leistungsquelle 7 direkt zum ersten Eingangsanschluß 1. Unter der Annahme, daß die Ausgangsspannung der Leistungsquelle 7 beispielsweise von 5 Volt bis zu -15 Volt reicht, werden dann 5 Volt zum Eingangsanschluß 1 geführt. Die Vorspannungsschaltung 6 enthält weiterhin vier Widerstände 8 bis 11 und drei Operationsverstärker (OP AMPs) 12,13 und 24. Die Widerstände 8 bis 11 sind in Reihe geschaltet, und entgegengesetzte Anschlüsse der Reihenschaltung sind jeweils mit den positiven und negativen Elektroden der Leistungsquelle 7 verbunden. Die Widerstände 8 bis 11 bilden in Kombination einen Spannungsteiler 7a. Die Verbindungsstellen der Widerstände 8 bis 11 sind jeweils mit dem nichtinvertierenden Eingang eines jeweiligen der OP AMPs 12, 13 und 24 verbunden, so daß Spannungen, die an den einzelnen Verbindungsstellen auftreten, zu den zugehörigen OP AMPs 12,13 und 24 geführt werden. Insbesondere wird die Spannung an der Verbindungsstelle der Widerstände 8 und 9 an den nichtinvertierenden Eingang des OP AMP 12 angelegt, das Potential an der Verbindungsstelle der Widerstände 9 und 10 wird an den nichtinvertierenden Eingang des OP AMP 13 angelegt, und das Potential an der Verbindungsstelle der Widerstände 10 und 11 wird an den nichtinvertierenden Eingang des OP AMP 24 angelegt. Bei diesem Ausführungsbeispiel ist der Widerstand 11 als variabler Widerstand implementiert.
Die OP AMPs 12, 13 und 24 sind jeweils mit einem Aufbau vom Spannungsfolgertyp versehen, um ihre Ausgangsspannung direkt zum nichtinvertierenden Eingang zurückzukoppeln. Genauer gesagt geben die OP AMPS 12, 13 und 24 jeweils eine Spannung aus, die im wesentlichen denselben Pegel wie die Spannung hat, die an den nichtinvertierenden Eingang angelegt und bezüglich der Polarität nicht invertiert ist. Wenn der Spannungsteiler 7a die Ausgangsspannung der DC- Leistungsquelle 7 gleichmäßig teilt, erzeugen die OP AMPS 12, 13 und 24 jeweils Spannungen von 0 Volt, -5 Volt und -10 Volt an ihren Ausgängen. Solche Ausgaben der OP AMPs 12,13 und 24 werden jeweils zu den Eingangsanschliissen 2, 3 und 4 geführt. Die Auswahlschaltung 42 wählt eine dieser Eingangsspannungen zu einer Zeit aus.
Die Auswahlschaltung 42 hat einen ersten bis zu einem vierten MOS-Transistor 14 bis 17, die jeweils zwischen den ersten bis vierten Eingangsanschlüssen 1 bis 4 und dem Ausgangsanschluß 5 angeschlossen sind. Die MOS-Transistoren 14 und 15 sind jeweils durch einen p-MOS-Transistor gebildet, während die MOS- Transistoren 16 und 17 jeweils durch einen n-MOS-Transistor gebildet sind. Ein Source-Anschluß und ein Rückseiten-Gate-Anschluß des Transistors 14 ist mit dem Eingangsanschluß 1 durch einen erste Source-Verbindungsleitung I&sub1; verbunden. Ein Source-Anschluß des Transistors 15 ist mit dem Eingangsanschluß 2 durch eine zweite Source-Verbindungsleitung I&sub2; verbunden, und ein Rückseiten- Gate-Anschluß von ihm ist mit dem Eingangsanschluß 1 durch die Leitung I&sub1; verbunden. Ein Source-Anschluß des Transistors 16 ist mit dem Eingangsanschluß 3 durch eine dritte Source-Verbindungsleitung I&sub3; verbunden und sein Rückseiten- Gate-Anschluß ist mit dem Eingangsanschluß 4 durch eine Rückseiten-Gate- Verbindungsleitung I&sub6; verbunden. Weiterhin ist ein Source-Anschluß des Transistors 17 mit dem Eingangsanschluß 4 durch eine vierte Source-Verbindungsleitung I&sub4; verbunden, und sein Rückseiten-Gate-Anschluß ist mit dem Eingangsanschluß 4 durch die Leitung I&sub6; verbunden. Ein Strombegrenzungswiderstand 22 ist an der Source-Verbindungsleitung I&sub4; vorgesehen. Die Rückseiten-Gate Verbindungsleitung I&sub6; ist, den Widerstand 22 umgehend, mit dem Eingangsanschluß 4 verbunden. Eine Spannungsklemmdiode 45 ist zwischen den Eingangsanschlüssen 3 und 4 vorgesehen.
Erste bis vierte Steuersignal-Eingangsanschlüsse 18 bis 21 sind jeweils mit den Gate-Anschlüssen der MOS-Transistoren 14 bis 17 verbunden. Steuersignale oder Auswahlsignale 18a bis 21a werden jeweils an die Transistoren 14 bis 17 über die Anschlüsse 18 bis 21 angelegt, um selektiv zu veranlassen, daß die Source- Anschlüsse und Drain-Anschlüsse der einzelnen Transistoren in einen leitenden Zustand gelangen. Beim darstellenden Ausführungsbeispiel machen die Steuersignale 18a bis 21a einen der Transistoren 14 bis 17 zu einer Zeit leitend und verbinden den leitenden Transistoren mit dem Ausgangsanschluß 5. Als Ergebnis erscheint eine der Spannungen, die gerade an die Eingangsanschlüsse 1 bis 4 angelegt ist, am Ausgangsanschluß 5.
Zum detaillierten Beschreiben des Betriebs der Multipegel-Auswahlschaltung 42 wird auf die Fig. 2A bis 2D Bezug genommen. Wie es gezeigt ist, gehen die Steuersignale 19a bis 21a, die mit den Steuersignal-Eingangsanschlüssen 19 bis 21 gekoppelt sind, zu einer Zeit t&sub0; jeweils auf niedrig, während das an den Steuersignal-Eingangsanschluß 18 angelegte Steuersignal 18a auf hoch geht. Als Ergebnis wird der MOS-Transistor 15 eingeschaltet, und die MOS-Transistoren 14,16 und 17 werden ausgeschaltet. In diesem Zustand wählt die Auswahlschaltung 42 die an ihrem Eingangsanschluß 2 angelegte Spannung V&sub2; aus und führt sie über den Ausgangsanschluß 5 als Ausgangsspannung V&sub0; nach außen.
Zu einer Zeit t&sub1; gehen die Steuersignale 18a und 19a jeweils auf niedrig und hoch. Dann gehen die Steuersignale 18a, 20a und 21a, die zu den Steuersignal- Eingangsanschlüssen 18, 20 und 21 geführt werden, jeweils auf niedrig, während das an den Steuersignal-Eingangsanschluß 19 angelegte Steuersignal auf hoch geht. Als Ergebnis wird der Transistor 14 eingeschaltet, während die anderen Transistoren 15, 16 und 17 ausgeschaltet werden. Die Auswahlschaltung 42 wählt daher die an ihrem Eingangsanschluß 1 auftretende Spannung V&sub1; aus und gibt sie über den Ausgangsanschluß als Ausgabe V&sub0; aus.
Zu einer Zeit t&sub2; gehen die Steuersignal-Eingangsanschlüsse 18,19 und 21 jeweils auf hoch, während der Steuersignal-Eingangsanschluß 20 auf niedrig geht, was nur den Transistor 17 leitend macht. In diesem Zustand wählt die Auswahlschaltung 42 die Spannung V&sub4; aus und führt sie über den Ausgangsanschluß 5 nach außen.
Weiterhin gehen die Steuersignale 18a, 19a und 20a an den Steuersignal- Eingangsanschlüssen 18,19 und 20 zu einer Zeit t&sub3; jeweils auf hoch, während das Steuersignal 21a am Steuersignal-Eingangsanschluß 21 auf niedrig geht. Als Ergebnis wird nur der Transistor 16 eingeschaltet, um zu veranlassen, daß die Auswahlschaltung 42 die am Eingangsanschluß 3 auftretende Spannung V&sub3; auswählt.
Wenn irgendeiner der MOS-Transistoren 14 bis 17 eingeschaltet wird, wie es oben angegeben ist, fließt ein Strom durch entsprechende der Source- Verbindungsleitungen I&sub1; bis I&sub4;. Unter der Annahme, daß beispielsweise der Transistor 17 zur Zeit t&sub2; eingeschaltet wird, fließt dann ein Strom 14, Fig. 1, durch die Source-Verbindungsleitung 14, mit dem Ergebnis, daß die Spannung an der Leitung I&sub4; abfällt, wie es in Fig. 2F gezeigt ist. Bei diesem bestimmten Ausführungsbeispiel ist die Rückseiten-Gate-Verbindungsleitung 16, die den Eingangsanschluß 4 mit den Rückseiten-Gate-Anschlüssen der Transistoren 16 und 17 koppelt, unabhängig von der Source-Verbindungsleitung I&sub4; in der Nähe des Eingangsanschlusses 4 vorgesehen. Daher fließt kein Strom durch die Rückseiten-Gate-Verbindungsleitung I&sub6;, die dazu geeignet ist, eine Spannung an die Rückseiten-Gate-Anschlüsse der Transistoren 16 und 17 anzulegen. Als Ergebnis fällt die Spannung an den Rückseiten-Gate-Anschlüssen der Transistoren 16 und 17 nicht ab, obwohl die Spannung an der Source-Verbindungsleitung 14 abfällt, wie es in Fig. 2G gezeigt ist. Bei dem Ausführungsbeispiel besteht der Widerstandswert zwischen dem Transistor 17 und dem Eingangsanschluß 4 deshalb, weil der Widerstand 22 an der Source-Verbindungsleitung 14 vorgesehen ist, aus der Summe des Widerstandswertes der Source-Verbindungsleitung 14 und des Widerstandswertes des Widerstandes 22. Wenn der Strom 14 durch die Source-Verbindungsleitung 14 fließt, tritt ein Spannungsabfall daran auf, der zu einem derartigen zusammengesetzten Widerstandswert und dem Strom gehört. Beispielsweise beträgt unter der Annahme, daß der Widerstand 22 einen Widerstandswert von 50 Ohm hat, daß die Source- Verbindungsleitung 14 einen Widerstandswert von 10 Ohm hat, und daß der Spannungsabfall 18 Volt beträgt, der Strom 14, der veranlaßt wird, durch die Leitung 14 zu fließen, dann 0,3 Ampere. Dieser Strom beträgt nur etwa ein Drittel eines Stroms, der zu einer Auswahlschaltung nach dem Stand der Technik gehört, was später genau beschrieben wird.
Wenn die Spannung an der Source-Verbindungsleitung 14 um 18 Volt abfällt, wie es oben angegeben ist, steigt die Source-Spannung des Transistors 17 um 18 Volt an und überschreitet die Spannung V&sub3;, die am Eingangsanschluß 3 auftritt. Dann würde eine an den Rückseiten-Gate-Anschluß des Transistors 17 angelegte Überspannung dazu führen, daß ein Latch-up-Effekt bei der Auswahlschaltung 42 auftritt. Bei diesem Ausführungsbeispiel werden die Rückseiten-Gate-Spannungen der MOS-Transistoren 16 und 17 deshalb, weil sie über die Rückseiten-Gate- Verbindungsleitung 16 zum Eingangsanschluß 4 geführt werden, auf dem Spannungswert V&sub4; (15 Volt) gehalten, was niedriger als 18 Volt ist. Somit wird die Spannung an der Source-Verbindungsleitung 14 selbst dann, wenn sie abfällt, keine Überspannung, welche veranlassen würde, daß ein Latch-up-Effekt an der Auswahlschaltung 42 auftritt.
In der Praxis hat die Verdrahtung, die den Eingangsanschluß und den OP AMP 24 verbindet, der die Spannung V&sub4; zum Eingangsanschluß 4 führt, einen Widerstandswert. Dies führt in Verbindung mit der Ausgangsimpedanz des OP AMP 24 selbst dazu, daß die Spannung an der Source-Verbindungsleitung I&sub4; in Reaktion auf den Strom I&sub4; abfällt. Nichts desto weniger ist deshalb, weil das Ausführungsbeispiel den Strom I&sub4; auf etwa ein Drittel des Stroms reduziert, der zu einer herkömmlichen Schaltung gehört, die Wahrscheinlichkeit eines Latch-up-Effekts etwa ein Drittel, solange die Auswahlschaltung 42 unter denselben Umgebungsbedingungen wie die herkömmliche Schaltung angeordnet ist.
Wie es in Fig. 1 gezeigt ist, ist eine Diode mit ihrer Kathode an den Eingangsanschluß 3 angeschlossen, der eine höhere Spannung als der Eingangsanschluß 4 empfängt. Die Anode der Diode 45 ist mit dem Eingangsanschluß 4 verbunden. Genauer gesagt ist die Diode 45 zwischen den Eingangsanschlüssen 3 und 4 angeschlossen und hat eine Charakteristik in Vorwärtsrichtung von der Seite des Anschlusses 4 zur Seite des Anschlusses 3. Bei dieser Konfiguration wird selbst dann, wenn die Spannung am Eingangsanschluß 4 höher als die Spannung am Eingangsanschluß 3 wird, die Spannungsdifferenz zwischen den Anschlüssen 3 und 4 auf einen Bereich geklemmt, der niedriger als die Vorwärtsspannung der Diode 45 ist. Dies eliminiert Spannungswechsel, die größer als 0,7 Volt sind, im Falle einer Siliziumdiode; Spannungswechsel, die größer als 0,3 Volt sind, im Falle einer Germaniumdiode; und Spannungswechsel, die größer als 0,2 Volt sind, im Falle einer Schottky-Diode, wodurch das Auftreten eines Latch-up-Effekts noch effektiver verhindert wird.
Unter Bezugnahme auf die Fig. 3 und 4 wird eine CMOS-Schaltung beschrieben, die eine p-Wannenstruktur hat und beim Ausführungsbeispiel der Fig. 1 implementiert ist. Wie es in Fig. 3 gezeigt ist, hat die CMOS-Schaltung einen p-n-p-Transistor 25 und n-p-n-Transistoren 26 und 27, die parasitäre Transistoren sind, und Widerstände 28, 29, 30 und 31, die parasitäre Widerstände sind. Wie es in Fig. 4 gezeigt ist, bilden die Transistoren 25 bis 27 und die Widerstände 28 bis 31 in Kombination einen parasitären Thyristor T&sub2;. In den Fig. 3 und 4 sind im wesentlichen dieselben Komponenten wie die in Fig. 1 gezeigten Komponenten mit denselben Bezugszeichen bezeichnet, und eine redundante Beschreibung wird zur Vereinfachung vermieden.
Bei der CMOS-Schaltung 42 mit dem parasitären Thyristor T&sub2; wird der n-p-n- Transistor 26 eingeschaltet, wenn die Spannung V&sub4; am Eingangsanschluß 4 die Spannung V&sub3; am Eingangsanschluß 3 um mehr als 0,7 Volt überschreitet. Dann fließt ein Strom, der β&sub2;&sub6;-(Stromverstärkungsfaktor des Transistors 26)-mal so groß wie der Strom ist, der vom Eingangsanschluß 1 zur Basis des n-p-n-Transistors 26 über die Widerstände 28 und 29 fließt, als Kollektorstrom zum Kollektor des Transistors 26. Der Kollektorstrom entwickelt eine Spannungsdifferenz zwischen entgegengesetzten Anschlüssen des Widerstandes 28, wobei die Spannungsdifferenz auf die Basis und den Emitter des p-n-p-Transistors 25 einwirkt. Als Ergebnis wird dann, wenn eine Spannungsdifferenz von mehr als 0,7 Volt zwischen entgegengesetzten Anschlüssen des Widerstandes 28 entwickelt wird, der Transistor 25 leitend gemacht, was dazu führt, daß ein Kollektorstrom, der β&sub2;&sub5;- (Stromverstärkungsfaktor des Transistors 25)-mal so groß wie der Basisstrom ist, durch seinen Kollektor fließt.
Der oben angegebene Kollektorstrom fließt durch die Widerstände 30 und 31 zum Eingangsanschluß 4. Somit wird beim Einschalten des p-n-p-Transistors 25 eine Spannungsdifferenz zwischen entgegengesetzten Anschlüssen des Widerstandes 31 entwickelt. Diese Spannungsdifferenz wird an die Basis und an den Emitter des n-p-n-Transistors 27 angelegt. Wenn die Spannungsdifferenz 0,7 Volt übersteigt, schaltet sie den Transistor 27 mit dem Ergebnis ein, daß ein Strom, der β&sub2;&sub7;- (Stromverstärkungsfaktor des Transistors 27)-mal so groß wie der Basisstrom ist, vom Kollektor zum Emitter fließt. In diesem Fall fließt jedoch die Summe des Basisund des Kollektorstroms als Emitterstrom durch den Widerstand 22, der am Emitter des Transistors 27 zum Zwecke eines Begrenzens des Stroms angeschlossen ist. Als Ergebnis fällt die Spannung an entgegengesetzten Anschlüssen des Widerstandes 22 ab, so daß der Basisstrom begrenzt wird. Insbesondere ist der Widerstandswert zwischen dem Emitter des n-p-n-Transistors 27 und dem Eingangsanschluß 4 bisher 10 Ohm gewesen, was der Widerstandswert der Source- Verbindungsleitung 14 ist, während er beim darstellenden Ausführungsbeispiel 60 Ohm ist, was die Summe der Widerstandswerte der Leitung 14 und des Widerstandes 22 ist. Genauer gesagt ist der bei dem Ausführungsbeispiel mit dem Emitter verbundene Widerstandswert sechsmal so groß wie der herkömmliche Widerstandswert, so daß der Emitterstrom des Ausführungsbeispiels nur ein Sechstel des herkömmlichen Emitterstroms ist. Anders ausgedrückt spielt der Transistor 27 die Rolle eines Emitterfolgers, was in einem Erhöhen seiner Eingangsimpedanz resultiert. Folglich erhöht sich der Kollektorstrom des p-n-p-Transistors 25 und befreit dadurch die Schaltung von einem Latch-up-Effekt selbst dann, wenn die Spannungen an entgegengesetzten Seiten des Widerstandes 31 größer werden.
Das Erhöhen der Spannung, die am Emitter des n-p-n-Transistors 27 auftritt, begrenzt den Kollektorstrom und verhindert dadurch, daß die Spannungen an entgegengesetzten Anschlüssen des Widerstandes 28 einem bemerkbaren Abfall unterzogen werden. In den meisten Fallen wird daher an entgegengesetzten Anschlüssen des Widerstandes 28 auftretende Spannungsabfall auf weniger als die Basis- Emitter-Spannung des p-n-p-Transistors 24 unterdrückt, was den Latch-up-Effekt der Schaltung eliminiert. Auf das Verstreichen von beispielsweise 3 Mikrosekunden hin wird die Spannung am Eingangsanschluß 4 auf den ursprünglichen Wert V&sub4; wiederhergestellt, und der Transistor 25 wird ausgeschaltet.
Die Diode 45 ist zwischen den Eingangsanschlüssen 3 und 4 angeschlossen, wie es früher angegeben ist. Bei dieser Konfiguration übersteigt der Spannungswechsel zwischen den Eingangsanschlüssen 3 und 4 die Vorwärtsspannung der Diode 45 nicht, so daß der Latch-up-Effekt, der einem Spannungswechsel zuzuschreiben ist, eliminiert wird.
Zum besseren Verstehen der vorliegenden Erfindung wird das darstellende Ausführungsbeispiel der Fig. 1 bis 4 mit einer Multipegel-Auswahlschaltung nach dem Stand der Technik verglichen, die in den Fig. 13 bis 15 gezeigt ist. Wie es Fig. 13 zeigt, ist die allgemein mit 42 bezeichnete Auswahlschaltung nach dem Stand der Technik dadurch vom Ausführungsbeispiel der Fig. 1 unterschiedlich, daß die Rückseiten-Gate-Verbindungsleitung 16 nicht vorhanden ist, dadurch, daß die Rückseiten-Gate-Anschlüsse der MOS-Transistoren 16 und 17 mit der Source- Verbindungsleitung 14 verbunden sind, dadurch, daß die Leitung 14 keinen Strombegrenzungswiderstand 22 aufweist, und dadurch, daß die Klemmdiode 45 nicht vorhanden ist.
Es soll angenommen werden, daß die Auswahlschaltung 42 nach dem Stand der Technik auf einem LCD-Treiber mit einer großen Anzahl von Ausgangsanschlüssen, wie beispielsweise achtzig Ausgangsanschlüssen, angewendet wird und durch einen p-Wannen-CMOS-Prozeß hergestellt wird. Wenn die Auswahlschaltung 42 eine LCD antreibt, die eine kapazitive Last ist (unter der Annahme von 600 Picofarad pro Ausgang ergeben sich dann 48 Nanofarad für achtzig Ausgänge), fließt ein großer Strom (I = 48 Nanofarad x 20 Volt pro Mikrosekunde = 0,96 Ampere oder etwa 1 Ampere) vom Ausgangsanschluß 5 über den n-MOS-Transistor 17 und den Eingangsanschluß 4 zum OP AMP 24 in einem Moment (z.B. 1 Mikrosekunde), wenn sich der LCD entlädt. Es soll angenommen werden, daß der Eingangsanschluß 4 und der Source-Anschluß des n-MOS-Transistors 17 durch eine Aluminiumverdrahtung verbunden sind, deren Widerstandswert 10 Ohm oder so ist. Dann, wenn ein Strom von einem Ampere durch die Verdrahtung oder die Leitung fließt, fällt die Spannung an der Leitung um 10 Volt ab. Die resultierende Spannung ist 5 Volt höher als die Rückseiten-Gate-Spannung der n-MOS- Transistoren 17 und 16, was zu einem Latch-up-Effekt bei der Schaltung führt. Dieser Latch-up-Effekt ist der Struktur eines CMOS-Transistors zuzuschreiben, wie es hierin nachfolgend beschrieben wird.
Fig. 14 zeigt einen p-Wannen-Typ-CMOS-Transistor, der bei der oben beschriebenen Multipegel-Auswahlschaltung nach dem Stand der Technik anwendbar ist. In Fig. 14 sind die Komponenten, die jenen entsprechen, die in Fig. 13 gezeigt sind, mit denselben Bezugszeichen bezeichnet. Die Auswahischaltung hat einen p-n-p- Transistor 25, n-p-n-Transistoren 26 und 27 und Widerstände 28, 29, 30 und 31, die in Kombination einen parasitären Thyristor T&sub1; bilden, wie es in Fig. 15 gezeigt ist. Bei dieser Konfiguration schaltet die Spannung am Eingangsanschluß 4 dann, wenn sie die Spannung am Eingangsanschluß 3 beispielsweise um 5 Volt überschreitet, den Transistor 26 ein, da sie höher als die Basis-Emitter-Spannung Vbe des Transistors 26 ist, die 0,7 Volt ist. Als Ergebnis fließt ein Kollektorstrom, der β&sub2;&sub6;-mal so groß wie der Basisstrom ist, vom Kollektor zum Emitter des Transistors 26. Da dieser Kollektorstrom vom Eingangsanschluß 1 durch die Widerstände 28 und 29 fließt, veranlaßt ein derartiger Spannungswechsel, daß eine Spannungsdifferenz zwischen entgegengesetzten Anschlüssen des Widerstandes 28 auftritt, und legt sie zwischen der Basis und dem Emitter des p-n-p-Transistors 25. Somit wird, wenn die Spannungsdifferenz des Widerstandes 28 die Basis-Emitter-Spannung Vbe des Transistors 25 übersteigt, der Transistor 25 mit dem Ergebnis eingeschaltet, daß ein Kollektorstrom, der β&sub2;&sub5;-mal so groß wie der Basisstrom ist, vom Emitter zum Kollektor fließt. Der Kollektorstrom fließt durch die Widerstände 30 und 31 zum Eingangsanschluß 4, was eine Spannungsdifferenz zwischen entgegengesetzten Anschlüssen des Widerstandes 31 entwickelt. Eine derartige Spannungsdifferenz des Widerstandes 31 wird zwischen der Basis und dem Emitter des Transistors 27 angelegt. Somit wird dann, wenn sie die Basis-Emitter-Spannung Vbe des Transistors 27 übersteigt, die 0,7 Volt ist, der Transistor 27 eingeschaltet. Dann fließt ein Kollektorstrom, der β&sub2;&sub7;-mal so groß wie der Basisstrom ist, vom Kollektor zum Emitter des Transistors 27. Daher bleiben die Transistoren 27 und 25 selbst dann leitend, wenn die Spannung am Eingangsanschluß 4 beispielsweise in 1 Mikrosekunde zur ursprünglichen wiederhergestellt wird, um den Transistor 26 auszuschalten. Als Ergebnis wird der parasitäre Thyristor T&sub1; nicht ausgeschaltet, um zu einem Latch-up-Effekt bei der Auswahischaltung 42 zu führen.
Angesichts des Obigen hat das Ausführungsbeispiel der Fig. 1 bis 5 die von der Source-Verbindungsleitung 14 unabhängige Rückseiten-Gate-Verbindungsleitung I&sub6;, den an die Leitung 14 angeschlossenen Strombegrenzungswiderstand 22 und die Klemmdiode 45 zwischen den Eingangsanschlüssen 3 und 4. Während der Latchup-Effekt derart beschrieben worden ist, daß er durch den n-MOS-Transistor in der in den Fig. 14 und 15 gezeigten p-Wannenstruktur getriggert wird, tritt er auch auf, wenn der p-MOS-Transistor 15 eingeschaltet wird. Insbesondere wird beim Einschalten des p-MOS-Transistors 14 der Strom, der vom Eingangsanschluß 1 durch den Transistor 14 und den Ausgangsanschluß 5 fließt, sich erhöhen, so daß veranlaßt wird, daß die Spannung am Source-Anschluß des Transistors 14 merklich abfällt (um mehr als 5,7 Volt). Ein n-Wannen-Typ-CMOS leidet auch an einem derartigen Latch-up-Effekt. Obwohl das darstellende Ausführungsbeispiel auf die Seite mit der niedrigsten Spannung einer p-Wannenstruktur angewendet worden ist, ist es gleichermaßen auf die Seite mit der höchsten Spannung einer n- Wannenstruktur anwendbar, obwohl es hierin nicht gezeigt oder beschrieben ist.
In Fig. 5 ist ein alternatives Ausführungsbeispiel der vorliegenden Erfindung gezeigt, das auf die Seite mit der höchsten Spannung angewendet ist. Wie es gezeigt ist, ist ein Strombegrenzungswiderstand 23 an die Source-Verbindungsleitung I&sub1; angeschlossen, die den Eingangsanschluß 1 und den Source-Anschluß des MOS- Transistors 14 verbindet. Eine Rückseiten-Gate-Verbindungsleitung I&sub5; ist zum Führen der Spannung des Eingangsanschlusses 1 zu den Rückseiten- Gateanschlüssen der MOS-Transistoren 14 und 15 vorgesehen. Eine Diode 46 ist zwischen den Eingangsanschlüssen 1 und 2 angeschlossen.
Der Betrieb des in Fig. 5 gezeigten Ausführungsbeispiels wird unter Bezugnahme auf das Zeitd iag ramm der Fig. 6A bis 6D beschrieben. Zuerst gehen zu einer Zeit to die Steuersignale 18a, 19a und 20a, die jeweils an die Steuersignal- Eingangsanschlüsse 18, 19 und 20 angelegt sind, jeweils auf hoch, während das Steuersignal 21a, das an den Steuersignal-Eingangsanschluß 21 angelegt ist, auf niedrig geht. Als Ergebnis wird der MOS-Transistor 16 eingeschaltet, und die anderen MOS-Transistoren 14, 15 und 17 werden ausgeschaltet. Dann wird, wie es in Fig. 6E gezeigt ist, die Spannung V&sub3;, die am Eingangsanschluß 3 auftritt, ausgewählt und über den Ausgangsanschluß 5 als Ausgangsspannung V&sub0; nach außen geführt. Zu einer Zeit t&sub1; gehen die Steuersignale 20a und 21a jeweils auf niedrig und hoch, so daß nur der Transistor 17 leitend gemacht wird. Zu dieser Zeit wird die Spannung V&sub4;, die am Eingangsanschluß 4 auftritt, ausgewählt und über den Ausgangsanschluß 5 nach außen geführt. Zu einer Zeit t&sub2; gehen beide Steuersignale 18a und 21a mit dem Ergebnis auf niedrig, daß die Spannung V&sub1; am Eingangsanschluß 1 ausgewählt wird. Weiterhin gehen zu einer Zeit t&sub3; die Steuersignale 18a und 19a auf jeweils hoch und niedrig, was dazu führt, daß die Spannung V&sub2; am Eingangsanschluß 2 ausgewählt wird.
Beim darstellenden Ausführungsbeispiel fließt jedesmal, wenn der Transistor 14 eingeschaltet wird, ein Strom durch die Source-Verbindungsleitung Ii. Die Rückseiten-Gate-Verbindungsleitung 15 ist mit der Source-Verbindungsleitung Ii zum Zuführen der Spannung V&sub1; des Eingangsanschlusses 1 zu den Rückseiten- Gateanschlüssen der Transistoren 14 und 15 verbunden, wie es früher angegeben ist. Es soll angenommen werden, daß der Transistor 14 eingeschaltet worden ist, wie es in Fig. 6F gezeigt ist, und daß der resultierende Strom, der durch die Source-Verbindungsleitung I&sub1; fließt, dazu geführt hat, daß die Spannung auf der Leitung I&sub1; abfällt. In diesem Zustand verhindert die Rückseiten-Gate-Verbindungsleitung 15 erfolgreich, daß die Spannung der Rückseiten-Gateanschlüsse der Transistoren 14 und 15 abfällt, wie es in Fig. 6G gezeigt ist.
Die Source-Verbindungsleitung I&sub1; hat den Strombegrenzungswiderstand 23 daran, wie es zuvor angegeben ist. In diesem Zustand ist der Widerstandswert zwischen dem Transistor 14 und dem Eingangsanschluß 1 die Summe des Widerstandswertes der Leitung I&sub1; selbst und des Widerstandswertes des Widerstandes 23. Es folgt, daß der Strom, der veranlaßt wird, durch die Leitung I&sub1; zu fließen, die Spannung an der Leitung I&sub1; sehr stark erniedrigt. Beispielsweise fließt unter der Annahme, daß der Verdrahtungswiderstandswert der Leitung I&sub1; 10 Ohm ist, daß der Widerstandswert des Widerstandes 23 15 Ohm ist, und daß ein Spannungsabfall von 18 Volt an der Leitung Ii aufgetreten ist, dann ein Strom von 0,3 Ampere durch die Leitung I&sub1;. In diesem Fall tritt bei der Auswahlschaltung 42, obwohl die an den Transistor 14 angelegte Spannung um 18 Volt abfällt, so daß sie niedriger als die an den Eingangsanschlußz angelegte Spannunq V&sub2; wird, kein Latch-up-Effekt bei der Auswahlschaltung 42 auf, da die Rückseiten-Gate-Anschlüsse der Transistoren 14 und 15 auf der Spannung V&sub1; gehalten werden.
Im obigen Zustand wird die Spannung zwischen dem Eingangsanschluß 1 und einer DC-Leistungsquelle, die nicht gezeigt ist, erniedrigt. Nichts desto weniger ist der Strom, der durch die Verdrahtung fließt, die den Eingangsanschluß 1 und die DC-Leistungsquelle verbindet, nur ein Drittel des Stroms, der beim Stand der Technik auftritt. Die Wahrscheinlichkeit für einen Latch-up-Effekt beträgt daher verglichen mit dem Stand der Technik nur ein Drittel, solange die Umgebungsbedingungen dieselben sind.
Die zwischen den Eingangsanschlüssen 1 und 2 angeschlossene Diode 46 ist eine weitere Implementierung zum Eliminieren des Latch-up-Effekts der Auswahlschaltung 42. Insbesondere dann, wenn die Spannung zwischen den Eingangsanschlüssen 1 und 2 umgekehrt wird, klemmt die Diode 46 die umgekehrte Spannung auf weniger als ihre Vorwärtsspannung.
Das darstellende Ausführungsbeispiel reduziert den Sättigungsstrom auf etwa ein Drittel des herkömmlichen Sättigungsstroms, aber es ist bezüglich des Nicht- Sättigungsstroms dasselbe wie der Stand der Technik. Somit benötigt das Ausführungsbeispiel dann, wenn es eine kapazitive Last, wie beispielsweise eine LCD antreibt, eine etwa 2,5-mal längere Lade- und Entladezeit. Dies macht in der Praxis jedoch nichts aus, da die Lade- und Entladezeit so kurz wie etwa 1 Mikrosekunde oder so ist. Insbesondere ist die Lade- und Entladezeit selbst dann, wenn sie aufgrund der 2,5-mal längeren Lade- und Entladezeit auf etwa 2,5 Mikrosekunden erhöht werden kann, nicht größer als 72 Mikrosekunden bis 36 Mikrosekunden bei einer LCD, deren Tastgrad etwa 1/200 bis etwa 1/400 ist, d.h. die Verzerrung der Wellenform ist nicht größer als etwa 3,5 Prozent bis 7 Prozent.
Fig. 7 zeigt einen p-Wannentyp-C-MOS, der die Auswahlschaltung 42 der Fig. 5 darstellt. Ein parasitärer Thyristor, der in der C-MOS der Fig. 7 enthalten ist, ist in Fig. 8 gezeigt. Wie es in den Figuren gezeigt ist, ist ein parasitärer Thyristor T&sub3; durch p-n-p-Transistoren 32 und 25 und einen n-p-n-Transistor 27 gebildet, die parasitäre Transistoren sind, und durch Widerstände 28, 29, 30 und 31, die parasitäre Widerstände sind.
Im Thyristor T&sub3; wird dann, wenn die an den Eingangsanschluß 1 angelegte Spannung um mehr als 0,7 Volt kleiner als die an den Eingangsanschluß 2 angelegte Spannung wird, der Transistor 32 eingeschaltet. Als Ergebnis fließt ein Kollektorstrom, der β&sub3;&sub2;-(Stromverstärkungsfaktor des Transistors 32)-mal so groß wie ein Basisstrom ist, zum Kollektor des Transistors 32. Dieser Kollektorstrom fließt durch die Widerstände 30 und 31 zum Eingangsanschluß 4, was dazu führt, daß die Spannungen an entgegengesetzten Anschlüssen des Widerstandes 31 abfallen. Folglich werden die Spannungen an entgegengesetzten Anschlüssen des Widerstandes 31 an die Basis und an den Emitter des Transistors 27 angelegt. Daher wird der Transistor 27 eingeschaltet, wenn die Spannung um mehr als 0,7 Volt erniedrigt wird. Dann fließt ein Kollektorstrom, der β&sub2;&sub7;-(Stromverstärkungsfaktor des Transistors)-mal größer als ein Basisstrom ist, zum Kollektor des Transistors 27. Dieser Kollektorstrom fließt vom Eingangsanschluß 1 zum Kollektor des Transistors 27 über die Widerstände 28 und 29, was dazu führt, daß die Spannungen an entgegengesetzten Anschlüssen des Widerstandes 28 abfallen. Beim Abfallen der Spannung um mehr als 0,7 Volt werden die Spannungen an entgegengesetzten Anschlüssen des Widerstandes 28 an die Basis und an den Emitter des Transistors 27 mit dem Ergebnis angelegt, daß der Transistor 25 leitend gemacht wird. Folglich fließt ein Strom, der β&sub2;&sub5;-(Stromverstärkungsverhältnis des Widerstandes 25)-mal größer als ein Basisstrom ist, vom Emitter zum Kollektor des Transistors 25.
Der Strombegrenzungswiderstand 23 ist an den Emitter des. p-n-p-Transistors 25 angeschlossen. Somit werden dann, wenn ein Strom, der die Summe aus dem Basisstrom und dem Kollektorstrom des Transistors 25 ist, durch den Widerstand 23 fließt, die Spannungen an entgegengesetzten Anschlüssen des Widerstandes 23 merklich verringert. In diesem Zustand fließt kein großer Basisstrom im Transistor 25. Insbesondere deshalb, weil der Widerstandswert, der an den Emitter des Transistors 25 angeschlossen ist, sechsmal so groß wie der herkömmliche Widerstandswert ist, wird der Basisstrom auf ein Sechstel reduziert, solange die Basisspannung dieselbe wie die herkömmliche ist. Andererseits spielt der Transistor 25 die Rolle eines Emitterfolgers aufgrund des Strombegrenzungswiderstandes 23. Es folgt daraus, daß sich der Basisstrom und somit der Kollektorstrom des Transistors 25 nicht erhöhen, wodurch verhindert wird, daß ein Latch-up-Effekt bei der Auswahlschaltung auftritt. Da der Kollektorstrom des Transistors 25 sich nicht erhöht, ist der Spannungsabfall des Widerstandes 31, der dann auftritt, wenn die Spannung des Eingangsanschlusses 1 wieder auf die ursprüngliche hergestellt wird, kleiner als 0,7 Volt, und verursacht daher keinen Latch-up-Effekt. Weiterhin verhindert die zwischen den Eingangsanschlüssen 1 und 2 angeschlossene Diode 46, daß der Spannungswechsel, der zwischen den Anschlüssen 1 und 2 auftreten kann, die Vorwärtsspannung der Diode 46 übersteigt. Dies eliminiert das Auftreten eines Einschaltens des Transistors 32 durch einen Spannungswechsel, und daher den Latch-up-Effekt, der einem Spannungswechsel zuzuschreiben ist.
Das darstellende Ausführungsbeispiel wird selbst dann auf die beschriebene Weise betrieben, wenn es auf die Seite mit der höchsten Spannung einer n- Wannenstruktur angewendet wird.
Wenn die gezeigte und beschriebene Diode 45 oder 46 in einem IC eingebaut ist, kann eine derartige Diode dem Eingangsanschluß mit der höchsten oder der niedrigsten Spannung und allen einer Vielzahl von Eingangsanschlüssen mit mittlerer Spannung zugeordnet werden, oder nur einem solcher Eingangsanschlüsse. Andererseits ist es dann, wenn die Diode 45 oder 46 außerhalb eines IC vorgesehen ist, nicht nötig, jedes IC mit mehr als einer Diode zu versehen, wie es hierin nachfolgend beschrieben wird.
Es soll angenommen werden, daß die Schaltung der Fig. 13 nach dem Stand der Technik auf ein LCD-Treiber-IC angewendet wird, das eine große Anzahl von Ausgangsanschlüssen, wie beispielsweise achtzig Ausgangsanschlüsse, aufweist, und daß acht solcher ICs zum Antreiben einer LCD-Tafel verwendet werden. Dann wird das folgende Problem hervorgebracht. Unter der Annahme, daß eine kapazitive Last in der Form einer LCD eine Kapazität von 600 Picofarad pro Ausgang hat, ist dann die Gesamtkapazität für 80 Ausgänge 48 Nanofarad. Wenn eine solche LCD sich nach einem Laden entlädt, fließt in einem Moment (z.B. 1 Mikrosekunde) ein großer Strom (1 = 48 Nanofarad x 20 Volt 1 Mikrosekunde = 0,96 Ampere oder etwa 1 Ampere) vom Eingangsanschluß 4 zum Ausgangsanschluß des OP AMP 24. Daher fließt dann, wenn acht ICs verwendet werden, insgesamt ein Strom von 8 Ampere zum OP AMP 24.
Es ist allgemeinen Praxis bei einem OP AMP, einen niedrigen Widerstandswert, wie beispielsweise 1 Ohm an der Ausgangsseite einzufügen, um ihn davon abzuhalten, zu oszillieren, und ihn gegenüber einer Beschädigung in dem Fall zu schützen, wenn der Ausgang kurzgeschlossen wird. Die Stromkapazität des Ausgangs eines OP AMP ist so klein wie 10 Milliampere bis 100 Milliampere. Daher ist der bei einem OP AMP verfügbare Strom nicht größer als 1 Ampere bis 2 Ampere, und zwar selbst dann, wenn ein Leistungsverstärker an seinen Ausgang angeschlossen ist. In diesem Zustand veranlaßt der an einen OP AMP angelegte Strom von 8 Ampere, daß die Spannung um wenigstens etwa 8 Volt abfällt. Als Ergebnis übersteigt die Rückseiten-Gatespannung des MOS-Transistors 16 die Source-Spannung desselben, was zu einem Latch-up-Effekt bei der Schaltung führt.
Fig. 9 zeigt Verdrahtungen, die an den OP AMP 24 anschließen, der die vierte Spannung V&sub4; zuführt, acht Treiber ICs 55 bis 62, die jeweils achtzig Ausgänge antreiben, und Impedanzen 47 bis 54, die in den Verdrahtungen eines Substrates und den Anschlüssen von Leitungen enthaltene Widerstandswerte darstellen. Das Substrat und die Leitungen sind im allgemeinen aus Kupfer hergestellt, in welchen Fall die Widerstandswertkomponente von mehreren zehn bis zu mehreren hundert Milliohm reicht. Dann beläuft sich selbst dann, wenn die Leitung mit der lmpedanz 47 so lang wie 1 Meter ist, der Widerstandswert auf etwa mehrere hundert Milliohm. Unter der Annahme, daß die Leitungen mit den Impedanzen 48 bis 54 sich jeweils über etwa 10 Zentimeter erstrecken, beläuft sich der Widerstandswert dann auf 10 Milliohm und führt dazu, daß ein Spannungsabfall von etwa 1 Volt auftritt. Beispielsweise dann, wenn die Impedanz 47 100 Milliohm ist und die Impedanzen 48 bis 54 jeweils 10 Milliohm sind, ist der gesamte Widerstandswert 170 Milliohm und führt dazu, daß die Spannung um 1,08 Volt abfällt. Selbst dann, wenn die Impedanz 47 30 Milliohm ist, ist der gesamte Widerstandswert 100 Milliohm, und daher ist der Spannungsabfall 0,52 Volt. Jedoch beträgt die Induktanzkomponente einige Mikrohenri für eine Verdrahtung von etwa 1 Meter mit der lmpedanz 47 und beträgt mehrere hundert Nanohenri für eine Verdrahtung von etwa 10 Zentimetern mit den Impedanzen 48 bis 54. Andererseits ist der Strom, unter der Annahme, daß er sich innerhalb von 1 Mikrosekunde erhöht oder er kleiner wird, wenigstens 2 Megahertz bezüglich der Frequenz. Somit wird die lmpedanz 57 durch 2πfL = 2 × 3,14 × 2 × 10&sup6; × 1 × 10.6=12,56 Ohm ausgedrückt. Gleichermaßen sind die Impedanzen 48 bis 54 1,256 Ohm. Ein Spannungsabfall aufgrund solcher Impedanzen beträgt 135,648 Volt. In diesem Fall beträgt dann, wenn die Verdrahtung mit der lmpedanz 47 etwa 30 Zentimeter lang ist und die lmpedanz 47 3,718 Ohm beträgt, der Spannungsabfall 65,312 Volt. In der Praxis fällt die Spannung nicht auf ein solches Maß ab, da die Differenz zwischen der maximalen und der minimalen Spannung so klein wie 20 Volt ist. Jedoch ist es bei diesem Beispiel offensichtlich, daß die Spannung möglicherweise auf die Nähe der maximalen Spannung ansteigt, so daß ein Latch-up-Effekt bei der Schaltung auftritt. Somit ist es dann, wenn die Diode 45 oder 46 außerhalb eines IC vorgesehen ist, nötig, jedes IC mit einer Diode zu versehen.
Andererseits soll angenommen werden, daß die Kapazität der LCD auf ein Viertel reduziert wird, und daß die Verdrahtung der Leistungsquelle zum Reduzieren der Verdrahtungsimpedanz auf ein Viertel verstärkt wird. Dann fließt, wenn die Impedanz 47 3, 142 Ohm ist und die Verdrahtung 1 Meter lang ist, ein Strom vom 2 Ampere durch die Impedanz 47, so daß die Spannung, die an der Verbindungsstelle 63 auftritt, um 6,284 Volt erhöht wird. Wenn die lmpedanz 47 0,942 Ohm ist und die Verdrahtung 30 Zentimeter lang ist, wird die Spannung an der Verbindungsstelle 63 um 3,768 Volt erhöht. Daher muß eine Diode zwischen den Eingangsanschlüssen des IC 55 vorgesehen sein, an die die Spannungen V&sub4; und V&sub3; angelegt werden. Wenn diese Diode als Schottky-Diode implementiert ist, kann der Spannungswechsel auf 0,2 Volt geklemmt werden. Unter der Annahme, daß die Impedanz 48 0,314 Ohm ist und die Verdrahtung, die dazu gehört, 10 Zentimeter lang ist, fließt ein Strom von 1,75 Ampere durch die Impedanz 48, so daß die Spannung an der Verbindungsstelle 64 um 0,5495 Volt erhöht wird. Jedoch ist der gesamte Spannungsabfall 0,7495 Volt, da die Spannung an der Verbindungsstelle 63 bereits um 0,2 Volt angestiegen ist. Eine Diode ist daher zwischen den Anschlüssen anzuschließen, an die die Spannungen V&sub4; und V&sub3; des IC 56 angelegt werden. Diese Diode kann den Spannungswechsel auf 0,2 Volt klemmen, wenn sie als Schottky-Diode implementiert ist. Während ein Strom von 1,5 Ampere durch die Impedanz 49 fließt, um die Spannung an der Verbindungsstelle 65 um 0,471 Volt anzuheben, ist die tatsächliche Spannung 0,671 Volt, da die Spannung an der Verbindungsstelle 64 bereits um 0,2 Volt angestiegen ist. Diese Spannung ist niedriger als die Basis-Emitter-Spannung (0,7 Volt) des Transistors, und verursacht daher nicht, daß ein Latch-up-Effekt auftritt, so daß keine Diode zwischen den Eingangsanschlüssen 4 und 3 des IC 57 angeschlossen werden muß. Der Strom, der durch die lmpedanz 50 fließt, beträgt 1,25 Ampere und erhöht die Spannung an der Verbindungsstelle 66 um 0,3925 Volt. Die Gesamtspannung, die an der Verbindungsstelle 66 auftritt, beträgt 1,0635 Volt, da die Spannung an der Verbindungsstelle 65 um 0,671 Volt angestiegen ist. Daher muß eine Diode zwischen den Eingangsanschlüssen 4 und 3 des IC 58 angeschlossen werden, und kann die Spannungsinversion auf 0,2 Volt klemmen, wenn sie als Schottky-Diode implementiert ist. Ein Strom von 1 Ampere fließt durch die lmpedanz 51, um die Spannung an der Verbindungsstelle 67 um 0,514 Volt zu erhöhen, d.h. 0,314 Volt plus 0,2 Volt. Diese Spannung ist niedriger als 0,7 Volt und führt nicht dazu, daß ein Latch-up-Effekt auftritt. Somit ist es nicht nötig, eine Diode zwischen den Eingangsanschlüssen 4 und 3 des IC 59 anzuschließen. Ein Strom von 0,75 Ampere fließt durch die Impedanz 52, so daß die Spannung an der Verbindungsstelle 68 um 0,7495 Volt erhöht wird, d.h. 0,2355 Volt plus 0,314 Volt plus 0,2 Volt, wodurch es nötig wird, daß eine Diode zwischen den Eingangsanschlüssen 4 und 3 des IC 60 angeschlossen wird. Diese Diode kann den Spannungswechsel auf 0,2 Volt klemmen, wenn eine Schottky-Diode verwendet wird. Ein Strom von 0,5 Ampere fließt durch die Impedanz 53, so daß die Spannung an der Verbindungsstelle 69 um 0,357 Volt angehoben wird, was die Summe aus 0,157 Volt und 0,2 Volt ist. Diese Spannung ist niedriger als 0,7 Volt und ist keine Ursache für einen Latch-up-Effekt, so daß es nicht nötig ist, eine Diode zwischen den Eingangsanschlüssen 4 und 3 des IC 61 anzuschließen. Weiterhin fließt ein Strom von 0,25 Ampere durch die Impedanz 54, so daß die Spannung an der Verbindungsstelle 70 um 0,075 Volt plus 0,357 Volt angehoben wird. Die resultierende Spannung ist niedriger als 0,7 Volt und veranlaßt nicht, daß ein Latch-up-Effekt auftritt, so daß keine Diode zwischen den Eingangsanschlüssen 4 und 3 des IC 62 erforderlich ist.
Wie es oben angegeben ist, muß bei der in Fig. 9 gezeigten spezifischen Konfiguration eine Diode zwischen den Eingangsanschlüssen 4 und 3 der ICs 55, 56, 58 und 60 angeschlossen sein, und muß nicht zwischen den Eingangsanschlüssen 4 und 3 der ICs 57, 59, 61 und 62 angeschlossen sein. Während die obige Beschreibung sich auf die Eingangsanschlüsse 4 und 3 konzentriert hat, ist sie ebenso in bezug auf die Eingangsanschlüsse richtig, an die die höchste Spannung V&sub1; und die mittlere Spannung V&sub2; angelegt werden.
Wenn die Ströme und Verdrahtungsimpedanzen sogar niedriger als jene sind, die in bezug auf Fig. 9 angegeben sind, verringert sich die Anzahl von lcs, die eine Diode benötigen, weiter, und erniedrigt sich möglicherweise auf eine. Obwohl die darstellenden Ausführungsbeispiele zum Ausgeben von vier unterschiedlichen Pegeln aufgebaut sind, ist die vorliegende Erfindung bei irgendeiner Schaltung praktikabel, die drei oder mehr Pegel ausgibt, wie es aus der vorangehenden Beschreibung zu sehen ist. Wie es in den Fig. 10 oder 11 gezeigt ist, kann eine Rückseiten- Gate-Verbindungsleitung an nur einer Seite der Seite für niedrige Spannung und der Seite für hohe Spannung vorgesehen sein. Alternativ dazu kann, wie es in Fig. 12 gezeigt ist, eine Rückseiten-Gate-Verbindungsleitung an beiden Seiten der Seite für niedrige Spannung und der Seite für hohe Spannung vorgesehen sein. Während die Fig. 10 bis 12 nur zwei Auswahlschaltungen 42 und 43 zeigen, hat jedes der darstellenden Ausführungsbeispiele beispielsweise achtzig solcher Schaltungen, von denen jede Spannungen auswählt, die an die Eingangsanschlüsse 1, 2, 3 und 4 angelegt sind. Die Auswahlschaltung 43 ist bezüglich des Aufbaus identisch zur Auswahlschaltung 42. Insbesondere hat die Auswahlschaltung 43 MOS-Transistoren 34 bis 37, die den MOS-Transistoren 14 bis 17 entsprechen, einen Ausgangsanschluß 33, der dem Ausgangsanschluß 5 entspricht und Steuersignal-Eingangsanschlüsse 38 bis 41, die den Steuersignal- Eingangsanschlüssen 18 bis 21 entsprechen. Wenn alle Auswahlschaltungen 42 und 43 durch die Steuersignale, die an die Anschlüsse 18 bis 21 und 38 bis 41 angelegt werden, dazu veranlaßt werden, in einen identischen Zustand zu gelangen, fließt ein maximaler Strom. Es ist nicht nötig, alle Auswahlschaltungen mit den Strombegrenzungswiderständen 22 und 23 und den Dioden 45 und 46 zu versehen. Wenn beispielsweise die Widerstände 22 und 23 verwendet werden, kann einer von ihnen an einer gemeinsamen Source-Verbindungsleitung der Auswahlschaltungen 42, 43 vorgesehen sein, und so weiter, oder in jeder derartigen Schaltung, wie es bei den darstellenden Ausführungsbeispielen gezeigt ist. Wenn jede Auswahlschaltung mit einem Widerstand versehen ist, kann der Widerstand mit Polysilizium oder einer ähnlichen Substanz mit einem relativ hohen Widerstandswert implementiert sein und in einer Jumper-Konfiguration verdrahtet sein. Dies ist erfolgreich beim Vervollständigen einer Jumper-Verdrahtung und beim Bilden des Widerstandes zur gleichen Zeit. Während die vorliegende Erfindung Bezug auf einen Schalter oder eine Auswahlschaltung unter Verwendung von MOS- Transistoren gezeigt und beschrieben worden ist, ist sie auf einfache Weise auf einen Schalter anwendbar, der sowohl p-MOSS als auch n-MOSS verwendet. Während die vorliegende Erfindung unter Bezugnahme auf die bestimmten darstellenden Ausführungsbeispiele beschrieben worden ist, ist sie nicht durch die Ausführungsbeispiele beschränkt, sondern nur durch die beigefügten Ansprüche.

Claims

1. Multipegel-Auswahlschaltung, die folgendes aufweist:

eine Auswahleinrichtung (42), die durch einen CMOS-Prozeß in einem Halbleiterchip vorgesehen ist, zum Auswählen eines einer Vielzahl vorbestimmter Spannungspegel zu einer Zeit;

wenigstens zwei Eingangsanschlüsse (1, 2; 3, 4), die auf dem Halbleiterchip vorgesehen sind, zum Zuführen der Vielzahl vorbestimmter unterschiedlicher Spannungspegel (V&sub1;, V&sub2;; V&sub3;, V&sub4;) zur Auswahleinrichtung (42); und einen Ausgangsanschluß (5), der auf dem Halbleiterchip vorgesehen ist, zum Ausgeben eines durch die Auswahleinrichtung (42) ausgewählten der Vielzahl vorbestimmter Spannungspegel;

wobei die Auswahleinrichtung (42) folgendes aufweist:

eine Vielzahl von MOS-Transistoren (14, 15; 16, 17) desselben Typs, die jeweils im Halbleiterchip vorgesehen sind und jeweils zwischen einem entsprechenden der Vielzahl von Eingangsanschlüssen und dem Ausgangsanschluß (5) angeschlossen sind, um dann, wenn sie durch eine externe Steuerung eingeschaltet sind, den vorbestimmten Spannungspegel am Eingangsanschluß zum Ausgangsanschluß (5) zu führen;

Source-Verbindungsleitungen (I&sub1;, I&sub2;; I&sub3;, I&sub4;), die jeweils zwischen einem entsprechenden der Eingangsanschlüsse und einer Source-Elektrode eines entsprechenden der MOS-Transistoren angeschlossen sind, zum Führen einer Spannung am entsprechenden Eingangsanschluß zur Source-Elektrode; und

eine Rückseiten-Gate-Verbindungsleitung (I&sub5;, I&sub6;), die zwischen einem entsprechenden der Eingangsanschlüsse und Rückseiten-Gates der MOS- Transistoren angeschlossen sind, zum Zuführen eines von einem entsprechenden der Eingangsanschilisse angelegten der Vielzahl vorbestimmter Spannungspegel zu den Rückseiten-Gate-Anschlüssen, wobei die Rückseiten-Gate-Verbindungsleitung (I&sub5;, I&sub6;) unabhängig von den Source- Verbindungsleitungen (I&sub1;-I&sub4;) ausgebildet ist, und ein Widerstand (23; 22) in die Source-Elektroden-Verbindungsleitung (I&sub1;-I&sub4;) eingefügt ist, die zwischen den einzelnen der Eingangsanschlüsse (1; 4) und dem entsprechenden Source- Anschluß angeschlossen ist.

2. Multipegel-Auswahlschaltung nach Anspruch 1, wobei die zwei Eingangsanschlüsse (1, 2; 3, 4) über eine erste Diode (46; 45) miteinander verbunden sind.

3. Multipegel-Auswahlschaltung nach Anspruch 1, die weiterhin folgendes aufweist:

einen zweiten Ausgangsanschluß (33); und

eine zweite Auswahleinrichtung (43) zum Zuführen eines ersten oder eines zweiten Spannungspegels (V&sub1;; V&sub4;) zum zweiten Ausgangsanschluß (33), und die folgendes aufweist:

einen zwischen einem ersten Eingangsanschluß (4) und dem zweiten Ausgangsanschluß (33) angeschlossenen ersten MOS-Transistor (37) eines ersten Leitungstyps;

einen zwischen einem zweiten Eingangsanschluß (1) und dem zweiten Ausgangsanschluß (33) angeschlossenen zweiten MOS-Transistor (34) des zweiten Leitungstyps; und

eine Treibereinrichtung zum Antreiben des ersten und des zweiten MOS- Transistors (37, 34);

wobei

der erste Eingangsanschluß (4) und die Source-Elektrode des ersten MOS-Transistors (37) durch eine erste Verbindungsleitung (I&sub4;) verbunden sind;

der erste Eingangsanschluß (4) und der Rückseiten-Gateanschluß des ersten MOS-Transistors (37) durch eine zweite Verbindungsleitung (16) verbunden sind; und

ein Widerstand (23; 22) in der ersten Verbindungsleitung (14) zwischen dem ersten Eingangsanschluß (4) und der Source-Elektrode des ersten MOS- Transistors (37) eingefügt ist.

4. Multipegel-Auswahlschaltung nach einem der Ansprüche 1 oder 2, die weiterhin folgendes aufweist:

eine Vielzahl von Ausgangsanschlüssen (5; 33); und

eine entsprechende Vielzahl der Auswahleinrichtungen (42; 43).