DE69031751T2

DE69031751T2 - Integrierte Halbleiterschaltung mit einem intrinsischen MOS-Transistor zum Erzeugen einer Referenzspannung

Info

Publication number: DE69031751T2
Application number: DE69031751T
Authority: DE
Inventors: Syuso Fujii; Takeshi Nagai
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-23
Filing date: 1990-08-14
Publication date: 1998-04-02
Anticipated expiration: 2010-08-15
Also published as: EP0414434A2; KR910005448A; JPH0378810A; US5041893A; DE69031751D1; EP0414434A3; KR930005500B1; JP2674669B2; EP0414434B1

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung mit einem MOS-Transistor zum Erzeugen einer Referenzspannung.
Fig. 1 zeigt eine übliche integrierte Halbleiterschaltung zum Erzeugen einer Referenzspannung. Diese Schaltung enthält einen Widerstand 1, der an einem Ende mit einer Spannungsquelle Vcc verbunden ist, wobei ein erster MOS-Transistor 2 durch Kanal-Ionenimplantation gebildet ist und eine erste Diode bildet, welche die Anode mit dem anderen Ende des Widerstands 1 verbunden hat, sowie einen zweiten MOS-Transistor 3, der mit einer Kanal- Ionenimplantation gebildet ist und als zweite Diode 3 dient, welche ihre Anode mit der Kathode des ersten MOS-Transistors 2 verbunden hat und ihre Kathode mit einer Spannungsquelle auf Massepotential verbunden hat. Der Knoten zwischen dem Widerstand 1 und dem ersten MOS-Transistor 2 ist mit einem Ausgangsanschluß 4 verbunden.
Bei dieser integrierten Halbleiterschaltung wird die Summe eines Vorwärtsspannungsabfalls VF des ersten MOS-Transistors 2 und eines Vorwärtsspannungsabfalls VF' des zweiten MOS-Transistors von dem Ausgangsanschluß 4 ausgegeben. Somit wurde diese Schaltung üblicherweise benutzt, wenn es erwünscht war, daß eine Spannung, welche größer als der Vorwärtsspannungsabfall einer Diode ist, von dem Ausgangsanschluß 4 ausgegeben wird. Eine Mehrzahl von Dioden ist also in Reihe geschaltet, wie in Fig. 1 gezeigt, und die Summe der Vorwärtsspannungsabfälle der Dioden wird vom Ausgangsanschluß 4 ausgegeben.
Bei dieser integrierten Halbleiterschaltung jedoch variiert die Spannung am Ausgangsanschluß 4 leicht in Abhängigkeit von der Betriebstemperatur. Weiterhin variieren die Charakteristika dieses Typs von integrierten Halbleiterschaltungen abhängig von Herstellungsbedingungen, und es ist schwierig, die erwünschte Ausgangsspannung mit hoher Genauigkeit zu erhalten. Sehr kleine Variationen bei den Herstellungsbedingungen führen zu einer Nicht-Einheitlichkeit des Vorwärtsspannungsabfalls der hergestellten Produkte, und der Vorwärtsspannungsabfall der Diode variiert beträchtlich als eine Funktion der Betriebstemperatur. Da weiterhin eine Anzahl solcher Dioden verwendet wird, um eine Ausgangsspannung zu erzeugen, die größer als der Vorwärtsspannungsabfall einer Diode ist, steigen die Variationen der Charakteristika der hergestellten integrierten Halbleiterschaltungen, und die Ausgangsspannung der Schaltungen variiert dementsprechend.
Eine Referenzspannungs-Erzeugungsschaltung zum Erzeugen einer erwünschten Ausgangsspannung mit hoher Präzision, welche weniger durch Variationen der Herstellungsbedingungen und der Betriebstemperatur beeinflußbar ist, wird nachstehend beschrieben.
Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung einer Leistungsquellenspannungs-Erzeugungsschaltung, welche stabil durch die genaue Ausgangsspannung betreibbar ist, welche durch die Referenzspannungs-Erzeugungsschaltung erzeugt wird.
Eine integrierte Halbleiterschaltung gemäß der vorliegenden Erfindung ist im Anspruch 1 definiert.
Eine vollständigere Würdigung der Erfindung und vieler begleitender Vorteile davon wird leicht durch das bessere Verständnis durch Bezugnahme auf die folgende detaillierte Beschreibung in Zusammenhang mit den begleitenden Zeichnungen erhalten.
Es zeigen:
Fig. 1 einen Stromlaufplan zum Zeigen einer üblichen Referenzspannungs-Erzeugungsschaltung;
Fig. 2 einen Stromlaufplan zum Zeigen einer Referenzspannungs- Erzeugungsschaltung gemäß einer ersten Ausführungsform;
Fig. 3a eine Querschnittsansicht zum Zeigen einer ersten Ausführungsform eines intrinsischen MOS-Transistors, der bei der ersten Ausführungsform verwendet wird;
Fig. 3b eine Querschnittsansicht zum Zeigen einer zweiten Ausführungsform eines intrinsischen MOS-Transistors;
Fig. 3c eine Querschnittsansicht zum Zeigen einer dritten Ausführungsform eines intrinsischen MOS-Transistors;
Fig. 4 ein Schaltungsdiagramm zum Zeigen einer Referenzspannungs- Erzeugungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 5 eine Darstellung zum Zeigen der Beziehung zwischen der Substratvorspannung des intrinsischen MOS-Transistors und der Ausgangsspannung gemäß der zweiten Ausführungsform;
Fig. 6 einen Stromlaufplan zum Zeigen einer Referenzspannungs- Erzeugungsschaltung gemäß einer dritten Ausführungsform;
Fig. 7a ein Schaltungsdiagramm zum Zeigen einer Referenzspannungs- Erzeugungsschaltung;
Fig. 7b ein Schaltungsdiagramm zum Zeigen einer Referenzspannungs- Erzeugungsschaltung gemäß einer fünften Ausführungsform;
Fig. 7c ein Schaltungsdiagramm zum Zeigen einer Referenzspannungs- Erzeugungsschaltung gemäß einer sechsten Ausführungsform;
Fig. 7d ein Schaltungsdiagramm zum Zeigen einer Referenzspannungs- Erzeugungsschaltung gemäß einer siebten Ausführungsform;
Fig. 8 eine Darstellung von Vergleichsdaten zwischen dem Stand der Technik und der zweiten Ausführungsform zum Zeigen der Beziehung zwischen der Ausgangsspannung und der Temperatur;
Fig. 9 ein Schaltungsdiagramm zum Zeigen einer internen Leistungsquellenspannungs-Erzeugungsschaltung unter Benutzung der Referenzspannungs- Erzeugungsschaltung gemäß der zweiten Ausführungsform;
Fig. 10 einen Stromlaufplan zum Zeigen einer Adreßpufferschaltung, welche nicht durch die vorliegende Erfindung abgedeckt wird, unter Verwendung der Referenzspannungs-Erzeugungsschaltung gemäß der ersten Ausführungsform; und
Fig. 11 einen Zeitablaufplan eines Haltesignals, eines äußeren Eingangssignals und von Adreßsignalen, welche in die Adreßpufferschaltung unter Benutzung der Referenzspannungs-Erzeugungsschaltung gemäß der ersten Ausführungsform ablaufen.
Mit Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen identische oder entsprechende Bestandteile in allen der verschiedenen Ansichten bezeichnen, und insbesondere auf Fig. 2 davon, ist Fig. 2 ein Stromlaufplan zum Zeigen einer integrierten Halbleiterschaltung gemäß einer ersten Ausführungsform. Diese Schaltung enthält einen Widerstand 5, der mit einer Stromquelle Vcc verbunden ist, einen MOS-Transistor (im weiteren als "intrinsischer MOS-Transistor" bezeichnet) 6 sowie einen Ausgangsanschluß 7, der mit einem Source-Anschluß des intrinsischen MOS-Transistors 6 verbunden ist. Der Source-Anschluß des intrinsischen MOS-Transistors 6 ist mit dem Widerstand 5 verbunden, ein Drain-Anschluß des intrinsischen MOS- Transistors 6 ist mit einer Spannungsquelle auf Massepotential verbunden, und ein Gate-Anschluß davon ist mit dem Drain-Anschluß verbunden. Beim intrinsischen MOS-Transistor 6 gleicht die Verunreinigungskonzentration des Kanalbereichs im wesentlichen derjenigen der Substratoberfläche, und das Potential des Source-Anschlusses ist gleich demjenigen des Substrats.
Der intrinsische MOS-Transistor 6 wird jetzt mit Bezug auf Fig. 3a beschrieben, welche eine Querschnittsansicht des intrinsischen MOS- Transistors 6 ist.
In diesem intrinsischen MOS-Transistor 6 ist eine Isolierschicht 11 auf einem Halbleitersubstrat 10 gebildet, welches einen Source-Bereich 8 und einen Drain-Bereich 9 aufweist. Eine Gate-Elektrode 12 ist auf der Isolierschicht 11 gebildet. Keine Ionenimplantation zur Schwellsteuerung wird in einem Kanalbereich 13 ausgeführt, welcher in einem oberen Abschnitt des Halbleitersubstrats 10 zwischen dem Source-Bereich 8 und dem Drain- Bereich 9 vorgesehen ist. Somit ist die Verunreinigungskonzentration des Kanalbereichs 13 im wesentlichen gleich derjenigen der Oberfläche des Halbleitersubstrats 10. Insbesondere ist es erwünscht, daß die Verunreinigungskonzentration des Source-Bereichs 8 und des Drain-Bereichs 9 1 × 10¹&sup9;/cm³ beträgt und die Verunreinigungskonzentration des Oberflächenabschnitts des Kanalbereichs 13 1 × 10¹&sup6;/cm bis 1 × 10¹&sup8;/cm³ beträgt.
Gemäß dieser integrierten Halbleiterschaltung wird eine Schwellspannung Vth des intrinsischen MOS-Transistors 6 von dem Ausgangsanschluß 7 ausgegeben. Da eine Verunreinigung zur Schwellsteuerung nicht in den Kanalbereich im intrinsischen MOS-Transistor 6 ionenimplantiert wird, ist die Schwellspannung Vth höher als ein Vorwärtsspannungsabfall VF der Diode. Beispielsweise beträgt die Schwellspannung etwa 2 V, wenn das Halbleitersubstrat 10 ein N-Typ-Halbleitersubstrat mit einer Verunreinigungskonzentration von 3 × 10¹&sup6;/cm³ ist, und die Gate-Elektrode 12 ist eine n&spplus;-Polysilizium-Gate-Elektrode mit einer Oxidschichtdicke von 15 nm (150 Ångström). Der Widerstand 5 ist zur Reduzierung der Abhängigkeit der Spannung des Ausgangsanschlusses 7 von der Spannung der Spannungsquelle Vcc vorgesehen.
Somit ist es nicht notwendig, eine Vielzahl von Dioden in Reihe zu verbinden, um eine Spannung zu erhalten, welche nicht geringer als der Vorwärtsspannungsabfall VF der Diode ist, am Ausgangsanschluß 7. Es sollte genügen, falls nur ein intrinsischer MOS-Transistor 6 angeschlossen ist. Wie oben erwähnt, wurden beim Stand der Technik die Vorwärtsspannungsabfälle VF der Dioden durch Variationen der Herstellungsbedingungen und der Betriebstemperatur nachteilig beeinflußt. Jedoch wird bei der vorliegenden Ausführungsform die Schwellspannung Vth von nur einem einzelnen intrinsischen MOS-Transistor 6 durch diese Faktoren beeinflußt.
Der intrinsische MOS-Transistor weist weder eine tiefe Ionenimplantation noch eine flache Ionenimplantation auf. Jedoch kann der intrinsische MOS-Transistor eine tiefe Ionenimplantation aufweisen, vorausgesetzt, daß der Oberflächenbereich des Kanals nicht ionenimplantiert ist, wie nachstehend erörtert.
Zum Verhindern eines Punchthrough-Stroms bzw. Durchgriffstroms zwischen den Source- und Drain-Bereichen können Ionen in den Bereich zwischen den Source- und Drain-Bereichen implantiert werden. In diesem Fall wird die Dichte des Bereichs unter dem Kanalbereich höher als diejenige des Substrats. Falls der Bereich unter dem Kanalbereich, dessen Verunreinigungsdichte höher als diejenige des Substrats im endgültigen Produkt des MOS-Transistors ist, tiefer liegt als der Verarmungsbereich des MOS-Transistors, wird die Schwellspannung des MOS-Transistors nicht durch die Kanal-Ionenimplantation beeinflußt.
Der Wert der Tiefe "W" des Verarmungsbereichs des MOS-Transistors ist definiert als

W = 2&epsi;s&epsi;&sub0;(2φB)/qNB.

Bei dieser Definition der Tiefe W ist &epsi;s die relative Dielektrizitätskonstante, beispielsweise beträgt &epsi;s in einem Siliciumhalbleitersubstrat 11,9; ist &epsi;&sub0; die Vakuum-Dielektrizitätskonstante, d.h. &epsi;&sub0; beträgt 8,854 × 10&supmin;¹&sup4; F/cm; ist q die intrinsische Elektronenladung, d.h. q beträgt 1,6 × 10&supmin;¹&sup9; c; ist NB die Verunreinigungskonzentration des Halbleitersubstrats, z.B. NB ist ein Wert zwischen 1 × 10¹&sup5; und 1 × 10¹&sup8; cm&supmin;³; und ist φB das eingebaute Potential, d.h. φB ist definiert als φB = KT/qln(NB/ni).
Bei diesem Ausdruck von φB ist K die Boltzman-Konstante, d.h. K beträgt 1,38 × 10&supmin;²³ J/K; ist T die absolute Temperatur, z.B. 300 K; und ist ni die intrinsische Ladungsträgerkonzentration, z.B. 1,45 × 10¹&sup0; cm&supmin;³.
Die Tiefe W des Verarmungsbereichs des MOS-Transistors ist ein Wert von 0,4 bis 8 nm (4 bis 80 Ångström) in diesem Beispiel. Falls der Bereich unter dem Kanal bereich mit einer Verunreinigungsdichte höher als derjenige des Substrats im endgültigen Produkt des MOS-Transistors versehen ist und tiefer als 0,4 bis 8 nm (4 bis 80 Ångström) unterhalb des Kanalbereichs liegt, dann wird die Schwellspannung des MOS-Transistors nicht durch die Kanal-Ionenimplantation beeinflußt. Deshalb dient solch ein MOS-Transistor als intrinsischer MOS-Transistor und weist dieselben Vorteile wie die in Fig. 3a gezeigte Ausführungsform auf und wird als intrinsischer MOS- Transistor angesehen, da keine Ionenimplantation zur Schwellsteuerung durchgeführt wird.
Fig. 3b zeigt ein weiteres Beispiel des intrinsischen MOS- Transistors. Eine Wanne 15 ist in einem Halbleitersubstrat 14 gebildet. Der Leitungstyp der Wanne 15 ist entgegengesetzt demjenigen des Substrats 14. Ein Source-Bereich 16 und ein Drain-Bereich 17 sind in der Wanne 15 gebildet. Ein Kanalbereich 18 ist in einem oberen Abschnitt des Halbleitersubstrats 14 zwischen der Source 16 und dem Drain 17 vorgesehen. Eine Isolierschicht 19 ist auf dem Halbleitersubstrat 14, der Wanne 15, dem Source-Bereich 16 und dem Drain-Bereich 17 gebildet. Eine Gate-Elektrode ist auf diesem Teil der Isolierschicht 19 gebildet, welcher oberhalb des Kanalbereichs 18 liegt. Keine Ionenimplantantion zur Schwellsteuerung ist im Kanalbereich 18 zwischen der Source 16 und dem Drain 17 durchgeführt. Somit ist die Verunreinigungskonzentration des Kanalbereichs 18 gleich derjenigen des Oberflächenbereichs der Wanne 15. Dieser Transistor hat im wesentlichen die gleichen Vorteile wie der in Fig. 3a gezeigte Transistor.
Fig. 3c zeigt noch ein weiteres Beispiel des intrinsischen MOS- Transistors. Bei diesem Transistor ist eine erste Wanne 22 in einem Halbleitersubstrat 21 gebildet. Der Leitungstyp der ersten Wanne 22 ist demjenigen des Substrats 21 entgegengesetzt. Zusätzlich ist eine zweite Wanne 23 mit demselben Leitungstyp wie dem Halbleitersubstrat 21 in der ersten Wanne 22 gebildet. Ein Source-Bereich 24 und ein Drain-Bereich 25, welche beide einen zum Substrat 21 entgegengesetzten Leitungstyp aufweisen, sind in der zweiten Wanne 23 gebildet. Ein Kanalbereich 26 ist in einem oberen Abschnitt des Halbleitersubstrats 21 zwischen dem Source-Bereich 24 und dem Drain-Bereich 25 vorgesehen. Eine Gate-Elektrode 28 ist an diesem Teil der Isolierschicht 27 ausgebildet, welcher oberhalb des Kanalbereichs 26 liegt. Keine Ionenimplantation zur Schwellsteuerung ist in dem Kanalbereich 26 zwischen dem Source-Bereich 24 und dem Drain-Bereich 25 ausgeführt. Somit ist die Verunreinigungskonzentration des Kanalbereichs 26 gleich derjenigen des Oberflächenabschnitts der zweiten Wanne 23. Dieser Transistor hat die gleichen Vorteile wie der in Fig. 3a gezeigte Transistor. Die Bereitstellung der ersten Wanne 22, welche auf der zweiten Wanne 23 substrat-basiert, die nicht das Substrat ist, resultiert in einer Trennung der zweiten Wanne 23 vom Substrat und ermöglicht die Bildung weiterer Transistoren mit einem Kanal mit dem gleichen Leitungstyp wie demjenigen des Halbleitersubstrats 21 in dem Substrat.
Weiterhin enthält der intrinsische MOS-Transistor bei einer weiteren Ausführungsform ein Halbleitersubstrat sowie ein auf dem Halbleitersubstrat gebildetes Epitaxie-Substrat. Das Epitaxie-Substrat enthält einen Source- Bereich, einen Drain-Bereich, einen Kanalbereich, welcher in einem oberen Abschnitt des Epitaxie-Substrats vorgesehen ist. Keine Ionenimplantation zur Schwellsteuerung ist durchgeführt. Dieser Transistor hat dieselben Vorteile wie der in Fig. 3a gezeigte Transistor.
Fig. 4 zeigt eine integrierte Halbleiterschaltung gemäß einer zweiten Ausführungsform. Diese Schaltung ist derart entworfen, daß eine Substratvorspannung an dem intrinsischen MOS-Transistor 6 über den Substratvorspannungsanschluß 29, der in Fig. 2 gezeigt ist, angelegt ist, so daß die Schwellspannung Vth variabel ist. Die Substratvorspannung ist vorgesehen, um einen Ausgangsspannungspegel zu erzeugen, der größer oder gleich dem Source-Spannungspegel des MOS-Transistors 6 ist.
Gemäß der in Fig. 4 gezeigten integrierten Halbleiterschaltung können dieselben Vorteile wie diejenigen bei der ersten Ausführungsform erhalten werden. Weiterhin kann durch Ändern der Substratvorspannung des intrinsischen MOS-Transistors 6 die Schwellspannung Vth variiert werden, um eine erwünschte Ausgangsspannung zu erzeugen.
Fig. 5 ist eine Darstellung zum Zeigen der Beziehung zwischen der Substratvorspannung und der Ausgangsspannung des intrinsischen MOS- Transistors, welcher einen Substratvorspannungsanschluß aufweist, der mit Vcc in der in Fig. 4 gezeigten zweiten Ausführungsform verbunden ist. Die Ausgangsspannung des intrinsischen MOS-Transistors entspricht der Substratvorspannung.
Fig. 6 zeigt eine integrierte Halbleiterschaltung gemäß einer dritten Ausführungsform. Ein Widerstand 30 ist zwischen den Source-Anschluß des intrinsischen MOS-Transistors 6 und den Ausgangsanschluß 7 geschaltet, um so den MOS-Transistor von der Last zu isolieren, welche mit dem Ausgangsanschluß 7 verbunden ist. Unnötige Spannungsänderungen der Ausgangsspannung können weiterhin in einem Ausmaß entsprechend dem Spannungsabfall aufgrund des Widerstandes 30 verhindert werden. Wenn beispielsweise der Widerstand 700 kΩ aufweist, wird der Widerstand 30 auf einen sehr niedrigen Wert eingestellt, d.h. etwa 10 kΩ.
Fig. 7a zeigt eine integrierte Halbleiterschaltung gemäß einer vierten Ausführungsform. Bei dieser Schaltung ist ein Last-MOS-Transistor 31 als Ersatz für den Widerstand 5 vorgesehen. In Fig. 7a ist der Last-MOS- Transistor 31 ein P-Kanal-Anreicherungstransistor, dessen Substratvorspannung mit einer Spannungsquelle Vcc verbunden ist.
Fig. 7b zeigt eine fünfte Ausführungsform der vorliegenden Erfindung, wobei ein N-Kanal-Anreicherungstransistor 32 als Last-MOS-Transistor verwendet ist. Der rückseitige Gate-Anschluß des Transistors 32 ist auf die Referenzspannung am Anschluß 7 vorgespannt. Diese Ausführungsform hat im wesentlichen die gleichen Vorteile wie diejenigen, die erhalten werden, wenn der Widerstand 5 verwendet wird.
Fig. 7c zeigt eine sechste Ausführungsform, wobei ein P-Kanal- Verarmungstransistor 33 als Last-MOS-Transistor verwendet wird. Der rückseitige Gate-Anschluß des Transistors 32 ist mit einer Spannungsquelle Vcc verbunden. Diese Ausführungsform weist im wesentlichen dieselben Vorteile auf wie diejenigen, welche erhalten werden, wenn der Widerstand 5 verwendet wird.
Fig. 7d zeigt eine siebte Ausführungsform der vorliegenden Erfindung, wobei ein N-Kanal-Verarmungstransistor 34 als Last-MOS-Transistor verwendet wird. Der rückseitige Gate-Anschluß des Transistors 34 ist auf eine Referenzspannung vorgespannt. Diese Ausführungsform weist im wesentlichen die gleichen Vorteile auf wie diejenigen, welche erhalten werden, wenn der Widerstand 5 verwendet wird.
Fig. 8 ist eine Darstellung zum Zeigen von Vergleichsdaten zwischen dem in Fig. 1 gezeigten Stand der Technik und der zweiten Ausführungsform zum Zeigen der Beziehung zwischen der Ausgangsspannung und der Temperatur. Eine unterbrochene Linie (1) zeigt den Fall, in dem ein MOS-Transistor, welcher als Einzeldiode dient, angeschlossen ist, eine unterbrochene Linie (2) zeigt den Fall, in dem zwei MOS-Transistoren, welche als zwei Dioden dienen, in Reihe geschaltet sind, eine unterbrochene Linie (3) zeigt den Fall, in dem drei MOS-Transistoren, welche als drei Dioden dienen, in Reihe geschaltet sind, und eine durchgezogene Linie zeigt den Fall eines intrinsischen MOS-Transistors mit einem rückseitigen Gate-Anschluß, welcher mit Vcc verbunden ist. Der Vorwärtsspännungsabfall der Diode beträgt 1 V bei 300 K, und die Schwellspannung des intrinsischen MOS-Transistors beträgt 3 V bei 300 K.
Wenn die unterbrochenen Linien (1) bis (3) verglichen werden, findet man, daß je größer die Anzahl von Dioden ist, desto größer die Temperaturvariation ist. Wenn weiterhin die unterbrochene Linie (3) mit der durchgezogenen Linie verglichen wird, findet man, daß die Temperaturvariation im Fall der durchgezogenen Linie kleiner als im Fall der unterbrochenen Linie (3) ist.
Fig. 9 ist ein Schaltungsdiagramm zum Zeigen einer inneren Leistungsquellenspannungs-Erzeugungsschaltung unter Benutzung einer Referenzspannungs-Erzeugungsschaltung gemäß der zweiten Ausführungsform.
Diese interne Leistungsquellenspannungs-Erzeugungsschaltung enthält eine Referenzspannungs-Erzeugungsschaltung 35, welche durch die in Fig. 4 gezeigte integrierte Halbleiterschaltung aufgebaut ist, sowie eine Leistungsquellenspannungs-Erzeugungsschaltung 36, die mit einem Ausgangsanschluß 7 der Referenzspannungs-Erzeugungsschaltung 35 verbunden ist und zumindest einen MOS-Transistor aufweist, der mit einer Kanal- Ionenimplantation gebildet ist.
Die Leistungsquellenspannungs-Erzeugungsschaltung 36 enthält einen ersten P-Kanal-MOS-Transistor 37, einen zweiten P-Kanal-MOS-Transistor 38, einen dritten P-Kanal-MOS-Transistor 39, welche jeweils den Source-Anschluß mit einer Spannungsquelle VCC verbunden haben; einen ersten N-Kanal-MOS- Transistor 40 mit einem mit dem Drain-Anschluß des zweiten P-Kanal-MOS- Transistors 38 verbundenen Drain-Anschluß; einen zweiten N-Kanal-MOS- Transistor 41 mit einem mit dem Drain-Anschluß des dritten P-Kanal-MOS- Transistors 39 verbundenen Drain-Anschluß; einen dritten N-Kanal-MOS- Transistor 42 mit einem mit dem Source-Anschluß des ersten N-Kanal-MOS- Transistors 40 verbundenen Drain-Anschluß; einen vierten N-Kanal-MOS- Transistor 43 mit einem mit dem Source-Anschluß des dritten N-Kanal-MOS- Transistors 42 verbundenen Drain-Anschluß und einem mit einer Spannungsquelle auf Massepotential verbundenen Source-Anschluß; einen ersten Widerstand 44, der zwischen den Drain-Anschluß des ersten P-Kanal-MOS- Transistors 37 und das Gate des zweiten N-Kanal-MOS-Transistors 41 geschaltet ist; und einen zweiten Widerstand 45, der zwischen den Gate- Anschluß des zweiten N-Kanal-MOS-Transistors 41 und Massepotential geschaltet ist.
Der Gate-Anschluß des ersten P-Kanal-MOS-Transistors 37 ist mit dem Drain-Anschluß des zweiten P-Kanal-MOS-Transistors 38 verbunden. Der Source-Anschluß des ersten N-Kanal-MOS-Transistors 40 und der Source- Anschluß des zweiten N-Kanal-MOS-Transistors 41 sind miteinander verbunden. Die Gate-Anschlüsse des zweiten P-Kanal-MOS-Transistors 38, des dritten P-Kanal-MOS-Transistors 39, des dritten N-Kanal-MOS-Transistors 42 und des vierten N-Kanal-MOS-Transistors 43 sind ebenfalls gemeinsam mit dem Gate- Anschluß des ersten P-Kanal-MOS-Transistors 37 verbunden. Der dritte P-Kanal-MOS-Transistor 39 hat seinen Drain-Anschluß mit seinem eigenen Gate-Anschluß verbunden. Ein Ausgangsanschluß 46 ist mit einem Knoten zwischen dem Drain-Anschluß des ersten P-Kanal-MOS-Transistors 37 und dem ersten Widerstand 44 verbunden.
Bei dieser internen Leistungsquellenspannungs-Erzeugungsschaltung ist der Ausgangsanschluß 7 der Referenzspannungs-Erzeugungsschaltung 35 mit dem Gate-Anschluß des ersten N-Kanal-MOS-Transistors 40 der Leistungsquellenspannungs-Erzeugungsschaltung verbunden. Somit arbeitet die Leistungsquellenspannungs-Erzeugungsschaltung 36 nicht, falls nicht die Ausgangsspannung von der Referenzspannungs-Erzeugungsschaltung 35 höher als die Schwellspannung des ersten N-Kanal-MOS-Transistors 40 ist.
Die Aufgabe der Leistungsquellenspannungs-Erzeugungsschaltung 36 besteht in dem Halten der Spannung am Ausgangsanschluß 46 auf einem vorbestimmten Spannungspegel zwischen Vcc und Massepotential.
Falls die Spannung des Ausgangsanschlusses 46 von dem bestimmten Spannungspegel abnimmt, dann nimmt die Source-Spannung des zweiten N-Kanal- MOS-Transistors 41 ab. Dann nimmt die Source-Spannung des ersten N-Kanal- MOS-Transistors 40 ab, wie auch die Gate-Spannung des ersten P-Kanal-MOS- Transistors 37. So steigt der Gate-Durchgangsstrom, und die Spannung des Ausgangsanschlusses 46 steigt auf den vorbestimmten Spannungspegel.
Wenn andererseits die Spannung des Ausgangsanschlusses 46 vom vorbestimmten Spannungspegel ansteigt, dann steigt die Gate-Spannung des zweiten N-Kanal-MOS-Transistors 41 an, dann steigt die Source-Spannung des ersten N-Kanal-MOS-Transistors 40 an, und steigt die Gate-Spannung des ersten P-Kanal-MOS-Transistors 37. So nimmt der Gate-Durchgangsstrom ab, und die Spannung des Ausgangsanschlusses 46 nimmt auf den vorbestimmten Spannungspegel ab.
Wenn, wie oben beschrieben, die Spannung des Ausgangsanschlusses 46 von dem vorbestimmten Spannungspegel zeitweilig abnimmt oder zeitweilig ansteigt, kehrt die Spannung des Ausgangsanschlusses 46 durch den Rückkopplungsbetrieb der Leistungsquellenspannungs-Erzeugungsschaltung schnell auf den vorbestimmten Spannungspegel zurück.
Im obigen Fall wird die Referenzspannungs-Erzeugungsschaltung 35 verwendet, und dieselben Vorteile wie bei der zweiten Ausführungsform sind erzielbar. Somit kann eine Spannung aus dem Ausgangsanschluß 7 der Referenzspannungs-Erzeugungsschaltung 35 abgenommen werden, welche höher als die Schwellspannung des ersten N-Kanal-MOS-Transistors 40 und niedriger als Vcc ist.
Eine Adreßpufferschaltung, welche nicht durch die vorliegende Erfindung abgedeckt wird, unter Verwendung der Referenzspannungs- Erzeugungsschaltung 35 gemäß der ersten Ausführungsform, wird jetzt mit Bezug auf den Stromlaufplan von Fig. 10 beschrieben.
Wie in Fig. 10 gezeigt, enthält diese Adreßpufferschaltung eine Referenzspannungs-Erzeugungsschaltung 35 und eine Pufferschaltung 47, welche mit einem Ausgangsanschluß 7 der Referenzspannungs-Erzeugungsschaltung 35 verbunden ist und zumindest einen MOS-Transistor aufweist, der mit einer Kanal-Ionenimplantation gebildet ist.
Diese Pufferschaltung 47 enthält einen ersten P-Kanal-MOS-Transistor 48 mit einem mit Vcc verbundenen Source-Anschluß und mit einem mit einer Spannungsquelle auf Massepotential verbundenen Gate-Anschluß; einen ersten Ausgangsanschluß 49 für ein speicherinternes Adressensignal, welcher mit dem Drain-Anschluß des ersten P-Kanal-MOS-Transistors 48 verbunden ist; einen ersten N-Kanal-MOS-Transistor 50 mit einem Drain-Anschluß, der mit dem Ausgangsanschluß 49 für das erste speicherinterne Adreßsignal verbunden ist, mit einem Gate-Anschluß, der mit dem Ausgangsanschluß 7 verbunden ist, und mit einem Source-Anschluß, der mit einer Spannungsquelle auf Massepotential verbunden ist; einen zweiten P-Kanal-MOS-Transistor 51 mit einem mit Vcc verbundenen Source-Anschluß und einem Drain-Anschluß, der mit dem Ausgangsanschluß 49 für das erste speicherinterne Adreßsignal verbunden ist; einen zweiten N-Kanal-MOS-Transistor 52 mit einem Drain-Anschluß, der mit dem Drain-Anschluß des zweiten P-Kanal-MOS-Transistors 51 verbunden ist, und mit einem Gate-Anschluß, der mit dem Gate-Anschluß des zweiten P-Kanal-MOS-Transistors 51 verbunden ist; einen Haltesignal-Eingangsanschluß 53, der mit dem Source-Anschluß des zweiten N-Kanal-MOS- Transistors 52 verbunden ist; einen dritten P-Kanal-MOS-Transistor 54 mit einem mit Vcc verbundenen Source-Anschluß, mit einem mit dem Drain-Anschluß des zweiten P-Kanal-MOS-Transistors 51 verbundenen Drain-Anschluß und mit einem mit dem Gate-Anschluß des zweiten N-Kanal-MOS-Transistors 52 verbundenen Drain-Anschluß; einen dritten N-Kanal-MOS-Transistor 55 mit einem mit dem Drain-Anschluß des dritten P-Kanal-MOS-Transistors 54 verbundenen Drain-Anschluß mit einem mit dem Gate-Anschluß des dritten P-Kanal-MOS-Transistors 54 verbundenen Gate-Anschluß und mit einem mit dem Haltesignal-Eingangsanschluß 53 verbundenen Source-Anschluß; einen vierten P-Kanal-MOS-Transistor 56 mit einem mit Vcc verbundenen Source-Anschluß, mit einem mit einer Spannungsquelle auf Massepotential verbundenen Gate- Anschluß, und mit einem mit dem Drain-Anschluß des dritten N-Kanal-MOS- Transistors 55 verbundenen Drain-Anschluß; einen Ausgangsanschluß 57 für ein zweites speicherinternes Adreßsignal, welcher mit dem Drain-Anschluß des vierten P-Kanal-MOS-Transistors 56 verbunden ist; einen vierten N- Kanal-MOS-Transistor 58 mit einem Drain-Anschluß, der mit dem Ausgangsanschluß 57 für das zweite speicherinterne Adreßsignal verbunden ist, mit einem Source-Anschluß, das mit einer Leistungsquelle auf Massepotential verbunden ist, und mit einem Gate-Anschluß; sowie einen Eingangsanschluß 59 für ein Außensignal, welcher mit dem Gate-Anschluß des vierten MOS-Transistors 58 verbunden ist.
Der Drain-Anschluß des ersten P-Kanal-MOS-Transistors 48, der Ausgangsanschluß 49 für das erste speicherinterne Adreßsignal, der Drain- Anschluß des ersten N-Kanal-MOS-Transistors 50, der Drain-Anschluß des zweiten P-Kanal-MOS-Transistors 51, der Drain-Anschluß des zweiten N-Kanal- MOS-Transistors 52, der Gate-Anschluß des dritten P-Kanal-MOS-Transistors 54 und der Gate-Anschluß des dritten N-Kanal-MOS-Transistors 55 sind miteinander verbunden.
Ebenfalls sind der Gate-Anschluß des zweiten P-Kanal-MOS- Transistors 51, der Gate-Anschluß des zweiten N-Kanal-MOS-Transistors 52, der Drain- Anschluß des dritten P-Kanal-MOS-Transistors 54, der Drain-Anschluß des dritten N-Kanal-MOS-Transistors 55, der Drain-Anschluß des vierten P-Kanal- MOS-Transistors 56, der Ausgangsanschluß 57 für das zweite speicherinterne Adreßsignal und der Drain-Anschluß des vierten N-Kanal-MOS-Transistors 58 miteinander verbunden.
Die Pufferschaltung 47 vergleicht den Wert eines externen Eingangssignals Vin und die Referenzspannung und erzeugt ein erstes speicherinternes Adreßsignal (A) und ein zweites Speicherinternes Adreßsignal ( ).
Der Betrieb der Schaltung 47 wird durch ein Haltesignal ( ) gesteuert. Fig. 11 ist ein Signalzeitablaufplan. Unmittelbar bevor sich der Pegel des Haltesignals ( ) von einem H-Pegel auf einen L-Pegel ändert, wird das äußere Eingangssignal als gültige Daten eingegeben. Wenn der Pegel des Haltesignals ( ) sich von einem H-Pegel auf einen L-Pegel ändert, wird das äußere Eingangssignal mit der Referenzspannung verglichen. Nachdem eine vorbestimmte Zeitspanne seit dem Start des Vergleichs vergangen ist, wird das speicherinterne Adreßsignal (A, ) auf den H-Pegel oder den L-Pegel gesetzt. Falls der vorherige niedriger als der letztere ist, wird das speicherinterne Adreßsignal (A) auf den L-Pegel gesetzt.
Somit wird unter Verwendung einer stabilen Referenzspannung ein Adreßpuffer erhalten, der weniger durch eine Variation der Herstellungsbedingungen und der Betriebstemperatur beeinflußbar ist.
Zusätzlich kann die Pufferschaltung 47 als Vergleichsschaltung usw. anstelle einer Adreßpufferschaltung verwendet werden, falls die Eingangsignale und die Ausgangssignale durch ein Dateneingabepuffersignal, ein Zeilenadressen-Strobesignal, Spaltenadressen-Strobesignal, ein Schreibaktivierungssignal usw. ersetzt werden.

Claims

1. Integrierte Halbleiterschaltung zum Erzeugen einer internen Spannungsquellenspannung mit:

einem Halbleitersubstrat (10, 14, 21);

einem ersten Spannungsanschluß, welcher mit einer ersten Spannungsquelle verbunden ist;

einem in dem Halbleitersubstrat ausgebildeten und zwei Enden aufweisenden Lastelement (5), wobei das eine Ende davon mit dem ersten Spannungsanschluß verbunden ist;

einem zweiten Spannungsanschluß, der mit einer zweiten Spannungsquelle verbunden ist;

einem intrinsischen MOS-Transistor (6), der in einem oberen Abschnitt (10, 15, 23) des Halbleitersubstrats gebildet ist, mit einem Source Anschluß (8, 16, 24), der mit dem anderen Ende des Lastelements (5) verbunden ist, mit einem Drain-Anschluß (9, 17, 25), der mit dem zweiten Spannungsanschluß verbunden ist, mit einem Gate-Anschluß (12, 20, 28), der mit dem Drain-Anschluß (9, 17, 25) verbunden ist, und mit einem Kanal (13, 18, 26), wobei der Kanal (13, 18, 26) eine Verunreinigungskonzentration aufweist, die im wesentlichen dieselbe wie diejenige des oberen Abschnitts (10, 15, 23) des Halbleitersubstrats (10, 14, 21) ist;

einem Ausgangsanschluß (7), der mit dem anderen Ende des Lastelements (5) und mit dem Source-Anschluß (8, 16, 24) verbunden ist; und

einer Leistungsquellenspannungs-Erzeugungsschaltung (36), welche in dem Halbleitersubstrat (10) gebildet ist, wobei die Leistungsquellenspannungs-Erzeugungsschaltung (36) aufweist:

einen ersten P-Kanal-MOS-Transistor (37) mit einem mit dem ersten Spannungsanschluß verbundenen Source-Anschluß, einem Drain-Anschluß und einem Gate-Anschluß;

einen zweiten P-Kanal-MOS-Transistor (38) mit einem mit dem ersten Spannungsanschluß verbundenen Source-Anschluß, einem mit dem Gate-Anschluß des ersten P-Kanal-MOS-Transistor (37) verbundenen Drain-Anschluß und einem Gate-Anschluß;

einen dritten P-Kanal-MOS-Transistor (39) mit einem mit dem ersten Spannungsanschluß verbundenen Source-Anschluß, mit einem mit dem Gate des zweiten P-Kanal-MOS-Transistors (38) verbundenen Gate-Anschluß und mit einem mit dem Gate-Anschluß des dritten P-Kanal-Transistors (39) verbundenen Drain-Anschluß;

einen ersten N-Kanal-MOS-Transistor (40) mit einem mit dem Gate- Anschluß des ersten P-Kanal-MOS-Transistors (37) und dem Drain-Anschluß des zweiten P-Kanal-MOS-Transistors (38) verbundenen Drain-Anschluß, einem mit dem Ausgangsanschluß (7) verbundenen Gate-Anschluß und einem Source- Anschluß;

einen zweiten N-Kanal-MOS-Transistor (41) mit einem mit dem Gate- Anschluß des zweiten P-Kanal-MOS-Transistors (38) und dem Gate-Anschluß und dem Drain-Anschluß des dritten P-Kanal-MOS-Transistors (39) verbundenen Drain-Anschluß, einem mit dem Source-Anschluß des ersten N-Kanal-MOS- Transistors (40) verbundenen Source-Anschluß und mit einem Gate-Anschluß;

einen dritten N-Kanal-MOS-Transistor mit einem mit dem Source- Anschluß des ersten N-Kanal-MOS-Transistors (40) verbundenen Drain- Anschluß, einem mit dem Gate des zweiten P-Kanal-MOS-Transistors (38) verbundenen Gate-Anschluß und einem mit dem zweiten Spannungsanschluß verbundenen Source-Anschluß;

ein erstes Lastelement (44), das zwischen dem Drain-Anschluß des ersten P-Kanal-MOS-Transistors und dem Gate-Anschluß des zweiten N-Kanal- MOS-Transistors angeschlossen ist;

ein zweites Lastelement (45), das zwischen dem Gate-Anschluß des zweiten N-Kanal-MOS-Transistors (41) und dem zweiten Spannungsanschluß angeschlossen ist; und

einen Verbindungsanschluß (46), der zwischen dem Drain-Anschluß des ersten P-Kanal-MOS-Transistors und dem ersten Lastelement angeschlossen ist.

2. Integrierte Halbleiterschaltung nach Anspruch 1, wobei das Lastelement (5) einen Widerstand aufweist.

3. Integrierte Halbleiterschaltung nach Anspruch 1 mit einer Einrichtung zum Verbinden des Substrats (10) des MOS-Transistors mit dem Source- Anschluß (8).

4. Integrierte Halbleiterschaltung nach Anspruch 1, welche weiterhin einen dritten Spannungsanschluß (29) aufweist, der mit dem Substrat verbunden ist.

5. Integrierte Halbleiterschaltung nach Anspruch 1, wobei der intrinsische MOS-Transistor (6) einen P-Kanal-Transistor aufweist.

6. Integrierte Halbleiterschaltung nach Anspruch 1, wobei der obere Abschnitt des Halbleitersubstrats (14) einen Wannenverunreinigungsbereich (15) eines ersten Leitungstyps aufweist, der in dem Substrat. (14) eines zweiten Leitungstyps gebildet ist, und wobei der intrinsische MOS- Transistor (6) in dem Wannenverunreinigungsbereich (15) gebildet ist und der Kanal (18) eine Verunreinigungskonzentration aufweist, welche im wesentlichen die gleiche wie diejenige des Wannenverunreinigungsbereichs (15) ist.

7. Integrierte Halbleiterschaltung nach Anspruch 1, wobei der obere Abschnitt des Halbleitersubstrats (21) einen ersten Wannenverunreinigungsbereich (23) eines ersten Leitungstyps aufweist, der in einem zweiten Wannenverunreinigungsbereich (22) eines zweiten Leitungstyps gebildet ist, wobei die ersten und zweiten Wannenverunreinigungsbereiche in dem Substrat (21) des ersten Leitungstyps gebildet sind und wobei der intrinsische MOS- Transistor (6) in dem ersten Wannenverunreinigungsbereich (23) gebildet ist und der Kanal (26) eine Verunreinigungskonzentration aufweist, die im wesentlichen die gleiche wie diejenige des ersten Wannenverunreinigungsbereichs (23) ist.

8. Integrierte Halbleiterschaltung nach Anspruch 1, wobei das erste Lastelement (44) ein Widerstand und das zweite Lastelement (45) ein Widerstand ist.