DE69021177T2

DE69021177T2 - Halbleiteranordnung mit isolierter Gateelektrode.

Info

Publication number: DE69021177T2
Application number: DE69021177T
Authority: DE
Inventors: Mamoru Miyawaki; Tadahiro Ohmi
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-12-02
Filing date: 1990-11-30
Publication date: 1996-01-11
Anticipated expiration: 2010-12-01
Also published as: DE69021177D1; JPH03245573A; US6242783B1; US6316813B1; JP2994670B2; EP0431855A1; EP0431855B1

Description

Die Erfindung bezieht sich auf einen Isolierschicht- Transistor, insbesondere auf einen, der für Ultrahochintegration (ULSI) geeignet ist. Ferner bezieht sie sich auf integrierte Schaltungen, die Isolierschicht-Transistoren enthalten.
Im Zuge kürzlicher Fortschritte hinsichtlich der Abmessungsverringerung wurden nun Transistoren mit Gatelängen im Submikronbereich entwickelt.
Fig. 10 ist eine schematische Querschnittsansicht, die einen LDD-Aufbau (mit leicht dotiertem Drain) als typischen Metalloxidhalbleiter-Feldeffekttransistor zeigt (der nachstehend als MOSFET bezeichnet wird) Es sind mit 201 ein P-Halbleitersubstrat, mit 202 ein Feld-Oxidfilm, mit 203 und 204 n&spplus;-Schichten als Sourcezone beziehungsweise Drainzone, mit 205 ein Gateisolierfilm, mit 206 eine Gateelektrode, mit 207 und 208 n&supmin;-Schichten, die zum verringern der Feldkonzentration jeweils nahe an der Source beziehungsweise dem Drain angebracht sind, mit 209 eine dotierte Kanalschicht, die durch Ionenimplantation gebildet ist, um einen Schwellenwert auf einen gewünschten Wert einzustellen, und mit 210 eine p&spplus;-Schicht bezeichnet.
Bei dem Transistor mit diesem Aufbau bestehen jedoch die folgenden Probleme:
Als erstes sind infolge der n&supmin;-Schichten 207 und 208 ein Drainstrom ID und eine Steilheit (gm) gering. Als zweites ist die Beweglichkeit der Ladungsträger verringert. Als drittes kann eine Gatebreite W nicht im gleichen Maßstab wie die die Gatelänge L verringert werden.
Diese Probleme werden nun nachstehend ausführlich beschrieben. Fig. 11 ist eine graphische Darstellung, die ein Beispiel für den Zusammenhang zwischen der Kanallänge und dem Drainstrom veranschaulicht, welches von K. Yano, M. Aoki und T. Masahara in "Extended Abstracts of the 18th (1986 International) Conference on Solid State Devices and Materials", 1986, auf Seiten 85 - 88 beschrieben wurde. In dieser Veröffentlichung werden miteinander die Fälle mit Drainspannungen von 0,1 V und 5 V und Temperaturen von 77 ºK und 300 ºK verglichen. Aus der Fig. 11 ist ersichtlich, daß wegen eines parasitären Drainwiderstandes durch die n&supmin;-Schichten 207 und 208 als Ursache eine Verringerung der Kanallänge und eine Erhöhung des Drainstromes nicht gemäß der Darstellung durch gestrichelte Linien XA, sondern gemäß der Darstellung durch ausgezogene Linien XB proportional sind. Mit XC sind tatsächlich gemessene Werte bezeichnet. Da gemäß den vorangehenden Ausführungen kein starker Drainstrom abgeleitet werden kann, sind die Steilheitskennlinien (gm-Kennlinien) verschlechtert.
Eine Bemessungsregel für einen typischen MOSFET ist in der nachstehenden Tabelle 1 dargestellt. Tabelle 1 Parameter Bemessungsverhältnis Kanallänge Kanalbreite Gateoxidfilmdicke Grenzschichttiefe Verarmungsschichtdicke Kanalfremdstoffkonzentration
Wie aus der Tabelle 1 ersichtlich ist, ist es zum Verhindern eines Durchschlagstromes zwischen der Source und dem Drain in Verbindung mit dem Erzielen der sehr kleinen Kanallänge L ausreichend, eine Fremdstoffkonzentration Na einer als Kanal dienenden Zone zu erhöhen. Wenn die Fremdstoffkonzentration des Kanals hoch wird, ist jedoch infolge der Fremdstoffverteilung die Beweglichkeit der Ladungsträger verringert und die gm-Kennlinie verschlechtert. Daher wird gesondert von diesem Verfahren auch zum Verhindern des Durchschlagstromes ein Verfahren in Betracht gezogen, bei dem an einer Stelle nahe an der Schicht des Gateisolierfilmes 205 die p&spplus;-Schicht 210 ausgebildet wird. Selbst bei der Anwendung eines solchen Verfahrens ist jedoch gemäß der in Fig. 12 dargestellten Wechselbeziehung für die Trägerbewegungsrichtung die Feldstärke in der vertikalen Richtung erhöht und die Trägerbeweglichkeit verringert. [Die Fig. 12 zeigt den Zusammenhang zwischen der Feldstärke in der vertikalen Richtung (auf der Abszissenachse) und der Beweglichkeit (auf der Ordinatenachse) gemäß der Beschreibung von A.G. Sabnis u.a. in "IEDM", 1979, Seiten 18 - 21. Mit XD, XE und XF sind jeweils tatsächlich gemessene Werte bei der Einstellung der Speisespannung auf 0,0 V, -5,0 V beziehungsweise -20,0 V dargestellt.]
Das heißt, nach der Bemessungsregel gemäß Tabelle 1 können in einem gewissen Ausmaß die Eigenschaften des MOSFET verbessert werden, dessen Gatelänge L in einem Bereich von 0,5 bis 0,8 um liegt. Falls jedoch die Gatelänge L kürzer als dieser Bereich ist, beginnt eine merkliche Verschlechterung des Drainstroms ID, der gm-Eigenschaften und dergleichen. Außerdem wird durch eine weitere Verkürzung der Gatelänge ein Anteil der den ganzen Bereich belegenden Leiterabschnitte weiter erhöht, so daß ein Transistor mit höherer Steilheit gm erforderlich ist. Zum Erfüllen dieser Erfordernis gibt es bei den gegenwärtigen Umständen nur ein Verfahren zum Vergrößern der Gatebreite W. Mit diesem Verfahren kann das eigentliche Ziel nicht erreicht werden, die Abmessungen zu verringern.
Die vorstehend beschriebenen Probleme treten im wesentlichen gleichartig auch bei einem GOLD-MOSFET (mit einem leicht dotierten Drain mit Gateüberlappung) auf, der als verbesserte Ausführung des LDD- MOSFET bezeichnet wird.
Zum Lösen der Probleme des MOSFET mit dem vorstehend beschrieben Aufbau gibt es einen Umfassungsgate- Transistor SGT mit einem Aufbau, bei dem vier Gateelektroden einander gegenüberstehend angeordnet sind, wie es von H. Tadato, K. Sunoushi, N. Okabe, A. Nitayama, K. Hieda, F. Moriguchi und F. Masuoka in "International Electron Device Meeting (IEDM)", 1988, auf Seiten 222 - 225 vorgeschlagen ist. Der Aufbau des SGT ist in Fig. 13 dargestellt.
In Fig. 13 sind mit 215 ein Substrat, mit 216 eine p- Quellenschicht, mit 217 eine Sourcezone, mit 218 eine Gateelektrode, mit 219 ein Gateisolierfilm, mit 220 eine Drainzone und mit 221 eine Zuleitungselektrode für den Drain bezeichnet. Da bei dieser Gestaltung die Gateelektrode 218 derart geformt ist, daß sie die Kanalzone umgibt, bestehen Vorteile insofern, als die Feldkonzentration verringert ist, eine Beeinträchtigung durch "heiße" Ladungsträger oder dergleichen verringert ist, das Potential des Kanalabschnittes auf einfache Weise durch das Gate gesteuert werden kann und dergleichen.
Außer dieser Struktur wurde auch eine SOI-MOSFET- Struktur in der Weise vorgeschlagen, daß an einem Si-Substrat auf einer SiO&sub2;-Schicht eine Si-Mesastruktur gebildet wird und an der Mesa-Seitenwand ein Gateoxidfilm ausgebildet wird (sh. Masahiro Siraki, Junichi Iizuka, Takashi Iwai, Seiichiro Kawamura, Nobuo Sasaki und Motoo Nakano, "The 49th Lecture Meeting of the Society of Applied Physics, A Collection of Lectures", Band 2, Herbst, 6a-B-7, Seite 656, 1988).
Als Ergebnisse einer sorgfältigen Untersuchung und von mancherlei wiederholt ausgeführten Versuchen bezüglich der jeweiligen herkömmlichen, vorstehend ausführlich beschriebenen Beispiele wurde festgestellt, daß trotz dieser Gestaltung die Ausschalteigenschaften des Transistors schlecht sind und die Funktion instabil ist.
Nach Kenntnis der Erfinder ist dies darauf zurückzuführen, daß alle Si-Zonen, in denen die Kanäle ausgebildet sind, außer an der Grenzfläche zwischen der Sourcezone und der Drainzone mit einem SiO&sub2;-Isolierfilm überdeckt sind. Das heißt, die Si-Zone ist in einem völlig schwebenden Zustand und ihr Potential kann nicht festgelegt werden, so daß die Funktion instabil wird. Ferner können für eine Zeitdauer des Einschaltzustandes des Transistors an dem Moment des Ausschaltens des Transistors die in der Si-Zone erzeugten Minoritätsträger (z.B. die Elektronen im Falle des p-MOSFET) nicht zu irgendeiner Stelle entweichen, sondern verbleiben bis zu ihrer Rekombination in der Si-Zone, so daß die Ausschalteigenschaften verschlechtert sind. Somit besteht ein Problem darin, daß sich die Minoritätsträger anhäufen.
Alternative Strukturen von Isolierschicht- Feldeffekttransistoren sind in den folgenden Veröffentlichungen beschrieben:
"IEEE Transactions on Electron Devices", Band 36, Nr. 9-I, September 1989, New York, USA, Seiten 1615 - 1619, K. Hieda u.a., "Effects of a New Trench- Isolated Transistor using Sidewall Gates",
International Electron Devices Meeting 1987, Washington, D.C., 6.-9. Dezember 1987, Seiten 736 - 739, K. Hieda u.a., "New Effects of New Trench- Isolated Transistor using Sidewall Gates",
FR-A-2526586 und
US-A-4393391.
In jeder dieser Veröffentlichungen ist ein Isolierschicht-Feldeffekttransistor gemäß dem Oberbegriff des Patentanspruchs 1 mit einem gemeinsamen Aufbau beschrieben, der
eine Sourcezone,
eine Drainzone,
eine sich zwischen der Sourcezone und der Drainzone erstreckende Kanalzone, die mit einer oberen Fläche und mit einander gegenüberliegenden Seitenwandflächen gestaltet ist, und
eine Gateelektrode mit einander gegenüberliegenden Abschnitten, die sich längs der Seitenwandflächen der Kanalzone erstrecken, und einen Gateisolierfilm zwischen der Kanalzone und der Gateelektrode aufweist.
Ferner ist in einem jeden Fall eine Vielzahl von Sourcezonen, Drainzonen und Kanalzonen parallel vorgesehen, und es ist eine gemeinsame Gateelektrode vorgesehen.
In keiner der vorstehend genannten Veröffentlichungen ist jedoch das Problem der Ansammlung von Minoritätsträgern angesprochen.
Die Erfindung stellt eine Lösung des vorstehend genannten Problems dar.
Erfindungsgemäß ist ein Isolierschicht- Feldeffekttransistor mit dem vorstehend angeführten allgemeinen Aufbau gekennzeichnet durch
eine sich längs der Kanalzone in Kontakt mit dieser erstreckende dotierte Halbleiterzone, die vom gleichen Leitungstyp wie die Kanalzone ist, aber eine höhere Dotierfremdstoffkonzentration als diese hat.
Die Art und der Leitungstyp der Dotierfremdstoffe sind nicht eingeschränkt. In der Praxis wird die Fremdstoffkonzentration der dotierten Halbleiterzone vorzugsweise auf einen derartigen Wert eingestellt, das die dotierte Halbleiterzone nicht durch eine bei dem Betreiben des Transistors an das Gate angelegte Steuerspannung invertiert wird. Funktionell ist es ausreichend, eine derartige Konzentration anzuwenden, daß die Minoritätsträger aus der Kanalzone zu der dotierten Halbleiterzone abgeleitet werden können.
Demgemäß werden dann, wenn der Transistor ein- oder ausgeschaltet wird, die Einführungsgeschwindigkeit und die Austrittsgeschwindigkeit der Minoritätsträger (der Löcher im Falle des N-Kanal-MOS-Transistors beziehungsweise der Elektronen im Falle des P-Kanal- MOS-Transistors) in die beziehungsweise aus der von den zwei einander gegenüberliegenden Gateelektrodenabschnitten umgebenen Halbleiterschicht erhöht, so daß die Schalteigenschaften verbessert sind.
Als Material, welches als erfindungsgemäße Gateelektrode verwendet wird, können Metall, polykristallines Silizium, Silizid, Polyzid und so weiter verwendet werden. In der Praxis ist es möglich, Al, W, Mo, Ni, Co, Rh, Pt, oder Pd selbst oder ein Silizid oder Polyzid hiervon zu verwenden. Aus diesen Materialien wird ein geeignetes Material unter Berücksichtigung der Struktur, der Ansteuerungsbedingungen und dergleichen des MOSFET und der Arbeitsfunktion desselben gewählt.
Vorzugsweise wird die Querschnittsform der Kanalzone im Schnitt in der zu der Trägerbewegungsrichtung senkrechten Richtung auf eine Viereckform wie ein Rechteck oder dergleichen derart eingestellt, daß drei Oberflächen der Kanalzone von der Gateelektrode umgeben sind und der restliche Teil mit der Dotierzone in Kontakt ist. Die jeweilige Seite der Querschnittsform der Kanalzone muß nicht unbedingt eine genau gerade Linie sein, sondern kann als eine Kurve mit einer gewissen Krümmung eingestellt sein. Unter Berücksichtigung der Überdeckungseigenschaft des Gateisolierfilms kann jeder Eckabschnitt im Falle der Kurvenform abgerundet sein.
In dem Fall, daß eine feine Musterung in der Größenordnung von 1 um vorgenommen wird, ist der Transistor auch für den Betrieb bei einer niedrigen Temperatur, z.B. der Temperatur von flüssigem Stickstoff geeignet. Selbst bei einem solchem Betrieb bei niedriger Temperatur und bei dem Aufhalten der Ladungsträger sind jedoch der Grad der Erhöhung des parasitären Widerstandes und der Grad der Verringerung des Drainstroms im Vergleich zu denjenigen bei herkömmlichen Vorrichtungen außerordentlich klein.
Infolge der beiden einander gegenüberliegenden Gateelektrodenabschnitte ist die Feldstärke in der vertikalen Richtung für die Trägerbewegungsrichtung gering, es wird ein Transistor mit hoher Beweglichkeit und hoher Steilheit erzielt, durch Feldrelaxation wird das Erzeugen der Ladungsträger verhindert und die Lebensdauer und Zuverlässigkeit der Vorrichtung werden verbessert.
Ferner ist die parasitäre elektrostatische Kapazität verringert, die S-Faktor-Eigenschaften (unterschwellige Schwingungen) sind verbessert und ein Leckstrom ist außerordentlich gering.
Die von dem Transistor eingenommene Fläche kann verkleinert werden und es kann ein hoher Integrationsgrad erzielt werden.
In den anliegenden Zeichnungen sind
Fig. 1A eine schematische perspektivische Ansicht eines n-MOSFET gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 1B eine schematische Ansicht eines Schnittes entlang der Linie AA' in Fig. 1A,
Fig. 1C eine schematische Ansicht eines Schnittes entlang der Linie BB' in Fig. 1A,
Fig. 1D eine schematische Ansicht eines Schnittes entlang der Linie CC' in Fig. 1A,
Fig. 2 eine graphische Darstellung, die den Zusammenhang zwischen der effektiven Feldstärke Eeff des Kanalformungsabschnittes und der Beweglichkeit gemäß der Erfindung veranschaulicht,
Fig. 3 eine graphische Darstellung, die den Zusammenhang zwischen der effektiven Feldstärke Eeff des Kanalformungsabschnittes und der gm-Kennlinie gemäß der Erfindung veranschaulicht,
Fig. 4A eine graphische Darstellung, die die Abhängigkeit der Feldstärke (Es) von der Gatespannung (VG) bei einer seitlichen Breite d&sub3; einer p&supmin;-Schicht 4 von 10 nm (100 Å) zeigt,
Fig. 4B eine graphische Darstellung, die die Abhängigkeit der Feldstärke (Es) von der Gatespannung (VG) bei der seitlichen Breite d&sub3; der p&supmin;-Schicht 4 von 50 nm (500 Å) zeigt,
Fig. 4C eine graphische Darstellung, die die Abhängigkeit der Trägerzunahmetendenz von der Gatespannung (VG) bei der seitlichen Breite d&sub3; der p&supmin;-Schicht 4 von 10 nm (100 Å) zeigt,
Fig. 4D eine graphische Darstellung, die die Abhängigkeit der Trägerzunahmetendenz von der Gatespannung (VG) bei der seitlichen Breite d&sub3; der p&supmin;-Schicht 4 von 50 nm (500 Å) zeigt,
Fig. 5A bis 5E schematische Querschnittansichten zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Ausführungsbei spiel der Erfindung,
Fig. 6 eine schematische Querschnittansicht, die einen Teilbereich nahe der Grenzfläche zwischen der Kanalzone und der Drainzone entlang der Linie YY' in Fig. 5E zeigt,
Fig. 7A eine schematische perspektivische Ansicht eines n-MOSFET gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Fig. 7B eine schematische Ansicht eines Schnittes entlang der Linie AA' in Fig. 7A,
Fig. 7C eine schematische Ansicht eines Schnittes entlang der Linie BB' in Fig. 7A,
Fig. 7D eine schematische Ansicht eines Schnittes entlang der Linie CC' in Fig. 7A,
Fig. 8A eine schematische perspektivische Ansicht eines n-MOSFET gemäß einem dritten Ausführungsbeispiel der Erfindung,
Fig. 8B eine schematische Ansicht eines Schnittes entlang der Linie AA' in Fig. 8A,
Fig. 8C eine schematische Ansicht eines Schnittes entlang der Linie BB' in Fig. 8A,
Fig. 8D eine schematische Ansicht eines Schnittes entlang der Linie CC' in Fig. 8A,
Fig. 9A eine schematische perspektivische Ansicht eines n-MOSFET gemäß einem vierten Ausführungsbeispiel der Erfindung,
Fig. 9B eine schematische Ansicht eines Schnittes entlang der Linie AA' in Fig. 9A,
Fig. 9C eine schematische Ansicht eines Schnittes entlang der Linie BB' in Fig. 9A,
Fig. 9D eine schematische Ansicht eines Schnittes entlang der Linie CC' in Fig. 9A,
Fig. 10 eine schematische Schnittansicht, die einen MOSFET mit herkömmlicher LDD-Struktur zeigt,
Fig. 11 eine graphische Darstellung, die die Abhängigkeit eines Drainstroms des MOSFET mit der herkömmlichen LDD-Struktur von der effektiven Kanallänge zeigt,
Fig. 12 eine graphische Darstellung, die den Zusammenhang zwischen der Feldstärke in der vertikalen Richtung des MOSFET mit der herkömmlichen LDD-Struktur und der Beweglichkeit zeigt,
Fig. 13A und 13B schematische Ansichten eines herkömmlichen Umfassungsgate-Transistors (SGT),
Fig. 14A und 14B eine schematische Draufsicht eines Kanalbereichs des SGT nach Fig. 13 und eine vergrößerte Teilansicht hiervon und
Fig. 15A bis 15C eine graphische Darstellung und Querschnittansichten zur Erläuterung der Funktion des SGT nach Fig. 13.
Zum besseren Verständnis der Erfindung werden bevorzugte Ausführungsbeispiele nachstehend unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Die nachstehende Beschreibung dient nur als Beispiel.

(Erstes Ausführungsbeispiel)

Das erste Ausführungsbeispiel der Erfindung wird nun ausführlich unter Bezugnahme auf Fig. 1 beschrieben.
Fig. 1A ist eine schematische perspektivische Ansicht eines n-MOSFET gemäß dem Ausführungsbeispiel und zeigt einen einzelnen MOSFET, in welchem drei erfindungsgemäße MOSFET-Elemente im wesentlichen parallel angeordnet und elektrisch parallel zusammenhängend gestaltet sind. Mit 1 ist ein Substrat bezeichnet, das aus einem p-Si-Halbleiter besteht, mit 2 ist eine versenkte p&spplus;-Schicht aus einem p-Si-Halbleiter bezeichnet, der eine Fremdstoffkonzentration hat, die höher als diejenige des p-Substrates ist, und der im Betrieb auf einem Bezugspotential wie Masse gehalten wird, mit 3 ist ein Feld-Oxidfilm aus Siliziumoxid bezeichnet, mit 4 ist eine als dotierte Zone dienende p-Quellenschicht bezeichnet, mit 5 ist eine Gateelektrode aus polykristallinem Si bezeichnet, in das P-Ionen dotiert sind, und mit 6 und 7 sind eine Sourcezone und eine Drainzone bezeichnet, welche aus einem n&spplus;-Halbleiter bestehen. Fig. 1B ist eine Ansicht eines Schnittes entlang einer Linie AA', Fig. 1C ist eine Ansicht eines Schnittes entlang einer Linie BB' und Fig. 1D ist eine Ansicht eines Schnittes entlang einer Linie CC'. In den Fig. sind gleiche Teile und Komponenten mit den gleichen Bezugszeichen bezeichnet.
Die Fig. 1B ist eine Schnittansicht des Gateelektrodenbereiches und zeigt einen Querschnitt, der zu der Bewegungsrichtung der Ladungsträger senkrecht ist. Es ist eine Querschnittsgestaltung einer Vielzahl von Kanalzonen dargestellt. Die Fremdstoffkonzentration einer Kanalzone 9 ist niedriger als diejenige der Quellenschicht 4 eingestellt. Mit 8 ist ein Gateisolierfilm aus Siliziumoxid bezeichnet.
Fig. 1C ist eine Schnittansicht eines Sourcezonenbereiches und zeigt einen Schnitt, der zu der Bewegungsrichtung der Ladungsträger in der Kanalzone senkrecht ist und eine Querschnittsgestaltung einer Vielzahl von Sourcezonen veranschaulicht.
Fig. 1D ist eine Schnittansicht des Bereiches eines MOSFET-Elementes und zeigt einen Schnitt entlang der Bewegungsrichtung der Ladungsträger in der Kanalzone, der einen Übergangsabschnitt CSC zwischen der Sourcezone und der Kanalzone sowie einen Übergangsabschnitt CDC zwischen der Kanalzone und der Drainzone veranschaulicht. Mit 33 ist eine n&spplus;-Zone bezeichnet, die in der p-Quellenschicht 4 an einer Stelle unterhalb einer jeweiligen Nut ausgebildet ist, welche die parallelen Kanalzonen 9 voneinander trennt.
Obgleich in Fig. 1 zur Vereinfachung der Zeichnungen der Aufbau der Sourceelektroden und der Drainelektroden nicht dargestellt ist, können die Sourceelektroden und die Drainelektroden dadurch gebildet werden, daß auf gleichartige Weise wie bei einem gewöhnlichen MOSFET auf die Oberfläche der Struktur mittels einer CVD-Einrichtung ein Siliziumoxidfilm aufgebracht wird und Kontaktöffnungen gebildet werden. Ein solcher Elektrodenaufbau kann ebenso auf einfache Weise gebildet werden.
Es wird nun das Funktionsprinzip des erfindungsgemäßen MOSFET beschrieben. Zur leichteren Erläuterung wird einer der Vielzahl der in Fig. 1A dargestellten MOSFET-Elementeteile beschrieben. Die Fremdstoffkonzentration der Halbleiterschicht der Kanalzone wird auf einen kleinen Wert wie ungefähr 1 x 10¹&sup4; bis 1 x 10¹&sup5; cm&supmin;³ eingestellt. Durch Anlegen einer Spannung an die Gateelektrode mittels einer (nicht dargestellten) Spannungsanlegevorrichtung wird eine Gatespannung VG erhöht. Wenn die Gatespannung VG gleich einer Schwellenspannung Vth oder höher ist, werden gemäß Fig. 1B in der Kanalzone in den Richtungen von drei Seiten her, nämlich von einer linken Seitenfläche 10, einer oberen Fläche 11 und einer rechten Seitenfläche 12 des Gate her Inversionsschichten gebildet und der Transistor wird eingeschaltet. In diesem Fall werden Elektronen als Ladungsträger bewegt und breiten sich in der zu der Zeichnungsebene von Fig. 1B senkrechten Richtung aus. Die Flächen 10 und 12 stehen einander gegenüber. Wenn die Gatespannung erhöht wird, wird von beiden Seiten her das Potential angehoben. Wenn die Gatespannung gleich der Schwellenspannung Vth oder niedriger ist, wird zugleich damit das Potential der p&supmin;-Schicht 9 erhöht und die Feldkonzentration verringert. Andererseits liegt zwar die obere Fläche 11 nicht dem anderen Teil der Gateelektrode gegenüber, jedoch kann der gleiche Schwellenwert dadurch eingestellt werden, daß eine Tiefe d&sub1; einer p&supmin;- Schicht 13 auf einen erwünschten Wert eingestellt wird. Andererseits werden die Dicke d&sub1; und eine Tiefe d&sub2; einer Nut 14 in dem erfindungsgemäßen Aufbau zum Erfüllen der folgenden Beziehung eingestellt:
d&sub1; < d&sub2; ... (3)
Nimmt man andererseits an, daß die Anzahl von MOSFET- Elementen, nämlich die Anzahl von p&supmin;-Schichten zu N gewählt ist und die Querbreite einer p&supmin;-Schicht 15 auf d&sub3; eingestellt ist, so ergibt sich eine Kanalbreite W zu
W = N x (2d&sub1; + d&sub3;) ... (4)
Wie aus der Gleichung (3) ersichtlich ist, hat bei dem Aufbau des Ausführungsbeispiels die Gateelektrode zwar einander gegenüberliegende Abschnitte, jedoch ist die Kanalbreite W von der Tiefe d&sub2; der Nut unabhängig bestimmt. Daher ist selbst bei der Herstellung einer Vielzahl von Transistoren eine Abweichung der Kanalbreite W außerordentlich gering.
Wenn die Gatespannung den Schwellenwert übersteigt und der Transistor eingeschaltet wird, werden im weiteren Elektronen in die p&supmin;-Schicht 9 initiiert und aus der p-Quellenschicht 4 Löcher zugeführt.
In dem herkömmlichen MOSFET besteht in dem Moment des Ausschaltens des eingeschalteten Transistors kein Weg, über den die bei dem Einschaltzustand in der p&supmin;-Schicht vorhandenen Löcher entweichen, und die Ausschalteigenschaften sind schlecht. Da jedoch gemäß dem Ausführungsbeispiel bei dem Ausschalten des Transistors die Löcher zu der Seite der p-Schicht 4 bewegt werden, kann das Ausschalten mit hoher Geschwindigkeit ausgeführt werden.
Die Ergebnisse der Analyse des Transistors gemäß dem Ausführungsbeispiel werden unter Bezugnahme auf Fig. 2 bis 4 beschrieben. Nach Fig. 2 wird für jede Gate- Spannung eine effektive Feldstärke Eeff des Kanalbildungsbereiches ermittelt und eine Beweglichkeit aus dem in Fig. 12 dargestellten Zusammenhang zwischen Eeff und der Beweglichkeit berechnet (A.G. Sabnis u.a. "IEDM", 1979, Seiten 18 bis 21).
Wie aus der Fig. 2 ersichtlich ist, werden gute Eigenschaften insofern erzielt, als eine Beweglichkeit ueff (XXA) des Transistors mit einer Struktur mit zwei einander gegenüberliegenden Gateelektroden größer als diejenige (XXB) der Ausführung mit einer einzelnen Gateelektrode ist.
Zum Berechnen der vorstehend genannten effektiven Feldstärke Eeff wurde die folgende Gleichung angewandt:
wobei
QB die Ladungsmenge in der Verarmungsschicht ist,
QN die Ladungsmenge in der Inversionsschicht ist und
&epsi;Si die Dielektrizitätskonstante des Si-Halbleiters ist.
Die Fig. 3 zeigt die Ergebnisse für die Steilheit gm, die aus der effektiven Beweglichkeit ueff und der Ladungsmenge berechnet wurde. Wie aus der Fig. 3 ersichtlich ist, ist entsprechend der Überlegung, daß die Beweglichkeit größ ist, auch der Wert von gm groß. Auch in diesem Fall ist der Wert von gm der Ausführung mit den einander gegenüberliegenden Gateelektroden (XXC) größer als derjenige der Ausführung mit der einzigen Gateelektrode (XXD).
Die Fig. 4A bis 4D sind graphische Darstellungen, die für die Querbreite d&sub3; der p&supmin;-Schicht 4 die Kennlinien einer Feldstärke Es und der Trägerzunahmetendenz in Bezug auf die Gatespannung zeigen. Bei den dargestellten Fällen hat d&sub3; die Werte 10 nm (100 Å) und 50 nm (500 Å) Wie aus Fig. 4A und 4B ersichtlich ist, ändert sich selbst bei einer Verringerung der Querbreite d&sub3; nicht die an dem Kanalbildungsbereich anliegene elektrische Feldstärke Es und es treten keine Probleme hinsichtlich einer Verringerung der Steilheit gm oder dergleichen auf. Wie es andererseits aus Fig. 4C und 4D ersichtlich ist, besteht ein Vorteil darin, daß bei einer Verringerung der Querbreite d&sub3; die Ladungsträger plötzlich zunehmen, nachdem die Inversionsschicht gebildet wurde. Wenn die Querbreite d&sub3; verringert wird, kann auch der Durchbruch zwischen der Source und dem Drain verhindert werden und es wird ein Punkt erreicht, der in der p&supmin;-Schicht geringer Konzentration erzielt werden kann.
Ferner wird in diesem Fall, daß die Querbreite d&sub3; ausreichend klein ist und sich die Verarmungsschicht über die ganze Fläche zwischen den einander gegenüberliegenden Elektroden erstreckt, als Ergebnis der unterschwelligen Schwingeigenschaften ein Grenzwert von ungefähr 60 mV/Dekade erreicht. Dies ist deshalb der Fall, weil im Vergleich zu einer Kapazität CG eines Gateisolierfilmes die Kapazität Cs seitens des Substrates so klein ist, daß sie außer Acht gelassen werden kann.
= 59,4 mV/Dekade ... (6)
Bei der vorstehend beschriebenen Struktur ergibt sich die Kanalbreite aus der Gleichung (3). Es ist ersichtlich, daß zum Erzielen der gleichen Kanalbreite wie bei der gewöhnlichen MOSFET-Struktur mit einer belegten Fläche, die kleiner als diejenige bei dem herkömmlichen MOSFET ist, eine Schaltungszelle aufgebaut werden kann, wenn durch den Ansatz
Wnormal = 2Nd&sub3; ... (7)
die Filmdicke d&sub1; der p&supmin;-Schicht gleich der Hälfte der Querbreite d&sub3; der p&supmin;-Schicht oder größer, das heißt gemäß der nachstehenden Gleichung (8) gewählt wird:
d&sub1; > d&sub3;/2 ... (8)
Es wurde als Ergebnisse der Versuche festgestellt, daß entsprechend dem Ausführungsbeispiel die vorangehend ausführlich beschriebenen hervorragenden Transistoreigenschaften erzielt werden.
Unter Bezugnahme auf Fig. 5 wird nun ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel beschrieben. Die Fig. 5A bis 5D-1 sind Schnittansichten, die aus der gleichen Richtung wie diejenige nach Fig. 1B gesehen sind. Die Fig. 5D-2 und 5E sind Schnittansichten, die aus der gleichen Richtung wie diejenige nach Fig. 1D gesehen sind.
Gemäß der Darstellung in Fig. 5A werden in die Oberfläche eines p-Halbleitersubstrates 21 Ionen implantiert, die p&spplus;-Leitfähigkeit zeigen, und es wird eine Schicht 22 gebildet. Danach werden nach einem Epitaxieverfahren eine p-Schicht 24 und eine p&supmin;-Schicht 25 gebildet. Sobald die Schicht 22 gebildet ist, wird die Epitaxietemperatur auf einen möglichst niedrigen Wert eingestellt, um dadurch das Hochsteigen von Fremdstoffen zu der p&supmin;-Schicht zu verhindern. Nach Beendigung der epitaxialen Züchtung und dem Versenken der Schicht 22 wird ein Feld-Oxidfilm 23 zum Absondern der Vorrichtungen ausgebildet.
Danach wird gemäß Fig. 5B durch thermische Oxidation eine als Maske für das Ätzen von Si dienende SiO&sub2;- Schicht 26 gebildet und ein Resist aufgebracht. Danach wird das Halbleiterplättchen in ein Zweifachlichtstrom-Interferenzbelichtungsgerät mit einem ArF-Excimerlaser eingesetzt. Ein Interferenz streifenmuster wird in die Si(100)-Richtung eingestellt und das Halbleiterplättchen wird belichtet. Auf diese Weise wird gemäß der Darstellung durch 27 in Fig. 5B ein feines Resistmuster erzeugt, dessen Linien- und Lückenbreiten in einem Bereich von ungefähr 50 nm (500 Å) bis 70 nm (700 Å) liegen. In einem reaktiven Ionenätzverfahren (RIE-Verfahren) wird mit der Resistmaske die unterhalb des Resistmusters 27 ausgebildete SiO&sub2;-Schicht 26 zu einem Muster geformt, bis die Si-Oberfläche der p&supmin;-Schicht 25 freigelegt ist.
Gemäß der Darstellung in Fig. 5C wird die p&supmin;-Schicht 25 unter Verwendung der zu einem Muster geformten SiO&sub2;-Schicht als Maske geätzt. Um in diesem Fall das Einmischen von Fremdstoffen in das Si-Plättchen aus dem RIE-Gerät zu verhindern, wird die SUS316L-Ionisierverbindungsglättungsfläche der Innenwandung des RIE-Gerätes einem F&sub2;-Passivzustand-Formungsprozeß unterzogen. Ferner wird zum Verhindern einer Beschädigung der Si-Oberfläche ein Gerät verwendet, welches derart gestaltet ist, daß zum Verringern einer Plasmaionenenergie eine Vorspannung seitens des Halbleiterplättchens gesteuert werden kann. Als reaktives Gas wird SiCl&sub4; verwendet. Die Erfindung ist jedochnicht hierauf beschränkt, so daß statt dessen CCl&sub4;, Cl&sub2; oder dergleichen verwendet werden kann.
Das Ätzen wird bei dem in Fig. 5C dargestellten Stadium der Formung von Nuten 28 in der p-Schicht 24 beendet. Nach Abschluß des Ätzens erfolgt eine Reinigung, bevor der Gateisolierfilm gebildet wird. Durch Trockenoxidation wird ein mit 29 bezeichneter Gateisolierfilm in einer Dicke von ungefähr 5 nm (50 Å) gebildet.
Dann wird unter Erzeugung eines Musters eine Gateelektrode 30 gebildet. Als Gateelektrode wurde po- lykristallines p&spplus;-Si verwendet. In Fig. 5D-1 und 5D-2 sind die gleichen Herstellungsstadien mit der Ausnahme dargestellt, daß die Schnittebenen voneinander verschieden sind.
Weiterhin werden gemäß der Darstellung in Fig, 5E zum Formen von Source- beziehungsweise Drainzonen 32 auf gleichartige Weise wie bei dem gewöhnlichen MOSFET As-Ionen 31 implantiert und es wird ein Glühungsprozeß ausgeführt. Auf diese Weise werden die Sourceund Drainzonen 32 gebildet. In diesem Fall besteht gemäß der Darstellung in Fig. 6 (der Querschnittsansicht entlang der Linie YY in Fig. 5E) zwischen der epitaxialen Dicke d&sub1; der p&supmin;-Schicht 9, einer epitaxialen Dicke d&sub4; der p-Schicht 4 und einer Diffusionstiefe Xjn der Source- oder Drainzone 32 der folgende Zusammenhang:
d&sub1; ≤ Xjn < d&sub4; .... (9)
Durch Einstellen dieser Werte zum Erfüllen der Beziehung nach Gleichung (9) werden die Sourcezone und die Drainzone mit der in dem Seitenwandbereich gebildeten Kanalzone verbunden und die n&spplus;-Schicht 33 nach Fig. 6 wird von der versenkten p&spplus;-Schicht isoliert, so daß das Problem einer Verringerung der Spannungswiderstandsfähigkeit gelöst ist.
Nach dem Bilden der Sourcezonen und der Drainzonen wird die Plättchenoberfläche gereinigt und erneut oxidiert, wodurch eine ausreichende Isolation zwischen dem Gate, der Source und dem Drain sichergestellt wird.
Danach wird nach dem CVD-Verfahren Siliziumoxidfilm gebildet und in dem Source- und Drainbereich werden Kontaktöffnungen ausgebildet. In einem Aufsprühverfahren werden als Source- und Drainelektroden dienende Al-Elektroden und Al-Leiter erzeugt. Mit dem Aufsprühverfahren kann auch der Siliziumoxidfilm gebildet werden.
Gemäß der vorstehenden Beschreibung kann die Struktur des Ausführungsbeispiels auf einfache Weise mittels eines Si-Feinmusterungsverfahrens (Resistmustererzeugung, Trockenätzung von Si) hergestellt werden.
Bei der Herstellung der erfindungsgemäßen Vorrichtung ist bei der Resistmusterbildung kein Maskenanpassungsprozeß oder dergleichen erforderlich und die Anzahl von bei der Lithographie erforderlichen einschränkenden Bedingungen ist gering. Andererseits wurde zwar bei dem Ausführungsbeispiel die Interferenz von zwei Lichtströmen angewandt, jedoch ist die Erfindung nicht auf ein derartiges Verfahren eingeschränkt. Es ist auch möglich, ein Röntgenstrahlen- Repetierbelichtungsgerät, ein Gerät zum direkten Aufzeichnen mit Elektronenstrahlen oder ein Gerät zum direkten Aufzeichnen mit konvergenten Ionenstrahlen zu verwenden. Es ist möglich, als Maske für das Ätzen der p&supmin;-Schicht eine Maske aus Si&sub3;N&sub4; oder dergleichen zu verwenden, mit der ein Selektivitätsverhältnis gegenüber Si erreicht werden kann.
In der vorstehenden Beschreibung wurde zwar das erste Ausführungsbeispiel der Erfindung in Bezug auf einen n-MOSFET beschrieben, jedoch ist die Erfindung gleichermaßen durch gleichartige Prozesse in Bezug auf einem p-MOSFET anwendbar. Weiterhin ist es möglich, durch Bilden des n-MOSFET mit der vorstehend beschriebenen Struktur und eines p-MOSFET und durch elektrisches Verbinden derselben eine CMOS-Schaltung zu bilden.
Bei dein Ausführungsbeispiel wird die Fremdstoffkonzentration in der dotierten Zone auf einen derartigen Wert eingestellt, daß die dotierte Zone nicht durch die Ansteuerungsspannung invertiert wird, welche an die Gateelektrode angelegt wird, wenn der Transistor angesteuert wird. Das heißt, die Fremdstoffkonzentration in der dotierten Zone wird aufgrund der Fremdstoffkonzentration der Kanalzone, der Materialkomponenten der Gateelektrode, der Dicke des Gateisolierfilmes, der Gatespannung und dergleichen bestimmt. Es wurden daher andere Ausführungsformen der auf dein ersten Ausführungsbeispiel basierenden Gestaltung als Versuchsbeispiele 1-1 und 1-2 erzeugt und es wurden deren Eigenschaften gemessen.

(Versuchsbeispiel 1-1)

Als Versuchsbeispiel 1-1 wurde mit den in Fig. 5 dargestellten Herstellungsprozessen eine Vielzahl von Proben des MOSFET gemäß dem ersten Ausführungsbeispiel hergestellt, die in der nachstehenden Tabelle 2 aufgeführt sind.
Die Proben wurden unter derartigen gleichen Bedingungen gebildet, daß die Gateelektrode aus Wolframsilicid hergestellt wurde, eine Gate-Oxidfilmdicke auf 50 Å eingestellt wurde, eine Grenzflächenniveaudichte auf 10¹&sup0; cm&supmin;² eingestellt wurde und eine Fremdstoffkonzentration der p-Schicht 4 auf 10¹&sup7; cm&supmin;³ eingestellt wurde. Andererseits wurden eine Fremdstoffkonzentration (aa) der p&supmin;-Schicht 9 und ein Abstand (d&sub3;) zwischen den einander gegenüberliegenden Teilen der Gateelektrode verändert. Mit ∅ms ist eine Austrittarbeitsdifferenz zwischen der der jeweiligen Probe entsprechenden Gateelektrode und dein Halbleiter bezeichnet. Mit ∅m ist die Austrittsarbeit der der jeweiligen Probe entsprechenden Gateelektrode bezeichnet.
Ein Schwellenwert wurde auf 0,2 V eingestellt, eine Speisespannung VDD wurde auf 0,6 V eingestellt und die Transistoren wurden angesteuert. Dabei waren die MOSFET gemäß dem Ausführungsbeispiel im Vergleich zu den herkömmlichen Beispielen merklich hervorragend. Tabelle 2
Obgleich hierbei als Material der Gateelektrode Wolfrainsilicid (WSi&sub2;) verwendet wurde, ist es auch möglich, auf direkte Weise MoSi&sub2;, NiSi, CoSi&sub2;, RhSi und dergleichen zu verwenden, deren Austrittsarbeit in einem Bereich von 4,43 bis 4,55 liegt.

(Versuchsbeispiel 1-2)

Mit den Herstellungsprozessen nach Fig. 5 wurde eine Vielzahl von Proben des MOSFET gemäß dein ersten Ausführungsbeispiel erzeugt, die in der nachstehenden Tabelle 3 aufgeführt sind.
Die Proben wurden unter derartigen gleichen Bedingungen hergestellt, daß die Gateelektrode aus Platinsilicid hergestellt wurde, die Gate-Oxidfilmdicke auf 50 Å eingestellt wurde, eine Grenzflächenniveaudichte auf 10¹&sup0; cm&supmin;² eingestellt wurde und eine Fremdstoffkonzentration der p-Schicht 4 auf 10¹&sup8; cm&supmin;³ eingestellt wurde. Andererseits wurden eine Fremdstoffkonzentration (aa) der p&supmin;-Schicht 9 und ein Abstand (d&sub3;) zwischen den einander gegenüberliegenden Teilen der Gateelektrode verändert. Mit ∅ms ist die Austrittarbeitsdifferenz zwischen der der jeweiligen Probe entsprechenden Gateelektrode und dem Halbleiter bezeichnet. Mit ∅m ist die Austrittsarbeit der der jeweiligen Probe entsprechenden Gateelektrode bezeichnet.
Ein Schwellenwert wurde auf 0,35 V eingestellt, eine Speisespannung VDD wurde auf 0,8 V eingestellt und die Transistoren wurden angesteuert. Die MOSFET waren im Vergleich zu den herkömmlichen Beispielen deutlich hervorragend. Tabelle 3
Obgleich hierbei als Gateelektrodenmaterial Platinsilicid (PtSi) verwendet wurde, ist es auch möglich, auf direkte Weise Pd&sub2;Si, Pt&sub2;Si und dergleichen zu verwenden, deren Austrittsarbeit auf ungefähr 4,6 angesetzt ist.

[Zweites Ausführungsbeispiel]

Das zweite Äusführungsbeispiel der Erfindung wird nun unter Bezugnahme auf Fig. 7 beschrieben. In Fig. 7 sind gleiche Teile und Komponenten wie die in Fig. 1 dargestellten mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung ist hier weggelassen.
Gemäß der typischen Darstellung in Fig. 7B und 7D unterscheidet sich das zweite Ausführungsbeispiel von dem Aufbau des ersten Ausführungsbeispiels dadurch, daß auf der als Kanalzone dienenden p&supmin;-Schicht 9 eine p-Schicht 35 ausgebildet ist, die die gleiche Leitfähigkeit wie die p&supmin;-Schicht 9 und eine Fremdstoffkonzentration hat, die höher als diejenige der p&supmin;-Schicht ist.
Dieses Struktur kann dadurch gebildet werden, daß bei dem Formen der p-Quellenschicht 4, der p&supmin;-Schicht 9 und der p-Schicht 35 die Schichten durch Epitaxie lediglich unter Veränderung der Fremdstoffkonzentration gebildet werden. Bei der Herstellung kann ein solches epitaxiales Züchten in Schritten ausgeführt werden, die denjenigen bei dem ersten Ausführungsbeispiel gleichartig sind.
Es wird nun die Funktion bei dem zweiten Ausführungsbeispiel beschrieben. Die Fremdstoffkonzentrationen der p-Quellenschicht 4 und der p-Schicht 35 werden auf derartige Werte eingestellt, daß seitens der Grenzfläche zu dem oberen Gateisolierfilm 8 selbst dann keine Inversionsschicht gebildet wird, wenn im Betrieb die Gatespannung auf den maximalen Wert eingestellt wird. Daher werden Kanäle nur in den Seitenwandbereichen der p&supmin;-Schicht 9 und des Gateisolierfilms 8 erzeugt. Somit ist dieser Aufbau zu dem Aufbau mit nur zwei einander gegenüberliegenden Gates äquivalent und die Funktion wird stabil.
Die Dicke des Isolierfilms an dein Randbereich von Si ist gewöhnlich geringer als an dein ebenen Flächenbereich und es ist die Spannungswiderstandsfähigkeit verringert. Bei dem Ausführungsbeispiel wird jedoch gemäß der Darstellung in einem Randbereich 36 eine ausreichend hohe Spannungswiderstandsfähigkeit in einem Ausmaß erzielt, welches der hohen Konzentration in der innenliegenden p-Schicht entspricht. Es ist damit möglich, einen Isolierfilm mit einer Dicke zu verwenden, die geringer als diejenige bei dem ersten Ausführungsbeispiel ist. Auf diese Weise werden hohe Steilheiten erzielt.
Obgleich bei der Gestaltung des zweiten Ausführungsbeispiels in dem oberen Teil der Kanalzone die p-Schicht 35 gebildet wurde, ist wegen der Implantation der Ionen mit n&spplus;-Leitfähigkeit bei dein Bilden der Sourcezone und der Drainzone die Fremdstoffkonzentration der n&spplus;-Schicht ausreichend höher als diejenige der p-Schicht 35. Daher wird der Source-Drain- Bereich nicht beeinflußt.
Im Falle des zweiten Ausführungsbeispiels ergeben sich die der Gleichung (9) bei dein ersten Ausführungsbeispiel entsprechenden Beziehungen durch
d&sub1; + d&sub5; ≤ Xjn < d&sub4; ....(10)
wenn die Filmdicke der p-Schicht 35 zu d&sub5; angenommen ist und die Filmdicke der p&supmin;-Schicht 9 zu d&sub1; angenommen ist. Auf gleiche Weise wie bei dem ersten Ausführungsbeispiel sind mit X&sub3;n die Tiefe der n&spplus;-Schicht und mit d&sub4; die Dicke der Mesa-Nut bezeichnet.

[Drittes Ausführungsbeispiel]

Das dritte Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf die Fig. 8 beschrieben. In Fig. 8 sind die glei&hen Teile und Komponenten wie die in Fig. 1 dargestellten mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung ist hier weggelassen. Das dritte Ausführungsbeispiel unterscheidet sich von dein ersten Ausführungsbeispiel dadurch, daß gemäß der Darstellung bei 37 und 38 in Fig. 8A und 8D an Stellen der Source- und Drainzonen nahe an den Gateelektroden n&supmin;-Schichten 37 und 38 ausgebildet sind. Durch n&supmin;-Schichten wird die Feldkonzentration in dein Bereich nahe an der Sourcezone und der Drainzone verringert und es besteht ein Vorteil darin, daß die Verschlechterung der Eigenschaften durch die "heißen" Ladungsträger weiter vermindert wird. Die vorstehend beschriebene Struktur wird folgendermaßen gebildet: Nach der Formung der Gateelektrode zu einem Muster werden unter Verwendung oder Gateelektrode als Maske in die Bereiche für das Bilden der n&supmin;-Schichten 37 und 38 Ionen implantiert. Dann wird nach dem CVD-Verfahren ein Siliziumoxidfilm zum Überdecken der Gateelektrode gebildet. An dem Siliziumoxidfilin wird nach dein RIE-Verfahren ein anisotropes Ätzen vorgenommen. Auf diese Weise bleiben gemäß der Darstellung durch 39 und 40 in Fig. 8D an den Seitenwandabschnitten der Gateelektrode Siliziumoxidfilme zurück. Bei dieser Formung werden erneut Ionen mit n&spplus;-Leitfähigkeit implantiert und es werden die Sourcezone und die Drainzone bis zu der gleichen Diffusionstiefe wie die Tiefe der n&supmin;-Schicht ausgebildet. Bei dem Ausführungsbeispiel wurden zwar die n&supmin;-Schichten an den beiden Seiten der Source und des Drain ausgebildet, jedoch ist es auch möglich, eine Struktur anzuwenden, bei der die n&supmin;-Schicht nur an der Drainseite ausgebildet ist, um dadurch den parasitären Widerstand der Source zu verringern und die Steilheit zu verbessern.

[Viertes Ausführungsbeispiel]

Das vierte Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf Fig. 9 beschrieben. In Fig. 9 sind die gleichen Teilen und Komponenten wie diejenigen bei dem ersten Ausführungsbeispiel mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung ist weggelassen.
Gemäß der typischen Darstellung in Fig. 9B und 9C unterscheidet sich das vierte Ausführungsbeispiel von dem ersten Ausführungsbeispiel dadurch, daß die Breite eines jeden MOSFET-Elementes, nämlich eine Breite 41 der Mesastruktur von einem Abstand 42 zwischen benachbarten Mesastrukturen verschieden ist. Dieser Aufbau kann dadurch erzielt werden, daß bei der Bildung des Musters ein Verfahren zum direkten Aufzeichnen mit einem Elektronenstrahl oder mit einem konvergenten Ionenstrahl angewandt wird. Durch Anwendung der Gestaltung gemäß dem vierten Ausführungsbeispiel wird zum Erzielen einer gleichmäßigen Funktion verhindert, daß der Feld-Oxidfilm 3 und die benachbarte Mesastruktur miteinander in Kontakt kommen und auch daß benachbarte Mesastrukturen miteinander in Kontakt kommen, was ansonsten infolge einer Abweichung bei dem Herstellungsprozeß auftreten könnte.
Obgleich alle Ausführungsbeispiele der Erfindung in Bezug auf eine Vorrichtung mit einer Vielzahl von MOSFET-Elementen beschrieben wurden, ist es ebenso möglich, eine Vorrichtung mit einer einzigen Mesastruktur als MOSFET-Eleinent zu verwenden.
Hinsichtlich der vorstehend beschriebenen Kanalzone der Halbleitervorrichtung werden vorzugsweise eine Breite (d&sub3;) der durch die einander gegenüberliegenden Abschnitte der Gateelektrode eingefaßten Kanalzone in Richtung der einander gegenüberliegenden Abschnitte sowie eine Fremdstoffkonzentration des Halbleiters der Kanalzone folgendermaßen bestimmt: Die Breite und die Fremdstoffkonzentration werden auf geeignete Weise derart gewählt, daß selbst dann, wenn die Gatespannung abgeschaltet ist, die sich von den einander gegenüberliegenden Abschnitten weg erstreckenden Verarmungsschichten miteinander verbunden und abgereichert sind. Praktisch werden dann, wenn die Breite der Kanalzone in Richtung der einander gegenüberliegenden Abschnitte der Gateelektrode auf d&sub3; und die Breite der sich in der gleichen Richtung erstreckenden Verarmungsschicht auf W eingestellt werden, die Breiten zum Erfüllen der Bedingung d&sub3; ≤ W ausgelegt. Dies geschieht deshalb, weil der folgende Vorteil zu erwarten ist: Wenn die Kanalzone zwischen den beiden einander gegenüberliegenden Elektrodenteilen als Verarmungsschicht gebildet ist, wird selbst dann, wenn die Gatespannung bis zu dem Pegel ansteigt, bei dein eine Inversionsschicht gebildet wird, ein im Inneren der Kanalzone errichtetes elektrisches Feld verringert und es werden die Eigenschaften der Vorrichtung verbessert.
Da im Falle des SGT der Kanal vertikal angeordnet ist, bestehen folgende Probleme:
Erstens tritt hinsichtlich der Kanallänge L eine starke Schwankung auf.
Da im einzelnen gemäß der Darstellung in Fig. 13A und 13B, insbesondere gemäß der Darstellung bei 222 die Kanallänge des SGT durch die Tiefe des Ätzens von Si bestimmt ist, ist es erforderlich, bei einer Gatelänge von 0,1 um eine Abweichung der Gatelänge innerhalb von 10 um (100 Å) einzuschränken. Mit dem gegenwärtigen Trockenätzverfahren ist es außerordentlich schwierig, die Abweichung der Gatelänge an der Plättchenoberfläche oder zwischen den Halbleiterplättchen auf einem Wert innerhalb eines solchen Bereiches zu halten.
Als zweites besteht kein Freiheitsgrad hinsichtlich der Festlegung der Gatebreite W. Die Fig. 14A ist eine Draufsicht auf den SGT und die Fig. 14B ist eine vergrößerte Teildarstellung des SGT.
Der typische Umfassungsgate-Transistor SGT hat geinäß Fig. 14A quadratische Struktur. In diesem Fall beträgt bei einer Seitenlänge a des Quadrates gemäß der Darstellung durch 223 in Fig. 14A die Gatebreite W
W = 4a ... (1)
Zum Verändern der Gatebreite W entsprechend den Schaltungseigenschaften muß die Länge einer Seite des Quadrates geändert werden. In diesem Fall ändern sich infolge der Einwirkung durch eine sich unmittelbar unter dein Gateoxidfilm erstreckende Verarmungsschicht verschiedenerlei Eigenschaften. Ein solches Beispiel ist in Fig. 15A und 15B dargestellt. Daher ist die Gatebreite W auf einen Wert in einem bestimmten Bereich eingeschränkt und es besteht kein Freiheitsgrad hinsichtlich der Auslegung.
Drittens besteht ein Problem hinsichtlich einer Verringerung der Spannungsfestigkeit eines Oxidfilmes an dem Randbereich von Si.
Die Fig. 14B veranschaulicht ein Verfahren zum Verändern der Oxidfilmdicke an dein Si-Randbereich. Gemäß der Darstellung bei 224 in Fig. 14B ergibt sich bei dem Einstellen der Oxidfilmdicke an dein flachen Si- Bereich auf δ&sub2; und einer Filmdicke an einem Bereich nahe an dem Rand auf δ&sub1;:
δ&sub1; < δ&sub2; ...(2)
Es besteht die Tendenz, daß das Si an dem Randbereich scharf geformt wird, so daß die Spannungsfestigkeit an dem Bereich nahe an dem Rand verschlechtert wird.
Viertens ist es schwierig, eine Zuleitungselektrode für die Drainzone zu bilden. Gemäß der Darstellung durch 221 in Fig. 13 muß die Zuleitungselektrode der Drainzone über der Drainzone 222 liegen und von der an der Seitenwand ausgebildeten Gateelektrode isoliert sein. Falls die Breite a zwischen den beiden einander gegenüberliegenden Gateelektrodenteilen auf einen Wert von einigen um eingestellt ist, kann eine derartige Struktur erreicht werden. Wie es in praktischer Hinsicht nachstehend in Bezug auf eine erfindungsgemäße Struktur erläutert wird, muß jedoch der Abstand zwischen den zwei einander gegenüberliegenden Gateelektroden auf einen engen Abstand von einigen wenigen 100 nm (1000 Å) oder weniger eingestellt werden, um die Eigenschaften zu verbessern. Bei einem derartigen Wert ist es jedoch sehr schwierig, in dein Vertikal-Transistor die Zuleitungselektrode auszubilden.
In dem SOI-MOSFET werden zum Bilden einer Si-Schicht doppelte Kipp-Schichten von SiO&sub2; und Si&sub3;N&sub4; an der Oberfläche eines Polykristalls mit einer Dicke von 0,5 um gebildet und es wird durch CW-A mit einer Ausgangsleistung von 4 - 5 W und einen Ionenlaser eine Rekristallisierung vorgenommen. Außer diesem Laser- Rekristallisierverfahren wurden einige Verfahren als Verfahren zum Formen einer kristallinen Si-Schicht auf der SiO&sub2;-Schicht versucht. Gegenwärtig wird jedoch kein brauchbarer Kristall erzielt. Bei dem Laser-Rekristallisierverfahren ist es erforderlich, die ganze Oberfläche des Halbleiterplättchens mit einem Laserstrahl zu überstreichen. Ein solches Verfahren ist jedoch in der Praxis nicht brauchbar, da der Durchsatz mangelhaft ist. Gemäß den vorstehenden Ausführungen verbleibt das dem SOI eigentümliche Problem.
Bei den vorstehend beschriebenen Ausführungsbeispielen wird ein Paar von einander gegenüberliegenden Gateelektroden benutzt, während bei dem SGT zwei Paare mit jeweils zwei einander gegenüberliegenden Gateelektroden benötigt werden. Andererseits sind bei dem SGT die Gatezone und die sourcezone beide vertikal. Bei den vorängehend beschriebenen Ausführungsbeispielen sind die Gatezone und die Sourcezone in seitlicher Richtung vor und hinter den beiden einander gegenüberliegenden Abschnitten der Gateelektrode angebracht.
Unter Anwendung dieser Struktur können die Elektroden für die Source und den Drain auf ähnliche Weise wie bei dem herkömmlichen MOSFET auf der gleichen ebenen Fläche ausgebildet werden. Da andererseits die Kanallänge ähnlich wie bei dem herkömmlichen MOSFET durch die Breite zwischen den Gateelektroden bestimmt ist, ist die Bearbeitungsgenauigkeit hinsichtlich der Kanallänge hoch. Die Bildung des Musters an einem Halbleiter für das Formen einer Struktur mit zwei einander gegenüberliegenden Gateelektrodenabschnitten, die seitlich angeordnet sind, kann auch mit einein Lithographieverfahren ohne eine Maske ausgeführt werden, so daß diese Struktur für eine Verringerung der Abinessungen geeignet ist. Infolgedessen kann ohne Erhöhung der Fremdstoffkonzentration der Abstand zwischen den beiden Gateelektrodenabschnitten verringert werden und ein Durchbruch verhindert werden, so daß selbst bei dem Ausbilden einer Vorrichtung mit einem höheren Integrationsgrad eine höhere Steilheit erzielt werden kann.
Gemäß den vorstehenden Ausführungen können daher eine hohe Beweglichkeit, eine hohe Steilheit gm, gute Stacta-Eigenschaften und gute Schalteigenschaften erzielt werden. Auf einem gemeinsamen Substrat kann durch einen einfachen Herstellungsprozeß eine Anzahl von Isolierschicht-Feldeffekttransistoren IGFET mit feiner Struktur erzeugt und gewonnen werden, die die vorstehend genannten hervorragenden Eigenschaften ohne Abweichungen haben.

Claims

1. Isolierschicht-Transistor, der

eine Sourcezane (6)

eine Drainzone (7)

eine sich zwischen der Sourcezone (6) und der Drainzone (7) erstreckende Kanalzone (9), wobei die Sourcezone (6), die Drainzone (7) und die Kanalzone (9) als eine Struktur mit einer oberen Fläche und einander gegenüberliegenden Seitenwandflächen geformt sind,

eine Gateelektrode (5) mit einander gegenüberliegenden Abschnitten, die sich entlang den Seitenwandflächen der Kanalzone (9) erstrecken, und

einen Gateisolierfilm (8) zwischen der Kanalzone (9) und der Gateelektrode (5) aufweist, gekennzeichnet durch

eine sich längs der Kanalzone (9) in Kontakt mit dieser erstreckende dotierte Halbleiterzone (4; 35), die vom gleichen Leitungstyp wie die Kanalzone (9) ist, aber eine höhere Dotierfremdstoffkönzentration als diese hat, und die derart geformt ist, daß aus der durch die einander gegenüberliegenden Abschnitte der Gateelektrode umfaßten Kanalzone Minoritätsträger aufgenommen werden können.

2. Isolierschicht-Transistor nach Anspruch 1, in dem sich die dotierte Halbleiterzone (4) längs der und in Kontakt mit der unteren Fläche der Kanalzone (9) erstreckt.

3. Isolierschicht-Transistor nach Anspruch 2, der eine erste und eine zweite dotierte Halbleiterzone (4; 35) aufweist, die sich entlang der Kanalzone (9) in Kontakt mit dieser erstrecken, wobei sich die dotierten Halbleiterzonen (4; 35) jeweils an der unteren bzw. oberen Fläche der Kanalzone (9) befinden und vom gleichen Leitungstyp wie die Kanalzone (9) sind, aber eine höhere Dotierfremdstoffkonzentration als diese haben.

4. Isolierschicht-Transistor nach Anspruch 1, der zwischen der Source- und Drainzone (6, 7) und der Kanalzone (9) eine schwächer dotierte Sourcezone (37) bzw. eine schwächer dotierte Drainzone (38) aufweist.

5. Isolierschicht-Transistor nach einem der vorangehenden Ansprüche, in dem die Kanalzone (9) eine Schichtdicke (d&sub1;) hat, die geringer als die Dicke (d&sub2;) einer Struktur (9, 4) ist, von der die Kanalzone (9) ein oberer Teil ist und die dotierte Halbleiterzone (35) oder die erste dotierte Halbleiterzone (35) einen unteren Teil bildet.

6. Isolierschicht-Transistor nach einem der vorangehenden Ansprüche, der eine vielzahl von Sourcezonen (6), Drainzonen (7) und Kanalzonen (9) sowie eine gemeinsame Gateelektrode (5) aufweist.

7. Halbleitervorrichtung, in der eine Vielzahl von Isolierschicht-Transistoren nach Anspruch 6 auf einem gemeinsamen Substrat ausgebildet ist.

8. Halbleitervorrichtung nach Anspruch 7, in der die Vielzahl der Isolierschicht-Transistoren eine n-Kanal-Isolierschicht-Transistor und einen p-Kanal-Isolierschicht-Transistor enthält.