DE68926793T2

DE68926793T2 - Dynamischer RAM

Info

Publication number: DE68926793T2
Application number: DE68926793T
Authority: DE
Inventors: Katsuhiko C O Patent Div Hieda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-15
Filing date: 1989-03-14
Publication date: 1997-01-09
Anticipated expiration: 2009-03-15
Also published as: US5155059A; KR920006260B1; EP0333426B1; KR890015352A; US5072269A; DE68926793D1; EP0333426A3; EP0333426A2

Description

Die vorliegende Erfindung bezieht sich auf einen dynamischen RAM (DRAM) mit einer Vielzahl von Speicherzellen, die jeweils durch einen MOS-Kondensator gebildet sind.
Eine hohe Packungsdichte und eine große Kapazität eines MOS-DRAM wurden durch Mikromustern von Elementen erzielt. Eine DRAM-Struktur, die für eine hohe Packungsdichte und eine große Kapazität geeignet ist, ist in der japanischen Patentoffenbarung (Kokai) Nr. JP-A- 60-152056 offenbart. In diesem DRAM sind Rillen in Längs- und Querrichtungen in einem Halbleitersubstrat ausgebildet. Halbleitersäulenvorsprünge sind jeweils in Speicherzellenbereichen angeordnet. Ein MOS-Kondensator ist auf Seitenflächen an einem unteren Teil jedes Säulenvorsprunges gebildet, und ein MOSFET ist auf Seitenflächen an einem oberen Teil hiervon angeordnet. In der in der japanischen Patentoffenbarung (Kokai) JP-A- 60-152056 beschriebenen DRAM-Struktur dient ein Bodenteil jedes Grabens als ein Elementisolierbereich, und der MOS-Kondensator und der MOSFET sind in dem Graben vertikal gestapelt. Da daher eine durch eine Speicherzelle eingenommene Fläche vermindert werden kann, kann eine hohe Packungsdichte erhalten werden.
In der in der japanischen Patentoffenbarung (Kokai) Nr. JP-A-60-152056 beschriebenen DRAM-Struktur ist jedoch eine Bitleitung mit einer n-Typ-Schicht, die an einer oberen Endseite des Säulenvorsprunges gebildet ist, über ein Kontaktloch verbunden. Aus diesem Grund ist die Größe der oberen Endseite jedes Säulenvorsprunges gemäß dem Grad einer Ausrichtungsspanne zwischen dem Bitleitungskontaktloch und der oberen Endseite des Säulenvorsprunges definiert. Selbst wenn daher eine minimale Designregel verwendet wird, kann eine Fläche der oberen Endseite des Säulenvorsprunges nicht eine minimale Mustergröße sein.
Um zusätzlich den MOS-Kondensator zu bilden, wird in bevorzugter Weise eine n-Typ-Schicht, die eine Elektrode des Kondensators ist und als ein Speicherknoten dient, in gewünschter Weise in der Halbleiterschicht gebildet. In der in der japanischen Patentoffenbarung (Kokai) Nr. JP-A-60-152056 beschriebenen DRAM-Struktur ist jedoch die Bildung dieser n-Typ-Schicht schwierig, da der Kondensator auf den Seitenflächen an dem unteren Teil des Säulenvorsprunges gebildet werden muß, bevor eine Gateelektrode des MOSFET erzeugt wird. Um selektiv einen Fremdstoff in die Seitenflächen eines Kondensatorbereiches zu dotieren, muß der MOSFET-Bildungsbereich durch irgendeine Art einer Maske bedeckt werden. Nach der Bildung der Rillen ist es jedoch schwierig, einen derartigen Herstellungsschritt anzuwenden.
In jüngster Zeit ist eines der ernstesten Probleme in einem DRAM eine weiche Fehlererscheinung. Bei der weichen Fehlererscheinung ändert sich ein Speicherzustand in einer Speicherzelle nach Einfall von Strahlen, und es tritt ein Fehler auf.
Da jede Speicherzelle auf den Seitenflächen des Säulenvorsprunges gebildet wird, werden Strahlen, die schräg einfallen, durch eine Anordnung von Säulenvorsprüngen unterbrochen. Als ein Ergebnis ist ein weicher Fehler in einem Zellenmodus verringert. Da jedoch kein Isolierfilm gerade genau unter den Säulenvorsprüngen vorhanden ist, können direkt von oben einfallende Strahlen nicht unterdrückt werden. Daher muß ein weicher Fehler reduziert werden.
In der in der japanischen Patentoffenbarung (Kokai) Nr. JP-A-152056 beschriebenen DRAM-Struktur ist jedoch eine Isolierschicht in dem Bodenteil jedes Säulenvorsprunges vergraben. Es ist schwierig, einen DRAM durch dieses Verfahren herzustellen. Das heißt, um benachbarte MOS- Kondensatoren zu isolieren, wird ein Elementisolier- Isolierfilm auf dem Boden der Rille oder des Grabens gebildet, jedoch ist es sehr schwierig, einen derartigen Isolierfilm auf dem Boden einer schmalen Rille mit einem hohen Seitenverhältnis zu vergraben.
Zusätzlich verbleibt in der in der japanischen Patentoffenbarung (Kokai) Nr. JP-A-60-152056 offenbarten DRAM-Struktur ein Gateelektrodenmaterial auf einer Seitenwand einer Stufe, die an einem Endteil einer Speicherzellenanordnung vorhanden ist. Da eine Stufe auch auf einem Rillenbildungsteil vorliegt, verbleibt das Gateelektrodenmaterial auf der Seitenwand der Stufe, wenn es einem anisotropen Ätzen (RIE) unterworfen ist.
Jede Wortleitung wird aufgrund des Restgateelektrodenmaterials kurzgeschlossen.
Um dieses Problem zu lösen, wurde ein Verfahren zum Ätzen und Entfernen des Gateelektrodenmaterials, das in einem Bereich zwischen benachbarten Wortleitungen zurückbleibt, unter Verwendung einer herkömmlichen Photolithographie vorgeschlagen.
Ein Intervall zwischen den benachbarten Wortleitungen ist jedoch minimal. Daher ist es schwierig, ein Ätzfenster unter Berücksichtigung einer Ausrichtungsspanne in dem Bereich zwischen den benachbarten Wortleitungen zu bilden.
Als ein Ergebnis nimmt die Abmessung einer Speicherzelle zu.
Es ist eine erste Aufgabe der vorliegenden Erfindung, einen DRAM vorzusehen, der eine höhere Packungsdichte und eine größere Kapazität realisieren kann.
Es ist eine zweite Aufgabe der vorliegenden Erfindung, einen DRAM mit weniger weichen Fehlern vorzusehen.
Es ist eine dritte Aufgabe der vorliegenden Erfindung, einen DRAM vorzusehen, der einen elektrischen Kurzschluß zwischen Wortleitungen an einem Endteil einer Speicherzellenanordnung verhindern kann und der eine hohe Zuverlässigkeit hat.
Es ist hier zu bemerken, daß EP-A-0 315 803 (Stand der Technik nach Art. 54(3), (4)) eine DRAM-Zellenstruktur offenbart, die eine vergrabene Halbleitersäulenstruktur hat. Ein Transistor und Kondensator sind in drei Dimensionen in einer Silizium-auf-Isolator-(SOI-)Struktur gebildet. Eine Vielzahl von Säulen in einer Matrixanordnung ist in der SOI-Struktur durch Bilden eines Grabens ausgebildet. Diese Druckschrift wurde nach dem Anmeldedatum der vorliegenden Anmeldung veröffentlicht, weist jedoch ein früheres Anmeldedatum auf. Sie beansprucht auch eine Priorität aus einer japanischen Patentanmeldung die früher angemeldet wurde als die drei japanischen Patentanmeldungen von denen die vorliegende Anmeldung Priorität beansprucht.
Eine Vorrichtung mit den Merkmalen des Oberbegriffes des Patentanspruches 1 ist in JP-A-62-200 759 offenbart.
Ein erster Gesichtspunkt der vorliegenden Erfindung sieht einen dynamischen RAN vor, der aufweist:
ein Halbleitersubstrat,
eine Vielzahl von Halbleitersäulenvorsprüngen, die durch Rillen getrennt sind, welche in Längs- und Querrichtungen in dem Halbleitersubstrat ausgebildet sind, wobei die Halbleitersäulenvorsprünge in einer Matrixweise angeordnet sind,
eine Vielzahl von MOS-Kondensatoren, die auf Seitenflächen an einem unteren Teil jedes der Halbleitersäulenvorsprünge ausgebildet sind, wobei jeder MOS-Kondensator umfaßt:
einen Speicherknoten, der in einer Seitenfläche am unteren Teil jedes Halbleitersäulenvorsprunges gebildet ist,
einen Kondensatorisolierfilm, der auf der Seitenfläche am unteren Teil jedes Halbleitersäulenvorsprunges gebildet ist, und
eine Kondensatorelektrode, die auf dem Kondensatorisolierfilm gebildet ist,
eine Vielzahl von MOSFETS, die auf Seitenflächen an einem oberen Teil jedes Halbleitersäulenvorsprunges gebildet sind, wobei jeder MOSFET aufweist:
einen Kanalbereich, der wenigstens auf der Seitenfläche des oberen Teiles jedes Halbleitersäulenvorsprunges gebildet ist,
Source- und Drainbereiche, die über und unter dem Kanalbereich gebildet sind, um den Kanalbereich sandwichartig zu umfassen,
einen Gateisolierfilm, der auf der Seitenfläche am oberen Teil jedes Halbleitersäulenvorsprunges gebildet ist, in welchem der Kanalbereich gebildet ist, und
eine Gateelektrode, die auf dem Gateisolierfilm gebildet ist,
eine Vielzahl von Bitleitungskontakten, wobei jeder Kontakt auf einer Oberseite eines entsprechenden Halbleitersäulenvorsprunges gebildet ist, und
eine Vielzahl von Bitleitungen, wobei jede Bitleitung mit zugeordneten Bitleitungskontakten verbunden ist,
wobei die Vielzahl von Halbleitersäulenvorsprüngen in eine Vielzahl von Blöcken unterteilt ist, wobei jeder Block wenigstens einen Kontakthalbleitersäulenvorsprung, der eine erste Isolierschicht aufweist, die dicker als der Gateisolierfilm des MOSFET ist und die auf einer Oberseite des Kontakthalbleitersäulenvorsprunges gebildet ist, und ein Wortleitungskontaktkissen, das auf der ersten Isolierschicht gebildet ist, hat, wobei das Kontaktkissen elektrisch mit der Gateelektrode der Speicherzellen in jedem Block verbunden ist.
Eine Stufe kann in der Mitte der Seitenflächen des Säulenvorsprunges gebildet sein, eine Diffusionsschicht, die als ein Speicherknoten dient, ist auf Seitenflächen an einem unteren Teil der Stufe gebildet, und eine Kondensatorelektrode ist auf den Seitenflächen am unteren Teil mit einem dazwischenliegenden Kondensatorisolierfilm gebildet.
Da jeder Speicher auf den Seitenflächen des Säulenvorsprunges gebildet ist und α-Strahlen, die schräg einfallen, durch eine Anordnung der Säulenvorsprünge unterbrochen werden, kann ein weicher Fehler in einem Zellenmodus in ähnlicher Weise unterdrückt werden. Weiterhin wird eine Stufe auf den Seitenflächen des Säulenvorsprunges durch die Zweistufen-Rillenbildung mittels erster und zweiter Masken gebildet, und die Diffusionsschicht, die als ein Speicherknoten dient, wird in den Seitenflächen an einem unteren Teil der Stufe gebildet. Daher kann eine DRAM-Zelle mit hervorragenden Eigenschaften erhalten werden.
Andere Aufgaben und Vorteile werden aus der folgenden Beschreibung im Zusammenhang mit den begleitenden Zeichnungen ersichtlich, in welchen:
Fig. 1 eine Draufsicht ist, die einen DRAM zeigt, der nützlich für ein Verständnis der vorliegenden Erfindung ist,
Fig. 2A eine Schnittdarstellung längs einer Linie IIA-IIA in Fig. 1 ist,
Fig. 2B eine Schnittdarstellung längs einer Linie IIB-IIB in Fig. 1 ist,
Fig. 3A bis 3I Schnittdarstellungen sind, die ein Verfahren zum Herstellen des DRAM von Fig. 1 zeigen,
Fig. 4 eine Draufsicht ist, die einen DRAM eines gefalteten Bitleitungstyps zeigt,
Fig. 5A bis 5E Schnittdarstellungen sind, die ein anderes Verfahren zum Herstellen eines DRAM zeigen, das nützlich für ein Verständnis der vorliegenden Erfindung ist,
Fig. 6A und 6B Schnittdarstellungen sind, die ein Verfahren zum Herstellen eines DRAM zeigen, der eine Höhe einer Gateelektrode hat, die verschieden ist von derjenigen einer Gateelektrode der in Fig. 1 gezeigten Vorrichtung,
Fig. 7A und 7B Schnittdarstellungen sind, die ein Verfahren zum Herstellen eines DRAM zeigen, der die Bildung einer Stufe auf Seitenflächen eines Säulenvorsprunges zu verhindern vermag,
Fig. 8A bis 8C Schnittdarstellungen sind, die ein Verfahren zum Herstellen eines DRAM zeigen, der eine Elementisolation verbessern kann,
Fig. 9A und 9B Schnittdarstellungen sind, die ein Verfahren zum Herstellen eines DRAM zeigen, der eine Elementisolation verbessern kann,
Fig. 10A eine Draufsicht ist, die einen DRAM zeigt, bei dem eine Wortleitung ohne einen photolithographischen Schritt gemustert werden kann,
Fig. 10B eine Schnittdarstellung längs einer Linie XB-XB in Fig. 10A ist,
Fig. 11A und 11B Draufsichten sind, um ein Herstellungsverfahren zum Verbinden einer Wortleitung ohne einen photolithographischen Schritt zu erläutern,
Fig. 12A und 12B Schnittdarstellungen sind, die noch eine andere Abwandlung eines DRAM-Herstellungsverfahrens zeigen, um eine Wortleitung ohne einen photolithographischen Schritt zu verbinden,
Fig. 13A bis 13F Schnittdarstellungen sind, um ein DRAM-Herstellungsverfahren zu erläutern, das einen trennenden Isolierfilm verwendet, der von demjenigen in dem anhand der Fig. 3A-3I beschriebenen Verfahren verschieden ist, um isolierend eine Kondensatorelektrode von einer Gateelektrode zu trennen,
Fig. 14A eine Draufsicht ist, die einen anderen DRAM zeigt, der für ein Verständnis der vorliegenden Erfindung nützlich ist,
Fig. 14B eine Schnittdarstellung längs einer Linie XIVB-XIVB in Fig. 14A ist,
Fig. 15A bis 15H Schnittdarstellungen sind, die ein Verfahren zum Herstellen des in den Fig. 14A und 14B gezeigten DRAM darstellen,
Fig. 16A bis 16E Schnittdarstellungen sind, die ein Scheibenverbindungsverfahren bzw. Scheibenbondverfahren zeigen, um ein mehrschichtiges Substrat zu bilden, das in dem in den Fig. 15A bis 15H gezeigten Herstellungsverfahren verwendet wird,
Fig. 17A eine Draufsicht ist, die noch einen anderen DRAM zeigt, der nützlich für ein Verständnis der vorliegenden Erfindung ist,
Fig. 17B eine Schnittdarstellung längs einer Linie XVIIB-XVIIB in Fig. 17A ist,
Fig. 18A eine Draufsicht ist, die einen DRAM und dessen Peripherieschaltungen zeigt,
Fig. 18B eine Schnittdarstellung längs einer Linie XVIIIB-XVIIIB in Fig. 18A ist,
Fig. 19A eine Draufsicht ist, die einen DRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 19B eine Schnittdarstellung längs einer Linie XIXB-XIXB in Fig. 19A ist,
Fig. 19C eine Schnittdarstellung längs einer Linie XIXC-XIXC in Fig. 19A ist,
Fig. 20A bis 20H Schnittdarstellungen sind, die ein Verfahren zum Herstellen des in den Fig. 19A bis 19C gezeigten DRAM darstellen, und
Fig. 21 eine Draufsicht ist, die einen DRAM gemäß einer Abwandlung der vorliegenden Erfindung zeigt.
Fig. 1 ist eine Draufsicht, die vier Bits eines DRAM zeigt, der als ein Beispiel angegeben ist, das nützlich für ein Verständnis der vorliegenden Erfindung ist. In Fig. 1 ist eine p&supmin;-Typ-Schicht 2 mit einer höheren Fremdstoffkonzentration als diejenige eines p-Typ-Si- Substrates 1 mit einem hohen spezifischen Widerstand auf der Oberfläche des Substrates 1 gebildet. Die Schicht 2 dient als ein Kanalbereich eines MOSFET. Kleine Säulenvorsprünge 3a, 3b, 3c und 3d, die durch Rillen 4 isoliert sind, welche in Längs- und Querrichtungen ausgebildet sind, sind in einer Matrixweise auf dem Substrat angeordnet. Eine Stufe 5 ist auf Seitenflächen jedes Vorsprunges 3 gebildet. Eine n&supmin;-Typ- Schicht 6, die als ein Speicherknoten dient, ist auf den Seitenflächen unterhalb der Stufe 5 gebildet. Ein Kondensatorisolierfilm 7 ist auf den Seitenflächen gebildet, und eine Kondensatorelektrode 8 ist in der Rille 4 vergraben. Die Schicht 6 ist gebildet, um im wesentlichen mit einem Pegel der Seitenflächen eines oberen Teiles der Stufe 5 zusammenzufallen oder tiefer als dieser zu sein. Die Kondensatorelektrode 8 ist kontinuierlich als eine Plattenelektrode gemäß für alle Speicherzellen gebildet. Eine p&spplus;-Typ-Schicht 9 für Elementtrennung ist in einem Bodenteil der Rille diffundiert. Gateelektroden 12a und 12b sind über den Seitenflächen oberhalb der Stufe 5 von jedem Säulenvorsprung 3 gebildet, wobei ein Gateisolierfilm 11 dazwischen gelegen ist. Jede Gateelektrode 12a, 12b ist isolierend von der Kondensatorelektrode 8 durch einen Isolierfilm 10 in der Rille 4 getrennt. Die Gateelektrode 12 und die Kondensatorelektrode 8 sind vertikal gestapelt und vergraben. Die Gateelektroden 12a und 12b umgeben den Vorsprung 3 und sind kontinuierlich in einer Richtung der Matrix gebildet, um als eine Wortleitung zu dienen. Ein polykristalliner Siliziumfilm 14 ist in dem Aussparungsteil mit Ausnahme der Elektroden 12a und 12b vergraben, wobei ein Isolierfilm 13 dazwischen gelegen ist. Als ein Ergebnis ist der Aussparungsteil abgeflacht. Die Oberfläche des Substrates, in welchem der Kondensator und die Gateelektroden vergraben sind, ist mit einem Isolierfilm 15 bedeckt, und Bitleitungen 17a und 17b mit einem polykristallinen Siliziumfilm, der beispielsweise mit As dotiert ist, und einem Wolframsilizidfilm sind darauf gebildet. Eine n&spplus;-Typ-Schicht 16, die als Source oder Drain des MOSFET dient, ist auf einer oberen Endseite jedes Vorsprunges 3 durch Diffusion gebildet. Die Bitleitung 17 ist direkt mit der Schicht 16 auf Selbstjustierweise ohne einen PEP-Schritt zum Erzeugen eines Kontaktloches verbunden.
Ein Verfahren zum Herstellen des obigen DRAM wird im folgenden anhand der Fig. 3A bis 3I beschrieben. Wie in Fig. 3A gezeigt ist, werden Borionen in das p-Typ-Si- Substrat 1 bei einer Dosis von 5 x 10¹² Ionen/cm² und einer Beschleunigungsspannung von 100 keV implantiert, um so die p&supmin;-Typ-Schicht 2 einer hohen Fremdstoffkonzentration zu erzeugen. Die Schicht 2 dient zum Bilden eines Kanalbereiches eines MOSFET und hat eine Dicke von etwa 2 µm. Die Schicht 2 kann durch epitaxiales Wachstum anstelle von Ionenimplantation gebildet werden. Eine erste Maske 21 wird auf dem Substrat durch herkömmliche Photolithographie gebildet, um jeden Speicherzellenbereich zu bedecken. Das heißt, die erste Maske 21 besteht aus einem durch thermische Oxidation gebildeten 10 nm dicken SiO&sub2;-Film 21a, einem 200 nm dicken Si&sub3;N&sub4;-Film 21b als einem Antioxidationsfilm und einem durch CVD abgeschiedenen 600 nm dicken SiO&sub2;-Film 21c.
Wie in Fig. 3B gezeigt ist, werden erste Rillen 4a durch reaktives Ionenätzen (RIE) mittels der ersten Maske als einer Ätzmaske gebildet, um sich durch die p&supmin;-Schicht 2 zu erstrecken. Eine Vielzahl von Säulenvorsprüngen 3 sind durch diese Rillen 4a angeordnet. Danach wird ein als eine zweite Antioxidationsmaske dienender Si&sub3;N&sub4;-Film 23 auf Seitenflächen jedes Vorsprunges 3 gebildet. Das heißt, ein 20 nm dicker SiO&sub2;-Film 22 wird durch CVD abgeschieden, und ein 200 nm dicker Si&sub3;N&sub4;-Film 23 wird darauf durch die CVD abgeschieden. Diese gestapelten Filme werden durch anisotropes Ätzen, wie beispielsweise RIE, veranlaßt, lediglich auf den Seitenflächen des Vorsprunges 3 zurückzubleiben.
Wie in Fig. 3C gezeigt ist, wird mittels der ersten und zweiten Masken als Antiätzmasken eine 3 µm dicke zweite Rille 4b in der ersten Rille 4a durch RIE mittels chiorgas gebildet. Auf diese Weise wird die Stufe 5 auf den Seitenflächen jedes Säulenvorsprunges 3 gebildet. Danach wird eine vorbestimmte Verarbeitung an der geätzten Oberfläche durchgeführt, und ein Arsen enthaltender 50 nm dicker Glasfilm, beispielsweise ein AsSG- Film 24, wird auf der gesamten Oberfläche durch CVD aufgetragen. Ein Glühen wird bei 1000ºC für 60 Minuten durchgeführt, um in dem Film 24 enthaltenes As in die Seitenflächen bei einem unteren Teil, der nicht mit der Maske bedeckt ist, zu diffundieren, wodurch eine n&supmin;- Typ-Schicht 6 gebildet wird, die als eine Elektrode eines Kondensators und als einen Speicherknoten dient. Zu dieser Zeit wird die Oberflächenfremdstoffkonzentration der Schicht 6 auf beispielsweise 1 x 10¹&sup9; Atome/cm³ eingestellt. Obwohl dies nicht gezeigt ist, können beispielsweise Borionen schräg implantiert werden, um eine p-Typ-Schicht an einem Außenumfangsteil der Schicht 6 zu bilden, so daß der Kondensator eine HiC-Struktur erhält.
Danach wird, wie in Fig. 3D gezeigt ist, der Film 24 durch eine Ammonfluoridlösung entfernt, und ein SiO&sub2;- Film wird auf der gesamten Oberfläche durch CVD aufgetragen, um eine Dicke von etwa 100 nm zu haben. Der SiO&sub2;-Film wird durch RIE geätzt, um eine dritte Maske 25 lediglich auf Seitenwänden des Vorsprunges 3 zu bilden. Das Substrat wird durch eine Dicke von etwa 0,5 µm durch RIE mittels der Maske 25 geätzt, um dritte Rillen 4c zum Trennen der Schicht 6 in Einheiten von Speicherzellen zu bilden. In diesem Zustand werden Borionen bei einer Beschleunigungsspannung von 100 keV und einer Dosis von 5 x 10¹² Ionen/cm² implantiert, um die p&spplus;-Typ- Schicht 9 als einen Kanalstopper zur Sicherstellung einer Elementtrennung auf dem Bodenteil jeder Rille 4c zu bilden. Alternativ kann ein Schritt des Abscheidens des SiO&sub2;-Filmes 25 ausgelassen werden, und der ASSG-Film 24 kann als die dritte Maske verwendet werden.
Danach wird, wie in Fig. 3E gezeigt ist, der Film 25 entfernt, und eine thermische Oxidation wird durchgeführt, um den 10 nm dicken Kondensatorisolierfilm 7 auf den Seitenflächen am unteren Teil des Säulenvorsprunges 3 zu bilden. Als der Kondensatorisolierfilm kann ein gestapelter Film eines SiO&sub2;-Filmes und eines Si&sub3;N&sub4;-Filmes verwendet werden, oder es können ein Metalloxidfilm, wie beispielsweise Ta&sub2;O&sub5;, oder ein thermischer Nitridfilm oder eine Kombination dieser Filme verwendet werden.
Wie in Fig. 3F gezeigt ist, ist die aus einem ersten polykristallinen Siliziumfilm bestehende Kondensatorelektrode 8 in der Rille 4 vergraben. Das heißt, ein mit Phosphor dotierter erster polykristalliner Siliziumfilm ist aufgetragen, um eine Dicke von etwa 600 nm zu haben, und durch das CF&sub4;-Gas enthaltende CDE geätzt, so daß die Oberfläche der Elektrode 8 im wesentlichen im Pegel mit der Lage der Stufe 5 ist. In diesem Beispiel beträgt eine maximale Breite der Rille 4 etwa 0,6 µm. Wenn daher der aufgetragene polykristalline Siliziumfilm eine Dicke von etwa 0,3 µm oder mehr hat, so ist dessen Oberfläche im wesentlichen abgeflacht. Die gesamte Oberfläche des polykristallinen Siliziumfilmes wird durch das CDE geätzt, um die Kondensatorelektrode 8 zu vergraben, wie dies in Fig. 3F gezeigt ist. Wenn die Oberfläche selbst durch Auftragen des polykristallinen Siliziumfilmes nicht abgeflacht ist, wird die Oberfläche durch einen Fluidfilm, wie beispielsweise ein Photoresist, abgeflacht. In diesem Fall wird die gesamte Oberfläche geätzt, so daß Ätzraten für den Fluidfilm und den polykristallinen Siliziumfilm im wesentlichen gleich zueinander sind, wodurch die in Fig. 3F gezeigte Struktur erhalten wird. Auf diese Weise wird ein MOS-Kondensator gebildet, der die Seitenflächen am unteren Teil jedes Säulenvorsprunges 3 verwendet, die nicht mit den ersten und zweiten Masken 21 und 23 bedeckt sind.
Dann werden, wie in Fig. 3G gezeigt ist, der Si&sub3;N&sub4;-Film 23 und der darunterliegende SiO&sub2;-Film 22, die die Seitenflächen des oberen Teiles des Vorsprunges 3 bedekken, auf denen ein MOSFET zu bilden ist, entfernt. Danach wird eine thermische Oxidation in einer O&sub2; + HCl- Atmosphäre bei einer Temperatur von 900ºC für etwa 60 Minuten durchgeführt, um so den Gateisolierfilm 11 auf den Seitenflächen an dem oberen Teil des Vorsprunges 3 zu bilden. Gleichzeitig wird der SiO&sub2;-Film 10 mit einer Filmdicke, die das Zweifache von derjenigen des Gateisolierfilmes 11 beträgt, auf der Kondensatorelektrode 8 gebildet. Ein mit Phosphor dotierter zweiter polykristalliner Siliziumfilm wird dann aufgetragen, um eine Dicke von etwa 25 nm zu haben, und durch RIE geätzt, wodurch die Gateelektroden 12a und 12b auf den Seitenflächen an den oberen Teilen der Vorsprünge 3 gebildet werden. Jede Gateelektrode 12a und 12b verbleibt ganz um den Vorsprung 3 in selbstjustierter Weise, ohne eine Maske zu verwenden. Die Gateelektroden 12a und 12b müssen kontinuierlich in einer Richtung der Matrix gebildet werden, um Wortleitungen zu erzeugen. Für diesen Zweck wird eine Photoresistmaske in einem Bereich der Rillen längs der Wortleitungsrichtung gebildet. Auf diese Weise wird ein MOSFET gebildet, der die Seitenflächen am oberen Teil des Vorsprunges 3 benutzt.
Danach werden, wie in Fig. 3H gezeigt ist, die Oberflächen der Gateelektroden 12a und 12b mit dem durch thermische Oxidation gebildeten SiO&sub2;-Film 13 bedeckt, und der dritte polykristalline Siliziumfilm 14 wird in einem Aussparungsteil vergraben, um das gesamte Substrat abzuflachen. Der Film 13 braucht nicht durch thermische Oxidation, sondern kann durch CVD gebildet werden. Um den Film 14 abzuflachen, wird ein polykristalliner Siliziumfilm auf der gesamten Oberfläche aufgetragen, die Oberfläche wird durch ein Photoresist abgeflacht, und die gesamten Oberflächen des Filmes und des Photoresists werden durch Trockenätzen geätzt, das bei einer gleichen Ätzrate durchgeführt wird. Danach wird eine thermische Oxidation in einer Dampfatmosphäre bei 850ºC für etwa 10 Minuten durchgeführt, um einen SiO&sub2;-Film 26 auf den Oberflächen der Gateelektroden 12a und 12b und dem vergrabenen polykristallinen Siliziumfilm 14 zu bilden. Zu dieser Zeit ist die obere Endseite jedes Säulenvorsprunges 3 mit dem SiO&sub3;N&sub4;-Film 21b als einer Antioxidationsmaske bedeckt, und nahezu kein SiO&sub2;-Film wird gebildet.
Wie in Fig. 3I gezeigt ist, wird der Film 21b durch ein beispielsweise CF&sub4;-Gas enthaltendes Gas geätzt, und As- Ionen werden mit einer Dosis von 5 x 10 Ionen/cm² und einer Beschleunigungsspannung von 40 keV implantiert, um dadurch die n-Typ-Schicht 16, die als Source oder Drain des MOSFET dient, in der oberen Endseite oder oberen Endfläche des Vorsprunges 3 zu bilden. Falls erforderlich können zu dieser Zeit Phosphorionen in der oberen Endseite des Vorsprunges 3 mit einer Dosis von 3 x 10¹³ Ionen/cm² und einer Beschleunigungsspannung von 100 keV implantiert werden, um eine n&supmin;-Typ-Schicht unter der n-Typ-Schicht 16 zu erzeugen, so daß der MOS- FET eine LDD-Struktur erhält. Danach wird eine thermische Oxidation in einer Dampfatmosphäre bei einer Temperatur von 850ºC durchgeführt, um auf der Substratoberfläche den SiO&sub2;-Film 15 zu bilden. Die Dicke des Filmes 15 beträgt etwa 40 nm auf den Oberflächen der aus einem polykristallinen Silizium bestehenden Gateelektrode und des vergrabenen polykristallinen Sihziumfilmes 14 und etwa 10 nm auf der oberen Endseite bzw. oberen Endfläche des Vorsprunges 3. Der SiO&sub2;-Film 15 wird durch eine Ammonfluoridlösung geätzt, um selektiv lediglich die obere Endseite jedes Säulenvorsprunges 3 freizulegen. Ein W-Film wird aufgetragen und gemustert, um die Bitleitungen 17 zu bilden, die mit der n-Typ-Schicht 16 verbunden sind und die Wortleitungen kreuzen. In diesem Beispiel ist kein PEP-Schritt für einen Bitleitungskontakt erforderlich, und lediglich die obere Endseite des Säulenvorsprunges 3 kann in einer Selbstjustierweise freigelegt werden.
Der DRAM gemäß diesem Beispiel hat die folgenden Merkmale. Das heißt, die Bitleitung ist mit Quelle oder Drain des MOSFET in einer Selbstjustierweise ohne einen Kontaktlochbildungsschritt einschließlich Photolithographie verbunden. Da daher eine Ausrichtspanne, die für die Photolithographie erforderlich ist, nicht gebildet zu werden braucht, ist die Abmessung der oberen Endseite jedes Säulenvorsprunges nicht durch die Ausrichtspanne im Unterschied zu der herkömmlichen Vorrichtung begrenzt. Da der Säulenvorsprung auf eine Grenzabmessung minimiert werden kann, kann eine Speicherzelle mikrogemustert werden, und eine hohe Pakkungsdichte sowie eine große Kapazität des DRAM können realisiert werden. Da zusätzlich eine Fläche des Substrates bezüglich eines weichen Fehlers reduziert ist, kann ein weicher Fehler in einem Bitleitungsmodus reduziert werden. Auch kann ein weicher Fehler in einem Zellenmodus durch Mikromustern der Speicherzelle reduziert werden.
Da der MOS-Kondensator durch Verwenden aller Seitenflächen am unteren Teil des Säulenvorsprunges gebildet ist, kann eine relativ große Speicherkapazität erhalten werden. Da in ähnlicher Weise der MOSFET durch Verwenden aller Seitenflächen an dem oberen Teil des Säulenvorsprunges gebildet ist, kann eine Kanalbreite gesteigert werden. Daher braucht eine Kanallänge oder die Dicke des Gateisolierfilmes nicht vermindert werden, um einen hohen Kanalleitwert zu erlangen. Als ein Ergebnis können gute Kennlinien erhalten werden, derart, daß eine Schwellenwertänderung aufgrund heißer Elektronen klein ist.
Zusätzlich wird die Stufe in der Mitte des Säulenvorsprunges gebildet, und die als ein Speicherknoten dienende n&supmin;-Typ-Schicht 6 wird durch Diffusion erzeugt, um die Tiefe gleich oder größer als die Höhe der Stufe zu haben. Das heißt, die Übergangsfläche der Schicht 6 wird innerhalb der Seitenflächen des oberen Teiles des Säulenvorsprunges gebildet. Aus diesem Grund können die Kennlinien oder Eigenschaften des auf den Seitenflächen an dem oberen Teil des Säulenvorsprunges gebildeten MOSFET verbessert werden. Das heißt, die Schicht 6 als ein Speicherknoten dient auch als eine Source oder Drain des MOSFET. Wenn daher die Schicht 6 niedriger als die Stufe gebildet wird, ist ein Kanalbereich des MOSFET an dem Stufenteil gekrümmt. Das heißt, die Kanallänge wird nicht durch die gerade Länge der Seitenfläche des Säulenvorsprunges bestimmt. Zusätzlich neigt ein Defekt im allgemeinen dazu, an einer Ecke aufzutreten. Wenn daher ein derartiger Defekt in den Kanalbereich eintritt, werden die Eigenschaften des MOSFET instabil. Wenn jedoch wie in diesem Beispiel die n&supmin;-Typ- Schicht diffundiert ist, um eine Tiefe entsprechend wenigstens der Höhe der Stufe zu haben, kann das obige Problem gelöst werden.
In dem Verfahren dieses Beispiels wird die erste Rille in dem Substrat mittels der ersten Maske gebildet, und die zweite Rille wird in dem Bodenteil der ersten Rille durch Bilden der zweiten Maske auf den Seitenflächen der ersten Rille erzeugt. Durch Verwenden der ersten und zweiten Masken wird die als ein Speicherknoten dienende n&supmin;-Typ-Schicht selektiv auf den Seitenflächen am unteren Teil des Säulenvorsprunges unterhalb des MOS- FET-Bildungsbereiches gebildet. Da zusätzlich die bei der Rillenerzeugung verwendete erste Maske unmittelbar vor dem Endschritt bzw. der Endstufe verbleibt, kann ein Bitleitungskontakt selbstjustiert werden, um so ein Mikromustern der Speicherzelle zu realisieren.
In dem obigen Beispiel wurde ein DRAM des offenen Bitleitungstyps beschrieben. Die vorliegende Erfindung kann jedoch in gleicher Weise auf einen DRAM des gefalteten Bitleitungstyps angewandt werden. Der DRAM des gefalteten Bitleitungstyps ist in einer Draufsicht von Fig. 4 entsprechend Fig. 1 gezeigt.
Die Fig. 5A bis 5E sind Schnittdarstellungen, welche Herstellungsschritte zeigen, in welchen Schritte der Musterbildung einer Gateelektrode und des Abfiachens eines Substrates in dem obigen Beispiel abgewandelt sind. Auch bei dieser Abwandlung wird eine Kondensatorelektrode 8 vergraben, und ein Nitridfilm 23 als eine zweite Maske wird entfernt, um einen Gateisolierfilm 11 zu bilden, wie dies in Fig. 3F des obigen Beispieles gezeigt ist. Danach wird ein mit Phosphor dotierter polykristalliner Siliziumfilm 12 zum Bilden einer Gateelektrode aufgetragen, wie dies in Fig. 5A gezeigt ist, um eine Dicke von etwa 200 nm zu haben, und ein Fluidfilm 31, wie beispielsweise ein Photoresist, wird auf die gesamte Oberfläche geschichtet, um die Oberfläche abzuflachen.
Wie in Fig. 5B gezeigt ist, wird die gesamte Oberfläche durch Trockenätzen geätzt, bei dem der Fluidfilm 31 und der polykristalline Siliziumfilm 12 bei gleichen Ätzraten geätzt werden, beispielsweise mit CDE, das ein Gas verwendet, welches ein CF&sub4;-Gas enthält, um so die Oberfläche eines Si&sub3;N&sub4;-Filmes 21b freizulegen.
Wie in Fig. 5C gezeigt ist, werden eine Photolithographie und ein anisotropes Trockenätzen durchgeführt, so daß der Film 12 auf Seitenflächen eines Säulenvorsprunges 3 und eines Verdrahtungsbereiches als eine Wortleitung zurückbleibt, um so Gateelektroden zu bilden, die auch als Wortleitungen dienen. Eine thermische Oxidation wird in einer Dampfatmosphäre bei einer Temperatur von 850ºC durchgeführt, um einen 100 nm dicken SiO&sub2;- Film 32 auf der Oberfläche jeder Gateelektrode 12 zu bilden.
Wie in Fig. 5D gezeigt ist, wird ein viskoser CVD-SiO&sub2;- Film, beispielsweise ein Borphosphorglasfilm (BPSG- Film) 33 auf der gesamten Oberfläche aufgetragen und bei einer Temperatur von etwa 900ºC zu fließen veranlaßt, um die Oberfläche einer Halbleiterstruktur abzuflachen. Danach wird die gesamte Oberfläche trockengeätzt, um den Si&sub3;N&sub4;-Film 21b freizulegen.
Wie in Fig. 5E gezeigt ist, wird der freiliegende Film 21b selektiv geätzt, und eine n&spplus;-Typ-Schicht 16 wird in der oberen Endseite jedes Säulenvorsprunges 3 durch Ionenimplantation gebildet. Ein SiO&sub2;-Film 21a auf der Oberfläche der Schicht 16 wird durch eine Ammonfluoridlösung ohne eine Maske entfernt, und ein W-Film wird aufgetragen und gemustert, um Bitleitungen 17 zu erzeugen.
Die gleichen Effekte wie in dem obigen Beispiel können durch diese Abwandlung erhalten werden. Bei dieser Abwandlung verbleibt der SiO&sub2;-Film 33, der dicker als in dem obigen Beispiel ist, unter den Bitleitungen. Daher kann eine zwischen den Bitleitungen und dem Substrat oder den Wortleitungen gebildete Kapazität reduziert werden, um einen Hochgeschwindigkeitsbetrieb und ein gutes Betriebsverhalten des DRAM zu erzielen.
Die Fig. 6A und 6B zeigen eine andere Abwandlung, bei der Schritte entsprechend den Fig. 5B und 5C in der obigen Abwandlung modifiziert sind. Wie in der obigen Abwandlung wird eine Halbleiterstruktur durch einen polykristallinen Siliziumfilm 12 für eine Gateelektrode und einen Fluidfilm 31 abgeflacht. Danach wird, wie in Fig. 6A gezeigt ist, ein Ätzen durchgeführt, derart, daß die abgeflachte Oberfläche über der oberen Endseite jedes Säulenvorsprunges 3 um einen Betrag entsprechend der Filmdicke der Gateelektrode positioniert ist. Da der in Fig. 6A gezeigte Schritt durchgeführt wird, liegt, wenn die Gateelektrode 12 gemustert ist, deren oberer Rand unter der oberen Endseite des Vorsprunges 3 in einem in Fig. 6B gezeigten Schritt. Als ein Ergebnis kann eine parasitäre Kapazität einer Gateelektrode, die auch als eine Wortleitung dient, reduziert werden, und eine Kapazitat einer Bitleitung kann reduziert werden.
Eine Stufe ist zwischen dem MOSFET-Bildungsbereich und dem Kondensatorbildungsbereich, die auf den Seitenflächen des Säulenvorsprunges in dem obigen Beispiel erzeugt sind, gebildet, jedoch kann diese Stufe weggelassen werden. Die Fig. 7A und 7B zeigen Hauptschritte einer derartigen Abwandlung. Wie in Fig. 7A gezeigt ist, wird eän Si&sub3;N&sub4;-Film 23 auf Seitenflächen jedes Säulenvorsprunges 3 gebildet, der durch Erzeugen einer ersten Rille erhalten ist, und eine zweite Rille 4b wird wie in dem obigen Beispiel durch Ätzen gebildet. Danach wird, wie in Fig. 7B gezeigt ist, die in der zweiten Rille 4b freiliegende Si-Oberfläche durch CF&sub4;-Gas enthaltendes Trockenätzen geätzt, um eine Stufe bzw. einen Schritt zu reduzieren. Ein MOS-Kondensator und ein MOS- FET werden gebildet, und eine Bitleitung ist mit der oberen Endseite des Säulenvorsprunges in einer Selbstjustierweise in der gleiche Weise wie in dem obigen Beispiel verbunden.
Selbst wenn bei dieser Abwandlung eine als ein Speicherknoten dienende n&supmin;-Typ-Schicht flach diffundiert wird, erstreckt sich eine Ecke nicht in den Kanalbereich des MOSFET infolge des Vorhandenseins der Stufe. Als ein Ergebnis können die Eigenschaften oder Kennlinien des MOSFET verbessert werden.
Die Fig. 8A bis 8C zeigen Hauptschritte einer Abwandlung, bei der eine Elementtrennung zuverlässiger durchgeführt wird. Nachdem zweite Rillen 4b mittels des in Fig. 38 gezeigten Schrittes gebildet sind, werden Borionen mit beispielsweise einer Dosis von 3 x 10¹² Ionen/cm² und mit 100 keV in Bodenteile der Rillen 4b implantiert, um dadurch eine als ein Kanalstopper dienende p&spplus;-Typ-Schicht 9 zu bilden, wie dies in Fig. 8A gezeigt ist. Zu dieser Zeit wird eine Ionenimplantation vertikal zu einem Substrat durchgeführt. Danach wird ein CVD-SiO&sub2;-Film 41 auf der gesamten Oberfläche aufgetragen, um eine Filmdicke von etwa 100 nm zu haben, und ein Fluidfilm, wie beispielsweise ein Photoresist 42 wird darauf geschichtet, um eine Halbleiterstruktur abzuflachen. Der Film 42 wird in einer O&sub2;-Gas enthaltenden Atmosphäre geätzt, um den Film 42 lediglich auf einem Bodenteil der Rille bei einer Dicke von etwa 0,5 µm zurückzuhalten.
Wie in Fig. 8B gezeigt ist, wird der SiO&sub2;-Film 41 selektiv mittels des Photoresists 42 als einer Maske und einer Ammonfluoridlösung geätzt, so daß der SiO&sub2;-Film 41 lediglich auf einem Bodenteil einer Rille 4 zurückbleibt. Danach wird ein Arsen als einen Fremdstoff enthaltender Arsensilikatfilm (AsSG-Film) 43 aufgetragen, um eine Dicke von etwa 70 nm zu haben. Ein Glühen wird in einer Stickstoffatmosphäre bei 1000ºC durchgeführt, um As aus dem AsSG-Film 43 zu diffundieren, wobei eine n&supmin;-Typ-Schicht 6 gebildet wird. Da zu dieser Zeit der Dicke SiO&sub2;-Film 41 auf dem Bodenteil der Rille zurückbleibt, wird der n-Typ-Fremdstoff nicht diffundiert.
Wie in Fig. 8C gezeigt ist, wird der Film 43 entfernt, ein Kondensatorisolierfilm 7 wird gebildet, und eine aus einem ersten polykristallinen Siliziumfilm bestehende Kondensatorelektrode 8 wird in der Rille vergraben. Danach kann ein DRAM gemäß den Schritten von Fig. 3G gebildet werden.
Gemäß dieser Abwandlung können benachbarte Speicherzellen zuverlässig durch den dicken SiO&sub2;-Film 41 und die p-Typ-Schicht 9 isoliert werden. Da zusätzlich der dikke Film 41 gebildet ist, kann eine Fremdstoffkonzentration der Schicht 9 vermindert werden. Als ein Ergebnis kann ein übergangslecken zwischen der n&supmin;-Typ-Schicht 6 des MOS-Kondensators und der p-Typ-Schicht 9 reduziert werden.
Die Fig. 9A und 9B zeigen eine andere Abwandlung, welche fähig ist, die gleichen Effekte wie die Abwandlung zu erhalten, die in den Fig. 8A bis 8C dargestellt ist. Nachdem der SiO&sub2;-Film 25, der als die dritte Maske verwendet ist, in dem in Fig. 3D des obigen Beispieles gezeigten Schritt entfernt ist, wird ein 70 nm dicker CVD-SiO&sub2;-Film 51 auf der gesamten Oberfläche aufgetragen, und darauf wird ein Photoresist 52 geschichtet, um eine Halbleiterstruktur abzuflachen. Wie in Fig. 9A gezeigt ist, wird das Photoresist 52 durch RIE in einer O&sub2;-Gas enthaltenden Gasatmosphäre geätzt, so daß das Photoresist 52 auf einem Bodenteil einer Rille mit einer Dicke von etwa 0,5 µm zurückbleibt. Wie in Fig. 9B gezeigt ist, wird der SiO&sub2;-Film 51 selektiv durch beispielsweise eine Ammonfluoridlösung mittels des zurückbleibenden Photoresists 52 als einer Maske geätzt, so daß der SiO&sub2;-Film 51 lediglich auf dem Bodenteil der Rille verbleibt. Danach wird das Photoresist 52 entfernt, ein Kondensatorisolierfilm wird gebildet, und ein DRAM wird gemäß den Schritten von beispielsweise Fig. 3F hergestellt.
Auch bei dieser Abwandlung können benachbarte Speicherzellen zuverlässig getrennt werden. Zusätzlich wird bei dieser Abwandlung der SiO&sub2;-Film 51 veranlaßt, auf dem Rillenbodenteil zu verbleiben, nachdem eine n&supmin;-Typ- Schicht auf einem MOS-Kondensatorbereich gebildet ist. Daher wird die Filmdicke des Filmes 51 nicht stark bei den folgenden Schritten verändert, um so eine Elementtrennung mit guter Gleichmäßigkeit zu erzielen.
Ein dicker SiO&sub2;-Film für eine Elementtrennung kann auf dem Boden einer Rille durch beispielsweise selektives Erzeugen eines Si&sub3;N&sub4;-Filmes auf Seitenflächen der Rille und Oxidieren der Halbleiterstruktur in einer Dampfatmosphäre erzeugt werden. Auf diese Weise kann ein SiO&sub2;- Film mit einer Dicke von etwa 70 nm auf dem Rillenbodenteil gebildet werden.
Um in den obigen Abwandlungen kontinuierlich die als eine Wortleitung zu verwendende Gateelektrode zu bilden, wird eine Photolithographie, bei der eine Maske aus beispielsweise einem Photoresist zwischen benachbarten Speicherzellen längs einer Wortleitungsrichtung gebildet ist, bei dem Gateelektrodenmusterungsschritt verwendet. Hinsichtlich der Speicherzellenanordnung kann jedoch die als eine Wortleitung dienende Gateelektrode ohne die ein Photoresist verwendende Photolithographie gemustert werden. Eine derartige Abwandlung wird im folgenden beschrieben.
Die Fig. 10A und 10B zeigen einen DRAM gemäß einer derartigen Abwandlung. In den Fig. 10A und 10B bezeichnen die gleichen Bezugszeichen wie in dem obigen Beispiel die gleichen Teile, und eine Detailbeschreibung hiervon wird weggelassen. Wie in Fig. 10A gezeigt ist, sind Säulenvorsprünge 3 zum Bilden von Speicherzellen in einem Intervall a in einer Wortleitungsrichtung und in einem Intervall b in einer Bitleitungsrichtung angeordnet. Zu dieser Zeit ist ein Wert des Intervalles derart eingestellt, daß Rillen automatisch nach Ablagerung des zweiten polykristallinen Siliziumfilmes 12 vergraben werden, um durch beispielsweise CVD Gateelektroden zu bilden, die auch als Wortleitungen dienen. Das heißt, der Wert des Intervalles a ist kleiner als der doppelte Wert der Filmdicke des zweiten polykristallinen Siliziumfilmes 12 eingestellt. Wenn beispielsweise die Dicke des Filmes 12 etwa 200 nm beträgt, wird das Intervall a auf 400 nm oder weniger, beispielsweise 300 nm eingestellt. Ein Wert des Intervalles b in der Bitleitungsrichtung wird größer als der doppelte Wert der Dicke des Filmes 12 eingestellt. Wenn beispielsweise die Dikke des Filmes 12 300 nm beträgt, so wird das Intervall b auf 600 nm eingestellt. Bei dieser Säulenvorsprunganordnung wird, nachdem der zweite polykristalline Siliziumfilm 12 abgeschieden ist, die gesamte Oberfläche des Filmes 12 anisotrop geätzt. Als ein Ergebnis kann die in den Fig. 10A und 10B gezeigte Struktur erhalten werden, bei der die Gateelektroden 12 kontinuierlich in der Wortleitungsrichtung gebildet und in der Bitleitungsrichtung getrennt sind.
Bei dieser Abwandlung kann, wie in Fig. 10A gezeigt ist, das Intervall a zwischen Bitleitungskontakten kleiner sein als ein Intervall c zwischen Bitleitungen. Nachdem daher bei dieser Abwandlung die obere Endseite des Säulenvorsprunges 3 freiliegt, wächst ein W-Film 61 selektiv auf der freigelegten Si-Oberfläche auf, um eine Dicke von etwa 100 nm zu haben, indem beispielsweise WF&sub6;-Gas verwendet wird. Danach wird ein 400 nm dicker Al-Si-Ou-Film auf dem W-Film 61 aufgetragen und durch herkömmliche Photolithographie mittels RIE gemustert, um Bitleitungen 17 zu bilden.
Gemäß dieser Abwandlung wird eine ein Photoresist verwendende Photolithographie beim Mustern der auch als eine Wortleitung dienenden Gateelektrode nicht benutzt. Daher kann ein Schritt bzw. eine Stufe vereinfacht werden, und eine Packungsdichte kann gesteigert werden, da ein Speicherzellenintervall reduziert ist. Zusätzlich wächst der W-Film 61 selektiv unter den Bitleitungen auf, damit der W-Film 61 als ein Stopper dient, wenn die aus dem Al-Si-Cu-Film bestehenden Bitleitungen geätzt werden. Daher kann ein Problem, bei dem das Substrat irrtümlich geätzt und mit den Bitleitungen kurzgeschlossen wird, verhindert werden.
Die Fig. 11A und 11B sind Darstellungen zum Erläutern, wie in Einzelheiten kontinuierliche Wortleitungen bei dieser Abwandlung gebildet werden. Die Fig. 11A und 11B sind Draufsichten, die einen Speicherzellenbereich von vier Bits zeigen. In den Fig. 11A und 11B entspricht ein Intervall d einer Breite eines Säulenvorsprunges 3 in einer Wortleitungsrichtung, und Intervalle b und c entsprechen Intervallen zwischen den Säulenvorsprüngen in Bit- bzw. Wortleitungsrichtung. Ein Bezugssymbol W bezeichnet eine Dicke eines zweiten polykristallinen Siliziumfilmes 12. Wenn der Wert des Intervalles c größer als der doppelte Wert der Filmdicke W ist, wird der polykristalline Siliziumfilm ohne Verwendung eines Resistschrittes geätzt und verbleibt lediglich auf Seitenflächen jedes Säulenvorsprunges 3. Als ein Ergebnis sind, wie in Fig. 11A gezeigt ist, Gateelektroden voneinander isoliert. Wenn der Wert des Intervalles kleiner eingestellt wird als der doppelte Wert von W und der Wert des Intervalles b größer als der doppelte Wert von W eingestellt wird, sind die Gateelektroden lediglich in der Wortleitungsrichtung verbunden, wie dies in Fig. 11B gezeigt ist.
Die Fig. 12A und 12B zeigen ein Verfahren zum Einstellen von Intervallen zum Verbinden von Gateelektroden in Wortleitungsrichtung, wie dies oben beschrieben ist. Wie in Fig. 12A gezeigt ist, werden Maskenglieder 62 zum Ätzen eines Substrates gebildet, um eine vorbestimmte Gestalt zu haben. In der Fig. 12A bezeichnet ein Bezugssymbol R die Breite jedes Maskengliedes 62, und ein Bezugssymbol S bezeichnet ein Intervall zwischen den benachbarten Maskengliedern 62. Ein Maskenglied 63 als eine zweite Schicht, die aus dem gleichen Material wie dasjenige des Maskengliedes 62 besteht, ist auf der gesamten Oberfläche aufgetragen. Zu dieser Zeit wird eine Dicke P des zweiten Maskengliedes 63 gemäß einem Endintervall zwischen Säulenvorsprüngen in der Wortleitungsrichtung bestimmt. Wenn beispielsweise angenommen wird, daß R = 0,5 µm, 5 = 0, 5 µm und ein Endintervall S' = 0,3 µm vorliegen, so wird die Filmdicke P auf etwa 0,1 µm eingestellt. In diesem Zustand wird die gesamte Oberfläche anisotrop geätzt, so daß das zweite Maskenglied 63 auf Seitenwänden der ersten Maskenglieder 62 zurückbleibt. Wenn das Substrat durch RIE mittels der Maskenglieder 62 und 63 geätzt wird, werden Rillen derart gebildet, daß das Intervall S' zwischen den Säulenvorsprüngen 3 den Wert 0,3 µm hat.
Bei diesem Verfahren kann das Intervall zwischen den Vorsprüngen 3 kleiner als eine Mindestmusterabmessung eingestellt werden. Auf diese Weise kann eine höhere Packungsdichte des DRAM realisiert werden.
Die Fig. 13A bis 13F zeigen Herstellungsschritte gemäß noch einer Abwandlung, bei der eine Kondensatorelektrode von einer Gateelektrode durch ein anderes Trennungsverfahren getrennt ist. Nachdem in Fig. 3F gezeigten Schritt des obigen Beispieles wird ein SiO&sub2;-Film 71 auf der gesamten Oberfläche durch CVD aufgetragen, um eine Dicke von beispielsweise 700 nm zu haben, und ein Photoresist 72 wird dort angewandt, um eine Halbleiterstruktur abzuflachen, wie dies in Fig. 13B gezeigt ist.
Wie in Fig. 13B gezeigt ist, werden alle Oberflächen des Photoresists 72 und des SiO&sub2;-Filmes 71 bei gleichen Ätzraten durch RIE geätzt, so daß ein 100 nm dicker SiO&sub2;-Film 73 auf jeder bereites vergrabenen Kondensatorelektrode 8 zurückbleibt. Zu dieser Zeit beträgt die Ätzselektivität von SiO&sub2; zu Si&sub3;N&sub4;-Filmen 21b vorzugsweise das 10-fache oder mehr.
Wie in Fig. 13C gezeigt ist, wird ein Gateisolierfilm 11 auf jedem MOSFET-Bereich durch thermische Oxidation gebildet, und ein mit Phosphor dotierter zweiter polykristalliner Siliziumfilm wird aufgetragen, um eine Dicke von 200 nm zu haben. Der zweite polykristalline Siliziumfilm wird durch anisotropes Ätzen gemustert, um Gateelektroden 12 zu bilden.
Wie in Fig. 13D gezeigt ist, wird ein Isolierfilm 13 auf den Oberflächen der Gateelektroden wie in dem in den Fig. 3A bis 3I1 gezeigten Beispiel gebildet. Ein polykristalliner Siliziumfilm 14 wird in Aussparungsteilen vergraben, um eine Halbleiterstruktur abzuflachen.
Wie in Fig. 13E gezeigt ist, wird ein PSG-Film 74 auf der gesamten Oberfläche aufgetragen, um eine Dicke von etwa 400 nm zu haben, und bei einer Temperatur von etwa 1000ºC geglüht, um abgeflacht zu werden. Danach wird die gesamte Oberfläche der Halbleiterstruktur geätzt, um den Si&sub3;N&sub4;-Film 21b freizulegen.
Wie in Fig. 13F gezeigt ist, wird der freigelegte Film 21b selektiv entfernt, und Ionen werden in die oberen Endseiten der Säulenvorsprünge implantiert, um dadurch n+-Typ-Schichten 16 zu bilden, die als Source- oder Draindiffusionsschichten dienen. Danach wird ein zweischichtiger Film aus einem mit Arsen dotierten polykristallinern Siliziumfilm 17a und einem Molybdänsilizid(MoSi&sub2;-)Film 17b gebildet und auf der gesamten Oberfläche gemustert, um dadurch Bitleitungen zu erzeugen.
Gemäß dieser Abwandlung können die Kondensatorelektrode 8 und die Gateelektrode 12 des MOSFET, die vertikal gestapelt sind, voneinander ohne einen thermischen Oxidfilm isoliert werden. Da bei diesem Verfahren ein Kristalldefekt, der durch eine Spannung im Rillenbereich und thermische Schritte verursacht ist, unterdrückt werden kann, kann eine Datenspeichereigenschaft einer Speicherzelle verbessert werden.
Um in den obigen Abwandlungen einen Schwellenwert des MOSFET einzustellen, werden Ionen in die gesamte Oberfläche des Substrates vor einer Rillenbildung implantiert, um den MOSFET-Erzeugungsbereich zu erreichen, damit so die p&supmin;-Typ-Schichten gebildet werden. Die p&supmin;- Typ-Schicht braucht jedoch nur in einem Seitenflächenteil jedes Säulenvorsprunges, der als der MOSFET- Bereich dient, erzeugt zu werden. Nachdem daher beispielsweise die Säulenvorsprünge gebildet sind und die Kondensatoren vergraben sind, kann eine Ionenimplantation durchgeführt werden, um eine Fremdstoffkonzentration eines Kanalbereiches einzustellen. In diesem Fall wird eine Ionenimplantation im wesentlichen an vertikalen Seitenflächen vorgenommen. Daher wird durch Durchführen einer schrägen Ionenimplantation einschließlich einer Drehung der Scheibe der Fremdstoff gleichmäßig in den Seitenflächen dotiert. In diesem Fall kann die Scheibe kontinuierlich oder intermittierend um jeweils 90º gedreht werden.
Beispiele des Bitleitungsmaterials sind zusätzlich zu dem in dem obigen Beispiel beschriebenen W-Film oder dem Al-Si-Cu-Film ein anderes hochschmelzendes Metall, wie beispielsweise Molybdän, ein hochschmelzendes Metallsilizid oder eine Kombination dieser Metalle und ein polykristalliner Siliziumfilm.
In dem obigen Beispiel wird ein p-Typ-Si-Substrat verwendet. Der gesamte Speicherzellenbereich kann jedoch in einer p-Typ-Wanne durch beispielsweise Bordiffusion gebildet werden. Wenn zu dieser Zeit eine Fremdstoffkonzentration des Rillenbodenteiles, der als ein Elementtrennungsbereich dient, etwa 1 x 10¹&sup7; Atome/cm³ beträgt, so kann ein p-Typ-Fremdstoffdiffusionsschritt zur Elementtrennung weggelassen werden.
Ein zweites Beispiel, das für das Verständnis der Erfindung nützlich ist, wird in Einzelheiten im folgenden anhand der Fig. 14A und 14B beschrieben.
Fig. 14A zeigt einen Vier-Bit-DRAM-Teil.
In Fig. 14A wird ein Siliziumfilm 102 auf der Oberfläche eines p-Typ-Siliziumsubstrates 101 gebildet, um eine als ein Speicherknoten eines MOS-Kondensators dienende n&supmin;-Typ-Schicht 103 und eine als ein Kanalbereich eines MOSFET dienende p&supmin;-Typ-Schicht 104 werden darauf gestapelt. Eine Vielzahl von kleinen Säulenvorsprüngen 105a, 105b, 105c und 105d, die durch Rillen 106 getrennt sind, welche in Längs- und Querrichtungen in dem Substrat ausgebildet sind, sind in einer Matrixweise angeordnet.
Eine Stufe 107 ist auf Seitenflächen jedes Säulenvorsprunges 105 gebildet. Ein Teil unterhalb einer Position gerade über der Stufe 107 ist die n&supmin;-Typ-Schicht 103. Ein Kondensatorisolierfilm 108 ist auf allen Seitenflächen an einem unteren Teil des Vorsprunges 105 gebildet. Eine Kondensatorelektrode 109 ist in jeder Rille 106 vergraben. Ein MOS-Kondensator ist durch die n&supmin;-Typ-Schicht 103, den Kondensatorisolierfilm 108 und die Kondensatorelektrode 109 gebildet. Eine Grenze zwischen der n -Typ-Schicht 103 und der Kanalschicht 104 ist auf eine Position gleich oder etwas höher als diejenige der Stufe 107 eingestellt. Die Kondensatorelektrode 109 ist kontinuierlich als eine Plattenelektrode gemeinsam für alle Speicherzellen gebildet. Die Elektrode 109 ist an einem Randteil des DRAM herausgeführt.
Die Siliziumoxidschicht 102 ist unter den Bodenteilen der Rille 106 und den Vorsprüngen 105 gebildet. Die Schicht 102 dient als eine Isolierschicht zur Elementtrennung und zum Verhindern eines durch α-Strahlen verursachten weichen Fehlers.
Gateelektroden 112a und 112b sind auf Seitenflächen an einem oberen Teil jedes Säulenvorsprunges 105 gebildet, wobei ein Gateisolierfilm 111 dazwischen vorgesehen ist. Die Gateelektrode 112 und die Kondensatorelektrode 109 sind vertikal in der Rille 106 vergraben und voneinander durch einen Isolierfilm 110 getrennt. Die Gateelektroden 112 umgeben den Vorsprung 105 und sind kontinuierlich in einer Richtung der Matrix gebildet, um als Wortleitungen zu dienen. Ein Isolierfilm 113 ist in einem Aussparungsteil der Rille 106 mit Ausnahme der vergrabenen Gateelektrode 112 vergraben, um eine Halbleiterstruktur abzuflachen.
Die Oberfläche des Substrates, in welchem der Kondensator und die Gateelektroden 106 und 112 vergraben sind, ist mit dem Isolierfilm 113 bedeckt, und Bitleitungen 117a und 117b, die beispielsweise aus einem Polycid- Film eines mit As dotierten polykristallinen Siliziumfilmes und einem Wolframsilizidfilm bestehen, sind darauf gebildet. Eine n&spplus;-Typ-Schicht 116, die als eine Source oder Drain des MOSFET dient, ist in die obere Endseite jedes Säulenvorsprunges 105 diffundiert. Die Bitleitung 117 ist direkt mit der Schicht 116 in ein Selbstausrichtungsweise verbunden, ohne einen PEP- Schritt zum Bilden eines Kontaktioches durchzuführen.
Ein Verfahren zum Herstellen dieser DRAM wird im folgenden beschrieben.
Wie in der Fig. 15A gezeigt ist, wird der SiO&sub2;-Film 102 mit einer Filmdicke von etwa 8.000 Å als ein Isolierfilm auf dem p-Typ-Siliziumsubstrat 101 gebildet, und die 3 µm dicke n&supmin;-Typ-Schicht 103, die als ein Speicherknoten dient, wird darauf durch beispielsweise thermische Diffusion von Antimon (Sb) gebildet. die p&supmin;- Typ-Schicht 104, die als ein Kanalbereich des MOSFET dient, wird auf der Schicht 104 gebildet.
Das Substrat mit den obigen Schichten wird durch beispielsweise ein in den Fig. 16A bis 16E gezeigtes Verfahren gebildet. Das heißt, ein Scheibenbondverfahren bzw. Scheibenverbindungsverfahren wird im folgenden anhand der Fig. 16A bis 16E beschrieben.
Zunächst werden zwei Scheiben, d.h. Siliziumsubstrate 101 und 101S, vorbereitet. Wie in Fig. 16A gezeigt ist, werden beispielsweise Bor-(B-)Ionen in das p&supmin;-Typ-Siliziumsubstrat 101S bei einer Dosis von 5 x 10¹² Ionen/cm&supmin;² und einer Beschleunigungsspannung von 100 keV implantiert. Das Substrat bis wird geglüht, um die p&supmin;- Typ-Schicht 104 mit einer höheren Konzentration als diejenige des Substrates 101S zu bilden. Die p&supmin;-Typ- Schicht dient zum Bilden eines Kanalbereiches des MOS- FET und muß eine Dicke von 6 µm oder mehr und einen gleichmäßigen Konzentrationsbereich haben. Die Schicht 104 kann durch epitaxiales Wachstum anstelle von Ionenimplantation gebildet werden. Eine dicke Schicht mit einer gleichmäßigen Konzentration kann einfach durch das epitaxiale Wachstum gebildet werden.
Wie in Fig. 16B gezeigt ist, wird die n-Typ-Fremdstoffschicht 103 mit einer Konzentration von 1 x 10¹&sup9; Atomen cm&supmin;³ auf einem beliebigen Bereich des Substrates 101S gebildet, um eine Dicke von etwa 3µm zu haben. Die Schicht 103 kann durch thermische Diffusion von Antimon (Sb) oder dergleichen oder Ionenimplantation von Arsen (As) gebildet werden.
Oxidfilme 102a und 102b mit jeweils einer Dicke von 50 nm bis 1 µm, beispielsweise 400 nm, werden auf den Oberflächen der Substrate 101 und 101S durch thermische Oxidation in einer normalen H&sub2; + O&sub2;-Atmosphäre erzeugt.
Wie in der Fig. 16C gezeigt ist, werden die Substrate 101 und 101S, die darauf die Oxidfilme 102 haben, miteinander verbunden. Zu dieser Zeit sind die Oxidfilme 102 miteinander verbunden, so daß die n-Typ-Fremdstoffschicht 103 innerhalb gelegen ist. Die beiden Substrate 101 und 101S sind unter Druck von beispielsweise 10&supmin;¹ Pa verbunden, werden eine gepulste Spannung von ±100 bis ±500 V dazwischen angelegt ist. Zu dieser Zeit werden die Substrate auf ein Maximum von 800ºC erwärmt. Danach kann ein normales Glühen in beispielsweise einer N&sub2;-Atmosphäre bei 1.100ºC für 30 Minuten durchgeführt werden.
Nachdem, wie in Fig. 16D gezeigt ist, die beiden Sihziumsubstrate 101 und 101S verbunden sind, wird die Oberfläche des Substrates bis poliert, um einen dünnen Film bzw. einen Dünnfilm des Substrates 101S zu erhalten. Ein Polierschritt kann durch eine Kombination einer normalen physikalischen Polierens mit einem chemischen Polieren durchgeführt werden, das durch Ätzen mittels eines Lösungsgemisches von Fluorwasserstoffsäure-, Salpetersäure- und Essigsäure-Lösungen als einer Ätzlösung durchgeführt ist.
In ähnlicher Weise wird ein normales Siliziumsubstrat, nämlich die Oberfläche des Substrates bis spiegelpoliert. Auf diese Weise wird ein Siliziumsubstrat mit einer mehrschichtigen Struktur, bei der der Oxidfilm 102, die n-Typ-Fremdstoffschicht 103 und die p&supmin;-Typ- Schicht 104 sequentiell auf dem Siliziumsubstrat 101 gestapelt sind, erhalten, wie dies in Fig. 16E gezeigt ist.
In dem Scheibenbondverfahren bzw. Scheibenverbindungsverfahren gemäß diesem Beispiel ist das untenliegende Trägersubstrat 101 nicht spezifiziert, sondern kann entweder ein p&supmin; - oder ein n&supmin;-Typ-Siliziumsubstrat sein.
Wie in Fig. 15A gezeigt ist, wird eine erste Maske 121 zum Bedecken jedes Speicherbereiches auf dem mehrschichtigen Substrat gebildet, das, wie oben beschrieben, durch normale Photolithographie gebildet ist. Das heißt, die erste Maske 121 besteht aus einem durch thermische Oxidation gebildeten 10 nm dicken SiO&sub2;-Film 121a, einem 200 nm dicken Si&sub3;N&sub4;-Film 121b als einem Antioxidationsfilm und einem durch CVD abgeschiedenen 600 nm dicken SiO&sub2;-Film 121c.
Wie in Fig. 15B gezeigt ist, wird die p&supmin;-Typ-Schicht 104 durch reaktives Ionenätzen (RIE) mittels der ersten Maske 121 als einer Ätzmaske geätzt, um eine erste Rille 106a zu bilden. Die Vielzahl von Säulenvorsprüngen 105 wird durch die Rille 106a festgelegt. Danach wird ein als eine zweite Antioxidationsmaske dienender Si&sub3;N&sub4;-Film 123 auf Seitenflächen jedes Säulenvorsprunges 105 gebildet. Das heißt, ein 20 nm dicker SiO&sub2;-Film 122 wird durch CVD aufgetragen, und ein 200 nm dicker Si&sub3;N&sub4;-Film 123 wird darauf durch CVD gebildet. Die gesamte Oberfläche wird anisotrop durch RIE geätzt, so daß die gestapelten Filme auf den Seitenflächen jedes Vorsprunges 105 in Selbstjustierweise zurückbleiben.
Wie in Fig. 150 gezeigt ist, wird die n-Typ-Schicht 103 durch RIE unter Verwendung von Ohlorgas mittels der ersten und zweiten Masken als Antiätzmasken geätzt. Eine zweite Rille 106b mit einer Tiefe von etwa 3 µm wird in der ersten Rille 106a gebildet, um die Isolierschicht 102 zu erreichen. Als ein Ergebnis wird die Stufe 107 auf den Seitenflächen des Vorsprunges 105 gebildet. Danach wird eine vorbestimmte Nachbehandlung an der geätzten Oberfläche durchgeführt. Zu dieser Zeit beträgt eine Oberflächenfremdstoffkonzentration der Schicht 103 etwa 1 x 10¹&sup9; Atome cm&supmin;³.
Wie in Fig. 15D gezeigt ist, wird eine thermische Oxidation durchgeführt, um den 10 nm Kondensatorisolierfilm 108 auf den Seitenflächen an dem unteren Teil des Säulenvorsprunges 105 zu bilden. Der Film 108 kann ein zweischichtiger Film aus einem durch CVD aufgetragenen Si&sub3;N&sub4;-Film und einem durch Oxidieren der Oberfläche der Halbleiterstruktur gebildeten SiO&sub2;-Film sein. Alternativ kann der Film 108 ein Metalloxidfilm, wie beispielsweise ein Ta&sub2;O&sub5;-Film, ein thermischer Nitridfilm oder eine Kombination hiervon sein.
Wie in Fig. 15D gezeigt ist, wird die aus einem ersten polykristallinen Siliziumfilm bestehende Kondensatorelektrode 109 in der Rille 106 vergraben. Das heißt, der mit Phosphor dotierte erste polykristalline Siliziumfilm wird aufgetragen, um eine Dicke von etwa 600 nm zu haben, und mittels CDE unter Verwendung von beispielsweise CF&sub4;-Gas geätzt, so daß der Film im wesentlichen im Pegel mit der Stufe 107 ist. In diesem Beispiel beträgt die maximale Breite der Rille 106b etwa 0,6 µm. Wenn daher der polykristalline Siliziumfilm aufgetragen wird, um eine Dicke von etwa 0,3 µm oder mehr zu haben, so kann dessen Oberfläche im wesentlichen flachgemacht bzw. abgeflacht werden.
Die gesamte Oberfläche der Halbleiterstruktur wird durch CDE geätzt, um die Kondensatorelektrode 109 zu bilden, wie dies in Fig. 15D gezeigt ist. Wenn bei diesem Schritt RIE verwendet wird, werden Ecken von jedem Säulenvorsprung 105 durch Ionenzerstäuben oder Ionensputtern geätzt. Wenn CDE durchgeführt wird, tritt jedoch ein derartiges Problem nicht auf. Wenn die Oberfläche durch Ablagerung des polykristallinen Siliziumfilmes nicht abgeflacht ist, wird ein Fluidfilm, wie beispielsweise ein Photoresist verwendet, um die Oberfläche abzuflachen. Durch Ätzen der gesamten Oberfläche derart, daß ein Fluidfilm und der polykristalline Siliziumfilm bei im wesentlichen gleichen Ätzraten geätzt werden, wird die obige Struktur erhalten. Auf diese Weise wird der MOS-Kondensator auf den Seitenflächen an dem unteren Teil jedes Säulenvorsprunges 105 gebildet, der nicht mit den ersten und zweiten Masken 121 und 123 bedeckt ist.
Wie in Fig. 15E gezeigt ist, wird eine thermische Oxidation in beispielsweise einer O&sub2; + H&sub2;-Atmosphäre bei 850ºC für etwa 15 Minuten durchgeführt, wobei die Si&sub3;N&sub4;-Filme 121 und 123 als Masken bzw. Markierungen verwendet werden, um so den dicken SiO&sub2;-Film 110 mit einer Dicke von etwa 80 nm auf der Oberseite der Kondensatorelektrode 109 zu bilden. In diesem Schritt sind die Kondensatorelektrode 109 und die Gateelektrode 112 des MOSFET durch den thermischen Oxidfilm 110 isoliert. Nachdem jedoch der CVD-Oxidfilm abgeschieden ist, kann der Film zu dem oberen Teil der Elektrode 109 rückgeätzt werden, um dadurch eine Trennung durchzuführen. Wenn CVD durchgeführt wird, kann ein Kristalldefekt, der durch eine Spannung verursacht ist, die in dem thermischen Schritt hervorgerufen ist, unterdrückt werden. Als ein Ergebnis kann eine Datenspeichereigenschaft der Speicherzelle verbessert werden.
Der Si&sub3;N&sub4;-Film 123 als eine zweite Maske und der untenliegende SiO&sub2;-Film 122, der die Seitenfläche des oberen Teiles des Säulenvorsprunges 105 bedeckt, auf dem der MOSFET zu bilden ist, werden entfernt. Eine thermische Oxidation wird in einer O&sub2; + HCl-Atmosphäre bei einer Temperatur von 900ºC für etwa 60 Minuten durchgeführt, um den Gateisolierfilm 111 auf den Seitenflächen des oberen Teiles des Vorsprunges 105 zu bilden, damit eine Filmdicke von etwa 20 nm erzielt wird.
Wie in Fig. 15F gezeigt ist, wird ein mit Phosphor dotierter zweiter polykristalliner Siliziumfilm aufgetragen, um eine Dicke von etwa 250 nm zu haben, und durch RIE geätzt, so daß die Gateeiektrode 112 auf den Seitenflächen bei dem oberen Teil jedes Säulenvorsprunges 105 gebildet wird. Die Elektrode 112 ist in einer selbstjustierten Weise ganz um den Vorsprung 105 ohne eine Maske gebildet. Die Elektrode 112 muß kontinuierlich in einer Richtung der Matrix gebildet werden, um Wortleitungen zu erzeugen. Für diesen Zweck ist eine Photoresistmaske in einem Bereich der Rille längs der Wortleitungsrichtung gebildet. Auf diese Weise wird der MOSFET auf den Seitenflächen an dem oberen Teil jedes Säulenvorsprunges 105 gebildet. Wenn die Vorsprünge 105 in der Wortleitungsrichtung bei einem kleineren Intervall als eine Richtung senkrecht zu der Wortleitungsrichtung angeordnet sind, können Verbindungsteile in einer selbstjustierten Weise ohne eine Maskenschicht gebildet werden.
Danach wird, wie in Fig. 15G gezeigt ist, die Oberfläche der Gateelektrode 112 mit dem SiO&sub2;-Film 113 bedeckt, der durch thermische Oxidation gebildet ist. Beispielsweise ein BPSG-Film 114 wird in dem Aussparungsteil vergraben, und das gesamte Substrat wird durch Glühen abgeflacht bzw. flachgemacht. Der SiO&sub2;- Film 113 kann nicht durch thermische Oxidation sondern durch CVD gebildet werden. Die Oberfläche wird durch ein Photoresist abgefiacht, und der SiO&sub2;-Film 113 und der BPSG-Film 14 werden bei gleichen Ätzraten trockengeätzt. Als ein Ergebnis wird der Si&sub3;N&sub4;-Film 121b, der als eine Antioxidationsmaske auf der oberen Endseite des Säulenvorsprunges 105 vorhanden ist, belichtet.
Wie in Fig. 15H gezeigt ist, wird der Film 121b selektiv durch CDE mittels eines Gases geätzt, das ein CF&sub4;- Gas enthält. Danach wird der SiO&sub2;-Film 121 entfernt, um das Si-Substrat freizulegen. Sodann wird eine thermische Oxidation in einer Dampfatmosphäre bei einer Temperatur von 850ºC durchgeführt, um einen SiO&sub2;-Film auf der Substratoberfläche zu bilden. Die Dicke des SiO&sub2;- Filmes beträgt etwa 10 nm auf der Oberseite des Vorsprunges 105. Wenn die thermische Oxidation durchgeführt wird, während das obere Ende der Gateelektrode über der Oberseite bzw. oberen Oberfläche jedes Vorsprunges 15 gelegen ist, können polykristalline Siliziumteile nach einem Ätzen wirksam miteinander verbunden werden.
As-Ionen werden mit einer Dosis von 5 x 10 Ionen cm&supmin;² und einer Beschleunigungsspannung von 40 keV über den gleichmäßigen SiO&sub2;-Film implantiert, um die n&spplus;-Typ- Schicht 116, die als Source oder Drain des MOSFET dient, in der oberen Endseite jedes Säulenvorsprunges 105 zu bilden. Falls erforderlich können Phosphorionen mit einer Dosis von 3 x 10¹³ Ionen cm und einer Beschleunigungsspannung von 100 keV implantiert werden, um eine n&supmin;-Typ-Schicht unter der Schicht ii6 zu bilden, so daß der MOSFET eine LDD-Struktur erhält.
Eine Ammonfluoridlösung wird verwendet, um den auf der oberen Endseite jedes Säulenvorsprunges 105 vorhandenen 10 nm dicken SiO&sub2;-Film zu ätzen, damit dadurch selektiv lediglich die obere Oberfläche des Vorsprunges 105 freigelegt wird.
Ein Wolframfilm W wird abgeschieden und gemustert, um Bitleitungen 117 zu bilden, die mit den n-Typ-Schichten 116 verbunden sind und die Wortleitungen kreuzen.
Auf diese Weise kann gemäß diesem Beispiel lediglich die obere Oberfläche jedes Säulenvorsprunges 105 in einer selbstjustierten Weise ohne einen PEP-Schritt für einen Bitleitungskontakt freigelegt werden.
Der DRAM gemäß diesem Beispiel hat die folgenden Merkmale.
Das heißt, da eine Fläche des Substrates bezüglich eines weichen Fehlers reduziert ist, kann ein weicher Fehler im Bitleitungsmodus reduziert werden. Da die Speicherzellen mikrogemustert und vollständig durch die Isolierschicht 102 getrennt sind, wird ein weicher Fehler in einem Zellenmodus merklich verringert.
Zusätzlich wird in diesem Beispiel die durch direktes Bonden bzw. Verbinden verbundene Scheibe als ein Ausgangsmaterial verwendet, und der durch Bonden gebildete Oxidfilm wird als ein Ätzstopper benutzt, um so die Rilien in den Längs- und Querrichtungen von der ersten Substratseite durch anisotropes Ätzen zu erzeugen. Daher kann eine Rille mit einer gleichmäßigen Tiefe leicht bei einer hohen Dichte erzeugt werden. Auch kann die Isolierschicht zur Trennung einfach vergraben werden, während dies bei herkömmlichen Verfahren sehr schwierig ist. Alle Bodenflächen der Säulenvorsprünge 105 sind auf dem Isolierfilm 102 gebildet. Da die Verbindungsstärke einer Zwischenfläche zwischen der Bodenfläche des Vorsprunges 105 und dem Isolierfilm 102 sehr hoch ist, ist die Kristallinität des Vorsprunges gut. Als ein Ergebnis kann ein DRAM mit guten Elementeigenschaften erhalten werden. Das heißt, lediglich ein Zwischenpegel, der im wesentlichen der gleiche ist wie derjenige, der in einer Zwischenfläche zwischen einem normalen thermischen Oxidfilm und Silizium gebildet ist, wird in der Zwischenfläche zwischen dem MOS-Kondensator und dem Isolierfilm 102 erzeugt. Aus diesem Grund kann ein Lecken zwischen unmittelbar benachbarten MOS-Kondensatoren unterdrückt werden, und eine elektrische Ladungsrückhalteeigenschaft des DRAM ist verbessert.
Die Bitleitung ist mit Source oder Drain des MOSFET in einer Selbstjustierweise ohne einen Kontaktlochbildungsschritt einschließlich Photolithographie verbunden. Da aus diesem Grund keine Ausrichtspanne wie bei der Photolithographie erforderlich ist, ist die Abmessung der oberen Endseite des Säulenvorsprunges 105 nicht durch eine Ausrichtspanne im Gegensatz zu herkömmlichen Strukturen begrenzt. Da der Säulenvorsprung 105 auf eine Mustergrenzabmessung minimiert werden kann, können als ein Ergebnis die Speicherzellen mikrogemustert werden, und eine hohe Packungsdichte sowie eine große Kapazität des DRAM können realisiert werden.
Da der MOS-Kondensator durch Verwenden aller Seitenflächen an dem unteren Teil des Vorsprunges 105 gebildet wird, ist eine relativ große Speicherkapazität gewährleistet.
Da der MOSFET durch Verwenden aller Seitenflächen an dem oberen Teil des Vorsprunges 105 gebildet wird, kann eine Kanalbreite gesteigert werden. Daher müssen die Kanallänge oder die Dicke des Gateisolierfilmes nicht vermindert werden, um einen großen Kanalleitwert zu erhalten. Ein DRAM mit guten Eigenschaften kann erhalten werden, derart, daß eine Schwellenwertänderung infolge heißer Elektronen klein ist.
Die Stufe 107 wird in der Mitte des Säulenvorsprunges 105 gebildet. Die als ein Speicherknoten dienende n&supmin;- Typ-Schicht 103 wird gebildet, um eine Höhe im wesentlichen gleich zu derjenigen der Stufe 107 zu haben, oder sie liegt näher an der Kanalseite als jene. Das heißt, die Übergangsfläche zwischen der n&supmin;-Typ-Schicht 103 und der Kanalschicht 104 ist auf dem gleichen Pegel oder höher gelegen als die Stufe 107. Als ein Ergebnis sind die Eigenschaften des MOSFET, der auf den Seitenflächen an dem oberen Teil jedes Säulenvorsprunges gebildet ist, verbessert. Das heißt, die Schicht 103, die als ein Speicherknoten dient, dient auch als Source oder Drain des MOSFET. Wenn die Schicht 103 niedriger als die Stufe 107 gebildet würde, würde der Kanalbereich des MOSFET an der Stufe 107 gekrümmt sein. Da daher die Kanallänge nicht durch eine gerade Länge der Seitenfläche des Vorsprunges 105 bestimmt ist, kann die Schwellenwertspannung des MOSFET um das Vorhandensein von Ecken zunehmen. Wenn daher Source und Drain geschaltet werden, wird eine Asymmetrie in den Stromeigenschaften erzeugt. Wenn wie in diesem Beispiel die Schicht 103 an einer Lage wenigstens auf dem gleichen Pegel wie oder höher als die Stufe 107 gebildet und der Kanalbereich über der Stufe 107 erzeugt wird, so kann das obige Problem gelöst werden.
Da weiterhin bei der obigen Anordnung die Gestalt von Source und Drain vertikal längs des Säulenvorsprunges 105 symmetrisch gemacht werden kann, können die Eigenschaften des MOSFET symmetrisch gestaltet werden.
Bei dem Verfahren dieses Beispieles wird die erste Rille in dem Substrat mittels der ersten Maske gebildet. Daher wird die zweite Maske auf den Seitenflächen der ersten Rille gebildet, und die zweite Rille wird in dem Bodenteil der ersten Rille gebildet, um die Isolierschicht 102 zu erreichen. Da die zweite Rille mit einer gleichmäßigen Tiefe in einem Chip durch diesen Schritt erzeugt werden kann, können die Oberflächenbereiche der n&supmin;-Typ-Schichten in allen Speicherzellen im wesentlichen gleichmäßig gestaltet werden.
Wenn ein Ätzen durchgeführt wird, während die Selektivität der Siliziumschicht bezüglich der Isolierschicht 102 hoch ist, wird ein Ätzen der zweiten Rille bei der Isolierschicht 102 gestoppt. Daher ist eine Ätzspanne der zweiten Rille stark verbessert, um die ausbeute der Produkte zu steigern.
Da die erste Maske, die bei der Rillenbildung verwendet ist, bis unmittelbar vor dem Endschritt zurückbleibt, können die Bitleitungskontakte selbstjustiert werden. Als ein Ergebnis können die Speicherzellen mikrogemustert werden.
In dem obigen Beispiel wurde ein DRAM des offenen Bitleitungstyps beschrieben. Die vorliegende Erfindung kann jedoch in gleicher Weise auf einen DRAM des gefalteten Bitleitungstyps angewandt werden. In dem Fall eines DRAMS des gefalteten Bitleitungstyps werden Säulenvorsprunganordnungen gebildet, die voneinander um eine halbe Teilung der Wortleitung jeder Anordnung in einer Bitleitungsbildungsrichtung versetzt sind.
Die Fig. 17A und 17B zeigen ein Verfahren zum Erzeugen von Bitleitungskontakten durch normale Photolithographie und RIE.
Wie in dem in den Fig. 15A bis 15H gezeigten Beispiel wird ein Isolierfilm 113 auf der Oberfläche einer Gateelektrode 112 gebildet, und dann wird beispielsweise ein Borphosphorsilikatglas-(BPSG-)Film 114 auf der gesamten Oberfläche aufgetragen. Eine Halbleiterstruktur wird bei einer Temperatur von etwa 950ºC verarbeitet, um den BPSG-Film 114 fließen zu lassen, damit dadurch die Halbleiterstruktur abgeflacht wird. Ein Kontaktloch wird in einem oberen Teil jedes Säulenvorsprunges 105 durch normale Photolithographie und RIE gebildet, und ein n-Typ-Fremdstoff wird in die Oberfläche des Vorsprunges 105 durch beispielsweise Ionenimplantation dotiert, um eine n&spplus;-Typ-Schicht 116 zu bilden. Es wird bevorzugt, eine n&spplus;-Typ-Schicht auf der gesamten Oberfläche der p-Typ-Fremdstoffschicht 104 durch Ionenimplantation vor Erzeugung der Säulenvorsprünge 105 zu bilden.
Danach wird beispielsweise ein polykristalliner Siliziumfilm durch CVD abgeschieden, um eine Dicke von etwa 100 nm zu haben, und Arsen (As) wird durch beispielsweise Ionenimplantation dotiert. Die Source- oder Drainschicht 116 auf dem oberen Ende jedes Säulenvorsprunges wird elektrisch mit dem polykristallinen Sihziumfilm verbunden und gemustert, um dadurch Bitleitungen 117 zu erzeugen. Um zu dieser Zeit einen Widerstand der Bitleitung zu vermindern, kann eine sogenannte Polycidstruktur verwendet werden, bei der ein hochschmelzendes Metalisilizid, wie beispielsweise Molybdänsilizid oder ein hochschmelzendes Metall, wie beispielsweise Wolfram (W) auf einem polykristallinen Siliziumfilm abgeschieden ist.
Gemäß dieser Abwandlung wird ähnlich zu dem obigen Beispiel eine Struktur erhalten, bei der ein weicher Fehler unterdrückt werden kann. Zusätzlich wird eine Struktur gewonnen, bei der heiße Elektronen reduziert werden können. Auch kann eine Trennung von benachbarten MOS-Kondensatoren zuverlässig durchgeführt werden.
Eine Abwandlung, bei der Speicherzellen des obigen Beispiels zusammen mit Peripherieschaltungen erzeugt werden, wird im folgenden anhand der Fig. 18A und 18B beschrieben.
Bei dieser Abwandlung wird eine Isolierschicht 152 auf einem gesamten Bereich eines oberen Teiles eines Substrates 151 gebildet. Aus diesem Grund kann eine Struktur dieser Abwandlung einen weichen Fehler aufgrund von beispielsweise α-Strahien unterdrücken. Zusätzlich wird eine als ein Speicherknoten dienende n&supmin;- Typ-Schicht 153 lediglich unterhalb eines Speicherzellenbereiches gebildet. Falls jedoch erforderlich kann die Schicht 153 unterhalb eines anderen Bereiches, beispielsweise einer n-Typ-Wanne, erzeugt werden. Wenn ein DRAM als eine sogenannte bi-CMOS-Vorrichtung angeordnet ist, die eine Kombination von bipolaren und CMOS-Elementen verwendet, kann die n&supmin;-Typ-Schicht 153 als eine vergrabene n-Typ-Schicht eines Bipolarelement-Bildungsbereiches, beispielsweise als ein Kollektor, benutzt werden. Auf diese Weise kann die Schicht 153 nicht auf der gesamten Oberfläche, sondern auf einem beliebigen Bereich erzeugt werden.
Eine p-Typ-Schicht 154a wird selektiv als ein Kanalbereich eines MOSFET einer Speicherzelle gebildet. Die Schicht 154a kann jedoch als ein Kanalbereich einer anderen Peripherieschaltung benutzt werden. Wenn ein Kanalbereich mit einer Konzentration, die von derjenigen der Schicht 154a verschieden ist, als eine Peripherieschaltung erforderlich ist, können eine p&supmin;-Typ-Wannenschicht 154b oder eine n&supmin;-Typ-Wannenschicht 154c selektiv mittels Ionenimplantation und thermischer Diffusion unter Verwendung von normaler Photolithographie erzeugt werden. In diesem Fall kann ein Substratpotential an die Peripherieschaitung von jeder Wanne angelegt werden.
An dem Speicherzellenteil wird der Kanalbereich 154a in eine Säulenvorsprunggestalt geformt, um von anderen Bereichen getrennt zu sein. Daher kann das Substratpotential nicht dem MOSFET der Speicherzelle vermittelt werden. Der MOSFET dieser Abwandlung hat jedoch eine spezifische Gestalt, die durch die Gateelektrode umgeben ist. Da daher die Steuerbarkeit der Gateelektrode zu dem Kanalbereich sehr stark ist, kann eine ausreichende Abschaltcharakteristik erhalten werden, selbst wenn das Substratpotential erdfrei bzw. schwimmend ist.
Bei dieser Abwandlung werden die Wortleitung an dem Speicherzellenteil und die Gateelektrode 168 an der Peripherieschaltung unabhängig gebildet. Die Wortleitung 162 und die Gateelektrode 168 können jedoch gleichzeitig erzeugt werden. Auf diese Weise können Herstellungsschritte vereinfacht werden.
Um in dem obigen Beispiel den Schwellenwert des MOSFET einzustellen, wird eine Ionenimplantation für die gesamte Substratoberfläche bis zu einer Tiefe entsprechend einem MOSFET-Bildungsbereich vor einer Rillenbildung durchgeführt, um so die p-Typ-Schicht zu erzeugen. Die p-Typ-Schicht braucht nur auf wenigstens dem Seitenflächenteil als dem MOSFET-Biidungsbereich des Säulenvorsprunges vorhanden zu sein. Nachdem daher beispielsweise die Säulenvorsprünge erzeugt und die Kondensatorelektroden vergraben sind, kann eine Ionenimplantation für die Seitenvorsprünge an dem oberen Teil jedes Säulenvorsprunges durchgeführt werden, um die Fremdstoffkonzentration lediglich an dem Kanalbereich einzustellen. Da in diesem Fall eine Ionenimplantation für im wesentlichen vertikale Seitenflächen durchgeführt werden muß, wird eine schräge Ionenimplantation einschließlich Drehung der Scheibe vorgenommen. Durch diese Ionenimplantation wird ein Fremdstoff gleichmäßig in die Seitenflächen dotiert. Die Scheibe kann kontinuierlich gedreht oder um jeweils 90ºC intermittierend rotiert werden. Beispiele des Bitleitungsmaterials sind zusätzlich zu dem in dem obigen Beispiel beschriebenen W-Film und Al- Si-Cu-Film ein anderes hochschmelzendes Metall, wie beispielsweise Molybdän, ein hochschmelzendes Metallsilizid oder eine Kombination dieser Metalle und ein polykristalliner Siliziumfilm.
In dem obigen Beispiel sind die Substrate direkt verbunden bzw. gebondet. Eine Substratschicht kann jedoch durch eine SOI-Technik unter Verwendung von Laserglühen gebildet werden, um eine Isolierschicht zu haben. Falls erforderlich kann eine Isolierschicht in einer Gitterweise auf der Scheibe gebildet werden, so daß alle unteren Oberflächen der Säulenvorsprünge auf der Isolierschicht gelegen sind.
In dem obigen Beispiel ist ein Ende des MOS-Kondensators in Berührung mit der Isolierschicht in dem Substrat. Lediglich ein Zwischenflächenpegel, der im wesentlichen der gleiche ist wie derjenige, der in einer Zwischenfläche zwischen einem normalen thermischen Oxidfilm und Silizium erzeugt ist, wird in einer Zwischenfläche zwischen dem MOS-Kondensator und der Isolierschicht gebildet. Da aus diesem Grund ein Lecken zwischen den unmittelbar benachbarten MOS-Kondensatoren unterdrückt werden kann, kann eine elektrische Ladungsrückhalteeigenschaft des DRAM verbessert werden.
In dem obigen Beispiel werden die Oxidfilme auf den Oberflächen der zwei miteinander zu verbindenden Siliziumsubstrate gebildet. Der Oxidfilm kann jedoch auf der Oberfläche lediglich eines der Substrate, beispielsweise des Substrates 101S erzeugt werden. Zusätzlich wird in dem obigen Beispiel der MOSFET auf der Seitenwand an einem oberen Teil jedes Säulenvorsprunges gebildet. Jedoch kann die Elektrode des MOS-Kondensators zu dem oberen Teil der Rille vergraben werden, um eine rahmenartige Gateelektrode des MOSFET an der oberen Oberfläche des Säulenvorsprunges zu bilden. Eine Ionenimplantation zum Erzeugen eines Source- oder Drainbereiches kann für die obere Oberfläche des Säulenvorsprunges durch eine in der Gateelektrode gebildete Öffnung vorgenommen werden. Danach kann die Bitleitung mit dem Source- oder Drainbereich verbunden werden, um den MOSFET auf der Oberfläche des Säulenvorsprunges zu bilden.
Ein DRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden anhand der Fig. 19A bis 19C beschrieben.
Fig. 19A ist eine Draufsicht, die einen Sechs-Bit-DRAM- Teil zeigt.
Eine als ein Speicherknoten eines MOS-Kondensators dienende n&supmin;-Typ-Schicht 203 und eine als ein Kanalbereich dienende p&supmin;-Typ-Schicht 204 eines MOSFET werden auf einem Siliziumoxidfilm 202 gestapelt, der auf der Oberfläche eines p-Typ-Siliziumsubstrates 201 vorgesehen ist. Eine Vielzahl von Säulenvorsprüngen 205a, 205b, 205c und 205d, die durch Rillen 206 getrennt sind, welche in Längs- und Querrichtungen in dem Substrat erzeugt sind, werden in einer Matrixweise angeordnet.
Säulenvorsprünge 205aa, 205bb und 205cc, die in den Mitten der Säulenvorsprunganordnungen liegen, bilden keine Speicherzellen. Ein Gateelektrodenmaterial ist über der oberen Oberfläche jedes der Vorsprünge 205aa, 205bb und 205cc vorgesehen, wobei eine Isolierschicht 21 dazwischengelegt ist, und ein Kontaktkissen ist darauf gebildet.
Ein MOSFET und ein MOS-Kondensator werden auf Seitenflächen jeweils an oberen und unteren Teilen jedes der Säulenvorsprünge 205a, 205b, 205c, 205d, 205e und 205f gebildet, die an beiden Seiten der Vorsprünge 205aa, 205bb und 205cc vorgesehen sind, die darauf die Kontaktkissen haben, um so Speicherzellen zu bilden.
Eine Stufe 207 wird auf den Seitenflächen jedes der Vorsprünge 205a, 205b, 205c, 205d, 205e und 205f gebildet. Ein Teil unterhalb einer Position leicht über der Stufe 207 ist eine als ein Speicherknoten dienende n&supmin;- Typ-Schicht 203. Ein Kondensatorisolierfilm 208 ist auf allen Seitenflächen des unteren Teiles jedes Vorsprunges 205 gebildet. Eine Kondensatorelektrode 209 ist in den Rillen 206 vergraben. Der MOS-Kondensator wird durch die Schicht 203, den Film 208 und die Elektrode 209 gebildet. Eine Grenze zwischen der W-Typ-Schicht 203 und der Kanalschicht 204 ist eingestellt, um im wesentlichen mit der Lage der Stufe 207 zusammenzufallen oder höher als diese zu sein. Die Kondensatorelektrode wird kontinuierlich als eine Plattenelektrode gemeinsam für alle die Speicherzellen gebildet und als eine Elektrode an einem Randteil des DRAM herausgeführt.
Die Siliziumoxidschicht 202 wird unter Bodenteilen der Rillen 206 und der Säulenvorsprünge 205 gebildet. Die Schicht 102 dient als eine Isolierschicht für eine Elementtrennung und zum Verhindern von weichen Fehlern infolge von α-Strahlen.
Gateelektroden 212a, 212b und 212c sind auf den Seitenflächen der oberen Teile jeweils der Vorsprünge 205a, 205b und 205c gebildet, wobei die Gateisolierfilme 211 dazwischengelegt sind. Jede Gateelektrode 212 und die Kondensatorelektrode 209 sind vertikal in jeder Rille 206 gestapelt und durch einen entsprechenden Isolierfilm 210 getrennt. Die Gateelektroden 212 umgeben die Säulenvorsprünge 205a, 205b, 205c, 205d, 205e und 205f, wobei die Gateisolierfilme 211 mit jeweils einer Filmdicke von etwa 20 nm dazwischen gelegt sind und sind kontinuierlich in einer Richtung der Matrix gebildet, um als Wortleitungen zu dienen. Ein Gateisolierfilm 213 ist in Aussparungsteilen der Rillen 206 mit Ausnahme der vergrabenen Gateelektroden 212 vergraben, um die Halbleiterstruktur abzuflachen.
Die Oberfläche des Substrates, in dem die Kondensatorelektroden 209 und die Gateelektroden 212 vergraben sind, wird mit dem Isolierfilm 213 bedeckt, und Bitleitungen 217a und 217b, die beispielsweise aus einem Molybdänpolycidfilm bestehen, sind darauf gebildet. Eine als Source oder Drain des MOSFET dienende n&supmin;-Typ- Schicht 231 ist auf der oberen Endseite jedes Vorsprunges 205a, 205b, 205c, 205d, 205e und 205f durch Diffusion gebildet. Jede Bitleitung 217 ist direkt in Selbstjustierweise mit einer entsprechenden n&spplus;-Typ- Kontaktschicht 218 verbunden, die in der Schicht 231 durch Diffusion ohne einen PEP-Schritt zum Erzeugen eines Kontaktloches gebildet ist.
Ein Teil eines zusammengesetzten Filmes eines Siliziumoxidfilmes und eines Siliziumnitridfilmes, der als eine erste Maske 221 zum Erzeugen einer ersten Rille verwendet wird, das heißt der Isolierfilm 221 aus einem 10 nm dicken Siliziumoxidfilm 221a und einem 20 nm dikken Siliziumnitridfilm 221b verbleibt auf der oberen Endseite jedes der die Kontaktkissen bildenden Säulenvorsprünge 205aa, 205bb und 205cc. Die polykristalline Siliziumfilm 212, die mit einer der Wortleitungen 220a, 220b und 220c der einzelne Blöcke bildenden benachbarten Bits verbunden ist, verbleibt auf jedem Isolierfilm 221. Jede Schicht 212 bildet ein Kontaktkissen P. Die Nebenschiußleitungen 220a, 220b und 220c für die Wortleitungen sind mit den entsprechenden Kontaktkissen P durch Kontaktlöcher H verbunden, die in dem Isolierfilm 219 gebildet sind.
In der obigen Struktur verbleibt der Isolierfilm 221 auf der n&supmin;-Typ-Schicht 231, die in der oberen Endseite jedes der Vorsprünge 205aa, 205bb und 205cc gebildet ist, um jeweils das Kontaktkissen zu bilden. Da ein Gatedurchbruch infolge eines hohen elektrischen Feldes durch den Isolierfilm 221 verhindert werden kann, kann eine hohe Zuverlässigkeit im DRAM beibehalten werden. Der Film 221 muß dicker als der Gateisolierfilm des MOSFET sein und beispielsweise eine Dicke von etwa 100 nm haben.
Ein Verfahren zum Herstellen des obigen DRAM wird im folgenden anhand der Fig. 20A bis 20H beschrieben.
Wie in der Fig. 20A gezeigt ist, wird der SiO&sub2;-Film 202 mit einer Dicke von etwa 800 nm als ein Isolierfilm auf dem p-Typ-Siliziumsubstrat 201 gebildet. Die als ein Speicherknoten dienende 3 µm dicke n&supmin;-Typ-Schicht 203 wird auf dem Film 202 durch thermische Diffusion von beispielsweise Antimon (Sb) gebildet, und die als ein Kanalbereich des MOSFET dienende p&supmin;-Typ-Schicht 204 wird darauf gebildet.
Das Substrat mit diesen Schichten wird durch das anhand der Fig. 16A bis 16E gezeigte Verfahren erzeugt.
Wenn das Scheibenbondverfahren der vorliegenden Erfindung zu verwenden ist, kann das untenliegende Trägersubstrat 201 entweder ein p&supmin;- oder ein n&supmin;-Typ-Substrat sein und ist nicht besonders festgelegt.
Wie in Fig. 20A gezeigt ist, werden Arsenionen in das zweischichtige Substrat, das wie oben beschrieben gebildet ist, bei einer Beschleunigungsenergie von 100 keV und einer Dosis von 4 x 10¹³ Ionen/cm² implantiert, um dadurch die als eine Source oder Drain des MOSFET dienende n&supmin;-Typ-Schicht 231 zu bilden. Danach werden die ersten Masken 221 durch normale Photolithographie bzw. Lithographie gebildet, um die Speicherzellenbereiche zu bedecken. Das heißt, jede erste Maske 221 besteht aus einem durch thermische Oxidation gebildeten 10 nm dicken SiO&sub2;-Film 221a, einem als Antioxidationsfilm durch CVD abgeschiedenen 200 nm dicken Si&sub3;N&sub4;- Film 221b und einem durch CVD abgeschiedenen 600 nm dicken SiO&sub2;-Film 221c.
Wie in Fig. 20B gezeigt ist, wird die Schicht 204 geätzt, um erste Rillen 206a, die die Schicht 203 erreichen, durch reaktives Ionenätzen (RIE) mittels der ersten Masken 221 als Ätzmasken zu bilden. Eine Vielzahl von Säulenvorsprüngen 205 wird durch die Rillen 206a definiert. Danach wird ein Si&sub3;N&sub4;-Fiim 223, der als eine zweite Antioxidationsmaske dient, auf den Seitenflächen jedes Vorsprunges 205 gebildet. Das heißt, ein 20 nm dicker SiO&sub2;-Film 222 wird durch CVD abgeschieden, und der 200 nm dicke Si&sub3;N&sub4;-Film 223 wird darauf durch CVD abgeschieden. Die gesamte Oberfläche wird sodann anisotrop durch RIE geätzt, so daß der zweischichtige Film auflediglich den Seitenflächen jedes Vorsprunges 205 seibstjustiert ist.
Wie in Fig. 20C gezeigt ist, wird mittels der ersten und zweiten Masken als Antiätzmasken die n-Typ-Schicht 203 durch RIE unter Verwendung von Ohlorgas geätzt, um 3 µm tiefe zweite Rillen 206b zu bilden, die die Isolierschicht 202 erreichen. Bei diesem Herstellungsschritt wird die Stufe 207 auf den Seitenflächen jedes Säulenvorsprunges 203 gebildet. Danach wird eine vorbestimmte Nachbehandlung an der geätzten Oberfläche vorgenommen. Zu dieser Zeit beträgt die Oberflächenfremdstoffkonzentration der Schicht 203 etwa 1 x 10¹&sup9; Atome/cm&supmin;³
Wie in Fig. 20D gezeigt ist, wird der 10 nm dicke Kondensatorisolierfilm 208 auf den Seitenflächen bei dem unteren Teil jedes Vorsprunges 205 gebildet. Der Film 208 kann ein zweischichtiger Film aus einem durch CVD aufgetragenen Si&sub3;N&sub4;-Film und einem durch Oxidieren der Oberfläche des Si&sub3;N&sub4;-Filmes gebildeten SiO&sub2;-Film sein.
Alternativ kann der Film 208 ein Metalloxidfilm aus beispielsweise Ta&sub2;O&sup5;, ein thermischer Nitridfilm oder eine beliebige Kombination hiervon sein. Die aus einem ersten polykristallinen Siliziumfilm bestehende Kondensatorelektrode 209 wird in den Rillen 206 vergraben. Das heißt, der mit Phosphor dotierte erste polykristalline Siliziumfilm wird aufgetragen, um eine Dicke von etwa 600 nm zu haben, und durch CDE mittels beispielsweise eines CF&sub4;-Gases geätzt, so daß seine Oberfläche in eine Position im wesentlichen gleich zu derjenigen der Stufe 207 gesetzt ist. In diesem Ausführungsbeispiel beträgt eine maximale Breite der Rille 206b etwa 0,6 µm. Wenn daher der polykristalline Siliziumfilm mit einer Dicke von etwa 0,3 µm oder mehr aufgetragen wird, ist seine Oberfläche im wesentlichen abgeflacht. Die gesamte Oberfläche der Halbleiterstruktur wird durch CDE geätzt, um die Kondensatorelektrode 209 zu vergraben, wie dies in Fig. 20D gezeigt ist. Wenn bei diesem Hersteliungsschritt RIE verwendet wird, werden Eckteile jedes Vorsprunges 205 durch Ionensputtern bzw. -zerstäuben geätzt. Wenn jedoch CDE benutzt wird, stellt sich ein derartiges Problem nicht. Wenn die Oberfläche nicht durch die Abscheidung des polykristallinen Siliziumfilmes abgeflacht ist, wird ein Fluidfilm, wie beispielsweise ein Photoresist, verwendet, um die Oberfläche abzuflachen. Die obige Struktur wird durch Ätzen der gesamten Oberfläche erhalten, derart, daß der Fluidfilm und der polykristalline Siliziumfilm bei im wesentlichen gleichen Ätzraten geätzt sind. Auf diese Weise wird der MOS-Kondensator auf den Seitenflächen an dem unteren Teil jedes Vorsprunges 205 gebildet, der nicht mit den ersten und zweiten Masken 221 und 223 bedeckt ist.
Wie in Fig. 20E gezeigt ist, wird eine thermische Oxidation in einer O&sub2; + H&sub2;-Atmosphäre bei 850ºC für etwa 15 Minuten unter Verwendung der Si&sub3;N&sub4;-Filme 221 und 223 als Masken durchgeführt, um einen dicken SiO&sub2;-Film 210 mit einer Dicke von etwa 80 nm auf der Oberfläche der Kondensatorelektrode 209 zu bilden. Bei diesem Herstellungsschritt sind die Kondensatorelektrode 209 und die Gateelektrode 212 jedes MOSFET voneinander durch den thermischen Oxidfilm 210 getrennt. Jedoch kann ein CVD- Oxidfilm abgeschieden und zu dem oberen Teil der Kondensatorelektrode 209 rückgeätzt werden, um dadurch eine Trennung durchzuführen. Da Kristalidefekte, die durch eine Spannung verursacht sind, weiche in einem thermischen Schritt erzeugt ist, unterdrückt werden können, falls eine CVD verwendet wird, kann eine Datenspeicherungseigenschaft jeder Speicherzelle verbessert werden.
Der Si&sub3;N&sub4;-Film 223 als die zweite Maske und der untenliegende SiO&sub2;-Fiim 222, der die Seitenflächen bei dem oberen Teil jedes Vorsprunges 205 bedeckt, auf dem der MOSFET zu bilden ist, werden entfernt. Eine thermische Oxidation wird in einer O&sub2; + HCl-Atmosphäre bei einer Temperatur von 900ºC für etwa 60 Minuten durchgeführt, um den Gateisolierfilm 211 auf den Seitenflächen bei dem oberen Teil des Vorsprunges 205 durchzuführen, damit eine Dicke von etwa 20 nm vorliegt.
Danach wird, wie in Fig. 20F gezeigt ist, ein mit Phosphor dotierter zweiter polykristalliner Siliziumfilm aufgetragen, um eine Dicke von etwa 250 nm zu haben, und durch RIE geätzt, so daß die Gateelektrode 212 auf den Seitenflächen des oberen Teiles des Vorsprunges 205 gebildet wird. Die Gateelektrode 212 ist selbstjustiert ganz um den Vorsprung 205 ohne Verwendung einer Maske. Die Gateeiektroden 212 sind in Einheiten von Blöcken verbunden. Gleichzeitig wird der zweite polykristalline Siliziumfilm veranlaßt, auf den oberen Oberflächen der Kontaktsäulenvorsprünge 205aa, 205bb und 205cc zu verbleiben, um dadurch die Wortleitungen zu bilden. Zu diesem Zweck wird ein Photoresistfilm 224 auf Bereichen über den Vorsprüngen 205aa, 205bb und 205cc erzeugt. Wenn die Vorsprünge 205 in einer Wortleitungsrichtung bei einem Intervall kleiner als dasjenige in einer Richtung senkrecht zu der Wortleitungsrichtung angeordnet sind, können Verbindungsteile selbstjustiert sein. In diesem Fall braucht daher ein Photoresistfilm (Maske) nicht auf Bereichen der Rillen längs der Wortleitung gebildet zu werden. Daher braucht der Photoresistfilm 224 lediglich auf den oberen Oberflächenbereichen der Vorsprünge 205aa, 205bb und 205cc gebildet zu werden, um so die Musterungsgenauigkeit zu verbessern.
Wie in Fig. 20G gezeigt ist, wird der Film 224 entfernt, und die Oberfläche der Gateelektrode 212 wird mit dem SiO&sub2;-Film 213 bedeckt. Ein BPSG-Film 214 wird in Aussparungsteilen vergraben, und das Gesamtsubstrat wird durch Glühen abgeflacht. Der SiO&sub2;-Film 213 kann nicht durch thermische Oxidation sondern durch CVD gebildet werden.
Danach werden Bitleitungskontakte in den oberen Oberflächen bzw. Oberseiten der Vorsprünge 205b und 205e gebildet. Bitleitungen 217a und 217b mit jeweils einer Polycidstruktur aus einem Molybdänfilm und einem polykristallinen Siliziumfilm sind mit den oberen Oberseiten der Vorsprünge 205b und 205e verbunden. Das heißt, ein 50 nm dicker polykristalliner Siliziumfilm 217aa wird auf der freiliegenden Oberseite jeder der Vorsprünge 205b und 205e abgeschieden, und Arsenionen werden in dem Film 217aa bei einer Beschleunigungsspannung von 60 keV und einer Dosis von 5 x 10¹&sup5; Ionen/cm² implantiert. Ein 20 nm dicker Molybdänsilizidfilm 217bb wird auf dem Film 217aa aufgetragen. Die Filme 217aa und 217bb werden durch normale Photolithographie gemustert. Gleichzeitig wird Arsen aus dem polykristallinem Siliziumfiim 217aa, in dem Arsen mit einer hohen Konzentration dotiert ist, in die Oberseite des Vorsprunges 205 diffundiert, um eine n&spplus;-Typ-Schicht 218 in der Source oder Drain bildenden n&supmin;-Typ-Schicht 231 zu erzeugen. Bei diesem Herstellungsschritt können die Kontaktwiderstände zwischen den Schichten 231 in den Oberseiten der Vorsprünge 205b und 205e und den Bitleitungen 217a und 217b reduziert werden. Da die Bitleitung eine Polycidstruktur hat, ist ein elektrischer Widerstand der Verdrahtung selbst niedrig.
Wie in Fig. 20H gezeigt ist, wird die Oberfläche jeder Bitleitung 217 oxidiert, um einen 50 nm dicken Oxidfilm zu bilden, und ein BPSG-Film 219 wird auf der gesamten Oberfläche abgeschieden, um eine Dicke von etwa 800 nm zu haben, und durch Glühen abgeflacht. Danach wird ein Kontaktloch in der Gateelektrode 212b auf der Oberseite des Vorsprunges 205bb durch normale Photolithographie gebildet, um so jede Wortnebenschiußleitung 220, die aus einer Aluminiumschicht besteht, zu bilden.
Der DRAM gemäß diesem Ausführungsbeispiel hat die folgenden Merkmale.
Die die Wortleitungen bildenden Gateelektroden 212 brauchen nicht von dem Endteil einer Speicherzellenanordnung über die Rillen ausgedehnt zu werden. Jeder der Kontaktsäulenvorsprünge 205aa, 205bb und 205cc wird in jedem Block gebildet, und die Wortnebenschlußleitung wird aus dem Kontaktkissen P auf der oberen Oberfläche jedes Säulenvorsprunges herausgezogen. Selbst wenn daher ein Gateelektrodenmaterial 250 auf Seitenwänden einer an dem Endteil einer Speicherzellenanordnung (vgl. Fig. 19A) vorhandenen Stufe zurückbleibt, werden die Wortnebenschlußleitungen 220a, 220b und 220c nicht miteinander kurzgeschlossen. Als ein Ergebnis kann die Ausbeute des DRAM verbessert werden.
Da das Kontaktkissen P auf dem Isolierfilm gebildet ist, der als eine Maske zur Erzeugung der Rillen 206 verwendet wird, tritt kein Gatedurchbruch auf, selbst wenn ein hohes elektrisches Feld angelegt ist.
In diesem Ausführungsbeispiel ist die Wortleitung nicht aus dem Endteil jedes Blockes, sondern aus der Mitte hiervon herausgezogen. Zusätzlich ist die aus einer Aluminiumschicht bestehende Wortnebenschiußieitung 220 gebildet, nachdem die Oberfläche der Halbleiterstruktur in Einheiten von Blöcken abgefiacht wurde. Daher ist ein Wortleitungswiderstand insgesamt vermindert, um eine Betriebsgeschwindigkeit zu steigern.
Da weiterhin ein Ätzschritt zum Verhindern eines Kurzschlusses zwischen den Gateelektroden nicht vorgenommen zu werden braucht, können die Hersteilungsschritte vereinfacht werden.
Zusätzlich zu den obigen Vorteilen kann ein weicher Fehler unterdrückt werden, da eine Fläche des Substrates bezüglich weicher Fehler vermindert ist. Da auch die Speicherzellen mikrogemustert und vollständig durch die Isolierschicht 202 isoliert sind, ist ein weicher Fehler in einem Zellenmodus merklich unterdrückt.
In diesem Ausführungsbeispiel wird die durch direktes Bonden erhaltene verbundene Scheibe als ein Ausgangsmaterial verwendet, der durch Bonden erzeugte Oxidfilm wird als ein Ätzstopper benutzt, und die Rillen werden in den Längs- und Querrichtungen von der ersten Substratseite durch anisotropes Ätzen gebildet. Daher können die Rilien mit einer gleichmäßigen Tiefe einfach bei einer hohen Dichte erzeugt werden. Zusätzlich kann die Isolierschicht zur Trennung einfach vergraben werden, während dies in herkömmlichen Strukturen schwierig ist. Alle Bodenflächen der Säulenvorsprünge 205 werden auf dem Isolierfilm 202 gebildet. Da die Verbindungsstärke an einer Zwischenfläche zwischen der Bodenfläche jedes Vorsprunges 205 und dem Isolierfilm 202 gut ist, ist eine Kristallinität des Vorsprunges 205 hoch. Daher kann ein DRAM mit hervorragenden Elementeigenschaften hergestellt werden. Das heißt, ein Zwischenflächenpegei im wesentlichen gleich zu demjenigen, der in einer Zwischenfläche zwischen einem normalen thermischen Oxidfilm und Silizium erzeugt ist, wird in der Zwischenfläche des MOS-Kondensators und des Filmes 202 erzeugt. Aus diesem Grund kann ein Lecken zwischen den MOS-Kondensatoren, die sehr nahe zueinander sind, unterdrückt werden. Als ein Ergebnis ist eine elektrische Ladungsrückhalteeigenschaft des DRAM verbessert.
Da jeder MOS-Kondensator durch Verwenden aller Seitenflächen an dem unteren Teil des Säulenvorsprunges 205 gebildet ist, wird eine relativ große Speicherkapazität gewährleistet.
Da auch jeder MOSFET durch Verwenden aller Seitenflächen an dem oberen Teil des Vorsprunges 205 gebildet ist, kann eine Kanalbreite gesteigert werden. Daher braucht die Kanallänge oder -dicke des Gateisolierfilmes nicht vermindert werden, um einen hohen Kanalleitwert zu erhalten. Als ein Ergebnis kann ein DRAM mit guten Eigenschaften hergestellt werden, bei dem eine durch heiße Elektronen verursachte Schwellenwertänderung klein ist.
Die Stufe 207 wird in der Mitte jedes Säulenvorsprunges 205 gebildet. Die als ein Speicherknoten dienende n&supmin;- Typ-Schicht 203 wird gebildet, um eine Höhe im wesentlichen gleich zu derjenigen der Stufe 207 zu haben, oder an einer Position näher zu der Kanaiseite hergestellt. Das heißt, eine Übergangsfläche zwischen der n&supmin;-Typ-Schicht 203 und der Kanalschicht 204 wird an einer Position gleich wie oder höher als diejenige der Stufe 207 gebildet. Aus diesem Grund sind Eigenschaften des MOSFET verbessert, der auf den Seitenflächen an dem oberen Teil jedes Säulenvorsprunges gebildet ist. Das heißt, die als ein Speicherknoten dienende n&supmin;-Typ- Schicht 203 dient auch als Source oder Drain des MOS- FET. Wenn daher die Schicht 203 niedriger als die Stufe 207 gebildet wird, ist der Kanalbereich des MOSFET bei der Stufe 207 gekrümmt. In diesem Fall wird die Kanallänge nicht durch eine gerade Länge der Seitenfläche des Vorsprunges 205 bestimmt, und eine Schwellenwertspannung des MOSFET ist gesteigert, da Ecken vorhanden sind. Wenn daher Source und Drain geschaltet werden, sind Stromeigenschaften asymmetrisch gemacht. Wenn wie in diesem Ausführungsbeispiel die Schicht 203 wenigstens auf dem gleichen Pegel wie oder höher als die Stufe 207 gebildet und der Kanalbereich über der Stufe 207 erzeugt wird, kann das obige Problem gelöst werden.
Da zusätzlich bei der obigen Anordnung die Gestalt der Source und Drain vertikal längs des Säulenvorsprunges 205 symmetrisch gemacht werden kann, können die MOSFET- Eigenschaften symmetrisch gestaltet werden.
In dem Verfahren dieses Ausführungsbeispiels sind die Rillen in dem Substrat unter Verwenden der ersten Masken gebildet. Die zweite Maske wird auf den Seitenflächen der ersten Rillen gebildet, um die zweiten Rillen zu erzeugen, die die Isolierschicht 202 auf den Bodenteilen der ersten Rillen erreichen. Da in diesem Schritt die zweiten Rillen mit einer gleichmäßigen Tiefe in dem Chip gebildet werden können, können die Oberflächenbereiche der n&supmin;-Typ-Schichten der Speicherzellen im wesentlichen vereinheitlicht werden.
Wenn ein Ätzen durchgeführt wird, während die Selektivität der Siliziumschicht bezüglich der Isolierschicht 202 hoch ist, wird das Ätzen der zweiten Rillen bei der Isolierschicht 202 gestoppt. Daher ist die Spanne des Ätzens der zweiten Rille merklich verbessert, um die Ausbeute der Produkte zu verbessern.
Da die bei der Rillenbildung verwendete erste Maske bis unmittelbar vor den Endschritt zurückbleibt, sind die Bitleitungskontakte selbstjustiert. Als ein Ergebnis können die Speicherzellen mikrogemustert werden.
In dem obigen Ausführungsbeispiel wurde ein DRAM des offenen Bitleitungstyps beschrieben. Die vorliegende Erfindung kann jedoch in gleicher Weise auf einen DRAM des gefalteten Bitleitungstyps angewandt werden. In dem Fall eines DRAM des gefalteten Bitleitungstyps werden Säulenvorsprunganordnungen derart gebildet, daß jede andere Anordnung in einer Bitleitungsbildungsrichtung voneinander um eine halbe Wortleitungsteilung versetzt ist.
Bei dem Speicherzellenteil ist der Kanalbereich 204 gebildet, um eine Säulenvorsprunggestalt zu haben, und daher von anderen Bereichen getrennt. Daher kann ein Substratpotential nicht an dem MOSFET jeder Speicherzelle angelegt werden. Der MOSFET dieses Ausführungsbeispiels ist jedoch gebildet, um eine spezifische Gestalt zu haben, die durch die Gateelektrode umgeben ist, und steuert daher genau den Kanalbereich der Gateelektrode. Selbst wenn daher das Substratpotential erdfrei oder schwimmend ist, können ausreichend Abschaltkennlinien erhalten werden.
In dem obigen Ausführungsbeispiel sind die Säulenvorsprünge 205 entsprechend zwei Bits auf beiden Seiten der Kontaktsäulenvorsprünge 205aa, 205bb und 205cc gebildet. Wie jedoch in Fig. 21 gezeigt ist, können Säulenvorsprünge entsprechend vier Bits auf beiden Seiten der Vorsprünge 205aa, 205bb und 205cc gebildet werden.
Beispiele des Bitleitungsmaterials sind zusätzlich zu dem in dem obigen Ausführungsbeispiel beschriebenen W- Film und Al-Si-Cu-Film ein anderes hochschmelzendes Metall, wie beispielsweise Molybdän, ein hochschmelzendes Metallsilizid und eine Kombination dieser Metalle mit einem polykristallinen Siliziumfilm.
In dem obigen Ausführungsbeispiel werden die Substrate direkt verbunden bzw. gebondet. Jedoch kann eine Substratschicht mit einer Isolierschicht durch eine SOI-Technik, d.h. Laserglühen, gebildet werden. Falls erforderlich kann die Isolierschicht auf der Scheibe in einer Matrixweise gebildet werden, so daß alle Unterseiten der Säulenvorsprünge auf der Isolierschicht gelegen sind. Um zusätzlich MOS-Kondensatoren von benachbarten Bits zu trennen, kann die Isolierschicht auflediglich Bereichen nahe zu den Säulenvorsprüngen erzeugt werden.
In diesem Ausführungsbeispiel ist ein Ende jedes MOS- Kondensators in Kontakt mit der Isolierschicht in dem Substrat. Lediglich ein Zwischenflächenpegel, der im wesentlichen der gleiche ist als derjenige, der in einer Zwischenfläche zwischen einem normalen thermischen Oxidfilm und Silizium erzeugt ist, wird in einer Zwischenfläche zwischen dem MOS-Kondensator und der Isolierschicht erzeugt. Aus diesem Grund kann ein Lecken zwischen MOS-Kondensatoren, die sehr nahe zueinander sind, unterdrückt werden. Als ein Ergebnis kann eine elektrische Ladungsrückhalteeigenschaft des DRAM verbessert werden.
In dem obigen Ausführungsbeispiel werden die Oxidfilme auf den Oberflächen von beiden Siliziumsubstraten nach einem Bonden bzw. Verbinden erzeugt. Der Oxidfilm kann jedoch auflediglich einem der Substrate, beispielsweise dem Substrat 201S gebildet werden. In dem obigen Ausführungsbeispiel wird der MOSFET auf den Seitenwänden an dem oberen Teil jedes Säulenvorsprunges gebildet. Die Elektrode des MOS-Kondensators kann jedoch in dem oberen Teil der Rille vergraben werden, um die rahmenartige Gateelektrode des MOSFET auf der Oberseite des Säulenvorsprunges zu bilden. Eine Ionenimplantation wird dann durchgeführt, um einen Source- oder Drainbereich in der Oberseite des Säulenvorsprunges durch eine in der Gateelektrode erzeugte Öffnung zu bilden. Danach wird eine Bitleitung mit dem Source- oder Drainbereich verbunden, um so den MOSFET auf dem oberen Teil des Säulenvorsprunges zu bilden.

Claims

1. Dynamischer RAM mit:

einem Halbleitersubstrat,

einer Vielzahl von Halbleitersäulenvorsprüngen, die durch Rillen getrennt sind, die in Längs- und Querrichtungen in dem Halbleitersubstrat gebildet sind, wobei die Halbleitersäulenvorsprünge in einer Matrixweise angeordnet sind,

einer Vielzahl von MOS-Kondensatoren, die auf Seitenflächen an einem unteren Teil jedes der Halbleitersäulenvorsprünge gebildet sind, wobei jeder MOS-Kondensator aufweist:

einen Speicherknoten, der in einer Seitenfläche des unteren Teiles jedes Halbleitersäulenvorsprunges gebildet ist,

einen Kondensatorisolierfilm, der auf der Seitenfläche an dem unteren Teil jedes Halbleitersäulenvorsprunges gebildet ist, und

eine Kondensatorelektrode, die auf dem Kondensatorisolierfilm gebildet ist,

einer Vielzahl von MOSFETs, die auf Seitenflächen bei einem oberen Teil jedes Halbleitersäulenvorsprunges gebildet sind, wobei jeder MOSFET aufweist:

einen Kanalbereich, der wenigstens auf der Seitenfläche an dem oberen Teil jedes Halbleitersäulenvorsprunges gebildet ist,

Source- und Drainbereiche, die über und unter dem Kanalbereich gebildet sind, um den Kanalbereich sandwichartig zu umfassen,

einen Gateisolierfilm, der auf der Seitenfläche an dem oberen Teil jedes Halbleitersäulenvorsprunges gebildet ist, in welchem der Kanalbereich ausgebildet ist, und

eine Gateelektrode, die auf dem Gateisolierfilm gebildet ist,

einer Vielzahl von Bitleitungskontakten, wobei jeder Kontakt auf einer Oberseite eines entsprechenden Halbleitersäulenvorsprunges gebildet ist, und

einer Vielzahl von Bitleitungen, wobei jede Bitleitung mit zugeordneten Bitleitungskontakten verbunden ist, dadurch gekennzeichnet, daß die Vielzahl von Halbleitersäulenvorsprüngen in eine Vielzahl von Blöcken unterteilt ist, wobei jeder Block wenigstens einen Kontakthalbleitersäulenvorsprung, der eine erste Isolierschicht aufweist, die dicker als der Gateisolierfilm des MOSFET ist und auf einer Oberseite des Kontakthalbleitersäulenvorsprunges gebildet ist, und ein Wortleitungskontaktkissen, das auf der ersten Isolierschicht gebildet ist, hat, wobei das Kontaktkissen elektrisch mit der Gateelektrode der Speicherzellen in jedem Block verbunden ist.

2. Dynamischer RAM nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß der Kontaktsäulenvorsprung nahe bei einer Mitte jedes Blockes angeordnet ist.

3. Dynamischer RAM nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß der Halbleitersäulenvorsprung auf einer zweiten Isolierschicht gebildet ist, die in dem Halbleitersubstrat vergraben ist.

4. Dynamischer RAM nach Anspruch 3, weiterhin dadurch gekennzeichnet, daß das Substrat zwei Halbleitersubstrate umfaßt, deren jedes darauf einen Isolierfilm hat, wobei die Isolierfilme miteinander verbunden sind.

5. Dynamischer RAM nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß die Halbleitersäulenvorsprünge obere und untere Teile haben, die eine Stufe dazwischen definieren.

6. Dynamischer RAM nach Anspruch 5, weiterhin dadurch gekennzeichnet, daß der Speicherknoten eine Diffusionsschicht umfaßt, die auf der Seitenfläche an dem unteren Teil jedes Halbleitersäulenvorsprunges gebildet ist, wobei die Diffusionsschicht ausreichend tief ist, um wenigstens die Seitenflächen an dem oberen Teil jedes Halbleitersäuienvorsprunges zu erreichen.

7. Dynamischer RAM nach Anspruch 1, gekennzeichnet durch eine in dem Halbleitersubstrat vergrabene Isolierschicht, wobei die Halbleitersäulenvorsprünge auf einem Teil des Halbleitersubstrates gebildet sind, der auf der Isolierschicht gelegen ist.

8. Dynamischer RAM nach Anspruch 7, dadurch gekennzeichnet, daß das Substrat zwei Halbleitersubstrate umfaßt, die darauf Isolierfilme haben, wobei die Isolierfilme miteinander verbunden sind.