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DE68918413T2 - Integrierte Halbleiterschaltung. - Google Patents

Integrierte Halbleiterschaltung.

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DE68918413T2
DE68918413T2 DE68918413T DE68918413T DE68918413T2 DE 68918413 T2 DE68918413 T2 DE 68918413T2 DE 68918413 T DE68918413 T DE 68918413T DE 68918413 T DE68918413 T DE 68918413T DE 68918413 T2 DE68918413 T2 DE 68918413T2
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DE
Germany
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inverter
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Description

  • Die vorliegende Erfindung betrifft elektronische integrierte Schaltungen von der Art, die konfigurierbare logische Schaltungsarrays bzw. Schaltungsmatrizzen enthalten.
  • GB-A-2202356 offenbart eine konfigurierbare kombinatorische Logikschaltung für ein konfigurierbares logisches Array bzw. eine konfigurierbare logische Matrix, das/die mehrere logische Gatter umfaßt. Jede Schaltung kann so konfiguriert werden, daß sie eine bestimmte logische Funktion gesteuert durch binäre Eingangssignale durchführt. Jede Schaltung kann mit irgendeiner anderen Schaltung über ein universell programmierbares Verbindungsnetzwerk verbunden sein. Jede Schaltung enthält ausreichend viele logische Gatter, um jede gewünschte logische Funktion durchführen zu können.
  • Diese Erfindung findet insbesondere Verwendung in einem konfigurierbaren logischen Schaltungsarray von der in unserer Beschreibung Nr. GB-B-2180328 offenbarten Art, wobei das logische Schaltungsarray eine Matrix von diskreten Stellen bzw. Abschnitten oder Zellen enthält, worin sich jeweils eine logische Schaltung befindet, die für die Durchführung einer einzelnen logischen Funktion ausgelegt ist. Typischerweise wird die einzelne logische Funktion mit Hilfe eines NAND-Gatters mit zwei Eingängen realisiert.
  • Ein Array von dieser Art kann derart programmiert werden, daß die verschiedenen NAND-Gatter wunschgemäß konfiguriert werden, um verschiedene und unterschiedliche logische Funktionen durchzuführen. Eine derartige Funktion ist bekannt als Speicherfunktion, und bei dem logischen Array, wie es aus der Beschreibung der Nr. GB-B-2180382 bekannt ist, wird eine Speicherfunktion anhand von vier NAND-Gattern ausgeführt.
  • Dies hat den Nachteil, daß je größer die Anzahl von Speicherfunktionen ist, die von jedem logischen Array benötigt wird, um so weniger NAND-Gatter bleiben für andere erwünschte Funktionen übrig. Dies hat die Folge, daß die gesamte Effektivität des Array bzw. der Matrix abnimmt.
  • Ein Ziel der Erfindung ist es, diesen Nachteil dadurch zu vermeiden, daß eine zusätzliche logische Schaltung für den Einschluß bzw. die Integration in jeden der logischen Schaltkreise an jeder diskreten Stelle zur Verfügung gestellt wird, um die Programmiermöglichkeiten an jeder Stelle zu erhöhen und hierdurch die gesamte Anwendungsvielfalt des Array zu vergrößern.
  • Außerdem wird auf EP-A-0270145 bezug genommen, welche eine emittergekoppelte logische Schaltung offenbart, die eine Bypaß- bzw. Überbrückungsschaltung enthält, um einen leitenden Strompfad zur Verfügung zu stellen - für den Fall, daß eine programmierbare Sicherung durchgebrannt ist. In einem ersten Modus wird ein Taktsignal erzeugt jedesmal, wenn ein Eingangswert in einen Speicher geschrieben wird, und in einem zweiten Modus (wenn die Sicherung durchgebrannt ist) werden die Eingangsdaten unabhängig vom Zustand des Taktsignals übertragen, so daß die Schaltung wie eine kombinatorische bzw. kombinierte Schaltung arbeitet.
  • Nach der vorliegenden Erfindung wird eine integrierte Halbleiterschaltung mit einem(r) konfigurierbaren logischen Array bzw. Matrix geschaffen, das/die in einen Bereich auf der integrierten Schaltung ausgebildet ist und umfaßt: mehrere diskrete Stellen bzw. Abschnitte, wobei jede Stelle wenigstens einen Eingang und wenigstens einen Ausgang aufweist; mehrere erste logische Schaltungen, die individuell an jeder Stelle definiert bzw. ausgebildet sind, wobei jede erste logische Schaltung nur eine erste einfache logische Funktion ausführen kann; und ein Signalübertragungssystem zwischen den Ein- und Ausgängen der Stellen, wobei das Signalübertragungssystem mehrere diskrete Verbindungspfade zwischen den Ein- und Ausgängen umfaßt, wobei jeder Verbindungspfad in seinen Leitungszustand elektrisch schaltbar ist, und wobei das Signalübertragungssystem ein begrenztes Signalübertragungssystem ist aufgrund der direkten Verbindungspfade, die sich von jeder Stelle von wenigstens einem Ausgang von dieser Stelle zu Eingängen einer entsprechenden ersten Gruppe von einigen anderen Stellen und von wenigstens einem Eingang von dieser Stelle zu Ausgängen einer entsprechenden zweiten Gruppe von einigen anderen Stellen erstreckt, und wobei jede erste Gruppe dieser Stelle verschieden ist von der ersten Gruppe jeder anderen Stelle, und wobei jede zweite Gruppe dieser Stelle verschieden ist von der zweiten Gruppe jeder anderen Stelle; dadurch gekennzeichnet, daß die erste logische Schaltung einen ersten logischen Gatter und einen ersten Inverter umfaßt, der an einen Ausgang des logischen Gatters gekoppelt ist; das logische Array ferner eine weitere logische Schaltung an jeder diskreten Stelle umfaßt, wobei die zusätzliche logische Schaltung enthält: einen zweiten Inverter, der parallel und seitenverkehrt zu dem ersten Inverter geschaltet ist, wobei der Eingang des ersten Inverters mit dem Ausgang des zweiten Inverters verbunden ist, um als ein Speichermechanismus zu dienen; und erste Schaltmittel, die zwischen dem Ausgang des logischen Gatters und dem Eingang des ersten Inverters angeschlossen sind, wobei die ersten Schaltmittel einen Eingang zum Empfangen eines Eingangssignals zum Steuern des Zustandes der ersten Schaltmittel aufweisen; zweite Schaltmittel zwischen dem Ausgang des logischen Gatters und dem Eingang des ersten Inverters verbunden sind; und Auswahlsteuermittel an jeder diskreten Stelle vorgesehen und angeordnet sind, um ein Steuersignal an die zweiten Schaltmittel zu liefern, so daß die zweiten Schaltmittel mit dem Steuersignal in einem ersten Zustand leitend sind, so daß die erste logische Schaltung von selbst arbeitet, um die erste einfache logische Funktion durchzuführen, und das zweite Schaltmittel mit einem Steuersignal in einem zweiten Zustand nicht leitend ist und bewirkt, daß die erste logische Schaltung in Verbindung mit den ersten Schaltmitteln arbeitet und daß der zweite Inverter eine Speicherfunktion durchführt.
  • Der logische Gatter ist günstigerweise ein NAND-Gatter.
  • Vorzugsweise ist das erste Schaltmittel ein Transmissions- bzw. Übertragungsgatter mit ersten und zweiten Transistoren, wobei der Übertragungsgatter zwischen geschlossenen und offenen Betriebszuständen durch ein Übertragungsgatter-Eingangssignal steuerbar bzw. schaltbar ist. Das zweite Schaltmittel kann einen einzigen Transistor enthalten, dessen leitender Zustand durch ein Steuersignal steuerbar ist.
  • Falls dies der Fall ist, bewirkt das anwesende Steuersignal, daß der einzige Transistor in einen leitenden Zustand übergeht, wobei als Folge davon der Übertragungsgatter kurzgeschlossen und außer Betrieb gesetzt wird und dabei die Zelle ausschließlich in einer NAND-Gatterfunktion arbeitet.
  • Wenn kein Steuersignal vorhanden ist, würde sich der einzelne Transistor in einem nicht-leitenden Zustand befinden, so daß der Übertragungsgatter in den offenen und geschlossenen Betriebszustand gesteuert bzw. geschaltet wird und die Zelle ausschließlich in einer Speicherfunktion bzw. Speicherschaltungsfunktion arbeitet.
  • Es kann vorgesehen werden, daß die Signalübertragungszeit eines Eingangssignal für den Durchlauf durch den Übertragungsgatter kürzer ist, als die Signalübertragungszeit für dasselbe Signal für den Durchlauf durch den logischen Gatter, so daß ein schnelles Schalten des Übertragungsgatters zwischen dem geschlossenen und offenen Zustand bewirkt wird.
  • Nach einem weiteren Aspekt dieser Erfindung ist eine Vielzahl von individuellen Zellen, die für die Speicherfunktion bzw. Speicherschaltungsfunktion konfiguriert sind, in Reihe geschaltet, um ein Schieberegister zu bilden.
  • Die Erfindung wird besser ersichtlich aus der nachfolgenden Beschreibung eines beispielhaften Ausführungsbeispiels, welches im Zusammenhang mit der beiliegenden Zeichnung gelesen werden soll.
  • Die Zeichnung veranschaulicht ein schematisches Diagramm von zwei miteinander verbundenen Schaltungen oder Zellen, wobei jede einzelne davon die erfindungsgemäße zusätzliche logische Schaltung darstellt. In der Zeichnung wurden aus Bequemlichkeitsgründen dieselben Komponenten in jeder Zelle mit denselben Bezugszeichen gekennzeichnet. Die beiden gezeigten Zellen sind eine Master-Speicherzelle MC und eine Slave-Speicherzelle SC.
  • Jede Zelle enthält einen NAND-Grundgatter G1 mit zwei Eingängen zusammen mit einem Ausgangspuffer I1 in der Form eines Inverters und einem weiteren Inverter I2. In der Master-Zelle MC überträgt einer der Eingänge CK des Gatters G1 Taktsignale von einem Multiplexermittel MUX1 zu der Zelle, während der andere Eingang D Datensignale von einem weiteren Multiplexermittel MUX2 zu der Zelle überträgt. Wie in GB-B-2180382 offenbart ist, empfangen die Multiplexer (MUX1, MUX2) Signale von benachbarten Zellen und/oder von direkt verbundenen Busleitungen und wählen einen geeigneten Eingang zu den Zellen von diesen Signalen aus.
  • In der Figur hat die Stelle bzw. der Abschnitt MC zwei Eingänge (jeweils für MUX1 und MUX2) und einen Ausgang aus dem Inverter I1. Die Stelle bzw. der Abschnitt SC hat zwei Eingänge (jeweils zu MUX 1 und MUX2) und einen Ausgang aus dem Inverter I1. Diese Stellen bzw. Abschnitte werden in einem Array verwendet, wobei die Stellen über ein Signalübertragungssytem zwischen Eingängen und Ausgängen verbunden sind, so wie es ausführlicher in GB 2180382 beschrieben ist. Das Signalübertragungssystem stellt eine Vielzahl von direkten Verbindungspfaden zwischen diesen Eingängen und Ausgängen her, wobei jeder Verbindungspfad bezüglich seines Leitungszustandes elektrisch auswählbar ist und wobei das Signalübertragungssystem ein begrenztes Signalübertragungssystem ist aufgrund der direkten Verbindungspfade, die sich von jeder Stelle von wenigstens einem Ausgang von dieser Stelle zu Eingängen einer entsprechenden ersten Gruppe von einigen anderen Stellen und von wenigstens einem Eingang von dieser Stelle zu Ausgängen einer entsprechenden zweiten Gruppe von einigen anderen Stellen erstrecken, und wobei jede erste Gruppe dieser Stelle verschieden ist von der ersten Gruppe jeder anderen Stelle, und wobei jede zweite Gruppe dieser Stelle verschieden ist von der zweiten Gruppe jeder anderen Stelle.
  • Eine zusätzliche logische Schaltung C ist zwischen dem NAND-Gatter G1 und dem Ausgangspuffer I1 angeschlossen. Unter Verwendung von Steuersignalen aus einem Bit-Speicher BS, der außerdem auch Steuersignale für die Multiplexer MUX1 und MUX2 liefert, wird die zusätzliche logische Schaltung derart ausgelegt bzw. angepaßt, daß die NAND-Funktion der Zelle in eine Speicher- bzw. Speicherschaltungsfunktion wechselt. Die zusätzliche logische Schaltung enthält einen zusätzlichen Inverter I3, der parallel und seitenverkehrt zu dem ersten Inverter I2 in der bestehenden logischen Schaltung geschaltet ist und derart ausgelegt, um einen Speichermechanismus durchzuführen. Außerdem ist ein weiterer Inverter I4 enthalten, um die Taktsignale aus dem Eingang CK der Zelle MC zu dem Transistor T2 der Zelle SC zu invertieren.
  • Zwei Schaltmittel sind vorgesehen: Das erste enthält zwei Transistoren T1 und T2 von unterschiedlichem Polaritätstyp, die parallel zueinander geschaltet sind, um ein Übertragungsgatter auszubilden; und der zweite enthält einen einzigen Transistor T3, der als Einzelschalter dient.
  • Im Betrieb wird die Auswahl der Zelle (welche die logische Schaltung zusammen mit der zusätzlichen logischen Schaltung umfaßt) durch ein Gattersteuersignal GCS gesteuert, welches von dem Bit-Speicher BS ausgeht, derart, daß sie wie bzw. als NAND-Gatterfunktion oder als Speicherfunktion arbeitet. Wenn das Signal GCS vorliegt, wird der Transistor T3 in den leitenden Zustand versetzt und der Schalter schließt die Transistoren T1 und T2 kurz, welche den Übertragungsgatter ausbilden und diesen dann außer Betrieb setzen.
  • Unter diesen Umständen arbeitet die Zelle ausschließlich in einer NAND-Gatterfunktion.
  • Wenn das Signal GCS andererseits nicht vorliegt, ist der Transistor T3 nicht leitend und die Transistoren T1 und T2 werden nun durch die Taktsignale von dem Eingang CK des NAND-Gatters G1 gesteuert, welche einerseits direkt an den Transistor T1 angelegt und andererseits über einen Inverter I4 an den Transistor T2 angelegt werden - zusammen mit dem vorherrschenden Ausgang OP des Gatters G1 zum Übertragungsgatter hin. Die Signale aus dem Ausgang OP, welche nun den Übertragungsgatter (T1 + T2) durchlaufen haben, werden effektiv durch den Speichermechanismus, welcher die Inverter I2 und I3 umfaßt, gespeichert. In diesem Fall arbeitet die Zelle ausschließlich in einer Speicherfunktion bzw. eine Speicherschaltungsfunktion.
  • Der Betrieb der Speicherfunktion und die Steuerung des Übertragungsgatters ist in der nachfolgenden Tabelle zusammengefaßt: Tabelle 1 Übertragungsgatter (T1 + T2) geschlossen offen
  • Falls sich das Eingangssignal CK in einem binären Eins-Zustand befindet und der Übertragungsgatter geschlossen ist, folgt der Speicher (LATCH) (I2 und I3) den Datensignalen am Eingang D. Um jedoch einen Verlust der im Speicher gespeicherten Signale zu verhindern, wenn der Übertragungsgatter gerade geöffnet wird, müssen die Signale an den Übertragungsgatter schnell genug sein, um eine Veränderung des Schaltungszustandes zu bewirken, bevor das Signal am Eingang des Gatters G1 am Speicher (I1 + I2) wirkt. Daher wird ein schnelles Schalten des Speichers (I2 + I3) erreicht aufgrund der kurzen Signalübertragungszeiten der Signale für den Durchgang durch den Übertragungsgatter und durch den NAND-Gatter G1 selbst. Bei der Verwendung dieser Erfindung mit Zellen, die wie zuvor beschrieben im Speichermodus arbeiten und welche außerdem in der Art eines Shift-Registers gekoppelt sind (zwei derartiger Stufen sind bereits als Master-Zelle MC und Slave-Zelle SC gezeigt worden), ist es vorteilhaft, ein invertiertes Ausgangssignal mit Hilfe des Inverters 14 einer vorhergehenden Zelle zu verwenden, welche als invertiertes Takteingangssignal für die Folgen der Zelle dient.
  • Bei einer derartigen Anordnung ist dem Fachmann klar, daß mehrere parallel geschaltete Speicher einen geeigneten Shift-Register ausbilden, der nicht nur eine Verbesserung der Bearbeitungsgeschwindigkeit, sondern auch eine effektivere Ausnützung des Array selbst gewährleistet.

Claims (6)

1. Integrierte Halbleiterschaltung mit einem(r) konfigurierbaren logischen Array bzw. Matrix, das/die in einem Bereich auf der integrierten Schaltung ausgebildet ist und umfaßt:
mehrere diskrete Stellen bzw. Abschnitte (MC, SC), wobei jede Stelle wenigstens einen Eingang und wenigstens einen Ausgang aufweist;
mehrere erste logische Schaltungen (G1, I2) , die individuell an jeder Stelle definiert bzw. ausgebildet sind, wobei jede erste logische Schaltung (G1, I2) nur eine erste einfache logische Funktion ausführen kann;
und ein Signalübertragungssystem zwischen den Ein- und Ausgängen der Stellen, wobei das Signalübertragungssystem mehrere diskrete Verbindungspfade zwischen den Ein- und Ausgängen umfaßt, wobei jeder Verbindungspfad in seinen Leitungszustand elektrisch schaltbar ist, und wobei das Signalübertragungssystem ein begrenztes Signalübertragungssystem ist aufgrund der direkten Verbindungspfade, die sich von jeder Stelle (MC, SC) von wenigstens einem Ausgang von dieser Stelle zu Eingängen einer entsprechenden ersten Gruppe von einigen anderen Stellen und von wenigstens einem Eingang von dieser Stelle zu Ausgängen einer entsprechenden zweiten Gruppe von einigen anderen Stellen erstreckt, und wobei jede erste Gruppe dieser Stelle verschieden ist von der ersten Gruppe jeder anderen Stelle, und wobei jede zweite Gruppe dieser Stelle verschieden ist von der zweiten Gruppe jeder anderen Stelle;
dadurch gekennzeichnet, daß
die erste logische Schaltung (G1, I2) einen ersten logischen Gatter (G1) und einen ersten Inverter (I2) umfaßt, der an einen Ausgang des logischen Gatters (Gl) gekoppelt ist;
das logische Array ferner eine weitere logische Schaltung (C) an jeder diskreten Stelle (MC, SC) umfaßt, wobei die zusätzliche logische Schaltung (C) enthält: einen zweiten Inverter (I3) , der parallel und seitenverkehrt zu dem ersten Inverter (I2) geschaltet ist, wobei der Eingang des ersten Inverters (I2) mit dem Ausgang des zweiten Inverters (I3) verbunden ist, um als ein Speichermechanismus zu dienen; und erste Schaltmittel (T1, T2) , die zwischen dem Ausgang des logischen Gatters (G1) und dem Eingang des ersten Inverters (I2) angeschlossen sind, wobei die ersten Schaltmittel einen Eingang zum Empfangen eines Eingangssignals zum Steuern des Zustandes der ersten Schaltmittel aufweisen;
zweite Schaltmittel (T3) zwischen dem Ausgang des logischen Gatters (G1) und dem Eingang des ersten Inverters (I2) verbunden sind; und
Auswahlsteuermittel (BS) an jeder diskreten Stelle vorgesehen und angeordnet sind, um ein Steuersignal (GCS) an die zweiten Schaltmittel zu liefern, so daß die zweiten Schaltmittel mit dem Steuersignal in einem ersten Zustand leitend sind, so daß die erste logische Schaltung (I1, I2) von selbst arbeitet, um die erste einfache logische Funktion durchzuführen, und das zweite Schaltmittel mit einem Steuersignal in einem zweiten Zustand nicht leitend ist und bewirkt, daß die erste logische Schaltung (I1, I2) in Verbindung mit den ersten Schaltmitteln arbeitet und daß der zweite Inverter (I3) eine Speicherfunktion durchführt.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Schaltmittel (T1, T2) ein Übertragungsgatter ist mit einem ersten und zweiten Transistor (T1, T2), wobei der Übertragungsgatter (T1, T2) zwischen geschlossenen und offenen Betriebszuständen durch eine Eingangssignal steuerbar bzw. schaltbar ist.
3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der logische Gatter jeder logischen Schaltung (G1, I2; C) angeordnet ist, um das Eingangssignal zu empfangen und derart ausgebildet ist, daß die Übertragungszeit des Eingangssignals für den Durchlauf durch den Transmissionsgatter (T1, T2) kürzer ist als die Übertragungszeit für dasselbe Signal für den Durchlauf durch den logischen Gatter (G1), um dadurch ein schnelles Schalten des Übertragungsgatters (G1, G2) zwischen dem geschlossenen und offenen Zustand zu bewirken.
4. Integrierte Halbleiterschaltung nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, daß das zweite Schaltmittel (T3) einen einzigen Transistor (T3) mit einer angeschlossenen Steuerelektrode umfaßt, um das Steuersignal von dem Auswahlsteuermittel (BS) zu empfangen.
5. Integrierte Halbleiterschaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die erste logische Funktion eine NAND Gatter-Funktion ist.
6. Integrierte Halbleiterschaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß eine Vielzahl von individuellen Stellen bzw. Abschnitte, die für die Speicherfunktion konfiguriert sind, in Reihe geschaltet sind, um ein Schieberegister zu bilden.
DE68918413T 1988-12-09 1989-11-22 Integrierte Halbleiterschaltung. Expired - Fee Related DE68918413T2 (de)

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