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JPH02185118A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH02185118A
JPH02185118A JP1317909A JP31790989A JPH02185118A JP H02185118 A JPH02185118 A JP H02185118A JP 1317909 A JP1317909 A JP 1317909A JP 31790989 A JP31790989 A JP 31790989A JP H02185118 A JPH02185118 A JP H02185118A
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gate
logic
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semiconductor integrated
logic circuit
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リチャード　ガイ　クリフ
Kenneth Austin
ケネス　オースチン
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Pilkington Micro Electronics Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、配列可能な論理回路アレー型の電子集積回路
に関する。
（従来の技術及び解決しようとする課題〉本発明は、英
国特許第２１８０３８２号明細書に開示されるような型
の配列可能な論理回路アレーに独自の利点を見出すもの
である。この英国特許では、論理回路アレーは、個別の
場所またはセルのマトリックスからなり、各場所或いは
セルには、単一の論理機能を実行するために適合した論
理回路がある。単一の論理機能は、２−人力ナンドゲー
トによって与えられるのが代表的である。
この型のアレーは、必要な種々の異なる論理機能を実行
するために、種々のナンドゲート配列方法でプログラム
することができる。このような機能の一つは、ランチ機
能として知られており、英国特許第２１８０３８２号の
明細書に開示さている論理アレーでは、ラッチ機能は、
４個のナンドゲートを使用することにより与えられる。
しかし、このものでは、論理アレーが必要とするラッチ
機能が増えると、他の必要な機能に残されるナンドゲー
トが少なくなるという不利益があり、このため、アレー
の全体的効率を減じる結果となる。
本発明の目的は、付加論理回路を各個別の場所の各論理
回路内に提供して、各場所に、より大きなプログラム能
力を持たせることによって不利益を解消し、これにより
アレー全体の活用性を高めることにある。
〈発明の概要〉 本発明によれば、英国特許第２１８０３８２号明細書の
クレーム１に記載されているような配列可能な半導体集
積回路が提供されており、この回路は、個々の場所に複
数の論理回路で形成される区域を有し、前記各論理回路
は、各々制限された単一の論理機能能力を有し、また単
一の論理機能だけを与えられ、論理回路の入出力間の制
限された信号転送系で導通状態に関して各々選択可能な
直接の接続路程を供給し、前記各論理回路の路程は前記
他の複数の論理回路の第一セットの出力から入力に、ま
た第二セットの入力から出力に達し、全てのセット（論
理回路全て）は各々独自である配列可能な半導体集積回
路であって、個々の場所或いはセルに付加論理回路を有
し、前記付加論理回路は、個々の場所又はセルの論理回
路内に配置されて、制御手段によって選択的に制御され
、セルを構成する論理回路及び付加論理回路に第一或い
は第二の異なる単一の論理機能を持たせることを特徴と
する配列可能な半導体集積論理回路である。
付加論理回路は、セル内の論理回路のインバータと並列
且つ背中合わせに配置されたインバータを有して、ラッ
チ機構、第一及び第二のスイッチ手段として機能する。
第一スイッチ手段は、第一及び第二トランジスタからな
る送信ゲートであり、送信ゲートは、前記論理回路から
送信ゲートへの信号入力によって開閉作動状態に制御可
能であることが好ましい。
第二スイッチ手段は、前記制御手段により導通状態が制
御される単一トランジスタからなる。
制御手段は、ゲート制御信号を生成するのが便利である
。ゲート制御信号がある時は、単一トランジスタが導通
状態になり、送信ゲートが短絡して作動しないため、セ
ルは、ナンドゲート機能としてのみ作動する。
ゲート制御信号がない時は、単一トランジスタが、送信
ゲートを開閉作動状態に制御できる非導通状態になるた
め、セルはラッチ回路機能としてのみ作動する。
論理回路は、論理ゲート回路を有し、送信ゲートの開閉
状態間の迅速な切換をさせるために送信ゲートに送る入
力信号の信号過渡時間は、同入力信号による論理ゲート
回路からの出力の過渡時間より短くなるようにしている
。
本発明では、シフトレジスタを形成するようにラッチ回
路機能のために配列される個々のセルの複数縦続が考え
られる。
〈実施例〉 本発明は、以下に述べる実施例及び添付図面により容易
に理解できる。
添付図面では、各セルの構成が便宜的に等しく示されて
いる。二個のセルは、主セル及び従属セルである。
各セルは、インバータ形式の出カバソファ１１更にイン
バータＩ２とともに基本の２−人力ナンドゲ−１−Ｇｌ
を有する。主セルＭＣに関しては、ナンドゲートＧ１の
人力のうちの一方の入力ＣＫが、クロック信号を第一マ
ルチプレクサＭＵＸＩからセルに送るのに対して、他方
の人力りは、データ信号を第二マルチプレクサＭＵＸ２
からセルに送る。
付加論理回路Ｃが、ナンドゲートＧｌと出カバソファ１
１の間に接続される。ビットストアＢＳからの制御信号
を利用して、付加論理回路は、セルのナンド機能をラッ
チ回路機能に変えるように配置される。ビットストアＢ
Ｓはまた、制御信号を、第一マルチプレクサＭＵＸＩ及
び第二マルチプレクサＭＵＸ２へも供給する。
付加論理回路は、回路内で、インバータＩ２と並列に且
つ背中合わせに接続するインバータＩ３を有し、ラッチ
機構を実行するように配置される。更に、インバータＩ
４は、クロック信号を、主セルＭＣの入力ＣＫから従属
セルＳＣのトランジスタＴ２に反転させて送るために設
けられる。
また、付加論理回路には、二個のスイッチ手段が設けら
れており、第一の手段は、送信ゲートを形成するように
並列接続された極性の異なる二個のトランジスタＴＩ及
びＴ２で構成され、第二の手段は、単スイッチとして機
能する単一トランジスタＴ３で構成される。
作動に際して、付加論理回路とともに論理回路を有する
セルのナンドゲート機能として或いはラッチ機能として
作動するかの選択は、ビットストアＢＳから発するゲー
ト制御信号ＧＣ８により制御される。ゲート制御信号Ｇ
Ｃ３がある時は、トランジスタＴ３が導通し、送信ゲー
トを構成するトランジスタＴｌ及びＴ２のスイッチは短
絡して、送信ゲートは作動しない。この状態では、セル
はナンドゲート機能としてのみ作動する。
他方では、ゲート制御信号ＧＣ３がない時は、トランジ
スタＴ３は導通せず、トランジスタＴ１及びＴ２は、ナ
ンドゲートＧ１の入力ＣＫからのクロック信号により制
御される。クロック信号は、一方では、トランジスタＴ
Ｉに直接に送られ、他方では、インバータＩ４を介して
トランジスタＴ２に送られる。ナンドゲートＧ１の有効
な出力ＯＰは、送信ゲートに送られる。出力ＯＰから出
て送信ゲート（Ｔ１＋Ｔ２）を通る信号は、インバータ
■２及びＩ３で構成されるラッチ機構により効果的にラ
ッチされる。この状況では、セルは、ランチ回路機能と
してのみ作動する。
ラッチ機能及び送信ゲート制御の作動を下記表に述べる
。
、表−一」− 入力信号ＣＫが、二進数の１の状態で、送信ゲートが閉
の時は、ラッチ（１２及び１３）は入力りのデータ信号
に従う。しかしながら、送信ゲートが開こうとする際に
、ラッチに蓄えられた信号が失われるのを防ぐためには
、送信ゲートへの信号は、ナンドゲートＧ１の入力時点
の信号が、ラッチ（■２＋１３）で有効となる前に、ス
イッチ変換をさせるのに十分な速さでなければならない
。このように、ラッチ（１２＋１３）の迅速な切換は、
送信ゲートに送る信号の過渡時間をナンドゲートを介す
るより短くすることによって達成できる。ここに記載さ
れているようなラッチモードで作動し且つシフトレジス
タ（主セル及び従属セルとして示される二段階の）様式
で接続されるセルを有する本発明を利用すると、インバ
ータＩ４を介した反転出力を第１のセルから第２のセル
に反転クロック入力として送るために使用するのに便利
である。
このような配置で、多くのラッチの縦続使用が、動作速
度を増大するだけでなく、アレーのより効果的な利用に
も役立つ適宜なシフトレジスタを形成することは、当技
術分野の通常の知識を有する者には明らかである。
【図面の簡単な説明】
図面は、本発明による各々論理回路を有する二個のセル
の概要図である。

Claims (8)

    【特許請求の範囲】
  1. （１）個々の場所に複数の論理回路で形成される区域を
    有し、前記各論理回路は、各々制限された単一の論理機
    能能力を有し、また単一の論理機能だけを与えられ、論
    理回路の入出力間の制限された信号転送系で導通状態に
    関して各々選択可能な直接の接続路程を供給し、前記各
    論理回路の路程は前記他の複数の論理回路の第一セット
    の出力から入力に、また第二セットの入力から出力に達
    し、全てのセット（論理回路全て）は各々独自である配
    列可能な半導体集積回路であって、個々の場所或いはセ
    ルに付加論理回路を有し、前記付加論理回路は、個々の
    場所又はセルの論理回路内に配置されて、制御手段によ
    って選択的に制御され、セルを構成する論理回路及び付
    加論理回路に第一或いは第二の異なる単一の論理機能を
    持たせることを特徴とする半導体集積回路。
  2. （２）付加論理回路が、セル内の論理回路のインバータ
    と並列且つ背中合わせに配置されたラッチ機構として機
    能するインバータ、第一スイッチ手段及び第二スイッチ
    手段とを有することを特徴とする請求項１記載の半導体
    集積回路。
  3. （３）第一スイッチ手段が、第一及び第二トランジスタ
    からなる送信ゲートであり、送信ゲートは前記論理回路
    から送信ゲートへの信号入力によって開閉作動状態に制
    御可能であることを特徴とする請求項２記載の半導体集
    積回路。
  4. （４）第二スイッチ手段が、前記制御手段により導通状
    態が制御される単一トランジスタからなることを特徴と
    する請求項２または３のいずれか１つに記載の半導体集
    積回路。
  5. （５）制御手段が、ゲート制御信号を生成し、ゲート制
    御信号がある時は、単一トランジスタが導通状態になり
    、送信ゲートが短絡して作動せず、セルはナンドゲート
    機能としてのみ作動することを特徴とする請求項４記載
    の半導体集積回路。
  6. （６）制御手段が、ゲート制御信号を生成し、ゲート制
    御信号がない時は、単一トランジスタが送信ゲートを開
    閉作動状態に制御できる非導通状態になり、セルは、ラ
    ッチ回路機能としてのみ作動することを特徴とする請求
    項４記載の半導体集積回路。
  7. （７）論理回路が、論理ゲート回路を有し、前記論理ゲ
    ート回路は、送信ゲートの開閉状態間の迅速な切換をさ
    せるために送信ゲートに送る入力信号の過渡時間が、同
    入力信号による論理ゲート回路からの出力の過渡時間よ
    り短いように配置されたことを特徴とする請求項６記載
    の半導体集積回路。
  8. （８）ラッチ回路機能のために配列された複数の個々の
    セルがシフトレジスタを形成するように縦続されたこと
    を特徴とする請求項６または７のいずれか１つに記載の
    半導体集積回路。
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EP (1) EP0372749B1 (ja)
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CN (1) CN1022077C (ja)
AT (1) ATE112114T1 (ja)
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DE (1) DE68918413T2 (ja)
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