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Die Erfindung betrifft eine Speichereinheit, die eine Vielzahl von
Speicherzellen eines sog. statischen oder dynamischen RAM-Speichers enthält, die unter
anderem mit einem Eingang zur Einheitenauswahl und einem Paralleleingang für
mehrere Bits für die an die Einheit angelegten Adreßdaten ausgestattet ist, und die mit
Speicherzellen-Auswahlschaltungen sowie mit Adreß-Eingangspufferschaltungen
versehen ist, die für jedes Eingangsbit ein Paar Ausgangsanschlüsse aufweisen, an
denen im Schreib- oder Lesebetrieb zwei zueinander komplementäre Signale anliegen
und wobei die genannten Pufferschaltungen Mittel enthalten, damit diese beiden Signale
denselben signifikanten Zustand innerhalb eines Anschlußpaares, sowie von einem Paar
zum nächsten, aufweisen, wenn am Einheiten-Auswahleingang ein Abwahlsignal anliegt.
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Aus dem Dokument US-4 412 309 ist bekannt, daß ein elektrisch
löschbarer und programmierbarer sog. "EEPROM-Speicher" mit Schaltungen dergestalt
versehen werden kann, daß sämtliche Ausgangssignale denselben signifikanten Zustand
aufweisen, wenn am Einheiten-Auswahleingang ein Abwahlsignal anliegt. Wenn die
beiden Ausgangssignale denselben signifikanten Zustand haben, so können mehrere
Zeilen oder Spalten gleichzeitig programmiert werden. Daraus ergibt sich eine
geringerer Zeitbedarf für die Programmierung. Diese Zeiteinsparung ist bei einem
EEPROM-Speicherbaustein notwendig, da ohne sie der Zeitaufwand für die
Programmierung des Speichers relativ lang ist (mehrere Sekunden), im Vergleich zum
Zeitbedarf für das Auslesen des Speicherinhalts. Bei dieser Speichereinheit wird das
Einheiten-Auswahlsignal (in der engl. Fachsprache: "chip enable" oder "chip select")
einerseits an die Pufferschaltung gelegt und andererseits auch an die Mehrzahl der
Decodierschaltungen der Speichereinheit, praktisch so, wie wenn es sich um ein
zusätzliches Adreßbit handelte.
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Im Falle von schnelleren Speichern, die mit hoher Geschwindigkeit
beschreibbar (d. h. programmierbar) sind, scheint eine Verkürzung des
Programmierzeitaufwandes nicht notwendig. Dabei werden andere Ziele, wie z. B. die
Verbesserung der Testbarkeit, die Verringerung der Verlustleistung usw
. . . verfolgt. Bei
dieser Gelegenheit läßt sich allerdings auch eine Erhöhung der Geschwindigkeit
erreichen. Unter anderem ist eine Aufgabe der Erfindung auch die Verringerung der
Leistungsaufnahme und die Verbesserung der Testbarkeit. Die Erfindung beruht dabei
auf dem folgenden Gedanken: wenn ein Adreßdecodierer eine Leitung auswählt, sobald
an seinen Eingängen ein Satz von komplementären Signal-Paaren anliegt, so kann man
auch den anderen Zustand ausnutzen, wenn nämlich an den Paaren gleiche Signale
anliegen.
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Ein erfindungsgemäßer Speicher ist daher dadurch gekennzeichnet, daß
Auswahlschaltungen Mittel enthalten, um keine Zelle auszuwählen, wenn die beiden
genannten Signale denselben signifikanten Zustand aufweisen.
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Da es zwei Fälle gibt, in denen die beiden Signale gleich sein können, ist
es von Vorteil einen zusätzlichen sog. "allgemeinen Schreibeingang" vorzusehen, der
das gleichzeitige Beschreiben einer Vielzahl von Speicherzellen ermöglicht, sowie die
Pufferschaltung mit Mitteln zu versehen, damit die beiden genannten Signale innerhalb
eines Paares, aber auch von einem Paar zum anderen, alle denselben signifikanten
Zustand aufweisen, wenn der allgemeine Schreibeingang aktiviert ist, wobei dieser
Zustand demjenigen Zustand, der bei Vorliegen eines Abwahlsignals auftritt,
entgegensetzt ist, und die Auswahlschaltungen mit Mitteln zu versehen, damit alle
Zellen ausgewählt werden, wenn die beiden genannten Signale denselben signifikanten
Zustand aufweisen, der demjenigen Zustand, der bei Vorliegen eines Abwahlsignals
auftritt, entgegengesetzt ist.
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Die erfindungsgemäße Speichereinheit hat zahlreiche Vorteile, die ebenso
wie die Ausführung der Erfindung anhand der Zeichnung, die nicht-einschränkende
Ausführungsbeispiele darstellt, im folgenden näher beschrieben werden. Es zeigen:
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Fig. 1 ein Blockschaltbild mit der allgemeinen Organisationsstruktur
einer Speichereinheit,
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Fig. 2 ein Beispiel einer Adressierschaltung, die die Ausgangssignale der
Adreßeingangs-Pufferschaltung verarbeitet,
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Fig. 3 ein Beispiel einer Adressierschaltung, die auf der Grundlage von
Schaltungen der Art, wie in Fig. 2 dargestellt, arbeitet,
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Fig. 4 das Blockschaltbild der Ausführungsform einer
erfindungsgemäßen Adreßeingangs-Pufferschaltung,
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Fig. 5 ein Detailschaltbild eines der Elemente 24 oder 26 aus Fig. 4.
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Die Arbeitsspeichereinheit mit direktem Zugriff gemäß Fig. 1 ist im
vorliegenden Beispiel in komplementärer MOS-Technologie (CMOS-Technologie)
ausgeführt und enthält vier Untereinheiten 10, die jeweils eine Vielzahl von
Speicherzellen enthalten. Die Untereinheiten-Auswahlschaltung 11 wählt entsprechend
dem Wert von zwei der am Eingang anliegenden TTL-Adreßbits eine der vier
Untereinheiten aus. Jede Untereinheit ist ihrerseits in 16 Blöcke unterteilt, die
entsprechend dem Wert von vier der am Eingang anliegenden TTL-Adreßbits mittels
der mit Z bezeichneten Variable ausgewählt werden. Die einzelnen Speicherzellen in
jedem der sechzehn Blöcke werden durch ihre Koordinaten X und Y adressiert.
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Jede der Auswahlschaltungen Z, X und Y ist dabei gleich aufgebaut: sie
enthält eine Adreßeingangs-Pufferschaltung i/p, jeweils bezeichnet mit 14, 7 und 4, eine
Vordecodierschaltung, jeweils bezeichnet mit 13, 8 und 5, sowie eine
Zeilenauswahlschaltung, jeweils bezeichnet mit 12, 9 und 6.
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Ein Einheiten-Auswahlsignal CS kommt über Eingang 1 zur
Pufferschaltung 2 und gelangt anschließend über die Verbindungen 3 und 38 an die
verschiedenen Schaltungen der Einheit. Der vorstehend beschriebene allgemeine Aufbau
einer Speichereinheit dient lediglich zum besseren Verständnis und soll unter anderem
die Beschreibung der Vorteile der Erfindung verdeutlichen.
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Jede der weiter unten näher beschriebenen Adreßeingangs-
Pufferschaltungen 4, 7, 14 besitzt einen Paralleleingang für die an der Speichereinheit
anliegenden Adreßbits, sowie für jedes dieser Bits ein Anschlußpaar, an dem im
normalen Lese- oder Schreibbetrieb zwei komplementäre Signale anliegen. Die beiden
komplementären Signale A, bzw. B, usw. werden jeweils an Elemente der
Vordecodierschaltung gelegt, so wie in Fig. 2 abgebildet (Elemente, die in den
Blöcken 13, 8 und 5 der Fig. 1 enthalten sind). Dabei handelt es sich um ein
Auswahlelement nach dem Demultiplexer-Prinzip, das entsprechend dem Wert von zwei
Eingangsbits A und B, sowie der beiden zugehörigen Komplementärbits und , eine
aus vier Leitungen auswählt. Diese Schaltung enthält vier NAND-Gatter, deren
Eingangspaare jeweils mit A,B , A, , , B und , verbunden sind und deren
Ausgänge jeweils eine der auszuwählenden Leitungen 36 darstellen. Wie leicht
nachzuprüfen, wird für jede der vier möglichen Kombinationen aus den Signalen A und
B und deren Komplement jeweils nur eine Leitung ausgewählt (mit einem niedrigen
Logikpegel).
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Um sechzehn Leitungen auszuwählen, benutzt die Schaltung von Fig. 3
ein Element 21 der Art, wie in Fig. 2 abgebildet, mit den zwei Eingängen A und B,
sowie ein zweites identisches Element 22 mit den zwei Eingängen C und D. Es gibt also
zwei Gruppen von jeweils vier Leitungen 36A und 36B, aus denen jeweils eine Leitung
(niedriger Pegel) ausgewählt wird. Mit diesen Leitungen sind sechzehn NOR-Gatter
verbunden, von denen aus Gründen der Übersichtlichkeit in der Figur nur die beiden
Gatter 19 und 20 abgebildet sind. Zwei Eingänge dieser sechzehn Gatter sind jeweils
mit einer Leitung einer der beiden Gruppen 36 verbunden, wobei selbstverständlich die
Gatter 19, 20 usw. jeweils mit einem anderen Leitungspaar verbunden sind. Im
normalen Lese- oder Schreibbetrieb ist somit nur jeweils ein Ausgang der NOR-Gatter
auf hohem Logikpegel. Diese Schaltung verdeutlicht beispielsweise den Inhalt des
Elements 12 in Fig. 1, das einen aus sechzehn Blöcken auswählt.
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Die X- und Y-Schaltungen 9 und 6 beruhen auf demselben Prinzip, mit
entsprechend komplexeren Auswahlschaltungen, um in jedem Block eine Leitung X und
eine Leitung Y auszuwählen. Eine solche Erweiterung der Auswahlschaltungen ist leicht
vorstellbar: indem man zum Beispiel die Schaltung nach Fig. 2 mit NAND-Gattern mit
jeweils drei Eingängen und drei Ausgängen A, B und C ausstattet, läßt sich die
Auswahl einer von acht Leitungen in Abhängigkeit von drei Eingangsbits realisieren.
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Als Ausführungsvariante kann man sich auch den Aufbau der Schaltung
nach Fig. 2 mit NOR-Gattern vorstellen, so daß die eine ausgewählte Leitung den
hohen Pegel erhalten würde, und die Schaltung nach Fig. 3 würde dann mit NAND-
Gattern oder UND-Gattern aufgebaut.
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Die Schaltung nach Fig. 3 entspricht dem bekannten Stand der Technik:
das Einheitenauswahlsignal gelangt an jedes der sechzehn Gatter 19, 20 usw. der
Fig. 3 und ebenso an alle ähnlichen Gatter der nicht abgebildeten anderen
Auswahlschaltungen, so daß sämtliche Leitungen abgewählt wurden (um weniger Strom
zu verbrauchen), auch wenn weiterhin eine Adresse am Eingang der Speichereinheit
anlag (wenn =1 ist, werden alle Ausgänge der Gatter 19, 20 usw. auf 0 gesetzt).
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Erfindungsgemäß sind die Pufferschaltungen 4, 7, 14 so mit Mitteln
ausgestattet, daß die beiden Signale A, jeweils denselben hohen oder niedrigen
Zustand annehmen, daß auch die beiden Signale B, denselben Zustand annehmen,
ebenso wie alle weiteren Signalpaare, wenn am Eingang der Speichereinheit ein
Abwahlsignal vorliegt, d. h. im vorliegenden Fall, wenn Signal CS=0 ist.
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Im Beispiel nach Fig. 2, bei dem die Vordecodierschaltung mit NAND-
Gattern realisiert wird, muß der Zustand der Signalpaare A, und B, usw. jeweils
der niedrige Zustand sein. Dann ist keine Leitung ausgewählt und samtliche Gatter 15
bis 18 sind mit ihren Ausgängen im hohen Zustand. Im Falle der Variante mit der aus
NOR-Gattern realisierten Vordecodierschaltung müssen die Signalpaare A, und B,
usw. jeweils im hohen Zustand sein. Es sind dann sämtliche Ausgänge der NOR-Gatter
im niedrigen Zustand und keine Leitung ist ausgewählt. Daraus folgt selbstverständlich,
daß auch keine der Leitungen 37 in Fig. 3 ausgewählt ist und insofern kann auf das
Verbinden aller NOR-Gatter mit dem Anschluß nach Fig. 3 verzichtet werden. Die
Verbindungen 38 der Fig. 1 entfallen folglich.
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Daraus ergibt sich ein doppelter Vorteil: die Topographie wird
vereinfacht, da eine Verbindung, die zahlreiche Punkte versorgt, entfällt, und weiterhin
benötigt jedes der Gatter 19, 20 usw. einen Eingang weniger und ist auf einer kleineren
Fläche herstellbar und arbeitet daher viel schneller (weniger parasitäre Kapazitäten).
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Wenn weiterhin nach dem früheren Stand der Technik eine Adresse
geändert wurde, solange die Speichereinheit angewählt war, gelangte das CS-Signal
über die Verbindung 38 (siehe Fig. 1) sofort zu den Elementen 6, 9 und 12. Die
Adreßauswahlschaltungen greifen dann auf Hilfsschaltungen zu und die Adreßauswahl
erfolgt daher mit einer kleinen Verzögerung gegenüber dem Signal CS. Während dieser
Verzögerung kann es vorkommen, daß eine falsche Adresse benutzt wird und
demzufolge an den Ausgang falsche Daten geliefert werden. Um dies zu verhindern,
wurde in der Verbindung 38 eine Verzögerungsschaltung eingefügt. Erfindungsgemäß
gibt es diese Verzögerung nun nicht mehr, und die Schaltung wird dadurch schneller.
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Ein weiterer Vorteil liegt darin, daß bei einer Adreßänderung während der
Abwahl in den Schaltungen 5, 6, 8, 9, 13 und 12 bis zur nächstfolgenden Anwahl
überhaupt nichts abläuft, während nach dem früheren Stand der Technik hierbei Strom
verbraucht wurde (in der CMOS-Technologie benötigen Zustandsänderungen Energie).
Bei der nachfolgenden Wieder-Anwahl muß darüberhinaus nur eine der A- bzw. -
Leitungen den Zustand ändern, um ein Adreßbit zu verändern, während in der früheren
Technik beide Leitungen den Zustand ändern mußten. Diese Tatsache ergibt einen
weiteren Vorteil: da sich die Anzahl Gatter, die im Falle einer Adreßänderung
umschalten müssen, halbiert, ist die Stromaufnahme bei solchen Zustandswechseln
geringer und die dadurch hervorgerufenen Spannungseinbrüche (Masse oder
Betriebsspannung) sind schwächer. Die Betriebssicherheit der Speichereinheit wird
folglich größer.
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Die Zuverlässigkeit der Schaltung wird weiterhin dadurch verbessert, daß
sich in den Gattern 19, 20 usw. weniger Transistoren befinden.
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Es gibt auch weniger Konfliktsituationen zwischen Signalen, von denen
eines zwingend früher als das andere vorliegen muß. Im Falle von durch Streuungen im
Herstellungsverfahren hervorgerufenen Abweichungen in den physikalischen
Eigenschaften des Schaltkreises führt dies zu weniger kritischen Situationen, die
gegebenenfalls Funktionsstörungen nach sich ziehen können.
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Neben dem Zustand A= =0, dessen Verwendung oben beschrieben
wurde, gibt es selbstverständlich die Zustände A=1 und =0 bzw. A=0 und =1, die
die normalen Zustände beim Schreib- und Lesebetrieb der Speichereinheit sind und
jeweils den Zustand eines Adreßbits darstellen. Möglich ist auch der "anormale"
Zustand A= =1. Dieser kann vorteilhaft für eine bestimmte Funktion ausgenutzt
werden. Zu diesem Zweck besitzt die Speichereinheit einen gesonderten Eingang für
"allgemeines Schreiben", der das gleichzeitige Beschreiben einer Vielzahl von
Speicherzellen erlaubt. Dieser Eingang ist vollkommen ähnlich aufgebaut wie der CS-
Eingang mit einer Eingangspufferschaltung 40 und einer Verbindung 41 zu allen
Adreßeingangs-Pufferschaltungen 4, 7, 14.
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Jede dieser Pufferschaltungen ist mit Mitteln versehen, um die Signalpaare
A, bzw. B, usw . . . jeweils in denselben und demjenigen der Abwahl
entgegengesetzten logischen Zustand zu versetzen, wenn der allgemeine Schreibeingang
aktiviert wird. Im vorliegenden Fall wäre dies der Zustand A= =1 bei dem dann alle
den Speicherzellen entsprechenden Leitungen aktiviert wären. Dadurch können alle
Speicherzellen gleichzeitig beschrieben werden, was beispielsweise das gleichzeitige
vollständige Rücksetzen der gesamten Speichereinheit erlaubt.
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Fig. 4 zeigt eine bevorzugte Ausführungsform für eine Adreßeingangs-
Pufferschaltung, die einem Adreßbit entspricht. Legischerweise enthalten die
Schaltungen 4, 7 und 14 der Fig. 1 jeweils so viele Schaltungen nach Fig. 4 wie
parallele Bits an ihren Eingängen eintreffen.
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Ein Adreßbit, zum Beispiel mit sog. TTL-Pegel (niedriger Pegel:
0,8 Volt, hoher Pegel: 2,4 Volt) gelangt an einen TTL-Eingang des NAND-Gatters 23,
während das CS-Signal an dessen anderen Eingang gelangt. Der Ausgang dieses
NAND-Gatters 23 ist mit einem Eingang des Elements 24 verbunden. Die beiden
Elemente 24 und 26 sind dabei identisch, ihre jeweils drei Eingänge sind jedoch nicht
austauschbar. In der Zeichnung gelangt das CS-Signal jeweils auf den mittleren Eingang
der Elemente 24 und 26 und das Signal BWR für allgemeines Schreiben wird an den
unteren Eingang in der Zeichnung gelegt. Der Ausgang des Elements 24 liegt am laut
Zeichnung oberen Eingang des Elements 26. Schließlich liefern die Ausgänge der
Elemente 24 und 26 über die jeweils nachgeschalteten Invertierer 25 bzw. 27 die
Signale A bzw. .
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Die gepunktet eingezeichnete Leitung 42 symbolisiert eine Rückkopplung,
die einen Hysterese-Effekt bewirkt, und gehört nicht zur vorliegenden Erfindung.
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Die Fig. 5 stellt eines der beiden identischen Elemente 24 oder 26 der
Fig. 4 dar. Die Bezeichnungen X, CS und BWR kennzeichnen dabei die oben mit
"oberem", "mittlerem" und "unterem" Eingang bezeichneten Eingänge.
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Es handelt sich dabei um ein NAND-Gatter mit den Eingängen X und CS,
das in bekannter Weise aufgebaut ist aus den P-Kanal-Transistoren 29 und 31, die
parallel zwischen Versorgungsspannung VDD und Ausgang OUT liegen, sowie aus den
beiden in Reihe zwischen Masse und Ausgang geschalteten N-Kanal-Transistoren 32 und
34. Hier sind jedoch zwei weitere Transistoren, die vom BWR-Signal angesteuert
werden, eingefügt:
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- ein P-Kanal-Transistor 30 in Reihe mit Transistor 29,
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- und ein N-Kanal-Transistor 35 in Reihe mit N-Kanal-Transistor 33, der seinerseits
zwischen Ausgang OUT und Masse liegt und von Signal CS angesteuert wird.
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Es läßt sich nun folgendes feststellen:
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- wenn CS=0 wird OUT=1, unabhängig vom Zustand von X oder BWR,
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- wenn CS=1 und BWR=X=0, wird ebenfalls OUT=1,
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- wenn CS=1 und X=1 oder wenn CS=1 und BWR=1, wird OUT=0,
unabhängig vom Zustand des dritten Eingangs.
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Bei Anwendung dieser Ergebnisse auf die Schaltung nach Fig. 4 läßt sich
folgendes feststellen:
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- wenn CS=0 wird A= =0, unabhängig vom Zustand von BWR oder TTL,
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- wenn CS=1 und BWR=1, wird A= =1, unabhängig vom Zustand von TTL,
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- wenn CS=1 und BWR=0, werden A und komplementär und A=TTL.
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Die Schaltung nach Fig. 4 ist also ein Mittel, um für die Signale A und
die erfindungsgemäßen Zustände zu erzeugen.
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Soll die Erfindung lediglich für ein CS-Signal, ohne Vorliegen eines
BWR-Signals, benutzt werden, reicht es aus, jedes Element 24 bzw. 26 durch ein
einfaches NAND-Gatter mit zwei Eingängen zu ersetzen, wobei diese Eingänge wie die
oben als "obere" und "mittlere" bezeichneten Eingänge der Elemente 24 und 26
beschaltet werden.