DE60225487T2

DE60225487T2 - Benutzergeräte (UE) mit einer hybriden parallelen-seriellen Busschnittstelle

Info

Publication number: DE60225487T2
Application number: DE60225487T
Authority: DE
Inventors: Joseph Chalfont GREDONE; Alfred Plymouth Meeting STUFFLET; Timothy A. Collegeville AXNESS
Original assignee: InterDigital Technology Corp
Current assignee: InterDigital Technology Corp
Priority date: 2001-11-21
Filing date: 2002-11-18
Publication date: 2009-03-26
Anticipated expiration: 2022-11-19
Also published as: KR20050107308A; CA2467851A1; ES2287339T3; US7752482B2; TW592413U; KR100623472B1; TW200304072A; AR037576A1; US20080268800A1; TW201002000A; TW200947219A; TW200419360A; US20030105893A1; KR20090077833A; CA2614598A1; TWI325111B; KR20040053332A; KR100983569B1; US6829718B2; WO2003047114A1

Description

Hintergrund
Die Erfindung betrifft Busdatenübertragungen. Insbesondere betrifft die Erfindung die Verringerung der Anzahl von Leitungen, die verwendet werden, um Busdaten zu übertragen.
Ein Beispiel für einen Bus, der verwendet wird, um Daten zu übertragen, ist in 1 gezeigt. 1 ist eine Darstellung von Empfangs- und Sendeverstärkungssteuerungen (GCs) 30, 32 und einer GC-Steuerung 38 für die Verwendung in einem drahtlosen Kommunikationssystem. Eine Kommunikationsstation, wie etwa eine Basisstation oder ein Benutzergerät, sendet (TX) und empfängt (RX) Signale. Um die Verstärkung dieser Signale zu steuern, so daß sie innerhalb der Betriebsbereiche anderer Empfangs-/Sendekomponenten sind, stellen die GCs 30, 32 die Verstärkung auf den RX- und TX-Signalen ein.
Um die Verstärkungsparameter für die GCs 30, 32 zu steuern, wird eine GC-Steuerung 38 verwendet. Wie in 1 gezeigt, verwendet die GC-Steuerung 38 einen Leistungssteuerungsbus, wie etwa einen Bus 34, 36 mit sechzehn Leitungen, um einen Verstärkungswert für die TX- 36 und RX-Signale 34 zu senden, wie etwa acht Leitungen für jedes. Obwohl die Leistungssteuerungsbusleitungen 34, 36 eine schnelle Datenübertragung zulassen, erfordert dies entweder viele Kontakte auf den GCs 30, 32 und der GC-Steuerung 38 oder viele Verbindungen zwischen den GCs 30, 32 und der GC-Steuerung 38 auf einer integrierten Schaltung (IC), wie etwa einer anwendungsspezifischen IC (ASIC). Die Erhöhung der Anzahl von Anschlüssen erfordert zusätzlichen Leiterplattenplatz und Verbindungen. Die Erhöhung der IC-Verbindungen verwendet wert vollen IC-Platz. Die große Anzahl von Anschlüssen oder Verbindungen kann die Kosten eines Busses abhängig von der Implementierung erhöhen.
Folglich ist es wünschenswert, andere Datenübertragungsansätze zu haben.
„3606 – Digitally Controlled Programmable Gain Instrumentation Amplifier", Oktober 1983, GURR-BROWN Corp., Tucson, Arizona, USA, offenbart einen Verstärker, dessen Verstärkung durch ein digitales 4-Bit-Wort gesteuert wird, das an einen 4-Leitungseingang D₀–D₃ angelegt wird.
„DS90CR211/DS90CR212 21-Bit Channel Link", National Semiconductor, offenbart einen Sender, der 21 Bit Eingangsdaten in drei Datenströme umwandelt, und einen Empfänger, der die Datenströme in 21 Bit zurück umwandelt.
Zusammenfassung
Eine hybride parallele/serielle Busschnittstelle hat eine Datenblock-Demultiplexvorrichtung. Die Datenblock-Demultiplexvorrichtung hat einen Eingang, der konfiguriert ist, um einen Datenblock zu empfangen. Ein Parallel-Seriell-Wandler wandelt das Halbbyte in serielle Daten um. Eine Leitung überträgt die seriellen Daten jedes Halbbytes. Ein Seriell-Parallel-Wandler wandelt die seriellen Daten jedes Halbbytes um, um dieses Halbbyte wiederherzustellen. Eine Datenblock-Rekonstruktionsvorrichtung kombiniert die wiederhergestellten Halbbytes in den Datenblock. Die Erfindung betrifft ein Verstärkungssteuerungssystem zum Einstellen einer Verstärkung einer Verstärkungssteuerungsvorrichtung, wie in dem unabhängigen Anspruch 1 definiert.
Kurze Beschreibung der Zeichnung(en)
1 ist eine Darstellung einer RX- und TX-GC und einer GC-Steuerung.
2 ist ein Blockdiagramm einer hybriden parallelen/seriellen Busschnittstelle.
3 ist ein Flußdiagramm zum Übertragen von Datenblöcken unter Verwendung einer hybriden parallelen/seriellen Busschnittstelle.
4 stellt das Demultiplexen eines Blocks in ein höchstwertiges und niederwertigstes Halbbyte dar.
5 stellt das Demultiplexen eines Blocks unter Verwendung von Datenverschachtelung dar.
6 ist ein Blockdiagramm einer bidirektionalen hybriden parallelen/seriellen Busschnittstelle.
7 ist ein Diagramm einer Implementierung einer bidirektionalen Leitung.
8 ist ein Zeitsteuerungsdiagramm, das Startbits darstellt.
9 ist ein Blockdiagramm einer funktionssteuerbaren hybriden parallelen/seriellen Busschnittstelle.
10 ist ein Zeitsteuerungsdiagramm von Startbits für eine funktionssteuerbare hybride parallele/serielle Busschnittstelle.
11 ist eine Tabelle einer Implementierung von Startbits, die Funktionen anzeigen.
12 ist ein Blockdiagramm einer zielsteuernden hybriden parallelen/seriellen Busschnittstelle.
13 ist eine Tabelle einer Implementierung von Startbits, die Ziele anzeigen.
14 ist eine Tabelle einer Implementierung von Startbits, die Ziele/Funktionen anzeigen.
15 ist ein Blockdiagramm einer ziel-/funktionsgesteuerten hybriden parallelen/seriellen Busschnittstelle.
16 ist ein Flußdiagramm für Startbits, die Ziele/Funktionen anzeigen.
17 ist ein Blockdiagramm für eine hybride parallele/serielle Busschnittstelle mit positiver und negativer Taktflanke.
18 ist ein Zeitsteuerungsdiagramm für eine hybride parallele/serielle Busschnittstelle mit positiver und negativer Taktflanke.
19 ist ein Blockdiagramm eines 2-Leitungs-GC/GC-Steuerungsbusses.
20 ist ein Blockdiagramm eines 3-Leitungs-GC/GC-Steuerungsbusses.
Detaillierte Beschreibung der bevorzugten Ausführungsform (en)
2 ist ein Blockdiagramm einer hybriden parallelen/seriellen Busschnittstelle, und 3 ist ein Flußdiagramm der hybriden parallelen/seriellen Busschnittstellen-Datenübertragung. Ein Datenblock soll über die Schnittstelle i 44 von dem Knoten 1 50 zu dem Knoten 2 52 übertragen werden. Eine Datenblock-Demultiplexvorrichtung 40 empfängt den Block und demultiplext ihn für die Übertragung über i Datenübertragungsleitungen 44 in i Halbbytes (56). Der Wert für i basiert auf einem Kompromiß zwischen der Anzahl der Verbindungen und der Übertragungsgeschwindigkeit. Ein Ansatz zur Bestimmung von i ist, zuerst eine maximale Latenz zu bestimmen, die zum Übertragen des Datenblocks zulässig ist. Basierend auf der zulässigen maximalen Latenz wird eine minimale Anzahl von Leitungen bestimmt, die erforderlich ist, um den Block zu übertragen. Unter Verwendung der minimalen Anzahl von Leitungen werden die Leitungen, die zum Übertragen der Daten verwendet werden, derart ausgewählt, dass sie zumindest das Minimum sind. Die Leitungen 44 können die Anschlüsse und ihre zugehörigen Verbindungen auf einer Leiterplatte oder Verbindungen auf einer IC sein. Ein Ansatz zum Demultiplexen in Halbbytes teilt den Block in ein höchstwertiges bis ein niederwertigstes Halbbyte. Zur Veranschaulichung für eine Acht-Bit-Block-Datenübertragung über zwei Leitungen, wie in 4 gezeigt, wird der Block in ein höchstwertiges Vier-Bit-Halbbyte und ein niederwertigstes Vier-Bit-Halbbyte gedemultiplext.
Ein anderer Ansatz verschachtelt den Block über die i Halbbytes. Die ersten i Bits des Blocks werden das erste Bit in jedem Halbbyte. Die zweiten i Bits werden das zweite Bit in jedem Halbbyte und so weiter bis zu den letzten i Bits. Zur Veranschaulichung für einen Acht-Bit-Block über zwei Verbindungen, wie in 5 gezeigt, wird das erste Bit auf das erste Bit des Halbbytes eins abgebildet. Das zweite Bit wird auf das erste Bit des Halbbytes zwei abgebildet. Das dritte Bit wird auf das zweite Bit des Halbbytes eins abgebildet und so weiter, bis das letzte Bit auf das letzte Bit des Halbbytes zwei abgebildet ist.
Jedes Halbbyte wird an einen entsprechenden von i Parallel-Seriell- (P/S-) Wandlern 42 gesendet (58), von parallelen Bits in serielle Bits umgewandelt und seriell über seine Leitung übertragen (60). An dem entgegengesetzten Ende jeder Leitung ist ein Seriell-Parallel- (S/P-) Wandler 46. Jeder S/P-Wandler 46 wandelt die übertragenen seriellen Daten in ihr ursprüngliches Halbbyte um (62). Die i wiederhergestellten Halbbytes werden von einer Datenblock-Rekonstruktionsvorrichtung 48 verarbeitet, um den ursprünglichen Datenblock zu rekonstruieren (64).
In einem anderen bidirektionalen Ansatz werden die i Verbindungen verwendet, um Daten, wie in 6 gezeigt, in beide Richtungen zu übertragen. Informationsdaten können in beide Richtungen übertragen werden, oder Informationen können in eine Richtung und eine Quittung in die andere Richtung gesendet werden. Ein Datenblock für die Übertragung von dem Knoten 1 50 zu dem Knoten 2 52 wird von der Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 66 empfangen. Die Demultiplex- und Rekonstruktionsvorrichtung 66 demultiplext den Block in i Halbbytes. i P/S-Wandler 68 wandeln jedes Halbbyte in serielle Daten um. Ein Satz von Multiplexern (MUXs)/DEMUXs 71 koppelt jeden P/S-Wandler 68 mit einer entsprechenden der i Leitungen 44. An dem Knoten 2 52 verbindet ein anderer Satz von MUXs/DEMUXs 75 die Leitungen 44 mit einem Satz von S/P-Wandlern 72. Die S/P-Wandler 72 wandeln die empfangenen seriellen Daten jedes Halbbytes in die ursprünglich übertragenen Halbbytes um. Die empfangenen Halbbytes werden durch die Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 76 in den ursprünglichen Datenblock wiederhergestellt und als der empfangene Datenblock ausgegeben.
Für die von dem Knoten 2 52 an den Knoten 1 50 übertragenen Blöcke wird ein Datenblock von der Demultiplex- und Rekonstruktionsvorrichtung 76 empfangen. Dieser Block wird in Halbbytes gedemultiplext, und die Halbbytes werden an einen Satz von P/S-Wandlern 74 gesendet. Die P/S-Wandler 74 wandeln jedes Halbbyte für die Übertragung über die i Leitungen 44 in das serielle Format um. Ein Knoten-2-Satz von MUXs/DEMUXs 75 koppelt die P/S-Wandler 74 mit den i Leitungen 44, und ein Knoten-1-Satz von MUXs/DEMUXs 71 koppelt die Leitungen 44 mit i S/P-Wandlern 70. Die S/P-Wandler 70 wandeln die übertragenen Daten in ihre ursprünglichen Halbbytes um. Die Datenblock-Demultiplex- und Rekonstruktionsvorrichtung 66 rekonstruiert den Datenblock aus den empfangenen Halbbytes, um den empfangenen Datenblock auszugeben. Da Daten gleichzeitig nur in eine Richtung gesendet werden, arbeitet diese Implementierung in einem Halbduplexbetrieb.
7 ist ein vereinfachtes Diagramm einer Implementierung bidirektionaler Schaltungen. Die serielle Ausgabe von dem Konten-1-P/S-Wandler 68 wird in einen Puffer 78 mit drei Zuständen eingegeben. Der Puffer 78 hat einen anderen Eingang, der mit einer Spannung gekoppelt ist, die einen Hochzustand darstellt. Die Ausgabe des Puffers 78 sind die seriellen Daten, die über die Leitung 85 an einen Knoten-2-Puffer 84 mit drei Zuständen gesendet werden. Ein Widerstand 86 ist zwischen die Leitung 85 und Erde geschaltet. Der Knoten-2-Puffer 84 gibt die seriellen Daten an einen Knoten-2-S/P-Wandler 72 weiter. Ebenso wird die serielle Ausgabe von dem Knoten-2-P/S-Wandler 74 in einen Puffer 82 mit drei Zuständen eingegeben. Dieser Puffer 82 hat ebenfalls einen anderen Eingang, der mit einer Hochspannung gekoppelt ist. Die serielle Ausgabe dieses Puffers 82 wird über die Leitung 85 an einen Knoten-1-Puffer 80 mit drei Zuständen gesendet. Der Knoten-1-Puffer 80 leitet die seriellen Daten an einen Knoten-1-S/P-Wandler 70 weiter.
In einer anderen Implementierung können einige der i Leitungen 44 Daten in eine Richtung übertragen und die anderen i Leitungen 44 Daten in die andere Richtung übertragen.
An dem Knoten 1 50 wird ein Datenblock für die Übertragung an den Knoten 2 52 empfangen. Basierend auf der erforderlichen Datendurchsatzrate für den Block und der Verkehrsnachfrage in die entgegengesetzte Richtung werden j Verbindungen verwendet, um den Block zu übertragen, wobei j ein Wert von 1 bis i ist. Der Block wird in j Halbbytes aufgeteilt und unter Verwendung j der i PS/Wandler 68 in j Sätze von seriellen Daten umgewandelt. Eine entsprechende Anzahl von j Knoten-2-S/P-Wandlern 72 und die Knoten-2-Datenblock-Trennungs- und Rekonstruktionsvorrichtung 76 stellen den Datenblock wieder her. In der entgegengesetzten Richtung werden bis zu i-j oder k Leitungen verwendet, um den Datenblock zu übertragen.
In einer bevorzugten Implementierung des bidirektionalen Busses für die Verwendung in einem Verstärkungssteuerungsbus wird ein Verstärkungssteuerungswert in eine Richtung gesendet, und ein Quittungssignal wird zurück gesendet. Alternativ werden ein Verstärkungssteuerungswert in eine Richtung und ein Status der Verstärkungssteuerungsvorrichtung in die andere Richtung gesendet.
Eine Implementierung der hybriden parallelen/seriellen Schnittstelle ist in einem synchronen System und wird in Verbindung mit 8 beschrieben. Ein synchroner Takt wird verwendet, um die Zeitsteuerung der verschiedenen Komponenten zu synchronisieren. Um den Start der Datenblockübertragung anzuzeigen, wird ein Startbit gesendet. Wie in 8 gezeigt, ist jede Leitung auf ihrem normalen Nullpegel. Ein Startbit wird gesendet, das den Anfang der Blockübertragung anzeigt. In diesem Beispiel senden alle Leitungen ein Startbit, wenngleich es nur notwendig ist, ein Startbit über eine Leitung zu senden. Wenn ein Startbit, wie etwa ein Wert, über eine beliebige Leitung gesendet wird, erkennt der empfangende Knoten, daß die Blockdatenübertragung begonnen hat. Jedes serielle Halbbyte wird über seine entsprechende Leitung gesendet. Nach der Übertragung der Halbbytes kehren die Leitungen in ihren normalen Zustand, zum Beispiel alle auf tief, zurück.
In einer anderen Implementierung werden die Startbits auch als eine Anzeige der Funktionen, die ausgeführt werden sollen, verwendet. Eine Darstellung einer derartigen Implementierung ist in 9 gezeigt. Wenn die ersten Bits irgendwelcher Verbindungen eine eins sind, wie in 10 gezeigt, erkennt der empfangende Knoten, daß Blockdaten übertragen werden sollen. Wie in der Tabelle von 11 für eine GC-Steuerungsimplementierung gezeigt, werden drei Kombinationen von Startbits verwendet, „01", „10" und „11". „00" zeigt an, daß kein Startbit gesendet wurde. Jede Kombination stellt eine Funktion dar. In dieser Darstellung zeigt „01" an, daß eine relative Verringerungsfunktion durchgeführt werden sollte, wie etwa den Datenblockwert um 1 zu verringern. Eine „10" zeigt an, daß eine relative Zunahmefunktion durchgeführt werden sollte, wie etwa den Datenblockwert um 1 zu erhöhen. Eine „11" zeigt eine Absolutwertfunktion an, wobei der Block den gleichen Wert behält. Um die Anzahl verfügbarer Funktionen zu erhöhen, werden zusätzliche Bits verwendet. Zum Beispiel werden 2 Startbits pro Leitung auf bis zu sieben (7) Funktionen abgebildet oder n Startbits für i Leitungen werden auf bis zu iⁿ⁺¹ – 1 Funktionen abgebildet. Die Verarbeitungsvorrichtung 86 führt die Funktion für den empfangen Datenblock, wie durch die Startbits angezeigt, aus.
In einer anderen in 12 gezeigten Implementierung zeigen die Startbits eine Zielvorrichtung an. Wie in 13 für eine Zweizielvorrichtung/Zweileitungsimplementierung gezeigt, betrifft die Kombination von Startbits eine Zielvorrichtung 88–92 für den übertragenen Datenblock. Eine „01" stellt die Vorrichtung 1 dar; eine „10" stellt die Vorrichtung 2 dar; und eine „11" stellt die Vorrichtung 3 dar. Nach dem Empfang der Startbits der Datenblock-Rekonstruktionsvorrichtung 48 wird der rekonstruierte Block an die entsprechende Vorrichtung 88–92 gesendet. Um die Anzahl möglicher Zielvorrichtungen zu erhöhen, können zusätzliche Startbits verwendet werden. Für n Startbits über jede von i Leitungen werden bis zu iⁿ⁺¹ – 1 Vorrichtungen ausgewählt.
Wie in der Tabelle von 14 dargestellt, können die Startbits verwendet werden, um sowohl die Funktion als auch die Zielvorrichtung darzustellen. 14 zeigt ein Dreiverbindungssystem mit zwei Vorrichtungen, wie etwa einer RX- und TX-GC. Unter Verwendung des Startbits für jede Leitung sind drei Funktionen für zwei Vorrichtungen gezeigt. In diesem Beispiel stellt das Startbit für die Leitung 3 die Zielvorrichtung dar, wobei eine „0" die Zielvorrichtung 1 darstellt und eine „1" die Zielvorrichtung 2 darstellt. Die Bits für die Verbindungen 2 und 3 stellen die ausgeführte Funktion dar. Eine „11" stellt eine Absolutwertfunktion dar; eine „10" stellt eine relative Zunahmefunktion dar; und eine „01" stellt eine relative Verringerung dar. Alle drei Startbits als eine null, „000", ist der normale Nichtdatenübertragungszustand, und „001" wird nicht verwendet. Zusätzliche Bits können verwendet werden, um mehr Funktionen oder Vorrichtungen hinzuzufügen. Für n Startbits über jede von i Leitungen sind bis zu iⁿ⁺¹ – 1 Funktions-/Vorrichtungskombinationen möglich.
15 ist ein Blockdiagramm für ein System, das die Startbits implementiert, die sowohl die Funktion als auch die Zielvorrichtung anzeigen. Die wiederhergestellten Halbbytes werden von der Datenblock-Rekonstruktionsvorrichtung 48 empfangen. Basierend auf den empfangenen Startbits führt die Verarbeitungsvorrichtung 86 die angezeigte Funktion aus, und der verarbeitete Block wird an die angezeigte Zielvorrichtung 88–92 gesendet.
Wie in dem Flußdiagramm von 16 gezeigt, werden die Startbits, die die Funktion/das Ziel anzeigen, zu jedem Halbbyte hinzugefügt (94). Die Halbbytes werden über die i Leitungen gesendet (96). Unter Verwendung der Startbits wird die richtige Funktion für den Datenblock ausgeführt, der Datenblock wird an das richtige Ziel gesendet oder -beides (98).
Um den Durchsatz in einem synchronen System zu erhöhen werden sowohl die positive (gerade) als auch die negative (ungerade) Flanke des Takts verwendet, um Blockdaten zu übertragen. Eine Implementierung ist in 17 gezeigt. Der Datenblock wird von einer Datenblock-Demultiplexvorrichtung 100 empfangen und in zwei (gerade und ungerade) Sätze von i Halbbytes gedemultiplext. Jeder Satz von i Halbbytes wird an einen jeweiligen Satz von i P/S-Vorrichtungen 102, 104 gesendet. Wie in 17 gezeigt, wird bei einem ungeraden P/S-Vorrichtungssatz 102 mit i P/S-Vorrichtungen dessen Taktsignal von einem Inverter 118 invertiert. Als ein Ergebnis ist das invertierte Taktsignal in Bezug auf den Systemtakt um einen halben Taktzyklus verzögert. Ein Satz von i MUXs 106 wählt bei der zweifachen Taktrate zwischen dem geraden P/S-Vorrichtungssatz 104 und dem ungeraden P/S-Vorrichtungssatz 102. Die sich ergebenden Daten, die über jede Verbindung übertragen werden, haben die zweifache Taktrate. An dem anderen Ende jeder Verbindung ist ein entsprechender DEMUX 108. Die DEMUXs 108 koppeln nacheinander jede Leitung 44 mit einem geraden 112 und ungeraden 110 Puffer mit der zweifachen Taktrate. Jeder Puffer 112, 110 empfängt ein entsprechendes gerades und ungerades Bit und hält diesen Wert für einen ganzen Taktzyklus. Ein gerader 116 und ungerader 114 Satz von S/P-Vorrichtungen stellt die geraden und ungeraden Halbbytes wieder her. Eine Datenblock-Rekonstruktionsvorrichtung 122 rekonstruiert den Datenblock aus den übertragenen Halbbytes.
18 stellt die Datenübertragung über eine Leitung eines Systems dar, das die positive und negative Taktflanke verwendet. Gerade Daten und ungerade Daten, die über die Leitung 1 übertragen werden sollen, sind gezeigt. Die Schraffur zeigt die negativen Taktflankendaten in dem kombinierten Signal an, und keine Schraffur die geraden. Wie gezeigt wird die Datenübertragungsrate mal zwei erhöht.
19 ist eine bevorzugte Implementierung der hybriden parallelen/seriellen Schnittstelle, die zwischen einer GC-Steuerung 38 und einer GC 124 verwendet wird. Ein Datenblock, wie etwa mit 16 Bits GC-Steuerdaten (8 Bits RX und 8 Bits TX), wird von der GC-Steuerung 38 an die Datenblock-Demultiplexvorrichtung 40 gesendet. Der Datenblock wird in zwei Halbbytes, wie etwa zwei Acht-Bit-Halbbytes, gedemultiplext. Ein Startbit wird zu jedem Halbbyte hinzugefügt, was zum Beispiel 9 Bits pro Halbbyte ergibt. Die zwei Halbbytes werden unter Verwendung von zwei P/S-Wandlern 42 über zwei Leitungen übertragen. Die S/P-Wandler 46 wandeln nach dem Erfassen der Startbits die empfangenen Halbbytes in das parallele Format um. Die Datenblock-Rekonstruktionsvorrichtung rekonstruiert die ursprünglichen 16 Bits, um die Verstärkung der GC 124 zu steuern. Wenn durch die Startbits, wie etwa in 11, eine Funktion angezeigt wird, führt die AGC 124 diese Funktion für den empfangenen Block aus, bevor die Verstärkung eingestellt wird.
20 ist eine andere bevorzugte Implementierung für einen hybriden Parallel-Seriell-Wandler, der drei (3) Leitungen zwischen einer GC-Steuerung 38 und einer RX-GC 30 und einer TX-GC 32 verwendet. Die GC-Steuerung 38 sendet einen Datenblock an die GC 30, 32 mit richtigen RX- und TX-Verstärkungswerten und Startbits, wie etwa gemäß 14. Wenn die Startbits gemäß 14 verwendet werden, ist die Vorrichtung 1 die RX-GC 30, und die Vorrichtung 2 ist die TX-GC 32. Die Datenblock-Demultiplexvorrichtung 40 demultiplext den Datenblock für die Übertragung. über die drei Leitungen in drei Halbbytes. Unter Verwendung der drei P/S-Wandler 42 und drei S/P-Wandler 46 werden die Halbbytes seriell über die Leitungen übertragen und in die ursprünglichen Halbbytes umgewandelt. Die Datenblock-Rekonstruktionsvorrichtung 48 rekonstruiert den ursprünglichen Datenblock und führt die Funktion, wie durch die Startbits angezeigt, wie etwa die relative Erhöhung, die relative Verringerung oder den Absolutwert, aus. Die sich ergebenden Daten werden, wie durch die Startbits angezeigt, entweder an die RX- oder TX-GC 30, 32 gesendet.

Claims

Verstärkungssteuerungssystem, GC-System, zum Einstellen einer Verstärkung einer GC-Vorrichtung, wobei das GO-System umfaßt: eine GC-Steuerung (38), die einen Datenblock mit n Bits erzeugt, der einen Verstärkungswert darstellt; eine GC-Vorrichtung (30, 32, 124), die den Datenblock empfängt und eine Verstärkung der GC-Vorrichtung unter Verwendung des Verstärkungswerts des Datenblocks einstellt; dadurch gekennzeichnet, daß das GC-System ferner aufweist: i Leitungen (44) zum Übertragen des erzeugten Datenblocks von der GC-Steuerung (38) an die GC-Vorrichtung (30, 32, 124), wobei 1 < i < n; eine Datenblock-Demultiplexvorrichtung (40) zum Demultiplexen des erzeugten Datenblocks in mehrere Bitgruppen, wobei jede Bitgruppe über eine andere Leitung der i Leitungen (44) übertragen wird, und zum Anfügen eines Startbits an jede Bitgruppe, wobei die Startbits gemeinsam eine Funktion, die für den Datenblock ausgeführt werden soll, oder ein Ziel für den Datenblock darstellen, wobei ein Startbit einer beliebigen der Bitgruppen mit einem gegebenen Status versehen wird, um den Start einer Datenblockübertragung anzuzeigen; und eine Datenblock-Wiederherstellungsvorrichtung (48) zum Kombinieren der Bitgruppen in den empfangenen Datenblock, wenn auf irgendeiner der Leitungen ein Startbit mit einem gegebenen Zustand erkannt wird.
GC-System nach Anspruch 1, wobei durch Startbits angezeigte Funktionen eine relative Zunahme-, eine relative Abnahme- und eine Absolutwertfunktion aufweisen.
GC-System nach Anspruch 1, wobei die GC-Vorrichtung eine GC-Empfangsvorrichtung (30) und eine GC-Sendevorrichtung (32) aufweist und die Startbits anzeigen, ob der Datenblock an die Empfangs-GC oder Sende-GC gesendet wird.