CN100346327C - 具有混合并行/串行总线接口的用户设备 - Google Patents

Abstract

一种用于一用户设备(UE)的混合并行/串行总线接口，包括一数据区块解多路复用装置，具有一输入，接收一数据区块并解多路复用成两组i细块；i偶数及一奇数组的并行至串行转换器，接收各组的i细块并转换各细块成一串行数据；一第一组i多路复用器；一第二组i解多路复用器，以接收偶数及奇数的串行数据并分别送出至一偶数缓冲器和一奇数缓冲器；i偶数组的串行至并行转换器，将所接收的偶数串行数据转换成偶数并行数据并输出该偶数并行数据；i奇数组的串行至并行转换器，将所接收的奇数串行数据转换成奇数并行数据并输出该奇数并行数据，一数据区块重建装置，将该偶数及奇数并行数据合并为该数据区块。

Description

具有混合并行/串行总线接口的用户设备

技术领域

本发明是关于总线数据传送。特别是，本发明是为减少传送总线数据的线路。

背景技术

图1所示者即为用于传送数据的总线其一范例。图1是一用于无线通信系统的接收与传送增益控制器(GC)30、32，及一GC控制器38说明图。一通信台，像是基站或用户设备，会传送(TX)及接收(RX)信号。为控制这些信号增益，落属于其它接收/传送组件的运作范围之间，GC 30、32会调整RX及TX信号上的增益度。

为控制GC 30、32的增益参数，会利用一GC控制器38。即如图1所示，该GC控制器38会利用一功率控制总线，像是16条线路总线34、36来送出TX 36及RX 34信号的增益值，比如其中的每一个为八条线路。功率控制总线线路34、36虽可供允快速数据传送，然这会要求该GC 30、32及该GC控制器38上许多接脚，或是像一专用集成电路(ASIC)的集成电路(IC)上GC 30、32及GC控制器38间的许多连接。增加接脚数会要求额外电路板空间与连接。增加IC连接会占用珍贵的IC空间。大量的接脚或连接或会依实现方式而定提高总线成本。

从而，希望是可具有其它的数据传送方式。

发明内容

根据本发明的第一方面，提供了一种混合并行/串行总线接口，该总线接口包含：一数据区块解多路复用装置，具有一输入，经配置设定以接收一数据区块，并将该数据区块解多路复用成两组i细块(nibble)，各个细块具有多个位；i偶数及一奇数组的并行至串行转换器，各组的i细块被发送至一别组的并行至串行转换器同步于第二时钟信号的时钟信号速率，并以转换各细块成一串行数据；一第一组i多路复用器，于i条线路上，在该第二时钟信号的正边缘处串行传送该偶数组的并行至串行转换器，并且于i条线路上，在该第二时钟信号的负边缘处自该奇数组的并行至串行转换器串行传送数据；一第二组i解多路复用器，以接收偶数及奇数的串行数据，并将所接收的偶数串行数据送出至一偶数缓冲器，而将奇数串行数据送出至一奇数缓冲器；偶数及奇数缓冲器；i偶数及一奇数组的串行至并行转换器，该偶数组的串行至并行转换器为将所接收的偶数串行数据转换成偶数并行数据，并按同步于该第二时钟信号而输出该偶数并行数据；以及该i奇数组的串行至并行转换器，以将所接收的奇数串行数据转换成奇数并行数据，并按同步于该第二时钟信号而输出该奇数并行数据，以及一数据区块重建装置，以将该偶数及奇数并行数据合并为该数据区块。

根据本发明的第二方面，提供了一种包括上述第一方面的混合并行/串行总线接口的基站。

根据本发明的第三方面，提供了一种包括上述第一方面的混合并行/串行总线接口的用户设备。

附图说明

图1是RX与TXGC和GC控制器图式说明。

图2是一混合并行/串行总线接口框图。

图3是利用混合并行/串行总线接口的数据区块传送作业流程图。

图4说明将一区块转成最显著及最小显著细块的解多路复用作业。

图5说明利用数据交错处理对一区块进行解多路复用作业。

图6是一双向混合并行/串行总线接口的框图。

图7是一双向线路实现图式。

图8是开始位的时序图。

图9是一函数可控制性的混合并行/串行总线接口的框图。

图10是一函数可控制性的混合并行/串行总线接口的开始位时序图。

图11是表示各项函数的开始位实现列表。

图12是目的地控制混合并行/串行总线接口的框图。

图13是表示各项目的地的开始位实现列表。

图14是表示各项目的地/函数的开始位实现列表。

图15是目的地/函数控制混合并行/串行总线接口的框图。

图16是表示各项目的地/函数的开始位流程图。

图17是正及负时钟信号边缘的混合并行/串行总线接口框图。

图18是正及负时钟信号边缘的混合并行/串行总线接口时序图。

图19是一2线式GC/GC控制器总线框图。

图20是一3线式GC/GC控制器总线框图。

具体实施方式

图2所示者是一混合并行/串行总线接口框图，而图3为一混合并行/串行总线接口数据传送作业流程图。一数据区块会被跨于该接口而从节点150传送到节点252(54)。一数据区块解多路复用装置40接收该区块，并将其解多路复用成为i个细块，以利于i条数据传送线路44上传送(56)。该数值i是根据连接数目与传送速度之间的取舍而定。一种决定i值的方式是首先决定一传送该数据区块所得承允的最大延迟。按照此最大延迟，可决定出传送该区块所需要的最小线路数目。利用最小数量的线路，用以传送数据的线路会被选定为至少该最小值量。线路44可为接脚，以及其在电路板上或于一IC连接上的相关连接。一种解多路复用成细块的方式是将区块切割成一最显著到一最小显著细块。为如图4说明，于两条线路上传送一八位区块，该区块会被解多路复用成一四位最显著细块及一四位最小显著细块。

另一种方式则是将该区块交错跨于i个细块。该区块之前i个位会变成各i个细块的第一位。其次的i个位会变成各i个细块的第二位，如此下去一直到该最后i个位。为说明如图5所示的在两条连接上的一八位区块，第一个位会被映射到细块1的第一位。第二个位会被映射到细块2的第一位。第三个位会被映射到细块1的第二位，如此继续下去，一直到将最后一个位映射到细块2的最后位。

各个细块会被送到i个并行转串行(P/S)转换器42的相对应者(58)，从并行位转换成串行位，并于线路上串行循序地传送(60)。在各条线路的相对侧会是一串行转并行(S/P)转换器46。各个S/P转换器46会将所传串行数据转换成其原始细块(62)。第i个经复原细块会被一数据区块重建装置48处理，以重建该原始数据区块(64)。

另一方面，双向方式，会利用i条连接以按双向方式传送数据，即如图6。可按双向传送信息数据，或是可按单一方向传送信息而朝另一方向送返确认信号。在此，一数据区块解多路复用及重建装置66会接收从节点150传送到节点2 52的数据区块。该解多路复用及重建装置66会将该区块解多路复用成i个细块。i个P/S转换器68会将各个细块转换成串行数据。一组多路复用器(MUX)/DEMUX 71将各个P/S转换器68耦接到i条线路44的相对应者。在节点252处，另一组的多路复用器MUX/DEMUX 75将线路44连接到一组S/P转换器72。该组S/P转换器72会将各细块的所收串行数据转换成为原始传送的细块。所收细块会被一数据区块解多路复用及重建装置76重建成原始数据区块，并输出为所接收的数据区块。

对于从节点252传送到节点150的各区块，该数据区块解多路复用及重建装置76会接收一数据区块。该区块会被解多路复用成为各细块，并将各细块传送到一组P/S转换器74。该P/S转换器74会将各细块转换成串行格式，以供跨于i条线路44传送。节点2组的MUX/DEMUX 75会将所述P/S转换器74耦接到i条线路44，而节点1组的MUX/DEMUX 71会将线路44耦接到i个S/P转换器70。所述S/P转换器70将所传数据转换成其原始细块。该数据区块解多路复用及重建装置66从所收细块重建出数据区块，以输出所接收的数据区块。既然一次只会在单一方向上传送数据，这种实现可按半双工方式运作。

图7是一双向切换电路的实现简图。该节点1 P/S转换器68的串行输出会被输入到一三态式缓冲器78。该缓冲器78具有另一输入，这会被耦接到一表示高状态的电压。该缓冲器78的输出是串行数据，透过线路85被传送到一节点2三态式缓冲器84。电阻86会被耦接于线路85与接地之间。该节点2缓冲器84传通该串行数据给一节点2S/P转换器74。类似地，来自该节点2P/S转换器74的串行输出会被输入到一三态式缓冲器72。该缓冲器72也具有另一耦接于一高电压的输入。该缓冲器82的串行输出会透过线路85而传送到节点1三态式缓冲器80。该节点1缓冲器80会将该串行数据传通至一节点1S/P转换器70。

在另种实现里，部分的i条线路44可在一方向上传送数据，而其它的i条线路44可在另一方向上传送数据。在节点1 50，会收到一数据区块以供传送到节点2 52。根据该区块所需的数据吞吐速率以及另一方向上的话务需求而定，在此会利用j条连接来传送该区块，其中该j值为1到i之间。该区块会被分成j个细块，并利用i个P/S转换器68中的j个来转换成j组串行数据。相对应的j个节点2S/P转换器72，与节点2数据区块区别及重建装置76会复原该数据区块。在相反方向上，会利用达i-j或k条线路以传送该数据区块。

在一用于增益控制总线的双向式总线较佳实现中，会在一方向上送出一增益控制值，并送返一确认信号。或另者，在一方向上送出一增益控制值，而在另一方向上送出一增益控制装置状态信号。

一种混合并行/串行接口实现是于一同步系统内，且可参如图8所说明者。在此，会利用一同步时钟信号以同步各式组件的计时。为表述该数据区块传送作业的起点，会送出一开始位。即如图8所示，各线路会在其正常零水准。然后会送出一表示开始区块传送作业的开始位。在本例中，所有线路会送出一开始位，然实仅需在一条线路上送出开始位。如在任一条线路上送出开始位，像是一1值，则接收节点会明了开始该区块数据传送作业。在此，会透过其相对应线路送出各个串行细块。在传送各细块后，线路会回返至它们的正常状态，比如皆为低者。

在其它实现里，也会利用开始位做为待予执行的函数的表示器。这种实现方式可如图9说明。而如图10所示者，如任一连接的第一位为1值，该接收节点会了解待予传送区块数据。即如图11的GC控制器实现的表格所列，利用三种开始字节合：01、10及11。00表示尚未送出开始位。各个组合代表一种函数。在本例中，01表示应执行一相对减少函数，像是将该数据区块值减少1值。10表示应执行一相对增加函数，像是将该数据区块值增加1值。11表示应执行一绝对值函数，此时该区块会维持相同数值。为增加可用函数的数目，可利用额外位，例如，可将每条线路2个开始位映射到达七(7)项函数，或是将i条线路的n个开始位映射到达状iⁿ⁺¹-1种函数。处理装置86会依开始位所述，对所收的数据区块执行函数。

在如图12所示的另款实现里，开始位表示一目的地装置。即如图13所示，此为两个目的地装置/两条线路实现，开始位的组合会关联到对所传数据区块的目的地装置88-92。01表示装置1；10表示装置2；而11表示装置3。在收到该数据区块重建装置48的开始位后，所重建的区块会被送到相对应装置88-92。为增加潜在目的地装置的数目，可利用额外的开始位。对于在各i条线路上的n个开始位，可选定达iⁿ⁺¹-1个装置。

即如图14所示，可利用开始位来表示函数及目的地装置两者。图14显示一具有像是RX及TX GC两个装置的三条连接系统。在各条线路上利用开始位，图中绘出两个装置的三种函数。在本例中，线路1的开始位代表该标的装置，「0」为装置1，而「1」为装置2。连接2及3的位代表所执行函数。「11」代表绝对值函数；「10」代表相对增加函数；而「01」代表相对减少函数。所有三个开始位为零，意即「000」，会是正常非数据传送状态，而在此并未使用「001」。可利用额外的位以增加更多的函数或装置。对于在各i条线路上的n个开始位，可选定达iⁿ⁺¹-1个函数/装置组合。

图15是一实现表示函数及目的地装置两者的开始位的系统框图。经复原的细块会由该数据区块重建装置48所接收。根据所收到的开始位，该处理装置86会执行所述函数，而将所处理区块送到所述的目的地装置88-92。

即如图16流程图所示，会将表示该函数/目的地的开始位增入各个细块内(94)。在此，会透过这i条线路送出这些细块(96)。利用开始位，会在数据区块上执行适当函数，数据区块会被送到适当目的地或两者(98)。

为增加同步系统内的吞吐量，会利用时钟信号的正(双)及负(单)边缘两者来传送区块数据。其一实现可如图17所示。数据区块解多路复用装置100收到数据区块，并将其解多路复用成两个(双及单)组i个细块。在此，会将i个细块的各组数据送到个别各组的i个P/S装置102、104。即如图17所示，一组的单P/S装置102会具有i个P/S装置，这会拥有其经反置器118所反置的时钟信号信号。因此，经反置的时钟信号信号会是经相对于该系统时钟信号而延迟的半个时钟信号周期。一组i个MUX 106会在该组双P/S装置104与该组单P/S装置102之间，按两倍于该时钟信号速率而进行选定。在各连接上传送的产获数据会是两倍的时钟信号速率。在各连接的另一端是一相对应的DEMUX 108。这些DEMUX 108会循序地按两倍时钟信号速率，将各条线路44耦接到一双112与单110缓冲器。各个缓冲器112、110接收一相对应的双与单位元，并握持该数值一个完整时钟信号周期。一双116与单114组的S/P装置会复原所述双与单细块。一数据区块重建装置122会从各个所传细块重建该数据区块。

图18说明利用该正及负时钟信号边缘，在一系统线路上进行的数据传送作业。图标者是待予于线路1上传送的双数据与单数据。斜楔部分表示合并信号内的负时钟信号边缘，而无斜楔部分则表示正者。即如图标，数据传送速率会增加一倍。

图19是一用于一GC控制器38及一GC 124之间的混合并行/串行接口较佳实现。一数据区块，像是16位的GC控制数据(8位RX和8位TX)，会被从该GC控制器38传送给一数据区块解多路复用装置40。该数据区块会被解多路复用成为两个细块，像是两个8位细块。会对各个细块增附一开始位，像是令为每个细块9位。在此，会利用两个P/S转换器42于两条线路上传送这两个细块。当S/P转换器46侦测到开始位时就会将所接收细块转换为并行格式。该数据区块重建装置会重建原始16位以控制GC 124的增益。如开始位表述出一函数，即如图11所示，该AGC 124会在调整增益之前，先对所收区块执行该项函数。

图20是于一混合并行/串行总线转换器另一较佳实现，此是位于GC控制器38及一RX GC 30与TX GC 32间，并利用三(3)条线路。该GC控制器38会按适当RX及TX增益值与开始位，即如图14所示，送出一数据区块给该GC 30、32。如确采用按图14的开始位，装置1为RX GC 30而装置2为TX GC 32。该数据区块解多路复用装置40会将该数据区块解多路复用成为三个细块，以供透过这三条线路而传送。利用三个P/S转换器42及三个S/P转换46，各细块会被串行地在各线路上传送，并转换成原始细块。该数据区块重建装置48会重建原始数据区块，并执行如开始位所述的函数，像是相对增加、相对减少及绝对值。所获数据会被送到如开始位所述的RX或TX GC 30、32。

Claims (3)

1.一种用于同步系统内的混合并行/串行总线的接口，该同步系统具有一相关第一时钟信号，该总线接口包含：

一数据区域解多路复用装置，具有一输入以接收一数据区块，并将该数据区块解多路复用成两组i个细块，各个细块具有多个位；

一偶数组及一奇数组并行至串行转换器，其各具有i个并行至串行转换器，各组的i个细块被发送至同步于一第二时钟信号的时钟信号速率的一组相应的并行至串行转换器，以将所接收的i个细块转换成一串行数据，其中该第二时钟信号是该第一时钟信号的一延迟时钟信号；

一第一组i个多路复用器，于i条线路上，在该第二时钟信号的正边缘处串行传送该偶数组并行至串行转换器，并且于i条线路上，在该第二时钟信号的负边缘处串行传送来自该奇数组并行至串行转换器的数据；

一第二组i个解多路复用器，以接收该偶数及奇数串行数据，并将所接收的偶数串行数据送出至一偶数缓冲器，而将奇数串行数据送出至一奇数缓冲器；

一偶数组及一奇数组串行至并行转换器，其各具有i个串行至并行转换器，该偶数组的i个串行至并行转换器将所接收的偶数串行数据转换成偶数并行数据，并输出同步于该第二时钟信号的该偶数并行数据；以及

该奇数组的i个串行至并行转换器将该所接收的奇数串行数据转换成奇数并行数据，并输出同步于该第二时钟信号的该奇数并行数据，以及

一数据区块重建装置，以将该偶数及奇数并行数据合并为该数据区块。

2.如权利要求1所述的接口，其特征在于，各个数据区块具有N个位，且 $1<i<\frac{N}{2}.$

3.如权利要求1所述的接口，其特征在于，该偶数及奇数缓冲器分别缓冲该偶数及奇数组串行/并行转换器，以使该偶数及奇数组串行/并行转换器接收所接收的偶数及奇数串行数据，其中所接收的偶数及奇数串行数据同步于该第二时钟信号。

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