[go: up one dir, main page]

DE60101159T2 - Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene - Google Patents

Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene Download PDF

Info

Publication number
DE60101159T2
DE60101159T2 DE60101159T DE60101159T DE60101159T2 DE 60101159 T2 DE60101159 T2 DE 60101159T2 DE 60101159 T DE60101159 T DE 60101159T DE 60101159 T DE60101159 T DE 60101159T DE 60101159 T2 DE60101159 T2 DE 60101159T2
Authority
DE
Germany
Prior art keywords
wafer
chips
chip
bond pads
individual
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE60101159T
Other languages
English (en)
Other versions
DE60101159D1 (de
Inventor
M. Ken LAM
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Publication of DE60101159D1 publication Critical patent/DE60101159D1/de
Application granted granted Critical
Publication of DE60101159T2 publication Critical patent/DE60101159T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

  • TECHNISCHES GEBIET
  • Die Erfindung betrifft im Allgemeinen integrierte Schaltkreischipbausteine und insbesondere ein Verfahren zum Ausbilden eines integrierten Stapelchip-Schaltkreisbausteins auf einer Waferebene.
  • STAND DER TECHNIK
  • Ein Chipgehäuse wird verwendet, um integrierte Schaltkreischips vor Verunreinigung und Beschädigung zu schützen, und wird verwendet, um ein haltbares und wesentliches elektrisches Anschlusssystem zum Verbinden von integrierten Schaltkreischips oder -einzelchips auf einer externen Leiterplatte oder direkt in einem elektronischen Produkt bereitzustellen. Es gibt zahlreiche Vorteile für die Bereitstellung eines integrierten Mehrchip-Schaltkreis(IC) Bausteins gegenüber Ein-Chip-Trägern. Durch Anordnen von mehreren Chips direkt auf einem Substrat, das Verbindungen mit niedriger Induktivität und niedriger Kapazität zwischen den Chips und den Signal/Leistungs-Leitungen vorsieht und das ein sehr dichtes Verbindungsnetzwerk liefert, können die Packungsdichte und Systemleistung verbessert werden. Der Mehrchip-Baustein minimiert den Abstand von Chip zu Chip und verringert die induktiven und kapazitiven Unstetigkeiten zwischen den auf dem Substrat montierten Chips. Außerdem weisen schmälere und kürzere Drähte auf dem Keramiksubstrat eine viel geringere Kapazität und Induktivität auf als die Leiterplattenverbindungen. Es ist häufig vorteilhaft, mehrere identische IC-Chips in demselben Chipbaustein zu stapeln, um den Speicher zu vergrößern, ohne die Montagefläche oder die auf einer Leiterplatte belegte Fläche des integrierten Schaltkreisbausteins zu vergrößern.
  • Im Stand der Technik war es üblich, einen Baustein für jedes individuelle Paar oder eine Gruppe von Chips, die den Mehrchip-Baustein bilden, herzustellen. Andere haben erkannt, dass es vorteilhaft wäre, den IC-Baustein auf der Waferebene ausbilden zu können, das heißt, nachdem jeder einzelne Chip auf dem Wafer ausgebildet wurde, aber bevor der Wafer in einzelne Chips zertrennt wurde. Dies ermöglicht eine leichtere Massenproduktion von Chipbausteinen und, dass mehrere Chipbausteine, die in einem Matrixformat auf dem Wafer angeordnet sind, alle gleichzeitig hergestellt und getestet werden. Dies kann die Zeit und die Kosten in dem Prozess des Packens und Testens von IC-Chips verringern.
  • Die meisten der Waferebenen-Packungsschemen des Standes der Technik beinhalten die Packung eines einzelnen integrierten Schaltkreischips. Andere Packungsschemen, die mehrere Chips beinhalten, versuchen häufig, die Halbleiterbauelemente durch Stapeln einer Vielzahl von Wafern auszubilden. Das US-Patent Nr. 5 952 725, Ball, offenbart beispielsweise ein Verfahren zum Steigern der Schaltkreisdichte durch Stapeln eines oberen Wafers und eines unteren Wafers, die jeweils eine gefertigte Schaltung in speziellen Bereichen auf ihren jeweiligen Vorderflächen aufweisen. Der obere Wafer wird Rückseite an Rückseite am unteren Wafer angebracht, wobei eine Schicht aus Klebstoff auf die Rückseite des unteren Wafers aufgebracht wird. Die Wafer werden ausgerichtet, um die komplementäre Schaltung auf jedem der Wafer in senkrechte Ausrichtung zu bringen. Das geklebte Waferpaar wird dann selbst an einer Klebeschicht befestigt, um den Wafer während des Zertrennens zu fixieren. Das geklebte Waferpaar kann in einzelne Chippaare oder Waferteile, die mehr als ein Chippaar enthalten, zertrennt werden. Das US-Patent Nr. 5 872 025, Cronin et al., offenbart ein gestapeltes 3-dimensionales Bauelement, das durch Stapeln von Wafern als Alternative zum Stapeln von einzelnen Bauelementen hergestellt wird. Die Chipbereiche werden auf mehreren Wafern ausgebildet, wobei jeder Chipbereich von einem mit Isolator gefüllten Graben umgeben ist. Die Wafer werden dann so gestapelt, dass die Chipbereiche ausgerichtet sind, und durch Laminierung miteinander verbunden. Nach dem Laminieren der Stapel von Wafern werden Stapel von Chips durch Ätzen, Zertrennen oder andere Prozesse getrennt.
  • Das US-Pat. Nr. 5 977 640 und EP-A-610 709 offenbaren Verfahren für die Herstellung von Stapelchipbausteinen, in denen ein erster Wafer zertrennt wird und die einzelnen Chips des ersten Wafers dann auf einen zweiten Wafer gestapelt werden.
  • Ein Problem bei Verfahren wie z. B. den vorstehend angegebenen, bei denen ganze Wafer aufeinander ausgerichtet werden, zusammengeklebt werden und dann in einzelne Chippaare zertrennt werden, besteht darin, dass keine Garantie besteht, dass alle der einzelnen Chips "gut" sind und korrekt funktionieren. Beim Ausrichten der Wafer kann beispielsweise ein guter Chip auf einen "schlechten" Chip oder einen Chip, der nicht korrekt funktioniert, ausgerichtet werden. Ein kombinierter Stapelchipbaustein, der sowohl einen guten Chip als auch einen schlechten Chip enthält, würde schließlich zu einem schlechten Stapelchipbaustein führen und müsste verworfen werden. Dies führt zur Verschwendung von vielen guten Chips.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Ausbilden eines Stapelchip-IC-Bausteins bereitzustellen, das es ermöglicht, dass alle Siliziumchips auf einem Wafer gleichzeitig gepackt werden, und einen integrierten Schaltkreisbaustein erzeugt, der die kleinste mögliche Montagefläche für einen Stapelchipbaustein aufweist.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Ausbilden eines integrierten Stapelchip-Schaltkreischipbausteins bereitzustellen, das dazu führt, dass nur gute Chips in dem Stapelchipbaustein montiert werden, und jegliche Verschwendung von guten Chips minimiert.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die obigen Aufgaben wurden durch ein Waferebenen-Packungsverfahren erzielt, das ermöglicht, dass alle der Halbleiterchips auf einem Wafer auf einmal gepackt werden, und einen integrierten Schaltkreisbaustein mit gestapelten doppelten/mehreren Chips herstellt. Der hergestellte Baustein ist ein wahrer Chipgrößenbaustein, der die kleinste mögliche Montagefläche für den Stapelchipbaustein aufweist. In dem Verfahren kann der Wafer mit den kleiner bemessenen Chips von zwei Wafern durch einen Metallumverteilungsprozess bearbeitet werden und dann werden Lötkugeln befestigt. Der Wafer wird in einzelne Kugelgittermatrix-Bausteine mit Chipgröße zersägt. Auf dem Wafer mit den größer bemessenen Chips wird ein am Chip angebrachtes Klebematerial auf der Vorderseite jeder Chipstelle abgeschieden, die für die Befestigung von einem der BGA-Bausteine mit Chipgröße vorgesehen ist. Die Rückseite des BGA-Chipbausteins wird auf dem Klebematerial angeordnet und wird gehärtet. Ein Drahtbondvorgang verbindet die Signale vom Chipgrößen-BGA-Baustein mit den Schaltungen des auf dem Wafer ausgebildeten unteren Chips. Ein Beschichtungsmaterial wie z. B. Epoxid wird auf dem Wafer abgeschieden, um die Drahtbondanschlüsse zu bedecken und die Anordnung wird dann gehärtet. Der fertiggestellte Stapelchip erleichtert, während er sich noch in der Wafermatrixform befindet, ein leichtes schrittartiges Weiterschalten für einen Endtest oder paralleles Testen. Dann wird der Stapelchipwafer in einzelne Stapelchip-IC-Bausteine vereinzelt. Das Verfahren der vorliegenden Erfindung ermöglicht, dass Chips mit denselben oder verschiedenen Funktionen zu einem einzigen IC-Baustein kombiniert werden.
  • Die Erfindung ist in Anspruch 1 definiert. Weitere Merkmale der Erfindung sind in den abhängigen Ansprüchen definiert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine perspektivische Ansicht eines ersten und eines zweiten Siliziumwafers, wobei jeder Wafer eine Vielzahl von auf einer oberen Oberfläche ausgebildeten Chips aufweist.
  • 2 und 3 sind Querschnittsansichten eines Abschnitts 2-2 des zweiten Wafers 11, der in 1 gezeigt ist, welche einen Metallumverteilungsprozess des zweiten Wafers darstellen.
  • 4 ist eine perspektivische Ansicht von einem der Chips vom zweiten Wafer, der in 1 gezeigt ist, nachdem Lötkugeln befestigt sind.
  • 5–8 sind Querschnittsansichten eines Abschnitts 5-5 des in 1 gezeigten ersten Wafers, die die verschiedenen Prozessschritte zeigen, die beim Ausbilden eines IC-Bausteins unter Verwendung des Verfahrens der vorliegenden Erfindung verwendet werden.
  • 9 ist eine Draufsicht auf den ersten Wafer von 1 nach der Vollendung der Prozessschritte von 5–8.
  • 10 ist eine Querschnittsansicht eines fertiggestellten IC-Bausteins, der durch das Verfahren der vorliegenden Erfindung ausgebildet wurde.
  • BESTE ART ZUR AUSFÜHRUNG DER ERFINDUNG
  • Mit Bezug auf 1 sind ein erster Siliziumwafer 21 und ein zweiter Siliziumwafer 11 gezeigt. Obwohl Silizium das typische Material ist, könnten andere Halbleitermaterialien auch verwendet werden. Jeder der Wafer 21, 11 weist eine Vielzahl von auf diesem hergestellten Mikroschaltungen auf. Die Mikroschaltungen sind in einer Matrix von einzelnen Chips oder Einzelchips angeordnet. Wie in 1 gezeigt, sind die Chips 24, 25 auf dem ersten Wafer 21 größer als die Chips 14, 15 auf dem zweiten Wafer 11. Eine Vielzahl von Aluminium-Bondkontaktstellen 23, 16 sind um den Umfang von jedem der Chips auf jedem der Wafer 21, 11 angeordnet. Die Chips können getestet werden, während sie sich noch im Wafermatrixformat befinden, um festzustellen, welche Chips korrekt funktionieren und welche Chips nicht korrekt funktionieren.
  • Mit Bezug auf 2 weist der zweite Wafer 11 eine Vielzahl von Drahtbondinseln 16 auf, die über die obere Oberfläche 19 angeordnet sind. Diese Bondinseln 16 können als Verbindungspunkte für jeden der einzelnen Chips verwendet werden, wenn sie im Chipbaustein der vorliegenden Erfindung gepackt sind, oder die obere Oberfläche 19 des Wafers 11 kann einem Metallumverteilungsprozess unterzogen werden. Der Metallumverteilungsprozess strukturiert Metallleiterbahnen, die mit den Drahtbondinseln in Verbindung stehen und leitet dann die Leiterbahnen zu Lötkontaktstellen innerhalb von jedem der Chips. Die Metallurgie der Umverteilungsschicht sollte eine gute Anhaftung an dem Siliziumchipmaterial und ausreichende elektrische Eigenschaften für die Anwendung des Bauelements aufweisen. Am Drahtbondinsel-Verbindungspunkt sollte die Metallurgie unter Verwendung eines Aluminium- oder Golddrahts drahtbondbar sein. Die Metallurgie an der Lötkontaktstelle sollte für eine zuverlässige lötbare Befestigung an jedem der Chips geeignet sein.
  • Mit Bezug auf 3 ist eine Art Metallumverteilungsschicht gezeigt. Diese Metallumverteilungsschicht und das Verfahren zum Ausbilden dieser Art Metallumverteilungsschicht ist in der US-Patentanmeldung Seriennr. 09/434 711, veröffentlicht am 17. Mai 2001 als WO 0135462, offenbart, die auf den Anmelder der vorliegenden Erfindung übertragen wurde. Mit Bezug auf 3 wird eine Passivierungsschicht 41 über der Waferoberfläche ausgebildet und eine Drei-Metall-Schichtstruktur 40 wird über den Bondkontaktstellen 16 und der Passivierungsschicht 41 ausgebildet. Die Drei-Metall-Schichtstruktur 40 besteht aus einer Aluminiumschicht 43, einer Nickelschicht 45 und einer Kupferschicht 47. Eine zweite Passivierungsschicht 49 wird dann über der Drei-Metall-Schicht 40 ausgebildet. Die Anordnung wird derart geätzt, dass eine Lötkontaktstelle 52 aus einem Kupfermaterial und eine Drahtbondinsel 60, die aus Aluminiummaterial besteht, ausgebildet werden. Lötkugeln 50 können dann auf den Lötkontaktstellen 52 angeordnet werden. Die Lötkugeln 50 können auf den Lötkontaktstellen 52 durch eine mechanische Überführung von vorgeformten Lötkugeln angeordnet werden. Alternativ können die Lötkugeln 50 durch Sieb- oder Schablonendrucken von Lötpaste ausgebildet werden. Das Lötmittel wird dann aufgeschmolzen, um die gepackten Lötkugeln auszubilden. Die Lötkugeln 50 werden in einer beliebigen Art von Muster, welches auch immer erwünscht ist, aufgebracht, wie z. B. in einer gleichmäßigen vollen Matrix über der gesamten Oberfläche des Wafers.
  • An diesem Punkt wird der zweite Wafer 11 in einzelne Chips zertrennt. Mit Bezug auf 4 und 1 weist jeder Chip 15 eine Größe auf, so dass er klein genug ist, so dass der Chip 15 in einen Raum 26 auf dem ersten Wafer 21 passen würde, so dass der Chip 15 nicht in die Bondkontaktstellen 23 der Chips 24, 25 des ersten Wafers 21 eindringen würde, wenn der Chip 15 auf den Wafer 21 gestapelt werden würde. wie in 4 gezeigt, sind eine Vielzahl von Lötkugeln 50 und Drahtbondinseln 60 auf einer oberen Oberfläche 12 des Chips 15 angeordnet.
  • Mit Bezug auf 5 ist ein Abschnitt 5-5 des ersten Wafers 21 gezeigt, wobei die Aluminium-Bondkontaktstellen 23 auf einer oberen Oberfläche des Wafers 21 angeordnet sind. wie vorstehend angemerkt, ist der Wafer 21 in einer Matrix von einzelnen Chips 24, 25 angeordnet. Mit Bezug auf 6 werden die Chips 14, 15 vom zweiten Wafer auf der oberen Oberfläche des ersten Wafers 21 angeordnet. Die Chips 14, 15, die in einem Kugelgittermatrix-Format vorliegen, können auf dem Wafer 21 unter Verwendung eines Bestückungsautomaten angeordnet werden, um Genauigkeit beim Anordnen jeder Kugelgittermatrix der oberen Chips auf dem unteren Wafer 21 vorzusehen. Die Chips 14, 15 sollten so angeordnet werden, dass die Drahtbondinseln 23 auf jedem der Chips 24, 25 des Wafers 21 freigelegt sind. Um die Chips 14, 15 am Wafer 21 zu befestigen, wird ein Klebematerial 18 wie z. B. Epoxid oder Thermokunststoff in entweder Pastenform oder einer Vorformschicht auf der oberen Oberfläche des Wafers 21 abgeschieden. Eine automatische Pastenausgabeanlage kann zum Abscheiden eines Pastenmaterials verwendet werden, oder wenn sich der Klebstoff in einer Vorform befindet, kann ein Bestückungsautomat verwendet werden. Die Rückseite der Chips 14, 15 wird auf dem Klebematerial 18 angeordnet. Der Chipbondklebstoff wird dann gehärtet.
  • Mit Bezug auf 7 wird dann ein Drahtbondvorgang durchgeführt, um die Signale von jedem der oberen Chips mit jedem der unteren Chips auf dem Wafer 21 zu verbinden. Um den oberen Chip 15 mit dem unteren Chip 25 zu verbinden, werden beispielsweise Gold-Drahtbondanschlüsse 70 von der Drahtbondinsel 60 des oberen Chips 15 mit den Drahtbondinseln 23 des unteren Chips 25 auf dem Wafer 21 verbunden. Dies wird unter Verwendung von Standarddrahtbondverfahren durchgeführt. Dann wird mit Bezug auf 8 ein Beschichtungsmaterial wie z. B. Epoxid verwendet, um die Drahtbondanschlüsse 70 zu bedecken. Es ist wichtig, die resultierende Höhe dieses Beschichtungsmaterials zu minimieren, um die Nutzung des vertikalen Raums zu minimieren. Das Beschichtungsmaterial 80 wird dann gehärtet. An diesem Punkt kann ein Bausteintesten in der Wafermatrixform durchgeführt werden. Mit Bezug auf 9 wurde ein oberer Chip 15 auf jedem Chip 25 des Wafers 21 angeordnet. Drahtbondanschlüsse 70 werden verwendet, um die Bondkontaktstellen 16 des oberen Chips 15 mit den Bondontaktstellen 23 des unteren Chips 25 zu verbinden. Das Verkappungsmaterial 80 bedeckt alle Drahtbondanschlüsse 70, bedeckt jedoch nicht die Lötkugeln 50 und die obere Oberfläche 12 der Chips.
  • Mit Bezug auf 10 wird der erste Wafer dann in einzelne Chipbausteine 91 vereinzelt oder zertrennt. Ein übliches Verfahren für die Vereinzelung besteht darin, eine Wafersäge mit Diamant- oder Harzsägeblättern zu verwenden. Wiederum kann das Bausteintesten auch durchgeführt werden, nachdem der Wafer in einzelne Chipbausteine 91 vereinzelt ist. Der fertiggestellte Stapelchip-BGR-Baustein 91 der vorliegenden Erfindung kann dann auf einer Leiterplatte eines Endanwenders in derselben weise, wie für BGA-Bausteine des Standes der Technik verwendet, montiert werden. Der Stapelchip-BGA-Baustein der vorliegenden Erfindung umfasst sowohl den kleineren Chip 15 als auch den größeren Chip 25 und weist dieselbe Montagefläche auf wie der größere Chip 25, so dass kein zusätzlicher Platz aufgrund des IC-Bausteins erforderlich ist. Da jeder der Chips vom zweiten Wafer individuell auf dem ersten Wafer angeordnet wird, im Gegensatz zu Verfahren des Standes der Technik, bei denen zwei ganze Wafer zusammengestapelt werden, können die bekannten guten Chips des zweiten Wafers außerdem auf bekannte gute Chips des ersten Wafers ausgerichtet werden, um die Verschwendung von irgendwelchen guten Chips zu minimieren. Außerdem kann das Verfahren der vorliegenden Erfindung auch für mehrere Chips wiederholt werden, um mehr als zwei Chips in einem einzelnen IC-Baustein zu stapeln und folglich den Speicher des IC-Bausteins zu vergrößern, ohne die Menge an Platz zu vergrößern, der auf einer Leiterplatte verwendet werden muss.

Claims (7)

  1. Verfahren zum Ausbilden eines integrierten Stapelchip-Schaltkreischipbausteins auf einer Waferebene, umfassend: Vorsehen eines ersten Halbleiterwafers (21) und eines zweiten Halbleiterwafers (11), wobei jeder der Wafer eine Vielzahl von Chips umfasst, wobei die Vielzahl von Chips (14, 15) des zweiten Wafers eine kleinere Größe aufweist als die Vielzahl von Chips (24, 25) des ersten Wafers, wobei jede der Vielzahl von Chips des ersten und des zweiten Wafers eine Vielzahl von Bondkontaktstellen (16, 23) aufweist, die auf einer ersten Oberfläche derselben angeordnet sind; Ausbilden einer Metallumverteilungsschicht (40) auf der ersten Oberfläche des zweiten Wafers, um eine Vielzahl von Drahtbondinseln (60) und Verbindungskontaktstellen (50) auszubilden; Befestigen einer Vielzahl von Verbindungselementen (52) an der Vielzahl von Verbindungskontaktstellen der ersten Oberfläche der Vielzahl von Chips des zweiten Wafers; Zertrennen des zweiten Wafers in eine Vielzahl von einzelnen Chips, Befestigen der einzelnen Chips des zweiten Wafers am ersten Wafer, wobei eine Rückfläche eines einzelnen Chips an der ersten Oberfläche des ersten Wafers angeordnet und befestigt wird, um eine Vielzahl von Bausteinstrukturen auf dem ersten Wafer auszubilden; Verbinden der Vielzahl von Drahtbondinseln der einzelnen Chips mit der Vielzahl von Bondkontaktstellen der Vielzahl von Chips des ersten Wafers; und Zertrennen des ersten Wafers in eine Vielzahl von einzelnen integrierten Stapelchip-Schaltkreisbausteinen.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Verbindens der Vielzahl von Drahtbondinseln der einzelnen Chips mit der Vielzahl von Bondkontaktstellen des ersten Wafers durch eine Vielzahl von Bondanschlüssen (70) durchgeführt wird.
  3. Verfahren nach Anspruch 2, welches ferner nach dem Schritt des Verbindens der Vielzahl von Drahtbondinseln der einzelnen Chips mit der Vielzahl von Bondkontaktstellen des ersten Wafers das Aufbringen eines Beschichtungsmaterials (80) über der Vielzahl von Bondanschlüssen umfasst.
  4. Verfahren nach Anspruch 3, wobei das Beschichtungsmaterial Epoxid ist.
  5. Verfahren nach Anspruch 1, welches ferner nach dem Schritt des Verbindens der Vielzahl von Drahtbondinseln der einzelnen Chips mit der Vielzahl von Bondkontaktstellen des ersten Wafers das Testen der Bausteinstrukturen auf dem ersten Wafer umfasst.
  6. Verfahren nach Anspruch 1, wobei die Vielzahl von Verbindungselementen eine Vielzahl von Lötkugeln sind.
  7. Verfahren nach Anspruch 1, wobei die einzelnen Chips durch ein Klebematerial am ersten Wafer befestigt werden.
DE60101159T 2000-03-09 2001-01-10 Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene Expired - Fee Related DE60101159T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/521,299 US6344401B1 (en) 2000-03-09 2000-03-09 Method of forming a stacked-die integrated circuit chip package on a water level
US521299 2000-03-09
PCT/US2001/000828 WO2001067511A2 (en) 2000-03-09 2001-01-10 Method of forming a stacked-die integrated circuit chip package on a wafer level

Publications (2)

Publication Number Publication Date
DE60101159D1 DE60101159D1 (de) 2003-12-11
DE60101159T2 true DE60101159T2 (de) 2004-08-26

Family

ID=24076195

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60101159T Expired - Fee Related DE60101159T2 (de) 2000-03-09 2001-01-10 Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene

Country Status (12)

Country Link
US (1) US6344401B1 (de)
EP (1) EP1269538B1 (de)
JP (1) JP2003526922A (de)
KR (1) KR20020086612A (de)
CN (1) CN1194408C (de)
CA (1) CA2400805A1 (de)
DE (1) DE60101159T2 (de)
HK (1) HK1052579A1 (de)
MY (1) MY134235A (de)
NO (1) NO20023891D0 (de)
TW (1) TW484214B (de)
WO (1) WO2001067511A2 (de)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6511901B1 (en) * 1999-11-05 2003-01-28 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
JP4757398B2 (ja) * 2001-04-24 2011-08-24 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100480909B1 (ko) 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW536764B (en) * 2002-04-30 2003-06-11 Walsin Advanced Electronics Method for multi-chip package and structure thereof
KR100460063B1 (ko) 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6774640B2 (en) * 2002-08-20 2004-08-10 St Assembly Test Services Pte Ltd. Test coupon pattern design to control multilayer saw singulated plastic ball grid array substrate mis-registration
US6845901B2 (en) * 2002-08-22 2005-01-25 Micron Technology, Inc. Apparatus and method for depositing and reflowing solder paste on a microelectronic workpiece
ITMI20022767A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Processo per realizzare un dispositivo a semiconduttore
KR100574947B1 (ko) * 2003-08-20 2006-05-02 삼성전자주식회사 Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
KR100541395B1 (ko) 2003-09-09 2006-01-11 삼성전자주식회사 반도체칩 적층장치, 이것을 이용한 반도체 패키지의제조방법, 그리고 이러한 방법에 의하여 제조된 반도체패키지
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US6847122B1 (en) 2003-10-16 2005-01-25 Kulicke & Soffa Investments, Inc. System and method for preventing and alleviating short circuiting in a semiconductor device
US7179688B2 (en) * 2003-10-16 2007-02-20 Kulicke And Soffa Industries, Inc. Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method
US6955949B2 (en) * 2003-10-16 2005-10-18 Kulicke & Soffa Investments, Inc. System and method for reducing or eliminating semiconductor device wire sweep
US7132303B2 (en) * 2003-12-18 2006-11-07 Freescale Semiconductor, Inc. Stacked semiconductor device assembly and method for forming
US7268884B2 (en) * 2003-12-23 2007-09-11 Optoplan As Wavelength reference system for optical measurements
CN100334699C (zh) * 2004-09-22 2007-08-29 探微科技股份有限公司 制作晶片背面内连接导线的方法
US7355283B2 (en) 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
US7646087B2 (en) * 2005-04-18 2010-01-12 Mediatek Inc. Multiple-dies semiconductor device with redistributed layer pads
US7622313B2 (en) * 2005-07-29 2009-11-24 Freescale Semiconductor, Inc. Fabrication of three dimensional integrated circuit employing multiple die panels
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
CN100470743C (zh) * 2006-01-24 2009-03-18 探微科技股份有限公司 晶片级封装和切割的方法
US7482251B1 (en) * 2006-08-10 2009-01-27 Impinj, Inc. Etch before grind for semiconductor die singulation
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
KR100784388B1 (ko) * 2006-11-14 2007-12-11 삼성전자주식회사 반도체 패키지 및 제조방법
KR100838491B1 (ko) * 2006-12-27 2008-06-16 동부일렉트로닉스 주식회사 반도체 소자 제조방법
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8421244B2 (en) * 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
CN101682133A (zh) * 2007-06-18 2010-03-24 泰科电子荷兰公司 用于互连表面安装设备和电路基片的连接器
CN101689522B (zh) * 2007-06-29 2011-11-02 爱德万测试株式会社 测试装置
SG148901A1 (en) * 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
KR101458538B1 (ko) * 2007-07-27 2014-11-07 테세라, 인코포레이티드 적층형 마이크로 전자 유닛, 및 이의 제조방법
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8415783B1 (en) * 2007-10-04 2013-04-09 Xilinx, Inc. Apparatus and methodology for testing stacked die
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US8722457B2 (en) * 2007-12-27 2014-05-13 Stats Chippac, Ltd. System and apparatus for wafer level integration of components
WO2009154761A1 (en) * 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
KR101461630B1 (ko) * 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
US7897481B2 (en) * 2008-12-05 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. High throughput die-to-wafer bonding using pre-alignment
US8168458B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US8232140B2 (en) * 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US8817841B2 (en) * 2009-11-03 2014-08-26 Maxim Integrated Products, Inc. System and method of controlling modulation frequency of spread-spectrum signal
US8288203B2 (en) 2011-02-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package structure using conductive via and exposed bump
KR101923531B1 (ko) 2011-12-23 2018-11-30 삼성전자주식회사 반도체 칩 본딩 장치
TWI473217B (zh) * 2012-07-19 2015-02-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
CN104795368B (zh) * 2014-01-17 2017-10-20 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
US10304802B2 (en) 2016-05-02 2019-05-28 International Business Machines Corporation Integrated wafer-level processing system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191224A (en) * 1987-04-22 1993-03-02 Hitachi, Ltd. Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
EP0610709B1 (de) * 1993-02-11 1998-06-10 Siemens Aktiengesellschaft Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
JPH09186289A (ja) * 1995-12-28 1997-07-15 Lucent Technol Inc 多層積層化集積回路チップ組立体
US5952725A (en) 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5938956A (en) * 1996-09-10 1999-08-17 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
JP3032964B2 (ja) * 1996-12-30 2000-04-17 アナムインダストリアル株式会社 ボールグリッドアレイ半導体のパッケージ及び製造方法
US6040618A (en) * 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
US6103548A (en) * 1997-09-17 2000-08-15 Motorola, Inc. Semiconductor device and method of manufacture
US5969427A (en) * 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
US6210992B1 (en) * 1999-08-31 2001-04-03 Micron Technology, Inc. Controlling packaging encapsulant leakage

Also Published As

Publication number Publication date
KR20020086612A (ko) 2002-11-18
NO20023891L (no) 2002-08-16
WO2001067511A3 (en) 2002-02-07
NO20023891D0 (no) 2002-08-16
EP1269538A2 (de) 2003-01-02
DE60101159D1 (de) 2003-12-11
CN1416594A (zh) 2003-05-07
HK1052579A1 (en) 2003-09-19
JP2003526922A (ja) 2003-09-09
US6344401B1 (en) 2002-02-05
CN1194408C (zh) 2005-03-23
MY134235A (en) 2007-11-30
WO2001067511A2 (en) 2001-09-13
EP1269538B1 (de) 2003-11-05
CA2400805A1 (en) 2001-09-13
TW484214B (en) 2002-04-21

Similar Documents

Publication Publication Date Title
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE69732166T2 (de) In der mitte bestückte lötballgitter-packung
DE10164800B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE69315606T2 (de) Dreidimensionale gestapelte Mehrchip-Halbleiteranordnung und Verfahren zum Herstellen derselben
DE10157280B4 (de) Verfahren zum Anschließen von Schaltungseinheiten
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE112005001949B4 (de) Verfahren zum Bereitstellen von Stapelchipelementen
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE102008003156A1 (de) Mehrchip-Packung und Verfahren zu ihrer Ausbildung
DE102007059161A1 (de) Multi-Chip Package Struktur und Verfahren zu deren Herstellung
EP0351581A1 (de) Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
DE102007002707A1 (de) System-in Package-Modul
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102008014736A1 (de) Halbleiterbausteinpackung mit Multi-Chips in einer Seite-an-Seite-Anordnung und das dazugehörige Verfahren
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
EP1649412B1 (de) Chipkarte, chipkartenmodul sowie verfahren zur herstellung eines chipkartenmoduls
DE102008010098A1 (de) Halbleiterpackage mit einer ein Die aufnehmenden durchgehenden Ausnehmung und einer Verbindungsbohrung und ein Verfahren zu deren Herstellung
DE10251530A1 (de) Stapelanordnung eines Speichermoduls
DE102020113139A1 (de) Halbleiter-package mit leitenden kontakthöckern und verfahren zur herstellung des halbleiter-package
DE69312411T2 (de) Ballkontaktierung für Flip-Chip-Anordnungen
DE10124970B4 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung
DE19820319A1 (de) Halbleiterbaustein und Verfahren zu seiner Herstellung
DE10394239B4 (de) Verfahren zum Verpacken integrierter Schaltungen und integriertes Schaltungsgehäuse

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee