DE60005026T2

DE60005026T2 - Integrierte testanordnung für einen analog-digital-wandler und entsprechendes verfahren

Info

Publication number: DE60005026T2
Application number: DE60005026T
Authority: DE
Inventors: Michel Renovell; Florence Azais; Serge Bernard; Yves Bertrand
Original assignee: Centre National de la Recherche Scientifique CNRS
Current assignee: Centre National de la Recherche Scientifique CNRS
Priority date: 1999-09-09
Filing date: 2000-09-07
Publication date: 2004-06-17
Anticipated expiration: 2020-09-08
Also published as: ES2206300T3; EP1210772A1; AU7300000A; FR2798539B1; FR2798539A1; US6642870B1; ATE249111T1; EP1210772B1; DK1210772T3; DE60005026D1; WO2001018969A1

Description

Die Erfindung betrifft Analog/Digital-Wandler und bezieht sich insbesondere auf die Integration eines Autotestmoduls, das die Messung der Betriebscharakteristiken des Wandlers, wie Verschiebung, Verstärkung, die Nichtlinearitäten und anderes, unter Verwendung des Prinzips des Tests durch Histogramm gestattet.
Was den Test der Analog/Digital-Wandler anlangt, so werden in der Industrie hauptsächlich zwei Methoden verwendet, und zwar der Test durch Histogramm und der Test durch schnelle Fouriertransformation (FFT).
Die Anwendung dieser Methoden erfordert eine leistungsfähige und sehr kostspielige externe Testeinrichtung in Form eines Industrieprüfgeräts.
Eine herkömmliche Lösung zur Verringerung der Kosten dieses externen Tests besteht darin, Testmodule in das Innere der Schaltung selbst zu integrieren.
Dieser Lösungstyp gilt als wirtschaftlich existenzfähig, da die Oberfläche der hinzugefügten Module nur 10 bis 15 % der ursprünglichen Oberfläche der Schaltung darstellt.
Die Integration einer Histogramm-Testvorrichtung in ihrer herkömmlichen Form stellt ein Problem dar, da die hinzugefügte Oberfläche der Testmodule einerseits wegen des extrem großen Volumens der zu speichernden Daten und andererseits wegen der komplexen Operationen, die für den Betrieb durchzuführen sind, übermäßig groß ist.
EP 0 336 715 beschreibt die Architektur eines Analog/Digital-Wandlers, der eine digitale Logik aufweist, um Codedichte-Daten zu akkumulieren, die dazu bestimmt sind, zur Charakterisierung des Wandlers verwendet zu werden. Die durch diese digitale Logik akkumulierten Daten werden dann zu einem Rechner übertragen, um verarbeitet zu werden.
Die Schrift von J. Raczkowycz und Mitarbeiter, "Embedded ADC characterization techniques using a BIST structure, an ADC model and histogram data", Microelectronics Journal, GB, Mackintosh Publications Ltd., Luton, Band 27, Nr. 6, 1. September 1996, Seiten 539-549, XP004007233, beschreibt eine Testtechnik zur Charakterisierung eines Analog/Digital-Wandlers. Diese Technik benutzt einen RAM-Speicher und eine Inkrementierungszelle, die in den Analog/ Digital-Speicher integriert sind, so dass die Anzahl von zwischen dem zu testenden Analogwandler und einem externen Testgerät ausgetauschten Informationen reduziert werden.
Die Schrift von Franck K.Y. MOK und Mitarbeiter, "Strech: Self Testing reliability evaluation Chip", Proceedings of the Custom Integrated Circuits Conference, US, New York, IEEE vol. Conf. 15, 1993, Seiten 30.4.1-30.4.4, XP000409779, beschreibt eine mit einer digitalen Sektion ausgerüsteten ASIC-Schaltung, die aus einem Histogramm von Codedaten eine Differenz-Nichtlinearität bestimmen kann.
Ziel der Erfindung ist es, diesen Nachteil zu beseitigen, indem die Testtechnik durch Histogramm so neu definiert wird, dass nur eine geringe Anzahl von Informationen auf der integrierten Schaltung zu speichern sind und die Charakteristiken des Wandlers ausgehend von einfachen Operationen zu ermitteln sind.
Ziel der Erfindung ist ferner die Schaffung eines integrierten Testmoduls, das eine kleine Oberfläche einnimmt, so dass die Lösung des Tests durch Histogramm wirtschaftlich interessant wird.
Gegenstand der Erfindung ist deshalb ein Verfahren zum Testen eines Analog/Digital-Wandlers durch Histogramm, das darin besteht, dass die Akkumulation und die Auswertung des Histogramms in der Zeit zerlegt wird, dadurch gekennzeichnet, dass es gemeinsame Ressourcen benutzt, um nacheinander die Betriebscharakteristiken des Analog/Digital-Wandlers zu bearbeiten, und dass es darin besteht, dass diese Ressourcen nacheinander initialisiert und konfiguriert werden, um sie an die Bestimmung jeder der Betriebscharakteristiken dieses Wandlers anzupassen.
Gegenstand der Erfindung ist ferner eine Vorrichtung zum Selbsttest eines Analog/Digital-Wandlers für die Durchführung des oben definierten Verfahrens umfassend Mittel zum Anlegen von Testsignalen an den Wandler und Analysemittel, dadurch gekennzeichnet, dass die Analysemittel gemeinsame Ressourcen, die mit dem Wandler integriert und konfigurierbar sind, um nacheinander Betriebscharakteristiken des Wandlers zu bestimmen, und Mittel zum Konfigurieren dieser Analysemittel umfassen, um sie an die zu bestimmenden Charakteristiken anzupassen.
Gemäß anderen Merkmalen besitzt die Vorrichtung eine Einrichtung zum Zählen eines Bezugscodes und zum Vergleichen, die an den Ausgang des Analog/Digital-Wandlers angeschlossen ist, einen Vorwärts-Rückwärts-Zähler zur Auswertung und Speicherung, dessen Ausgang die Betriebscharakteristiken des Wandlers betreffende Signale liefert, und eine Steuerung zur Verwaltung der Testphasen mit Hilfe dieser Einrichtung zum Zählen und Vergleichen und des Vorwärts-Rückwärts-Zählers.
Zum besseren Verständnis der Erfindung folgt eine als Beispiel dienende Beschreibung, die sich auf die beiliegende Zeichnung bezieht. In dieser zeigen:
1 ein Blockschaltbild eines Analog/Digital-Wandlers mit einer in seine integrierte Schaltung eingegliederten Testschaltung,
2 ein ausführlicheres Blockschaltbild einer Ausführungsform eines erfindungsgemäßen Analysemoduls,
3 eine ausführlichere Darstellung des Zählers des Schaltbilds von 2,
4 eine ausführlichere Darstellung des Vorwärts-Rückwärts-Zählers des Schaltbilds von 2,
5 ein ausführliches Organigramm, dass die Berechnung der Verschiebung, der Verstärkung und der Nichtlinearität mit Hilfe des erfindungsgemäßen Moduls veranschaulicht,
6 ein Diagramm, das die Bestimmung der Verschiebung zeigt,
7 ein Diagramm, das die Bestimmung der Verstärkung zeigt,
8 die Darstellung eines Algorithmus zum Testen der wesentlichen Parameter des Wandlers,
9 eine Darstellung eines Algorithmus zum Berechnen der Verschiebung,
10 eine Darstellung eines Algorithmus zur Berechnung der Verstärkung,
11 eine Darstellung eines Algorithmus zur Berechnung der Differenz-Nichtlinearitäten und
12 eine Darstellung eines Algorithmus zur Berechnung der Integral-Nichtlinearitäten.
Die Erfindung betrifft den integrierten Test von Analog/Digital-Wandlern.
Auf herkömmliche Weise geht es bei einer solchen Lösung darum, auf demselben Silizium wie der ADW ein Modul zu integrieren, das gestattet, an den Eingang des Wandlers Teststimuli anzulegen, sowie ein Modul, das die Beobachtung und Analyse der Ausgangsantworten des Wandlers gestattet.
Eine solche Anordnung ist in 1 dargestellt, die einen Analog/Digital-Wandler ADW 1 zeigt, an dessen Eingang ein Multiplexer 2 angeschlossen ist, von dem ein Eingang an den analogen Eingang 3 der Schaltung, ein Eingang an eine Leitung 4 zum Anlegen eines Testsignals und ein Eingang an den Ausgang eines Teststimuli-Generators 5 angeschlossen ist.
An seinem Ausgang ist der ADW 1 an ein Analysemodul 6 angeschlossen, das einen Eingang, über den es an die Leitung 4 zum Anlegen der Testsignale angeschlossen ist, und einen Testausgang 7 besitzt, während der ADW einen unabhängigen digitalen Ausgang 8 besitzt.
Da bekanntlich bereits Lösungen für die Erzeugung von Stimuli entwickelt wurden, bezieht sich die Erfindung spezieller auf das Analysemodul zur Begünstigung der Möglichkeit der Integration der Technik des Tests durch Histogramm in den ADW.
Der Test durch Histogramm beruht auf einer statistischen Analyse der Frequenz des Auftretens der Codes am Ausgang des zu testenden Wandlers.
Ein ADW von n Bits besitzt nämlich an seinem Ausgang 2n mögliche Codes.
Wenn ein Teststimulus an den Eingang des ADW 1 angelegt wird, muss jeder Code eine bestimmte Anzahl von Malen auftreten.
Das Prinzip des Histogramms besteht also darin, die Anzahl von Malen H(i) zu zählen, die jeder Code i tatsächlich auftritt.
Diese Auftrittsfrequenzen H(i) werden dann ausgewertet, um die Betriebscharakteristiken (Verschiebung, Verstärkung, Nichtlinearitäten und andere) des Wandlers zu bestimmen.
Auf bekannte Weise extern durchgeführt, erfordert diese Art von Test umfangreiche Hardwareressourcen.
Zur Durchführung des Tests eines ADW von n Bits ist es nämlich erforderlich, 2n+i Speicherwörter für die Speicherung des Histogramms und einen digitalen Signalprozessor DSP oder einen Mikroprozessor für seine Auswertung zu verwenden.
Die direkte Integration dieser Technik stellt infolgedessen eine inakzeptable Lösung dar, da die vom Speicher und dem Mikroprozessor eingenommene Oberfläche weitaus größer als die des Wandlers selbst ist.
Um die Integration des Tests durch Histogramm wirtschaftlich existenzfähig zu machen, wird die Technik umdefiniert, um die für ihren Betrieb erforderlichen Ressourcen zu verringern, wobei gleichzeitig ihre Leistungen beibehalten werden.
Die Grundidee der Erfindung besteht darin, die Akkumulation und die Auswertung des Histogramms in der Zeit zu zerlegen.
Der als ein Algorithmus betrachtete Test durch Histogramm kann nämlich in zwei Dimensionen zerlegt werden: in einer zeitlichen und in einer räumlichen.
Angesichts der Bedingung einer minimalen Oberfläche, die durch das in den Wandler integrierte Testmodul auferlegt wird, besteht die erfindungsgemäße Lösung darin, dass die zeitliche Zerlegung des Algorithmus bevorzugt wird.
Die Erfindung beruht deshalb auf der Akkumulation des Histogramms Code für Code und auf einer sequentiellen Verarbeitung der jeden Code betreffenden Informationen.
Bei weniger strengen Oberflächenanforderungen ist es möglich, das Histogramm in Codegruppen (2 Codes für 2 Codes ...) zu berechnen und auszuwerten.
Zu einem gegebenen Zeitpunkt der sequentiellen Verarbeitung betreffen die materiellen Ressourcen also nur den gegenwärtigen Code.
Nach Verarbeitung eines Codes werden diese Ressourcen freigegeben und für den folgenden Code verfügbar gemacht.
Außerdem besteht eine zweite zeitliche Zerlegung darin, dass jedes Mal nur eine der Betriebscharakteristiken bestimmt wird.
Die Analyse wird infolgedessen in drei Phasen zerlegt.

1) Bestimmung der Verschiebung
2) Bestimmung der Verstärkung
3) Bestimmung der Nichtlinearitäten

Bei der Anwendung dieser drei Phasen hat man einen dreieckigen Eingangsstimulus gewählt, der eine Minimierung der für die Auswertung des Histogramms erforderlichen Rechenressourcen gestattet.
In der ersten Phase werden nur die Endcodes ausgenutzt, um die Verschiebung zu bestimmen. Verschiebung = k1[p(2n)-p(1)]wobei ki eine bekannte Konstante ist.
In der zweiten Phase wird nur ein Teil der Mittelcodes sequentiell benutzt, um die Verstärkung zu bestimmen.

wobei k2 eine bekannte Konstante ist, A eine bekannte Konstante ist, die von der Anzahl der Bits des Wandlers abhängt.

In der dritten Phase wird jeder Code sequentiell verarbeitet. Man erhält auf diese Weise die jedem Code i zugeordnete Differenz-Nichtlinearität NLD(i) NLD(i) = k3p(i)wobei ks eine bekannte Konstante ist.
Ferner gestattet die sequentielle Kumulierung von NLD, die jedem Code i zugeordnete Integral-Nichtlinearität NLI(i):
Schließlich ist die Bilanz der für die Anwendung der erfindungsgemäßen Technik erforderlichen materiellen Ressourcen die folgende.
Die Erfassung des Vorhandenseins eines Codes am Ausgang kann mit Hilfe eines einfachen Vergleichers und eines Zählers durchgeführt werden, um den Bezugscode zu positionieren.
Die verschiedenen Verarbeitungen erfordern nur einfache Operationen, die mit Hilfe eines Vorwärts-Rückwärts-Zählers implantiert werden können.
Die Verwaltung der drei Testphasen wird durch ein wenig komplexes Steuergerät gewährleistet.
Das Prinzipschaltbild einer möglichen Anlage eines erfindungsgemäßen Testmoduls ist in 2 dargestellt.
Dieses Modul, das das Analysemodul des Schaltbilds von 1 ist, besitzt einen Zähler und Vergleicher 10 mit n Eingängen 11 In<7:0>, die an die entsprechenden Ausgänge des ADW (nicht dargestellt) angeschlossen sind und dessen Ausgangscode mit 8 Bits darstellen.
Es besitzt ferner einen Lösch- oder Nullstellungseingang 12, einen Taktgebereingang 13, einen Steuereingang 14 und einen Setzeingang 15.
Es besitzt ferner Ausgänge 16, die mit drei Eingängen outB2, outb6, outB8, 17a, 17b, 17c eines Steuereingangs 20 verbunden sind, und einen Ausgang 21, der mit einem Eingang 22 des Steuerorgans 20 verbunden ist.
Das Steuerorgan 20 besitzt ferner einen Eingang 23, der mit den Ausgängen des ADW verbunden ist, einen Löschausgang 24, der mit dem Eingang des Zählers und Vergleichers 10 verbunden ist, einen Folgecodeausgang 25, der mit dem Taktgebereingang 13 verbunden ist, einen Steuerausgang 26, der an den Steuereingang 14 der Schaltung 10 angeschlossen ist und einen Setzausgang 27, der an den Setzeingang 15 des Zählers und Vergleichers 10 angeschlossen ist.
Das Steuerorgan besitzt ferner einen Taktgebereingang ck 28, einen Löscheingang clear 29, einen Anfangeingang 30 und einen Endeeingang 31.
Ferner besitzt es einen Ausgang C 1 32 und einen Ausgang C2 33, die an Eingänge C1, C2, 34 bzw. 35 eines Vorwärts-Rückwärts-Zählers 36 angeschlossen sind, und einen Löschausgang 37, der an einen Löscheingang 38 des Vorwärts-Rückwärts-Zählers 36 angeschlossen ist.
Das Steuerorgan 20 besitzt ferner einen Mehrfacheingang 40, über den es an entsprechende Ausgänge 41 des Vorwärts-Rückwärts-Zählers 36 angeschlossen ist.
Dieser besitzt einen Taktgebereingang 42 und einen Mehrfachausgang 43 S<6:0>, der der Ausgang der Kippkreise über 8 Bits plus ein Übertragsausgang ist und den Bezugscode darstellt.
Der Zähler und Vergleicher 10 ist detailliert in 3 dargestellt.
In dem vorliegenden Beispiel ist er auf der Grundlage eines Zählers zu acht Bits ausgeführt, von dem jede der acht Stufen eine Gruppe von Gattern 45a bis 45h aufweist, der ein Kippkreis 46a bis 46h zugeordnet ist. Die Zähler- oder Vergleicherfunktionen dieser Schaltung werden durch das von der Steuerschaltung 20 kommende Signal bestimmt und an den Steuereingang 14 + Übertrag angelegt.
Die Vergleichsfunktion wird durch ein EXKLUSIV-NICHT-ODER-Gatter 47a gewährleistet, von dem ein Eingang mit einem Eingang 11 zum Empfang der Ausgangssignale des Analog/Digital-Wandlers über einen Multiplexer 48a verbunden ist, von dem ein anderer Eingang über ein NICHT-UND-Gatter 49a mit der Klemme Q des Kippkreises 46b der folgenden Stufe verbunden ist.
Der Ausgang jedes der EXKLUSIV-NICHT-ODER-Gatter 47a bis 47h ist an einen entsprechenden Eingang eines NICHT-UND-Gatters 50 angeschlossen.
Der Ausgang dieses Gatters bildet den Ausgang 21 des Zählers und Vergleichers, der das für die Steuerschaltung 20 bestimmte Signal Ini-A liefert und der das Ergebnis des Vergleichs zwischen dem Bezugscode und dem Ausgangscode des ADW ergibt.
Der Zähler und Vergleicher 36 der Schaltung von 2 ist detailliert in 4 dargestellt.
Er besitzt sechs Gruppen von Gattern 52a bis 52f, denen entsprechende Kippkreise 53a bis 53g zugeordnet sind.
Jede Gruppe von Gattern, wie die Gruppe 52a, besitzt drei NICHT-UND-Gatter 54a, 55a, 56a.
Das Gatter 54a hat zwei Eingängen die an den Eingang 34 bzw. den Eingang 35 der Signale C₂ und C₁ angeschlossen sind.
Das Gatter 55a ist ein Gatter mit drei Eingängen, von denen der eine mit dem Eingang 35 des Signals Ca verbunden ist, von denen ein zweiter Eingang über ein Umkehrglied 57a mit einem Eingang eines ODER-EXKLUSIV-Gatters der folgenden Gattergruppe 52b verbunden ist, und von denen ein dritter Eingang mit dem Ausgang eines NICHT-UND-Gatters der Gattergruppe 52b verbunden ist.
Das dritte Gatter 56a ist ein Gatter mit drei Eingängen, von denen ein erster Eingang mit dem Ausgang des NICHT-UND-Gatters der Gattergruppe 52b verbunden ist, von denen ein zweiter Eingang mit dem Eingang 34 des Signals C₁ verbunden ist und von denen ein dritter Eingang mit dem Eingang des ODER-EXKLUSIV-Gatters der folgenden Gattergruppe 52b verbunden ist.
Die Ausgänge der Gatter 54a, 55a, 56a sind drei Eingänge eines NICHT-UND-Gatters 58a angeschlossen, dessen Ausgang mit einem Eingang eines ODER-EXKLUSIV-Gatters 59a verbunden ist.
Der Ausgang des Gatters 59a ist mit der Klemme D des Kippkreises 53 verbunden, während der andere Eingang des EXKLUSIV-ODER-Gatters an die Klemme Q des Kippkreises 53a angeschlossen ist.
Die Klemme C dieses Kippkreises ist an den Taktgebereingang ck 42 angeschlossen, während seine Klemme RN an die Löschklemme 38 angeschlossen ist.
Die anderen Stufen des Vorwärts-Rückwärts-Zählers sind identisch und werden deshalb nicht beschrieben.
Die Signale C₁ und C₂ werden ferner an ein NICHT-ODER-Gatter angelegt, dessen Ausgang über ein Umkehrglied 61 an einen Eingang eines EXKLUSIV-ODER-Gatters 62 angeschlossen ist, dessen anderer Eingang mit der Klemme Q eines zusätzlichen Kippkreises 53g verbunden ist. Der Ausgang des Gatters 62 ist an die Klemme D des Kippkreises 53g angeschlossen, der mit dem Ausgang 41 der Schaltung verbunden ist. Die Klemme Q des Kippkreises 53g ist mit dem Ausgang 43 verbunden, während seine Klemmen C und RN an den Taktgeber- bzw. Löscheingang 42 bzw. 38 angeschlossen sind.
Die dargestellte Technik gestattet die Bestimmung der Betriebscharakteristiken, wie der Verschiebung, der Verstärkung und der Nichtlinearitäten, eines Analog/Digital-Wandlers.
Dieser dynamische Test beruht auf einer statistischen Analyse der Frequenz H(i) des Auftretens jedes Codes i am Ausgang eines ADW von n Bits.
Der gesamte Test findet mit einem dreieckigen Eingang mit der maximalen Betriebsfrequenz des Wandlers statt.
Bei diesem Signaltyp hat die theoretische Auftrittsfrequenz H_the bei allen Codes den gleichen Wert
Sie hängt ausschließlich von der Anzahl N von Abtastungen und von der Anzahl n von Bits des Wandlers ab.
Nun wird unter Bezugnahme auf die 6 und 7 die Bestimmung der Verschiebung und der Verstärkung beschrieben.
Die klassische Definition der Verschiebungsabweichung ist die folgende. In einem ADW ist die Verschiebungsabweichung die Differenz zwischen der tatsächlichen Spannung und der theoretischen Spannung des Eingangs, die das Bit mit kleinerem Gewicht umschalten lässt.
Erfindungsgemäß wird die Verschiebung mit Hilfe von zwei Endcodes berechnet, die bei einem dreieckigen Signal wie das Signal von 6 die einzigen Codes sind, die im Fall einer Verschiebungsabweichung geändert werden.
Die Abweichung hat hier eine lineare Einwirkung auf die Frequenz des Auftretens jedes Codes.
Infolgedessen kommt man zu einem sehr einfachen Ausdruck der Verschiebung, ausgedrückt in LSB:
in der:

A die Amplitude des Eingangssignals ist,
Te die Abtastperiode ist,
Tin die Periode des Eingangssignals ist,
PE der Vollbereich des Wandlers ist,
C eine bekannte Konstante ist, die die Verschiebung der idealen Charakteristik berücksichtigt.

Wenn man beispielsweise eine Abweichung über ein LSB messen möchte, muss man die Amplitude des Eingangssignals erhöhen. Wenn nämlich die Amplitude des Eingangssignals genau dem Vollbereich PE des Wandlers entspricht und wenn die Verschiebung größer als 1 LSB ist, tritt der Code 00...00 am Ausgang des Wandlers niemals auf.
Der Mindestwert der Eingangsamplitude hängt direkt von der gemessenen maximalen Verschiebung ab. A ≥ Verschiebungmax + PE
Nun wird die Bestimmung der Verstärkung unter Bezugnahme auf 7 beschrieben, die den Qualifizierungsschritt in Abhängigkeit von der Anzahl N von Abtastungen für jeden Code darstellt.
Wenn der Wandler eine von 1 abweichende Verstärkung g hat, ist sein Quantifizierungsschritt qr immer konstant, aber hat einen Wert, der g mal kleiner als im Idealfall qr = q/g ist.
Durch eine ähnliche Untersuchung bei der Verschiebung kann qr ziemlich einfach erhalten werden:
Die Verstärkungsabweichung, ausgedrückt in LSB kann mit Hilfe von qr bestimmt werden.
In dieser Gleichung stellen A, Te, Tin, PE und q die Amplitude des Eingangssignals, die Abtastungsperiode, die Periode des Eingangssignals, die Vollbereichsspannung des Wandlers bzw. den idealen Quantifizierungsschritt dar.
Diese Messung kann nicht an einem einzelnen Code durchgeführt werden, da die Änderungen des Quantifizierungsschritts infolge der Nichtlinearitäten des Wandlers durchsichtig werden müssen. Die geringste Nichtlinearitätsabweichung an dem als Bezug genommenen Code wirkt sich auf die Messung der Verstärkung aus.
Infolgedessen erstreckt sich die Messung auf mehrere verschiedene Codes. Die Änderung des Quantifizierungsschritts bei einem Code i wird durch die Differenz-Nichtlinearität dieses Codes verursacht.
Bei einer durch mehrere Codes verursachten Veränderung ist es dagegen interessant, den Einfluss dieser Ungewissheit auf die Integral-Nichtlinearität zu untersuchen.
Man versetzt sich in den extremen Fall, in dem die durch die Nichtlinearitäten der untersuchten Codes verursachte Änderung des Quantifizierungsschritts gleich der maximal zulässigen Integral-Nichtlinearität ist.
Bei einer Messgenauigkeit bei der Verstärkung von Δg und einer maximalen Integral-Nichtlinearitätsabweichung, NLI_max, ist die Anzahl von Codes gleich dem Verhältnis NLI_max zu Δg.
Die Präzision der Messung der Verstärkung ist für die Folge sehr wichtig, da sie alle zukünftigen Messungen beeinflusst.
Beispielsweise bei ziemlich strengen Bedingungen: NLI_max = l.LSB und eine gute Messgenauigkeit, und zwar Δg = 0,02 LSB.
Es ist erforderlich, den Mittelwert der Verstärkungsabweichung auf 50 Codes zu errechnen.
Nun wird die Bestimmung der Nichtlinearitäten beschrieben.
Man kann zwei Typen von Nichtlinearitäten definieren:

– die Differenz-Nichtlinearitäten (NLD)
- die Integral-Nichtlinearitäten.

Die Differenz-Nichtlinearitäten stellen die Differenz bezüglich einem LSB der zwei aufeinander folgenden Codes entsprechenden analogen Werte dar.
Bei der vorliegenden Technik werden sie direkt aus der Frequenz des Auftretens des Codes, auf den sie sich beziehen, bestimmt.
worin
Die Integral-Nichtlinearitäten (NLI) stellen die maximale Abweichung zwischen der tatsächlichen Charakteristik und der idealen Übertragungsgeraden dar.
Sie werden berechnet, indem die NLD kumuliert werden.
Nun wird unter Bezugnahme auf 5 der Gesamtalgorithmus der erfindungsgemäßen Technik beschrieben.
Es sei erwähnt, dass alle Ressourcen des Systems nach jeder Initialisierung wieder verwendbar sind. Infolgedessen sind die für die Anwendung der erfindungsgemäßen Technik erforderlichen Gesamtressourcen gering, und die Struktur ist infolgedessen leicht in einen Analog/Digital-Wandler zu integrieren.
Der Algorithmus ist in 5 in Form eines Organigramms dargestellt.
Er umfasst:

- eine Phase 1 der Berechnung der Verschiebung,
- eine Phase 2 der Berechnung der Verstärkung,
- eine Phase 3 der Berechnung der Differenz- und Integral-Nichtlinearitäten

Die Phase 1 umfasst einen Schritt 70 der Initialisierung aller Ressourcen H_dec = 0.
Dann berechnet man im Laufe eines Schritts 71 die Frequenz H(o) des Auftretens des Codes 0.
In der Phase 72 berechnet man die Frequenz H(2ⁿ) des Auftretens des Codes 2n.
Im Schritt 73 nimmt man die Berechnung von H_dec = H(2ⁿ)-H(0) vor.
Diese Operationen werden mit den unter Bezugnahme auf die 2 bis 4 beschriebenen Ressourcen durchgeführt, die zur Durchführung der Berechnung der Verschiebung programmiert sind.
Im Schritt 74 nimmt man die Initialisierung der Ressourcen für die Phase 2 der Berechnung der Verstärkung vor. Nach dieser Initialisierung H_verst = 0.
Dann berechnet man im Schritt 75 die Frequenz H(N1) des Auftretens des Codes N 1.
Im Schritt 76 kumuliert man mit dem vorhergehenden Verstärkungswert H_verst = HVerst + H(N 1) .
Im Schritt 77 nimmt man die Inkrementierung des Bezugscodes N1 vor: N1 = N1 + N1.
Im Schritt 78 bestimmt man, ob N1 < N2.
Wenn ja, kehrt man zum Schritt 75 der Berechnung der Frequenz H(N1) des Auftretens des Codes N1 zurück.
Wenn nicht, geht man zu dem Schritt 79 der Initialisierung der Ressourcen N_NLD = 0 für den Übergang auf die Phase 3 der Berechnung der Nichtlinearitäten über.
Im Schritt 80 berechnet man die Frequenz H(2) des Auftretens des Codes 2, H_NLD(2) = H(2).
Im Schritt 81 initialisiert man wieder alle Ressourcen H_NLD = 0.
Im Schritt 82 berechnet man die Frequenz H(3) des Auftretens des Codes 3, H_NLD(3) = H(3).
Im Schritt 83 initialisiert man wieder alle Ressourcen für die Berechnung der Frequenz des Auftretens des Codes il, dann beginnt man wieder diese Arbeitsgänge bis zum Schritt 84 der Berechnung der Frequenz H(2ⁿ-1) des Auftretens des Codes 2n-1. H_NLD(2n-1) = H(2ⁿ-1).
Im Schritt 85 initialisiert man alle Ressourcen für die Berechnung der Integral-Nichtlinearitäten.
Dann berechnet man im Schritt 86 die Frequenz H(2) des Auftretens des Codes 2.
Im Schritt 87 nimmt man die Akkumulierung mit dem vorhergehenden Wert vor: H_NLI = H_NLI + H(2).
Im Schritt 88 berechnet man die Frequenz H(3) des Auftretens des Codes 3.
Im Schritt 89 nimmt man die Akkumulierung mit dem vorhergehenden Wert vor, H_NLI = H_NLI + H(3) und so weiter, bis zum Schritt 90 der Berechnung der Frequenz H(2ⁿ-1) des Auftretens des Codes 2ⁿ-1.
Im Schritt 91 nimmt man die Akkumulierung mit dem vorhergehenden Schritt vor und kommt zum Erhalt der Integral-Nichtlinearität H_NLI = H_NLI + (2ⁿ-1).
Schließlich initialisiert man im Schritt 92 alle Ressourcen für die folgende Serie von Berechnungen.
Im Nachstehenden wird ein praktisches Ausführungsbeispiel eines Analog/Digital-Wandlers mit eingegliedertem Selbsttestmodul beschrieben.

– Analog/Digital-Wandler 8 Bits (256 Codes), – Abtastfrequenz 10 MHz
– Frequenz des Eingangssignals 1,22 MHz
– 8192 Abtastungen pro Testblock. Das heißt 1000 Perioden des Eingangssignals bei jedem Block,
– zugelassene Verschiebungsabweichung ±1,5 LSB
– zugelassene Verstärkungsabweichung ±1,5 LSB
– zugelassen Differenz-Nichtlinearitäten ±0,5 LSB
– zugelassene Integral-Nichtlinearitäten ±0,5 LSB.

Die für die Durchführung der Erfindung erforderlichen materiellen Ressourcen sind in 2 dargestellt.
Sie umfassen

– einen Block zur Erfassung des Vorhandenseins eines Codes am Ausgang des Analog/ Digital-Wandlers.

Dieser in 2 mit 10 dargestellte Block ist, wie oben angegeben, ein Zähler und Vergleicher zur Positionierung des Bezugscodes.

– Einen Block 36 zur Histogrammauswertung, dieser ist in Form eines Vorwärts-Rückwärts-Zählers mit Ergänzung auf 1 ausgeführt.
– Einen Block 20 zur Verwaltung der drei Testphasen oder Steuerschaltung.

Die beiden Blöcke 36 und 10 können in einem gemeinsamen Block zusammengefasst sein.
Die Installierung dieser Technik wird unter Bezugnahme auf die 3 und 4 beschrieben. Sie ist vorteilhafterweise in AMSO 8 μm-Technologie ausgeführt.
Nun wird der Aufbau und die Arbeitsweise jedes Blocks ausführlich beschrieben.
Der Zähl- und Vergleichsblock 10 gestattet die Positionierung des Bezugscodes, den man verarbeiten möchte, im Zähler und seinen Vergleich mit dem Ausgangscode des Wandlers.
Er besteht aus 8 Kippkreisen 46a bis 46h mit Einstellung auf Eins und auf Null, die durch die unter Bezugnahme auf die 3 beschriebene Kombinationslogik verbunden sind.
Dieser Block hat zwei Funktionen: Positionierung des Bezugscodes und sein Vergleich mit dem Ausgangscode des Wandlers.
Die Positionierung des Bezugscodes wird durchgeführt, indem der Ausgang des im Zählermodus arbeitenden Blocks inkrementiert wird, und der Vergleich im Vergleichsmodus findet statt, indem wieder die EXKLUSIV-ODER-Gatter 47a bis 47h des Zählers verwendet werden.
Der Steuereingang 12 ist erforderlich, um von einem Modus auf den anderen überzugehen.
Wenn der Steuereingang 12 ein Signal crt = 0 erhält, wird der Block in den Zählermodus gesetzt und der Ausgang wird bei jeder Taktgeberfront inkrementiert.
Wenn der Steuereingang 12 ein Signal crt = 1 erhält, führt der Block den Vergleich zwischen dem Bezugscode out<7:0> und dem Ausgangscode des Wandlers Ii<7:0> durch.
Wenn beide Codes gleich sind, geht Ini-A auf Null über.
Wenn die beiden Codes verschieden sind, geht Ini-A auf Eins über.
Der in 4 dargestellte Verarbeitungsblock gestattet die Durchführung aller für die Verwertung des Histogramms erforderlichen Operationen. Wie in 4 dargestellt ist, besteht er aus sieben Kippkreisen 53a bis 53f und 63 mit Nullstellung und einer Kombinationslogik zwischen diesen verschiedenen Kippkreisen.
Der Ausgang 41 ist ein Ausgang von acht Bits, der die verschiedenen Charakteristiken darstellt.
Der Ausgang 43 ist der Ausgang des letzten Kippkreises 53g und bildet einen Eingang der Steuerschaltung.
Zur Berechnung der Verschiebung muss der Verarbeitungsblock die Subtraktion zwischen der Frequenz des Auftretens beider Endcodes durchführen und muss das Ergebnis speichern.
Diese Operation wird durchgeführt, indem der Verarbeitungsblock als Vorwärts-Rückwärts-Zähler mit 7 Bits konfiguriert wird. Für die Berechnung der anderen Charakteristiken hat der Verarbeitungsblock nur eine Akkumulationsfunktion und bleibt deshalb in Zählerkonfiguration.
Das im Verarbeitungsblock enthaltene Ergebnis stellt die Differenz zwischen dem theoretischen Wert und dem tatsächlichen Wert der Auftrittsfrequenz H(i) – H_the dar.
Um das Ergebnis auswerten zu können, muss man das Vorzeichen dieser Differenz berücksichtigen.
Wenn der in dem Block 36 gespeicherte Wert negativ ist, wird der Ausgang auf 1 ergänzt.
Die beiden Steuereingänge C1, C2, 34, 35 werden verwendet, um den Verarbeitungsblock zu konfigurieren.
Es gibt vier Betriebsmoden:

1) Transparenzmodus: der Ausgang S ist gleich dem Ausgang der Kippkreise 53a-53f (C1 = C2 = 1).
2) Ergänzungsmodus: der Ausgang S ist gleich der Ergänzung auf 1 des Ausgangs der Kippkreise (C1 = C2 = 0).
3) Vorwärtszähler-Modus: der Ausgang wird bei jeder Taktgeberfront inkrementiert (C 1 = 1; C2 = 0).
4) Rückwärtszähler-Modus: der Ausgang wird bei jeder Taktgeberfront dekrementiert (Cl = 0; C2 = 1).

Die Steuerschaltung 20 gestattet die Verwaltung aller Testphasen.
Die Eingänge erhalten die folgenden Signale:

– Ini-A 22 liefert das Ergebnis des Vergleichs zwischen dem Ausgangscode des ADW und dem Bezugscode.
- InO 23 erhält das Bit kleinen Gewichts des Ausgangscodes des Wandlers.
- Der Eingang 28 ist der Eingang des Taktgebersignals ck der Steuerschaltung.
- Die Eingänge 17a, 17b, 17c erhalten outB2, outB6 und outB8, die die Bits 3, 7 bzw. der Übertrag des Vorwärts-Rückwärts-Zählblocks 10 sind.

Die Eingänge outA5 und outA7 40 stellen die Übertragsbits 0 und 1 des Ausgangs 41 des Verarbeitungsblocks 36 dar.
Die Eingänge 30, 31 des Anfangs und des Endes sind mit einem Stimuligenerator (nicht dargestellt) verbunden und geben an, wenn die Aus gangscodes des Wandlers verwertbar sind. Der Löscheingang oder Clear gestattet die Initialisierung der Steuerschaltung.
Die Ausgänge 32, 33 und 37 liefern die Steuerbits C1, C2 und clr-A zu dem Verarbeitungsblock 36.
Der Ausgang 25 ist an den Taktgeber des Vorwärts-Rückwärts-Zählblocks 10 angeschlossen, um ihm ein Signal folgender Code zu liefern.
Die Ausgänge 24, 26, 27 liefern dem Zähler und Vergleicher 10 Steuerbits ctr, clr-B und set-B.
Die allgemeine Arbeitsweise des Vergleichers ist in dem in 8 dargestellten Algorithmus ausführlich dargestellt.
Während aller oben beschriebenen Testphasen geht man davon aus, dass der Stimuligenerator zwei binäre Signale Anfang und Ende zusätzlich zu dem dreieckigen Signal liefert.
Diese Signale bezeichnen den Anfang und das Ende jedes Testblocks.
Die Anzahl von Perioden P des Eingangssignals in dem Block hängt von der Frequenz des Eingangssignals f_in, von der Abtastfrequenz f_e und von der Anzahl von zu verarbeitenden Abtastungen N ab.
Es ist erforderlich, während der einzelnen Phasen ebensoviel Blöcke wie zu verarbeitende Codes zu verwalten.
1) Phasen der Bestimmung der Verschiebung
In dieser Phase, deren Berechnungsalgorithmus in 9 dargestellt ist, darf der Zähler des Zählers und Vergleichers 10 als Ausgang nur zwei Werte 00...00 oder 11...11 haben.
Infolgedessen steuert die Steuerschaltung nur den Eingang der Einstellung auf Null und auf Eins des Zählers.
Der Verarbeitungsblock 36 ist als Rückwärtszähler konfiguriert, wenn der Ausgangscode der Code 00000000 ist, und als Zähler, wenn der Ausgangscode 11111111 ist.
Infolgedessen führt der Block 36 die Subtraktion zwischen den Frequenzen des Auftretens der beiden Endcodes durch.
Diese Differenz ist proportional zu der Verschiebung, wie man nach der Gleichung (1) sieht.
Während dieser Phase findet die Verarbeitung der beiden Endcodes gleichzeitig statt und erfordert also nur einen Testblock.
Auf dem Rechenalgorithmus von 9 sieht man, dass die Bits C1, C2, clr-A, clr-B, set-B, folg-Code und ctr die Werte 100010 bzw. 1 haben.
Die Initialisierung aller Blocks wird gewährleistet durch:

- Nullstellung des Verarbeitungsblocks 36 (clr-A = 0)
- Nullstellung des Zählers und Vergleichers 10B(clr-B = 0).

Die genannten Bits gehen also in die folgenden Zustände über:
Die Steuerschaltung wartet also das vom Stimuligenerator kommende Signal (Anfang) ab, um die Berechnung der Verschiebung zu beginnen.
Das Signal Anfang geht auf 1 über und die Berechnung der Verschiebung findet statt. Sie läuft weiter, solange das Signal Fin = 0.
Diese Berechnung wird durch die Positionierung des Zählers des Zählers und Vergleichers 10 auf den Code 0 oder 1 (clr-B/set-B) gewährleistet, je nachdem, ob In0 gleich 0 oder 1 ist.
Dann findet ein Vergleich zwischen dem Ausgang des Zählers und dem Ausgangscode des ADW(In) statt.
Dann findet die Inkrementierung oder Dekrementierung des Zählers 36 je nach dem Ergebnis und dem Wert von In0 und dem Ergebnis des Vergleichs (Wert von Ini-A) statt.
Am Ende der Berechnung der Verschiebung haben die oben genannten Bits die folgenden Werte:
Das Ergebnis wird im Verarbeitungsblock oder Vorwärts-Rückwärts-Zähler 36 gelesen und man nimmt je nach dem Übertragswert 0 die Ergänzung des Ergebnisses oder nicht.
Die oben genannten Bits sind nun die folgenden Werte:
2) Phase der Bestimmung der Verstärkung
Die Phase der Bestimmung der Verstärkung wird unter Bezugnahme auf den in 10 dargestellten Algorithmus zur Berechtiung der Verstärkung beschrieben.
Die Verstärkung wird mit Hilfe der mittleren Codes berechnet. Man muss eine ziemlich große Anzahl von Codes verarbeiten, um eine gute Messgenauigkeit zu erreichen.
Zu diesem Zweck kumuliert man beispielsweise die Auftrittsfrequenz von 61 Codes, die zwischen dem dritten und dem vierundsechzigsten Code verteilt sind.
Man beginnt damit, dass man den ersten Bezugscode im Zähler des Zählers und Vergleichers 10 positioniert (Code 00000100).
Man berechnet die Frequenz des Auftretens dieses Codes.
Dann wird der Zähler inkrementiert (Code 00000101) und der Wert der Auftrittsfrequenz wird der vorhergehenden hinzugefügt.
Diese Operation wird bis zum letzten zu verarbeitenden Code (Code 01000000) wiederholt. Das Ergebnis kann nun dem Verarbeitungsblock 36 entnommen werden.
Für jeden Code muss der Generator einen vollständigen Testcode liefern.
Bei dem hier bearbeiteten Beispiel erfordert die Messung der Verstärkung 61 Blöcke.
Die Operationen sind die folgenden.
Bei der Initialisierung haben die Bits C1, C2, clr-A, clr-B, set-B, folg-Code, crt anfangs jeweils den Wert 0001100.
Man initialisiert nun den Vorwärts-Rückwärts-Zähler 36 und den Zähler und Vergleicher 10.
Dann gehen die oben genannten Bits auf die folgenden Werte über:
Es findet die Positionierung des Bezugscodes auf dem Zähler des Zähler und Vergleichers 10 statt, und dann die Inkrementierung dieses Zählers bis zu dem Code 00000100 = erster verarbeiteter Code zur Bestimmung der Verstärkung, Inkrementierung, solange outB2=0.
Wenn outB2=1, nehmen die genannten Bits die Werte 0011110 an.
Das System ist in Bereitschaft: die Steuerschaltung 20 erwartet das vom Stimuligenerator kommende Signal (Anfang), um die Berechnung der Verstärkung zu beginnen.
Das Signal Anfang geht über auf Anfang = 1.
Die genannten Bits gehen nun auf die folgenden Werte über:
Es findet die Berechnung der Verstärkung statt, solange das Signal Ende=0.
Es findet der Vergleich zwischen dem Ausgang des Zählers des Zähler und Vergleichers 10 und dem Ausgangscode des ADW(In) statt.
Je nach dem Ergebnis dieses Vergleichs findet eine Inkrementierung des Vorwärts-Rückwärts-Zählers 36 statt.
Die genannten Bits gehen nun auf die folgenden Werte 0011100 über.
Man inkrementiert nun den Zähler des Zählers und Vergleichers 10, wenn der Bezugscode nicht gleich dem letzten zu verarbeitenden Code (01000000) ist, um die Verstärkung zu bestimmen, und beginnt wieder, ohne den Vorwärts-Rückwärts-Zähler zu initialisieren.
Wenn das Signal out6=1, gehen die genannten Bits auf die folgenden Werte über:
Man liest das Ergebnis im Verarbeitungsblock 36 und nimmt je nach dem Wert von outA5 die Ergänzung des Ergebnisses oder nicht.
Nun wird die Phase der Bestimmung der Nichtlinearitäten beschrieben.
Phase der Bestimmung der Nichtlinearitäten
Man beginnt mit den Differenz-Nichtlinearitäten. Die Phase der Bestimmung der Differenz-Nichtlinearitäten wird unter Bezugnahme auf den in 11 dargestellten Algorithmus der Berechnung der NLD beschrieben.
Der erste zu verarbeitende Code wird am Ausgang des Zählers und Vergleichers 10 positioniert.
Die Frequenz des Auftretens dieses Codes wird in dem Vorwärts-Rückwärts-Zähler 36 berechnet. Dann wird der Vorwärts-Rückwärts-Zähler 36 initialisiert und man inkrementiert den Zähler des Zählers und Vergleichs 10, um den folgenden Code zu setzen und so weiter.
Ein vollständiger Block (Pperioden) des Eingangssignals ist für jeden Code erforderlich (sequentielle Verarbeitung).
Bei der Initialisierung haben die Bits C 1, C2, clr-A, clr-B, set-B, folg-Code, ctr jeweils die folgenden Werte: 0000100.
Es findet die Initialisierung der Schaltungen 36 und 10 statt.
Dann gehen die genannten Bits auf die folgenden Werte 0011110 über. Die Steuerschaltung 20 wartet das vom Stimuligenerator (nicht dargestellt) kommende Signal "Anfang" ab, um die Berechnung der Nichtlinearitäten zu beginnen.
Wenn die Signale Anfang=l und outB8=0, nehmen die genannten Bits die folgenden Werte an:
Solange Ende=O, findet die Berechnung der Nichtlinearitäten statt. Es findet ein Vergleich zwischen dem Ausgang der Schaltung 10 und dem Ausgangscode des AGW(In) statt, und dann, je nach dem Ergebnis, die Inkrementierung der Schaltung 36 oder nicht.
Wenn Ende=1, gehen die Bits dann auf die folgenden Werte über:
Dann findet die Lesung des Ergebnisses in der Schaltung 36 und, je nach dem Wert von outA5, die Ergänzung dieses Ergebnisses oder nicht statt.
Schließlich nehmen die genannten Bits die folgenden Werte 0001100 an.
Man inkrementiert nun den Zähler des Zählers und Vergleichers 10 und initialisiert die Vorwärts-Rückwärts-Zählschaltung 36 (ctr-A = 0).
Die Integral-Nichtlinearitäten NLI werden folgendermaßen unter Bezugnahme auf den in 12 dargestellten Rechenalgorithmus bestimmt.
Dieselbe Operation wie für die Bestimmung der Differenz-Nichtlinearitäten wird wiederholt, jedoch ohne Initialisierung des Vorwärts-Rückwärts-Zählers 36 vor jedem Block.
Man sieht in dem Algorithmus von 12, dass die genannten Bits bei der Initialisierung der Vorrichtung die folgenden Werte haben: 0000100.
Es findet die Initialisierung der Blöcke 36 und 10 (2) statt.
Dann gehen diese Bits jeweils auf die folgenden Werte 0011110 über.
Die Steuerschaltung 20 wartet das von dem Stimuligenerator kommende Signal "Anfang" ab, um die Berechnung der Nichtlinearitäten zu beginnen.
Wenn outB8=1, gehen die genannten Bits auf die Werte über: 0000100. Man initialisiert die Blöcke 36 und 10.
Wenn outB8=0, wartet die Steuerschaltung 20 das vom Stimuligenerator kommende Signal "Anfang" ab, um die Berechnung der Integral-Nichtlinearitäten zu beginnen.
Bei Auftreten der Signale Anfang=l und outB8=0, nehmen die genannten Bits die folgenden Werte an:
Die Berechnung der Integral-Nichtlinearitäten findet statt, solange Ende=0.
Wenn Ende=1, vergleicht man den Ausgang der Schaltung 10 mit dem Ausgangscode des ADW(In) und, je nach dem Ergebnis, inkrementiert man die Schaltung 36 oder nicht.
Die genannten Bits haben nun die folgenden Werte:
Man liest nun das Ergebnis in dem Verarbeitungsblock oder Vorwärts-Rückwärts-Zähler 36 und ergänzt ihn oder ergänzt ihn nicht, je nach dem Wert von outA5.
Die Bits gehen auf die Werte über: 0011100.
Schließlich inkrementiert man den Zähler des Zähler und Vergleichers 10.

Claims

Verfahren zum Testen eines Analog/Digital-Wandlers durch Histogramm, das darin besteht, daß die Akkumulation und die Auswertung des Histogramms in der Zeit zerlegt wird, dadurch gekennzeichnet, daß es gemeinsame Ressourcen benutzt, um nacheinander die Betriebscharakteristiken des Analog/Digital-Wandlers zu bearbeiten, und daß es darin besteht, daß diese Ressourcen nacheinander initialisiert und konfiguriert werden, um sie an die Bestimmung jeder der Betriebscharakteristiken dieses Wandlers anzupassen.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zu einem gegebenen Zeitpunkt der Behandlung einer Betriebscharakteristik die gemeinsamen Ressourcen nur einen Code oder eine Gruppe von gleichzeitig verarbeiteten Codes betreffen.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß diese Betriebscharakteristiken des Wandlers die Verschiebung, die Verstärkung und die Nichtlinearitäten sind.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Bestimmung der Verschiebung durch Abtastung eines an den Wandler angelegten dreieckigen Signals und durch Berechnung ausgehend von zwei sich aus der Abtastung dieses dreieckigen Signals ergebenden extremen Codes gewährleistet wird, die die einzigen im Fall einer Verschiebungsabweichung geänderten Codes sind, und zwar mit Hilfe der Beziehung:
in der: A die Amplitude des Eingangssignals ist, C eine bekannte Konstante ist, die die Verschiebung der idealen Charakteristik berücksichtigt, Te die Abtastperiode ist, Tin die Periode des Eingangssignals ist, H(2ⁿ) die Anzahl Abtastungen bei dem Code 111...11 ist, H(1) die Abtastungszahl bei dem Code 000...00 ist, PE der volle Umfang des Wandlers ist.
Verfahren nach einem der Ansprüche 3 und 4, dadurch gekennzeichnet, daß die Bestimmung der Verstärkung durch Abtastung eines an den Wandler angelegten dreieckigen Signals und Bildung von aufeinanderfolgenden Codes, die jeweils eine Anzahl Abtastungen dieses Signals umfassen und einen Quantifizierungsschritt qr definieren, und Berechnung der Verstärkung mit Hilfe der Beziehung gewährleistet wird:
in der A, Te, Tin und PE die Amplitude des Eingangssignals, die Abtastperiode, die Periode des Eingangssignals bzw. die Bezugsspannung des Wandlers darstellen.
Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die Nichtlinearitäten Differenz-Nichtlinearitäten und Integral-Nichtlinearitäten sind.
Verfahren nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Bestimmung der Differenz-Nichtlinearitäten, die die Differenz der den beiden aufeinanderfolgenden Codes entsprechenden analogen Werten bezüglich des am wenigsten signifikanten Bits LSB darstellen, mit Hilfe der Gleichung gewährleistet wird:
mit
wobei H(i) die Frequenz des Auftretens jedes Codes i am Ausgang des Analog/Digital-Wandlers ist.
Verfahren nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die Bestimmung der Integral-Nichtlinearitäten, die die Abweichung zwischen der tatsächlichen Charakteristik und der idealen Geraden bezüglich des Bits LSB mit dem kleinsten Gewicht darstellen, durch die folgende Beziehung gewährleistet wird:
wobei die Integral-Nichtlinearitäten durch Akkumulation der Differenz-Nichtlinearitäten errechnet werden.
Vorrichtung zum Selbsttest eines Analog/Digital-Wandlers für die Durchführung des Verfahrens nach einem der Ansprü che 1 bis 8, umfassend Mittel (2, 5) zum Anlegen von Testsignalen an den Wandler und Analysemittel (6), dadurch gekennzeichnet, daß die Analysemittel gemeinsame Ressourcen, die integriert und konfigurierbar sind, um nacheinander Betriebscharakteristiken des Wandlers zu bearbeiten, und Mittel (20) zum Konfigurieren dieser gemeinsamen Ressourcen umfassen, um sie an die zu behandelnden Charakteristiken anzupassen.
Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Analysemittel auf demselben Silicium wie der Analog/Digital-Wandler integriert sind.
Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Analysemittel eine Einrichtung zum Zählen eines Bezugscodes und zum Vergleichen (10), die an den Ausgang des Analog/Digital-Wandlers angeschlossen ist, einen Vorwärts-Rückwärts-Zähler (36) zur Auswertung und Speicherung, dessen Ausgang die Betriebscharakteristiken des Wandlers betreffende Signale liefert, und eine Steuerung (20) zur Verwaltung der Testphasen mit Hilfe dieser Einrichtung zum Zählen und Vergleichen (10) und des Vorwärts-Rückwärts-Zählers (36) umfassen.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß diese Einrichtung zum Zählen eines Bezugscodes und zum Vergleichen (10) und der Vorwärts-Rückwärts-Zähler (36) in einem gemeinsamen Block vereinigt sind.
Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Einrichtung (10) zum Zählen und Vergleichen einen Zähler zu acht Bit aufweist, von dem jede der Stufen eine Einheit von Gattern (45a bis 45h) umfaßt, der ein Kippkreis (46a bis 46h) zugeordnet ist, sowie einen Vergleicher, der für jede Stufe ein Exklusiv-Nicht-Oder-Gatter (47a bis 47h) aufweist, von dem ein Eingang mit einem Eingang (11) zum Empfang der Ausgangssignale des Analog-Digital-Wandlers über einen Multiplexer (48a bis 48h) verbunden ist, von dem ein anderer Eingang über ein Nicht-Und-Gatter (49a bis 49h) mit der Klemme Q des Kippkreises (46b) der folgenden Stufe verbunden ist.
Vorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß der Vorwärts-Rückwärts-Zähler (36) Gruppen von Gattern (52a bis 52f) aufweist, denen entsprechende Kippkreise (53a bis 53g) und Eingänge (34, 35) für Signale (C1, C2) zum Konfigurieren des Vorwärts-Rückwärts-Zählers (36) als Vorwärtszähler oder als Rückwärtszähler durch die Steuerung (20) zur Verwaltung der Testphasen zugeordnet sind.
Analog/Digital-Wandler, dadurch gekennzeichnet, daß er eine integrierte Testvorrichtung nach einem der Ansprüche 9 bis 14 aufweist.