DE4111519C2

DE4111519C2 - Halbleitereinrichtung und Herstellungsverfahren hierfür

Info

Publication number: DE4111519C2
Application number: DE4111519A
Authority: DE
Inventors: Hiroji Ozaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-16
Filing date: 1991-04-09
Publication date: 1995-11-30
Anticipated expiration: 2011-04-10
Also published as: US5159417A; JP2519608B2; DE4111519A1; JPH04212467A

Description

Die Erfindung betrifft eine Halbleitereinrichtung nach dem Oberbegriff des Patentanspruchs 1 und ein Herstellungsverfahren für diese nach dem Oberbegriff des Patentanspruchs 9.

In den letzten Jahren fand mit der Entwicklung integrierter Halblei tereinrichtungen ein schneller Fortschritt bei der Mikrominiaturi sierung von Bauelementen, die Schaltkreise mit hoher Integrations dichte (LSI) bilden, statt. Ein Typ von Bauelementen, die Halbleiter einrichtungen bilden, stellt der Feldeffekttransistor dar. MOS-Tran sistoren mit geringer Kanallänge, die durch Mikrominiaturisierung dieser Feldeffekttransistoren gebildet werden, weisen z. B. die Ei genschaft auf, daß sich das elektrisches Feld in Kanalrichtung in der Umgebung der Drain mit einem Anstieg der Drain-Spannung erheb lich vergrößert. Ist die Störstellenkonzentration zwischen dem Drain- und dem Substrat-Bereich groß, so wird selbst bei konstanter Drain-Spannung der Bereich der Verarmungsschicht, die in einem Be reich zwischen diesen gebildet ist, schmaler, so daß in der Verar mungsschicht die Feldstärke in Kanalrichtung groß wird. Damit werden Elektronen im Kanalbereich durch das starke Feld beschleunigt und in einen hochenergetischen Zustand gebracht. Diese hochenergetischen Elektronen kollidieren in der Umgebung des Drain-Bereiches mit dem Gitter des Siliziums und erzeugen so in einer Lawine viele Elektron- Loch-Paare. Von den durch diese Stoßionisation erzeugten Elektronen und Löchern werden die Elektronen von einem starken Drain-Feld in den Drain-Bereich gezogen, so daß sie einen Teil des Drain-Stroms bilden. Die Löcher werden vom Drain-Feld abgestoßen und fließen da mit in eine Verarmungsschicht unter dem Kanalbereich, so daß sie einen Teil des Substratstroms bilden. In diesem Fall werden die hochenergetischen Elektronen, die aufgrund eines Anstiegs der Feld stärke in der Umgebung der Drain erzeugt worden sind, als heiße La dungsträger bezeichnet. Die Erzeugung der heißen Ladungsträger be einflußt die Zuverlässigkeit des Feldeffekttransistors negativ.

Um die Feldstärke in der Umgebung der Drain zu reduzieren, die eine Erzeugung der heißen Ladungsträger verursachen kann, sind herkömmli cherweise Feldeffekttransistoren mit LDD-Strukturen (Lightly Diffu sed Drain = leicht diffundierte Drain) vorgeschlagen und praktisch benutzt worden. Fig. 16 zeigt einen Querschnitt eines n-Kanal MOS- Transistors mit LDD-Struktur. Bezüglich Fig. 16 weist ein p-Silizi umsubstrat 31 eine hierauf gebildete Gate-Elektrode 33 auf, wobei sich zwischen diesen ein Gate-Oxidfilm 32 befindet. Auf den Seiten wänden der Gate-Elektrode 33 ist ein Seitenwandoxidfilm 34 geschaf fen. Auf einander gegenüberliegenden Seiten der Gate-Elektrode 33 sind n-Störstellenbereiche als Source-/Drain-Bereiche gebildet. Diese n-Störstellenbereiche weisen n⁻-Störstellenbereiche 35a und 35b mit niedriger Konzentration und n⁺-Störstellenbereiche 36a und 36b mit hoher Konzentration auf. Die n⁻-Störstellenbereiche 35a und 35b mit geringer Konzentration sind auf dem Siliziumsubstrat 31 un mittelbar unter dem Seitenwandoxidfilms 34 gebildet. Die n⁺-Stör stellenbereiche 36a und 36b sind in einem Bereich weg von der Gate- Elektrode 33 geschaffen und erstrecken sich bis in Kontakt mit den n⁻-Störstellenbereichen 35a bzw. 35b. Auf diese Weise werden Source-/Drain-Bereiche gebildet, die die n⁻-Störstellenbereiche 35a und 35b in der Umgebung des Kanalbereiches aufweisen. Wird entweder der n⁻-Störstellenbereich 35a oder 35b mit geringer Konzentration als Drain benutzt, so reduziert sich die Feldstärke in der Umgebung der Drain. Da der Unterschied in der Störstellenkonzentration zwischen dem n⁻-Störstellenbereich 35a und dem Bereich des p-Siliziumsubstrats 31 klein ist, wird die Fläche der Verarmungsschicht, die in einem Be reich dazwischen gebildet ist, groß, wenn der n⁻-Störstellenbereich 35a mit geringer Konzentration als Drain verwendet wird. Damit wird die Feldstärke in Kanalrichtung, d. h. die Feldstärke in der Umgebung der Drain, vermindert.

Im n-Kanal MOS-Transistor mit LDD-Struktur der Fig. 16 wird angenom men, daß der Drain-Bereich vom n⁻-Störstellenbereich 35a und dem n⁺- Störstellenbereich 36a gebildet wird. Ferner wird angenommen, daß der Source-Bereich vom n⁻-Störstellenbereich 35b und dem n⁺-Stör stellenbereich 36b gebildet wird. Es sei vorausgesetzt, daß die An legung einer vorbestimmten Spannung an die Gate-Elektrode 33 be wirkt, daß sich die Elektronen als Ladungsträger in einer Richtung bewegen, die durch den durchgezogenen Pfeil im Kanalbereich angege ben ist. Selbst wenn der Drain-Bereich nahe dem Kanal durch den n⁻- Störstellenbereich 35a mit geringer Konzentration gebildet wird, führt die Stoßionisation auch in diesem Fall zu Elektron-Loch-Paa ren. Von diesen werden die Elektronen, die durch ein in einen Kreis eingeschlossenes "-" in der Figur angegeben sind, von der Summe aus Drain-Feld und dem Feld, das von der Gate-Elektrode erzeugt wird, im unteren Teil des Seitenwandoxidfilms 34 gefangen. Der Einfang der Elektronen im Seitenwandoxidfilm 34 bewirkt eine Verarmung der La dungsträger im n⁻-Störstellenbereich 35a auf der Substratoberfläche. Dies erhöht im laufe der Zeit den Widerstand des n⁻-Störstellenbe reiches 35a. Es kann daher angenommen werden, daß die Ladungsträger, die sich in Richtung des durchgezogenen Pfeiles im Kanalbereich be wegen, nicht in den n⁻-Störstellenbereich 35a, sondern unter dem n⁻-Störstellenbereich 35a hindurch in den n⁺-Störstellenbereich 36a fließen, wie dies durch den gestrichelten Pfeil angedeutet ist. Da mit wird der Schwellenwert Vth der Gate-Spannung erhöht und somit die Stromführungsfähigkeit vermindert, d. h. die Stromverstärkung β verschlechtert.

Es sind verschiedene verbesserte LDD-Strukturen vorgeschlagen wor den, um eine Verschlechterung der Einrichtungen aufgrund von Er scheinungen zu verhindern, die für herkömmliche Feldeffekttransisto ren mit LDD-Strukturen eigentümlich sind, um so den Widerstand ge genüber heißen Ladungsträgern zu verbessern. In "The Impact of Gate- Drain Overlapped LDD (GOLD) für Deep Submicron VLSI′S", IEDM Tech. Dig. 1987, S. 38-41 ist ein Feldeffekttransistor mit GOLD-Struktur (Gate-Overlapped-LDD = Gate-überlappte LDD-Struktur) vorgeschlagen worden. Fig. 17 zeigt einen Querschnitt eines n-Kanal MOS-Transi stors mit GOLD-Struktur. Bezüglich Fig. 17 ist eine Gate-Elektrode 37 aus Polysilizium über dem p-Siliziumsubstrat 31 mit einem dazwi schen befindlichen Gate-Oxidfilm 32 geschaffen. Auf der Gate-Elek trode 37 ist durch ein CVD-Verfahren ein Oxidfilm 39 und auf den Seitenwänden der Gate-Elektrode ein Seitenwandoxidfilm 40 gebildet. Die aufeinander gegenüberliegenden Seiten der Gate-Elektrode 37 ge bildeten Source- und Drain-Bereiche weisen n⁻-Störstellenbereiche 35a, 35b mit niedriger Konzentration und n⁺-Störstellenbereiche 36a, 36b mit hoher Konzentration auf. Die Enden 37a der Gate-Elektrode 37 in Kanalrichtung sind jeweils gerade über den n⁻-Störstellenberei chen 35a und 35b mit geringer Konzentration gebildet, wobei sich der Gate-Oxidfilm 32 dazwischen befindet. Es sind selektive Oxidfilme 41 gebildet, die mit den Enden 37a der Gate-Elektrode verbunden sind. Aufgrund der Anforderungen eines Herstellungsprozesses befindet sich ein natürlicher Oxidfilm 38 in der Gate-Elektrode 37, der die Enden 37a der Gate-Elektrode bildet, die sich gerade über den n⁻-Störstel lenbereichen 35a und 35b erstreckt.

Entsprechend dieser GOLD-Struktur ist der n⁻-Störstellenbereich, der den Drain-Bereich bilden soll, gerade unterhalb der Gate-Elektrode geschaffen. Damit befindet sich die Stelle des Spitzenwertes des elektrischen Feldes in der Umgebung der Drain gerade unterhalb der Gate-Elektrode. Beim Anlegen einer vorbestimmten Spannung an die Gate-Elektrode wird daher das elektrische Feld durch die Gate-Elek trode auf die n⁻-Störstellenbereiche angewandt. Selbst wenn Elektro nen, die durch Stoßionisation gebildet worden sind, in den Gate- Oxidfilm zwischen der Gate-Elektrode und den n⁻-Störstellenbereichen fließen, gibt es folglich keine Verarmung an Ladungsträgern in den n⁻-Störstellenbereichen auf der Substratoberfläche, da das Feld der Gate-Elektrode die Elektronen anzieht. Dies kann eine Reduzierung der Stromführungsfähigkeit, d. h. eine Verschlechterung der Stromver stärkung β verhindern.

Der Feldeffekttransistor mit GOLD-Struktur erfordert jedoch die Bil dung von n⁻-Störstellenbereichen mit geringer Konzentration als Source-/Drain-Bereiche innerhalb der Gate-Elektrode. Es ist mit an deren Worten also notwendig, eine Struktur zu schaffen, bei der sich die n⁻-Störstellenbereiche, die Teil der Source-/Drain-Bereiche bil den, und ein Teil der Gate-Elektrode vollständig überlappen. Diese Struktur erfordert daher einen komplizierten Herstellungsprozeß.

Die Fig. 18 bis 21 zeigen Querschnitte eines Herstellungsverfahrens eines n-Kanal MOS-Transistors mit der in Fig. 17 dargestellten GOLD- Struktur in der Reihenfolge der Prozeßschritte. In Fig. 18 wird ein Gate-Oxidfilm 32 auf einem p-Siliziumsubstrat 31 gebildet. Auf die sem Gate-Oxidfilm 32 wird eine erste Polysiliziumschicht 371 mit ei ner Dicke von 50 nm geschaffen. Anschließend wächst ein natürlicher Oxidfilm 38 auf der ersten Polysiliziumschicht 371 mit einer Dicke von 5 bis 10Å durch Curing des Wafers mit Luft. Auf diesem natürli chen Oxidfilm 38 wird eine zweite Polysiliziumschicht 372 geschaf fen. Auf dieser zweiten Polysiliziumschicht 372 wird nun entspre chend einem vorbestimmten Muster durch das CVD-Verfahren ein Oxid film 39 gebildet.

In Fig. 19 wird die zweite Polysiliziumschicht 372 einer isotropen Trockenätzbehandlung mit hoher Selektivität unterworfen, wobei der Oxidfilm 39 als Maske benutzt wird. Dabei wird die zweite Polysili ziumschicht 372 so geätzt, daß sie den Bereich unter dem Oxidfilm 39 unterschneidet, um eine Gate-Elektrode 37 zu bilden, wobei die erste Polysiliziumschicht 371 mit freigelegter Oberfläche auf einander ge genüberliegenden Seiten des Oxidfilms 39 zurückbleibt. Anschließend werden Phosphorionen mit einer hohen Energie von etwa 80 keV implan tiert, wie dies durch Pfeile angedeutet ist, wobei der Oxidfilm 39 als Maske benutzt wird. Diese Phosphorionen durchdringen die dünne erste Polysiliziumschicht 371 und erreichen das Innere des Silizium substrats 31, so daß die n⁻-Störstellenbereiche 35a, 35b mit gerin ger Konzentration gebildet werden.

In Fig. 20 wird auf einander gegenüberliegenden Seiten der Gate- Elektrode ein Seitenwandoxidfilm 40 gebildet. Die außerhalb des Sei tenwandoxidfilms 40 liegende erste Polysiliziumschicht 371 wird durch anisotrope Trockenätzung entfernt, wodurch das Ende 37a der Gate-Elektrode geschaffen wird.

Wie in Fig. 21 gezeigt ist, wird nun ein selektiver Oxidfilm 41 ge bildet, der mit dem Ende 37a der Gate-Elektrode verbunden ist. Zu letzt werden n⁺-Störstellenbereiche 36a, 36b durch Implantation von Arsenionen außerhalb des Seitenwandoxidfilms 40 gebildet, wobei die Oxidfilme 39 und 40 als Maske benutzt werden. Auf diese Weise ist ein Feldeffekttransistor mit GOLD-Struktur hergestellt worden.

Beim Herstellungsprozeß in Fig. 19 der oben angeführten Beschreibung wird jedoch eine isotrope Trockenätzung verwendet, damit die erste Polysiliziumschicht 371 mit freiliegender Oberfläche zurückbleibt. Zu diesem Zeitpunkt ist es notwendig, das isotrope Ätzen anzuhalten. Es ist extrem schwierig, eine Steuerung der Vervollständigung dieses isotropen Ätzvorganges unter Verwendung des natürlichen Oxidfilms 38 exakt auszuführen. Darüber hinaus ist es extrem schwierig, den Um fang der Ätzung der zweiten Polysiliziumschicht 372 in lateraler Richtung unter Anwendung isotroper Ätzung zu steuern, um die effek tive Kanallänge Leff akkurat zu schaffen.

Sinkt die Gate-Länge mit der Mikrominiaturisierung des Feldef fekttransistors auf etwa ein Viertel Mikrometer (0,25 µm) oder weni ger, so wird ferner die in Fig. 17 dargestellte effektive Kanallänge Leff extrem kurz. Daher ist es schwierig, die n⁻-Störstellenbereiche 35a und 35b, die Teil der Source-/Drain-Bereiche darstellen, unmit telbar unter den Enden 37a der Gate-Elektrode stabil zu bilden. Das bedeutet, daß der Umfang der Überlappung zwischen den n⁻-Störstel lenbereichen 35a, 35b und den Enden 37a der Gate-Elektrode vom iso tropen Ätzprozeß der Fig. 19 der zweiten Polysiliziumschicht 372 und dem Ionenimplantationsprozeß durch die dünne erste Polysilizium schicht 371 abhängt. Daher wird die Größe der durch die Ionenimplan tation gebildeten n⁻-Störstellenbereiche 35a, 35b durch den Umfang der Ätzung der zweiten Polysiliziumschicht 372 bestimmt. Da es schwierig ist, beim isotropen Ätzen den Umfang der Ätzung in latera ler Richtung zu steuern, ist es schwierig, die kurze effektive Ka nallänge Leff und die Größe der n⁻-Störstellenbereiche 35a, 35b in stabiler Weise auf einem gewünschten Wert zu halten.

Solange die GOLD-Struktur verwendet wird, ist es daher schwierig, einen Feldeffekttransistor mit einer Gate-Länge in der Größenordnung von einem Viertel Mikrometer zu implementieren.

Aufgabe der Erfindung ist es, einen Feldeffekttransistor mit hoher Stromtreibungsfähigkeit und einer Struktur zu schaffen, die gegenüber heißen Ladungsträgern sehr widerstandsfähig ist, sowie dessen Herstellung zu vereinfachen. Ferner ist ein Herstellungsverfahren dafür zu schaffen.

Die Aufgabe wird durch die Halbleitereinrichtung nach den Patentansprüchen 1, 13, 17 sowie das Verfahren nach dem Patentanspruch 9 beschrieben.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Es sind die erste und die zweite Gate- Elektrode elektrisch miteinander verbunden. Damit wird eine Spannung an die zweite Gate-Elektrode gleichzeitig mit dem Anlegen einer vor bestimmten Spannung an die erste Gate-Elektrode angelegt. Hierdurch wird sowohl ein elektrisches Feld durch das erste als auch ein elek trisches Feld durch das zweite Gate erzeugt. Das Feld durch das zweite Gate zieht die Ladungsträger in einem Abschnitt des Source- Bereichs unmittelbar unter dem Isolierfilm in Richtung der Oberflä che des Halbleitersubstrats. Damit wird dieser Source-Bereich zu ei nem Bereich mit einer größeren vorhandenen Ladungsträgerkonzentra tion. Mit anderen Worten kann der Widerstand im Source-Bereich ver mindert werden. Dies führt zu einer Verbesserung der Stromtreibungs fähigkeit, d. h. der Stromverstärkung des Feldeffekttransistors.

Da der Drain-Bereich aus dem Störstellenbereich mit geringer Konzen tration besteht, kann der Widerstand gegenüber den heißen Ladungs trägern ähnlich wie bei der LDD-Struktur groß gemacht werden. Mit anderen Worten wird das Feld in der Umgebung des Endes des Drain-Be reiches vermindert und die Stoßionisation kann unterdrückt werden.

Ferner sind weder Source- noch Drain-Bereich innerhalb der ersten Gate-Elektrode gebildet, die entsprechend einer vorbestimmten effek tiven Kanallänge geschaffen ist. Daher ist es möglich, die vorbe stimmte effektive Kanallänge sicherzustellen, und es können die Strukturen entsprechend der Erfindung auf einen Feldeffekttransistor angewandt werden, der eine Gate-Länge in der Größenordnung von einem Viertel Mikrometer oder weniger aufweist. Somit ist es möglich, einen mikrominiaturisierten Feldeffekttransistor zu implementieren, bei dem sowohl die Stromtreibungsfähigkeit als auch der Widerstand gegen heiße Ladungsträger verbessert sind.

Die Dicke des zweiten Isolierfilms, der über dem Source-Bereich ge bildet ist, kann kleiner als die Dicke des ersten Isolierfilms sein, der über dem Kanalbereich geschaffen ist. Wird eine vorbestimmte Spannung an die erste und an die zweite Gate-Elektrode angelegt, so zieht das elektrische Feld der zweiten Gate-Elektrode in diesem Fall mehr Ladungsträger zur Oberfläche des Source-Bereiches als für den Fall, wenn der erste und zweite Isolierfilm dieselbe Dicke aufwei sen. Damit kann die Stromtreibungsfähigkeit des Feldeffekttransi stors weiter gesteigert werden.

Wie oben beschrieben worden ist, kann die zweite Gate-Elektrode die Konzentration der Ladungsträger in der Oberfläche des Source-Bereiches vorteilhaft und effektiv erhöhen. Dadurch kann eine hohe Kanalleitfähigkeit mit geringer Störstellen dosis erzielt werden. Dies führt zu einer Verbesserung der Strom treibungsfähigkeit. Ferner weist der Drain-Bereich eine Störstellen konzentration auf, die im wesentlichen gleich der Konzentration bei der LDD-Struktur ist. Damit wird ein hoher Widerstand gegenüber hei ßen Ladungsträgern erreicht. Selbst bei einem Feldeffekttransistor mit einer Gate-Länge in der Größenordnung von einem Viertel Mikrome ter oder weniger wird ferner die effektive Kanallänge nicht auf einen geringeren Wert als die Gate-Länge vermindert. Daher kann im mikrominiaturisierten Feldeffekttransistor der Widerstand gegenüber heißen Ladungsträgern sowie die Stromtreibungsfähigkeit erhöht wer den.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Querschnitt der Struktur eines n-Kanal MOS- Transistors in Übereinstimmung mit einer ersten Ausführungsform;

Fig. 2, 3, 4, 5, 6, 7 und 8 Querschnitte der Herstellungsschritte des in Fig. 1 dargestellten n-Kanal MOS-Transistors in der Reihenfolge der Prozeßschritte;

Fig. 9 einen Querschnitt der Struktur eines n-Kanal MOS- Transistors in Übereinstimmung mit einer zweiten Ausführungsform;

Fig. 10 einen Querschnitt der Struktur eines n-Kanal MOS- Transistors in Übereinstimmung mit einer dritten Ausführungsform;

Fig. 11 einen Querschnitt einer modifizierten Struktur der Gate- Elektroden in einem n-Kanal MOS-Transistors in Übereinstimmung mit einer vierten Ausführungsform;

Fig. 12 eine Draufsicht zur Erläuterung des Layouts des Kontaktloches für den elektrischen Kontakt der ersten und zweiten Gate-Elektroden;

Fig. 13 einen Querschnitt entlang der Achse XIII-XIII in Fig. 12;

Fig. 14 einen Querschnitt, der konzeptmäßig die Struktur eines n-Kanal MOS-Transistors darstellt;

Fig. 15 einen Graphen, der die Beziehung zwischen der an den n-Kanal MOS-Transistor angelegten Gate-Spannung und der Dicke des Gate-Isolierfilms darstellt;

Fig. 16 einen Querschnitt eines Feldeffekttransistors mit herkömmlicher LDD-Struktur;

Fig. 17 einen Querschnitt eines Feldeffekttransistors des Standes der Technik mit GOLD-Struktur; und

Fig. 18, 19, 20 und 21 Querschnitte eines Herstellungsverfahrens eines Feldeffekttransistors mit GOLD-Struktur in der Reihenfolge der Prozeßschritte.

In Fig. 1 ist eine p-Wanne oder ein p-Siliziumsubstrat 1 gezeigt, auf dem dicke Isolieroxidfilme 2 durch das LOCOS-Verfahren zur Bau elementisolation in einem Abstand voneinander gebildet sind. Unter dem Isolieroxidfilm 2 ist ein p-Störstellenbereich 2a als Kanal stopbereich geschaffen. Der Isolieroxidfilm 2 umgibt einen aktiven Bereich, in dem eine erste Gate-Elektrode 4 über dem p-Siliziumsub strat 1 mit einem dazwischen befindlichen ersten Gate-Isolierfilm 3 geschaffen ist. Es sind ein n⁻-Source-Bereich 5 und ein n⁻-Drain-Be reich 6 zwischen der ersten Gate-Elektrode 4 und dem Isolieroxidfilm 2 gebildet. Auf der Seitenwand der ersten Gate-Elektrode 4 ist ein zweiter Gate-Isolierfilm 7 geschaffen. Über der ersten Gate-Elek trode 4 und über dem n⁻-Source-Bereich 5 ist eine zweite Gate-Elek trode 8 gebildet, wobei sich der zweite Gate-Isolierfilm 7 dazwi schen befindet. Damit ist die zweite Gate-Elektrode 8 so gebildet, daß sie einen Abschnitt des n⁻-Source-Bereiches 5 überlappt. Über dem p-Siliziumsubstrat 1 ist ein Isolierfilm 9 geschaffen. Der Iso lierfilm 9 weist ein Kontaktloch 20 auf, das wenigstens die Oberflä chen der ersten Gate-Elektrode 4 und der zweiten Gate-Elektrode 8 freilegt. Eine Gate-Verdrahtungselektrode 10 ist so geschaffen, daß sie durch das Kontaktloch 20 mit den ersten und zweiten Gate-Elek troden 4 und 8 in elektrischen Kontakt kommt.

Wird im auf diese Weise aufgebauten n-Kanal MOS- Transistor eine vorbestimmte Spannung an die Gate-Verdrahtungselek trode 10 angelegt, so wird die Spannung den ersten und zweiten Gate- Elektroden 4 und 8 zugeführt. Das durch die erste Gate-Elektrode 4 verursachte Feld zieht somit Ladungsträger in einen Kanalbereich, der sich unmittelbar unter der ersten Gate-Elektrode 4 befindet. Gleichzeitig werden Elektronen als Ladungsträger auch zur Oberfläche des n⁻-Source-Bereiches 5 unmittelbar unter der zweiten Gate-Elek trode 8 gezogen. Der n⁻-Source-Bereich 5 wird hierdurch zu einem Source-Bereich mit größerer vorhandener Ladungsträgerkonzentration. Damit wirkt dieser n⁻-Source-Bereich 5 so, als ob er eine größere Störstellenkonzentration aufweisen würde, wie tatsächlich vorhanden ist. Damit kann dem n-Kanal MOS-Transistor als ganzem eine hohe Ka nalleitfähigkeit, d. h. eine hohe Stromtreibungsfähigkeit, mit gerin ger Störstellenkonzentration gegeben werden.

Da der Drain-Bereich ähnlich wie bei der LDD-Struktur eine Störstel lenkonzentration von 10¹⁷-10¹⁹/cm³ aufweist, weist er gegenüber hei ßen Ladungsträgern, die in der Nähe des Drain-Bereiches erzeugt wer den, einen hohen Widerstand auf. Das heißt, daß der n⁻-Störstellen bereich, der den Drain-Bereich bildet, zur Unterdrückung der Stoßio nisation wirkt.

Im n-Kanal MOS-Transistor der Fig. 1 wirkt der Bereich im p-Silizi umsubstrat 1 unmittelbar unter der ersten Gate-Elektrode 4 als Ka nalbereich. Selbst wenn die Gate-Länge der ersten Gate-Elektrode 4 auf die Größenordnung von einem Viertel Mikrometer oder weniger ver kleinert wird, wird daher die effektive Kanallänge Leff nicht auf einen Wert vermindert, die geringer als die Gate-Länge ist. Dies stellt eine Grenze für den Durchschlag sicher, der bei der Verminde rung der Gate-Länge auftreten kann.

Im folgenden wird nun ein Herstellungsverfahren für den n-Kanal MOS- Transistor aus Fig. 1 beschrieben.

In Fig. 2 weist das p-Siliziumsubstrat 1 die Störstellen des p-Typs, wie beispielsweise Bor, in einer Konzentration von 10¹⁶-10¹⁸/cm³ auf. Die Isolieroxidfilme 2 werden so in einem vorbestimmten Abstand auf dem Substrat 1 gebildet, daß sie eine Dicke von etwa 5000Å auf weisen. Ähnlich wie beim herkömmlichen Verfahren werden unter den Isolieroxidfilmen 2 p-Störstellenbereiche 2a mit einer Konzentration von etwa 10¹⁶-10¹⁷/cm³ als Kanalstopbereiche gebildet.

In Fig. 3 wird durch thermische Oxidation oder ein CVD-Verfahren ein erster Gate-Isolierfilm 3 mit einer Dicke von etwa 175-225Å auf der gesamten Oberfläche des p-Siliziumsubstrats 1 gebildet. Auf dem er sten Gate-Isolierfilm 3 wird beispielsweise mittels des CVD-Verfah rens durch dotiertes Polysilizium, das n-Störstellen mit einer Kon zentration von etwa 7 × 10²⁰/cm³ aufweist, eine erste Gate-Elektrode 4 geschaffen. Anschließend wird ein Photolithographieverfahren dazu benutzt, der ersten Gate-Elektrode 4 und dem ersten Gate-Isolierfilm 3 ein Muster wie in Fig. 3 dargestellt aufzuprägen.

In Fig. 4 werden Arsen- oder Phosphorionen in das p-Siliziumsubstrat 1 injiziert, wobei der Isolieroxidfilm 2 und die erste Gate-Elek trode 4 als Maske benutzt werden. Hierdurch werden der n⁻-Source-Be reich 5 und der n⁻-Drain-Bereich 6 mit einer Störstellenkonzentra tion von etwa 10¹⁷-10¹⁹/cm³ gebildet. Auf diese Weise werden die Source- und Drain-Bereiche mit einer Störstellenkonzentration ge schaffen, die ungefähr 10- bis 10³-mal größer als die des Halblei tersubstrats ist.

In Fig. 5 wird durch thermische Oxidation oder das CVD-Verfahren auf der gesamten Oberfläche ein Siliziumoxidfilm mit einer Dicke von etwa 100-150Å geschaffen, der den zweiten Gate-Isolierfilm bildet.

In Fig. 6 wird eine zweite Gate-Elektrode 8 gebildet, die wenigstens einen Abschnitt der ersten Gate-Elektrode 4 und wenigstens einen Ab schnitt des n⁻-Source-Bereiches 5 überlappt. Diese zweite Gate-Elek trode wird beispielsweise mittels des CVD-Verfahrens aus dotiertem Polysilizium geschaffen, das n-Störstellen mit einer Konzentration von ungefähr 7 × 10²⁰/cm³ enthält. Die zweite Gate-Elektrode 8 weist eine Dicke von ungefähr 2000Å auf.

In Fig. 7 wird auf der gesamten Oberfläche ein Isolierfilm 9 aus ei nem Siliziumoxidfilm mit einer Dicke von etwa 5000Å beispielsweise durch das CVD-Verfahren geschaffen. Anschließend wird ein Kontakt loch 20 in der Isolierschicht 9 gebildet, um wenigstens die Oberflä chen der ersten und zweiten Gate-Elektroden 4 und 8 freizulegen.

In Fig. 8 wird nun eine Gate-Verdrahtungselektrode 10 gebildet, die durch das Kontaktloch 20 in elektrischem Kontakt mit den ersten und zweiten Gate-Elektroden 4 und 8 steht.

Im folgenden wird eine weitere Ausführungsform eines n-Kanal MOS- Transistors beschrieben. Bezüg-
lich Fig. 9 besteht der Source-Bereich aus einem n⁻-Source-Bereich 50 und einem n⁺-Source-Bereich 51 und der Drain-Bereich aus einem n⁻-Drain-Bereich 60 und einem n⁺-Drain-Bereich 61. Die Störstellenkon zentration des n⁺-Source-Bereiches 51 und des n⁺-Drain-Bereiches 61 beträgt etwa 10²⁰-10²¹/cm³. Im Source-Bereich ist die zweite Gate- Elektrode 8 nur unmittelbar über dem n⁻-Source-Bereich 50 gebildet. In dieser Ausführungsform weist der Drain-Bereich eine LDD-Struktur auf. Durch die Existenz des n⁺-Source-Bereiches 51, der eine hohe Konzentration aufweist und mit dem n⁻-Source-Bereich 50 verbunden ist, kann die Stromtreibungsfähigkeit weiter erhöht werden.

Im weiteren wird nun eine dritte Ausführungsform eines n-Kanal MOS- Transistors beschrieben. Wie in Fig. 10 dargestellt ist, ist eine zweite Gate-Elektrode 8a unmittel bar über dem n⁻-Source-Bereich 5 und eine zweite Gate-Elektrode 8b unmittelbar über dem n⁻-Drain-Bereich 6 gebildet. Die zweite Gate- Elektrode 8a ist auf der Seitenwand der ersten Gate-Elektrode 4, wo bei sich ein zweiter Gate-Isolierfilm 7a dazwischen befindet, und die zweite Gate-Elektrode 8b auf der Seitenwand der ersten Gate- Elektrode 4, wobei sich ein zweiter Gate-Isolierfilm 7b dazwischen befindet, gebildet. Da die zweiten Gate-Elektroden unmittelbar über den Source- und den Drain-Bereichen gebildet sind und diese überlap pen, können die n⁻-Bereiche 5 und 6 entweder als Source- oder Drain- Bereich benutzt werden.

Der n-Kanal MOS-Transistor kann Gate-Elektroden aufweisen, die Gate-Elektroden mit der unten beschriebenen modifi zierten Form besitzen. Bezüglich Fig. 11 besteht die zweite Gate- Elektrode aus einer dotierten Polysiliziumschicht 81 und einer Me tallsilizidschicht 82 mit hohem Schmelzpunkt. Die Metallsilizid schicht 82 mit hohem Schmelzpunkt weist WSi₂, TiSi₂, MoSi₂ oder ein ähnliches Material auf. Die erste Gate-Elektrode 4 kann aus zusam mengesetzten Schichten, d. h. einer Metallsilizidschicht 42 mit hohem Schmelzpunkt und einer dotierten Polysiliziumschicht 41 bestehen. Die ersten und/oder zweiten Gate-Elektroden können aus einer Einzel metall- oder einer Einzelmetall-Silizidschicht mit hohem Schmelz punkt bestehen.

Bei den oben beschriebenen Ausführungsformen befindet sich das Kon taktloch für den elektrischen Kontakt zwischen den ersten und zwei ten Gate-Elektroden auf der ersten Gate-Elektrode unmittelbar über dem aktiven, d. h. dem Kanalbereich. Um den aktiven Bereich vor einer Beschädigung durch den Ätz- oder einen anderen Prozeß zum Bilden des Kontaktloches zu schützen, kann das Kontaktloch für den elektrischen Kontakt zwischen den ersten und zweiten Gate-Elektroden jedoch auch auf dem Isolieroxidfilm geschaffen sein.

In Fig. 12 ist ein n-Kanal MOS-Transistor in einem Bereich gebildet, der vom Isolieroxidfilm umgeben ist. Der n-Kanal MOS-Transistor weist erste und zweite Gate-Elektroden 4 und 8 sowie einen n⁻-Source-Bereich 5 und einen n⁻-Drain-Bereich 6 auf, die voneinander durch die Elektroden 4 und 8 getrennt sind. Die ersten und zweiten Gate-Elektroden 4 und 8 sind so gebildet, daß sie sich über den Iso lieroxidfilm 2 erstrecken und durch ein Kontaktloch 21 auf dem Iso lieroxidfilm 2 mit einer Gate-Verdrahtungselektrode 10 verbunden sind. Wie in Fig. 13 dargestellt ist, sind die ersten und zweiten Gate-Elektroden 4 und 8 auf dem Isolieroxidfilm 2 geschaffen. Auf dem Isolieroxidfilm 2 ist ferner ein Isolierfilm 9 gebildet. Das Kontaktloch 21 wird durch Ätzen oder ein ähnliches Verfahren auf der Isolierschicht 9 geschaffen, um wenigstens die Oberflächen der er sten und zweiten Gate-Elektroden 4 und 8 auf dem Isolieroxidfilm 2 freizulegen. Die Gate-Verdrahtungselektrode 10 ist so gebildet, daß sie mit den ersten und zweiten Gate-Elektroden durch dieses Kontakt loch 21 in elektrischem Kontakt steht.

Obwohl bei den oben angeführten Ausführungsformen der n-Kanal MOS- Transistor im p-Substrat oder der p-Wanne gebildet ist, kann ein p- Kanal MOS-Transistor auf einem n-Substrat oder einer n-Wanne ge schaffen werden. Auch in diesem Fall kann ein Feldeffekttransistor mit verbessertem Widerstand gegenüber heißen Ladungsträgern und er höhter Stromtreibungsfähigkeit erhalten werden. Obwohl die oben be schriebenen Ausführungsformen n⁺-dotiertes Polysilizium als Material für die ersten und zweiten Gate-Elektroden verwenden, kann auch p⁺-dotiertes Polysilizium benutzt werden. Obwohl bei den oben angeführ ten Ausführungsformen der zweite Gate-Isolierfilm aus dem Siliziumo xidfilm besteht, ist es nur erforderlich, daß er als dielektrischer Film gebildet ist. Damit kann er auch aus demselben Material wie der erste Gate-Isolierfilm oder einem Material mit einer Dielektrizi tätskonstante, die von der des ersten Gate-Isolierfilms verschieden ist, geschaffen sein.

Fig. 14 zeigt einen Querschnitt, der konzeptmäßig die Struktur eines erfindungsgemäßen n-Kanal MOS-Transistors darstellt. Wie in Fig. 14 gezeigt ist, sind eine erste Gate-Elektrode 4 und eine zweite Gate- Elektrode 8 in integraler Form gebildet. Es ist ein erster Gate-Iso lierfilm 3 mit einer Dicke t1 und ein zweiter Gate-Isolierfilm 7 mit einer Dicke t2 geschaffen. Die zweite Gate-Elektrode 8 ist so gebil det, daß sie einen Abschnitt des n⁻-Source-Bereiches 5 überlappt, wobei sich der zweite Gate-Isolierfilm 7 dazwischen befindet. Auf der Seite der ersten Gate-Elektrode 4 ist ein n⁻-Drain-Bereich ge bildet. Bevorzugterweise sind der erste Gate-Isolierfilm 3 und der zweite Gate-Isolierfilm 7 so geschaffen, daß die Dicke t1 größer als die Dicke t2 ist.

Fig. 15 stellt einen Graphen dar, der die Beziehung zwischen der Gate-Spannung (V) und der Dicke des Gate-Isolierfilms (Å) zeigt. Wie in Fig. 15 dargestellt ist, werden die Dicke t1 des ersten Gate-Iso lierfilms und die Dicke t2 des zweiten Gate-Isolierfilms in Übereinstimmung mit einer Spannung geändert, die an die erste und an die zweite Elektrode angelegt wird. Beträgt die Gate-Spannung 5 V, so wird die Dicke t1 des ersten Gate-Isolierfilms aus dem Bereich zwi schen 175 und 225Å und die Dicke t2 des zweiten Gate-Isolierfilms aus dem Bereich zwischen 100 und 150Å ausgewählt. Beträgt die Gate- Spannung 4 V, so wird die Dicke t1 des ersten Gate-Isolierfilms aus dem Bereich zwischen 130 und 170Å und die Dicke t2 des zweiten Gate- Isolierfilms aus dem Bereich zwischen 80 und 120Å ausgewählt. Wird die angelegte Gate-Spannung mit einer Miniaturisierung des Feldef fekttransistors kleiner, so werden auf diese Weise die Dicken des ersten und des zweiten Gate-Isolierfilms entsprechend auf einen kleineren Wert gesetzt. Damit kann ein Feldeffekttransistor imple mentiert werden, der in Übereinstimmung mit der Miniaturisierung des Feldeffekttransistors eine gewünschte Stromtreibungsfähigkeit auf weist.

Die zweite Gate- Elektrode trägt vorteilhaft zu einer wesentlichen Erhöhung der Ladungsträ gerkonzentration in der Oberfläche des Source-Bereiches bei. Dies gestattet eine hohe Kanalleitfähigkeit mit geringerer Dotierung, wo durch die Stromtreibungsfähigkeit verbessert wird. Ferner kann der Widerstand gegenüber den heißen Ladungsträgern vergrößert werden, wenn der Drain-Bereich einen Störstellenbereich mit geringer Stör stellenkonzentration ähnlich wie bei der herkömmlichen LDD-Struktur aufweist. In einem Feldeffekttransistor mit einer Gate-Länge in der Größenordnung von einem Viertel Mikrometer oder weniger wird die ef fektive Kanallänge nicht unter diesen Wert reduziert. Daher kann ein mikrominiaturisierter Feldeffekttransistor mit einem großen Wider stand gegen heiße Ladungsträger und hoher Stromtreibungsfähigkeit implementiert werden.

Claims

1. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche und Störstellen eines ersten Leitfähigkeitstyps,
einen Source-Bereich (5) und einen Drain-Bereich (6), die auf einan der gegenüberliegenden Seiten eines Kanalbereiches in der Hauptober fläche des Halbleitersubstrats gebildet sind und Störstellen eines zweiten Leitfähigkeitstyps aufweisen, und
einen ersten Isolierfilm (3), der auf der Hauptoberfläche des Halb leitersubstrats über dem Kanalbereich gebildet ist,
gekennzeichnet durch
eine erste Gate-Elektrode (4), die auf dem ersten Isolierfilm nur über dem Kanalbereich gebildet ist,
einen zweiten Isolierfilm (7), der auf einer Seitenoberfläche der ersten Gate-Elektrode gegenüber dem Source-Bereich und auf der Hauptoberfläche des Halbleitersubstrats über dem Source-Bereich ge bildet ist,
und eine zweite Gate-Elektrode (8), die auf dem zweiten Isolierfilm über dem Source-Bereich gebildet ist, wobei die zweite Gate-Elek trode mit der ersten Gate-Elektrode elektrisch verbunden ist.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Source-Bereich (5) einen ersten Source-Bereich (50) mit den Störstellen des zweiten Leitfähigkeitstyps in einer ersten Konzen tration und einen zweiten Source-Bereich (51), der auf einer Seite des ersten Source-Bereiches gegenüber der ersten Gate-Elektrode ge bildet ist, aufweist, wobei der zweite Source-Bereich die Störstel len des zweiten Leitfähigkeitstyps in einer zweiten Konzentration enthält, die größer als die erste Konzentration ist.

3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Source-Bereich (50) einen Abschnitt aufweist, der die zweite Gate-Elektrode (8) überlappt, und daß der zweite Source-Be reich (51) mit dem ersten Source-Bereich (50) verbunden ist und sich von der ersten Gate-Elektrode (8) weg erstreckt.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Drain-Bereich (6) einen ersten Drain-Bereich (60) mit den Störstellen des zweiten Leitfähigkeitstyps in der er sten Konzentration und einen zweiten Drain-Bereich (61) mit den Störstellen des zweiten Leitfähigkeitstyps in der zweiten Konzentra tion aufweist.

5. Halbleitereinrichtung nach Anspruch 1, gekennzeichnet durch eine dritte Gate-Elektrode (8b), die so gebildet ist, daß sie einen Ab schnitt des Drain-Bereiches (6) und einen Abschnitt der ersten Gate- Elektrode (4) mit einem dazwischen befindlichen Isolierfilm (7b) überlappt.

6. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Gate-Elektrode (4) und die zweite Gate-Elektrode (8) Leiterschichtenabschnitte aus einer Polysiliziumschicht aufweisen.

7. Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Gate-Elektrode (4) und die zweite Gate-Elektrode (8) Leiterschichtenabschnitte aufweisen, die aus zusammengesetzten Schichten bestehen, die aus Polysilizium und Metallsilizid mit hohem Schmelzpunkt gebildet sind.

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, gekenn zeichnet durch einen Bauelementisolierbereich (2), der auf der Hauptoberfläche des Halbleitersubstrats (1) gebildet ist, wobei die erste Gate-Elektrode (4) und die zweite Gate-Elektrode (8) so gebil det sind, daß sie sich über den Bauelementisolierbereich (2) er strecken und die Öffnung (21) auf dem Bauelementisolierbereich (2) gebildet ist.

9. Herstellungsverfahren für eine Halbleitereinrichtung auf einem Halbleitersubstrat (1) mit Störstellen eines ersten Leitfähigkeits typs, gekennzeichnet durch die Schritte:
Bilden einer ersten Isolierschicht (3) auf der Hauptoberfläche des Halbleitersubstrats über einem Kanalbereich,
Bilden einer ersten Gate-Elektrode (4) auf dem ersten Isolierfilm über dem Kanalbereich,
Implantieren von Störstellen in die Hauptoberfläche des Halbleiter substrats unter Verwendung der ersten Gate-Elektrode als Maske, um einen Source-Bereich (5) und einen Drain-Bereich (6) in der Hauptoberfläche des Halbleitersubstrats auf gegenüberliegenden Sei ten der ersten Gate-Elektrode zu bilden, wobei die Source- und Drain-Bereiche Störstellen eines zweiten Leitfähigkeitstyps enthal ten,
Bilden eines zweiten Isolierfilms (7) auf der Seitenoberfläche der ersten Gate-Elektrode gegenüber dem Source-Bereich und auf der Hauptoberfläche des Halbleitersubstrats über dem Source-Bereich, und
Bilden einer zweiten Gate-Elektrode (8) auf dem zweiten Isolierfilm über dem Source-Bereich, die mit der ersten Gate-Elektrode elek trisch verbunden wird.

10. Verfahren nach Anspruch 9, gekennzeichnet durch den Schritt der Bildung eines Bauelementisolierbereiches (2) auf der Hauptoberfläche des Halbleitersubstrats (1).

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt der Bildung des Source-Bereiches (5) und des Drain-Bereiches (6) die Bildung des Source- und des Drain-Bereiches auf der Hauptoberfläche des Halbleitersubstrats (1) zwischen dem Bauelemen tisolierbereich (2) und der ersten Gate-Elektrode (4) aufweist.

12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekenn zeichnet, daß der Schritt der Bildung der zweiten Gate-Elektrode (8) die Schritte der Bildung eines Isolierfilms, der die Oberflächen der ersten Gate-Elektrode (4) und des Source-Bereiches (8) bedeckt, und die Bildung der zweiten Gate-Elektrode auf dem Isolierfilm aufweist.

13. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche und Störstellen eines ersten Leitfähigkeitstyps mit einer ersten Konzentration,
einen Source-Bereich (5) und einen Drain-Bereich (6), die in einem Abstand voneinander auf der Hauptoberfläche des Halbleitersubstrats gebildet sind und Störstellen eines zweiten Leitfähigkeitstyps mit einer zweiten Konzentration aufweisen, die 10- bis 10³-mal größer als die erste Konzentration ist,
eine erste Gate-Elektrode (4), die sich zwischen den Source- und Drain-Bereichen befindet und auf der Hauptoberfläche des Halbleiter substrats (1) gebildet ist, wobei sich ein erster Isolierfilm (3) dazwischen befindet,
eine zweite Gate-Elektrode (8) mit (i) einem ersten Abschnitt, der einen Abschnitt des Source-Bereiches überlappt, wobei dazwischen ein zweiter Isolierfilm (7) gebildet ist, und (ii) einem zweiten Ab schnitt, der einen Abschnitt der ersten Gate-Elektrode überlappt, wobei dazwischen ein dritter Isolierfilm (7) gebildet ist,
eine Isolierschicht (9), die auf der Hauptoberfläche des Halbleiter substrats über den ersten und zweiten Elektroden gebildet ist und eine Öffnung (20) aufweist, durch die die Oberflächen von wenigstens der ersten und zweiten Gate-Elektrode freiliegen, und
eine Leiterschicht (10), die durch die Öffnung in elektrischem Kon takt mit den Oberflächen der ersten und zweiten Gate-Elektroden steht.

14. Halbleitereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Source-Bereich (5) einen ersten Source-Bereich (50) mit den Störstellen des zweiten Leitfähigkeitstyps in der zweiten Konzentra tion und einen zweiten Source-Bereich (51), der auf einer Seite des ersten Source-Bereiches gegenüber der ersten Gate-Elektrode gebildet ist, aufweist, wobei der zweite Source-Bereich die Störstellen des zweiten Leitfähigkeitstyps in einer dritten Konzentration enthält, die 10³- bis 10⁵-mal größer als die erste Konzentration ist.

15. Halbleitereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der erste Source-Bereich (50) einen Abschnitt aufweist, der die zweite Gate-Elektrode (8) überlappt, und daß der zweite Source-Be reich (51) mit dem ersten Source-Bereich (50) verbunden ist und sich von der ersten Gate-Elektrode (8) weg erstreckt.

16. Halbleitereinrichtung nach einem der Ansprüche 13 bis 15, da durch gekennzeichnet, daß der Drain-Bereich (6) einen ersten Drain- Bereich (60) mit den Störstellen des zweiten Leitfähigkeitstyps in der zweiten Konzentration und einen zweiten Drain-Bereich (61) mit den Störstellen des zweiten Leitfähigkeitstyps in der dritten Kon zentration aufweist.

17. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche und Störstellen eines ersten Leitfähigkeitstyps,
einen Source-Bereich (5) und einen Drain-Bereich (6), die auf einan der gegenüberliegenden Seiten eines Kanalbereiches in der Hauptober fläche des Halbleitersubstrats gebildet sind und Störstellen eines zweiten Leitfähigkeitstyps aufweisen,
einen ersten Isolierfilm (3) mit einer ersten Dicke, der auf der Hauptoberfläche des Halbleitersubstrats über dem Kanalbereich gebil det ist,
eine erste Gate-Elektrode (4), die auf dem ersten Isolierfilm über dem Kanalbereich gebildet ist,
einen zweiten Isolierfilm (7) mit einer zweiten Dicke, der auf der Hauptoberfläche des Halbleitersubstrats über dem Source-Bereich ge bildet ist,
und eine zweite Gate-Elektrode (8), die auf dem zweiten Isolierfilm (7) über dem Source-Bereich gebildet ist, wobei die zweite Gate- Elektrode mit der ersten Gate-Elektrode elektrisch verbunden ist.

18. Halbleitereinrichtung nach Anspruch 17, gekennzeichnet durch eine dritte Isolierschicht, die zwischen der ersten und der zweiten Gate-Elektrode gebildet ist.

19. Halbleitereinrichtung nach Anspruch 17 oder 18, dadurch gekenn zeichnet, daß die Dicke des ersten Isolierfilms (3) innerhalb des Bereiches von 175 bis 225Å und die Dicke des zweiten Isolierfilms (7) innerhalb des Bereiches von 100 bis 150Å liegt.

20. Halbleitereinrichtung nach Anspruch 17 oder 18, dadurch gekenn zeichnet, daß die Dicke des ersten Isolierfilms (3) innerhalb des Bereiches von 130 bis 170Å und die Dicke des zweiten Isolierfilms (7) innerhalb des Bereiches von 80 bis 120Å liegt.

21. Halbleitereinrichtung nach einem der Ansprüche 17 bis 20, da durch gekennzeichnet, daß die zweite Gate-Elektrode (8) eine erste Schicht aus Polysilizium und eine zweite Schicht aus einem Metallsi lizid aufweist.

22. Halbleitereinrichtung nach einem der Ansprüche 17 bis 21, da durch gekennzeichnet, daß die erste Gate-Elektrode (4) eine erste Schicht aus Polysilizium und eine zweite Schicht aus einem Metallsi lizid aufweist.