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DE3787484T2 - Verdrahtungsentwurf für bipolare und unipolare Transistoren mit isoliertem Gate. - Google Patents

Verdrahtungsentwurf für bipolare und unipolare Transistoren mit isoliertem Gate.

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Publication number
DE3787484T2
DE3787484T2 DE87103475T DE3787484T DE3787484T2 DE 3787484 T2 DE3787484 T2 DE 3787484T2 DE 87103475 T DE87103475 T DE 87103475T DE 3787484 T DE3787484 T DE 3787484T DE 3787484 T2 DE3787484 T2 DE 3787484T2
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DE
Germany
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semiconductor device
wiring
gate electrode
region
source
Prior art date
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Application number
DE87103475T
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Masashi C O Patent Di Kuwahara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Description

  • Diese Erfindung bezieht sich auf eine Halbleitervorrichtung, umfassend: ein Halbleitersubstrat eines ersten Leitungstyps, das eine Drainzone bildet; eine Vielzahl von Basiszonen eines zweiten Leitungstyps, ausgebildet in einem Teil einer ersten Hauptoberfläche des Halbleitersubstrats, Isolierschichten, jeweils gebildet auf der Oberfläche der Drainzone zwischen zwei benachbarten Basiszonen, so daß sie teilweise die beiden benachbarten Basiszonen überdecken; Gateelektroden, ausgebildet auf der Isolierschicht; Source-Zonen des ersten Leitungstyps, ausgebildet in der Basiszone; und eine Source-Elektrode (18) , ausgebildet auf der Sourcezone.
  • Eine derartige Einrichtung ist aus GB-A-2 082 385 bekannt. Die Erfindung ist auf ein DMOS-FET oder einen leitungsmodulierenden MOS-FET anwendbar. Ein DMOS-FET (Doppeldiffusions- Isoliergate-Longitudinal-FET) oder ein leitungsmodulierender MOS-FET haben eine Hochgeschwindigkeits-Schaltcharakteristik und werden wegen ihres geringen Eingangsverlustes und ihrer hohen Eingangsimpedanz hauptsächlich als Hochleistungs- Halbleitervorrichtung eingesetzt. Zum Beispiel umfaßt ein DMOS-FET n-Drainzone eine Vielzahl von p-Basiszonen, die in der Drainzone ausgebildet sind, Source-Zonen, ausgebildet in der Basiszone, eine Source-Elektrode, gebildet auf der Source-zone, und eine Gateelektrode, die über der Drainzone zwischen zwei benachbarten Basiszonen über eine Isolierschicht ausgebildet ist. Im leitungsmodulierenden MOS-FET ist eine p-leitende Anodenzone unter der oben genannten n-leitenden Drainzone ausgebildet.
  • Um das Verständnis dieser Erfindung zu erleichtern, wird ein üblicher leitungsmodulierender MOS-FET nun unter Bezug auf Fig. 1 erklärt. Fig. 1 zeigt eine Draufsicht, die eine Halbleitervorrichtung 10 mit einer Metalll-(Aluminium-)Gateelektroden-Verdrahtung 2, einer Aluminium-Source-Elektrode 1 und einer Gateelektrode 3 darstellt. Die Metallgateelektrodenverdrahtung 2 ist elektrisch mit der Gateelektrode 3 in Kontakt, die aus Polysilizium gebildet ist. Die Aluminium-Source-Elektrode 1 ist durch die Aluminium-Gateelektrodenverdrahtung 2 strukturiert, um ein vorbestimmtes Muster zu schaffen, aber nicht in eine Vielzahl von Aluminium-Source-Elektroden-Zweigabschnitten unterteilt. Die aus Polysilizium gebildeten Gateelektroden 3 sind unter der Aluminium-Source-Elektrode 1 gelegen.
  • Wenn in der Halbleitervorrichtung 10, welche die in Fig. 1 gezeigte Metallgateelektrodenverdrahtung 2 umfaßt, die Abmessung des Halbleiterchips oder des Bereichs, in dem die Drainzone ausgebildet ist, auf ungefähr 8,0·8,0 mm erhöht wird, wird die Polysilizium-Gateelektrode 3 extrem lang und folglich ihr Widerstand so groß, daß er nicht mehr vernachlässigt werden kann, und gleichzeitig steigt ihre Eingangskapazität. Dies führt zu einer Verringerung der Schaltgeschwindigkeit, erhöhtem Eingangsverlust und zu einer transienten Verzerrung der Drainstromverteilung. Das heißt, wenn ein MOS-FET aus einem Ein-Zustand ausgeschaltet wird, wird die Drainstromverteilung im Chip ungleichmäßig. In anderen Worten wird der Drainstrom in dem Bereich der Halbleitervorrichtung konzentriert, wo der Aus-Zeit-verzögerte MOS-FET gelegen ist, was zu einem Durchbruch im oben genannten Bereich der Einrichtung führt. Dies bewirkt einen Abfall des Verriegelungsstroms bei einem leitungsmodulierenden MOS-FET und eine verringerte VDSX(st-s)-Fähigkeit (d. h. Stoßspannungsaufnahmefähigkeit bei ausgeschaltetem MOS-FET) im Falle eines DMOS-FET, was dazu führt, daß zur Ausschaltzeit der Durchbruchlaststrom des MOS- FET unter Induktivlast verringert wird, wenn etwa ein Motor angesteuert wird.
  • Aufgabe dieser Erfindung ist es, eine Halbleitervorrichtung zu schaffen, die Nachteile vermeidet, denen man in einer üblichen Halbleitervorrichtung begegnet.
  • Ein anderes Aufgabe dieser Erfindung ist es, eine Halbleitervorrichtung zu schaffen, die eine Verzögerungszeit von der Aus-Zeit der Gatespannung auf diejenige des Drainstroms verringern kann, um eine gleichmäßige Verteilung eines Drainstroms zu ermöglichen und damit den Durchbruch-Laststrom eines MOS-FET bei einer Ausschaltzeit verbessern kann.
  • Nach der Erfindung ist die anfangs festgelegte Vorrichtung dadurch gekennzeichnet, daß:
  • eine Metallgateelektrodenverdrahtung vorgesehen ist, umfassend eine Vielzahl von Verdrahtungsabschnitten in geschlossenen Schleifen, die an Kontaktorten, die entlang dieser Verdrahtungsabschnitte in geschlossenen Schleifen gelegen sind, im elektrischen Kontakt mit den Gateelektroden sind, und die Source-Elektrode in eine Vielzahl von Zweigabschnitten unterteilt ist, von denen jeder einem entsprechenden Verdrahtungsabschnitt in geschlossener Schleife entspricht.
  • Diese Erfindung kann vollständig aus der folgenden, detaillierten Beschreibung verstanden werden, die in Zusammenhang mit den beiliegenden Zeichnungen durchgeführt wird, wobei:
  • Fig. 1 eine Draufsicht ist, die eine herkömmliche Halbleitervorrichtung zeigt, umfassend einen leitungsmodulierenden MOS- FET;
  • Fig. 2 eine Draufsicht ist, die eine Halbleitervorrichtung nach einer Ausführungsform dieser Erfindung zeigt, umfassend einen leitungsmodulierenden MOS-FET;
  • Fig. 3 eine Querschnittsansicht ist, die einen leitungsmodulierenden MOS-FET zeigt, um die in Fig. 2 gezeigte Anordnung zu erklären;
  • Fig. 4 eine Perspektivsicht ist, die eine äußere Leitungsverbindung der Halbleitervorrichtung von Fig. 2 zeigt;
  • Fig. 5 charakteristische Kurven zeigt, die eine Gatespannungs- Drainstrom-Beziehung der Halbleitervorrichtung von Fig. 2 darstellen; und
  • Fig. 6 ein charakteristischer Graph ist, der eine Beziehung des Drainstroms der Halbleitervorrichtung von Fig. 2 zur Durchbruchswahrscheinlichkeit zeigt.
  • Fig. 2 ist eine Draufsicht, die die Halbleitervorrichtung 20 nach einer Ausführungsform dieser Erfindung zeigt, welche leitungsmodulierende MOS-FETs umfaßt. Fig. 3 ist eine Querschnittsansicht, die den leitungsmodulierenden MOS-FET zeigt, in dem ein Halbleitersubstrat D eine Drainzone bildet und eine N-Zone 11 umfaßt, die eine Hauptoberfläche und eine N+- Zone 12 hat, welche die P-Anodenzone 13 berührt. Eine Vielzahl von P&spplus;-Basiszonen 14 sind im Hauptoberflächenabschnitt der N-Zone 11 ausgebildet. N&spplus;-Source-Zonen 15, 15 sind in der entsprechenden Basiszone ausgebildet. Eine Gateisolierschicht 16 ist auf der N-Zone 11 zwischen benachbarten Basiszonen 14 so ausgebildet, daß sie teilweise die benachbarten Basiszonen 14 überdeckt. Eine Gateelektrode 17 ist aus Polysilizium auf der Gateisolierschicht 16 ausgebildet. Eine Source-Elektrode 18 ist aus Aluminium so ausgebildet, daß sie den Oberflächenabschnitt der P&spplus;-Basiszone 14 überbrückt, der zwischen zwei benachbarten N&spplus;-Source-Zonen 15 und 15 definiert ist.
  • Eine Halbleitervorrichtung 20 dieser Erfindung umfaßt daher eine P-Anodenzone 13, eine Drainzone D, Basiszonen 14 und Source-Zonen 15.
  • Fig. 2 zeigt ein Muster, das eine Anzahl von Gateelektroden 17, Sourceelektroden 18 und eine Metallelektrodenverdrahtung 19 darstellt, die im elektrischen Kontakt mit der Gateelektrode 17 ist. Eine Metallgateelektrodenverdrahtung 19, gebildet aus Aluminium, umfaßt eine Vielzahl von Abschnitten in geschlossenen Schleifen 19b (acht in dieser Ausführungsform) und einen Mittelabschnitt 19a, die im wesentlichen im Zentrum der Halbleitervorrichtung 20 gelegen ist. Die Source- Elektrode 18 ist elektrisch in acht Source-Elektrodenzweigabschnitte 18a unterteilt, um den 8 geschlossenen Schleifenabschnitten zu entsprechen. Entsprechende geschlossene Schleifenabschnitte 19 b sind im Kontakt mit den Gateelektroden 17, die aus Polysilizium entlang der geschlossenen Schleifenabschnitte ausgebildet sind. Die aus Polysilizium gebildeten Gateelektroden 17 sind streifenförmig unter dem Source-Elektrodenzweigabschnitt 18a gelegen, welcher als einheitliche Struktur gebildet ist. Die Metallgateelektrodenverdrahtung 19 ist in einem symmetrischen Muster bezüglich ihres Mittelteils geformt.
  • Die in Fig. 2 gezeigte Halbleitervorrichtung 20 ist auf einer Befestigungsmetallplatte 22 befestigt, die auf einer Keramikgrundplatte 21 vorgesehen ist, wobei die Anodenzone 13 die Befestigungsmetallplatte 22 berührt (Fig. 4) . Erste und zweite Metallplatten 23 und 24 sind auf der Keramikgrundplatte 21 ausgebildet. Eine äußere Verbindungsleitung 25 für die Gateelektrode 17 ist mit der ersten Metallplatte 23 verbunden, und eine äußere Leitung 26 für die Source-Elektrodenzweigabschnitte 18 a ist mit der zweiten Metallplatte 24 verbunden. Ein Mittelteil 19a der Metallgateelektrodenverdrahtung 19 ist mit der ersten Metallplatte 23 über den Verbindungsdraht 28 verbunden, und die Sourceelektrodenzweigabschnitte 18a sind über entsprechende Verbindungsdrähte 29 mit der zweiten Metallplatte 24 verbunden.
  • Die Halbleitervorrichtung 20 dieser Erfindung, wie sie in Fig. 2 gezeigt ist, hat die folgenden Vorteile.
  • Wenn erstens ein Chip derselben Größe zum Ausbilden einer Struktur verwendet wird, weil die Metallgateelektrodenverdrahtung 19 und Sourceelektrodenzweigabschnitte 18a durch Verbindungsdrähte 28 bzw. 29 mit den entsprechenden äußeren Verbindungsleitungen verbunden sind, ist es möglich, den aktiven Bereich auf dem Chip zu vergrößern.
  • Zweitens hat die Metallgateelektrodenverdrahtung 19 Abschnitte in geschlossenen Schleifen 19b, Gateelektroden 17 sind mit den entsprechenden geschlossenen Schleifenabschnitten verbunden, und die Sourceelektrode 18 ist in eine Vielzahl von Sourceelektrodenzweigabschnitten 18a unterteilt, wodurch Gateelektroden 17 von kürzerer Länge hergestellt werden können, um es zu ermöglichen, daß die Gateelektroden im wesentlichen gleichmäßig im Chip geladen und entladen werden, um eine lokale Konzentration von Drainstrom im Chip zu verhindern. Es ist daher möglich, den Durchbruchlaststrom der so hergestellten Halbleitervorrichtung zu erhöhen.
  • Der innere Widerstand der Gateelektroden 17 in der Halbleitervorrichtung 20 dieser Ausführungsform wurde bei f = 1 MHz gemessen und auf ungefähr 2,0 ω bestimmt. In der Halbleitervorrichtung 10, wie sie in Fig. 1 gezeigt ist, war der innere Widerstand der Gateelektroden ungefähr 4,0 ω.
  • Die Halbleitervorrichtung 20 dieser Ausführungsform wurde mit einer daran angeschlossenen R-(Widerstands-)last betrieben, und dann wurde der Drainstrom abgeschaltet, wodurch eine wie in Fig. 5 gezeigte Wellenform erreicht wurde. In Fig. 5 gibt die Ordinate die Gatespannung VG und den Drainstrom ID, und die Abszisse eine Zeitbasis an, d. h. eine Verzögerungszeit td (Off), die der Drainstrom benötigt, um ein Null-Niveau zu erreichen, nachdem die Gatespannung ein Null-Niveau erreicht hat.
  • In Fig. 5 entsprechen charakteristische Kurven I und 11 den Halbleitervorrichungen 20 (Fig. 2) bzw. 10 (Fig. 1). Wie aus dem Graph von Fig. 2 offensichtlich ist, ist es für die Ausführungsform von Fig. 2 möglich, die Verzögerungszeit td (Off) beachtlich zu verbessern.
  • Die Halbleitervorrichtungen 20 und 10 wurden in einem VDSX(SUS)-Modus (d. h. Stoßspannungsaufnahmefähigkeit bei ausgeschaltetem MOS-FET) für den Durchbruchlaststrom getestet, wobei das Ergebnis in Fig. 6 gezeigt ist. In Fig. 6 bezeichnet die Abszisse den Drainstrom und die Ordinate die Durchbruchwahrscheinlichkeit; dabei sei angemerkt, daß die Kurven III und IV der Halbleitervorrichtung 20 bzw. 10 entsprechen. Wie aus dem in Fig. 6 gezeigten Graph offensichtlich ist, zeigt die Kurve III, verglichen mit der Kurve IV, einen wesentlich höheren zulässigen Drainstrom bei derselben Durchbruchswahrscheinlichkeit. Umgekehrt läßt sich ersehen, daß bei gleichem Drainstrom die Durchbruchwahrscheinlichkeit für die Kurve III sehr gering ist.
  • Obwohl in der oben genannten Ausführungsform die Halbleitervorrichtung umfassend den oben genannten leitungsmodulierenden MOS-FET erklärt wurde, kann die Erfindung auch auf eine Halbleitervorrichtung umfassend einen DMOS-FET angewandt werden. Es versteht sich von selbst, daß diese Erfindung gleichermaßen auf eine Halbleitervorrichtung, umfassend einen DMOS-FET und einen leitungsmodulierenden MOS-FET angewandt werden kann, die auf demselben Chip hergestellt sind.

Claims (5)

1. Halbleitervorrichtung, umfassend:
- ein Halbleitersubstrat eines ersten Leitungstyps, das eine Drainzone (D) bildet;
- eine Vielzahl von Basiszonen (14) eines zweiten Leitungstyps, ausgebildet in einem Abschnitt einer ersten Hauptoberfläche des Halbleitersubstrats;
- Isolierschichten (16), jeweils gebildet auf der Oberfläche der Drainzone zwischen zwei benachbarten Basiszonen, so daß sie teilweise die beiden benachbarten Basiszonen überdecken;
- Gateelektroden (17), jeweils ausgebildet auf der Isolierschicht;
- Source-Zonen des ersten Leitungstyps, ausgebildet in der Basiszone; und
- eine Source-Elektrode (18), ausgebildet auf der Sourcezone; dadurch gekennzeichnet, daß:
- eine Metallgateelektrodenverdrahtung (19) vorgesehen ist, umfassend eine Vielzahl von Verdrahtungsabschnitten (19b) in geschlossenen Schleifen- die an Kontaktorten, die entlang dieser Verdrahtungsabschnitte in geschlossenen Schleifen gelegen sind, im elektrischen Kontakt mit den Gateelektroden (17) sind; und
- die Source-Elektrode (18) in eine Vielzahl von Zweigabschnitten (18 a) unterteilt ist, von denen jeder einem entsprechenden Verdrahtungsabschnitt in geschlossener Schleife entspricht.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Anodenhalbleiterzone (13) des zweiten Leitungstyps auf einer zweiten Hauptoberfläche des Halbleitersubstrates gebildet ist.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mindestens einige der Zweigabschnitte (18a) mit einem anderen über ein Verbindungsdrahtmittel (29) verbunden ist.
4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Metallgateelektrodenverdrahtung (19) in einem symmetrischen Muster bezüglich ihres Mittelabschnitts ausgebildet ist.
5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode (17) aus Polysilizium und die Metallgateelektrodenverdrahtung (19) aus Aluminium gebildet ist.
DE87103475T 1986-03-19 1987-03-11 Verdrahtungsentwurf für bipolare und unipolare Transistoren mit isoliertem Gate. Expired - Lifetime DE3787484T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61061120A JPH0758782B2 (ja) 1986-03-19 1986-03-19 半導体装置

Publications (2)

Publication Number Publication Date
DE3787484D1 DE3787484D1 (de) 1993-10-28
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