CN103311283B - 一种功率半导体芯片栅电阻 - Google Patents
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Abstract
一种功率半导体芯片栅电阻，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻至少包括两个分电阻，每个所述分电阻的一端连接所述主栅极区，另一端连接所述栅极圈。由于该栅电阻由至少两个分电阻并联，当其中一个分电阻发生损坏，其他分电阻仍能够正常工作，在主栅极区和栅极圈之间传递信号。因此，该栅电阻避免了现有技术中的由于单个电阻串联带来的由于电阻损坏，芯片就面临损坏的风险。
Description
技术领域
本发明涉及半导体器件领域，尤其涉及一种功率半导体芯片栅电阻。
背景技术
在很多电力电子器件的应用领域，常常将许多功率半导体芯片（如IGBT、MOSFET等）并联在一起来实现目标功率等级。为了控制功率半导体芯片的开关速度以改善芯片之间的均流特性，提出了一种在芯片内部串联一个栅电阻的方法，这种方法将功率半导体芯片的栅极区设置为中心栅极和栅极条两部分，并将栅电阻串联在两者之间。由于电阻阻值的误差一般较大，对于不同芯片间的相同的中心栅极信号，在栅极条上的信号则差异很大，容易导致芯片间的开关速度不均匀及不均流。甚至当串联的电阻发生损坏时，栅极条上不再有栅极信号，严重影响芯片的正常工作，甚至导致整个芯片损坏。
发明内容
有鉴于此，本发明提供了一种功率半导体芯片栅电阻，该栅电阻结构能够提高功率芯片的均流性能，同时降低单个电阻损坏整个芯片就损坏的风险。
为了解决上述技术问题，本发明提供了一种功率半导体芯片栅电阻，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻至少包括两个分电阻，每个所述分电阻的一端连接所述主栅极区，另一端连接所述栅极圈。
进一步地，所述分电阻均匀分布在所述栅电阻区内。
进一步地，所述分电阻为长条状结构。
进一步地，所述分电阻长边方向的两端头分别连接所述主栅极区和所述栅极圈，所述分电阻的宽边的宽度在沿所述主栅极区向所述栅极圈延伸的方向上恒定。
进一步地，所述分电阻长边方向的两端头分别连接所述主栅极区和所述栅极圈，所述分电阻的宽边的宽度在沿所述主栅极区向所述栅极圈延伸的方向上逐渐增大。
进一步地，所述分电阻的形状为圆形或多边形，所述分电阻的一端通过第一金属连线与所述主栅极区连接，另一端通过第二金属连线与所述栅极圈连接。
进一步地，所述分电阻呈非闭合环状结构，所述分电阻的内侧通过第一金属连线与所述主栅极区连接，所述分电阻的外侧通过第二金属连线与所述栅极圈连接，其中，所述第一金属连线和所述第二金属连线相间分布。
进一步地，每个所述分电阻至少包括并联的第一子电阻和第二子电阻。
进一步地，所述第一子电阻和所述第二子电阻呈层间重叠分布。
本发明还提供了另一种功率半导体芯片栅电阻，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻包括呈非闭合环状结构的至少一个第一电阻段和至少一个第二电阻段，且所述第一电阻段和所述第二电阻段呈层间互补分布，所述第一电阻段的的内侧通过若干条第一金属连线与所述主栅极区连接，所述第二电阻段的外侧通过若干条第二金属连线与所述栅极圈连接。
本发明还提供了又一种功率半导体芯片栅电阻，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻包括一个包围所述主栅极区的呈闭合环状结构的第一电阻，所述第一电阻的内侧通过若干条第一金属连线与所述主栅极区连接，所述第一电阻的外侧通过若干条第二金属连线与所述栅极圈连接。
进一步地，所述第一金属连线和所述第二金属连线相间分布。
进一步地，所述栅电阻还包括至少一个位于所述第一分电阻的内侧或外侧的呈闭合环状结构的第二电阻，位于最靠近所述主栅极区的分电阻的内侧通过若干条第一金属连线与所述主栅极区连接，位于最靠近所述栅极圈的分电阻的外侧通过若干条第二金属连线与所述栅极圈连接，相邻的所述分电阻之间通过若干条第三金属连线连接。
进一步地，所述第一金属连线、所述第二金属连线和所述第三金属连线均匀相间分布。
本发明的功率半导体芯片栅电阻为由至少两个分电阻并联组成的总电阻，该栅电阻连接在主栅极区和栅极圈之间。通过该栅电阻控制芯片的开关控制特性和电流的均匀性。该栅电阻具有以下有益效果：由于该栅电阻由至少两个分电阻并联，当其中一个分电阻发生损坏，其他分电阻仍能够正常工作，在主栅极区和栅极圈之间传递信号。因此，该栅电阻避免了现有技术中的由于单个电阻串联带来的由于电阻损坏，芯片就面临损坏的风险。此外，本发明的栅电阻的电阻值是各个分电阻并联后的总电阻值，即使单个分电阻的阻值存在误差，芯片内的不同栅极条与主栅极区之间的电阻也是相同的。因而提高了芯片内部并联元胞的开关速度的均匀性和电流的均匀性。
附图说明
为了清楚地理解现有技术或本发明实施例的技术方案，下面将对现有技术或本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的栅极区结构示意图；
图2至图9是本发明实施例的栅电阻结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法或功能上的变换均包含在本发明的保护范围内。
如图1所示，本发明实施例提供的功率半导体芯片的栅极区结构包括位于靠近芯片元胞区10内的主栅极区01、包围主栅极区01的栅极圈02以及位于主栅极区01和栅极圈02之间的栅电阻区03。在栅电阻区03内设置有栅电阻，该栅电阻的一端连接主栅极区01，另一端连接栅极圈02。栅电阻的总电阻值范围在2～5欧姆之间。
本发明实施例的栅极区形状可以为圆形、条形或正多边形等各种形状，同样地，该栅极区内的主栅极区01、栅极圈02也可以为圆形、条形或多边形等形状。在下面的描述中以圆形为例进行说明。可以理解，本实施例不限定栅极区为圆形，可以为其他形状。为了使得栅电阻的分布均匀，优选主栅极区01的形状和栅极圈02的形状相同，并且进一步优选两者的中心重合。
为了克服现有技术中单个栅电阻串联在中心栅极和栅极条之间的上述缺点，本实施例在栅电阻区内设置有多个并联的分电阻。这些分电阻并联后的总电阻值为栅电阻的阻值。为了实现栅电阻区内的分电阻的并联或者串并联结构，且各个分电阻均匀分布在栅电阻区，本发明提供了不同结构的栅电阻结构，具体结构参见以下实施例。
参见图2，在栅极区内的栅电阻区03内设置有4个呈长条状结构的分电阻24，该每个分电阻24的长边方向的两端头分别连接主栅极区01和栅极圈02。从而实现了在主栅极区01和栅极圈02之间并联了多个分电阻24的目的。该由多个分电阻24并联形成的栅电阻有利于减小由于串联单个电阻带来的栅电阻的阻值大幅度变化，同时减小了由于栅电阻损坏整个芯片就无法正常工作甚至发生损坏的风险。
另外，由于芯片内的不同栅极条的一端与栅极圈连接，栅极条和栅极圈均由金属导电材料制成，不同栅极条与主栅极区之间的栅电阻就是栅极圈与主栅极区之间的栅电阻。本实施例的栅电阻的电阻值是各个分电阻并联后的总电阻值，即使单个分电阻的阻值存在误差，使得不同栅极条与主栅极区之间的电阻也是相同的，能够保证芯片内部并联元胞的开关速度的均匀性和芯片间的均流特性稳定可靠。
此外，本实施例将栅电阻集成在芯片内部，相较于现有技术中在衬板或基板上串联电阻的方案，本实施例去除了衬板或基板上的电阻，降低了封装工艺难度，提高了封装工艺效率，简化了衬板或基板的设计，减小了衬板或基板体积，提高了装置的可靠性。
为了使得各个分电阻均匀分布在栅极区内，本实施例优选分电阻24均匀分布在栅电阻区03内，具体地说，该分电阻24在栅电阻区内的分布可以关于主栅极区01的中心成中心对称分布，或者相邻分电阻24之间的夹角相等。另外，如图2所示，该呈长条状结构的分电阻的宽边的宽度在沿着主栅极区01向栅极圈02延伸的方向是恒定不变的。为了提高电阻在栅极区内的分布均匀度，如图3所示，该分电阻34的宽度在沿着主栅极区01向栅极圈02延伸的方向可以逐渐增大。
容易理解，本实施例的分电阻的个数不限定为上述所述的4个，只要该分电阻的个数在2以上能够满足电阻并联的目的即可。例如，该分电阻的个数可以为2、3、6、10等等。而且很容易理解，并联的分电阻的个数越多，单个分电阻之间的误差对总电阻的贡献越小，使得芯片间的电流均匀性更好。同时，分电阻越多，由于电阻损坏而带来的整个芯片的损坏的风险越小。
作为本发明的另一实施例，该分电阻的形状还可以为圆形或多边形。为了实现栅电阻在栅极区内的均匀分布，这些分电阻优选均匀分布在栅电阻区内。如图4所示，形状为圆形的分电阻44均匀分布在栅电阻区03内。并且每个分电阻44的一端通过第一金属连线51与主栅极区01连接，另一端通过第二金属连线52与栅极圈02连接。每个分电阻44通过第一金属连线51和第二金属连线52分别与主栅极区01和栅极圈02实现连接，从而在主栅极区01和栅极圈02之间实现了多个分电阻的并联。
作为本发明的另一实施例，如图5所示，该分电阻54的形状可以为非闭合环状结构，当所述环状结构为圆形结构时，该分电阻54的形状为具有一定宽度的圆弧结构，本实施例优选每个呈圆弧结构的分电阻54的半径相等、圆弧的弧长相等，各个分电阻54均匀分布在栅电阻区03内。每个分电阻54靠近主栅极区01的一侧（内侧）通过第一金属连线51与主栅极区01连接，靠近栅极圈02的一侧（外侧）通过第二金属连线52与栅极圈02连接，实现栅电阻03与主栅极区01和栅极圈02的并联连接。
图5所示的呈非闭合环状结构的分电阻54为单个电阻，该分电阻54还可以由多个子电阻形成的分电阻。如图6所示，该分电阻54还可以包括第一子电阻541和第二子电阻542，并且该第一子电阻541和第二子电阻542并联连接。位于靠近主栅极区01的第一子电阻541的内侧通过第一金属连线与主栅极区01连接，位于靠近栅极圈02的第二子电阻542的外侧通过第二金属连线与栅极圈02连接。为了工艺上的容易实现和子电阻之间的连接方便，第一子电阻541和第二子电阻542呈层间重叠分布，或者说，第一子电阻541的两个端头的位置与第二子电阻542的两个端头的位置位于主栅极区01向栅极圈02延伸的同一径向方向上。换句话说，第一子电阻541所在的第一圆周和第二子电阻542所在的第二圆周为同心圆，并且第一子电阻541和第二子电阻542位于圆面内的同一扇形区域内。
作为本发明的另一实施例，如图7所示，栅电阻包括呈非闭合环状结构的至少一个第一电阻段741和至少一个第二电阻段742，第一电阻段741和第二子电阻段742为不同半径的圆弧段，并且第一电阻段741和第二电阻段742在栅电阻区内的分布呈层间互补分布。即第一电阻段741’所在的第一圆周和第二电阻段742’所在的第二圆周为同心圆，并且第一电阻段741的端头与第二电阻段742的端头首尾位于同一径向方向上，并且通过金属连线将第一电阻段741和第二电阻段742连通，两电阻段组成的栅电阻构成了一个闭合形状。为了实现与主栅极区01和栅极圈02之间的连接，第一电阻段741的内侧通过若干条第一金属连线51与主栅极区01连接，第二电阻段742的外侧通过若干条第二金属连线52与栅极圈02连接。
作为本发明的另一实施例，如图8所示，该栅电阻为一个包围主栅极区01的呈闭合环状结构的环形电阻84，该环形电阻84的内侧通过若干条（至少两条）第一金属连线51与主栅极区01连接，优选第一金属连线51均匀分布在栅电阻区内，该环形电阻84的外侧通过若干条（至少两条）第二金属连线52与栅极圈连接，优选第二金属连线52均匀分布在栅电阻区内。进一步优选，第一金属连线的数量和第二金属连线52的数量相同。并且第一金属连51线和第二金属连线52均匀相间分布。
上述图8所示的栅电阻仅包括一个呈闭合环状结构的环形电阻84。为了在栅电阻区内设置更多的电阻，并且使电阻均匀分布在栅电阻区内，如图9所示，该栅电阻还可以为多个呈闭合环状结构的环形电阻。为了便于描述，该多个环形电阻从内向外依次命名为第一环形电阻941、第二环形电阻942，……，第N环形电阻94n。位于最靠近主栅极区01的第一环形电阻941通过若干条第一金属连线51与主栅极区01连接，位于最靠近栅极圈02的第N环形电阻94n通过若干条第二金属连线52与栅极圈连接，并且相邻的环形电阻之间通过若干条第三金属连线53连接，进一步优选的，第一金属连线51，第二金属连线52和第三金属连线53均匀相间分布在栅电阻区内。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明。他们并非用以限制本发明的保护范围，凡未脱离本发明构思所做的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (14)
1.一种功率半导体芯片栅电阻，其特征在于，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻至少包括两个分电阻，每个所述分电阻的一端连接所述主栅极区，另一端连接所述栅极圈，所述功率半导体芯片还包括栅极条，所述栅极条的一端与所述栅极圈连接。
2.根据权利要求1所述的栅电阻，其特征在于，所述分电阻均匀分布在所述栅电阻区内。
3.根据权利要求1或2所述的栅电阻，其特征在于，所述分电阻为长条状结构。
4.根据权利要求3所述的栅电阻，其特征在于，所述分电阻长边方向的两端头分别连接所述主栅极区和所述栅极圈，所述分电阻的宽边的宽度在沿所述主栅极区向所述栅极圈延伸的方向上恒定。
5.根据权利要求3所述的栅电阻，其特征在于，所述分电阻长边方向的两端头分别连接所述主栅极区和所述栅极圈，所述分电阻的宽边的宽度在沿所述主栅极区向所述栅极圈延伸的方向上逐渐增大。
6.根据权利要求1或2所述的栅电阻，其特征在于，所述分电阻的形状为圆形或多边形，所述分电阻的一端通过第一金属连线与所述主栅极区连接，另一端通过第二金属连线与所述栅极圈连接。
7.根据权利要求1或2所述的栅电阻，其特征在于，所述分电阻呈非闭合环状结构，所述分电阻的内侧通过第一金属连线与所述主栅极区连接，所述分电阻的外侧通过第二金属连线与所述栅极圈连接，其中，所述第一金属连线和所述第二金属连线相间分布。
8.根据权利要求7所述的栅电阻，其特征在于，每个所述分电阻至少包括并联的第一子电阻和第二子电阻。
9.根据权利要求8所述的栅电阻，其特征在于，所述第一子电阻和所述第二子电阻呈层间重叠分布。
10.一种功率半导体芯片栅电阻，其特征在于，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻包括呈非闭合环状结构的至少一个第一电阻段和至少一个第二电阻段，且所述第一电阻段和所述第二电阻段呈层间互补分布，所述第一电阻段的的内侧通过若干条第一金属连线与所述主栅极区连接，所述第二电阻段的外侧通过若干条第二金属连线与所述栅极圈连接，所述功率半导体芯片还包括栅极条，所述栅极条的一端与所述栅极圈连接。
11.一种功率半导体芯片栅电阻，其特征在于，所述栅电阻位于芯片的栅电阻区内，所述栅电阻区位于主栅极区和栅极圈之间，所述主栅极区和所述栅极圈位于芯片元胞区内，且所述栅极圈包围所述主栅极区，所述栅电阻包括一个包围所述主栅极区的呈闭合环状结构的第一电阻，所述第一电阻的内侧通过若干条第一金属连线与所述主栅极区连接，所述第一电阻的外侧通过若干条第二金属连线与所述栅极圈连接，所述功率半导体芯片还包括栅极条，所述栅极条的一端与所述栅极圈连接。
12.根据权利要求11所述的栅电阻，其特征在于，所述第一金属连线和所述第二金属连线相间分布。
13.根据权利要求11或12所述的栅电阻，其特征在于，所述栅电阻还包括至少一个位于所述第一电阻的内侧或外侧的呈闭合环状结构的第二电阻，位于最靠近所述主栅极区的电阻的内侧通过若干条第一金属连线与所述主栅极区连接，位于最靠近所述栅极圈的电阻的外侧通过若干条第二金属连线与所述栅极圈连接，相邻的所述电阻之间通过若干条第三金属连线连接。
14.根据权利要求13所述的栅电阻，其特征在于，所述第一金属连线、所述第二金属连线和所述第三金属连线均匀相间分布。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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Address after: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee after: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd. Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee before: ZHUZHOU CSR TIMES ELECTRIC Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200930 Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province Patentee after: Zhuzhou CRRC times Semiconductor Co.,Ltd. Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd. |
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| TR01 | Transfer of patent right |