DE3687787T2

DE3687787T2 - Speicherzugriff-steuerungsschaltung.

Info

Publication number: DE3687787T2
Application number: DE8686117189T
Authority: DE
Inventors: Koichi Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-23
Filing date: 1986-12-10
Publication date: 1993-06-24
Anticipated expiration: 2006-12-11
Also published as: EP0226950B1; US4839856A; JPS62149099A; DE3687787D1; EP0226950A3; EP0226950A2

Description

Die vorliegende Erfindung betrifft eine Speicherzugriff- Steuerschaltung zur Steuerung des Zugriffs auf ein dynamisches RAM und insbesondere eine Speicherzugriff-Steuerschaltung für den wirksamen Zugriff auf ein dynamisches RAM mit einem Seiten- oder einem statischen Spaltenmodus.
In ein dynamisches RAM (im weiteren als DRAM bezeichnet) wird eine Adresse so eingegeben, daß das Adreßdatum in obere und untere Adreßsignale geteilt wird, und diese Signale im Zeitmultiplexbetrieb übertragen werden. Die Zugriffszeit im DRAM-Lesemodus ist definiert durch eine zur Erkennung des Datums erforderliche Zeitspanne, nachdem die oberen und unteren Adreßsignale in das DRAM eingegeben sind. Da jedes Adreßdatum in zwei Adreßsignale geteilt wird, und diese Signale in das DRAM eingegegeben werden, verlängert sich die Zugriffszeit in unerwünschter Weise.
Ein CPU- oder DMA-Controller hat die Tendenz, auf Daten mit aufeinanderfolgenden oder benachbarten Adressen zuzugreifen. In diesem Fall erfolgt der Zugriff häufig auf Daten mit der gleichen oberen, jedoch unterschiedlichen unteren Adressen.
Durch die Nutzung der Eigenschaft, nur die untere Adresse zu aktualisieren, wird der Seitenmoduszugriff oder der statische Spaltenzugriff zur Kürzung der DRAM-Zugriffszeit vorgeschlagen. Die Operation zum Auslesen von drei Adreßsignalen (0100)H bis (0102)H (Fig. 2), wobei H die hexadezimale Schreibweise entsprechend dem Seitenmoduszugriff angibt, wird anhand der in der Fig. 2 dargestellten Signalfolge erläutert. Die obere Adresse (01)H wird in das DRAM eingegeben. Als Reaktion auf diese Adresse geht das Zeilenadressierungssignal RAS nach Pegel "0". Alle der oberen Adresse (01)H entsprechenden Daten werden aus den Zeicherzellen des DRAM ausgelesen. Danach wird die untere Adresse (00)H in das DRAM eingegeben. Als Reaktion darauf geht das Spaltenadressierungssignal CAS nach Pegel "0". Nur die der Adresse (00)H entsprechenden Daten werden aus dem DRAM ausgelesen und außerhalb des DRAM ausgegeben. Als Ergebnis wird das in der Adresse (0100)H gespeicherte Datum A als Ausgangsdatum ausgegeben.
Anschließend wird die untere Adresse (01)H in das DRAM eingegeben. Als Reaktion darauf geht das Signal CAS nach Pegel "0". Da auf alle der Adresse (01)H im DRAM entsprechenden Daten zugegriffen worden ist, werden nur die dieser unteren Adresse entsprechenden Daten aus den Daten, auf die der Zugriff erfolgt ist, ausgewählt und außerhalb des DRAM ausgegeben. Aus diesem Grund wird das in der Adresse (0101)H des DRAM gespeicherte Datum B ausgelesen. Analog werden Daten als Reaktion auf die Eingaben in die unteren Adressen und das Abfallen des Signals CAS auf den Pegel "0" im Gleichlauf mit jeder Eingabe in die untere Adresse sequentiell angewählt und ausgegeben.
Gemäß dem Seitenmoduszugriff werden nach der einmal erfolgten Eingabe der oberen Adresse in das DRAM nur verschiedene untere Adreßeingaben in dieses vorgenommen, um die gewünschten Daten auszulesen. Aus diesem Grund kann die Zugriffszeit für die zweite sowie die nachfolgenden Leseoperationen verkürzt werden.
Der statische Spaltenzugriff bedient sich der gleichen Adressierung wie der Seitenmoduszugriff. Wie aus der Fig. 2 ersichtlich, ist darüber hinaus das Signal CAS so gesetzt, daß es innerhalb der Zeitspanne zur Eingabe einer Vielzahl von unteren Adressen kontinuierlich aktiv (Pegel "0") ist. Da der logische Pegel des Signals CAS nicht wiederholt geändert zu werden braucht, kann der Datenzugriff mit größerer Schnelligkeit erfolgen.
Zur Erzielung eines schnellen Zugriffs basieren der Seitenmoduszugriff und der statische Spaltenzugriff auf der Annahme, daß die obere Adresse nicht oft aktualisiert wird. Anders ausgedrückt, wenn die obere Adresse häufig aktualisiert wird, kann ein schneller Zugriff nicht verwirklicht werden.
Ein herkömmliches Gerät (z. B. ein CPU- oder ein DMA- Controller), das auf einen Speicher zugreift, verfügt nicht über eine Funktion zur Unterscheidung, ob die obere Adresse aktualisiert wird oder nicht. Als Resultat kann der herkömmliche CPU- oder DMA-Controller nicht mit einer dem DRAM zugewiesenen Seitenmoduszugriffs- oder statischen Spaltenzugriffsfunktion arbeiten.
Die dem Stand der Technik zugehörige Veröffentlichung EP-A-0 025 801 (PANAFACOM) beschreibt eine Schaltungsanordnung, die in wirksamer Weise unterscheidet, ob der obere Adreßteil aktualisiert ist oder nicht, die jedoch den Seitenmodusspeicherzugriff nicht tatsächlich anwendet, so daß bei jedem Speicherzyklus obere und untere Adreßteile sequentiell an das DRAM geliefert werden.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Speicherzugriff-Steuerschaltung bereitzustellen, die in der Lage ist, den Seitenmoduszugriff oder den statischen Spaltenzugriff effizient anzuwenden, um bei Zugriff eines CPU- oder DMA-Controllers auf einen Speicher einen schnellen Speicherzugriff zu verwirklichen.
Zur Lösung der obigen Aufgabe der vorliegenden Erfindung wird eine Speicherzugriff-Steuerschaltung bereitgestellt, die folgendes umfaßt: eine Speicherzugriffschaltung zur Ausgabe von Speicheradreßdaten mit oberen und unteren Adreßsignalen zum Zugriff auf einen Speicher sowie zur Anforderung der Aktualisierung einer Speicheradresse wie erforderlich; eine Adreßrückhalteeinrichtung zum Zurückhalten bzw. zwischenspeichern der von der Speicherzugriffschaltung abgesetzten oberen und unteren Adreßsignale und zur Aktualisierung der Speicheradresse um einen vorgegebenen Wert auf Basis eines Steuersignals; eine Detektoreinrichtung für die obere Adresse zur Erkennung einer Änderung des von der Speicherzugriffschaltung abgesetzten oberen Adreßsignals; eine Adreßschalteinrichtung zur sequentiellen Schaltung und Ausgabe der von der Adreßrückhalteeinrichtung gespeicherten oberen und unteren Adreßsignale; einen Adreßbus, auf den die von der Adreßschalteinrichtung abgesetzten gemultiplexten oberen und unteren Adreßsignale übertragen werden; einen Speicher zur Aufnahme der über den Adreßbus gemultiplexten oberen und unteren Adreßsignale sowie eine Steuereinrichtung zur Steuerung der Adreßschalteinrichtung in der Weise, daß das untere Adreßsignal nur dann auf den Adreßbus gelegt wird, wenn ein Ausgang von der Detektoreinrichtung für die obere Adresse keine Aktualisierung des oberen Adreßsignals meldet, und daß die sequentiell geschalteten oberen und unteren Adreßsignale auf den Adreßbus gelegt werden, wenn der Ausgang von der Detektoreinrichtung für die obere Adresse die Aktualisierung der oberen Adresse meldet, unter der Bedingung, daß die neuen Adreßdaten von der Speicherzugriffschaltung ausgegeben werden oder daß die Speicherzugriffschaltung die Aktualisierung der Speicheradresse anfordert.
Die vorliegende Erfindung wird anhand der nachstehenden detaillierten Beschreibung und anhand der beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 eine Adreßumwandlungstabelle, die den Status der in einem Speicher abgelegten Daten darstellt;
Fig. 2 eine Signalfolge zur Erläuterung der Leseoperation zum Auslesen der Daten aus dem Speicher;
Fig. 3 ein Blockdiagramm einer Speicherzugriff-Steuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 4 und 5 Signalfolgen zur Erläuterung der Speicherzugriff-Steuerschaltung gemäß Fig. 3;
Fig. 6 ein Zustandsübergangsdiagramm einer Taktgebersteuerschaltung in der Speicherzugriff-Steuerschaltung gemäß Fig. 3;
Fig. 7 ein weiteres Zustandsübergangsdiagramm der Taktgebersteuerschaltung in der Speicherzugriff- Steuerschaltung gemäß Fig. 3;
Fig. 8 ein Blockdiagramm einer Speicherzugriff-Steuerschaltung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
Fig. 9 eine Signalfolge zur Erläuterung der Funktionsweise der Speicherzugriff-Steuerschaltung gemäß Fig. 8.
Die Fig. 3 ist ein Blockdiagramm, das eine Speicherzugriff- Steuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Bezugnehmend auf die Fig. 3 kennzeichnet Bezugszeichen 11 eine Speicherzugriffschaltung (z. B. einen CPU- oder einen DMA-Gontroller) mit einer Speicherzugriffsfunktion. Die Zugriffschaltung 11 erzeugt ein oberes Adreßsignal UA, ein unteres Adreßsignal LA, ein Adressierungssignal AS und ein Aufwärtszählsteuersignal CU, um auf einen Speicher zuzugreifen.
Die oberen und unteren Adreßsignale UA und LA, das Adressierungssignal AS sowie das Aufwärtszählsteuersignal CU werden von der Speicherzugriffschaltung 11 an einen Adreßzähler 12 geliefert. Der Zähler 12 umfaßt die Zähler 12U und 12L für die oberen bzw. unteren Adressen zur Zurückhaltung der oberen und unteren Adreßsignale. In der Praxis speichert der Zähler 12 die Adreßsignale UA und LA als Reaktion auf das Adressierungssignal AS. Wenn der Zähler 12 das Signal CU empfängt, wird der zurückgehaltene Wert um einen vorgegebenen Wert aktualisiert, z. B. um Eins hochgezählt. Die im Zähler 12 zurückgehaltenen Signale UA und LA werden als obere und untere Speicheradreßsignale UMA bzw. LMA ausgegeben.
Die oberen und unteren Speicheradreßsignale UMA und LMA werden vom Adreßzähler 12 an einen Multiplexer 13 geliefert. Der Multiplexer 13 legt die Adreßsignale UMA und LMA im Zeitmultiplexbetrieb als Reaktion auf ein Adreßschaltsignal ASE (das an späterer Stelle beschrieben wird) auf einen Adreßbus 14.
Das obere Speicheradreßsignal LMA, das vom Adreßzähler 12 ausgegeben wird, wird in ein Altadressenregister 15 eingespeist. Nach Empfang des Neuadressensignals NA (das an späterer Stelle beschrieben wird) wird es im Register 15 als oberes Speicheradreßsignal UMA und als Altadressensignal OMA ausgegeben.
Das Altadressensignal OMA und die obere Speicheradresse UMA werden an einen Adressenkomparator 16 geliefert. Der Komparator 16 vergleicht die Signale OMA und UMA miteinander und stellt deren Koinzidenz fest. Bei Festellung einer Nicht- Übereinstimmung generiert der Komparator 16 ein Nicht-Übereinstimmungssignal NE. Das Signal NE wird an eine Taktgebersteuerschaltung 17 geliefert.
Die Taktgebersteuerschaltung 17 empfängt außerdem das Adressierungssignal AS, das Aufwärtszählsteuersignal CU sowie ein Rücksetzsignal RST. Die Steuerschaltung 17 setzt das Adreßschaltsignal ASE, das Neuadressensignal NA, ein Zeilenadressierungssignal RSA, das Spaltenadressierungssignal CAS sowie ein Wartesignal WAI auf Basis der obigen Eingangssignale ab.
Das Signal WAI wird in die Speicherzugriffschaltung 11 eingegeben. Die Signale RAS und CAS werden an ein DRAM 18 geliefert.
Das DRAM 18 ist mit dem Adreßbus 14 verbunden. Das DRAM 18 und die Speicherzugriffschaltung 11 sind über einen Datenbus 19 verbunden.
Die Funktionsweise der Speicherzugriff-Steuerschaltung mit dem obenbeschriebenen Aufbau wird anhand der in den Fig. 4 und 5 dargestellten Signalfolgen erläutert.
Die Signalfolge gemäß Fig. 4 zeigt die Reihenfolge, in der die Speicherzugriffschaltung 11 sequentiell auf die drei Adressen (0100)H, (0101)H und (0201)H zugreift, nachdem das Rücksetzsignal RST in die Taktgebersteuerschaltung 17 eingegeben ist.
Nach der Einspeisung des Rücksetzsignal RST gibt die Speicherzugriffschaltung 11 ein erstes Datum für die Adresse (0100)H aus. Als Reaktion auf diesen Adreßsignalausgang geht das Adressierungssignal AS auf den Pegel "1". Der Adreßausgang der Zugriffschaltung 11 wird in die oberen und unteren Adreßsignale UA und LA geteilt. Das Signal UA hat einen Adreßwert von (01)H, das Signal LA hat einen Adreßwert von (00)H. Als Reaktion auf das Adressierungssignal AS speichert der Adreßzähler 12 diese Signale UA und LA. In diesem Fall wird das Adreßdatum nicht im Altadressenregister 15 zwischengespeichert, und sein Wert ist unbestimmt. Aus diesem Grund resultiert der Vergleich zwischen den Signalen UMA und OMA durch den Adreßkomparator 16 in einer Nicht-Übereinstimmung, so daß der Komparator 16 das Nicht-Übereinstimmungssignal NE absetzt. Da das Signal AS beim Rücksetzen erstmalig eingegeben wird, gibt die Steuerschaltung 17 das Neuadressensignal NA aus. Nach Empfang des Signals NA wird das Adreßsignal UMA mit einem Wert von (01)H vom Register 15 gespeichert und zurückgehalten.
Nach dem Rücksetzen wird das Adreßschaltsignal ASE durch die Taktgebersteuerschaltung 17 auf den Pegel "1" gelegt. Wenn das Signal ASE nach Pegel "1" geht, schaltet der Multiplexer 13 auf die obere Speicheradresse (01)H, die während dieser Zeitspanne vom Adreßzähler 12 empfangen wird, und legt sie auf den Adreßbus 14. Anschließend wird das Signal ASE in der Taktgebersteuerschaltung 17 auf den Pegel "0" gelegt. Danach schaltet der Multiplexer 13 auf die vom Adreßzähler 12 empfangene untere Speicheradresse (00)H und legt sie auf den Adreßbus 14.
Wie die Fig. 4 zeigt, gehen in den Zeitpunkten, in denen die oberen und unteren Adreßsignale für die Adressen (01)H und (00)H auf den Adreßbus 14 gelegt werden, die Signale RAS und CAS nacheinander nach Pegel "0", wodurch das DRAM 18 veranlaßt wird, Signale für die Adressen (01)H und (00)H zu empfangen. Danach werden die Daten auf Basis der erhaltenen oberen und unteren Speicheradreßsignale ausgelesen. Die ausgelesenen Daten werden über den Datenbus 19 an die Speicherzugriffschaltung 11 übertragen.
Anschließend wird ein zweites Datum für die Adresse (0101)H von der Speicherzugriffschaltung 11 ausgegeben, aufgrund dessen das Adressierungssignal AS abgesetzt wird. Das Adreßdatum wird auf die gleiche Weise wie oben beschrieben in die oberen und unteren Adreßsignale UA und LA geteilt. Zu diesem Zeitpunkt hält jedoch das Adreßregister 15 das Signal UMA für das vorige obere Speicheradressensignal (01)H zurück. Dieses Adressensignal UMA stimmt mit dem Altadressensignal OMA überein, der Adressenkomparator 16 gibt das Nicht-Übereinstimmungssignal NE nicht aus. In diesem Fall setzt die Taktgebersteuerschaltung 17 das Neuadressensignal NA nicht ab. Der zurückgehaltene Wert von Register 15 bleibt unverändert. In der Steuerschaltung 17 bleibt das Adreßschaltsignal ASE auf Pegel "0", und nur das Signal CAS geht nach Pegel "0". Der Multiplexer 13 schaltet dann auf die vom Zähler 12 empfangene untere Speicheradresse (01)H um und legt sie auf den Adreßbus 14. Auf Basis von Signal CAS empfängt das DRAM 18 das Signal LA für die untere Speicheradresse (01)H. Danach werden die Daten durch eine Kombination der Signale UA bzw. LA für die oberen und unteren Speicheradressen (01)H und (00)H aus dem DRAM 18 ausgelesen. Die ausgelesenen Daten werden über den Datenbus 19 an die Speicherzugriffschaltung 11 übertragen.
Der Zugriff auf das DRAM 18 erfolgt, indem nur das untere Speicheradreßsignal LMA auf den Adreßbus 14 gelegt wird, wenn das obere Adreßsignal UA nicht aktualisiert wird.
Die Speicherzugriffschaltung 11 gibt ein drittes Datum für die Adresse (0201)H aus. In diesem Fall werden das Signal UA für die obere Adresse (02)H und das Signal LA für die untere Adresse (01)H an den Adreßzähler 12 geschickt. Das Altadressenregister 15 hält das Signal UMA für die vorige obere Speicheradresse (01)H zurück. Zwischen dem Signal UMA und der Altadresse OMA wird keine Übereinstimmung festgestellt, so daß der Adressenkomparator 16 das Nicht-Übereinstimmungssignal NE absetzt. Mit dem Eingang des Signals NE setzt die Taktgebersteuerschaltung 17 das Neuadressensignal NA ab. Das Altadressenregister 15 empfängt das Signal UMA für die oberen Speicheradresse, und das Altadressensignal OMA wird aktualisiert. Danach legt die Steuerschaltung 17 das Signal RAS auf Pegel "1", wodurch gemeldet wird, daß der Seitenmoduszugriff des DRAM 18 abgeschlossen ist. In der Steuerschaltung 17 wird das Adreßschaltsignal ASE auf Pegel "1" gelegt, worauf das Signal RAS wieder nach Pegel "0" geht, wodurch gemeldet wird, daß der neue Seitenmoduszugriff des DRAM 18 gestartet worden ist. Während das Signal ASE auf Pegel "1" liegt, schaltet der Multiplexer 13 auf das Signal UMA für die obere Speicheradresse (02)H und legt es auf den Adreßbus 14. Das DRAM 18 erhält als Reaktion auf das Signal RAS das Signal UMA. Anschließend geht in der Taktgebersteuerschaltung 17 das Adreßschaltsignal ASE auf den Pegel "0". Während der Dauer dieses logischen Pegels schaltet der Multiplexer 13 auf das vom Zähler 12 empfangene Signal UMA für die untere Speicheradresse (01)H und legt es auf den Adreßbus 14. Danach geht das Signal CAS in der Steuerschaltung 17 auf den Pegel "0". Das DRAM 18 erhält als Reaktion auf das Signal CAS das Signal LMA für die untere Speicheradresse (01)H. Die Daten werden durch eine Kombination der Signale UA bzw. LA für die oberen und unteren Speicheradressen (02)H und (01)H aus dem DRAM 18 ausgelesen. Die ausgelesenen Daten werden über den Datenbus 19 an die Speicherzugriffschaltung 11 übertragen.
Die Taktgebersteuerschaltung 17 setzt das Wartesignal WAI ab, wenn der Multiplexer 13 das obere Speicheradreßsignal UMA auf den Adreßbus 14 legt, wodurch der Speicherzugriffschaltung 11 gemeldet wird, daß daß die Zugriffszeit des DRAM 18 verlängert ist. Wenn das Signal WAI in die Speicherzugriffschaltung 11 eingegeben wird, verlängert die Schaltung 11 die oberen und unteren Adreßsignale UA und LA, um die Zugriffszeit des DRAM 18 auszugleichen.
Auf diese Weise wird das neue obere Speicheradressensignal UMA bei Änderung des Adreßsignals UA in das DRAM 18 eingegeben, und es erfolgt der neue Seitenmoduszugriff.
Die Signalfolge gemäß Fig. 5 erläutert die Funktionsweise, bei der die Speicherzugriffschaltung 11 sequentiell auf aufeinanderfolgende Adressen ab (00FE)H zugreift.
Die Speicherzugriffschaltung 11 gibt zunächst Daten für die Adresse (00FE)H und das Adressierungssignal AS aus. Diese Ausgabeoperation ist identisch mit derjenigen der Impulsfolge gemäß Fig. 4, so daß auf eine detallierte Beschreibung verzichtet wird.
Um auf die nächste Adresse (00FF)H zugreifen zu können, wird das Aufwärtszählsteuersignal CU von der Speicherzugriffschaltung 11 abgesetzt. Wenn das Signal CU von der Taktgebersteuerschaltung 17 empfangen wird, wird der vorab gespeicherte Wert des Adreßsignals im Adreßzähler 12 um Eins hochgezählt. Das im Zähler 12 zurückgehaltene und von diesem ausgegebene Signal LMA wird von der unteren Speicheradresse (FE)H zur unteren Speicheradresse (FF)H aktualisiert. In diesem Fall ändert sich das Signal UM für die obere Speicheradresse (00)H nicht. Der Adressenkomparator 16 setzt das Nicht-Übereinstimmungssignal NE nicht ab. Aus diesem Grund erfolgt der gleiche Zugriff wie unter Verwendung nur des unteren Speicheradreßsignals LMA (Fig. 4).
Um auf die nächste Adresse (0100)H zugreifen zu können, setzt die Speicherzugriffschaltung 11 das Aufwährtszählsteuersignal CU ab. Der Adreßzähler 12 zählt den Wert des unteren Adreßsignals LA um Eins hoch, so daß die Adresse (FF)H auf (00)H aktualisiert wird. Gleichzeitig bewirkt ein Übertrag von der unteren Adresse die Aktualisierung der oberen Adress (00)H auf (01)H. Da sich der Wert des oberen Speicheradreßsignals UMA ändert, setzt der Adressenkomparator 16 das Nicht-Übereinstimmungssignal NE ab. Die Zugriffsoperation wird in der gleichen Weise wie in dem Fall ausgeführt, in dem sich das obere Speicheradreßsignal UMA in der Signalfolge gemäß Fig. 4 ändert. Dies bedeutet im einzelnen, daß das neue obere Speicheradreßsignal UMA sowie die untere Speicheradresse LMA im Zeitmultiplexbetrieb auf den Adreßbus 14 gelegt wird, wodurch der Zugriff auf das DRAM 18 erfolgt. Immer wenn danach auf die nächste Adresse zugegriffen wird, gibt die Speicherzugriffschaltung 11 das Aufwärtszählsteuersignal CU aus. Wenn sich das Adreßsignal UMA mit dem Hochzählen des zurückgehaltenen Wertes des Adreßzählers 12 nicht ändert, wird nur das Adreßsignal LMA für den Zugriff auf das DRAM 18 herangezogen. Ändert sich jedoch das Adreßsignal UMA, werden sowohl das neue Signal UMA als auch das Signal LMA für den Zugriff auf das DRAM 18 herangezogen.
Bei der aufeinanderfolgenden Adressierung in der Schaltung gemäß der obigen Ausführungsform wird das obere Speicheradreßsignal UMA nur dann an das DRAM 18 geliefert, wenn sich das obere Speicheradreßsignal UMA ändert. Anderenfalls wird nur das untere Speicheradreßsignal LMA an das DRAM 18 geliefert, wodurch der Seitenmoduszugriff und somit der schnelle Zugriff auf das DRAM 18 erfolgt.
Der statische Spaltenzugriff für den schnellen Zugriff auf das DRAM 18 unterscheidet sich vom Seitenmoduszugriff dadurch, daß ein Spaltenmodusadressierungs-Steuersignal CAS generiert wird. Wenn die Aktualisierung des von der Speicherzugriffschaltung 11 abgesetzten Speicheradreßsignals erkannt werden kann, kann der Zugriff auf das DRAM 18 gemäß dem statischen Spaltenzugriff erfolgen.
Die Fig. 6 ist ein Zustandsübergangsdiagramm der Taktgebersteuerschaltung 17 unter der Steuerung im Seitenmoduszugriff. Die Zustände A bis E gemäß Fig. 6 entsprechen denen gemäß Fig. 2. Die Abfolgen der verschiedenen Signale sind in der Fig. 4 dargestellt. In einem gegebenen Zustand wird jedes Signal aus logisch "0" nach logisch "1" bzw. umgekehrt aktualisiert. Zur Vereinfachung der Darstellung wird ein Signal, das in einem gegebenen Zustand logisch "1" annimmt nur mit 1 dargestellt. Nimmt ein Signal in einem gegebenen Zustand nicht logisch "1" an, so wird durch 0 dargestellt. Da die Änderungen des logischen Pegels der Signale RAS und CAS von großer Bedeutung sind, werden hier die Darstellungen 0 → 1 oder 1 → 0 verwendet. Unter Bezugnahme auf die Fig. 6 wird in jedem Zustand bei Eingabe des Rücksetzsignals RST (RST = 1) der Zustand A initialisiert. Im Zustand A sind die verschiedenen Signale NA, ASE, WAI, RAS bzw. CAS als 0, 0, 0, 1 und 1 eingestellt. Wenn das Signal AS im Zustand A auf den Pegel "0" gelegt wird (AS = 0), bleibt der Zustand A bestehen. Wird jedoch das Signal AS auf den Pegel "1" gelegt (AS = 1), so geht der Zustand A in den Zustand B über. Im Zustand B sind die Signale NAS, ASE, WAI, RAS bzw. CAS als 1, 1, 1, 1 → 0 und 1 eingestellt. Der Zustand B wird unbedingt in den Zustand C übergeführt.
Im Zustand C sind die Signale NA, ASE, WAI, RAS bzw. CAS als 0, 0, 0, 0 und 1 → 0 → 1 eingestellt. Der Zustand C wird unbedingt in den Zustand D übergeführt. Im Zustand D sind die Signale NA, ASE, WAI, RAS bzw. CAS als 0, 0, 0, 0 und 1 eingestellt. Wenn das Signal AS im Zustand D auf Pegel "0" und das Signal CU ebenfalls auf Pegel "0" gelegt wird (AS = 0 und CU = 0), bleibt der Zustand D bestehen. Wenn jedoch AS = 1 oder NE = 1 oder wenn CU = 1 und NE = 1, geht der Zustand D in den Zustand E über. Wenn AS = 1 und NE = 0 oder wenn CU = 1 und NE = 0, geht der Zustand D in den Zustand C über. Im Zustand E sind die Signale NA, ASE, WAI, RAS bzw. CAS als 1, 1, 1, 0 → 1 → 0 und 1 eingestellt. Der Zustand E geht unbedingt in den Zustand C über. Die Steuerung der Taktgebersteuerschaltung 17 erfolgt gemäß dem Seitenmoduszugriff.
Die Fig. 7 ist ein Zustandsübergangsdiagramm der Taktgebersteuerschaltung 17 zur Steuerung des statischen Spaltenmoduszugriffs. Unter Bezugnahme auf die Fig. 7 wird in jedem Zustand bei Eingabe des Rücksetzsignals RST der Zustand A initialisiert. Im Zustand A sind die Signale NA, ASE, WAI, RAS bzw. CAS als 0, 0, 0, 1 und 1 eingestellt. Wenn das Signal AS im Zustand A auf den Pegel "0" gelegt wird, bleibt der Zustand A bestehen. Wird jedoch das Signal AS auf den Pegel "1" gelegt, so geht der Zustand A in den Zustand B über. Im Zustand B sind die Signale NAS, ASE, WAI, RAS bzw.
CAS als 1, 1, 1, 1 → 0 und 1 eingestellt. Der Zustand B wird unbedingt in den Zustand C übergeführt.
Im Zustand C sind die Signale NA, ASE, WAS, RAS bzw. CAS als 0, 0, 0, 0 und 0 eingestellt. Der Zustand C wird unbedingt in den Zustand D übergeführt. Im Zustand D sind die Signale NA, ASE, WAS, RAS bzw. CAS als 0, 0, 0, 0 und 0 eingestellt. Wenn das Signal AS im Zustand D auf Pegel "0" und das Signal CU ebenfalls auf Pegel "0" gelegt wird (AS = 0 und CU = 0), bleibt der Zustand D bestehen. Wenn jedoch AS = 1 oder NE = 1 oder wenn CU = 1 und NE = 1, geht der Zustand D in den Zustand E über. Wenn AS = 1 und NE = 0 oder wenn CU = 1 und NE = 0, geht der Zustand D in den Zustand F über. Im Zustand E sind die Signale NA, ASE, WAS, RAS bzw. CAS als 1, 1, 1, 0 → 1 → 0 und 0 → 1 eingestellt. Der Zustand E geht unbedingt in den Zustand C über. Im Zustand F sind die Signale NA, ASE, WAS, RAS bzw. CAS als 0, 0, 0, 0 und 0 eingestellt. Der Zustand F wird unbedingt in den Zustand D übergeführt. Auf diese Weise erfolgt die Steuerung der Taktgebersteuerschaltung 17 erfolgt gemäß dem statischen Spaltenmoduszugriff.
Die Fig. 8 ist ein Blockdiagramm einer Speicherzugriffsteuerschaltung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Die Ausführungsform gemäß Fig. 8 unterscheidet sich in folgenden Punkten von der in Fig. 3. Anstelle des Adreßzählers 12 ist ein Adreßzähler 22 vorgesehen, der in der Lage ist, bei Aktualisierung des unteren Adreßsignals das Übertragsausgangssignal CO außerhalb der Schaltung abzusetzen. Das Altadressenregister 15 und der Adressenkomparator 16 entfallen, statt dessen ist ein ODER-Gatter 23 zum Empfang des Adressierungssignals AS und des Übertragsignals CO vom Zähler 22 angeordnet. Ein Nicht-Übereinstimmungssignal NE2 vom ODER-Gatter 23 wird an eine Taktgebersteuerschaltung 27 anstelle der Taktgebersteuerschaltung 17 eingegeben. Die Steuerschaltung 27 empfängt zusätzlich zum Signal NE2 das Adressierungssignal AS, das Aufwärtszählsteuersignal CU und das Rücksetzsignal RST. Auf Basis dieser Eingangssignale generiert die Steuerschaltung 27 das Adreßschaltsignal ASE, das Zeilenadressierungssignal RAS, das Spaltenadressierungssignal CAS und das Wartesignal WAI. Der Zähler 22 umfaßt die oberen und unteren Adressenzähler 22U und 22L.
Die Funktionsweise der Speicherzugriffsteuerschaltung mit dem obenbeschriebenen Aufbau wird unter Bezugnahme auf die Signalfolge gemäß Fig. 9 detailliert erläutert.
Zunächst wird das Datum der Adresse (00FE)H aus der Speicherzugriffschaltung 11 in die oberen und unteren Adreßsignale UA und LA geteilt, und die Signale UMA und LMA werden von dieser abgesetzt. Als Reaktion auf diese Signale setzt die Zugriffschaltung 11 das Adressierungssignal AS ab. Das Signal AS wird in das ODER-Gatter 23 eingespeist, so daß das Gatter 23 daraufhin das Nicht-Übereinstimmungssignal NE2 ausgibt. Mit jedem Signal AS von der Zugriffschaltung 11 setzt das ODER-Gatter 23 ein Signal NE2 ab. Der Multiplexer 13 schaltet bei jedem NE2-Signal zwischen den oberen und unteren Adreßsignalen UMA und LMA, so daß die Adreßsignale selektiv auf dem Adreßbus 14 erscheinen. Das DRAM 18 erhält das Adreßdatum auf Basis der von der Taktgebersteuerschaltung 27 abgesetzten Signale RAS und CAS. Der Datenzugriff erfolgt als Reaktion auf eine solche Adressierung.
Wenn die Speicherzugriffschaltung 11 auf ein zweites Datum für die der Adresse (00FE)H benachbarte Adresse (00FF)H zugreift, so setzt die Schaltung 11 nur das Aufwärtszählsteuersignal CU ab. Nach dem Empfang des Signals CU wird nur der Wert des unteren Adreßsignals LA im Adreßzähler 22 um Eins hochgezählt, so daß die untere Adresse von (FE)H nach (FF)H aktualisiert wird. In diesem Fall wird vom unteren Adreßzähler 22L kein Übertragssignal CO generiert und vom ODER-Gatter 23 kein Nicht-Übereinstimmungssignal NE2 ausgegeben. Ebenso wie in dem Fall, in dem das obere Speicheradressensignal UMA in der Impulsfolge gemäß Fig. 4 nicht geändert wird, erfolgt der Zugriff auf das DRAM 18 nur durch das untere Speicheradressensignal LMA.
Wenn anschließend die Speicherzugriffschaltung 11 das dritte Datum für die der Adresse (00FF)H benachbarte Adresse (0100)H absetzt, gibt die Zugriffschaltung 11 nur das Aufwärtszählsteuersignal CU aus. Nach dem Empfang des Signals CU wird der Wert des unteren Adressensignals LA im Adreßzähler 22 um Eins hochgezählt, so daß die untere Adresse von (FF)H nach (00)H aktualisiert wird. Außerdem aktualisiert das Übertragssignal CO vom unteren Adreßzähler 22L die obere Adresse von (00)H nach (01)H. Da das Signal CO an das ODER- Gatter 23 gelegt wird, setzt das ODER-Gatter 23 das Nichtübereinstimmungssignal NE2 später ab. Ebenso wie in dem Fall, in dem das obere Speicheradressensignal UMA in der Impulsfolge gemäß Fig. 4 geändert wird, werden das neue obere Speicheradressensignal UMA und das untere Speicheradressensignal LMA im Zeitmultiplexbetrieb auf den Adreßbus 14 gelegt. Der Zugriff auf das DRAM 18 erfolgt damit im neuen Seitenmoduszugriff.
In der Speicherzugriffschaltung jedes der obenbeschriebenen Ausführungsbeispiele wird das obere Adreßsignal nur dann unter Verwendung eines gemultiplexten Adreßsignals an einen Speicher (z. B. ein DRAM) geschickt, wenn die obere Adresse aktualisiert ist. Das obere Adreßsignal wird somit nicht ausgegeben, wenn die obere Adresse nicht aktualisiert ist. Aus diesem Grund kann der Seitenmoduszugriff oder der statische Spaltenzugriff zur Verkürzung der Zugriffszeit ausgeführt werden. Da außerdem Rückhalte- und Hochzähleinrichtungen für die Speicheradresse vorgesehen sind, können der Seitenmoduszugriff oder der statische Spaltenzugriff in der Weise erfolgen, daß nur die Startadresse für den Zugriff auf nachfolgende Adressen vorgegeben und danach das Aufwärtszählsteuersignal CU von der Speicherzugriffschaltung 11 abgesetzt wird.
Die vorliegende Erfindung ist nicht auf die obenbeschriebenen speziellen Ausführungsbeispiele beschränkt. Innerhalb des Grundgedankens und Rahmens der Erfindung sind verschiedene Änderungen und Modifikationen möglich. In jeder obenbeschriebenen Ausführungsform wird der Datenlesezugriff auf das DRAM 18 beispielhaft erläutert. Der Seitenmoduszugriff und der statische Spaltenzugriff können jedoch im Schreibmodus des DRAM 18 ebenso wirksam eingesetzt werden wie im Lesemodus.
In der Ausführungsform gemäß Fig. 3 wird der Wert des Zählers 12 jeweils um Eins hochgezählt, wenn er ein Signal CU von der Speicherzugriffschaltung 11 empfängt. Der Zählerwert kann jedoch statt dessen mit jedem Eingang eines Signals CU um jeden anderen Wert hochgezählt werden, wobei dieser Wert durch ein anderes Signal von der Speicherzugriffschaltung 11 bestimmt wird.

Claims

1. Speicherzugriff-Steuerungsschaltung mit:

einer Speicherzugriffsschaltung (11) zum Ausgeben von Speicheradreßdaten aus oberen und unteren Adreßdaten, einem Adreßabtastimpulssignal und einem Aufwärtszählsteuersignal zum Anfordern des Aktualisierens einer Speicheradresse, wobei die obere Adresse eine Speicherzeilenadresse und die untere Adresse eine Speicherspaltenadresse darstellen,

einer auf die Speicherzugriffsschaltung (11) anprechenden reckhalteeinrichtung (12, 22) mit einem oberen Adreßzähler (12U, 22U) und einem unteren Adreßzähler (12L, 22L) zum Zurückhalten der oberen bzw. unteren Adreßdaten, wenn die Speicherzugriffsschaltung (11) das Adreßabtastimpulssignal ausgibt, und zum Aktualisieren der zurückgehaltenen Speicheradreßdaten durch einen vorbestimmten Wert, wenn die Speicherzugriffsschaltung (11) das Aufwärtszählsteuersignal ausgibt;

einer oberen Adreßrückhalteeinrichtung (15) zum Zurückhalten des Wertes der oberen Adreßdaten, die im oberen Adreßzähler (12U, 22U) zurückgehalten sind, vor dem Aktualisieren der zurückgehaltenen Speicheradreßdaten;

einer Signalausgabeeinrichtung (16) zum Vergleichen der in dem oberen Adreßzähler (12U, 22U) zurückgehaltenen oberen Adreßdaten mit den durch die obere Adreßrückhalteeinrichtung (15) zurückgehaltenen oberen Adreßdaten und zum Ausgeben eines Nicht- Übereinstimmungssignales, wenn die verglichenen Adressen nicht identisch sind;

einem Adreßbus (14);

einer Adreßschalteinrichtung (13) zum sequentiellen Schalten und Ausgeben der durch den oberen und unteren Adreßzähler (12U, 22U; 12L, 22) zurückgehaltenen oberen und unteren Adreßdaten zu dem Adreßbus (14);

einem Speicher (18), um von dem Adreßbus (14) die oberen und unteren Adreßdaten, die von der Adreßschalteinrichtung (13) ausgegeben sind, zu empfangen, wobei die oberen und unteren Adreßdaten als ein Zeilenadreßsignal bzw. ein Spaltenadreßsignal verwendet werden, und

einer betriebsmäßig auf das Adreßabtastimpulssignal oder das Aufwärtszählsteuersignal ansprechenden Steuereinrichtung (17) zum Steuern der Adreßschalteinrichtung (13), um die unteren Adreßdaten von dem unteren Adreßzähler (12L, 22L) an den Adreßbus (14) auszugeben, wenn die Signalausgabeeinrichtung (16) nicht das Nicht-Übereinstimmungssignal ausgibt, und zum sequentiellen Ausgeben der oberen und unteren Adreßdaten von dem oberen und unteren Adreßzähler (12U, 22U; 12L, 22L) an den Adreßbus (14), wenn die Signalausgabeeinrichtung (16) das Nicht-Übereinstimmungssignal ausgibt, und zum Ausgeben eines Wartesignales, wenn die Signalausgabeeinrichtung (16) das Nicht-Übereinstimmungssignal ausgibt, wobei das Wartesignal die Speicherzugriffsschaltung (11) veranlaßt, die Zeitdauer zu verlängern, während der die Speicheradreßdaten ausgegeben sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (18) einen dynamischen Speicher mit direktem Zugriff umfaßt.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuereinrichtung (17; 27) ein Zeilenadreßabtastimpulssignal zu dem Speicher (18), wenn das obere Adreßsignal für die Speicheradresse über den Adreßbus (14) übertragen wird, und ein Spaltenadreßabtastimpulssignal zu dem Speicher (18), wenn das untere Adreßsignal für die Speicheradresse über den Adreßbus (14) übertragen ist, speist.