DE2801285A1

DE2801285A1 - Integrierte schaltung

Info

Publication number: DE2801285A1
Application number: DE19782801285
Authority: DE
Inventors: Christopher John Aldhous; Lawrence Frederick Gee; Denis Brian Jarvis
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1977-01-17
Filing date: 1978-01-13
Publication date: 1978-07-20
Also published as: JPS5390778A; CA1112306A; DD136674A5; BE862950A; IT1091814B; AU3242978A; US4218693A; CH616023A5; SE7800389L; AR215918A1; JPH0237101B2; NL7800409A; SE434203B; GB1575741A; NL188433B; FR2377707A1; IT7819249A0; NL188433C; DE2801285C2; MX144143A

Description

21.12.1977. VA/EVH.

. Integrierte Schaltung

Die Erfindung bezieht sich auf eine integrierte Schaltung zum Erzeugen mindestens einer logischen Kombination zuzuführender logischer Eingangssignale, die einen Halbleiterkörper mit einem Teil von im wesentlichen einem ersten Leitungstyp und einer Matrixkonfiguration von Feldeffekttransistoren mit isolierter Gate-Elektrode enthält, wobei diese Feldeffekttransistoren im genannten Teil gebildet sind, und wobei die Gate-Elektroden und die Source- und Draingebiete dieser Feldeffekttransistoren auf selbstregistrierende

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Weise in bezug aufeinander angeordnet sind, wobei die Feldeffekttransistoren an Kreuzpunkten einer Anzahl nahezu paralleler erster Leiterbahnen, die die Transistor-Gate-Elektroden enthalten, und einer Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp, die an eine Oberfläche des Halbleiterkörpers grenzen, gebildet sind, und wobei diese Oberflächengebiete die Source- und Drain-Elektrodengebiete der Transistoren enthalten, wobei eine erste Gruppe von Transistoren von einer ersten Art mit einer ersten Schwellwertspannung und eine zweite Gruppe von Transistoren von einer zweiten Art mit einer zweiten Schwellwertspannung sind, und wobei die logischen Eingangssignale den Gate—Elektroden der Transistoren einer der beiden Gruppen zuzuführen sind, wobei die zu erzeugende logische Kombination mit Hilfe der Kreuzungspunkte und der Art der an diesen Kreuzungspunkten vorhandenen Transistoren und mit Hilfe der Verbindungen zwischen den Transistoren der genannten einen Gruppe über die den entgegengesetzten Leitungstyp aufweisenden streifenförmigen Oberflächengebiete festgelegt sind.

Die Herstellung von Festwertspeichern (read-only memories) und logischer Schaltungen in Form von Matrizen von Feldeffekttransistorstrukturen mit isolierter Gate-Elektrode ist in der Technologie der integrierten Schaltungen bereits allgemein bekannt. In der Vergangenheit wurde damit

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angefangen unter Verwendung einer Technologie, bei der Feldeffekttransistoren mit einer isolierten Gate-Elektrode aus Alunimuim erhalten werden. Auf diese Weise erwies es sich als möglich, Festwertspeicher herzustellen oder einfache logische Funktionen abzubilden in Form einer Matrix von Aluminiumzeilen, die Gate—Elektroden enthalten, und von Zeilen diffundierter Source- und Draingebiete, die die Aluminiumzeilen praktisch senkrecht kreuzen. In den Speichern war der Zustand jeder Speicherzelle durch die An— oder Abwesenheit einer wirksamen Transistorstruktur unter demjenigen Teil einer Aluminiumzeile festgelegt, der sich zwischen angrenzenden Zeilen von Source- und Draingebieten befand, wobei diese An- oder Abwesenheit durch einen dünnen bzw, dicken Oxidschichtteil unter dem genannten Teil der Aluminium-Gate-Zeile bestimmt wurde. Diese Anordnungen bilden grundsätzlich ODER-Funktionen ab. Später wurde beim Einführen der Technologie von Silizium-Gate-Elektroden mit den ihr inhärenten Vorteilen eine andere Matrix für einen Festwertspeicher entworfen. In einer derartigen Anordnung ist die Matrix aber etwas komplexer und beansprucht jede Speicherzelle verhältnlsmässig viel Raum infolge der Tatsache, dass es bei dem selbst— registrierenden Herstellungsverfahren normalerweise nicht möglich ist, dass eine Polysilizlumzeile direkt über eine Diffusionszeile und ohne dass eine Unterbrechung

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der Diffusionszeile entsteht, geführt wird. In diesem Festwertspeicher wird der Zustand jeder Speicherzelle durch die An— oder Abwesenheit eines wirksamen Transistors mit einer Gate—Elektrode aus Polysilizium bestimmt, die sich auf einem dünnen Oxidschichtteil befindet und selbstregistrierend in bezug auf diffundierte Zeilen von Source- und Drain-Elektroden angeordnet ist. In der Matrix wird jede Polysiliziumzeile dazu benutzt, die Transistor-Gate-Elektroden, die in der genannten Zeile gebildet sind, zu der betreffenden Adressenzeile parallel zu schalten. Die Source-Elektroden der Transistoren jeder dieser Zeilen sind über die diffundierte Zeile parallelgeschaltet und die Drain-Elektroden dieser Transistoren müssen gesondert kontaktiert werden. Diese Kontaktierung erfolgt über Aluminiumzeilen in der Matrix, die sich senkrecht zu den Polysiliziumzeilen erstrecken und die gegen diese an den Kreuzungspunkten isoliert sind, wobei die Kontaktierung der Drain-Elektroden mittels des Aluminiums über Offnungen in der Isolierschicht stattfindet. Auch dieser Speicher liefert grundsätzlich eine Abbildung von ODER-Funktionen.

In "I.E.E.E. Journal of Solid State Circuits", Band SC-11, Nr. 3, Juni 1976, S. 360-364 ist ein verbesserter Festwertspeicher beschrieben, bei dem von der Technologie von SiILzium-Gate-Elektroden ausgegangen wird. Diese Anordnung enthält eine Matrix, die eine Anzahl

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diffundierter Zeilen kreuzen, wobei an jedem Kreuzungspunkt eine Transistorstruktur gebildet ist.

In der vorliegenden Anmeldung ist der Ausdruck "Kreuzungspunkt" in derart weitem Sinne aufzufassen, dass in dem Layout der Schaltung eine obere Zeile (im genannten verbesserten Festwertspeicher eine Polysiliziumzeile) an der Stelle des Kreuzungspunktes oberhalb der unteren Zeile (in diesem Falle einer Diffusionszeile) zu liegen scheint, während in der Praxis normalerweise eine Diskontinuität in der unteren Zeile an der Stelle des Kreuzungspunktes vorhanden sein wird, z.B. eine Diskontinuität infolge des Fehlens der dotierenden Verunreinigung, die für die untere Zeile verwendet ist, oder eine Diskontinuität, die durch einen Unterschied im Dotierungspegel an der Stelle des Kreuzungspunktes gebildet wird, wobei diese Diskontinuität infolge der Bearbeitungen auftritt, die für die Bildung von Transistoren mit selbstregistrierender Gate-Elektrode erforderlich sind.

In dem genannten verbesserten Festwertspeicher

besteht eine erste Gruppe der Transistoren vom Anreicherungstyp und eine zweite Gruppe der Transistoren aus Transistoren vom Verarmungstyp, wobei der Unterschied durch das Vorhandensein eines durch Ionenimplantation erhaltenen Kanals bestimmt wird. Auf diese Weise wird der Zustand einer Speicherzelle durch das Vorhandensein eines

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Anreicherungstransistors oder eines Verarmungstransistors bestimmt. Die Speicherschaltung besteht aus Anreicherungsund Verarmuiigstransistoren, die in Zeilen angeordnet sind, wobei die Polysiliziumzeil en Adressenzeilen bilden, und wobei die Anreicherungstransistoren in jeder Zeile als Treiberei einen Ie mittels der Diffusionszeile und der die Verarmungstransistoren, die zwischen den Anreicherungstransistoren vorhanden sind in Reihe geschaltet sind, wobei die Verarmungstransistoren als Reihenwiderstände dienen. Auf diese Weise kann ein verhältnisrnässig gedrängter Festwertspeichel- gebildet werden, wobei jede Speicherzelle nur wenig Raum beansprucht, insbesondere weil es infolge der Rei Jiensclial t uiig der Transistoren nicht notwendig ist, dass die Transistoren gesondert kontaktiert werden, wie in den früher vorgeschlagenen Festwertspeichern mit Silizium-Gate-Elektroden, in denen die Transistoren parallel angeordnet- sind inid ein Aluminiumverbindungs-muster vorhanden ist. Der genannte aus Anreicherungs— und Verarmungstransistoren bestehende Festwertspeicher liefert grundsätzlich eine Abbildung einer Anzahl von UND-Gattern. In dem genannten Aufsatz in "I.E.E.E. Journal of Solid State Circuits" wird weiter erwähnt, dass der FestKertspeiclier, der als Treiberei einen te Anreicherungs — UIi(J Verarniungs transi κ toren enthält, bei programmierbaren logischen Anordnungen und dynamischen, verhältnislosen

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(ratioless) Vierphasen-LogLk— Schal tungen verwendet werden kann. Wenn die Matrixstruktur aber zum Erhalten verhältnismässig komplexer logischer Schaltungen verwendet wird, wird es notwendig, eine verhältnismässig tiefe Matrix anzuwenden, in der, um kombinatorische Logik, d.h. jede gewünschte Kombination von sowohl UND- als auch ODER-Funktionen zu realisieren, eine unnötige Multiplikation von Transistorstrukturen auftritt. Insbesondere muss ein ODER-Gatter durch eine oder mehr Zeilen gebildet werden, in denen alle Transistoren bis auf einen Verarmungstransistoren sind. Das Kombinieren derartiger ODER-Gatter mit UND-Gattern führt zu sehr grossen und tiefen Matrizen.

Nach der Erfindung ist eine integrierte Schaltung der eingangs beschriebenen Art dadurch gekennzeichnet, dass die Matrixkonflguration unregelmässLg ist, wobei die zu erzeugende logische Kombination weiter mit Hilfe weiterer innerhalb der Konfiguration gebildeter Verbindungen festgelegt ist, wobei diese weiteren Verbindungen mindestens eine Abzweigung der s tre i. fen form igen Gebiete enthalten.

Bei einer besonderen bevorzugten Ausführungsform einer integrierten Schaltung nach der Erfindung erstreckt sich die genannte AnzeiliL erster Leiterbahnen als eine Gruppe von Zellen wenigstens teilweise auf Isoliermaterial auf der Oberfläche dos Hitl bl e i terkörpers und praktisch parallel zu einer ersten Richtung, wobei sich die genannte

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Anzahl ruihezu paralleler streifenförmiger Oberflächen— gebiete vom entgegengesetzten Leitung»typ als eine Gruppe von ZeiLen nahezu parallel zu einer zweiten Richtung erstreckt, die nahezu senkrecht auf der ersten Richtung steht, wobei die s treif enf örinigen Gebiete vom entgegengesetzten Leitungstyp Diskontinuitäten an den Steilen der Kreuzimgspuiik te aufweisen, wobei die genannte erste und die genannte zweite Schweliwertspannung derart bestimmt sind, dass die Transistoren der zweiten Gruppe in beiden logischen Zuständen leitend und die Transistoren der ersten Gruppe nur in einem logischen Zustand leitend sind, wobei, die Logischen Eingangs signale den Gate —Elek trodeu dex^ Transistoren der ersten Gruppe zuzuführen sind, und wobei die genannte logische Kombination durch das Verbindungsinus ter der Transistoren der ersten Gruppe festgelegt ist, wobei dieses Verbindungsinus ter die Reihenschaltung des Hauptstromweges des oder jedes Transistors der ersten Gi^-Up])C in einer gemeinsamen sich in der genannten zweiten Richtung erstreckenden Zeile, der durch das streifenförmig« zu der genannten Zeile gehörige Oberfläehengebiet gebildet wird, und des Haupts troimvegos des der Jedes Transistors dor zweiten Gruppe in dieser Zeile enthält. Diese Ausführungsform ist dadurch gekennzeichnet, dass das genannte Verb i .ndungsmuster weiter die Reihen- und/oder I'aral I e 1 sclia 1 t.uiig dei- iiaiip la troraiic^i- eines oder mehrerer

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der Transistoren der ersten Gruppe in anderen sich in der genannten zweiten Richtung erstreckenden Zeilen enthält, wobei die Zeilen in mindestens einer der genannten zwei Gruppen von Zeilen eine Anzahl verschiedener Längen aufweisen und die genannten weiteren Verbindungen weitere streil'enförniige Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in einer zu der ersten Richtung nahezu parallelen Richtung erstrecken, enthalten.

Eine integrierte Schaltung nach der Erfindung enthält an erster Stelle Zeilen in Reihe geschalteter Transistoren mit einer ersten und einer zweiten Sehwellwert— spannung, z.B. Anreichorungs- und Verannuiigstransistoren, die nicht notwendigerweise in einer straff definierten regelmässigen Matrixstruktur angebracht zu sein brauchen, wie dies in dem beschriebenen bekannten Festwertspeicher der Fall ist, sondern die in einer unregelmässig gestalteten Matrixkonfiguration angeordnet sind, in deren in einer Gruppe von Zeilen streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp und/oder in einer Gruppe von Zeilen von Leiterbahnen, die die Gate-Elektroden der Transistoren enthalten, eine Anzahl der Zeilen verschiedene Längen aufweisen, während ferner wenigstens teilweise innerhalb dor Matrixkonfiguration eine Verzweigung von Teilen des Verbindungsinusters angebracht ist. Auf diese Weise ist es möglich, verhältsnismässig komplexe

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logische Schaltungen aufzubauen, ohne dass tiefe Matrizen gebildet zu werden brauchen. Vor allem durch das Vorhandensein der genannten weiteren streifenförmigen Oberflächengebiete vom entgegengesetzten Leitungstyp kann leicht eine kombinatorische logische Funktion mit sowohl UND— als auch ODER-Funktionen innerhalb der Matrixkonfiguration realisiert werden, ohne dass eine Multiplikation von Transistorstrukturen, die bei Anwendung einer wahren regelnlässigen Matrixkonfiguration auftritt, notwendig ist. Dies kann als "Verzweigung" der Logik innerhalb der Matrixkonfiguration bezeichnet werden, im Gegensatz zum Entwerfen mit wahren regelnlässigen Matrizen.

Bei einer Weitergestaltung der integrierten

Schaltung nach der Elfindung enthält das Verbindungsmuster ausserdem innerhalb der Matrixkonfiguration liegende zweite Leiterbahnen, die sich auf Isoliermaterial erstrecken und von den ersten Leiterbahnen durch Isoliermaterial an den Stellen getrennt sind, an denen sie oberhalb diesei- ersten Leiterbahnen liegen, wobei die zweiten Leiterbahnen über Offnungen im Isoliermaterial leitende Verbindungen mit ersten Leiterbahnen und/oder mit Oberflächengebieten vom entgagengesetzten Leitungstyp bilden. Auf diese Weise wird eine weitere Verbindungsschicht, z.B. aus Aluminium, zur Erzielung einer besseren Packungsdichte verwendet. Ausserdem kann durch Anwendung eines .

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derartigen Verbindungspegels aus Aluminium ein viel grösserer Freiheitsgrad in dem Layout der Schaltung erhalten werden. Mit z.B. einem synchronen oder statischen logischen System mit getakteten Flipflops und kombinatorischer Logik ist es auf diese Weise möglich, mit Hilfe des Aluminiums die unterschiedlichen Teile der logischen Schaltung über die Verbindungen zxi verteilen und dadurch die Gesamtlänge der Verbindungen zu verringern. Die Logik ist dann mit den Verbindungen verflochten, was mit dem Ausdruck "verflochtene Logik" (interlace logic) bezeichnet werden kann.

Ein weiterer Vorteil einer integrierten Schaltung nach der Erfindung besteht darin, dass es einfach ist, mit Hilfe eines Computers eine Maske zur Herstellung einer logischen Schaltung zu entwerfen. Dies wird durch die Möglichkeit erleichtert, die genannten Zeilen von Oberflächengebieten vom entgegengesetzten Leitungstyp und die genannten Zeilen von Leiterbahnen, die die Gate-Elektroden enthalten, gemäss Linien eines Gitters anzuordnen, wobei die Transistoren, die an den Kreuzungspunkten definiert werden, sich an Gitterpunkten befinden und gemäss den Gitterlinien verlaufenden Verbindungen nicht stören. Es ist weiter in einer derartigen Schaltung günstig, die weiteren Oberflächengebiete vom entgegengesetzten Leitungstyp, sofern sie sich innerhalb der

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Matrixkonfiguration befinden, wenigstens im wesentlichen an Teilen von Gitterlinien entlang, an denen keine ersten Leiterbahnen vorhanden sind, anzuordnen. Ausserdem können die Mittel zum Entwerfen mit Hilfe eines Computers einfach derart eingerichtet werden, dass bei der Umwandlung einer sehematischen Darstellung des Layouts der logischen S.."haltung in ein Muster für die Masken nur die Transistoren einer bestimmten Gruppe, z.B. nur die Anreicherungstransis— toren, wenn Anreicherungs- und Verarmungstransistoren verwendet werden, spezifiziert zu werden brauchen, wobei die genannten Mittel automatisch die gewünschte Maskenkonfiguration für alle nicht-spezifizierten Kreuzungspunkte ergeben. Weiter können in einem derartigen sehematischen Layout der genannten synchronen oder statischen logischen Systeme die Flipflops als Blöcke, die den Umfang des Flipflops angeben und Anschlüsse aufweisen, die an Gitterpunkten am Rande der Matrixkonfiguration liegen, spezifiziert werden.

Bei einer bevorzugten Ausführungsform der integrierten Schaltung nach der Erfindung weisen die Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, eine Anzahl verschiedener Längen auf, während die Zeilen streifenförmiger Gebiete, die sich in der genannten zweiten Richtung erstrecken, auch, eine Anzahl verschiedener Laugen aufweisen. Auf diese Weise

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kann eine gewünschte kombinatorische logische Funktion mit einer verhältnismässig kompakten Matrixkonfiguration Abgebildet werden. Eine Ausführung, bei der z.B. alle Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, dieselbe Länge aufweisen und die streifenförmigen Gebiete, die sich in der Matrixkonfiguration verzweigen, eine Anzahl verschiedener Längen besitzen, liegt aber auch im Rahmen der Erfindung.

Eine einzige Leiterbahn kann in mehr als einer der genannten Zeilen, die sich in der genannten ersten Richtung erstrecken, vorhanden sein. So kann z.B. eine Leiterbahn selbst verzweigt oder von einer Zeile zu einer anderen geführt sein. Dadurch kann im allgemeinen eine "Vergrösserung der Packungsdichte erzielt werden.

Wenn hier von Leiterbahnen und streifenförmigen Oberflächengebieten, die sich als Zeilen in bestimmten Richtungen erstrecken, die Rede ist, ist darunter zu verstehen, dass sich die Bahnen und Gebiete zum grössten Teil in den genannten Richtungen erstrecken, wobei es nicht ausgeschlossen ist, dass die Bahnen oder Gebiete Endteile besitzen, die z.B. senkrecht auf den genannten Richtungen stehen. So können, obgleich die meisten Transistorkanalgebiete zwischen den Source- und Drainelektrodengebieten in einer Richtung otientiert sind, die zu der genannten zweiton Richtung parallel ist, in der

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sich die streifejiförniigeii Oberflächengebiete erstrecken, ausserdern noch einige Transistoren vorhanden sein, deren Kanalgebiete z.B. senkrecht zu der genannten zweiten Richtung orientiert sind. Auch diese Möglichkeit kann dazu benutzt werden, eine grössere Packungsdichte zu erzielen.

Billige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:

Fig. 1 das Schaltbild eines Teiles eines synchronen logischen Systems, wobei dieser Teil einen Flipflop und eine koinbinat orische logische Schaltung enthält,

Fig. 2 eine schematische Draufsicht auf das Layout eines Teiles einer integrierten Schaltung nach der Erfindung, wobei dieser Teil aus dem in Fig. 1 dargestellten Teil der logischen Schaltung besteht,

Fig. 3 das Schaltbild eines weiteren synchronen logischen Systems, das aus einem Digital/Analogwandler von einem Typ bestellt, bei dem eine Regelschaltung ein veränderliches Impuls tastverhältnis bei einer vorgegebenen Frequenz herbeiführt,

P^ig. h den Konzeptentwurf der Schaltung nach Fig. 3 in einer Ausführung, die sich dazu eignet, mit Hilfe eines Computers das Layout zu entwerfen und Maskenmuster zu prüfen,

Fig. 5 «ine schematische Darstellung des Layouts

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der Schaltung nach den Fig. 3 und h in Form einer integrierten Schaltung nach der Erfindung,

Fig. 6 eine schematische Draufsicht auf einen Teil der integrierten Schaltung, die unter Verwendung eines Layouts nach Fig. 5 erhalten wird, und Fig. 7 einen scheniatlschen Querschnitt durch

einen Teil des in Fig. 6 gezeigten Teiles einer integrierten Schaltung.

Das Schaltbild nach Fig. 1 zeigt einen Teil eines synchronen logischen Systems, das aus zweiphasig getakteten Flipflops mit zwischengeschalteter kombinatorischer Logik bestellt, wobei der dargestellte Teil aus einem einzigen Flipflop, das innerhalb der Grenzlinie 1 angegeben ist und Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherung»- sowie vom Verarmungstyp enthält, und aus der zugehörigen logischen Schaltung besteht, die innerhalb der Grenzlinie 2 angegeben ist und eine Konfiguration von Feldeffekttransistoren mit isolierter Gate—EJektrode vom Anreicherungstyp enthält. Die Wirkung der in n-Kanal-Technologie mit einer positiven V ausgeführten Schaltung ist derart, dass, wenn der Takteingang jo„ auf einen hohen Pegel gebracht wird, die logische Konfiguration über den Anschluss des Transistors T₁ aufgeladen wird, der während dieser Stufe leitend ist, wobei der Transistor T„, gleich wie der Transistor T_1n , der auf der Unterseite der Konfiguration an Erde liegt,

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nicht Lei tend ist. Während dieser .Stufe überträgt der

Transistor T, auch Information von der Drainelektrode 4

des Transistors T„ auf den Ausgangstransistor T_r , wodurch bewirkt wird, dass während dieser Periode sich die Ausgänge Q und Q ändern. Wenn dann der Takteingang 0, auf einen holten Pegel gebracht wird, ist der Transistor T nichtleitend und ist der Transistor T,,, gleich wie der Transistor T. , der auf der Unterseite der Konfiguration an Erde Liegt, leitend. Die Konfiguration wird abgetastet, wobei deren Eingang "hoch" oder "niedrig" ist, je nachdem über die Konfiguration ein leitender Weg zu Erde führt otler nicht. Dies hängt wieder von den logischen Eingangssignal on an den Gate-Elektroden der in der Konfiguration vorhandenen Anreicherung.·?transis toren ab. Da T^ leitend ist, wird diese Information auf die Gate-Elektrode von T₀ und dadurch unmittelbar auf die Draineiektrode von T„ in invertierter Form übertragen. Der Kondensator C ist dazu vorgesehen, eine etwaige Verzerrung des logischen Pegels am Eingang des Flipflops infolge eines Kapazi tätsgleich— gewichts zwischen der Kapazität der Konfiguration und

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der Gate-Elektrodenkapazität des Transistors T, auszugleichen, Xn dem Flipflop 1 sind die Transistoren T~, 1\ und T Verarmung*³ transistoren.

Die J οgisehe Konfiguration nach Fig. 1 bildet auf zwcckmässige Weise ein ODER—Gatter mit drei Eingängen,

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von denen der erste durch die Transistoren T , T „, T.„ und T₁I , der zweite durch die Transistoren T_{1 r} und T", und der dritte durch die Transistoren T₁- und T₁Q gebildet wird. Der erste Eingang enthält ein ODER-Gatter, das durch die Parallelschaltung des Hauptstromweges des Transistors T^ und der Hauptstromwege der Transistoren T..,, und T . gebildet wird, während die Reihenschaltung der Hauptstromwege der Transistoren T.„ und T₁- ein UND-Gatter bildet. Der zweite Eingang enthält ein UND-Gatter, das durch die Reihenschaltung der Hauptstromwege der Transistoren T.._r und T₁ gebildet wird. Der dritte Eingang enthält ein UND-Gatter, das durch die Reihenschaltung der Hauptstromwege der Transistoren T₁₇ und T₁O gebildet wird. Die logischen Kiiigangssignale an den Gate-Elektroden der Transistoren T₁₁ — T₁Q werden von den Ausgängen Q und Q anderer Schaltungen, z.B. Flipflops, Schmitt-Kippschaltungen oder statischer logischer Gatter, geliefert.

Fig. 2 ist eine schematische Draufsicht auf das Layout des Teiles 2 der Schaltung nach Fig. 1 in einer integrierten Schaltung nach der Erfindung, wobei der Halbleiterkörper aus Silizium besteht. In dieser Schaltung enthalten die Transistoren Gate—Elektroden aus polykristallinem Silizium, wobei die Source- und Draingebiete der Transistoren auf selbstregistrierende Weise in bezug auf diese Gate-Elektroden angeordnet sind. In der vor-

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liegenden Ausführimgsform sind die Transistoren n-Kanal-

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transistoren, die sich in einem Teil des Siliziunikörpers befinden, der im wesentlichen p—leitend ist. Die Source- und Draingebiete der Transistoren werden durch n-leitende Oberflächengebiete gebildet, die durch Dotierung erhalten sind. In dem in Fig. 2 dargestellten Teil der Schaltung sind die Transistoren T₁^. - T₁₀ in einer unregelmässigen

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Matrix angeordnet und als Anreicherungstransistoren ausgebildet, wobei djese Matrix ausserdem Verarmungstransistoren enthält. Die Transistorenstrukturen, also Anreicherungssowie Verarmung»transistoren, sind an den Kreuzpunkten einer Anzahl von Leiterbahnen PS₁ - PS,- aus polykristallinen! Silizium, die sich als Zeilen verschiedener Längen wenigstens teilweise über eine Siliziuinoxidschicht auf der Oberfläche des SiIiziumkörpers erstrecken, und einer Anzahl streifenförmiger η-leitender Oberflächengebiete SD₁- SD^ definiert, die sich als Zeilen verschiedener Längen in einer Richtung erstrecken, die zu den Leiterbahnen aus polykristallinen! Silizium nahezu senkrecht ist. Die Bahnen aus polykristallinem Silizium sind an den Stellen der Kreuzungspunkte auf einem verhältnismässig dünnen Teil der Siliziuinoxidschicht gelegen und sie enthalten dort die Gate-Elektroden der Transistoren. Die streif enföiunigen n—leitenden Oberflächengebiete SD₁ — SDi enthalten die Source- und Drainelektrodengebiete der Transistoren und weisen Diskontinuitäten an den Kreuzungs-

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punkten auf, wobei diese Diskontinuitäten, die die Transistorkanalgebiete enthalten, infolge des selbstregistrierenden Verfahrens, das bei der Herstellung der integrierten Schaltung mit Silizium-Gate-Elektroden verwendet wird, gebildet werden. Es sei bemerkt, dass der Ausdruck "Kreuzungspunkt" dementsprechend und im oben angegebenen Sinne aufzufassen ist. Wo die Diskontinuitäten derart sind, dass unter dem Polysilizium das Silizium— Oberflächengebiet p-leitend ist, sind die Transistoren Anreicherungstransistoren. Auf diese Weise sind die Transistoren T₁ — T₁O gebildet, wobei die Bezugsbuchstaben und —ziffern in Fig. 2 an den Stellen der Kanalgebiete angegeben sind. Wo die Diskontinuitäten derart sind, dass unter dem Polysilizium das Siliziumoberflächengebiet n—leitend ist, sind die Transistoren Verarmungstransistoren. In der vorliegenden Ausführungsform werden die Verarmungstransistoren an bestimmten Kreuzungspunkten dadurch gebildet, dass, bevor die Polysiliziumschicht niedergeschlagen wird, in der die Bahnen PS₁ - PS^ definiert sind, örtlich durch Ionenimplantation erhaltene n-leitende Oberflächengebiete angebracht sind. Die Gebiete, in denen eine maskierende Photoresistschicht entfernt wurde, :. bevor die Oberfläche mit Donatorionen beschossen wurde, liegen innerhalb der mit den ununterbrochenen punktierten Linien angegebenen Grenzen. Die Donatorimplantation

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ist in der Praxis auf die streifenförrnige Öffnung beschränkt, die sich in jedem dieser Gebiete befindet und die in einem verhältnismässig dicken Teil der Siliziumoxidschicht gebildet ist.

In dem vorliegenden Beispiel bilden die Verarraungstransistoren Verbindungen mit niedrigem Widerstand in den Zeilen SD - SD_; . E<- ist einleuchtend, dass die Anordnung von Anreicherung transis toren an bestimmten Kreuzungspunkten verhältnismässig einfach ist und dass die Anordnung vorher durch die Maskierung bestimmt wird, die zum Definieren der Stellen verwendet wird, an denen Donalorionen implantiert werden müssen. In der Zeichnung sind die streifenförmiges Gebiete SD₁ - SDi mit einer Schraffierung versehen, die das Vorhandensein n —leitender Oberflächengebiete angibt. An den Stellen der Anreicherungstransistoren sind unter den Polysiliziurn—Ga ie—Elektroden keine Linien dei^ Schraffierung vorhanden. Hier sind weder während der Donatorionenimplantatio-n noch beim Durchführen der Diffusion zur Bildung der streifenförmiges Gebiete Donatorverunreinigungen eingeführt, Diο Schraffierung hai eine geringeere Dichte unter den Gatt—Elektroden der Verarmungstransisioren, um die implantierte niedrigere Uoriatorkonzeiiti'atioji in diesen Gebieten anzugeben. Die Grenzen der s L reii e.ni önvi gen Gebiete fallen nahezu mit den Grenzen der Gebiete zusammen, in denen das

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dickere Siliziumoxid geätzt ist, ehe das dünnere Gate-Oxid gebildet ist, wobei diese Grenzen mit gestrichelten Linien angedeutet sind.

Es sei bemerkt, dass infolge der Anbringung der Bahnen aus polykristallinem Silizium PS₁ - PS^ als Zeilen verschiedener Längen und der Anbringung der streifenförmigen diffundierten Oberflächengebiete SD..- SDi als Zeilen verschiedener Längen, wobei einige der Bahnen innerhalb der Matrix von Transistoren enden, die Matrix von Transistoren keine regelmässige Matrix ist. Eine regelmässlge Matrix wird erhalten, wenn die diffundierten Oberflächengebiete und die Polysiliziumzeileii sich kreuzende Zeilen gleicher Länge bilden. Die Tatsache, dass die Matrix nicht mehl" regelnlässig zu sein braucht, wird völlig dazu ausgenutzt, auf einfache, aber vorteilhafte Weise eine Form kombinatorischer Logik zu erhalten. So weist z.B. der Transistor T₁₁ zwei Verbindungswege zu Erde auf, die beide über den Transistor T₁- verlaufen. Wenn die Matrix eine regelmässige Matrix gewesen wäre, müsste der Transistor T₁₁ in zwei verschiedenen Zeilen angebracht werden und wäre ausserdem eine grössere Anzahl von Kreuzungspunkten erforderlich, an denen Verarmungstransistoren gebildet werden müssen. Durch die unregel— massige Form der Matrix und durch das Vorhandensein weiterer streifenföj^miger diffundierter η-leitender

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Oberfläcliengebiete B₁, B„ und B , die sich in einer Richtung erstrecken, die zu den streifenförinigen Gebieten SD,- SDi nahezu senkrecht ist, wird aber die kombinatorische logische Funktion einfädler ausgebildet, ohne das unerwünschte Duplikation von Transistorstrukturen auftritt. Insbesondere durch das Vorhandensein der Streifen B_ und B ist eine Verzweigung des logischen Baumnetzwerks innerhalb der Verbindungen zwischen den Anreicherungstransistoren T₁ - T . erhalten. Auf diese Weise sind die in Reihe geschalteten Transistoren Τ..« und T... zu dem Anreicherungstransistor T₁ ^ parallelgeschcil tet. In dieser Ausführungsform liegen von den weiteren streifenförinigen n-leitenden Verzweigungsgebielen B₁, B„ und B„ die Gebiete B~ und B„ innerhalb der Matrix, während das Gebiet B₁ ausserhalb der Matrix liegt. In anderen komplexeren logischen Schaltungen kann eine erhebliche Anzahl derartiger Verzweigungsgebiete innerhalb der Matrix liegen.

Es dürfte einleuchten, dass das vorliegende Ausführungsbeispiel zur Illustrierung der der Erfindung zugrunde liegenden Prinzipien dient. Infolge der ver— haitnismässig einfachen logischen Schaltung sind die Vorteile, namentlich die Oberflächeneinsparung, anscheinend nicht besonders gross. Dies ist darauf zurückzuführen, dass in diesem Ausführungsbeispiel nur ein ODER—Gatter innerhalb der Matrix vorhanden ist. Die Oberflächeneinsparung macht

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sich, viel deutlicher bemerkbar, wenn weitere ODER-Gatter hinzugefügt werden, insbesondere wenn sich diese an einander gegenüber liegenden Enden der Matrix befinden.

In der vorliegenden Ausführungsform werden die logischen Eingangssignale über die PoJ.ysiliziumzeilen PS₁, PS₂, PS„, PS^ und PS zugeführt, wobei die Zeile PS^ mit dem Takteingang 0. verbunden ist.

Die Ausführung der Matrix in einer- unregelmässigen Form kann zusammen mi I (a) der Verzweigung, die durch Anwendung der weiteren streifenförmigen Gebiete, wie B₁, B„ und B , erhalten ist und zur Bildung der gewünschte!! kombinatorischen Form logischer Eingangssignale dient, und (b) der Möglichkeit, die gewünschten Tjansistorstrukturen und die Verbindungen dazwischen zu bilden, ohne dass ein weiterer Pegel von Verbindungsbahnen angewandt zu werden braucht, noch mit grösserem Vorteil benutzt werden, wenn komplexere logische Funktionen abgebildet werden müssen. Dies wird dadurch erreicht, dass ein weiterer Pegel von Verbindungsbahnen angewandt wird, um eine grössere Freiheit beim Anordnen der unterschiedlichen Teile der logischen Schaltung zu erhalten, was z.B. zur Folge hat, dass der praktische Aufbau einer komplexen statischen oder synchronen logischen Schaltung nahezu direkt dem Konzeptentwurf entspricht. Eine Ausführungsform, in der die integrierte Schaltung eine synchrone logische

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Schaltung enthält, wird nun an Hand der Fig. 3 bis 7 beschrieben.

Fiß. 3 zeigt ein praktisches Beispiel einer Steuerschaltung, die ein rechteckiges Signal mir einem veränderlichen Impulstastverhältnis liefert, dessen Wert von der digitalen Eingangsiiif'ormation gesteuert wird, wobei diese Schaltung ein Gebilde von von Impulsflanken ge trigger I en dynamischen Flipflops und kombinatorischen logischen Gattern enthait,Bei der üblichen Anwendung dieser Schaltung wird der Ausgang Q des Flipflops RV zu einer Schaltung geführt, die die Reihenanordnung eines Widerstandes und eines Kondensators enthält und die sich ausserhalb der integrierten Schaltung befindet. Die Spannung am Kondensator ändert sich mit dem Impuls tastverhältnis und die Schaltung ist tatsähclich als ein DigLtal/Analogwandler zu betrachten.

Die Flipfl-ps B₀, B₁, B^ und }.l bilden Speicher, denen Eingangssignale einer anderen integrierten Schaltung oder eines anderen Teiles derselben integrierten Schaltung, z.B. eines Teiles einer Datsnverarbeitnngsscnalcmig mit einem binären Ausgang, zugeführt werden, Exe ---er. Impulsflanken getriggerton Flipfiops A„ , A , A.-, und A„ bilden zusammen mit dem Teil dei ko.ubinit-r-1 i sehen Logik, der mit dem D-Ei η gang derselben verbunden ist "and dem von den Ausgängen Q mir; Q h·.. r Signale zugeführt werden, einen binären Synchronzähler mit vier Stufen. Da? Flipflop RU

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ist mit seinem D-Eingang an einen weiteren Teil der kombinatorischen logischen Schaltung angeschlossen, der einen Komparator bildet, und der das Flipflop RW einstellt ("setzt") und bei der Zähllage 0 zurücksetzt.

Aus Fig. 3 ist deutlich ersichtlich, dass di.e zwischen den Flipflops angebrachte kombinatorische Logik aus UND- sowie ODER-Gattern aufgebaut ist. Die zu erzeugende logische Kombination oder die zu erzeugende logische Kombinationen ist oder sind derart aufgebaut, dass wenigstens eine Teilkombination, die eine UND- oder eine ODER-BeZiehung bildet, ihrerseits wieder einen Teil einer ODER— bzw. einer UND-Bezie.hung bildet.

Fig. ^4 zeigt den Konzeptentwurf der Schaltung nach Fig. 3> der aus drei Blöcken aufgebaut ist und der mit Feldeffekttransistoren mit isolierter Gate-Elektrode ausgeführt werden muss. Im oberen Block befinden sich Flipflops B , B₁, B„ und B„ , wobei die Eingangsgatter C , C₁, C„ und C„ sich in dieser Ausführungsform in einer anderen integrierten Schaltung befinden. Im mittleren Block befinden sich die Flipflops A„, A₁, Ap und A„, wobei das mit den D-Eingängen verbundene logische Baumnetzwerk angegeben ist. Beispielsweise wird das logische Baum— netzwerk beschrieben, das mit dem D—Eingang von A₁ verbunden ist. Dieses Netzwerk besteht aus einem ODER-Gatter mit zwei Eingängen, von denen der eine ein UND-Gatter

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MiJi. 3£ 561.

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mit den logischen Eingangssignalen A₁Q und AQ und der andere ein UND-Gatter mit den logischen Eingangssignalen A₁Q und AQ ist. Auf ähnliche Weise ist im unteren Block, der das Flipflop RW enthält, das logische Baumnetzwerk aus ODER-Ga¹: t ^rn an der Stelle einer Verzweigung und aus UND-Gattern aufgebaut, deren logische Eingangssignale dargestellt sind, wobei diese Eingangssignale durch Ausgangssignale der Flipflops gebildet werden.

Es ist einleuchtend, dass es möglich ist, die Schaltung mit einer Topologie oder einem Layout zu i'ealisieren, in der oder in dem die Flipflops B„ , B₁ , B„, B„ nebeneinander in einer Reihe und die Flipflops A„, A₁, A„ , A„ nebeneinander in einer anderen Reihe liegen, wobei die Jogische Baunischaltung, die von diesen Flipflops abhängig ist, in einer Matrix ausgeführt ist, während eine weitere Matrix für die logische Baumschaltung, die von dem Flipflop RW abhängig ist, vorhanden ist. Im Falle soldier gesonderter Matrizen wären für die eine Matrix 8 χ 10 Zeilen unter den Flipflops A„ - A„ und für die andere Matrix 9 χ 17 Zeilen unter dem Flipflop RW notwendig, wobei weiter auch ein all zu komplexes ausserhalb der Matrizen liegendes Verbindungsinuster erforderlich wäre.

Auch ist* es möglich, die Flipflops in einer Reihe anzuordnen und die logische Schaltung in einer regelnlässigen Matrix auszuführen. Dies bedeutet bei

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Anwendung der Technologie mit Anreieherungs- und Verarmungstransistoren mit Silizium—Gate-Elektroden, dass eine verhältnisrnässig tiefe Matrix mit 17 Polysiliziumzeilen und h\ Diffusionszeilen erforderlich ist. Dies erfordert verhältnismässig viel Raum auf der verfügbaren Siliziumoberfläche, während aussordern durch die Notwendigkeit, auf das anzubringende Verbindungsinus ter Rücksicht zu nehmen, die Matrix eine grössere Breite als die Reihe von Flipflops aufweisen wird, Wenn jedoch eine Struktur nach der Erfindung verwendet wird, in der ein weiterer Pegel von Verbindungsbahnen vorhanden ist, wird ein verhältnis— massig einfaches Layout erhalten, wobei viel Retain auf der Siliziumoberfläche eingespart wird. Diese Raumeinsparung beträgt im vorliegenden Beispiel mindestens 305« und kann in einigen anderen Beispielen bis zu 5'0'fo im Vergleich zu dem Layout in Form einer regelmässlgen Matrix betragen. Die kombinatorische Logik ist gleichsam mit den Verbindungen aller Flipflops verflochten, die in einer Reihe angeordnet sind. Ausserdem gibt es bei Anwendung einer Konfiguration mit einer derartigen Struktur eine grosse Flexibilität in den Möglichkeiten für die topologisch^ Form anderer Teile der Schaltung, wenn die Konfiguration einen Teil einer sehr stark integrierten Schaltung bildet.

Fig. 5 ist eine schema!ische Darstellung des Layouts der Schaltung nach den Fig. 3 und ^f, wie sie

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als Teil einer integrierten Schaltung nach der Erfindung ausgeführt wird. In diesem Ausführungsbeispiel besteht der Halbleiterkörper aus Silizium und sind die Transistoren η-Kanaltransistoren. Innerhalb der oberen nahezu rechteckigen Strukturen, die durch volle Linien angedeutet sind, befinden sich die Flipflops A, - A„, B„ - B, und RV. Der Aufbau der Flipflops entspricht nahezu dem Aufbau nach Fig. 1, und dessen Layout wird nicht beschrieben, weil es für die Beschreibung der integrierten Schaltung nach der Erfindung nicht von wesentlicher Bedeutung ist. Die Verbindungen zwischen den Seiten aneinander grenzender rechteckige) Strukturen geben an, dass sich postive und negative (in diesem Falle an Erde gelegte) Speiseleitungen zusammen mit den Takteingangsleitungen ^₁ und 0„ als ununterbrochene Aluniiniumzeilen über die ganze Reihe von Flipflops erstrecken, wobei sie je Verbindungen mit Teilen der einzelnen Flip flops über Offnungen in der Isolierschicht auf der Oberfläche des Halbleiterkörper3 bilden. Auf der Unterseite jeder dcis Gebiet eines Flipfiops angebenden rechteckigen Struktur sind drei Verbindungen dargestellt, die für A ,, B , B₁ , A. , A-, A,- , RV nacheinander von rechts nach links den D-Eing-.-iug de-J riiptlop», den normalen Ausgang Q dos Flipflops und den invertierten Ausgang Q des Flipflops und L'i'ir IJ , u::ii E- nacheinander von links nach rechts den invertierten Ausgang Q, den .normalen

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Ausgang Q und den D-Eingang bilden.

Neben der Reihe von neun Flipflops befindet sich eine unregelmässige Matrixkonfiguration von Transistoren mit einer Struktur, die der nach Fig. 2 entspricht, wobei ausserdem noch ein weiterer Pegel von Verbindungen verwendet wird, der durch Leiterbahnen aus Aluminium gebildet wird, die sich über die Matrix erstrecken. Innerhalb des Gebietes der Matrix geben in der Figur gestrichelte Linien diffundierte η-leitende streifenförmige Oberflächengebiete an, die die Source- und Draingebiete der Transistoren enthalten. Die durch abwechselnd Striche und Kreuzchen gebildeten Linien geben Leiterbahnen aus polykristallinem Silizium an, die die Gate-Elektroden der Transistoren enthalten. Die vollen Linien stellen Bahnen aus Aluminium dar, die Verbindungen bilden. Gewisse der Kreuzungspunkte der Polysiliziumbahnen mit den diffundierten streifen— förmigen Gebieten sind mit Quadraten angegeben. An diesen Kreuzungspunkten werden die Anreicherungstransistoren gebildet, wobei die Diskontinuitäten in den streifenförmigen Oberflächengebieten derart sind, dass das Material des Siliziumkörpers unter den Gate-Elektroden aus Polysilizium an diesen Kreuzungspunkten leitend ist. An den verbleibenden Kreuzungspunkten, die nicht speziell markiert worden sind, sind die Transistoren Verarmungstransistoren, wobei an der Oberfläche des Siliziumkörpers

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an diesen Kreuzungspunkten örtlich implantierte Donatorkonzentrationen vorhanden sind, wobei die Diskontinuitäten in den streifenförmigen Gebieten an diesen Stellen aus einer Änderung in der Dotierung bestehen.

Die dicken schwarzen Punkte innerhalb und an den Grenzlinien der Matrix geben eine Verbindung zwischen verschiedenen Pegeln an. Diese Verbindungen umfassen Verbindungen von Polysiliziumbahnen mit Diffusionszeilen, Verbindungen von Aluminiumbahnen mit Polysiliziumbahnen und Verbindungen von Aluininiumbahnen mit Diffusionszeilen. Gleich wie in der Matrix nach Fig. 2 weisen in dieser Matrix die Zeilen diffundierter streifenförmiger Gebiete und die Zeilen von Polysiliziumbahnen beide verschiedene Längen auf, wobei gewisse der diffundierten streifenförmigen Gebiete mit weiteren diffundierten streifenförmigen Gebieten verbunden sind, die sicli nahezu parallel zu den Polysiliziumzeilen erstrecken. Auf diese Weise ist das logische Baumnetzwerk auf zweckmässige Weise verzweigt, wobei sich einige der genannten weiteren diffundierten streif einförmigen Gebiete innerhalb der Matrix erstrecken.

Beispielsweise werden die so erhaltene Verzweigung des logischen Baumnetzwerks und der Gebrauch von AltJininiumverbindungsbahnen insbesondere für den Teil der Logik beschrieben, der mit dem D-Eingang des Flipflops A., verbunden ist. Von diesem D-Eingang sind

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vier diffundierte streifenformige Zeilen abgezweigt. In der ersten Zeile befindet sich, der Hauptstromweg des Transistors mit dem Eingangssignal A₁Q, wobei die drei übrigen Transistoren, die an den Kreuzungspunkten dieser Zeile gebildet sind, als Verarniungstransis toren ausgebildet sind, wobei ihre Hauptstromwege in Reihe miteinander und in Reihe mit dem Hauptstromweg des Transistors mit dem Eingangssignal A₁Q geschaltet sind. Jn der zweiten Zeile befinden sich die Ilaupr.stroiawege der Transistoren mit den Eingangssignalen AQ und A„Q, wobei die beiden übrigen Transistoren, die an den Kreuzungspunkten dieser- Zeile gebildet sind, als Verarnungstransistoren ausgebildet sind, wobei ihre Hauptstromwege mit denen der Transistoren mit den Eingangssignalen A_rQ und A„Q in Reihe geschaltet sind. In der dritten Zeile befindet sich der Transistor mit dem Eingangssignal A„Q, wobei der andere Transistor, der an dem anderen Kreuzungspunkt dieser Zeile gebildet ist, als Verarmungstransistor ausgebildet ist. In der vierten Zeile sind zwei Kreuzungspunkte vorhanden, von denen der erste aus dem Transistor mit dem Eingangssignal A,.Q besteht, wobei an dem anderen Kreuzungspunkt ein Verarmungstransistor vorhanden ist. Am Ende der genannten vierten Zeile befindet sich eine Verbindung einer Aluminiumbahn mit dem diffundierten streifenförmigen Gebiet. Diese Bahn bildet an ihrem anderen Ende eine

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Verbindung mit dem Ende eines anderen diffundierten

streifenförinigen Gebiete?, in dem sich die Reihenschaltung der Transistoren mit den Eingangssignalen AQ, A₁Q und A„Q befindet. Auf diese Weise ist die UND-Gatterstruktur mit den Eingangssignalen A₁Q, A₁Q, A₀Q und A„Q zum Teil in dem Teil der Logik untergebracht, der unter dem

Flipflop A,, angeordnet ist,, Die anderen Teile des Teiles der Logik, der mit dein D—Eingang von A„ verbunden ist, insbesondere die ODER-Gatter, sind mit Hilfe des beschriebenen Verzweigeiis unter Verwendung weiterer streifenförraiger sich nahezu parallel zu den Poiysxliziunibahnen erstreckender Gebiete gebildet.

In dem Ausfülirungsbeispiel befinden sich die Po I.ys j liziumbahnen , die sich nahezu parallel zu einer bestimmten Richtung erstrecken, und die diffundierten s t rcifenf örniigen Gebiete, die sich nahezu parallel zu einer anderen zu der genannten ersten Richtung nahezu senkrechten Richtung erstrecken, wenigstens teilweise auf Linien eines imaginären Gitters, wobei die Transistoren in der Matrix an gewissen der Gitterpunkte gebildet sind, während die weiteren diffundierten streifenfeinigen
Gebiete, die sich parallel zu den Polysiliziunizeilen
erstrecken, sofern diese innerhalb der Mati-ix liegen, sich auch auf GitterJinien erstrecken. In diesem Aus— führungsbcispiel ist auch dargestellt, dass die PoIysiliziumbahnen von einer Zeile zu der anderen abgelenkt

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werden können.So ist unter A„ in der genannten dritten verzweigten Zeile die Gate-Elektrode des Transistors mit dem Eingangssignal ApQ durch eine Polysiiizxuinbahn gebildet, die am ersten Kreuzungspunkt unter A_? die Diffusionszeile kontaktiert und dann zu einer niedriger liegenden Zeile abgelenkt wird. Eine derartige Ablenkung einer Polysiliziumzeile ist auch unter dem Flipflop A„ dargestellt.

Aus Fig. 5 1st ersichtlich, dass bei Anwendung der Struktur nach der Erfindung eine verliältnismässig untiefe Matrix erhalten wird, in der die kombinatorischen logischen Teile der Schaltung mit den Verbindungen zwischen den Flipf1 ops verflochten sind.

Fig. 6 ist eine schematische Draufsicht auf den Halbleiterkörper und die angebrachten Schichten eines Teiles der integrierten Schaltung, die einen Teil mit dem an Hand der Fig. 5 beschriebenen Layout enthält. Der in dieser Figur gezeigte Teil ist der Teil der Matrixkonfigu— ration unter den Flipflops A₁, A„ und A„. Die Weise, in der die unterschiedlichen Schichten und Gebiete voneinander unterschieden werden, ist gleich der in Fig. 2, mit der Ergänzung, dass die Aluminiumbahnen mit vollen Linien ohne eine zwischenliegende Schraffierung angedeutet sind, dass Aluminiumverbindungen mit diffundierten Oberflächengebieten mit Qiaadraten innerhalb der Aluminiumzeilen

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angegeben sind und dass, was die Verbindungen von PoIysiliziumbahnen mit diffundierten Oberflächengebieten anbelangt, die Grenzlinien der Gebiete, innerhalb deren während der Herstellung eine Maskierungsschicht entfernt ist, damit die dünne Oxidschicht selektiv entfernt werden kann, bevor die Polysiiiziumschicht niedergeschlagen wird, in der darin die Bahnen definiert werden, mit ununterbrochenen durch Kreuzchen gebildeten Linien angedeutet sind. Um diese Kontakte zwischen Polysiliziumgebieten und diffundierten Gebieten, an denen eine Verunreinigung durch das Polysilizium, das mit der Siliziumoberfläche in Kontakt ist, hindurchdiffundiert ist, weiter zu markieren, sind zentral an diesen Verbindungen schwarze Punkte angebracht .

Zur Indentifikation sind die Anreicherungstransistoren alle gesondert mit ihren Eingangssignalen angedeutet, die über die Polysiliziumzeilen und die Verbindungen dieser Zeilen mit den Ausgängen der Flipflops zugeführt werden.

Fig. 7 zeigt einen schematischen Querschnitt durch einen Teil des Halbleitez^körpers der integrierten Schaltung längs der Linie VII-VII der Fig. 6. Der p-leitende Teil 21 des Halbleiterkörpers aus Silizium ist mit auf seiner Oberfläche einem verhältnismässig dicken Siliziumoxidschieht teil .'22 und einem verhäl tnismässig dünnen

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Siliziumoxidschichtteil 2'} dargestellt. Die unterschiedlichen Abmessungen der unterschiedlichen Gebiete werden hier nicht angegeben, weil sie für die vorliegende Erfindung nicht von wesentlicher Bedeutung sind. In allen Fällen können sie leicht und auf übliche Welse vom Fachmann bestimmt werden. Das streifenförmige η —leitende diffundierte Gebiet liegt in dem Querschnitt innerhalb der Öffnung in der dicken Oxidschicht 22, wobei das eine Ende mit 2h und das andere Ende mit 25 bezeichnet, ist. Das η —leitende streif enförmige Gebiet 2h, 25 wird von sechs Polysiliziuinbahnen gekreuzt, in denen durch Dotierung Donatoren angebracht sind. Diese Bahnen befinden sich auf je einem Teil der dünnen Oxidschicht 23. Aus dem Querschnitt geht hervor, dass an jedem der sechs Kreuzungspunkte eine Diskontinuität in dem η —Gebiet 2h, 25 vorhanden ist. An drei der Kreuzungspunkte wird die Diskontinuität durch eine Abwesenheit von Donatorverunreinigungen infolge der mit Hilfe der Polysiliziumbahnen erhaltenen Diffusionsmaskierung gebildet. An diesen Kreuzungspunkten sind Anreicherung^ transis toreri gebildet, und die Polysiliziumbahnen, in denen die Geite-Elektroden gebildet sind, sind mit A„Q, AjQ und A₀Q bezeichnet. An den drei anderen Kreuzungspunkten wird die Diskontinuität durch eine Änderung des Donatordotierungspegels gebildet und in diesen Gebieten enthält die Oberfläche Konzentrationen

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ο ■ , c

implantierter Donatorionen, die bewirken, dass die Transistorstrukturen, die mit den darüberliegenden Poly— siliz iumbahneii gebildet werden, Verarmungstransistoren sind. Wie aus Fig. 6 ersichtlich ist, wird diese implantierte Donatorkonzentration auch in den direkt angrenzenden Teilen des streifenförmigen Gebietes 2h, 25 vorhanden sein, aber weil diese Konzentration im Vergleich zu der in dem η -diffundierten Oberflächengebiet niedrig ist, ist diese in den genannten Teilen in Fig. 7 nicht angegeben.

An der Oberfläche des p-leitenden Körpers 21 unter der dickeren Oxidschicht 22 ist ein höher dotiertes ObcrfJächongebiet 31 vorhanden, das eine kanalunterbrechiMide Zone bildet, die üblicherweise in Silizium-Gate-Elek ι rudenschaL turigen verwendet wird. Über Polysiliziumbahnen und die Teile der Siliziumoberflache, die während der Donatordiffusion unbedeckt waren, um das Gebiet 2h, zu bilden und das Polysilizium zu dotieren, erstreckt sich eine niedergeschlagene Siliziumoxidschicht 32. In einer Öffnung 27 (Fig. 6), die in der Schicht 32 gebildet ist, ist eine leitende Verbindung zwischen dei.'i η -Gebietteil 25 und einer Aluminiumbahn 28, die sich weiter über- die Schicht 32 erstreckt, gebildet. Weitere Aluiiiin i uinbahnen '}h und 35 j (Ue sich über die niedergeschlagene Si 1 iz iunioxidsehich t 32 erstrecken, sind in Fig. 7 diirge.stel.lt. Auf der oberen Fläche der Schicht 32

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- ΊΠ -

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und über die Aluminiumbahnen 28, 3^ und 35 liegt eine niedergeschlagene Glasschicht 30.

Im Rahmen der Erfindung sind viele Abwandlungen möglich. Die integrierte Schaltung kann unter Verwendung einer Technologie mit Selbstregistrierung gebildet werden, die von der beschriebenen Technologie verschieden ist, bei der Polysilizium für die Gate-Elektroden angewendet wird. Z.B. kann eine Technologie, bei der selbstregxstrierende Gate-Elektroden aus Metall verwendet werden, Anwendung finden. Obgleich die beschriebenen Ausführungsbeispiele beide dynamische logische Systeme sind, ist es auch möglich, die Struktur nach der Erfindung in statischen logischen Schaltungan anzuwenden, in denen die Länge:Breite-Verhältnisse der unterschiedlichen Transistoren aufeinander abgestimmt sind (ratioed logic), wobei die Transistoren der Matrix die gleiche Grosse haben, der Transistor T_1n (siehe Fig. 1) nicht vorhanden ist und der Transistor T. aus einem Verarmungstransistor mit sehr hoher Impedanz besteht. Auch bei derartigen Schaltungen werden die gleichen Vorteile erhalten, wobei insbesondere, wenn als zweiter Pegel von Verbindungen eine Schicht von Metallbahnen, z.B. Aluminiumbahnen, verwendet wird, das Layout erheblich verkleinert wird.

In den beschriebenen Ausführungsbeispielen sind die Transistoren der Matrix als Anreicherungs— land Verarmungs-

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transistoren ausgebildet, wobei ein Verarmungstransistor ein Transistor ist, der bei dem niedrigen logischen Pegel leitend ist. Wenn die logischen Pegel verschoben werden, ist es auch möglich, nur Anreicherungstransistoren in der Matrix zu verwenden, wobei eine Gruppe dieser Transistoren eine andere Schwellwertspannung als eine zweite Gruppe aufweist. In einer derartigen Abwandlung werden, wenn eine positive Logik verwendet wird, in einer Matrix mit η-Kanal transistoren die logischen Pegel derart gewählt sein, dass die Transistoren der Gruppe mit der niedrigeren Schwellwertspannung in beiden logischen Zuständen leitend sind.

Weiter sei bemerkt, dass eine integrierte Schaltung nach der Erfindung eine Anzahl unregelmässiger Matrizen, die die genannte Struktur aufweisen, enthalten kann, die sich an verschiedenen Stellen an der Oberfläche des Halbleiterkörpers befinden. Das weitere Merkmal, dass innerhalb der Matrix ein zweiter Pegel von Verbindungen, der z.B. aus Alumiriiumschichtieilen besteht, verwendet werden kann, derart, dass die logische Schaltung in bezug auf das Layout optimal aufgebaut werden kann, bedeutet auch, dass in einer grossintegrierteii Schaltung mit einer Anzahl logischer Schaltungen, die je als eine Matrix der beschriebenen Form ausgebildet sind, die Matrizen einfach in bezug auf das Verbindungsmuster unterschiedlicher Teile der Schaltung, das durch Teile der Aluminiumschicht gebildet wird, verteilt werden können.

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Lee us-.

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Claims

PHIi. 32 5^'t · 21.12.77.

PATENTANSPRÜCHE:

Integrierte Schaltung zum Erzeugen mindestens einer logischen Kombination zuzuführender logischer Eingangssignale, die einen Halbleiterkörper mit einem Teil von im wesentlichen einem ersten Leitungstyp und einer Matrixkonfiguration von Feldeffekttransistoren mit isolierter Gate—Elektrmde enthält, wobei diese Feldeffekttransistoren in dem genannten Teil gebildet sind, und wobei die Gate-Elektroden und die Source- und Draingebiete dieser Feldeffekttransistoren auf selbstregistrierende Weise in bezug aufeinander angeordnet sind, wobei die Feldeffekttransistoren an Kreuzungspunkten einer Anzahl nahezu paralleler erster Leiterbahnen, die die Transistor-Gate-Elektroden enthalten, und einer Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp, die an eine Oberfläche des Halbleiterkörpers grenzen, gebildet sind, und wobei diese Oberfläohengebiete die Source- und Drainelektrodengebiete der Transistoren enthalten, wobei eine erste Gruppe von Transistoren von einer ersten Art mit einer ersten Scliwellwertspannung und eine zweite Gruppe von Transistoren von einer zweiten Art mit einer zweiten Schwellwert-spannung sind, und wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren einer der beiden

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PHB. 3- 5ö1 .

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Gruppen zuzuführen sind, wobei die zu erzeugende logische Kombination mit Hilfe der Kreuzungspunkte und der Art der an diesen Kreuzungspunkten vorhandenen Transistoren und mit Hilfe der Verbindungen zwischen den Transistoren der genannten einen Gruppe über die den entgegengesetzten Leitungstyp aufweisenden streifenförmigen Oberflächengebiete festgelegt ist, dadurch gekennzeichnet, dass die Matrixkonfiguration unregelmässig ist, wobei die zu erzeugende logische Kombination weiter mit Hilfe weiterer innerhalb der Konfiguration gebildeter Verbindungen festgelegt ist, wobei diese weiteren Verbindungen mindestens eine Abzweigung der streifenförmigen Gebiete enthalten.
2. Integrierte Schaltung nach Anspruch 1, bei der sich die genannte Anzahl erster Leiterbahnen als eine Gruppe von Zeilen wenigstens teilweise auf Isoliermaterial auf der Oberfläche des Halbleiterkörpers und praktisch parallel zu einer ersten Richtung erstreckt, wobei sich die genannte Anzahl nahezu paralleler streifenförmiger Oberflächengebiete vom entgegengesetzten Leitungstyp als eine Gruppe von Zeilen nahezu parallel zu einer zweiten Richtung erstreckt, die nahezu senkrecht auf der ersten Richtung steht, wobei die streifenförmigen Gebiete vom entgegengesetzten Leitungstyp Diskontinuitäten an den Stellen der Kreuzungspunkte aufweisen, wobei die genannte erste und die genannte zweite Schwellwertspanriung derart bestimmt sind, dass die Transistoren der zweiten

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Gruppe in beiden logischen Zuständen leitend und die Transistoren der ersten Gruppe nur in einem logischen Zustand leitend sind, wobei die logischen Eingangssignale den Gate-Elektroden der Transistoren der ersten Gruppe zuzuführen sind, und wobei die genannte logische Kombination durch das Verbindungsmuster der Transistoren der ersten Gruppe festgelegt ist, wobei dieses Verbindungsmuster die Reihenschaltung des Hauptstromweges des oder jedes Transistors der ersten Gruppe in einer gemeinsamen sich in der genannten zweiten Richtung erstreckenden Zeile, der durch das streifenförmige zu der genannten Zeile gehörige Oberflächengebiet gebildet wird, und des Hauptstromweges des oder jedes Transistors der zweiten Gruppe in dieser Zeile enthält, dadurch gekennzeichnet, dass das genannte Verbindungsmuster weiter die Reihen- und/oder Parallelschaltung der Hauptstromwege eines oder mehrerer der Transistoren der ersten Gruppe in anderen sich in der genannten zweiten Richtung erstreckenden Zeilen enthält, wobei die Zeilen in mindestens einer der genannten zwei Gruppen von Zeilen eine Anzahl verschiedener Längen aufweisen und die genannten weiteren Verbindungen weitere streifenförmige Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in einer zu der ersten Richtung nahezu parallelen Richtung erstrecken, enthalten.

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PHB. 32 561 .

^c⁷'-.2SS

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Transistoren der ersten Gruppe Anrexcherungstransxstoren und die Transistoren der zweiten Gruppe Verarmungstransistoren sind . k. Integrierte Schaltung nach Anspruch 2 oder 3» dadurch gekennzeichnet, dass das Verbindungsmuster ausserdem weitere innerhalb der Matrixkonfiguration liegende zweite Leiterbahnen enthält, die sich auf Isoliermaterial erstrecken und die an den Stellen, an denen sie über den ersten Leiterbahnen liegen, durch Isoliermaterial von den ersten Leiterbahnen getrennt sind, wobei die zweiten Leiterbahnen über Offnungen im Isoliermaterial leitende Verbindungen mit ersten Leiterbahnen und/oder mit Oberflächengebieten vom entgegengesetzten Leitungstyp bilden.

5. Integrierte Schaltung nach Anspruch k, dadurch gekennzeichnet, dass die zweiten Leiterbahnen aus Aluminium bestehen.

6. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 5» dadurch gekennzeichnet, dass die Zeilen erster Leiterbahnen, die sich in der genannten ersten Richtung erstrecken, eine Anzahl verschiedener Längen aufweisen, während die Zeilen streifenförmiger Gebiete, die sich in der genannten zweiten Richtung erstrecken, auch eine Anzahl verschiedener Längen aufweisen.

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7. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass eine ununterbrochene erste Leiterbahn Teile aufweist, die sich in verschiedenen der genannten sich in der ersten Richtung erstreckenden Zeilen befinden.

8. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 7> dadurch gekennzeichnet, dass die ersten Leiterbahnen, die sich in der ersten Richtung erstrecken, und die streifenförmigen Oberflächengebiete vom entgegengesetzten Leitungstyp, die sich in der zweiten Richtung erstrecken, längs der Linien eines Gitters verlaufen, wobei die Transistorstrukturen an den Kreuzungs— punkten an Gitterpunkten des Gitters liegen.

9. Integrierte Schaltung nach einem oder mehreren der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass sich die weiteren Oberflächengebiete vom entgegengesetzten Leitungstyp an den Stellen, an denen sie innerhalb der Matrixkonfiguration liegen, im wesentlichen an Teilen von Gitterlinien entlang erstrecken, an denen sich keine ersten Leiterbahnen befinden.

10. Integrierte Schaltung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass für die ersten Leiterbahnen polykristallines Silizium verwendet wird.

11. Integrierte Schaltung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass

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(o ^2U12-⁷2!BÜ128S

sie ein logisches System enthält, das aus getakteten
Flipflops und mit diesen verbundenen kombinatorischen
logischen Netzwerken aufgebaut ist, wobei die kombinatorischen logischen Netzwerke innerhalb der Matrixkonfiguration von Transistoren realisiert sind, und wobei die Verbindungen zwischen den Flipflops und die Verbindungen zwischen den Transistoren zur Bildung der kombinatorischen logischen
Netzwerke miteinander kombiniert und innerhalb der Matrixkonfiguration definiert sind.

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