DE2609714A1 - Speicherzellenanordnung - Google Patents

Description

7911-76/Rd/v.B./S
RCA 68ρ800
USSN 558,145
Piled: March 13, 1975

RCA Corporation, New York, N.Y., Y.St.A.

Speicherzellenanordnung

Die Erfindung betrifft eine Speicherzellenanordnung gemäß dem Oberbegriff des Anspruchs 1.

Speicherzellen mit bistabilen MuItivibratoren (Plipflops) z.B. aus Metall-Oxid-Siliziumhalbleiterbauelementen (MOS) oder aus komplementären Metall-Oxid-Siliziumhalbleiterbauelementen (CMOS) sind bekannt. In solchen Speicherzellen können z.B. fünf oder sechs oder mehr Transistoren pro Zelle vorgesehen sein.

Eine spezielle Speicherzelle der oben erwähnten Art mit fünf Transistoren enthält zwei kreuzweise gekoppelte Inverterschaltungen mit jeweils zwei Transistoren. Zusätzlich ist ein fünfter Transistor, der dazu verwendet werden kann, um entweder den Zustand der Zelle abzutasten (zu lesen) oder neue Information in die Zelle einzugeben (einzuschreiben), zwischen den Eingang des einen Inverters und eine Daten- oder Leseleitung geschaltet. Dieser fünfte Transistor soll hier als Kopplungs- oder übertragungsvorrichtung bezeichnet werden. Eine solche Zelle kann dadurch abgewandelt werden, daß man einen sechsten Transistor, der eine zweite Übertragungsvor-

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richtung bildet, zwischen den Eingang des anderen Inverters und eine Daten- oder Leseleitung, die sich im allgemeinen von der mit dem fünften Transistor verbundenen Leitung unterscheidet, schaltet.

Wenn dieselbe Übertragungsvorrichtung sowohl zum Lesen als auch zum Schreiben verwendet wird, treten Probleme auf: Wenn die Impedanz der Übertragungsvorrichtung im Arbeitszustand klein genug ist, um der Zelle während der Schreiboperation eine schnelle Änderung ihres Zustandes und dadurch ihres Informations inhalts zu ermöglichen, dann kann dieselbe Vorrichtung auch bewirken, daß die Zelle ihren Zustand zu ungewollten Zeiten ändert. Z.B₀ kann während der Leseoperation, wenn der Informationsinhalt der Zelle zerstörungsfrei gelesen werden soll, ein Einschwingvorgang oder eine Restladung auf der Leseleitung die Zelle veranlassen, ihren Zustand zu ändern, so daß die in der Zelle enthaltene Information zerstört wird.

Der Erfindung liegt also die Aufgabe zugrunde, eine verbesserte Speicherzellenanordnung zu schaffen, die insbesondere gegen ungewolltes Löschen oder Ändern der gespeicherten Information geschützt ist.

Die Aufgabe wird erfindungsgemäß durch das Kennzeichen des Anspruchs 1 gelöst₃ während sich vorteilhafte Ausgestaltungen in den Unteransprüchen finden.

Weitere Einzelheiten und Vorteile der Erfindung werden nachstehend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:

Jig. 1 ein Schaltbild eines bevorzugten Ausführungsbeispiels der Erfindung, und

Fig. 2 ein Schaltbild einer Speicheranordnung, die von den Lehren der Erfindung Gebrauch macht.

Bei der Schaltungsanordnung gemäß Pig. 1 ist die Source-Elektrode eines P-Kanal-MOS-Transistors 10 mit einer Klemme 12

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verbunden, die ihrerseits an einer (nicht gezeigten) Spannungsquelle liegt. Die Gate-Elektrode des Transistors 10 ist über eine Klemme 13 elektrisch mit einer (nicht gezeigten) Nachrichtenquelle für Schreibbefehle gekoppelt. Die Source-Elektroden von P-Kanal-MOS-Transistoren 14 und 18 sind jeweils an Daten-(Ziffern-)leitungen 16 und 20 angeschlossen. Die Drain-Elektroden der Transistoren 10, 14 und 18 sind mit einer Speicherzellen-Sammelschiene 22 verbunden. Ein P-Kanal-MOS-Transistor 24 und ein N-Eanal-MOS-Transistor 26 bilden einen komplementären MOS-Inverter 28, der einen Eingang 30 und einen Ausgang 32 hat. Die Drain-Source-Strecke eines N-Kanal-MOS-Transistors 34 liegt zwischen der Datenleitung 16 und dem Ausgang 32, während die Gate-Elektrode über eine Klemme 36 an einer (nicht gezeigten) Nachrichtenquelle für Adreßbefehle liegt.

Ein P-Kanal-MOS-Transistor 38 und ein N-Kanal-MOS-Transistor 40 bilden einen zweiten komplementären MOS-Inverter 42, der einen Eingang 44 und einen Ausgang 46 hat. Die Inverter 28 und 42 sind zwischen die Sammelschiene 22 und ein Bezugspotential geschaltet, das als Massepotential dargestellt ist. Die Drain-Source-Strecke eines B-Kanal-MOS-Transistors 48 liegt zwischen dem Ausgang 46 und der Datenleitung 20, während seine Gate-Elektrode an der Klemme 36 angeschlossen ist. Die Inverter 28 und 42 sind kreuzweise gekoppelt. Zu diesem Zweck ist der Ausgang 46 des Inverters 42 mit dem Eingang 30 des Inverters und in entsprechender Weise der Ausgang des Inverters 28 mit dem Eingang 44 des Inverters 42 verbunden.

Bei der obigen und der folgenden Schaltungserläuterung ist zu berücksichtigen, daß ein MOS-Transistor eine "zweiseitige" Vorrichtung ist, die den Strom in Abhängigkeit von der Polarität der angelegten Spannung in jeder Richtung leiten kann. Auf diese Weise kann eine gegebene Elektrode sowohl als Source-Elektrode als auch als Drain-Elektrode angesehen werden. Die speziellen Bezeichnungen werden hier denEtektroden nur gegeben, um die Beschreibung der Arbeitsweise der Schaltung zu erleichtern.

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Beim Betrieb der Speicherzeilenschaltung nach Eig. 1 sind die an die Datenleitungen 16 und 20 angelegten Datensignale in Bezug aufeinander logisch komplementär. Das logische Komplement des an die Klemme 13 angelegten Schreibbefehls ist der Lesebefehle Auf diese Weise arbeitet die Speicherzelle nach lig. 1, immer wenn sie nicht im Schreibzustand arbeitet, im Lesezustand. Es sei angenommen, daß die Zelle anfänglich im Lesezustand arbeitet. Bei dieser Betriebsart liegt an der Klemme 13 eine relativ kleine negative Spannung oder die Spannung null. Diese Spannung soll als ein Nullspannungssignal bezeichnet werden. Weiter sei angenommen, daß das auf der Leitung 20 vorhandene Datensignal den Wert +Y habe, was hier als Logikwert Eins bezeichnet werden soll. Dieser Spannungswert ist gleichzeitig der Wert der an der Klemme 12 liegenden Yersorgungsspannung. Die Datenleitung 16 liegt auf einer Spannung entsprechend einer binären Null, und dieser Wert wird hier als Nullspannung bezeichnet. Wenn kein Adreßbefehl an der Klemme 36 liegt, sind die Transistoren 34 und 48 nichtleitend. Unter den oben beschriebenen Bedingungen sind die Transistoren 10 und 18 leitend, während der Transistor 14 nichtleitend ist. I¹Ur dieselben Bedingungen sei angenommen, daß die Information auf den Datenleitungen bereits in der Speicherzelle gespeichert worden ist. Der Ausgang 46 des Inverters 42 liegt hoch, was bedeutet, daß dieser Punkt im wesentlichen das Potential +V der Energieversorgung hat, während der Ausgang 32 des Inverters 28 im wesentlichen auf Massepotential liegt. Die Invertertransistoren 38 und 26 sind aufgesteuert, während die Transistoren 24 und 40 gesperrt sind. Es ist ein Merkmal von mit C/MOS Transistoren aufgebauten Inverterschaltungen, daß der Strom innerhalb des Inverters im wesentlichen Null ist, wenn der Inverter sich in einem statischen Zustand befindet und nicht mit einer äußeren Last gekoppelt ist.

Wenn der Informationsinhalt der Speicherzelle bestimmt werden soll, werden die Spannungen von den Datenleitungen abgeschaltet. Ein Adreßbefehl, der beim vorliegenden Beispiel ein

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positives Signal vom Wert +V ist, steuert die Transistoren 34 und 48 auf. Die an den Ausgängen 32 und 46 der Inverter 28 und 42 liegenden Spannungen werden auf die Datenleitungen gekoppelt. Dann bestimmen mit den Datenleitungen verbundene (nicht gezeigte) leseschaltungen den Zustand der Speicherzelle. Für das vorliegende Beispiel soll die Speicherzelle voraussetzungsgemäß eine binäre Eins speichern.

Die Speicherzelle nach Pig. 1 ist so aufgebaut, daß sie normalerweise "unkippbar" ist. Das bedeutet, daß die Transistoren 34 und 48 eine relativ große Source-Drain-Impedanz aufweisen, und zwar eine so große, daß der Strom, der über diese Strecken von oder zu der Speicherzelle fließen kann, die Speicherzelle zur Änderung ihres Zustandes veranlassen kann. Auf diese Weise wird die Speicherzelle vor einer fehlerhaften Änderung ihres Zustandes bewahrt, die z.B. durch eine auf den Datenleitungen vorhandene Restspannung hervorgerufen werden könnte. Diese Spannung könnte, wenn die Speicherzelle in diesem Zustand nicht "unkippbar" wäre, eine Änderung des Informationsinhalts der Speicherzelle hervorrufen, indem die Spannung einen Strom zwischen einer Datenleitung und der Speicherzelle fließen läßt. Eine solche Restspannung kann in gewissen Fällen durch Aufladung der Streukapazitäten der Datenleitungen hervorgerufen werden.

Es sei nun angenommen, daß die Speicherzelle eine binäre Eins speichere und der Zustand der Speicherzelle geändert werden soll. Anfänglich wird kein Schreibbefehl an die Klemme 13 angelegt. Die Datenleitung 20 wird auf Nullpotential und die Datenleitung 16 wird auf die Spannung +V geschaltet.Ein Adreßbefehl steuert die Transistoren 34 und 48 auf. Weil die Speicherzelle normalerweise unkippbar ist, wird die Speicherzelle ihren Zustandnicht ändern, wohl eine relativ hohe Potentialdifferenz zwischen den Inverterausgängen und der zugeordneten Datenleitung herrscht. Die Datenleitungsspannungen steuern den Transistor 14 auf und den Transistor 18 zu.

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Zu diesem Zeitpunkt befindet sich also der Ausgang 46 auf +V und ist mit der Datenleitung 20, die auf der Spannung null liegt, über den leitenden Transistor 48 gekoppelt. Wegen seiner Impedanz kann der Transistor 48 nicht genug Strom von der Speicherzelle abziehen, um sie zur Änderung ihres Zustandes zu veranlassen. Zur selben Zeit liegt der Ausgang 32 auf der Spannung null und ist mit der Datenleitung 16, die auf der Spannung +7 liegt, über den Transistor 34 gekoppelt. Der Transistor 34 kann jedoch nicht genug Strom an die Speicherzelle liefern, um sie zur Änderung ihres Zustandes zu veranlassen.

Nun wird dem Transistor 10 ein Schreibbefehl zugeführt. Dies ist ein positives Signal, das den Transistor 10 sperrt, so daß dadurch die Speicherzelle von der an der Klemme 12 liegenden Versorgungsspannung abgekoppelt wird. Während der leitende Transistor I4 die Sammelschiene 22 mit der Leitung verbindet, die auf der Spannung +V liegt, ist die Impedanz der Source-Drain-Strecke des Transistors 14 relativ groß. Deshalb strebt der Transistor 14 beim Sperren des Transistors 10 anfänglich die Sammelschiene auf eine Spannung zu bringen, deren Wert eine Funktion seiner Impedanz verglichen mit der G-esamtimpedanz von der Leitung 16 über den Transistor 14 zur Sammelschiene 22 und von dort nach Masse ist. Die Impedanz von der SammelschBie 22 über den leitenden Transistor 38 und den leitenden Transistor 48 nach Masse ist sehr viel kleiner als die Impedanz des Transistors 14. Aus diesem G-runde strebt die Spannung an der Sammelschiene 22 einem Wert zu, der nahe bei der Massespannung liegt. Die Sammelschiene kann diesen Wert jedoch wegen der vorhandenen Streukapazitäten nicht sofort annehmen. Der Abfall auf die Spannung null vollzieht sich vielmehr eher allmählich.

Wenn die Spannung an der Sammelschiene abfällt, nimmt auch die durch den leitenden Transistor 38 dem Ausgang 46 und den Eingangsstellen 30 zugeführte Spannung entsprechend ab.

Der Abfall der Spannung am Eingang 30 strebt, den Transistor zu sperren und den Transistor 24 aufzusteuern.

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Zur gleichen Zeit läßt der leitende Transistor 34 das Potential am Ausgang 32 und am Eingang 44 gegen die Spannung +V, das Potential der Datenleitung 16, ansteigen. Dieser Spannungsanstieg strebt den Transistor 38 zu sperren und den Transistor 40 aufzusteuern. Dies verringert das Potential am Ausgang 46 weiter und steuert den Transistor 26 weiter in den Sperrzustand und Transistor 24 in den leitenden Zustand aus. Diese Eückkopplungswirkung setzt sich solange fort, bis die Spannungsbedingungen an der Speicherzelle so sind, daß der begrenzte Strom, der durch die Transistoren 34 und 48 fließt, dazu führt, daß die Speicherzelle ihren Zustand ändert.

Zu diesem Zeitpunkt wird für die Speicherzelle automatisch die volle Spannung durch den Transistor 14 wiederhergestellt, der die auf der Datenleitung 16 liegende Spannung +V auf die Sammelschiene 22 koppelt. Wie bereits erwähnt, ist die relative Impedanz des Transistors 14 unter dynamischen Bedingungen,

den d.h. während eines Stromflusses über einen Transistor 14» einen leitenden Transistor der Speicherzelle und einen der Transistoren 48 oder 34 enthaltenden Stromweg so groß, daß der Transistor 14 die Sammelschiene 22 nicht auf die Spannung +V bringen kann. (Die Impedanz des Transistors 14 und des Transistors 18 ist eine Punktion der mechanischen Abmessungen dieser Bauelemente.Eine große Impedanz kann dadurch erreicht werden, daß man den Transistoren 14 und 18 bei der Herstellung ein Längen/Breiten-Verhältnis gibt, das größer ist als das der vier Inverter-Transistoren und der Transistoren 34 und 48.) Sobald jedoch die Speicherzelle ihren Zustand geändert hat, so daß kein Strom mehr durch die Speicherzelle und einen der Transistoren 48 oder 34 fließt, wird die Impedanz der Strecke von der Sammelschiene 22 nach Masse sehr groß, und zwar sehr viel größer als die der leitungsstrecke des Transistors 14· Dieser Transistor 14 bringt die Sammelschiene dann also auf das Potential +V der Datenleitung 16.

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Die Wiederherstellung der vollen Versorgungsspannung sofort nach Abschluß der Einschreiboperation ist ein wichtiges Merkmal der Erfindung. Die Spannung wird automatisch wiederhergestellt, sobald die Information in der Speicherzelle gespeichert ist, auch wenn der Schreibbefehl noch an der Klemme 13 vorhanden ist. Die Speicherzelle erhält Spannung, auch wenn die Sammelschiene 22 noch von der an der Klemme 12 liegenden Spannung entkoppelt sein sollte. Hierdurch entfallen kritische Zeitbeschränkungen hinsichtlich des Schreibbefehls. Die einzige Beschränkung liegt darin, daß das Schreibsignal so lang sein muß, daß eine Schreiboperation stattfinden kann. Eine Verlängerung des Impulses über diesen Mindestwert hinaus kann dagegen die Rückkehr der Speicher zelle in den normalen statischen Zustand nicht stören.

Die oben beschriebenen Maßnahmen können einen kleineren G-e s amtle i s tungs ve rbrauch für die Zelle ergeben. Die Zelle nimmt leistung nur während der Periode auf, in der sich ihr Zustand ändert. Bei gewissen bekannten Schaltungen, in denen die Versorgungsspannung der Speicherzelle für eine Schreiboperation herabsetzen, werden aber Einrichtungen verwendet, die Leistung verbrauchen, während die Speicherzellenspannung herabgesetzt ist. Bei derartigen Schaltungen ist es jedoch unbedingt notwendig, daß der ursprüngliche Spannungszustand der Speicherzelle sobald als möglich nach Beendigung des Schreibzyklus wiederhergestellt wird. Dieses Erfordernis ist bei denSchaltungen nach der vorliegenden Erfindung jedoch nicht vorhanden.

Wenn ein Signal entsprechend einer binären Eins gespeichert werden soll, arbeitet die Schaltung nach 3?ig. 1 ähnlich wie es oben erläutert wurde, jedoch mit der Ausnahme, daß der Transistor 14 nun gesperrt ist und der Transistor 18 die Punktion übernimmt, die Sammelschiene 22 mit dem Potential der Datenleitung zu koppeln.

Die Verwendung des oben beschriebenen bevorzugten Ausführungsbeispiels einer Speicherzellenschaltung in einer Speicheranordnung ist in Fig. 2 dargestellt, wobei in den Pig. 1 und 2

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gemeinsam vorhandene Elemente mit den gleichen Bezugszeichen versehen worden sind. Der Transistor 10 stellt eine elektrische Verbindung über die Klemme 12 zu einer (nicht gezeigten) Spannungsquelle her. Die Gate-Elektroden der Transistoren 14 und 18 sind jeweils mit den Datenleitungen 20 bzw. 16 verbunden. Die Datenleitung 16 ist weiter über die Drain-Source-Strecke des Transistors 14 mit einer Systemsammelschiene 70 verbunden, die außerdem über die Drain-Source-Strecke des Transistors 18 an die Datenleitung 20 angeschlossen ist. Die Schaltungen 100, 110, ..., IT enthalten jeweils eine Speicherzelle mit sechs Transistoren für eine Gesamtzahl von IT Speicherzellen. Jede Speicherzelle ist identisch mit dem innerhalb der gestrichelten Linien gezeigten Schaltungsteil der Pig. 1. Zusätzlich ist jede der N Speicherzellen mit der Sammelschiene und den Datenleitungen auf die ία !ig. 1 gezeigte Weise verbunden. Die Ef Speicherzellen sind jeweils auch an eine (nicht gezeigte) Quelle für Adreßbefehle angeschlossen. Diese Befehle werden jeder Speicherzelle über einen Schaltungspunkt, der in !ig. 1 der Klemme 36 entspricht, zugeführt.

Die Schaltung nach !ig. 2 stellt eine Speicheranordnung dar, die Spalten mit N Speicherzellen enthält. Ein der Klemme 13 zugeführter Schreibbefehl koppelt die Energieversorgung von allen Speicherzellen der Anordnung ab. Die Systemsammeischiene 70 hat eine ähnliche !unktion wie die Sammelschiene 22 in !ig. 1, nur mit dem Unterschied, daß die Sammelschiene 70 allen N Speicherzellen gemeinsam dient. Wenn eine Information in eine spezielle Speicherzelle eingeschrieben werden soll, wird diese Speicherzelle adressiert. Zu diesem Zweck wird ein Schreibbefehl an die Klemme 13 angelegt, so daß alle Speicherzellen in der Spaltenanordnung von der Energieversorgungs-Sammelschiene abgekoppelt werden. Die auf den Datenleitungen enthaltene Information wird jetzt nur in die adressierte Speicherzelle übertragen. Die (U-I) verbleibenden, normalerweise

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unkippbaren Speicherzellen bleiben in dem Zustand, den sie vor dem Beginn der Schreiboperation angenommen hatten.

Bei einer Speicheranordnung mit M Spalten würde die Schaltung nach Pig. 2 M mal verwendet, und zwar einmal für 3*ede Spalte der Speicheranordnung.

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Claims (3)

1. 260971 A

   Patentansprüche

   Speicherzellenanordnung mit einer Speicherzelle, die zwischen eine Versorgungsspannungs-Sammelsehiene und einem Punkt eines Bezugspotentials geschaltet ist, einen ersten und einen zweiten stabilen Zustand anzunehmen vermag und zumindest einen Eingang hat, wobei die Zelle im ersten stabilen Zustand eine relativ niedrige Impedanz zwischen der Sammelschiene und dem Eingang und im zweiten stabilen Zustand eine relativ hohe Impedanz zwischen derSammelschiene und dem Eingang aufweist; ferner mit einer ersten Schalteinrichtung, die zwischen den Eingang der Speicherzelle und eine Einrichtung zum Anlegen einer Eingangsspannung geschaltet ist, wobei die Impedanz der Schalteinrichtung im Einschaltzustand größer ist als die niedrige und kleiner als die hohe Impedanz der Speicherzelle; weiterhin einer zweiten Schalteinrichtung, die zwischen die Yersorgungsspannungs-Sammelschiene und einen Punkt für die Zufuhr einer Betriebsspannung geschaltet ist, und mit einer Schreibanordnung zum Speichern von Information in der Speicherzelle, die eine Anordnung zum Schließen der ersten Schalteinrichtung und zum Offnen der zweiten Schalteinrichtung enthält, wobei die Spannung an der Sammelschiene zum Bezugspotentialwert hin abfällt und die Speicherzelle sich dann schalten läßt, wenn die Spannung auf einen bestimmten Viert abgefallen ist, dadurch gekennzeichnet , daß eine von der zweiten Schalteinrichtung (10) unabhängige zusätzliche Einrichtung (14, 18, 16, 20) vorgesehen ist, die nach einem Schalten der Speicherzelle während einer Schreiboperation automatisch eine Spannung vorgegebenen Werts an die Versorgungsspannungs-Sammelschiene (22) anlegt und zwischen'der Sammelschiene und einem Punkt (16, 20) vorgegebenen Potentials (+V) einen Stromweg herstellt, der eine Impedanz hat, die viel größer ist, als die Impedanz der ersten Schalteinrichtung (34) im Einschaltzustand und eine viel kleinere als die statische Impedanz der Speicherzelle zwischen der Sammelschiene und dem Bezugspotentialpunkt (Masse)

   fi η 9 R 3 q / η ι ? a

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   ■ - 12 -
2. 2. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zusätzliche Einrichtung (14, 18, 16, 20) einen Transistor (14 oder 18) enthält, dessen Leitungsstrecke zwischen die Sammelschiene (22) und einen Punkt (16, 20) gegebenen Potentials geschaltet ist.
3. 3. Speicherzellenanordnung nach Anspruch 1, d a d u r ch gekennzeichnet, daß die zusätzliche Einrichtung (14, 18, 16, 20) eine erste und eine zweite Ziffernleitung (16, 20), auf denen während einer Schreiboperation komplementäre binäre Signale auftreten, einen ersten Transistor (14) mit einer zwischen die Sammelschiene (22) und die erste Ziffemleitung (16) geschaltetenleitungsstrecke und einer mit der zweiten Ziffernleitung (20) verbundenen Steuerelektrode, und einen zweiten Transistor (18) mit einer zwischen die Sammelschiene (22) und die zweite Ziffernleitung (20) geschalteten leitungsstrecke und einer mit der ersten Ziffernleitung (16) verbundenen Steuerelektrode enthält.

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