DE2560453C2

DE2560453C2 - Peripheriekopplungsadapter zur Steuerung der Übertragung von Informationen

Info

Publication number: DE2560453C2
Application number: DE2560453A
Authority: DE
Inventors: Thomas Harold Bennett; Earl Fred Scottsdale Ariz. Carlow; Edward Clare Apache Junction Ariz. Hepworth; Wilbur Lois Norristown Pa. Mathys; William David Mensch Jun.; Rodney Harry Orgill; Charles Ingraham Peddle; Michael Frederick Phoenix Ariz. Wiles
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1974-10-30
Filing date: 1975-05-22
Publication date: 1987-01-02
Also published as: US4086627A; DE2522748A1; JPS5615015B2; US4087855A; DE2560474C2; DE2522748C2; GB1505535A; JPS5162636A

Description

Die Erfindung betrifft einen Peripheriekopplungsadapter zur Steuerung der Übertragung von Informationen zwischen peripheren Einheiten und einer Datensammelleitung, wie er im Oberbegriff des Patentanspruchs beschrieben ist.
Aus der US-PS 37 10 324 ist ein Datenverarbeitungssystem bekannt, bei welchem ein Zentralprozessor, ein Speicher und eine Vielzahl von peripheren Einheiten an einer gemeinsamen bidirektionalen Datensammelleitung angeschlossen sind. Jedes Signal auf der Datensammelleitung liegt an allen Einheiten des Datenverarbeitungssystems an. Sowohl der Zentralprozessor als auch die peripheren Einheiten können Daten, Adressen und verschiedene Steuersignale über die Datensammelleitung sowohl senden als auch empfangen. Weitere periphere Einheiten, die über periphere Datenleitungen und über einen Peripheriekopplungsadapter zur Anpassung an unterschiedliche Übertragungsbedingungen an der Datensammelleitung angeschlossen sind, sind bei diesem bekannten Datenverarbeitungssystem nicht vorhanden.
Der Erfindung liegt die Aufgabe zugrunde, einen Peripheriekopplungsadapter der eingangs genannten Art anzugeben, mit welchem die Kapazität der Datenübertragung über die peripheren Datenleitungen verbessert wird.
Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Patentanspruchs gelöst.
Gemäß der Erfindung ist der Vorteil erreichbar, daß eine dynamische Anschaltung von peripheren Einrichtungen an den Zentralprozessor ermöglicht wird, so daß zu einer bestimmten Zeit beispielsweise über eine bestimmte Leitung eine Steuerinformation empfangen werden kann und im nächsten Moment über diese Leitung eine Steuerinformation ausgesandt werden kann. Dadurch ist auch eine Einsparung von Steuerleitungen möglich. Eine gerätetechnische Einrichtung mit welcher der Erfindungsgegenstand verwirklicht werden kann, zeichnet sich durch kompakten und entsprechend preiswerten Aufbau aus.
Es wird gemäß der Erfindung auch möglich, einen Steuerregisterinhalt zu ändern, während eine periphere Steuereinrichtung gerade mit einer oder mit mehreren peripheren Einrichtungen in einem Informationsaustausch steht.
Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt
Fig. 1A ein Blockdiagramm eines verallgemeinerten Steuersystems mit einem gemeinsamen Datenübertragungsweg,
Fig. 1B ein Blockdiagramm eines Systems mit einer Mikrozentraleinheit,
Fig. 2 ein Teilblockdiagramm eines Systems mit einer Mikrozentraleinheit, welches die Steuerregister-Organisation des Systems veranschaulicht,
Fig. 3 ein Teilblockdiagramm eines Systems mit einer Mikrozentraleinheit, welches die Organisation einer Unterbrechung und Rückstellung/Reaktivierung veranschaulicht,
Fig. 4 ein Blockdiagramm eines Peripheriekopplungsadapters und
Fig. 5 eine Minimalkonfiguration für ein System mit einer Mikrozentraleinheit.
Das Mikrozentraleinheiten-System gemäß Fig. 1A, welches auch als Mikroprozessorsystem bezeichnet wird, stellt einen speziellen Fall aus der allgemeinen Klasse von Datenverarbeitungssystemen mit einem gespeicherten Programm dar, welche als Datensteuersysteme zu bezeichnen sind. Die Fig. 1A zeigt eine mögliche Ausführungsform eines solchen Datensteuersystems. Das Steuersystem 1 A besteht aus einer Gruppe von Datensteuereinheiten 3 A, 4 A, 5 A, 13 A, 14 A und 15 A, von denen jede mit einem gemeinsamen Datenübertragungsweg 9 A gekoppelt ist, und zwar jeweils über einem in zwei Richtungen arbeitenden Datenkoppler 6 A, 7 A, 8 A, 10 A, 11 A und 12 A. In einem Steuersystem dieser Art wird die Systemauslegung dadurch optimiert, daß die Funktionen jeder Steuereinheit festgelegt und die einzelnen Steuereinheiten miteinander über den gemeinsamen Datenweg derart verbunden werden, daß der gesamte Bereich der Datenverarbeitung, welcher vom gesamten Steuersystem auszuführen ist, in wirksamer Weise in einzelne Gruppen von Aufgaben unterteilt wird, die von jeder der Steuereinheiten übernommen werden sollen, aus welchen das Gesamtsystem aufgebaut ist. In einem typischen Steuersystem sind einige der Steuerschaltungen derart ausgebildet, daß sie betrieblich mit einer Gruppe von Datenquellen und Datenbestimmungspunkten 2 A verbunden sind. Somit ist zusätzlich zu der oben bereits genannten Kopplung mit dem gemeinsamen Datenübertragungsweg in zwei Richtungen die Steuereinheit 13 A an einen in zwei Richtungen ar -beitenden Datenübertragungsweg 16 A angeschlossen, der seinerseits mit einer peripheren Einheit 20 A verbunden ist. Ein in zwei Richtungen arbeitender Datenübertragungsweg wird nachfolgend auch kurz als Zweirichtungs-Datenübertragungsweg bezeichnet. Die Steuereinheit 14 A ist mit einem Zweirichtungs-Datenübertragungsweg 17 A gekoppelt, der seinerseits mit einer peripheren Einheit 21 A verbunden ist, und die Steuereinheit 15 A ist mit einem Zweirichtungs-Datenübertragungsweg 18 A gekoppelt, der seinerseits mit einer peripheren Einheit 22 A verbunden ist.
Die Fig. 1B zeigt ein System mit einer Mikrozentraleinheit bzw. ein Mikroprozessor-System, welches mit 1 B bezeichnet ist und eine spezielle Ausführungsform eines digitalen Datenverarbeitungssystems mit gespeichertem Programm darstellt, wobei diese Anordnung zu der allgemeinen Kategorie von Datensteuersystemen gehört.
Wie bei der Ausführungsform gemäß Fig. 1A ist das System um einen gemeinsamen Datenübertragungsweg herum organisiert, d. h., im vorliegenden Fall um den gemeinsamen Adressen- und Datenübertragungsweg 13 B herum. Der Mikroprozessor-Baustein 3 B ist mit einem Zweirichtungs-Koppler 8 B gekoppelt, der mit dem gemeinsamen Datenübertragungsweg 13 B verbunden ist. Der Mikroprozessor-Baustein erfüllt in diesem System die Funktion einer "Hauptsteuereinheit", da er gespeicherte Programmbefehle ausführt und Daten sowie Steuersignale sowohl überträgt als auch empfängt, welche dazu benötigt werden, sämtliche Funktionen des Mikroprozessor-Systems auszuführen. Der Baustein 4 B des Random-Speichers, d. h. eines Speichers, bei dem die statistische Erwartung für die Zugriffszeit eines bestimmten Zugriffs unabhängig von jedem vorhergehenden Zugriff ist, ist über einen Zweirichtungs-Koppler 9 B mit dem gemeinsamen Datenübertragungsweg 13 B gekoppelt, um eine vorübergehende Datenspeicherung für das System zu schaffen. In ähnlicher Weise ist der Baustein 5 B für einen Festspeicher, d. h. für einen Speicher, aus welchem betriebsmäßig nur gelesen werden kann, mit dem gemeinsamen Datenübertragungsweg 13 B gekoppelt, und zwar über einen Zweirichtungs-Koppler 10 B, um eine permanente Datenspeicherung für das System zu ermöglichen. Der Programmzeitsteuer-Baustein 6 B ist über einen Zweirichtungs- Koppler 11 B mit dem gemeinsamen Datenübertragungsweg 13 B gekoppelt. Dieser Modul spricht auf Anforderungen von dem Mikroprozessor-Baustein 3 B an, um Zeitsteuersignale langer Dauer zu erzeugen, und liefert Signale zurück an den Mikroprozessor- Baustein 3 B, wenn die entstrechende Zeitperiode abgelaufen ist. Dieses Delegieren von Datenverarbeitungserfordernissen zur Erzeugung von Zeitsteuersignalen über eine ausgedehnte Zeitspanne befreit den Mikroprozessor-Baustein davon, diese Aufgabe zu übernehmen, so daß er während der Zeitsteuersignalerzeugung für andere Aufgaben frei ist.
Für bestimmte komplizierte Datenverarbeitungsaufgaben oder für Hochgeschwindigkeits-Datenverarbeitungsaufgaben kann die Leistungsfähigkeit des Mikroprozessor-Systems dadurch verbessert werden, daß ein oder mehrere zusätzliche Mikroprozessor-Bausteine an den gemeinsamen Datenübertragungsweg angeschlossen werden. Somit ist der Mikroprozessor-Baustein 7 B über den Zweirichtungskoppler 12 B an den gemeinsamen Datenübertragungsweg 13 B angeschlossen. Diese Verbindung lie -fert ein weiteres Beispiel der Art und Weise, in welcher Steuerbausteine mit verschiedener Datenverarbeitungsleistungsfähigkeit an einen gemeinsamen Datenübertragungsweg angeschlossen werden können, um ein Datenverarbeitungssystem zu bilden, welches allen Datenverarbeitungserfordernissen gerecht wird.
In einem typischen Mikroprozessor-System besteht die Hauptdatenverarbeitungsaufgabe darin, für einen ordnungsgemäßen zeitlichen Ablauf von Daten- und Steuersignalen zwischen einer Datenquelle und einem Datenbestimmungspunkt 2 B zu sorgen. Es entspricht einer typischen Anordnung, daß bei einer Verbindung dieser Datenquellen mit den Datenbestimmungspunkten die Daten verarbeitet und die Signalpegel umgesetzt werden müssen, um die Daten in Formen zu bringen, welche mit den Verbindungs- und mit den Signalpegeln kompatibel sind, welche für eine Übertragung auf dem gemeinsamen Datenübertragungsweg 13 B geeignet sind. Eine spezielle Kategorie von Bausteinen, die allgemein als Kopplungsadapter-Bausteine bezeichnet werden können, werden für diese Funktion verwendet. Somit weist das Mikroprozessor-System 1 B einen Peripheriekopplungsadapter-Baustein 19 B auf, welcher über einen Zweirichtungs-Koppler 14 B mit dem gemeinsamen Datenübertragungsweg 13 B gekoppelt ist und weiterhin mit einem Zweirichtungs-Peripherie- Datenübertragungsweg 24 B verbunden ist. Dieser Zweirichtungs- Peripherieweg ist dann mit einer bestimmten Datenquelle und mit einer Datenbestimmungseinrichtung verbunden, in diesem Falle mit einer Tastatur 29 B. In ähnlicher Weise ist der Peripheriekopplungsadapter-Baustein 20 B mit dem gemeinsamen Datenübertragungsweg 13 B über einen Zweirichtungs-Koppler 15 B verbunden und weiterhin mit dem Peripheriedatenweg 25 B gekoppelt, der seinerseits mit der Kathodenstrahlröhre 30 B verbunden ist. Der Peripheriekoppleradapter-Baustein ist in spezieller Weise derart ausgebildet, daß damit eine große Vielfalt von peripheren Einheiten mit dem gemeinsamen Datenübertragungsweg des Mikroprozessor-Systems verbunden werden können, wie es nachfolgend im einzelnen näher diskutiert wird.
Eine ähnliche Anpassungsfunktion kann mit dem für asynchrone Verbindungen dienenden Kopplungsadapter-Baustein gemäß Fig. 1B ausgeführt werden. Der Asynchron-Kopplungsadapter-Baustein wurde speziell so ausgelegt, daß er die speziellen Datenverarbeitungserfordernisse von Asynchron-Datenkanälen mit geringer Geschwindigkeit erfüllen kann. Die spezielle Ausführungsform gemäß Fig. 1B zeigt zwei Beispiele, bei welchen der Asynchron-Kopplungsadapter-Baustein 21 B über einen Zweirichtungs- Koppler 16 B mit dem gemeinsamen Datenübertragungsweg 13 B gekoppelt ist und weiterhin mit einem Modulator-Demodulator-Baustein 31 B für geringe Geschwindigkeiten über den Zweirichtungs-Datenübertragungsweg 26 B für periphere Einheiten verbunden ist. Dieser Modem 31 B (Modem = Modulator-Demodulator) für geringe Geschwindigkeiten ist an einen asynchronen Datenkanal 34 B ange -schlossen. In ähnlicher Weise ist der Asynchron-Kopplungsadapter-Baustein 23 B mit dem gemeinsamen Datenübertragungsweg 13 B über einen Zweirichtungs-Koppler 18 B verbunden und weiterhin mit dem Peripherieweg 28 B. Dieser Peripherieweg 28 B ist mit einer speziellen Asynchron-Datenquelle verbunden und weiterhin mit einer bestimmten Datenbestimmungseinrichtung, nämlich mit einem Fernschreiber 33 B.
Die Fig. 2 zeigt eine weitere Ausführungsform eines Mikroprozessor-Systems, bei welchem die besondere Bedeutung auf der Steuerung des Steuerregisters liegt, und zwar zur Anpassung an eine große Vielfalt von peripheren Einheiten, um die elektrischen Erfordernisse des gemeinsamen Datenübertragungsweges zu erfüllen. Der Mikroprozessor-Baustein 1 C ist mit dem gemeinsamen Systemweg 2 C gekoppelt, welcher diejenige Einrichtung darstellt, die zur Datenübertragung in zwei Richtungen zwischen allen anderen Bausteinen im System dient. Somit ist der Random-Speicher 3 C über den Datenkoppler 4 C mit dem gemeinsamen Datenübertragungsweg 2 C gekoppelt. Der Festspeicher 5 C ist mit dem gemeinsamen Datenübertragungsweg 2 C über den Koppler 6 C verbunden, und der programmierte Zeitsteuermodul 7 C ist mit dem gemeinsamen Datenübertragungsweg 2 C über den Datenkoppler 8 C verbunden. Weiterhin ist der gemeinsame Datenübertragungsweg 2 C mit einer Gruppe von Kopplungsadapter-Bausteinen verbunden. Der gemeinsame Datenübertragungsweg 2 C ist mit einem ersten Kopplungsadapter-Baustein 10 C über einen Zweirichtungs-Koppler 9 C verbunden, ein zweiter Kopplungsadapter-Baustein 23 C ist über den Zweirichtungs-Datenkoppler 22 C angeschlossen, und ein Kopplungsadapter-Baustein 27 C ist über einen Zweirichtungs-Koppler 26 C angeschlossen.
Der Zweirichtungs-Datenübertragungsweg 9 C ist innerhalb des Kopplungsadapter-Bausteins 10 C mit der Eingangslogikschaltung 11 C verbunden, die ihrerseits über einen Datenübertragungsweg 12 C mit einer Steuerlogikschaltung 13 C verbunden ist. Die Steuerlogikschaltung 13 C ist mit dem Datenübertragungsweg 14 C verbunden, welcher mit der Ausgangslogik 15 C und mit dem Datenübertragungsweg 16 C gekoppelt ist, der seinerseits mit dem Steuerregister 17 C verbunden ist. Die Ausgangslogik 15 C ist derart ausgebildet, daß sie an verschiedene Kombinationen von peripheren Einheiten anschließbar ist, in diesem Falle an die periphere Einheit 19 C über den peripheren Datenweg 18 C und an die periphere Einheit 20 C über den peripheren Datenweg 21 C. Die Funktion des Steuerregisters 17 C besteht darin, die sequentiellen und die kombinatorischen Logikfunktionen der Steuerlogikschaltung 13 C in der Weise zu modifizieren, wie es durch die Steuerworte vorgegeben ist, welche während geeigneter Zeiten in der Datenverarbeitungsfolge von dem Mikroprozessor-Baustein 1 C übertragen werden. Diese Funktion des Steuerregisters 17 C ermöglicht die Erfüllung von wechselnden Anforderungen der peripheren Einheiten wie der peripheren Einheit 19 C und der peripheren Einheit 20 C, welche den Erfordernissen des gemeinsamen Datenübertragungsweges 2 C des Systems anzupassen sind.
Dieselbe Art der Steuerregister-Organisation liegt bei den anderen Kopplungsadapter-Bausteinen des Systems vor, beispielsweise bei dem zweiten Kopplungsadapter-Baustein 23 C, welcher mit dem gemeinsamen Datenübertragungsweg 2 C über den Zweirichtungs-Datenkoppler 22 C verbunden ist und mit der peripheren Einheit 25 C über den Zweirichtungs-Peripherieweg 24 C, und weiterhin bei dem Kopplungsadapter-Baustein 27 C, welcher mit dem gemeinsamen Datenübertragungsweg 2 C über den Zweirichtungskoppler 26 C verbunden ist und mit den drei peripheren Einheiten 31 C, 32 C und 33 C, und zwar jeweils über die Zweirichtungs-Peripheriewege 28 C, 29 C und 30 C.
Die Fig. 3 zeigt eine Teildarstellung eines Mikroprozessorsystems, um den Aufbau zu erläutern, welcher im Hinblick auf eine maskierbare Unterbrechung, eine nicht-maskierbare Unterbrechung und eine Hauptrükstellung/Reaktivierung des Mikroprozessors bzw. der Mikrozentraleinheit vorhanden ist. In der Fig. 3 sind im Hinblick auf eine entsprechende Klarheit die Datenübertragungswege und die Adressenübertragungswege nicht dargestellt. Der Mikroprozessor-Baustein 1 D hat als einen Eingang einen gemeinsamen Unterbrechungs-Anforderungsleiter 14 D, welcher mit dem anderen dargestellten Baustein verbunden ist. Somit ist der Leiter 14 D mit 15 D, 24D, 32 D und 40 D gekoppelt, welche jeweils als Rückstelleingang des ersten Kopplungsadapter-Bausteins 17 D, des zweiten Kopplungsadapter- Bausteins 26 D, des N'ten (wobei N eine ganze Zahl ist) Kopplungsadapter-Bausteins 34 D und des Programmzeitsteuermoduls 42 Ddienen. Der Mikroprozessor-Baustein 1 D hat auch einen Ein -gangsleiter 10 D, welcher mit der nicht-maskierbaren Unterbrechungsschaltung 10 D&min; verbunden ist. Die Energieversorgung 3 D für das Mikroprozessor-System liefert Energie an den Mikroprozessor-Baustein über den Leiter 2 D, welcher auch an eine Energieausfall-Ermittlungsschaltung 4 D angeschlossen ist. Die Energieausfall-Ermittlungsschaltung 4 D ist auch mit dem Leiter 13 D verbunden, welcher ein Rückstelleingangsleiter für den Mikroprozessor-Baustein 1 D ist, weiterhin mit dem ersten Kopplungsadapter-Baustein 17 D über den Leiter 16 D, über einen zweiten Kopplungsadapter-Baustein 26 D über einen Leiter 25 D, mit dem N'ten Kopplungsadapter-Baustein 34 D über einen Leiter 33 D und mit dem Programmzeitsteuermodul 42 D über einen Leiter 41 D.
Innerhalb des Mikroprozessor-Bausteins 1 D ist der gemeinsame Unterbrechungs-Anforderungsleiter 14 D mit der Unterbrechungs- Maskenschaltung 12 D verbunden. Diese Unterbrechungs-Maskenschaltung arbeitet unter Programmsteuerung derart, daß eine Unterbrechungsanforderung von einer beliebigen peripheren Einheit des Systems abgewiesen wird, wenn der Mikroprozessor Aufgaben mit höherer Priorität ausführt. Die Unterbrechungs- Maskenschaltung ist mit der Unterbrechungs-Logikschaltung über den internen Datenweg 11 D verbunden. Wenn somit die Unterbrechungsmaske gesetzt wird, kann der gemeinsame Unterbrechungs- Anforderungsleiter 14 D dann die angeforderten Signale auf dem Datenübertragungsweg 11 D nicht dazu veranlassen, innerhalb der Unterbrechungslogik 7 D eine Unterbrechungsfolge auszulösen. Die Unterbrechungslogik 7 D ist auch mit dem nicht maskierbaren Unterbrechungsleiter 10 D gekoppelt. Dieser Leiter dient dazu, eine Klasse von Unterbrechungen mit höherer Priorität zu liefern, auf welche der Mikroprozessor unverzüglich ant -worten muß, und zwar unabhängig von der Datenverarbeitungsfolge, die gerade abläuft. Somit muß diese Klasse von Unterbrechungen nicht maskiert werden, d. h. es müssen nicht-maskierbare Unterbrechungen sein. Die Unterbrechungslogik 7 D ist auch mit dem internen Datenübertragungsweg 8 D gekoppelt, welcher mit der Aktivierungslogik 9 D verbunden ist. Die Aktivierungslogik 9 D ist mit dem Rückstell-Leiter 13 D verbunden. Die Funktion von 13 D besteht darin, dem Mikroprozessor-System zu signalisieren, daß von der Leistungsausfall-Ermittlungsschaltung 4 D ein Leistungsausfall erkannt wurde, so daß alle größeren Systemelemente in einen unschädlichen Zustand zu versetzen sind, in welchem keine fehlerhafte Datenbehandlung innerhalb der Bausteine des Systems oder eine falsche Datenübertragung an die peripheren Einheiten erfolgen kann, welche durch das System gesteuert werden. Wenn der Rückstell-Leiter in Reaktion auf die Ermittlung eines Energieausfalls seinen aktiven Pegel ändert, bewirkt die Kopplung des Rückstell-Leiters 13 D mit der Aktivierungslogik 9 D eine Folge von Aktivierungssignalen, die erzeugt werden und über den internen Datenübertragungsweg 8 D der Unterbrechungslogik 7 D zugeführt werden. Die Unterbrechungslogik 7 D veranlaßt daraufhin den Mikroprozessor- Baustein, die entsprechenden Befehle auszuführen, welche dazu erforderlich sind, um den unschädlichen Zustand über den internen Datenübertragungsweg 6 D herbeizuführen, welcher mit dem Befehlsregister 5 D des Mikroprozessor-Bausteins verbunden ist.
Die Kopplungsadapter-Bausteine dieses Systems haben auch Steuerleiter, welche mit den peripheren Einheiten verbunden sind, die jeweils bedient werden. So ist der erste Kopplungsadapter-Baustein 17 D mit einem Steuerleiter 18 D verbunden, der als Eingang zu der peripheren Einheit 20 D dient, und mit einem Eingangssteuerleiter 19 D, welcher mit derselben peripheren Einheit 20 D verbunden ist. In ähnlicher Weise ist der erste Kopplungsadapter-Baustein 17 D mit einem Ausgangssteuerleiter 21 D verbunden, der seinerseits mit einer weiteren peripheren Einheit 23 D verbunden ist, und mit einem Eingangssteuerleiter 21, welcher mit derselben peripheren Einheit verbunden ist. Der zweite Kopplungsadapter 26 D hat eine andere Anordnung von Steuerverbindungen zu der peripheren Einheit, die er bedient, wobei er mit den drei Ausgangssteuerleitern 27 D, 28 D und 30 D verbunden ist, welche alle mit der peripheren Einheit 31 D verbunden sind. Der zweite Kopplungsadapter-Baustein 26 D ist auch mit einem Eingangssteuerleiter 29 D verbunden, welcher seinerseits mit der peripheren Einheit 31 D verbunden ist. Der N'te Kopplungsadapter-Baustein 34 D zeigt noch eine andere Anordnung der Steuerleiterverbindungen zu der peripheren Einheit, welche er bedient, wobei er mit drei Eingangssteuerleitern 35 D, 36 D und 38 D sowie mit einem Ausgangssteuerleiter 37 D verbunden ist, die alle mit der N'ten peripheren Einheit 39 D verbunden sind. Die unterschiedlichen Anordnungen der Steuereingänge und -ausgänge, welche für die Kopplungsadapter-Bausteine gemäß Fig. 3 dargestellt sind, veranschaulichen die Tatsache, daß durch die Verwendung von Steuerregistern innerhalb der Kopplungsadapter-Bausteine die Möglichkeit geschaffen wird, daß die Steuerleitungen zu den peripheren Einheiten als Eingänge oder als Ausgänge definiert werden können, und zwar programmgesteuert.
Die Fig. 4 stellt ein Blockdiagramm einer peripheren Koppleradapterschaltung dar, welche die Hauptfunktionselemente zeigt, die dazu dienen, periphere Einheiten des Mikroprozessor-Systems anzupassen und zu steuern. Die acht Leiter D 0-D 7 des Mikroprozessor-Datenübertragungsweges sind mit der Datenweg-Pufferschaltung 31 verbunden, die ihrerseits mit dem Datenweg-Eingangsregister 61 über den internen Datenübertragungsweg 61&min; und mit dem Ausgangsdatenübertragungsweg A 1 verbunden ist. Daten und Steuerworte von dem Mikroprozessor-Datenübertragungsweg werden über die Datenweg-Pufferschaltung 31 übertragen und in dem Datenweg-Eingangsregister 61 gespeichert, und zwar zur Übertragung zu den anderen Registern des Peripheriekopplungsadapter-Bausteins. Diese Übertragung erfolgt über den Eingangsdatenweg 71, welcher mit dem Datenweg-Eingangsregister 61 gekoppelt ist und mit dem A-Steuerregister 21, mit dem A -Ausgangsregister 141&min;m mit dem B-Ausgangsregister 101, mit dem A -Datenrichtungsregister 41, mit dem B-Datenrichtungsregister 191 und mit dem B-Steuerregister 171. Der Ausgangsteil des Peripherie- Kopplungsadapter-Bausteins ist in zwei Abschnitte unterteilt, nämlich in die A-Seite und in die B-Seite. Somit sind die acht Leiter PA 0-PA 7 des Zweirichtungs-Peripherie-Datenweges A mit der Peripherie-Kopplungsschaltung A 91 gekoppelt, und die acht Leiter PB 0-PB 7 des Zweirichtungs-Peripherie- Datenweges B sind mit der Peripherie-Kopplungsschaltung B, 111 verbunden. Die Peripherie-Kopplungsschaltungen sind beide mit dem Ausgangsdatenweg 81 verbunden, welcher mit dem A-Steuerregister 21, mit dem A -Datenrichtungsregister 41, mit der Datenweg-Pufferschaltung 31, mit dem B-Steuerregister 171 und mit dem B-Datenrichtungsregister 191 verbunden ist. Die Anschlüsse des Ausgangsdatenweges 81 ermöglichen es, daß Daten, welche von den peripheren Einheiten empfangen wurden, von den peripheren Kopplungsschaltungen an die verschiedenen Register des Peripherie- Kopplungsadapter-Bausteins und schließlich über die Datenweg-Pufferschaltung 31 zu dem Mikroprozessor-Baustein des Mikroprozessor-Systems übertragen werden.
Der Peripherie-Kopplungsadapter-Baustein enthält auch interne Status-Steuerschaltungen, welche in der Weise arbeiten, daß sie Steuersignale von dem Mikroprozessor-Baustein empfangen und auch dorthin übertragen, wobei die Übertragung auch zu der Peripherie-Einrichtung erfolgt und wobei Unterbrechungs- Anforderungssignale von der peripheren Einrichtung an den Mikroprozessor-Baustein weitergeleitet werden. Die A -Steuerschaltung 11 für den internen Status ist mit der peripheren Einheit über Steuerleiter CA 1 und CA 2 verbunden und ist weiterhin mit dem Mikroprozessor-Baustein über den Unterbrechungs- Anforderungsleiter &udf53;lu,4,,100,5,1&udf54;°KIRQA°k&udf53;lu&udf54; verbunden. In ähnlicher Weise ist die B-Steuerschaltung 201 für den internen Status mit der peripheren Einheit über Steuerleiter CB 1 und CB 2 und außerdem mit dem Mikroprozessor-Baustein über den Unterbrechungs Anforderungsleiter &udf53;lu,4,,100,5,1&udf54;°KIRQB°k&udf53;lu&udf54; verbunden.
Der Peripherie-Kopplungsadapter-Baustein enthält auch eine Steuerschaltung 121 für die Chipauswahl bzw. Bausteinaus -wahl und die Lese/Schreib-Funktion, welche mit den Leitern CS 0, CS 1, &udf53;lu,4,,100,5,1&udf54;°KCS°k¤°F2°f,&udf53;lu&udf54;RS 0, RS 1 R/W, Aktivieren und Rückstellen verbunden ist, welche Steuersignale von dem Mikroprozessor- Baustein übertragen. Die Steuerschaltung für die Auswahl und die Lese/Schreib-Funktion erzeugt eine interne Registerauswahl und Schaltungszeittaktsignale, welche als Steuer -signale für die anderen Register des Peripherie-Kopplungsadapter-Bausteins dienen. Zur Vereinfachung sind die verschiedenen Leiter für diese Signale in der Fig. 4 nicht dargestellt worden.
Die Fig. 5 zeigt eine Minimalkonfiguration für ein Mikroprozessor-System, und zwar einschließlich der einzelnen Verbindungen der verschiedenen Bausteine und Schaltungen in dem System. Der Mikroprozessor-Baustein 6 P ist im Hinblick auf eine Drei-Zustand-Steuerung mit dem Leiter TSC und mit dem Leiter &udf53;lu,4,,100,5,1&udf54;°KRES°k&udf53;lu&udf54; zum Rückstellen verbunden. Diese beiden Leiter sind mit der Neustart-Schaltung 4 P verbunden, welche dazu verwendet wird, das Rückstell- und das Drei-Zustand-Steuersignal in diesem speziellen Fall zu erzeugen. Der Mikroprozessor-Baustein 6 P ist mit der Zwei-Phasen-Taktgeneratorschaltung über Zeittaktleiter Φ 1 und Φ 2 verbunden und liefert ein Signal für eine gültige Speicherradresse an die Zwei-Phasen-Zeittaktschaltung 1 P über den Leiter VMA. Der Leiter Φ 2 ist in diesem speziellen Fall auch mit dem Datenweg-Aktivierungseingang (DBE) des Mikroprozessors verbunden.
Für diese spezielle Konfiguration nutzt der Mikroprozessor- Baustein die zehn Adressenleiter A 0-A 9 und die Adressenleiter A 13 und A 14 aus. Die zehn Adressenleiter A 0-A 9 sind mit dem Festspeicher 2 P verbunden, und die sieben Leiter A 0-A 6 sind mit dem Random-Speicher 5 P verbunden. Zusätzlich ist der Adressenleiter A 13 mit einem Aktivierungseingang des Festspeichers 2 P und mit einem Aktivierungseingang des Random-Speichers 5 P verbunden. In ähnlicher Weise ist der Adressenleiter A 14 mit einem anderen Aktivierungseingang des Festspeichers 2 P und mit einem anderen Aktivierungseingang des Random-Speichers 5 P verbunden. Weiterhin sind die Adressenleiter A 13 und A 14 jeweils mit den Eingängen CS 1 und &udf53;lu,4,,100,5,1&udf54;°KCS°K¤°F2°f&udf53;lu&udf54; zu dem Peripherie-Kopplungsadapter- Baustein 3 P verbunden. Die Adressenleiter A 0, A 1 und A 2 von der Zehn-Leiter-Gruppe A 0-A 9 sind jeweils mit den Eingängen RS 0, RS 1 und CS 0 des Peripherie-Kopplungsadapter- Bausteins 3 P verbunden. Die Adressenleiter A 13 und A 14 sind ebenfalls mit der Chipauswahl-Dedodierschaltung 7 P verbunden, welche mit einem Eingang der Phasentaktschaltung 1 P verbunden ist. Eine Funktion der Chip-Auswahl-Decodierschaltung ist die Erkennung der speziellen Adressenkombination, für welche das System eine Expansion einer Φ 2- Taktimpulslänge verlangt. Wenn diese Kombinationen decodiert sind, wird das Ausgangssignal der Chip-Auswahl- Decodiereinrichtung 7 P mit dem programmierbaren Eingang der Zwei-Phasen-Taktschaltung 1 P gekoppelt, wodurch angezeigt wird, daß die Länge eines Φ 2-Taktimpulses ausgedehnt werden sollte.
Der Mikroprozessor-Baustein 6 P erzeugt auch ein Signal für eine gültige Speicheradresse auf dem Leiter VMA, welcher mit der Zwei-Phasen-Taktschaltung 1 P verbunden ist. Dieses Signal zeigt an, daß ein vorgegebener Taktzyklus zur Adressierung von Information vom Speicher gültig ist. Die Zwei- Phasen-Taktschaltung 1 P enthält eine Logik, welche das Signal für die gültige Speicheradresse mit dem Zwei-Phasen- Taktsignal kombiniert, um das logische UND dieser zwei Signale zu erzeugen, welches an den Leiter VMA.Φ 2 geführt wird, der mit einem Aktivierungseingang des Random-Speicher-Bausteins 5 P und mit dem Aktivierungseingang des Peripherie- Kopplungsadapter-Bausteins 3 P verbunden ist, um die grundlegende Zeittaktsteuerung für diese zwei Bausteine zu liefern.
Der Mikroprozessor-Baustein ist mit den acht Datenleitern D 0-D 7 des Zweirichtungs-Datenübertragungsweges gekoppelt, der seinerseits mit dem Random-Speicher-Baustein 5 P, mit dem Festspeicher-Baustein 2 P und mit dem Peripherie-Kopplungsadapter-Baustein 3 P verbunden ist, welcher den grundlegenden Zweirichtungs-Datenübertragungsweg für das System bildet. Der Mikroprozessor-Baustein hat auch einen Lauf/Halt- &udf53;lu,4,,100,5,1&udf54;(HALT)&udf53;lu&udf54;-Eingang, welcher für diese minimale Systemkonfiguration direkt mit einer Fünf-Volt-Energieversorgung verbunden ist, um einen stetigen Lauf-Zustand zu ermöglichen.
Der Peripherie-Kopplungsadapter-Baustein 3 P dieser minimalen Systemkonfiguration ist derart angeordnet, daß er an zwei periphere Einrichtungen A und B angeschlossen ist. Steuereingänge und Ausgänge zu der peripheren Einrichtung A sind mit dem Peripherie-Kopplungsadapter-Baustein 3 P über die Leiter CA 1 und CA 2 verbunden. In ähnlicher Weise sind Steuer leiter von der peripheren Einrichtung B mit dem Peripherie- Kopplungsadapter-Baustein 3 P über die Leiter CB 1 und CB 2 verbunden. Eine Datenübertragung zu den zwei peripheren Einheiten und von den zwei peripheren Einheiten erfolgt durch den Acht-Leiter-Peripheriedatenweg PA 0-PA 7 und den Acht-Leiter-Peripheriedatenweg PB 0-PB 7, von denen jeder zwischen der zugehörigen peripheren Einheit und dem Peripherie-Kopplungsadapter-Baustein 3 P angeordnet ist. Unterbrechungsanforderungssignale werden aus Steuersignalen auf CA 1, CA 2, CB 1 und CB 2 abgeleitet und zu dem Mikroprozessor-Baustein über die Leitungen &udf53;lu,4,,100,5,1&udf54;°KIRQA°k&udf53;lu&udf54; und IRQB übertragen, welche im Multiplex auf den gemeinsamen Unterbrechungsanforderungsleiter &udf53;lu,4,,100,5,1&udf54;°KIRQ°k&udf53;lu&udf54; geführt sind, welcher mit dem Mikroprozessor-Baustein verbunden ist.
Folgende Diskussion dient zur weiteren Veranschaulichung der Grundelemente des Mikroprozessor-Systems sowie zur Erläuterung der funktionellen Zwischenverbindungen.
Die Mikroprozessor-Einheit führt die grundlegenden Steuerfunktionen für das Mikroprozessor-System dadurch aus, daß die internen und die externen Datenmanipulationen durchgeführt werden, welche durch die Programme verlangt werden, die im Speicher des Mikroprozessor-Systems gespeichert sind.
Die Fig. 4 zeigt ein grundlegendes Blockdiagramm der logischen Elemente des Peripherie-Kopplungsadapter-Bausteins, welche die erforderlichen Kopplungsfunktionen erfüllen, und zwar in Abhängigkeit von der funktionalen Konfiguration, welche durch den Mikroprozessor programmiert ist. Die Definition der erlaubten Konfigurationen und die interne Steuerung, welche durch die funktionalen Elemente für die Konfigurationen aufgebaut sind, sind folgendermaßen ausgebildet:
Es gibt sechs Stellen innerhalb des Peripherie-Kopplungsadapter- Bausteins, welche für den Mikroprozessor-Datenübertragungsweg zugänglich sind, weiterhin zwei Peripherie-Kopplungseinheiten, zwei Datenrichtungsregister und zwei Steuerregister. Die Auswahl dieser Stellen wird durch die Eingänge RS 0 und RS 1 gemeinsam mit Bit Nr. 2 im Steuerregister gesteuert.
Ein Rückstellimpuls hat die Wirkung, daß logische Nullen in alle Peripherie-Kopplungsadapter-Baustein-Register geladen werden. Dadurch werden PA 0-PA 7, PB 0-PB 7, CA 2 und CB 2 als Eingänge festgelegt, und alle Unterbrechungen werden abgeschaltet. Der Peripherie-Kopplungsadapter muß während des Neustart-Programms angesprochen werden, welches auf den Rückstellimpuls folgt.
Einzelheiten möglicher Konfigurationen des Datenrichtungs- und des Steuerregisters sind folgende:
Die zwei Datenrichtungsregister A und B welche jeweils mit 41 und 191 in der Fig. 4 bezeichnet sind, ermöglichen es der Mikroprozessoreinheit, die Richtung der Daten durch jede entsprechende periphere Datenleitung zu steuern. Ein Datenrichtungsregister-Bit, welches auf 0 gesetzt wird, legt die entsprechende periphere Datenleitung als Eingang fest, während ein Bit 1 zu einer Ausgangsleitung führt.
Die zwei Steuerregister A und B, welche in der Fig. 4 jeweils mit 21 und 171 bezeichnet sind, ermöglichen es der Mikroprozessoreinheit, die Arbeitsweise der vier peripheren Steuerleitungen CA 1, CA 2, CB 1 und CB 2 zu steuern. Außerdem setzen sie die Mikroprozessoreinheit in die Lage, die Unterbrechungsmarkierungen zu aktivieren. Die Bits 0 bis 5 der zwei Register können durch den Mikroprozessor eingeschrie -ben oder ausgelesen werden, wenn die geeigneten Bausteinauswahl- und Registerauswahl-Signale angelegt sind. Die Bits 6 und 7 der zwei Register werden nur durch externe Unterbrechungen gelesen und modifiziert, welche auf den Steuerleitungen CA 1, CA 2, CB 1 oder CB 2 ankommen.
Das Bit 2 in jedem Steuerregister A und B ermöglicht die Auswahl von entweder einem peripheren Kopplungsregister oder einem Datenrichtungsregister, wenn die geeigneten Registerauswahlsignale an RS 0 und RS 1 angelegt sind.
Die vier Unterbrechungs-Markierungs-Bits werden durch aktive Übergänge der Signale auf den vier Unterbrechungs- und Peripherie-Status-Leitungen gesetzt, wenn diese Leitungen so programmiert sind, daß sie Unterbrechungseingänge bilden. Diese Bits können nicht direkt von dem Mikroprozessor-Datenübertragungsweg gesetzt werden, und sie werden indirekt durch eine Datenoperation zum Lesen einer peripheren Einheit im geeigneten Abschnitt rückgestellt.
Die zwei Bits mit dem geringsten Stellenwert der Steuerregister A und B werden dazu verwendet, die Unterbrechungs- Eingangsleitungen CA 1 und CB 1 zu steuern. Die Bits 0 der Steuerregister A und B werden dazu verwendet, jeweils die Mikroprozessor-Unterbrechungssignale &udf53;lu,4,,100,5,1&udf54;°KIRQA°k&udf53;lu&udf54; und IRQB zu aktivieren. Die Bits 1 der Steuerregister A und B bestimmen den aktiven Übergang der Unterbrechungs-Eingangssignale CA 1 und CB 1.
Die Bits 3, 4 und 5 der zwei Steuerregister A und B werden dazu verwendet, die peripheren Steuerleitungen CA 2 und CB 2 zu steuern. Diese Bits bestimmen, ob die Steuerleitungen als Unterbrechungseingang- oder als Steuerausgang dienen. Wenn das Bit 5 tief gesetzt ist, so ist CA 2 (CB 2) eine Unterbrechungs- Eingangsleitung, und zwar ähnlich wie CA 1 (CB 1). Wenn Bit 5 (CRB-5 ) hochgesetzt ist, wird CA 2 (CB 2) zu einem Ausgangssignal, welches dazu verwendet werden kann, periphere Datenübertragungen zu steuern. Im Ausgangsmodus haben CA 2 und CB 2 leicht unterschiedliche Eigenschaften. Im Ausgangsmodus wird der tiefliegende Zustand von CA 2 (CB 2) durch eine Lese- oder durch eine Schreib-Operation der Mikroprozessoreinheit aufgebaut, während der hochgelegte Zustand durch einen aktiven Übergang von CA 1 (CB 1) bestimmt werden kann, weiterhin durch einen Impulsübergang E oder durch eine Schreib-Operation der Mikroprozessoreinheit.
Die Fig. 4 zeigt auch die verschiedenen elektrischen Signalleitungen, die erforderlich sind. Diese Signalleitungen gehören entweder zu den Leitungen, welche den Peripherie- Kopplungsadapter mit der Mikroprozessoreinheit verbinden, oder zu der Gruppe von Leitungen, welche den Peripherie- Kopplungsadapter mit einer peripheren Einheit verbinden, und sie arbeiten folgendermaßen:
Der Peripherie-Kopplungsadapter stellt eine Verbindung zu der Mikroprozessoreinheit her, und zwar mit einem Zweirichtungs-Datenübertragungsweg mit acht Bit, mit drei Baustein- Auswahlleitungen, mit zwei Registerauswahlleitungen, mit zwei Unterbrechungs-Anforderungsleitungen, mit einer Lese/Schreib- Leitung, mit einer Aktivierungsleitung und mit einer Rückstell- Leitung. Diese Signale versetzen die Mikroprozessoreinheit in die Lage, daß sie eine vollständige Steuerung über den Peripherie-Kopplungsadapter hat.
Die Zweirichtungs-Datenleitungen (D 0-D 7) ermöglichen die Übertragung von Daten zwischen der Mikroprozessoreinheit und dem Peripherie-Kopplungsadapter. Die Datenweg-Ausgangstreiber sind Einrichtungen mit drei Zuständen, welche im Zustand hoher Impedanz (abgeschaltet) bleiben, außer dann, wenn die Mikroprozessoreinheit eine Peripherie-Kopplungsadapter-Leseoperation ausführt. Die Lese/Schreib-Leitung ist im Lese-Zustand (hoch gelegt), wenn der Peripherie-Kopplungsadapter für eine Lese-Operation ausgewählt ist.
Der Aktivierungsimpuls ist das einzige Zeitsteuersignal, welches an den Peripherie-Kopplungsadapter angelegt wird. Die zeitliche Steuerung aller anderen Signale wird auf die Vorderflanken und die rückwärtigen Flanken des Impulses E bezogen. Beim normalen Betrieb der Mikroprozessoreinheit ist dieses Eingangssignal ein Signal für eine gültige Speicheradresse der Mikroprozessoreinheit (mit VMA bezeichnet), welches mit dem Zeitpunkt der Phase zwei durch die logische Funktion UND verknüpft ist (VMA.Φ 2).
Das Peripherie-Kopplungsadapter-Lese/Schreib-Signal (R/W) wird durch die Mikroprozessoreinheit erzeugt, um die Richtung der Datenübertragungen auf dem Datenübertragungsweg zu steuern. Der tiefgelegte Zustand auf der Peripherie-Kopplungsadapter-Lese/Schreib-Leitung aktiviert die Eingangspuffer, und es werden Daten von der Mikroprozessoreinheit auf das Signal E hin zu dem Peripherie-Kopplungsadapter übertragen, wenn die entsprechende Einrichtung ausgewählt wurde. Ein hoher logischer Pegel auf der Lese/Schreib-Leitung stellt den Peripherie-Kopplungsadapter auf eine Übertragung von Daten zu dem Datenübertragungsweg ein. Die Peripherie-Kopplungsadapter-Ausgangspuffer werden aktiviert, wenn die geeignete Adresse und der Aktivierungsimpuls vorhanden sind.
Die aktive, tiefgelegte Rückstell-Leitung wird dazu verwendet, alle Register-Bits in dem Peripheriekopplungsadapter auf eine logische Null (tief) einzustellen. Diese Leitung kann während der Arbeitsweise des Systems zur Energieeinschalt-Rückstellung und als Hauptrückstellung verwendet werden.
Die drei Eingangssignale CS 0, CS 1 und CS 2 werden dazu verwendet, den Peripherie-Kopplungsadapter auszuwählen. CS 0 und CS 1 müssen hochgelegt sein und CS 2 muß tiefgelegt sein, um die Einrichtung auszuwählen. Datenübertragungen werden dann unter der Steuerung der Aktivierungssignale und der Lese/Schreib-Signale durchgeführt. Die Baustein-Auswahlleitungen müssen während der Dauer des Aktivierungsimpulses stabil bleiben.
Die zwei Registerauswahlleitungen werden dazu verwendet, die verschiedenen Register innerhalb des Peripherie-Kopplungsadapters auszuwählen. Diese zwei Leitungen werden in Verbindung mit den internen Steuerregistern dazu verwendet, ein bestimmtes Register auszuwählen, in welches eingeschrieben oder aus welchem ausgelesen werden soll.
Die Registerauswahlleitungen sollten während der Dauer des Impulses E stabil bleiben, während sie sich im Lese- oder im Schreib-Zyklus befinden.
Die aktiven, tiefgelegten &udf53;lu,4,,100,5,1&udf54;Unterbrechungs-Anforderungs&udf53;lu&udf54;-Leitungen &udf53;lu,4,,100,5,1&udf54;°K(IRQA°k&udf53;lu&udf54; und &udf53;lu,4,,100,5,1&udf54;°KIRQB)°k&udf53;lu&udf54; wirken in der Weise, daß sie den Mikroprozessor entweder direkt oder über eine Unterbrechungsprioritätsschaltung unterbrechen. Diese Leitungen sind als offene Quelle geschaltet (keine Lasteinrichtung am Baustein) und sind dazu in der Lage, als Senke für einen Strom von 1,6 mA von einer externen Quelle zu dienen. Dadurch wird es möglich, daß alle Unterbrechungs-Anforderungsleitungen in einer ODER-Konfiguration gemeinsam verdrahtet sind.
Jede &udf53;lu,4,,100,5,1&udf54;Unterbrechungs-Anforderungs&udf53;lu&udf54;-Leitung hat zwei interne Unterbrechungs-Markierungs-Bits, welche die &udf53;lu,4,,100,5,1&udf54;Unterbrechungs&udf53;lu&udf54;- &udf53;lu,4,,100,5,1&udf54;Anforderungs&udf53;lu&udf54;-Leitung veranlassen, tiefgelegt zu werden. Jedes Markierungs-Bit ist einer speziellen peripheren Unterbrechungsleitung zugeordnet. Weiterhin sind vier Unterbrechungs-Aktivierungs-Bits in dem Peripherie-Kopplungsadapter vorgesehen, welche dazu verwendet werden können, eine bestimmte Unterbrechung von einer peripheren Einrichtung zu sperren. Die Bedienung einer Unterbrechung durch den Mikroprozessor erfolgt durch eine Programmroutine, welche auf einer Prioritätsbasis die zwei Steuerregister in jedem Peripherie-Kopplungsadapter daraus hin sequentiell liest, ob Unterbrechungs-Markierungs-Bits gesehen sind.
Die Unterbrechungs-Markierung wird gelöscht (auf Null gesetzt), wenn von dem Mikroprozessor die Operation Lesen periphere Daten ausgeführt ist.
Der Peripherie-Kopplungsadapter weist zwei 8-Bit-Zweirichtungs- Datenübertragungswege und vier Unterbrechungs/Steuerleitungen auf, um eine Kopplung mit peripheren Einrichtungen zu schaffen.
Jede der peripheren Datenleitungen kann so programmiert werden, daß sie entweder als Eingang oder als Ausgang dient. Dies erfolgt durch Einstellung einer 1 in dem entsprechenden Datenrichtungsregister-Bit für solche Leitungen, welche als Ausgänge dienen sollen. Eine 0 in einem Bit des Datenrichtungsregisters bewirkt die entsprechende periphere Datenoperation, bei welcher die Daten auf den peripheren Leitungen, welche als Eingangssignale programmiert sind, direkt auf den entsprechenden Mikroprozessor-Datenübertragungsleitungen erscheinen. Im Eingabemodus stellen diese Leitungen ein Maximum einer Standard-TTL- Last dar.
Die Daten im Peripherie-Kopplungsadapterregister A, welches in der Fig. 4 mit 91 bezeichnet ist, erscheinen auf den Datenleitungen, welche als Ausgänge programmiert sind. Eine logische 1, welche in das Register eingeschrieben ist, bewirkt, daß die entsprechende Datenleitung hochgelegt wird, während eine 0 dazu führt, daß die entsprechende Leitung tiefgelegt wird. Daten im Peripherie- Kopplungsadapterregister A können durch eine Operation "Lesen periphere Daten A" MPU gelesen werden, wenn die entsprechenden Leitungen als Ausgänge programmiert sind. Diese Daten werden richtig gelesen, wenn die Spannung auf den peripheren Datenleitungen größer als 2,0 Volt sein kann, und zwar für ein logisches Ausgangssignal 1, und geringer als 0,8 Volt für ein logisches Ausgangssignal 0. Wenn die Ausgangsleitungen derart belastet sind, daß die Spannung auf diesen Leitungen nicht die volle Spannung erreicht, so führt dies dazu, daß die bei einer Leseoperation in den Mikroprozessor übertragenen Daten sich von denjenigen unterscheiden können, welche in dem entsprechenden Bit des Peripherie-Kopplungsadapterregisters A enthalten sind.
Die peripheren Datenleitungen im Abschnitt B des Mikroprozessors können so programmiert werden, daß sie entweder als Eingänge oder als Ausgänge wirken, und zwar in ähnlicher Weise wie PA 0-PA 7. Jedoch unterscheiden sich die Peripherie-Koppler B 111, welche diese Leitungen treiben, von denjenigen, welche die Leitungen PA 0-PA 7 treiben. Sie können drei Zustände annehmen, wodurch sie in die Lage versetzt werden, einen Zustand hoher Impedanz anzunehmen, wenn eine periphere Datenleitung als Eingang dient. Weiterhin werden Daten auf den peripheren Datenleitungen PB 0-PB 7 ordnungsgemäß von diesen Leitungen gelesen, welche als Ausgänge programmiert sind, und zwar selbst dann, wenn die Spannungen unterhalb von 2,0 Volt für einen hohen Pegel liegen. Als Ausgänge sind diese Leitungen mit dem TTL- Standard kompatibel, und sie können auch als eine Quelle bis zu 1 Milliampere bei 1,5 Volt verwendet werden, um die Basis eines Transistorschalters direkt zu treiben.
Die peripheren Eingangsleitungen CA 1 und CB 1 sind ausschließlich Eingangsleitungen, welche die Unterbrechungsmarkierungen für die Steuerregister setzen. Der aktive Übergang für diese Signale ist auch durch die zwei Steuerregister programmiert.
Die periphere Steuerleitung CA 2 kann so programmiert werden, daß sie als Unterbrechungseingang oder als peripher Steuerausgang dient. Als Ausgang ist diese Leitung mit dem TTL- Standard kompatibel; als Eingang stellt sie eine Standard-TTL- Last dar. Die Funktion dieser Signalleitung ist beim Steuerregister A programmiert.
Die periphere Steuerleitung CB 2 kann auch so programmiert werden, daß sie als Unterbrechungseingang oder als peripherer Steuerausgang dient. Als Eingang hat diese Leitung eine Eingangsimpedanz von mehr als 1 Megohm, und sie ist mit dem TTL-Standard kompatibel. Als Ausgang ist sie mit dem TTL- Standard kompatibel, und sie kann auch als Quelle bis zu 1 Milliampere bei 1,5 Volt verwendet werden, um die Basis des Transistorschalters direkt zu treiben. Diese Leitung wird durch das Steuerregister B programmiert.
Die Mikroprozessoreinheit kann einen Festspeicher, einen Randomspeicher, einen Peripherie-Kopplungsadapter, eine Schaltung zum erneuten Starten und eine Taktsignalschaltung aufweisen, um ein minimales Funktionssystem zu bilden, wie es in der Fig. 5 dargestellt ist. Ein solches System kann leicht für eine Anzahl von Anwendungsfällen mit geringeren Anforderungen ausgelegt werden, indem einfach der Inhalt des Festspeichers verändert wird.

Claims

Peripheriekopplungsadapter zur Steuerung der Übertragung von Information zwischen einer Vielzahl von bidirektionalen peripheren Datenleitungen, an welche periphere Einheiten angeschlossen sind, und einer bidirektionalen Datensammelleitung, an die ein Zentralprozessor und wenigstens ein Speicher angeschlossen sind, mit einem Peripherie-Kopplungsadapterregister zur Zwischenspeicherung der zu übertragenden Information, dadurch gekennzeichnet, daß ein über die Datensammelleitung vom Zentralporzessor beschreibbares und an die peripheren Einheiten zur Festlegung der Datenrichtung auslesbares Datenrichtungsregister (41, 191) vorhanden ist, mit einer der Anzahl der peripheren Datenleitungen entsprechenden Anzahl von Registerstellen, daß jede Registerstelle einer peripheren Datenleitung zugeordnet ist, daß die peripheren Datenleitungen abhängig vom Inhalt der zugeordneten Registerstellen jeweils unabhängig voneinander als Ein- oder Ausgabeleitungen bei der Durchführung einer peripheren Datenoperation zwischen dem Peripherie- Kopplungsadapterregister (91, 111) und den peripheren Einheiten festgelegt werden und daß ein vom Zentralprozessor auslesbares und beschreibbares Steuerregister (21, 171) vorhanden ist, über welches die Auswahl zwischen dem Datenrichtungsregister (41, 191) und dem Peripherie-Kopplungsadapterregister (91, 111) durchgeführt wird, um einen Schreib- oder Lesebefehl auszuführen.