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"Integrierte Schaltung in dynamischer CMOS#TechnikU
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Die Erfindung betrifft eine integrierte Schaltung mit MOS-Transistoren
zur Verarbeitung von binären Signalen mit mindestens zwei Stufen, von denen jede
aus der Reihenschaltung eines Ladetransistors des einen Leitfähigkeitstyps sowie
eines oder mehrerer, untereinander in Reihe und/oder parallel geschalteter Verknüpfungstransistoren
und eines Aktivierungstransistors des anderen Leitfähigkeitstyps zwischen den Polen
einer Spannungsquelle besteht, wobei der Steueranschluß des Ladetransistors und
des Aktivierungstransistors mit derselben Taktleitung verbunden ist und der vom
Pol abgewandte Uauptanschluß des Ladetransistors mit einer Kapazität verbunden ist
und den Ausgang der Stufe darstellt und der Ausgang einer Stufe mit dem Eingang
mindestens einer anderen Stufe verbunden ist und aufeinanderfolgende Stufen mit
unterschiedlichen Taktleitungen verbunden ist.
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Eine derartige Schaltung ist aus der DT-OS 2 316 619 bekannt, und
dieser Aufbau wird als dynamische CMOS-Technik bezeichnet.
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Bei dem einen Pegel des Taktsignals wird der Ladetransistor eingeschaltet,
der die Kapazität dann bis nahezu auf die Spannung des Pols auflädt, an den der
Ladetransistor angeschlossen ist.
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Währenddessen ist der Aktivierungstransistor gesperrt. Bei dem anderen
Pegel des Taktsignals ist der Ladetransistor gesperrt und der Aktivierungstransistor
leitend, so daß nun die Verknüpfungstransistoren wirksam sind und, abhängig von
den an die Verknüpfungstransistoren angelegten Signale, die Kapazität wieder entladen
können.
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Diese Technik vereinigt die Vorteile der dynamischen MOS-Technik,
die einen einfachen und sehr platzsparenden Aufbau besitzt, mit den Vorteilen der
komplementären Technik, die nur geringe Leistung verbraucht und hohe Schaltgeschwindigkeiten
erreichen läßt. Beim Hintereinanderschalten mehrerer Stufen ist jedoch nachteilig,
daß ein Eingangssignal nicht in dem Augenblick verarbeitet werden kann, in dem es
von der vorhergehenden Stufe geliefert wird, sondern erst mit dem nächsten Taktsignal,
so daß zwangsläufig eine erhebliche Verzögerung eines mehrere Stufen durchlaufenden
Signals auftritt.
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Aufgabe der Erfindung ist es, eine integrierte Schaltung der eingangs
genannten Art in CMOS-Technik anzugeben, die eine höhere Signalverarbeitungsgeschwindigkeit
ermöglicht. Diese Aufgabe wird erfindungsgenäß durch die im Hauptanspruch angegebenen
Merkmale
gelöst. Bei einer derartigen Schaltung ist es möglich,
daß ein Eingangssignal alle aufeinanderfolgenden Stufen in einer Taktphase durchläuft.
Zweckmäßig sind dabei die den aufeinanderfolgenden Stufen zugeführten Taktsignale
zueinander invers.
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Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen
gekennzeichnet.
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Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung
erläutert. Es zeigen Figur 1 zwei aufeinanderfolgende Stufen mit Verknüpfungstransistoren
unterschiedlichen Leitfähigkeitstyps, Figur 2 ein Zeitdiagramm zur Erläuterung der
Funktion der Stufen nach Figur 1, Figur 3 aufeinanderfolgende Mehrfach-Stufen init
nachgeschalteten Invertern als Zwischenspeicher, Figur 4 ein Diagramm zur Erläuterung
der Funktion der Schaltung nach Figur 3, Figur 5 das Blockschaltbild einer programmierbaren
logischen Anordnung, Figur 6 den genaueren Aufbau der Anordnung nach Figur 5, Figur
7 eine Anordnung zum Zählen und zum Erzeugen von Ansteuersignalen für eine Anzeige,
Figur
8 die Anordnung einiger Transistoren der Schaltung nach Figur 3 bzw. 6 auf einer
Halbleiterscheibe.
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In Figur 1 sind zwei miteinander verbundene Stufen 3 und 4 dargestellt,
bei denen die Verknüpfungstransistoren von unterschiedlichem Leitfähigkeitstyp sind.
Dabei ist der Substratanschluß von N-Kanal-Transistoren mit dem negativen Pol der
Speisespannung und der Substratanschluß von P-Kanal-Transistoren mit dem positiven
Pol der Speise spannung verbunden. Die Stufe 3 enthält einen Ladetransistor T4,
der in diesem Beispiel ein N-Kanal-Transistor ist und dessen einer Hauptanschluß
mit dem einen Pol 1 einer Spannungsquelle verbunden ist, dessen Spannung hier als
OV bezeichnet ist. Der andere Hauptanschluß des Ladetransistors T4 ist mit einer
Kapazität Cl, die üblicherweise durch eine parasitäre Kapazität gebildet wird, mit
dem Ausgang D1 der Stufe 3 sowie mit einem Hauptanschluß eines ersten Verknüpfungstransistors
T3 verbunden. Dieser ist ebenso wie der damit in Reihe geschaltete zweite Verknüpfungstransistor
T2 sowie der Aktivierungstransistor T7 ein P-Kanal-Transistor. Der andere Hauptanschluß
des Aktivierungstransistors T1 ist mit dem anderen Pol 2 der Spannungsquelle verbunden,
dessen Spannung mit +U bezeichnet ist. Es wäre jedoch auch ohne Änderung der Funktion
und des Aufbaues möglich, die Spannung dieses Pols 2 mit OV und die Spannung des
Pols 1 mit -U zu bezeichnen. Ebenso ist es möglich, den Leitfähigkeits typ aller
Transistoren umzukehren, wenn gleichfalls die Polarität der Spannungsquelle umgekehrt
wird. Auch ist es möglich, gegenüber der in Figur 1 dargestellten Schaltung die
Reihenfolge des Aktivierungstransistors T1 und der Verknüpfungstransistoren
T2
und T3 zu vertauschen, ohne daß dadurch die Funktion der Schaltung geändert wird.
Diese Möglichkeiten gelten alle auch für die nachfolgend beschriebenen Ausführungsbeispiele.
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Die Funktion der Stufe 3 in Figur 1 soll anhand des Zeitdiagramms
in Figur 2 näher erläutert werden. Im Zeitabschnitt t1 hat das Taktsignal #l auf
der mit dem selben Bezugszeichen bezeichnete Taktleitung, die mit den Steueranschlüssen
der Transistoren T1 und T4 verbunden ist, ein hohes Potential, wie aus Figur 2 hervorgeht.
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Dadurch wird der Aktivierungstransistor T1 abgeschaltet und der Ladetransistor
T4 gleichzeitig eingeschaltet. Der letztere lädt nun die Kapazität Cl auf OV auf,und
diese Spannung liegt dann auch am Ausgang Di, wie in Figur 2 dargestellt ist. Dabei
ist es glethgültig, welche Spannungen über die Steuereingänge Al und BI den Steueranschlüssen
der Verknüpfungstransistoren T2 und T3 zugeführt werden, da der Aktivierungstransistor
T1 ohnehin gesperrt ist und kein Stromfluß möglich ist. Für die weitere Beschreibung
wird jedoch angenommen, daß am Steuereingang B1 eine niedrige Spannung und am Steuereingang
Al der in Figur 2 dargestellte Spannungsverlauf anliegen.
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Im Zeitabschnitt T2 ist das Taktsignal §1 negativ, wie aus Figur 2
hervorgeht, so daß nun der Ladetransistor T4 gesperrt und der Aktivierungstransistor
Tl leitend ist. Die Kapazität C1 kann jedoch nicht entladen werden, da am Steuereingang
Al noch ein positives
Signal anliegt, das den Verknüpfungstransistor
T2 sperrt.
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Im Zeitabschnitt t) ist das Taktsignal #1 wieder positiv, so daß der
Ladetransistor T4 erneut eingeschaltet wird. Da die Kapazität C1 zwischenzeitlich
nicht umgeladen wurde, ändert sich nun auch nichts an der Ladung. Jedoch möge während
dieses Zeitabschnittes das Signal am Steuereingang Al negativ werden, wie in Figur
2 dargestellt ist.
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Wenn nun im Zeitabschnitt t4 das Taktsignal #l wieder negativ wird,
sind nun beide Verknüpfungstransistoren T2 und T3 sowie der Aktivierungstransistor
Tl leitend, so daß nun die Kapazität Cl auf die Spannung +U des Pols 2 aufgeladen
wird,#und der Ausgang D1 eine positive Spannung an@immt, wie in Figur 2 gezeigt
ist. Im Zeitabschnitt t5 wird die Kapazität Cl durch den Ladetransistor T4 wieder
auf OV umgeladen, wodurch sich die entsprechende Spannung am Ausgang D1 ergibt.
Im Zeitabschnict t6 wiederholt sich der gleiche Vorgang wie im Zeitabschnitt t4.
Im Zeitabschnitt t7 wird die Spannung am Steuereingang Al wieder hoch, so daß im
folgenden die gleichen Zustände wie in den Zeitabschnitten t1 und t2 abwechselnd
auftreten.
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Wenn nun am Ausgang D1 eine ebenso wie die Stufe 3 aufgebaute Stufe
angeschlossen Wurde, die mit dem zeichen Taktsignal betrieben würde, ergibt sich
folgendes Problem: Mit Beginn des Zeitabschnittes t4 ist die Spannung am Ausgang
D1
zunächst noch negativ, da die Kapazität Cl von diesem Zeitabschnitt
an erst über die Transistoren T1 bis T3 auf +U umgeladen wird. In einer nachfolgenden
Stufe, die wie die Stufe 3 aufgebaut ist, tirde durch die anfängliche niedrige Spannung
am Ausgang D1 der entsprechende Verknüpfungstransistor zunächst eingeschaltet und
damit die am Ausgang dieser folgende Stufe angeschlossene Kapazität zunächst entladen,
bis die Spannung am Ausgang D1 so weit gestiegen ist, daß der daran angeschlossene
Verknüptungstransistor nicht mehr leitet. Die Kapazität in der folgenden Stufe wäre
dann also zur.indest teilweise umgeladen, obwohl nach dem logischen Zustand am Ausgang
D1 zum Ende der Zeitperiode t4 keine Umladung hätte stattfinden dürfen, so daß die
folgende Stufe ein falsches logisches Signal abgeben würde. Daher werden bei der
aus der DT-OS 2 316 619 bekannten Anordnung aufeinfolgende Stufen mit gegeneinander
versetzten Taktsignalen gespeist, um diesen Fehler zu vermeiden, wodurch das logische
Signal aber eine längere Zeit benötigt, um an den Ausgang der letzten Stufe zu gelangen.
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Bei der in Figur 1 dargestellten Anordnung unterscheidet sich die
an die Stufe 3 angeschlossene Stufe 4 dadurch, daß die Verknüpfungstransistoren
T6 und T7 vom entgegengesetzten Leitfähigkeitstyp sind, wie die Verknüpfungstransistoren
T2 und T3, Dadurch vertauschen jedoch auch die Transistoren T5 und T8 ihre Funktion,
d. h. der Ladetransistor ist der P-Kanal-Transistor T5, dessen einer Hauptanschluß
mit
dem Pol 2 und dessen anderer Hauptanschluß mit dem Ausgang D2 und der Kapazität
C2 sowie mit dem Hauptanschluß des einen Verknüpfungstransistors T6 verbunden ist.
Der Aktivierungstransistor ist dagegen der N-Kanal-Transistor T8. Wenn nun der Ladetransistor
T5 und der Aktivierungstransistor T8 mit einem Taktsignal Q2 gespeist werden, das
invers zu dem der vorhergehenden Stufe 3 ist, wie in Figur 2 dargestellt ist, kann
innerhalb eines Taktzeitabschnittes ein Eingangssignal am Steuereingang Al bis zum
Ausgang D2 durchlaufen.
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Zunächst ist im Zeitabschnitt t1 das Taktsignal P2 niedrig, so daß
der Aktivierungstransistor T8 der Stufe 4 gesperrt und der Ladetransistor T5 eingeschaltet
ist und die Kapazität C2 auf die Spannung +U des Pols 2 auflädt, so daß der Ausgang
D2 die entsprechende Spannung annimmt, wie in Figur 2 dargestellt ist. Der Zeitabschnitt
t1 ist also ebenso wie die folgenden Zeitabschnitte t3, t5 ....... für beide Stufen
3 und 4 die Ladephase.
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Im Zeitabschnitt t2 ist das Tastsignal H2 positiv, so daß der Aktivierungstransistor
T8 leitend ist, und auch die Spannung am Steuereingang A2 ist positiv, so daß der
Verknüpfungstransistor T6 leitend ist, jedoch ist noch der Ausgang D1 und der damit
verbundene Steuereingang B2 negativ, so daß der Verknüpfungstransistor T7 gesperrt
ist. Die Kapazität C2 wird also nicht umgeladen, die Spannung am Ausgang D2 bleibt
unverändert, wie in Figur 2 gezeigt ist.
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Während der nächsten Ladephase im Zeitabschnitt t3 ergibt sich somit
keine Änderung am Ausgang. Erst im,folgenden Zeitabschnitt t4 wird nun auch die
Spannung an Steuereingang B2 mit einer gewissen Verzögerung positiv, so daß mit
einer entsprechenden Verzögerung der Verknüpfungstransistor T7 nun auch leitend
wird und entsprechend die Kapazität C2 nach OV verzögert entlädt, so daß die Spannung
am Ausgang D2 verzögert abfällt, wie in Figur 2 dargestellt ist. Das Signal am Steuereingang
Al ist also innerhalb einer einzigen Taktphase innerhalb des Zeitabschnittes t4
bis zum Ausgang DZdurchgelaufen. Hierbei können keine Schwierigkeiten auftreten,
denn die zunächst auf OV geladene Kapazität Cl sperrt den Verknüpfungstransistor
T7 und macht die Stufe 4 also zunächst inaktiv, so daß die Kapazität C2 nicht fälschlicherweise
umgeladen werden kann.
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An den Ausgang D2 der Stufe 4 kann nun wieder der Eingang einer weiteren
Stufe angeschlossen werden, die wie die Stufe 3 aufgebaut ist und durch das selbe
Taktsignal angesteuert wird, und auf diese Weise kann eine ganze Kette von Stufen
angeordnet werden, in denen die Leitfähigkeit der Verknüpfungstransistoren und die
Funktion von Ladetransistor und Aktivierungstransistor von Stufe zu Stufe wechselt
und die maximale Anzahl von hintereinander geschalteten Stufen wird nur durch die
Summe der Verzögerungszeiten der einzelnen Stufen begrenzt.
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In Figur 2 ist noch ferner dargestellt, wie sich das Signal am
Ausgang
D2 in den nächsten Zeitabschnitten verhält. Im Zeitabschnitt t5 wird die Kapazität
C2 durch den dann eingeschalteten Ladetransistor T5 wieder auf die Spannung +U aufgeladen
und die Spannung am Steuereingang A2 sinkt auf OV ab. Im Zeitabschnitt t6 erhält
nun zwar der Steuereingang B2 ein positives Signal, jedoch ist durch das niedrige
Signal am Steuereingang A2 der Verknüpfungstransistor T6 gesperrt, so daß die Kapazität
C2 nicht entladen werden kann und die Spannung am Ausgang D2 somit positiv bleibt.
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In Figur 1 sind die Verknüpfungstransistoren beider Stufen 3 und 4
jeweils jn Reihe geschaltet. Statt dessen können auch in einer oder beiden Stufen
die Verknüpfungstransistoren parallel geschaltet sein, d.h. alle ihre Hauptansohlüsse
sind mit dem entsprechenden Hauptanschluß des Ladetransistors bzw. des Aktivierungstransistors
verbunden, so daß sich bei gleicher Zuordnung der Eingangssignale die entsprechend
andere Verknüpfungsfunktion ergibt. Ebenso ist es möglich, die logische Verkntipfung
aus einer Kombination von Serien- und Parallelschaltung zu bilden. Ferner können
auch jeweils mehrere gleichartig aufgebaute Stufen parallel angeordnet sein, wobei
jede Stufe eine andere Kombination von Eingangssignalen verarbeitet. Eine derartige
Anordnung ist in Figur 3 dargestellt. Darin sind die Elemente und Signale, die denen
der Figur 1 entsprechen, mit den gleichen Bezugszeichen bezeichnet.
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In der Stufe 5 bestehen die Verknüpfungstransistoren T2 und T3 aus
P-Kanal-Transistoren, die wieder in Reihe geschaltet sind und deren Steueranschlüsse
mit Eingangsleitern I1 und I2 verbunden sind. Der eine Hauptanschluß der Reihenschaltung
der Verknüpfungstransistoren ist mit dem AktivierungstransXstor Tl verbunden, und
andere Hauptanschluß ist ggf. über die Reihenschaltung weiterer,
nicht
dargestellter Verknüpfungstransistoren, die mit weiteren Eingangsleitern verbunden
sind, mit dem Ladetransistor T4 verbunden. An den Verbindungspunkt der Reihenschaltung
der Verknüpfungstransistoren mit dem Ladetransistor ist die Kapazität Cl sowie der
Ausgang D1 angeschlossen. Weitere Reihenschaltungen von Verknüpfungstransistoren
sind durch den Transistor T12 angedeutet, dessen einer Anschluß ebenfalls mit dem
Aktivierungstransistor T1 verbunden ist, der also für alle Verknüpfungsstufen der
Stufe 5 gemeinsam ist. Die anderen Enden der Reihenschaltungen fuhren auf jeweils
einen eigenen Ladetransistor,von deneninFig.3bea##Isweise der Transistor T14 dargestellt
ist, mit dem die weitere Kapazität C11 und der Ausgang D11 verbunden ist. Jede Reihenschaltung
von Verknüpfungstransistoren, die mit unterschiedlichen Kombinationen von Eingangsleitern
II, I2 usw. verbunden ist, ergibt also einen Ausgang. In gleicher Weise wie in Figur
1 ist der eine Hauptanschluß des Aktivierungstransistors T1 mit dem Pol 2 verbunden,
und die Ladetransistoren T4 , T14 usw. sind mit dem Pol 1 einer Spannungsquelle
verbunden, und die Steueranschlüsse dieser Transistoren erhalten das Taktsignal
b1.
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Die Ausgänge der Stufe 5 speisen einen Satz von Eingangsleitungen
der Stufe 6, in der die Verknüpfungstransistoren aus N-Kanal-Transistoren bestehen
und gruppenweise parallel geschaltet sind. Eine von diesen Gruppen ist durch die
Transistoren T16 und T26 angedeutet, deren Steueranschlüsse mit verschiedenen Eingangsleitungen
verbunden sind. Die einen Hauptanschlüsse dieser Verknüpfungstransistoren sowie
aller anderen in dieser Stufe sind mit einem gemeinsamen Aktivlerungstransistor
T8 verbunden, der an den Pol 1 angeschlossen
ist und dessen Steueranschluß
das Taktsignal P2 erhält.
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Die anderen Hauptanschlüsse der Verknüpfungstransistoren T16 und T26,
zu denen noch weitere, nicht dargestellte Transistoren parallel geschaltet sein
können, sind gemeinsam mit einem Ladetransistor T15, einer Kapazität C12 sowie dem
Ausgang Q1 verbunden. Auch die anderen Gruppen von Verknüpfungstransistoren, die
durch den Transistor T36 angedeutet sein mögen, sind jeweils gemeinsam mit einem
Ladetransistor, einer Kapazität und einem Ausgang verbunden, von denen hir nur beispielsweise
der Transistor T25, die Kapazität C22 und der Ausgang Q2 dargestellt sind. Die Ladetransistoren
T15, T25 usw.
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sind wieder P-Kanal-Transistoren, die mit dem Pol 2 einer Spannung
w lle verbunden sind. Die Signale an jedem der Ausgänge Ql, Q2 usw.
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entsprechen jeweils einer Funktion, die durch jeweils unterschiedliche
UND-Verknüpfung und nachfolgende ODER-Verknüpfung der Signale auf den Eingangsleitern
I1, I2 usw gegeben ist.
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Bei komplexen Zusammenschaltungen von verschiedenen W4D- und ODER-Verknüpfungsstufen
ist es oft notwendig, daß die Ausgangssignale in Zwischenspeichern aufgefangen werden,
bevor sie weiterverarbeitet werden können. Ein derartiger Zwischenspeicher bzw.
eine Folge von zwei Zwischenspeichern wird durch die in Figur 3 dargestellten Stufen
7 und 8 gebildet. Die Stufe 7 besteht aus der Reihenschaltung von zwei N-Kanal-Transistoren
T41 und T42 und zwei P-Kanal-Transistoren T43 und T44. Die Steueranschlüsse der
beiden mittleren Transis-t#ren T42 und T43 sind mit dem Ausgang Q2
der
vorhergehenden Stufe verbunden, und der Verbindungspunkt dieser beiden Transistoren
ist mit einer Kapazität C41 und dem Ausgang Q3 verbunden. Die Transistoren T41 und
T44 erhalten zueinander gegenphasige Taktsignale Q1 und §2, wobei dies die gleichen
Taktsignale wie bei den vorhergehenden Stufen 5 und 6 sind. Die Stufe 7 arbeitet
somit als taktgesteuerter Inverter, wobei die Transistoren T42 und T43 die eigentlichen
Invertertransistoren darstellen. Nur wenn das Taktsignal §1 niedrig und das Taktsignal
§2 hoch ist, sind die Invertertransisteren wirksam und laden die Kapazität C41 auf
eine Signalspannung entsprechend dem invertierten Eingangssignal auf,und dieses
Signal erscheint dann am Ausgang Q3. Wenn die Taktsignale §1 und b2 die entgegengesetzten
Werte annehmen, sind die Transistoren T41 und T44 gesperrt, und es kann keine Umladung
der Kapazität C41 erfolgen, so daß das Signal am Ausgang Q3 erhalten bleibt.
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An diesen Ausgang ist eine weitere Stufe 8 angeschlossen, die in gleicher
Weise wie die Stufe 7 aufgebaut ist, wobei die taktgesteuerten Transistoren T45
und T48 jedoch von anderen Taktsignalen gesteuert werden, und zwar im dargestellten
Beispiel von den entgegengesetzten Taktsignalen wie bei der Stufe 7. Die Funktion
der Schaltung nach Figur 5 soll anhand der Figur 4 erläutert werden Darin ist zunächst
wieder der zeitliche Verlauf des Taktsignals
al dargestellt, und
das Taktsignal #2 ist dazu invers. Im Zeitabschnitt t1, in dem das Taktsignal #l
hoch ist, werden die Kapazitäten C1 und C11 durch die dann eingeschalteten Ladetransistoren
T4 und T14 auf OV geladen, so daß unter anderem der Ausgang DA ein niedriges Signal
führt. Im Zeitabschnitt t2 ist zwar der Aktivierungstransistor T1 durch das niedrige
Taktsignal Q1 und der Verirnüpfungstransistor T2 durch das niedrige Signal auf der
Eingangsleitung I1 leitend, jedoch ist das Signal auf der Eingangsleitung 12 noch
hoch und sperrt den Verknüpfungstransistor T3, so daß die Kapazität CI nicht umgeladen
werden kann und das Signal am Ausgang D1 niedrig bleibt. Im Zeitabschnitt t3 erfolgt
daher keine Änderung der Ladung der Kapazität C1 bzw. der S;paleung am Ausgang D1.
Erst im Zeitabschnitt t4 ist auch das Signal auf der Eingangsleitung 12 negativ
(wobei evtl.
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weitere in Reihe liegende Verknüpfungstransistoren als leitend angenommen
werden), so daß nun die Kapazität Cl umgeladen wird und die Spannung am Ausgang
D1 einen hohen Wert annimmt, wie in Figur 4 dargestellt ist. Der an diesen Ausgang
angeschlossene Verknüpfungstransistor T36 in der folgenden Stufe 6 wird dadurch
leitend, und da in diesem Zeitabschnitt t4 das Taktsignal 22 hoch ist, ist auch
der Aktivierungstransistor T8 der Stufe 6 leitend, und die Kapazität C22, die mindestens
in dem vorhergehenden Zeitabschnitt t3 durch den Ladetransistor T25 auf die Spannung
sU aufgeladen worden war, wird nun auf OV umgeladen, so daß am Ausgang Q2 der in
Figur 4 dargestellte Spannungsverlauf entsteht.
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In diesem Zeitabschnitt t4 sind aber auch in der Stufe 7 die Transistoren
T41
und T44 durch die entsprechenden Taktsignale leitend gemacht, so daß das niedrige
Signal am Ausgang Q2 nun durch Umladung der Kapazität C41 ein hohes Signal am Ausgang
Q3 der Inverterstufe 7 erzeugt. Durch die Schraffur in der zeitlichen Darstellung
des Signals am Ausgang Q3 in Figur 4 sind die Zeitabschnitte verdeutlicht, in denen
die Inverterstufe 7 aktiv ist.
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Im Zeitabschnitt t4 ist andererseits die Inverterstufe 8 inaktiv,
da die Transistoren T45 und T48 gesperrt sind, so daß die Spannung am Ausgang Q4
dieser Stufe sich nicht ändert.
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Im nächsten Zeitabschnitt t5 werden in den Stufen 5 und 6 alle Ladetransistoren
wie unter anderem die Transistoren T4 und T25 eingeschaltet, so daß die entsprechenden
Kapazitäten entladen werden und die Spannungen an den Ausgängen Dl und Q2 auf ihren
vorherigen Wert zurückkehren, wie in Figur 4 dargestellt ist, jedoch werden in der
Inverterstufe 7 die Transistoren T41 und T44 gesperrt, so daß die Kapazität C41
nicht umgeladen werden kann und die Spannung am Ausgang Q3 dieser Stufe konstant
bleibt. Dagegen werden die Transistoren T45 und T48 der Inverterstufe 8 eingeschaltet,
so daß nun das Signal am Ausgang Q3 invertiert nach Umladung der Kapazität C42 am
Ausgang Q4 der Inverterstufe 8 erscheint.
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Im Zeitabschnitt t6 erscheint wieder ein hohes Signal am Ausgang D1
und ein niedriges Signal an Ausgang Q2, das wiederum ein
hohes
Signal am Ausgang Q3 der Inverterstufe 7 erzeugt. Da die Kapazität C41 aber noch
auf diese Signalspannung aufgeladen war, ergibt sich keine Änderung des Ausgangssignals,
wie in Figur 4 dargestellt ist.
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Im Zeitabschnitt t7 ergeben sich die gleichen Abläufe wie im Zeitabschnitt
t5, wobei außerdem das Signal am Eingang 11 wieder positiv wird, was sich jedoch
noch nicht an einem der Ausgänge auswirkt. Erst im Zeitabschnitt t8 ist dadurch
der Verknüpfungstransistor T2 in der Stufe gesperrt, so daß das Signal am Ausgang
D1 niedrig bleibt, und damit behält das Signal am Ausgang Q2 wiederum seinen hohen
Wert. Da in diesem Zeitabschnitt aber der Inverter 7 wieder aktiv wird, wird durch
das hohe Signal am Ausgang Q2 die Kapazität C41 auf 0V entladen, und das Signal
am Ausgang Q3 nimmt wieder einen niedrigen Wert an. Da die Inverter stufe 8 in diesem
Zeitsohnitt aber inaktiv ist, bleibt das Signal an deren Ausgang Q4 aber niedrig.
Erst im Zeitabschnitt t9 wird die Inverterstufe 8 wieder aktiv und übernimmt das
Signal am Ausgang Q3 der vorhergehenden Inverterstufe, so daß nun der Ausgang Q4
wieder ein hohes Signal führt. Auf diese Weise ist also das Signal am Ausgang Q2
um zwei Taktphasen, d. h. um eine ganze Tal periode verzögert. Der Ausgang Q4 könnte
also mit einem der Eingänge II ...... verbunden werden, um eine sequentielle Schaltung
zu erzeugen, denn im Zeitabschnitt t8, in dem die Eingangssignale verarbeitet werden,
ist das Signal an diesem Ausgang Q4 noch vorhandeln.
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Aus Figur 4 ist zu erkennen, daß in den ungeraden Zeitabschnitten
t3, t5, t7 ,..... der Ausgang Q2 stets positiv ist, so daß der Invertertransistor
T43 der Inverterstufe 7 dann immer gesperrt ist. Daher kann der Transistor T44,
der in diesen Zeitabschnitten den Inverter sperren soll, weggelassen und der Transistor
T43 direkt mit dem Pol 2 der Spannungsquelle verbunden werden. Der Transistor T44
ist also der den Ladetransistoren der unmittelbar vorhergehenden Stufe 6 entsprechende
Transistor. Wenn die Inverterstufe 7 also an eine entsprechend der Stufe 5 aufgebauten
Stufe angeschlossen asäre, könnte in einem solchen Falle also der Transistor T41
gespart werden. Bei der Inverterstufe 8 ist dies selbstverständlich nicht der Fall,
hier sind alle 4 Transistoren T45 bis T48 notwendig.
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Die Anordnung nach Figur 3 kann günstig für den Aufbau einer programmierbaren
logischen Anordnung verwendet werden, die als Blockschaltbild in Figur 5 dargestellt
ist. Die darin dargestellte prograinmierbare logische Anordnung PLA beruht auf dein
bekannten Prinzip, insbesondere komplexe logische Verknüpfungen von vielen Eingangssignalen
zu vielen Ausgangssignalen nicht dirokt mittels entsprechend aufgebauter Gatter,
sondern im Sinne eines Festwertspeichers aufzubauen, bei dem die Kombinationen der
Eingangssignale die Adressen darstellen und der Inhalt der adressierten Speicherzellen
so gewählt wird, daß an den Ausgängen die den Eingangskombinationen entsprechenden
Signale erscheinen. Solche Festwertspeicher
können leicht integriert
werden, da sie regelmäßige Strukturen enthalten. Bei der in Figur 5 dargestellten
programniierbaren logischen Anordnung werden die Signalkombinationen auf den Eingängen
Q51, Q52 und Q54, die beispielsweise für eine größere Anzahl von Eingängen dargestellt
sind, in dem Decoder 5 decodiert, wobei nur die Signalkombinationen decodiert werden,
die tatsächlich auftreten, um eine möglichst kleine Anzahl von Ausgängen D61, D62
usw. des Decoder erhalten, die die eigentliche Speichermatrix 6 ansteuern. Der Decoder
ist dabei entsprechend der Stufe 5 in Figur 3 aufgebaut, und die Matrix entspricht
der Stufe 6 in Figur 3. Die Ausgänge Q61, Q62 usw. der Matrix und dait der programmierbaren
logischen Anordnung PLA führen auf einen Speicher 9, der aus einer Anzahl Inverterstufen
entw rechend den Stufen 7 und 8 in Figur 3 aufgebaut sein kann. Von den Ausgängen
Q51, Q53, Q53, die nur beispielsweise für eine größere Anzahl von ausgängen dargestellt
sind, sind die ersteren mit den Eingängen der programmierbaren logischen Anordnung
PLA, d. h. mit den Eingängen des Decoders verbunden. Je nach Anwendungsfall, d.
h. je nach Anzahl der Eingänge und Ausgänge können auch alle Ausgänge mit den Eingängen
verbunden sein. Ferner sind in Figur 5 weitere Eingänge des Decoders vorhanden,
von denen der Eingang Q54 beispielsweise dargestellt ist, die nicht mit dem Speicher
9 verbunden sind, sondern von außen angesteuert werden. Durch Signale auf diesen
Leitungen werden bei gleichen Signalkombinationen auf den Eingangsleitungen Q51
und Q52 verschiedene der Ausgänge D61, D62 usw. erregt und damit verschiedene Bereiche
der Matrix ausgewählt.
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Der genauere Aufbau der programmierbaren logischen Anordnung mit Rückkopplung
ist in Figur 6 dargestellt. Der Decoder wird durch die Stufe 5 mit den als UND-Glieder
wirkenden Reihenschaltungen von P#Kanal-Verknüpfungstransistoren T62, T63 ....
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gebildet. In jeder dargestellten Reihenschaltung können noch weitere
~nicht dargestellte Verknüpfungstransistoren angeordnet sein, die von entsprechenden
zusätzlichen Eingängen angesteuert werden. Das eine Ende aller Reihenschaltungen
wird von dem gemeinsamen Aktivierungstransistor T1 angesteuert, und das andere Ende
ist mit den Ladetransistoren T64 ...... und den Ausgängen D61, D62 ..... verbunden,
wobei die Kapazitäten an den Ausgängen der Einfachheit halber nicht mehr dargestellt
sind. Die von diesen Ausgä# angesteuerte Matrix besteht aus der Stufe 6 mit Gruppen
von Parallelschaltungen von N-Kanal-Verknüpfungstransistoren T66, T67, T68 , wobei
in jeder Gruppe noch weitere Verknüpfungstransistoren parallel geschaltet sein können,
die von weiteren Ausgängen der Stufe 5 angesteuert werden können. Der eine Anschluß
sämtlicher Gruppen ist mit dem Aktivierungstransistor T8 verbunden,während die anderen
Anschlüsse mit Ladetransistoren T65 ....... und den Ausgängen Q6l, Q62 ..... verbunden
sind. Auch hier sind die Kapazitäten an den Ausgängen nicht mehr dargestellt.
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Die Ausgänge Q61, Q62 ..... sind mit einer ersten Inverterstufe 7
aus einer Anzahl taktgesteuerter Inverter aus der Reihenschaltung von jeweils zwei
N-Kanal-Transistoren T41 und T42 und einem P-Kanal-Transistor T43 verbunden. Dieser
Aufbau entspricht dem der
Stufe 7 in Figur 3; wobei der Transistor
T44 weggelassen ist.
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Auch der Aufbau der vorhergehenden Stufen 5 und 6 sowie der folgenden
Stufe 8 sowie deren Ansteuerung mit Taktsignalen entspricht der Schaltung nach Figur
3. An den Ausgängen Q63, Q64.....
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ist die zweite Inverterstufe 8 aus einer Anzahl taktgesteuerter Inverter
angeschlossen, die je aus den Transistoren T45 bis T48 bestehen. Die Ausgänge Q51
und Q52 dieser zweiten Inverterstufe sind mit den Eingängen der Decodierstufe 5
sowie mit dem Steuereingang jeweils einer ungetakteten Inverterstufe 10 verbunden,
die aus der Reihenschaltung eines N-Kanal-Transistors-T49 und eines P-Kanal-Transistors
50 zwischen den Polen der Speisespannung bestehen und die das invertierte Signal
über die Ausgänge Q51, Q52 ..... ebenfalls der Decodierstufe 5 zufuliren, um eine
vollständige Decodierung zu ermöglichen.
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In Figur 7 ist die Anwendung einer prograirimierbaren logischen Anordnung
mit wickkopplung für einen Dezirialzähler mit gleichzeitiger Decodierung für die
Ansteuerung einer 7-Segment-Anzeige in vereinfachter Weise dargestellt. Bei den
Stufen 5 und 6 sind die Aktivierungstransistoren, die Ladetransistoren und die KaTrazitäten
ganz weggelassen und die Verknüpfungstransistoren nur durch einen schrägen Strich
an den Kreuzungspunkten von Eing2ngs-Zeilenleitungen und Ausgangs-Spaltenleitungen
angedeutet, an denen ein Verknüpfungstransistor in Reihenschaltung in der Ausgangsleitung
angeordnet ist und mit seinem Steueransch]#uß an die betreffende Eingangsleitung
angeschlossen ist. In gleicher Weise ist in
den Stufen 6 und 6'
jeder Verknüpfungstransistor durch einen schrägen Strich am Kreuzungspunkt der Eingangs-Spaltenleitung,
mit der der Steueranschluß dieses Verknüpfungstransistors verbunden ist, und der
Zeilen-Ausgangsleitung, mit der die betreffenden Verknüpfungstransistoren parallel
verbunden sind, angedeutet. Die Ausgänge der Stufe 6 führen auf einen Zwischenspeicher
9, dessen Ausgänge QW bis Qz den Ausgang des Dezimalzählers im Dualcode darstellen
und die gleichzeitig mit den Eingängen der Stufe 5 sowie mit Invertern 10 verbunden
sind, die die übrigen Eingänge ansteuern. In jeder Spalte der Stufe 5 wird die einer
Dualzahl zugeordneten Dezimalzahl, die ganz unten an den Spaltenleitungen angegeben
ist, decodiert, und die Stufe 6 erzeugt den Code für die nächstfolgende Dualzahl
bzw.
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Dezimalzahl. Diese nächstfolgende Dualzahl wird durch den Zwischenspeicher
9 um eine Taktperiode verzögert wieder an den Eingang der Stufe 5 zurückgegeben
und wieder decodiert, wodurch die Stufe 6 dann den Code für die darauffolgende Dualzahl
erzeugt, usw..
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Die auf diese Weise ohnehin vorhandenen decodierten Dezimalzahlen
werden in der Stufe 6' dazu verwendet, die Signale für die An-Steuerung einer 7-Segment-Ziffern-Anzeige
zu erzeugen. Da der Zähler in dynamischer Technik arbeitet und somit jeden Zustand
nur Bruchteile von Sekunden aufrecht erhalten kann, werden die Ausgangssignale der
Stufe 6 durch ein Signal auf der Leitung St
bei der anzuzeigenden
Zählerstellung in ein statisches Register 11 übernommen, um eine stehende Anzeige
zu erzeugen.
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Auf diese Weise ist mittels einer rückgekoppelten programmierbaren
logischen Anordnung ein Zehnerzähler mit Anzeigedecodierung mit minimalem Aufwand
angegeben.
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Die Figur 8 zeigt einen Ausschnitt der Halbleiterscheibe, in der die
Schaltungsanordnung nach Figur 6 in einem üblichen Herstellungsverfahren für komplementäre
NOS-Technik unter Verwendung von polykristallinem Silizium als Gateelektrode integriert
ist. Die Eingänge Q51, Q51,... des Dekodierers werden als Aluminilsbahnen 20, 21
über die UND-Ebene entsprechend der Stufe 5 geführt. Senkrecht dazu verlaufen streifenförmige
Diffusionsgebiete 22, 23 mit P-Dotierung, die bei der Herstellung durch eine entsprechende
streifenförmige Diffusionsmaske erzeugt werden, nachdem die Gateelektroden 24, 25,
26 aus polykristallinem Silizium angebracht wurden, so daß die Diffusionsgebiete
an den Stellen unterbrochen sind, an denen die Gateelektroden angebracht sind. Durch
die Unterbrechung wird ein VerknUpfwlgstransistor gebildet, während die Diffusionsgebiete
die Verbindungen der Verknüpfungstransistoren in Form einer Reihenschaltung bilden.
Die Gateelektroden sind über Kontaktfenster 27, 28 mit den Aluminiumbahnen 20, 21
verbunden. Durch die Lage der Gateelektroden 24, 25, 26 wird die logische Struktur,
d.h. die Verknüpfungsfunktion der UND-Ebene festgelegt.
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Die Enden Doi, D62 der Diffusionsgebiete 22, 23 der UND-Ebene
sind
mit den Eingangsleitungen der ODER-Ebene entsprechend Stufe 6 in Figur 6 verbunden,
die auf Bahnen 30, 31, 32 aus polykristallinem Silizium über diese Ebene geführt
werden.
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Diese Bahnen bilden die Gateelektroden der Verknüpfungstransistoren
dieser Ebene. Die Verknüpfungstransistoren können jeweils nur an der Stelle erzeugt
werden, an der sich die Gateelektroden 30, 31, 32 und die Aluminiumbahnen 33, 34
kreuzen. Der eine Hauptanschluß der Verknüpfungstransistoren wird jeweils durch
die Diffusionsgebiete 40 gebildet, die gemeinsam mit dem Aktivierungstransistor
T8 in Figur 6 verbunden sind. Der andere Hauptanschluß der Verknüpfungstransistoren
wird durch Diffusionsgebiete 37, 38, 39 gebildet, wenn dieses Diffusionsgebiet bis
an die entsprechende Gateelektrode heranreicht. Andernfalls, wie es im dargestellten
Beispiel bei dem Diffusionsgebiet 39 auf der rechten Seite der Fall ist, entsteht
kein Verknüpfungstransistor. Durch die verbleibenden Verknüpfungstransistoren wird
die logische Struktur, d.h. die Verknüpfungsfunktion dieser ODER-Ebene bestimmt.
Die einzelnen Diffusionsgebiete 37, 38, 39 werden über Kontaktfenster 35, 36 mit
den Aluminiuiabahnen 33, 34 verbunden, die so eine Parallelschaltung aller Verknüpfungstransistoren
einer Zeile bewirken. Die Diffusionsgebiete 40 und 37, 38, 39 haben gleiche Dotierung
und werden nach dem Anbringen der Gateelektroden 30, 31, 32 durch eine Diffusionsmaske
erzeugt, deren Kontur 41 durch die gestricheltcn Linien und die diese verbindenden
stark ausgezogenen Linien angedeutet ist.
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PATENTANSPRUCHE:
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