DE2543138C3

DE2543138C3 -

Info

Publication number: DE2543138C3
Application number: DE2543138A
Authority: DE
Inventors: Kenshi Yokohama Manabe; Yasoji Kanagawa Suzuki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1974-09-26
Filing date: 1975-09-26
Publication date: 1979-01-25
Also published as: DE2543138A1; JPS5137578A; FR2286471B1; JPS605062B2; DE2543138B2; FR2286471A1; GB1499389A

Description

Die Erfindung betrifft einen Decoder, bestehend aus einem monolithischen, maskenprogrammierbaren Halbleiter-Festwertspeicher gemäß dem Oberbegriff des Anspruchs 1.

Derartige Festwertspeicher sind beispielsweise aus der Zeitschrift IBM-Technical Disclosure Buiietin, VoL 15, Nr. 9, Februar 1973, S. 2919, 2920, aus der Zeitschrift Electronics, 6. Februar 1967, Seite 93 bis 97, der US-PS 35 25 083, der US-PS 36 14 750 und der DE-OS 23 00 847 bekannt Zu diesem Stand der Technik folgen zur besseren Erläuterung der Erfindung einige Ausführungen.

Ein in jüngster Zeit aufgetretenes Konstruktionserfordernis für eine äußerst komplexe, vielfältig anwendbare elektronische Schaltung, unterstützt durch eine bemerkenswerte Verbesserung der Technik zur Herstellung von integrierten Halbleiterschaltkreisen, hat einen dringenden Bedarf für Festwertspeicher mit sehr großer Kapazität noch vergrößert. Bekanntlich finden Festwertspeicher vielfältig Anwendung, beispielsweise für periphere Ger&ie von elektronischen Rechnern, als zusätzliche Funktionsschaltungen für Tischrechner und für verschiedenartige Kodeumsetzer. Infolgedessen muß in den Festwertspeicher je nach seinem speziellen vorgesehenen Zweck jeweils ein unterschiedliches Informationsschema eingeschrieben werden können. Eine Vielfalt von Festwertspeichern kann je nach dem vom Benutzer vorgesehenen Verwendungszweck getrennt hergestellt werden, doch ist dieses Verfahren mit dem Nachteil behaftet, daß dabei keine Austauschbarkeit zwischen den einzelnen Festwertspeichern gegeben und keine Serienfertigung solcher Speicher mit niedrigen Kosten möglich ist, was ein einschränkendes Merkmal bei der Herstellung von Festwertspeichern darstellt

Als bisher wirksamste Lösung dieses Problems ist in jüngster Zeit ein weiteres Verfahren zur Herstellung von Festwertspeichern entwickelt worden, bei dem 1. ein Festwertspeicher mit sehr großer Kapazität (üblicherweise von 2-4 Kilobits) bis zu einer Fertigungsstufe, die für eine Vielfalt von Anwendungszwekken jeweils gleich ist, hergestellt wird, und 2. selektiv Informationen in die den Festwertspeicher bildende Matrixanordnung entsprechend einem von einem Benutzer geforderten Schema des Festwertspeichers eingeschrieben werden, indem die noch zu beschreibende programmierbare Maske benutzt wird, die je nach den für die verschiedenartigen Festwertspeicher vorgesehenen Verwendungszwecken variiert Es ist zu beachten, daß der in der folgenden Beschreibung benutzte Ausdruck »Einprägung oder Fehlen von Informationen in einem IGFET« die Notwendigkeit der Angabe bezeichnet, ob eine auf die noch zu beschreibende Weise auf einem Halbleitersubstrat angeordnete Matrixanordnung von IGFETs elektrisch und physikalisch in einem vollständigen Zustand geformt oder hergestellt werden soll oder nicht und ob folglich jeder

IGFET dadurch leitend gemacht werden soll oder nicht, daß ein Leitkanal zwischen seinem Source- und Drain-Bereich bei Anlegung entsprechender Gleichspannungen ain seine Gate-, Source- und Drain-Elektroden gebildet wird. Der entscheidene Punkt bei einem ^; derartigen maskenprogrammierbaren Festwertspeicher ist seine möglichst schnelle Auslieferung vom Hersteller an den Benutzer nach Eingang eines Auftrags von letzterem, d. Ju der Vorgang der Festlegung der in den verschiedenein Fertigungsstufen der Festwertspeicher n benutzten Masken, die dazu dienen, die ausgewählten, sich je nach dem vom Benutzer vorgesehenen Anwendungszweck ändernden Informationteile einzuschreiben. Im folgenden ist nunmehr ein bisher angewandtes Verfahren zur Herstellung von IGFETs π anhand der F i g. 1A bis 1F kurz erläutert

Das Verfahren zur Herstellung von IGFETs ist im allgemeinen in die folgenden Venahrensschritte unterteilt:

(a) Zunächst; wird eine vergleichsweise dicke, z. B. etwa 7O0O A dicke SiO₂-Schicht 11 durch Oxydieren der einen Fläche 12 eines Haibleitersubstrats des einen Leittyps, beispielsweise eines N-Typs-Siliziumsubstrats 11, ausgebildet Hierbei wird ein vorbestimmter Bereich der SiCVSchicht 13 unter Benutzung einer ersten Photoätz-Abdeckmaske abgetragen, und ein Fremdatom des entgegengesetzten Leittyps wie beim Siliziumsubstrat 11, d.h. ein P-Typ-Fremdatom, wird in die freiliegende Oberfläche des Siliziumsubstrats dotiert, um gemäß Fi g. 1A Source- und Drain-Bereiche 14 bzw. 15 zu bilden.

(b) Die Obei-fläche des so erhaltenen Siliziumsubstrats wird gemäß F i g. 1B erneut oxydiert, um die .iiO2-Schicht 13 auf der Gesamtoberfläche 12 des Substrats; 11 zu bilden, und zwar einschließlich der reigelegten Oberflächenabschnitte von Sourcejnd Drain-Bereich 14 bzw. 15.

(c) Der zwischen Source- und Drain-Bereich 14 bzw. 15 befindliche Abschnitt der SiO₂-Schicht 13 wird dann gemäß Fig. IC mittels einer zweiten Photoätz-Abdeckmaske abgetragen, um eine Öffnung für eine an der Oberfläche 12 des Substrats Ii endende Gate-Elektrode zu bilden.

(d) Die Oberfläche der so erhaltenen Siliziumsubstratkonstruktion wird dann gemäß F i g. 1D erneut oxydiert, um auf der Oberfläche acs Substrats eine vergleichsweise dünne Gate-Oxidschicht 131 mit einer Dicke von z. B. etwa 1200 A zu bilden.

(e) Die SiO₂-Schicht wird hierauf gemäß Fig. IE mittels einer dritten Photoätz-Abdeckmaske selektiv abgetragen, um gemäß F i g. 1F diejenigen Abschnitte 121 und 122 des Substrats freizulegen, welche praktisch dem Source- und dem Drain-Bereich 14 bzw. 15 entsprechen.

(f) Im Anschluß hieran werden vorbestimmte, elektrischleitende Metalle, wie Aluminium, gemäß Fig. IF über eine vierte Photoätz-Abdeckmaske auf die Gate-Oxidschicht 131 und die freigelegten Abschnitte 121 und 122 des Substrats aufgedampft, um eine Gate-Elektrode 16, eine Source-Elektrode 17 und eine Drain-Elektrode 18 zu bilden.

(g) Auf der Gesamtoberfläche des auf oben beschriebene Weise hergestellten IGFET-Gebildes wird dann zürn Passivieren seiner Oberfläche durch ein chemisches Aufdampfverfahren eine Phosphoroder Borglasschicht ausgebildet.

jit Beim vorstehend beschriebenen Herstellungsverfahren können als Maskierungsschritt, bei dem eine einfache Informationseinschreibsteuerung möglich ist, ersichtlicherweise die folgenden drei Maskierschritte in Betracht kommen: t. Maskenabdeckung zur Bildung der diffundierten Source- und Drain-Bereiche gemäß Fig. IA; 2. Maskenabdeckung zur Bildung der Gate-Elektrodenöffnung gemäß Fig. IC, und 3. Maskenabdeckung zur Bildung der Gate-, Source- und Drain-Elektroden gemäß F i g. 1F. Da bei einem Festwertspeicher die Source- und Drain-Bereiche im allgemeinen einer Anzahl von IGFETs gemeinsam zugeordnet und auf noch zu erläuternde Weise jeweils an den Matrixschnittpunkten angeordnet sind, ist es; praktisch unmöglich, die Einprägung von Informationen oder ihr Fehlen in den, den Festwertspeicher bildenden IGFETs durch Maskenabdeckschritte für die Herstellung der Source- und Drain-Elektrodenöffnungen gemäß F i g. 1E zu steuern.

Beim bisher angewandten Verfahren zur Herstellung eines maskenprogrammierbaren Festwertspeichers mit IGFETs erfolgt die Steuerung der Einprägung oder des Fehlens von Informationen durch Abwandlung eines der drei vorgenannten rviaskenabdeckicb ilie auf noch zu erläuternde Weise.

Die F i g. 2A und 2B, 2C stellen eine Aufsicht bzw. Schnittansichten dar, welche schematisch lediglich einen ein Einzclbit führenden P-Kanal-IGFET 21P(der durch einen N-Kanal-Typ ersetzt werden kann) und einen informationsfreien Einzelbit-P-Kanai-IGFET 22P bei einem herkömmlichen maskenprogrammierbaren Festwertspeicher veranschauchlichen, der durch Abwandlung des Maskierungsschritts (Fig. IA) für die Bildung des Source- und des Drain-Bereichs hergestellt wurde. Wenn bei der Herstellung eines solchen Festwertspeichers streifenartige P-Typ-Source- und -Drain-Bereiche

14 bzw. 15 in einem N-Typ-Siliziumsubstrat 11 in vorbestimmten Abständen dotiert werden, wird gemäß F i g. 2B ein zusätzlicher Diffusionsbereich 21 gebildet, der mit dem Source-Bereich 14 (der durch den Drain-Bereich 15 ersetzt werden kann) des IGFETs 21P einstückig ausgebildet ist und in welchen die Information entsprechend dem vorgesehenen Verwendungszweck eingeschrieben wird, wobei er sich über eine vorbestimmte Länge in Richtung auf den Drain-Bereich

15 erstreckt. Andererseits wird beim informationsfreien IGFET 22P kein zusätzlicher, mit dem Source-Bereich 14 einheitlicher bzw. einstückiger Diffusionsbereich 21 ausgebildet Nach Abschluß des Diffusionsschritts werden die verschiedenen Verfahrensschritte gemäß den Fig. IB bis IE durchgeführt Beim Aufdampfvorgang gemäß F i g. 1F werden zahlreiche streifenartige, elektrisch leitende Metallschichten 22 aus z. B. Aluminium in vorbestimmten Abständen auf einer mit etwa 7000 A vergleichsweise dicken Isolierschicht 13 in der Weise ausgebildet, daß sie die streifenartigen Source- und Drain-Bereiche 14 bzw. 15 schneiden. Die Gate-Elektrodenfilrce 16 werden auf ein-: mit eiwa 1200 A vergleichsweise dünne Ga'.e-Isoüerschicht 131 derart aufgedampft, daß sie einstückig mit den betreffenden leitenden Metallschichten verlaufen. Hierbei überlappt der Gate-Elektrodenfilm 16 des informationsführenden IGFETs 21PmIt seinen beiden Seiten den zusätzlichen Source-Bereich 21 und den Drain-Bereich 15 (F i g. 2B), während derjenige des informationslosen IGFETs 22P zwischen dessen Source- und Drain-Bereichen 14 bzw. 15 so ausgebildet ist, daß er nur mit seiner einen Seile den Drain-Bereich 15 überlappt, während die andere Seite des Gate-Elektrodenfilms 16

ein vorbestimmtes Stück vom Source-Bereich 14 entfernt ist (F ί g. 2C). Eine nicht dargestellte Phosphoroder Borglasschicht wird auf die Oberfläche der IGFET-Struktur aufgedampft, um ihre Gesamtoberfläche zu passivieren. Wenn Gleichspannungen vorbestimmter Größen zwischen den Source-Elektrodenfilm 17, den Drain-Elektrodenfilm 18 und die einstückig mit dem Gate-Elektrodenfilm 16 ausgebildete elektrisch leitende Metallschicht 22 an jedem IGFET einer Matrixanordnung des fertigen Festwertspeichers angelegt werden, wird ein Leitkanal zwischen Source- und Drain-Bereich 14 bzw. 15 bei jedem einen zusätzlichen Source-Bereich aufweisenden IGFET 21PgCbUdCt und letzterer somit durchgeschaltet, während zwischen den Source- und Drain-Bereichen 14 bzw. 15 bei jedem der anderen IGFETs 22/¹PrBkIiSCh kein Leitkanal gebildet und der IGFET somit im Sperrzustand gehalten wird, wodurch der gewünschte Festwertspeicher erhalten wird.

eher gemäß den F i g. 2A bis 2C besitzt jedoch den Nachteil, daß vom Eingang eines Auftrags bis zur Auslieferung des Artikels eine längere Zeitspanne verstreicht, weil der Maskierungsschritt zur Steuerung der Einprägung bzw. des Fehlens von Informationen an einem der IGFETs in der ersten Stufe (d.h. beim Diffusionsschritt zur Qildung des Source- und des Drain-Bereichs) des IGFET-Fertigungsverfahrens (F i g. IA bis 1 F) durchgeführt wird. Da die streif enartigen Source- und Drain-Diffusionsbereiche einer Anzahl von IGFETs gemeinsam zugeordnet sind, entfällt offensichtlich die Notwendigkeit für die Ausbildung einer getrennten öffnung bei jedem dieser Bereiche in jedem IGFET. Dies bedeutet, daß nur eine einzige öffnung im einen Endabschnitt jedes streifenförmigen Source- und Drain-Bereichs 14 bzw. 15 zur Herstellung einer elektrischen Verbindung mit Source- bzw. Drain-Elektroden ausgebildet zu werden braucht, worauf der Aufdampfschritt zur Ausbildung der Source- und Drain-Elektrodenfilme 17 bzw. 18 in Verbindung mit dem Gate-Elektrodenfilm 16 folgt.

In den den F i g. 2A bis 2 ähnelnden F i g. 3A, 3B und 3C sind lediglich ein informationstragender Einzelbit-P-Kanal-IGFET31Pund ein informationsfreier Einzelbit-P-Kanal-IGFET 32P eines herkömmlichen maskenprogrammierbaren Festwertspeichers veranschaulicht, der durch Abwandlung des Maskierungsschritts (Fig. IC) bei der Bildung eines Gate-Elektrodenfilms hergestellt worden ist.

Bei dieser Konstruktion sind streifenförmige P-Typ-Drain- und Source-Bereiche 15 bzw. 14 mit einem zusätzlichen Bereich 21 in vorbestimmten Abständen in die eine Oberfläche 12 eines N-Typ-Siliziumsubstrats 11 der Art gemäß Fig. IA diffundiert, wobei gemäß Fig. IB eine mit etwa 7000 A vergleichweise dicke SiO₂-Schicht 13 auf der Gesamtfläche des Gebildes ausgebildet ist Diese Fertigungsschritte werden dabei vor Eingang eines Auftrags von einem Kunden bzw. Benutzer durchgeführt

Nach Eingang eines entsprechenden Auftrags wird eine öffnung in dem Teil der SiOrSchicht 13 vorgesehen, in welchem ein Gate-Elektrodenfilm jedes IGFETs, in welchen Informationen eingeschrieben werden sollen, nach Anweisung des Benutzers abgelagert werden soll, während an den informationsfreien IGFETs keine derartige öffnung vorgesehen wird (Fig. IC). Gemäß Fig. ID wird eine mit etwa 1200 A vergleichsweise dünne SiOrGate-Schicht 131 auf jedem freilegenden Abschnitt des Siliziumsubstrats 11 ausgebildet, welcher der Öffnung entspricht, an weicher der Gate-Elektrodenfilm 16 vorgesehen ist. Sodann wird je eine öffnung an den Stellen vorgesehen, an denen die

-, Source- und Drain-Elektrodenfilme abgelagert werden sollen. Gemäß F i g. 1F werden mehrere streifenförmige, elektrisch leitende Metallschichten 22 aus z. B. Aluminium in vorbestimmten Abständen auf eine mit etwa 7000 A vergleichsweise dicke Isolierschicht 13 in

in der Weise aufgedampft, daß sie die streifenartigen Source- und Drain-Bereiche 14 bzw. 15 schneiden, wahrend ein Gate-Elektrodenfilm 16 auf die mit etwa 1200 A vergleichsweise dünne Gate-Oxidschicht 131 (Fig.3B) entsprechend jedem informationstragenden

ι -, IGFET und auf eine mit etwa 7000 A vergleichsweise dicke Gate-Oxidschicht 13 (Fig.3C) entsprechend jedem informationsfreien IGFET aufgedampft wird, so daß sie materialeinheitlich mit den betreffenden leitenden Metallschichten 22 verläuft. Source- und

.•υ Drain-E'ektrodenfür"? *⁷ und 1ä werden zusammen mil den Gate-Elektrodenfilmen 16 aufgedampft Hieraul wird zur Passivierung der Oberfläche eine Thosphor- oder Borglasschicht auf die Gesamtoberfläche der IGFET-Konstruktion aufgedampft.

>, Wenn dann Spannungen vorbestimmter Größe zwischen die Source-Elektrodenfilme 17, die Drain Elektrodenfilme 18 und die mit den Gate-Elektrodenfilmen 16 einstückig ausgebildeten, elektrisch leitender Metal'.'xhichten 22 angelegt werden, wird zwischer

tu Source- und Drain-Bereich 14 bzw. 15 der IGFETs 21P deren Gate-Elektrodenfilme jeweils auf der vergleichsweise dünnen Gate-Oxidschicht 131 (etwa 1200 A dick] ausgebildet sind, ein Leitkanal erzeugt, so daß die IGFETs 21P leitend werden bzw. durchschalten

π Andererseits wird kein Leitkanal zwischen Source- unc Drain-Bereich 14 bzw. 15 der IGFETs 22P erzeugt deren Gate-Elektrodenfilme 16 jeweils auf der mit etws 7000 A vergleichsweise dicken Oxidschicht 13 ausgebildet sind, so daß die IGFETs 22.^p nichtleitend werder

4Ii bzw. sperren. Auf diese Weise wird der gewünschte Festwertspeicher gebildet

Beim maskenprogrammierbaren Festwertspeichel gemäß den F i g. 3A bis 3C wird der Maskierungsschriti zur Steuerung der Einprägung bzw. des Fehlens vor

4, Informationen an den in der Matrix angeordneter IGFETs dadurch durchgeführt, daß die jeweiliger Gate-Elektrodenöffnungen praktisch in der Mitte (Fig. IC) des IGFET-Fertigungsverfahrens gemäß der Fig. IA bis IF ausgebildet werden. Bei diesen-

in Verfahren kann zwar gegenüber dem Fall gemäß der Fig.2A bis 2C eine erhebliche Verkürzung dei Herstellungszeit bis zur Auslieferung des M^iLxoprogrammspeichers vom Hersteller an den Benutzer nacr Eingang eines Auftrags von letzterem erzielt werden doch müssen dabei nach Eingang des Auftrags vorr Kunden bzw. Benutzer immer noch die Verfahrensschritte gemäß den Fig. ID bis IF sowie dei Oberflächenpassivierungsschritt durchgeführt werden Aus diesem Grund ist nach Auftragseingang bis zui

Mi Auslieferung des Produkts eine längere Zeitspanne erforderlich. Dieses Verfahren ermöglicht die Steue rung der Einprägung oder des Fehlens von Informationen auf allen den Festwertspeicher bildenden IGFETi durch selektive Änderung der Dicke der einzeln«

hi Gate-Oxidschichten der IGFETs, so daß die informa tionsfreien IGFETs 22P eine etwas höhere Schwellen wertspannung erhalten als die informationstragendei IGFETs 21P. Bei diesem Verfahren ist jedoch ein klein«

Streiisirom zwischen den betreffenden Source- und Drain-Bereichen der informationsfreien IGFKTs 22P vorhanden.

Die wiederum den F i g. 2A bis 2C ähnelnden F i g. 4A, 4B und 4C veranschaulichen schematisch lediglich einen informationstragenden Einzelbit-P-Kanal-IGFET 41P und einen informationslosen Einzelbit-P-Kanal-IGFET 42P pines herkömmlichen maskenprogrammierbaren Festwertspeichers, der durch Abwandlung des Maskierungsschritts (Fig. IF) für das Aufdampfen der \o einzelnen Gate-, Source- und Drain-Elektrodenfilme von in einer Matrix angeordneten, einen Festwertspeicher bildenden IGFETs zur Steuerung der F.inprägung oder des Fehlens von Informationen an jedem IGFET Hergestellt wurde. Bei diesem Verfahren ist der is Fertigungsvorgang für die Herstellung des maskenprogrammierbaren Festwertspeichers vor Eingang eines Auftrags von einem Benutzer vom Fertigungsschritt der Ausbildung einer Anzahl von streifenartigen P-Typ-Urain-Ditfusionsbereichen i5 und von streifenariigeri m F Typ-Source-Diffusionsbereichen 14 mit jeweils einem zusätzlichen Diffusionsbereich 21 in vorbestimmten Abständen in einem N-Typ-Siliziumsubstrat 11 auf die in Fig. IA dargestellte Weise bis zum Verfahrensschritt der Ausbildung der Gate-Elektrodenöffnungen der einzelnen IGFETs gemäß Fig. IE fortgeschritten. Nach Eingang des Auftrags vom Kunden werden zahlreiche streifenartige, elektrisch leitende Metallschichten 22 in vorbestimmten Abständen auf eine mit etwa 7000 A vergleichsweise dicke Isolierschicht 13 so aufgedampft, daß sie die streifenartigen Source- und Drain-Bereiche 14 L^w. 15 schneiden. Gleichzeitig wird ein Gate-Elektrodenfilm 16 auf die Gate-Oxidschicht 131 an den den informationstragenden IGFETs 41P entsprechenden Stellen aufgedampft, so daß er sich einstückig mit der entsprechenden, streifenartigen Metallschicht 22 erstreckt. Dagegen wird kein Gate-Elektrodenfilm 16 an den Stellen der Gate-Oxidschicht 131 aufgedampft, welche den informationslosen IGFETs 42Pentsprechen. Das Aufdampfen des Gate-Elektrodenfilms 16 erfolgt gleichzeitig mit dem Aufdampfen von Source- und Drain-Elektrodenfilmen 17 bzw. 18. Hierauf wird zur Passivierung der Oberfläche eines Phosphor- oder Borglasschicht auf die Gesamtoberfläche der Mikroprogrammspeicher-Konstruktion aufgedampft.

Bei diesem Verfahren wird die Maskierung zur Steuerung der Einprägung oder des Fehlens von Informationen an den in einer Matrix angeordneten, den Festwertspeicher bildenden IGFETs nahezu an einer Endstufe (Fig. IF) zur Ausbildung der Gate-, Source- und Drain-Elektrodenfilme der IGFETs während der Herstellung des Festwertspeichers durchgeführt. Aus diesem Grund kann die für die Fertigung des genannten Festwertspeichers nach Auftragseingang verstreichende Zeit im Vergleich zum Verfahren gemäß F i g. 3A bis 3C weiter verkürzt werden. Da jedoch bei diesem Verfahren die genannte Steuerung bezüglich der Informationen an den IGFETs durch selektive Ausbildung der Gate-Elektrodenfilme auf der etwa 1200Ä dicken Oxidschicht 131 erfolgt, besteht wie im Fall des Verfahrens gemäß den Fig.3A bis 3C ebenfalls die Möglichkeit dafür, daß ein kleiner Streustrom zwischen den Source- und Drain-Bereichen der betreffenden informationslosen IGFETs fließt.

Aufgabe der Erfindung ist daher die Schaffung eines Decoders, bestehend aus einem monolithischen, maskenprogrammierbaren Halbieiterfestwertspeicher gemäß dem Oberbegriff des Anspruchs 1, bei welchem die Störströme verringert werden sollen.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Eine vorteilhafte Weiterbildung ergibt sich aus dem Anspruch 2.

Im folgenden wird die Erfindung anhand der Figuren näher erläutert. Es zeigen

Fig. IA bis IF Schnittansichten zur Veranschaulichung der bekannten Verfahrensschritte bei der Herstellung eines IGFETs,

Fig.2A eine Aufsicht, welche schematisch und beispielhaft lediglich einen informationstragenden Einzelbit-IGFET und einen informationslo«en Einzelhit-IGFET eines bekannten maskenprogrammierbaren Festwertspeichers zeigt,

Fig. 2B einen Schnitt längs der Linie 2b-2b in Fig.2A.

Fig. 2C einen Schnitt längs der Linie 2c-2e in Fig.2A,

F i g. 3A eine F i g. 2A ähnelnde Ansicht eines anderen

bf kaiinien Festwertspeichers,

Fig. 3B einen Schnitt längs der Linie 36-36 in Fig.3A,

Fig. 3C einen Schnitt längs der Linie 3c-3c in Fig.3A,

Fig. 4A eine Fig. 2A ähnelnde Ansicht noch eines anderen bekannten Festwertspeichers,

Fig.4B einen Schnitt längs der Linie 46-46 in Fig.4A,

Fig.4C einen Schnitt längs der Linie 4c-4c in Fig.4A,

Fig. 5A eine Fig. 2A ähnelnde Darstellung eines bekannten monolithischen maskenprogrammierbaren Festwertspeichers,

F i g. 5B einen Schnitt längs der Linie 56-56 durch die informationstragende Speicherstelle in F i g. 5A,

F i g. 5C einen Schnitt längs der Linie 5o5c durch die informationslose Speicherstelle in F i g. 5A,

F i g. 5D einen Schnitt längs der Linie 5c-5cin F i g. 5A mit der demgegenüber erfindungsgemäßen Ausbildung der informationslosen Speicherstelle,

F i g. 6 einen Anordnungsplan, welcher schematisch einen Dekoder mit 3 Eingängen und 8 Ausgängen veranschaulicht, wie er nach dem bekannten Speicherprinzip gemäß F i g. 5A—5C aufgebaut wurde,

F i g. 7 einen Äquivalentschaltkreis für die Anordnung gemäß F i g. 6,

F i g. 8A einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie 8-8 in F i g. 6,

Fig.8B eine Fig. 8A ähnelnde Ansicht, die den gemäß der Erfindung hergestellten Dekoder mit 3 Eingängen und 8 Ausgängen veranschaulicht,

F i g. 9 einen F i g. 8A ähnelnden Schnitt, welcher nur em komplementäres Paar von P- und N-Kanal-IGFETs eines monolithischen, maskenprogrammierbaren Festwertspeichers gemäß einer abgewandelten Ausführungsform der Erfindung veranschaulicht,

Fig. IOA eine Fig.5A ähnelnde Ansicht einer abgewandelten Ausführungsform der Erfindung,

F i g. 10B einen in vergrößtertem Maßstab gehaltenen Schnitt längs der Linie 106-106 in F i g. 10A und

Fi g. IOC einen Fi g. 1OB ähnelnden Schnitt längs der Linie 1 Oo 1 Oc in F i g. 1OA.

Die F i g. 1 bis 4 wurden vorstehend erläutert In den F i g. 5A bis 5C sind jeweils lediglich ein informationstragender EinzeIbit-IGFET51Pund ein informationsloser Einzelbit-IGFET 52P dargestellt, wie sie nach dem Stande der Technik bekannt sind.

Bei der Herstellung eines bekannten monolithischen,

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maskenprogrammierba\en Festwertspeichers werden vor Eingang eines Auftrags von einem Kunden bzw. Benutzer die folgenden Verfahrensschritte durchgeführt:

(a) Die eine Oberfläche 52 eines monolithischen Halbleitersubstrats eines vorgegebenen Leittyps, z. B. eines N-Typs-Siliziumsubstrats 51, wird zunächst unter Bildung einer m,i etwa 7000 A vergleichsweise dicken SiO₂-Schicht 53 auf der gesamten Substratoberfläche 51 oxydiert. Sodann wird ein vorbestimmter Teil der SiÖ₂-Schicht 53 unter Verwendung einer ersten Photoätz-Abdeckmaske abgetragen. Gleichzeitig wird ein Fremdatom des dem Substrat 51 entgegengesetzten Leittyps, d. h. ein P-Typ-Fremdatom, wie Bor, über die abgetragenen Teile der Schicht 53 in das Substrat 51 injiziert bzw. dotiert, so daß eine Anzahl von streifenförmigen P-Typ-Source-Diffusionsbereichen 54 und Drain-Diffusionsbereichen 55 mit jeweils einer vorbestimmten Breite von z. B. etwa 6 — 8 μπι in vorbestimmten Abständen von z.B. etwa 20—30 μπι ausgebildet werden '*."·!. Fi™. !AV Diese Source- und !«!er /ν Drain-Diffusionsbereiche 54 bzw. 55 sind auf dem Substrat 51 an dessen Schnittpunkten der in der Matrix angeordneten Speicheradressen des Festwertspeichers gewissen P-Kanal-IGFETs gemeinsam zugeordnet.

(b) Die Oberfläche 52 des Substrats 51 wird dann erneut oxydiert, um mit der etwa 7000 A dicken SiO2-Schicht 53 die gesamte Substratoberfläche 52, einschließlich der freigelegten Teile der betreffenden Source- und Drain-Diffusionsbereiche 54 bzw. 55 zu bedecken (vgl. F i g. 1 B).

(c) Unter Verwendung einer zweiten Photoätzmaske wird dann eine Öffnung bzw. ein Loch ausgebildet, indem derjenige Substratoberflächenteil der SiO₂-Schicht 53 abgetragen wird, der sich zwischen den y> jeweils benachbarten Source- und Drain-Bereichen 54 bzw. 55 befindet und auf dem der noch zu beschreibende Gate-Elektrodenfilm 57 jedes IGFETs der Matrixanordnung vorgesehen wird (vgl. F i g. I C).

(d) Die Oberfläche 52 des Substrats 51 wird wiederum oxydiert, um eine mit z.B. etwa 1200—1500 A vergleichsweise dünne Gate-lsolier-SiO₂-Schicht 531 auf dem Abschnitt der Oberfläche des Substrats 51 auszubilden, auf dem die Öffnung für den Gate-Elektrodenfilm ausgebildet ist (vgl. F i g. I D). -»5

(e) Hierauf wird unter Verwendung einer dritten Photoätzmaske eine weitere Öffnung ausgebildet, indem derjenige Substratoberflächenteil der SiO₂-Schicht 53 abgetragen wird, der sich jeweils am Ende der betreffenden Source- und Drain-Diffusionsbereiche « 54 bzw. 55 befindet (vgl. F i g. I E).

(0 Mehrere elektrisch leitende Metallschichten oder -filme 56, etwa als Aluminium, mit jeweils einer vorbestimmten Breite von z. B. etwa 6-8 μπι werden unter Verwendung einer vierten Photoätzmaske in vorbestimmten Abständen von z. B. etwa 20—30 μπι auf die SiO₂-Schicht 53 aufgedampft, so daß sie die Source- und Drain-Bereiche 54 bzw. 55 schneiden. Gleichzeitig werden Gate-Elektrodenschichten bzw. -filme 57 aus z. B. Aluminium mit jeweils einer vorbestimmten Länge bO von z. B. etwa 15 — 20 μπι und einer Breite von z. B. etwa Ι0-12μΐη derart auf die Gate-Isolierschicht 531 aufgedampft, daß sie materialeinheitlich bzw. einstückig von den betreffenden Metallschichten 56 abgehen und die gegenüberliegenden Seitenkanten jedes Gate Elek- bi trodiMifilms 56 in einem zweckmäßigen Abstand Jl oder t/2 (J 1 = 2 —5μιη und d2 = 6-10 μπι bei der dargestellten Ausführungsform) von der Innenseite der betreffenden, einander zugewandten Source- und Drain-Bereiche 54 bzw. 55 angeordnet sind. Gleichzeitig werden weiterhin eine nicht dargestellte Source-Elektrodenschicht und eine Drain-Elektrodenschicht 58 auf jedes Ende der Source- und Drain-Bereiche 54 bzw. 55 aufgedampft, so daß eine Vielzahl von P-Kanal-IGFETs, in die noch keine Information eingeschrieben ist, an den Matrixschnittpunkten auf dem Substrat 51 angeordnet ist, welche durch die streifenförmigen Source- und Drain-Diffusionsbereiche 54 bzw. 55 sowie die streifenförmigen, leitfähigen Metallfilme 56 festgelegt werden. Nach Eingang eines entsprechenden Auftrags vom Kunden wird dann ein Fremdatom 59 des gleichen Leittyps wie Source- und Drain-Bereich (d. h. vom P-Typ bei der dargestellten Ausführungsform) unter Verwendung einer fünften Photoätzmaske, die entsprechend dem Speicherschema des vom Kunden angeforderten Festwertspeichers ausgebildet wird, in du· Substrat 51 über diejenigen freigelegten Abschnitte der Gate-Isolierschicht 531 injiziert, die an den Abstanden

,,I ,Π Ii,

den Gate-Elektrodenfilm 57 jedes derjenigen in Matrix angeordneten P-Kanal-IGFETs. in welche Informationen eingeschrieben werden sollen, und die betreffenden, einander zugewandten Source- und Drain-Bereiche 54 bzw. 55 festgelegt werden. Anschließend wird /ur Stabilisierung oder Passivierung der Oberfläche eine Phosphor- oder Borglasschicht 60 auf die Gesamtoberfläche des Festwertspeichers aufgedampft.

Bei dem auf vorstehend beschriebene Weise hergestellten Festwertspeicher sollten sich die Source- und Drain-Bereiche 54 bzw. 55 derjenigen in Matrixanordnung vorliegenden P-Kanal-IGFETs 51 P. in denen ein Injektionsbereich 59 vorgesehen ist, jeweils gleich weit bis eben unter die betreffenden Gate-Elektrodenfilme 57 erstrecken, während die Source- und Drain-Bereiche 54 und 55 der restlichen, keinen Injektionsbereich 59 aufweisenden IGFETs in den Abständen JX bzw. </2 von den betreffenden Gate-Elektrodenfilmen 57 angeordnet sind. Bei Anlegung vorbestimmter Gleichspannungen zwischen die jeweiligen Gate-Filme 57. Source-Filme und Drain-Filme 58 werden daher die einen Injektionsbereiche 59 aufweisenden IGFETs 51P zwischen ihren Source- und Drain-Bereichen 54 bzw. 55 mit Leilkanälen versehen, so daß sie leitend werden bzw. durchschalten, während die anderen, keinen Injektionsbereich 59 aufweisenden IGFETs 52P nicht mit derartigen Leitkanälen zwischen Source- und Drain-Bereich 54, 55 versehen werden, so daß sie im Sperrzustand bleiben. Auf diese Weise wird der bekannte Festwertspeicher gebildet.

Bei der Herstellung des erfindungsgemäßen Festwertspeichers können mit Ausnahme des Oberflächenstabilisiervorgang die Verfahrensschritte vom Source- und Drain-Bereichdiffusionsvorgang bis zum Gate-, Drain- und Source-Elektrodenformvorgang gemäß den Fig. IA bis IF vor Eingang eines Auftrags bzw. einer Anweisung vom Kunden, d. h. vor dem Einschreiben der erforderlichen Informationen in die IGFETs des Festwertspeichers durchgeführt werden.

Die Auslieferung des erfindungsgemäßen Festwertspeichers vom Hersteller an den Kunden kann somit in kürzerer Zeit erfolgen als im Fall gemäß den Fig. 4A bis 4C". Wenn die Abstände (/I und i/2 /wischen den einzelnen Gate-Filmen 57 der iGFETs und ihren jeweiligen Source- und Drain-Bereichen 54. 55 jeweils im voraus auf einen zweckmäßigen Wert festgelegt werden, kann ohne weiseres jeglicher Streustrom

verhindert werHen, der anderenfalls zwischen Source- und Drain-Bereich jedes informationslosen IGFETs auftreten könnte.

Fig. 5D ist eine .Schnittansicht einer Festwertspeicher-Stelle gemäß der Erfindung.

Diese Speicherstelle besitzt im wesentlichen denselben Aufbau wie der der vorher beschriebenen Speicherstellen, nur mit dem Unterschied, daß ein Fremdatom des gegenüber Source- und Drain-Bereich

54, 55 entgegengesetzten Leittyps (d. h. ein N-Typ-Fremdatom, wie Phosphor) in das N-Typ-Siliziumsubstrat 51 über diejenigen freiligenden Abschnitte der Gate-lsolier-SiOj-Schicht 531 injiziert ist, welche durch die genannten Zwischenräume J\ und c/2 zwischen dem Gate-Film 57 jedes informationslosen IGFETs und den betreffenden Source- und Drain-Bereichen 54 bzw. 55 festgelegt werden.

Der Festwertspeicher gemäß der Erfindung besitzt den Vorteil, daß die elektrische Isolierung zwischen Source- und Drain-Bereich 54, 55 jedes informationslo-ςρη IGF-RTs S2/⁷ im Vpralnirh /nrn hpltanntpn Festwertspeicher weiter verbessert ist.

Es ist zu l>. ichten, daß für die Ausbildung der vorher erwähnten Injektionsbereiche 59 und 61 zwei Verfahren angewandt werden können, nämlich einmal das sogenannten Diffusionsverfahren und zum anderen das Ionen in jektions verfahren.

Nach dem loneninjektionsverfahren können dagegen die Injektionsbereiche 59 und 61 in wesentlich kürzerer Zeit (üblicherweise etwa 10 min) ;ils beim Diffusionsverfahren und bei Normaltempcratur. gefolgt von einem Glühen oder Anlassen bei etwa 500T, ausgebildet werden. Das lioneninjektionsverfahren ist somit aus dem Grind vorteilhaft, weil bei ihm Aluminium, das mit dem SiIi/ um des Substratwerkstoffs kein Eutektikum bildet, als elektrisch leitender metallischer Werkstoff für die leite iden Metallschichtcn 56 sowie die Gate-, Souree- und Drain-Elektrodenfilme der IGFETs verwendet werJen kann, während die Selbstausrichtung zwischen den Gaie-Elektrodenfilmen 57 und den betreffenden Source- und Drain-Bereichen 54 bzw. 55 der IGFETs aufrechterhalten wird.

Fig. 6 ist eine schematische Aufsicht auf die Anlage eines herkömmlichen Dekoders^mit drei komplementären Eingangspaaren (A-A. B-B und C-C) sowie acht Ausgängen (Oa bis Ch). der gemäß der Erfindung abgewandelt werden kann. Fig. 7 veranschaulicht ein Äquivalentschaltbild für die Anordnung gemäß Fig. 6, und F i g. 8A ist ein in vergrößertem Maßstab gehaltener Schnitt längs der Linie 8-8 in F i g. 6.

Bei dem Decoder werden auchtundvierzig (6 Zeilen und 8 Spalten) in Matrix angeordnete P-Kanal-IGFETs vor Eingang eines Auftrags von einem Benutzer (d. h., jeder IGFET ist frei von jeglicher eingeschriebenen Information) aus acht streifenförmigen Drain-Bereichen

55, die durch Dotie^ren eines Halbleiterchips eines vorbestimmten Leittyps (z. B. eines N-Typ-Siliziumchips 51) von seiner einen Fläche 52 her mit einem P-Typ-Fremdatom des entgegengesetzten Leittyps in vorbestimmten Abständen gebildet wurden, vier slreifenförmigen Source-Bereichen 54, die durch Dotieren des Chips $1 mit dem P-Typ-Fremdatom in den praktisch in der Mitte zwischen je zwei benachbarten Drain-Bereichen 55 gelegenen Bereichen gebildet wurden, sechs streifenförmigen, die Source- und Drain-Bereiche 54 bzw. 55 schneiJenden, elektrisch leitenden Metallschichten 56, die in vorbestimmten Abstanden voneinander 3üf eine mit etwa 7(XK) A vergleichsweise dicke SiOi-Schicht 53 aufgedampft wurden, und rechteckigen Elektrodenschichten oder -filmen 57 ausgebildet, welche auf die mit etwa 1200— 1500 Ä vergleichsweise dünne Gate-SiO₂-Isolierschicht 531 in der Weise aufgedampft wurden, daß sie materialeinheitlich von den betreffenden leitenden Metalischichten 56 abgehen. (Gleichzeitig werden, wie aus der vorstehenden Beschreibung ersichtlich sein dürfte, Source- und Drain-Elektrodenfilme auf jedem

to Ende der Source- und Drain-Bereiche 54 bzw. 55 vorgesehen.)

Die Steuerung der Einprägung oder des Fehlens von Informationen an den 48 IGFETs 51P und 52P der Matrixanordnung entsprechend einem erforderlichen

i'i .Speicherschema des Dekoders kann somit dadurch fr/ielt werden, daß ein Fremdatom des gleichen Leittyps wie Source- und Drain-Bereich 54 bzw. 55 in diejenigen aller IGFETs injiziert wird, in welche d^:c Information auf vorstehend beschriebene Weise einge-

.'(} schrieben werden soll.

Πργ auf viirslphprul hpvrhriphpnp Wpiςp hprgpui lllp

Dekoder kann in an sich bekannter Weise als sogenannter Dekoder mit drei Binäreingängen und acht Ausgängen arbeiten, wobei die nicht dargestellten

2Ί Souree-Elektrodenfilme an eine an Bezugs- oder positivem Massepotential liegende Klemme angeschlossen sind, während die nicht dargestellten Drain-Elektrodenfilme über ebenfalls nicht dargestellte, zugeordnete Lastwiderstände an die betreffenden Ausgänge Ο» bis

ι« Ο; und die leitenden Metallschichten 56 über einen oder zwei Umsetzer (nicht dargestellt) an die jeweiligen Eingänge A. A. B, B. Cund Cangeschlossen sind.

F" ig. 8B ist ein in vergrößerlem Maßstab gehaltener Schnitt längs der Linie 8-8 in F i g. 6 durch einen

ii Dekoder, bei welchem gemäß der Erfindung (F i g. 5D) die informationslosen Speicherstellen mit Fremdatomen von gegenüber Source- und Drain-Bereichen entgegengesetztem Leitungstyp injiziert worden sind. Bei diesem Dekoder können etwaige Streuströme sicherer verhindert werden, die anderenfalls zwischen Source- und Drain-Bereichen 54 bzw. 55 jedes informationslosen IGFETs 52P auftreten würden. Dieser Dekoder besitzt somit den Vorteil, daß mit ihm ein geringstmöglicher Stromverbrauch und ein Auslesen der gespeicherten Information mit größtmöglicher Genauigkeit gewährleistet werden.

Beispielsweise ist vorstehend nur ein derartiger Festwertspeicher offenbart worden, bei dem mehrere IGFETs des gleichen Leittyps bzw. Kanaltyps, d. h. des

ίο P-Leittyps (N-Leittyp ebenfalls zulässig) in einem monolithischen N-Typ-Halbleitersubstrat 51 (auch P-Typ möglich) ausgebildet sind. Bei der Abwandlung gemäß Fig.9 ist jedoch eine P-Typ-Grube 512 (P-type well) durch P-Typ-Fremdatomdotierung etwa der

« halben Fläche eines N-Typ-Halbleitersubstrats 511 ausgebildet, wobei auf dieselbe Weise wie vorher beschrieben eine Anzahl von P-Kanal-IGFETs (von denen in Fig.9 nur zwei IGFiTs 51P und 52P dargestellt sind) in Matrixanordnung auf der anderen

b0 Hälfte des Substrats 511 vorgesehen und mehrere N-Kanal-IGFETs (von denen in Fig. 9 nur zwei IGFETs 51 N und 52N dargestellt sind) in der P-Typ-Grube 512 ausgebildet sind.

Bei den beschriebenen Ausführungsformen sind

hi weiterhin die Gate-Elektrodenfilme 57 jeweils an den Zwischenräumen d\ und c/2 von den jeweiligen Suiine- und Drain-Bereichen 54,55 auf Abstand angeordnet Bei der Ausführunusform eemaß Fin. iOA bis iOC

sind dagegen die Gate-Elektrodenfilme 57 in einem Abstand d2 vom einen der beiden betreffenden Source- und Drain-Bereiche 54,55 (z. B. dem Drain-Bereich 55) angeordnet, während sie den jeweiligen anderen, d. h. den Source-Bereich 54 überlappen. F i g. 1 OB zeigt dabei die informationstragende, Fig. IOC eine informationslose Speicherstelle, F i g. 1OA zeigt die beiden Arten von Speicherstellen, wobei die Art ihrer Injizierung durch die Buchstaben P, η versinnbildlicht ist

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Ersichtlicherweise kann mit gemäß der abgewandelten AusfC oder Fig. 1OA bis IOC prakti erzielt werden wie bei der vorhe Ausführungsformen.

Die den Teilen der F i g. 5A I Teile von Fig.6 bis IOC sini Bezugsziffem bezeichnet, so Beschreibung verzichtet werden

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Decoder, bestehend aus einem monolithischen, maskenprogrammierbaren Halbleiter-Festwertspei- ~> eher mit einer Matrixanordnung aus Feldeffekttransistoren vom Anreicherungstyp, welche ein Halbleitersubstrat des einen Leitungstyps aufweisen, sowie eine Anzahl von in vorbestimmten Abständen im Substrat ausgebildeten, streifenförmigen Source- ι» und Drain-Diffusionsbereichen des entgegengesetzten Leitungstyps, eine Anzahl von die Source- und Drain-Diffusionsbereiche schneidenden, streifenförmigen, elektrisch leitenden Metallschichten, die in vorbestimmten Abständen über einer ersten, ver- '> gleichsweise dicken Isolierschicht auf dem Substrat ausgebildet sind, und eine Anzahl von Gate-Elektrodenschichten umfassen, die jeweils durch eine verdünnte Isolierschicht auf jenem Teil des Substrats hindurch ausgebildet sind, welcher zwischen den -'» betreffenden Source- und Drain-Diffusionsbereichen liegt, sa daß sich diese materialeinheitlich mit den betreffenden leitenden Metallschichten erstrekken und an mindestens einer Seite in einem vorbestimmten Abstand von den jeweiligen Source- -'"> und Drain-Diffusionsbereichen angeordnet sind und bei welchem die Feldeffekttransistoren in erste und zweite Gruppen unterteilt sind, wobei die Transistoren der ersten Gruppe an spezifischen Positionen angeordnet sind, welche den darin eingeschriebenen »> Informationen entsprechen und wobei die Transistoren der zweiten Gruppe an jenen spezifischen Positionen angeordnet sind, welche von jenen verschieden sind, welche von Jen Feldeffekttransistoren der ersten Gruppe besetz*, sind und wobei '·'< jeder der Feldeffekttransistoren einen lonen-Implantationsbereich aufweist, in welchem die Injizierung vollzogen ist und welcher unter der verdünnten Isolationsschicht zwischen jeder vorbestimmten Gate-Elektrodenschicht und an einer Seite oder an w beiden Seiten der, der Gate-Elektrodenschicht gegenüberliegenden Source- und Drain-Diffusionsbereiche ausgebildet sind, wobei diese Ionen-Implantationsbereiche der Feldeffekttransistoren do ersten Gruppe Dotierungsbereiche mit dem selben -*'< Leitfähigkeitstyp wie die Source- und Drain-Diffusionsbereiche aufweisen, dadurch gekennzeichnet, daß jeder der Feldeffekttransistoren der zweiten Gruppe einen anderen Ionen-Implantationsbereich (61) aufweist, der unterhalb der "><> verdünnten Isolationsschicht (531) zwischen der Gate-Elektrodenschicht (57) und an einer Seite oder an beiden Seiten der Source- und Drain-Diffusionsbereiche (54, 55), welche der Gate-Elektrodenschicht (57) gegenüberliegen, ausgebildet ist und daß ^r> > bei diesem anderen lonen-lmplantationsbereich (61) die Implantation vermittels Dotierung mit einem Leitfähigkeitstyp vorgenommen ist, welcher dem Leitfähigkeitstyp der Source-Drainbereiche (54,55) entgegengesetzt ist w>

2. Decoder nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat ein erstes Substrat des einen Leitungstyps (511) und ein zweites Substrat (512) umfaßt, das durch Dotierung des ersten Substrats in der Weise gebildet ist, daß es ·>'■ einen gegenüber dem ersten Substrat entgegengesetzten Leitungstyp besitzt und daß die Source- und Drain-Diffusionsbereiche (54, 55) erste, dem Leitungstyp des ersten Substrats entgegengesetzte Dotierungsbereiche, sowie zweite durch Dotierung des zweiten Substrats mit dem entgegengesetzten Leitungstyp gebildete zweite Bereiche aufweisen, so daß im Halbleitersubstrat eine Matrixanordnung aus B- und N-Kanal-IGFETs (integrierten Feldeffekttransistoren) gebildet ist